JP2019091804A - パワー半導体モジュールおよび電子機器 - Google Patents

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Tomotoshi Sato
知稔 佐藤
博之 米田
Hiroyuki Yoneda
博之 米田
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Kenichi Tanaka
研一 田中
藤田　耕一郎
Koichiro Fujita
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Abstract

【課題】スイッチングノイズの低減効果が高いパワー半導体モジュールを提供する。【解決手段】パワー半導体モジュール１０は、絶縁層１２１の一方の主面に第１〜第４電極部１１１〜１１４からなる第１導電層が形成され、他方の主面に第２導電層である導電性基板１０１が形成されており、第１導電層の表面に配置された第１トランジスタ１３１および第２トランジスタ１３２のスイッチング制御によって電流経路を切り替えることで電力変換を行う。第１電極部１１１および第２電極部１１２の間（領域Ａ３）にはコンデンサ１４１が接続されており、領域Ａ３において第２導電層に電流が流れる場合には、コンデンサ１４１に生じる充放電電流によって磁界キャンセル効果を得ることができる。【選択図】図４

Description

本発明は、パワー半導体モジュールおよびそれを備えた電子機器に関する。
高い電圧および大きな電流を扱うことができ、電力変換等に用いられるパワー半導体モジュールは、種々の電子機器において重要なデバイスである。特許文献１，２には、従来のパワー半導体モジュールが開示されている。
特許文献１，２に開示されたパワー半導体モジュールでは、絶縁層の一方の面に第１導電層が形成され、他方の面に第２導電層が形成されている。このような構成は、例えば、第２導電層となる導電性基板に、絶縁層を介して第１導電層を形成することなどで得られる。第１導電層および第２導電層は、絶縁層に設けられたスルーホールを介して接続される。第１導電層の表面には、スイッチング素子（Ｈｉ側トランジスタおよびＬｏｗ側トランジスタ）や外部接続端子が配置されている。これらのパワー半導体モジュールは、Ｈｉ側トランジスタおよびＬｏｗ側トランジスタのスイッチング制御によって、電力変換を行うことができる。
図１４は、特許文献１に開示されたパワー半導体モジュールの概略構成を示す断面図である。
図１４に示すパワー半導体モジュールは、第２導電層となる導電性基板８０１上に絶縁層８２１が形成され、絶縁層８２１上に第１導電層となる第１〜第４電極部８１１〜８１４が形成されている。このパワー半導体モジュールでは、第１〜第４電極部８１１〜８１４がこの順序（図１４では左から右への順）で一列に配列されている。第１電極部８１１および第４電極部８１４は、絶縁層８２１に形成されたスルーホールを介して導電性基板８０１に接続されている。
第２電極部８１２および第３電極部８１３の間には、Ｌｏｗ側トランジスタ８３２が接続されている。第３電極部８１３および第４電極部８１４の間には、Ｈｉ側トランジスタ８３１が接続されている。Ｈｉ側トランジスタ８３１およびＬｏｗ側トランジスタ８３２は、制御端子（図示せず）から入力される制御信号により、ＯＮ／ＯＦＦ制御されるようになっている。
第１電極部８１１上には、第１外部接続端子８４１が立設して配置されている。第２電極部８１２上には、第２外部接続端子８４２が立設して配置されている。第３電極部８１３上には、第３外部接続端子８４３が立設して配置されている。
図１４に示すパワー半導体モジュールは、ダウンコンバータとして動作する場合が例示されており、この場合、第１外部接続端子８４１と第２外部接続端子８４２との間に電源８５１が接続され、第２外部接続端子８４２と第３外部接続端子８４３との間に負荷８５２およびインダクタ８５３が直列に接続される。インダクタ８５３は、第３外部端子８４３と負荷８５２との間に配置される。また、ダウンコンバータの安定用に、負荷８５２と並列に平滑コンデンサが接続されることが多いが、今回の技術課題には関係しないのでここでは割愛する。この構造では、第２外部接続端子８４２が、電源接続用の外部接続端子と出力用の外部接続端子として共用される。尚、図１４において、白抜き矢印はＨｉ側トランジスタ８３１がＯＮ（Ｌｏｗ側トランジスタ８３２がＯＦＦ）時の電流経路を示しており、黒塗り矢印はＬｏｗ側トランジスタ８３２がＯＮ（Ｈｉ側トランジスタ８３１がＯＦＦ）時の電流経路を示している。
図１５は、特許文献２に開示されたパワー半導体モジュールの概略構成を示す断面図である。
図１５に示すパワー半導体モジュールは、第２導電層となる導電性基板９０１上に絶縁層９２１が形成され、絶縁層９２１上に第１導電層となる第１〜第４電極部９１１〜９１４が形成されている。このパワー半導体モジュールでは、第４電極部９１４、第３電極部９１３、第１電極部９１１、第２電極部９１２の順序（図１５では左から右への順）で一列に配列されている。第２電極部９１２および第４電極部９１４は、絶縁層９２１に形成されたスルーホールを介して導電性基板９０１に接続されている。
第１電極部９１１および第３電極部９１３の間には、Ｈｉ側トランジスタ９３１が接続されている。第３電極部９１３および第４電極部９１４の間には、Ｌｏｗ側トランジスタ９３２が接続されている。Ｈｉ側トランジスタ９３１およびＬｏｗ側トランジスタ９３２は、制御端子（図示せず）から入力される制御信号により、ＯＮ／ＯＦＦ制御されるようになっている。
第１電極部９１１上には、第１外部接続端子９４１が立設して配置されている。第２電極部９１２上には、第２外部接続端子９４２が立設して配置されている。第３電極部９１３上には、第３外部接続端子９４３が立設して配置されている。
図１５に示すパワー半導体モジュールは、ダウンコンバータとして動作する場合が例示されており、この場合、第１外部接続端子９４１と第２外部接続端子９４２との間に電源９５１が接続され、第２外部接続端子９４２と第３外部接続端子９４３との間に負荷９５２およびインダクタ９５３が直列に接続される。インダクタ９５３は、第３外部端子９４３と負荷９５２との間に配置される。また、ダウンコンバータの安定用に、負荷９５２に対して並列に接続される平滑コンデンサが用いられることが多いが、今回の技術課題には関係しないのでここでは割愛する。この構造では、第２外部接続端子９４２が、電源接続用の外部接続端子と出力用の外部接続端子として共用される。尚、図１５において、白抜き矢印はＨｉ側トランジスタ９３１がＯＮ（Ｌｏｗ側トランジスタ９３２がＯＦＦ）時の電流経路を示しており、黒塗り矢印はＬｏｗ側トランジスタ９３２がＯＮ（Ｈｉ側トランジスタ９３１がＯＦＦ）時の電流経路を示している。
国際公開第２０１４／０９１６０８号 特許第５７９８４１２号公報
スイッチング素子のＯＮ／ＯＦＦ制御によって電力変換を行うパワー半導体モジュールでは、一般的にスイッチングノイズの問題が生じるものであり、スイッチングノイズを低減するための対策が必要となる。図１４および図１５に示す構成でも、スイッチングノイズの低減に関し、ある程度の対策が取られた構成となっている。
先ず、図１４に示される領域Ａ１１では、Ｈｉ側トランジスタ８３１のＯＮ時に、第２導電層（導電性基板８０１）と第１導電層（第３電極部８１３および第４電極部８１４）とにおいて互いに逆向きの電流が流れる。また、図１５に示される領域Ａ２１では、Ｌｏｗ側トランジスタ９３２のＯＮ時に、第２導電層（導電性基板９０１）と第１導電層（第３電極部９１３および第４電極部９１４）とにおいて互いに逆向きの電流が流れる。
このため、領域Ａ１１および領域Ａ２１では、該領域に電流が流れる場合、第１導電層を流れる電流によって生じる磁界と第２導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。
次に、図１４に示される領域Ａ１２では、Ｈｉ側トランジスタ８３１のＯＮ時に第２導電層（導電性基板８０１）のみに電流が流れ、Ｌｏｗ側トランジスタ８３２のＯＮ時に第１導電層（第２電極部８１２および第３電極部８１３）のみに電流が流れる。また、図１５に示される領域Ａ２２では、Ｈｉ側トランジスタ９３１のＯＮ時に第１導電層（第１電極部９１１および第３電極部９１３）のみに電流が流れ、Ｌｏｗ側トランジスタ９３２のＯＮ時に第２導電層（導電性基板９０１）のみに電流が流れる。
領域Ａ１２および領域Ａ２２では、第１導電層を流れる電流と第２導電層を流れる電流とは同方向であり、これらの電流によって生じる磁界はキャンセルされない。しかしながら、第１導電層を流れる電流と第２導電層を流れる電流とが同方向であり、かつ、これらの電流はインダクタ８５３，９５３を経由し、負荷８５２，９５２を流れる。したがって、第１導電層を流れる電流および第２導電層を流れる電流は、インダクタ８５３，９５３によって電流変化が抑制され、かつ変化が連続的に生じることから、領域Ａ１２および領域Ａ２２ではスイッチングによって生じる磁界変化自体が小さいものとなる。したがって、領域Ａ１２および領域Ａ２２では、該領域に寄生インダクタンスがあってもその影響は小さく、該領域で発生するスイッチングノイズを低減できる。
一方、図１４に示される領域Ａ１３では、Ｈｉ側トランジスタ８３１のＯＮ時に第２導電層（導電性基板８０１）のみに電流が流れ、Ｌｏｗ側トランジスタ８３２のＯＮ時には電流は流れない。また、図１５に示される領域Ａ２３では、Ｌｏｗ側トランジスタ９３２のＯＮ時に第２導電層（導電性基板９０１）のみに電流が流れ、Ｈｉ側トランジスタ９３１のＯＮ時には電流は流れない。このように、領域Ａ１３および領域Ａ２３では、該領域に電流が流れる場合、第２導電層のみに電流が生じる。このため、領域Ａ１３および領域Ａ２３では、この電流によって生じる磁界をキャンセルすることができず、スイッチングノイズが発生する。
このように、従来のパワー半導体モジュールでは、スイッチングノイズの対策が不十分な領域（領域Ａ１３，Ａ２３）が存在しており、この点で改善の余地を残すものとなっていた。
本発明は、上記課題に鑑みてなされたものであり、スイッチングノイズの低減効果が高いパワー半導体モジュールを提供することを目的とする。
上記の課題を解決するために、本発明の第１の態様であるパワー半導体モジュールは、絶縁層の一方の主面に複数の電極部からなる第１導電層が形成され、他方の主面に第２導電層が形成され、前記第１導電層と前記第２導電層とは前記絶縁層に設けられた開口部を介して接続されており、前記第１導電層の表面に複数のスイッチング素子および複数の外部接続端子が配置されてなり、前記スイッチング素子のスイッチング制御によって電流経路を切り替えることで電力変換を行うパワー半導体モジュールであって、前記第１導電層の上に配置され、前記複数の電極部の中の任意の２つを接続するコンデンサを少なくとも一つ有しており、前記外部接続端子は、該パワー半導体モジュールに所定の電力変換動作を行わせるように電源および負荷が接続されている状態で、前記コンデンサと対向する位置の前記第２導電層に電流が流れる場合に、前記コンデンサに前記第２導電層に流れる電流と逆方向の充放電電流を生じさせることのできる端子構造とされていることを特徴としている。
上記の構成によれば、コンデンサと対向する位置の第２導電層に電流が流れる場合、この電流と逆方向の充放電電流をコンデンサにおいて生じさせることができる。すなわち、コンデンサの設けられた領域では、コンデンサの充放電電流によって第１導電層にも電流が流れる。この場合、第２導電層を流れる電流によって生じる磁界と、第１導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。
このようにコンデンサの充放電電流を用いて磁界キャンセルを行う構成は、従来のパワー半導体モジュールにおいてスイッチングノイズの低減対策がされていなかった領域に適用することができる。したがって、上記構成を採用するパワー半導体モジュールは、従来のパワー半導体モジュールに比べ、スイッチングノイズの低減対策が施される領域を増やすことができ、より高いスイッチングノイズの低減効果を得ることができる。
上記の課題を解決するために、本発明の第２の態様であるパワー半導体モジュールは、絶縁層と、前記絶縁層の一方の主面に形成された複数の電極部からなる第１導電層と、前記絶縁層の他方の主面に形成された第２導電層とを備えており、前記第１導電層は、前記絶縁層に形成された第１開口部を介して前記第２導電層と接続される第１電極部と、前記第２導電層とは接続されていない第２電極部および第３電極部と、前記絶縁層に形成された第２開口部を介して前記第２導電層と接続される第４電極部と、を含んでおり、前記第１電極部および前記第２電極部の間には、コンデンサが接続され、前記第２電極部および前記第３電極部の間には、第１トランジスタが接続され、前記第３電極部および前記第４電極部の間には、第２トランジスタが接続され、前記第１〜第４電極部には、第１〜第４外部接続端子がそれぞれ接続されていることを特徴とするパワー半導体モジュール。
上記の構成によれば、コンデンサが接続される第１電極部および第２電極部の間の領域で、該領域に対向する位置の第２導電層に電流が流れる場合、該領域には、コンデンサの充放電電流による電流が流れる。
具体的には、上記パワー半導体モジュールは、第１外部接続端子および第２外部接続端子を第１端子群とし、第３外部接続端子および第４外部接続端子を第２端子群とするとき、第１端子群に電源または負荷の一方を接続し、第２端子群に電源または負荷の他方を接続することで所定の電力変換動作を行うものである。このような電源および負荷の接続状態で第２導電層に電流が流れる場合、第１電極部、第１外部接続端子、電源または負荷、第２外部接続端子、および第２電極部が電流経路の一部となる。この時、第１電極部および第２電極部の間では、コンデンサの充放電電流により第１導電層にも電流が流れる。
このように、コンデンサが接続される第１電極部および第２電極部の間の領域では、第２導電層に電流が流れるとき、第１導電層にはコンデンサの充放電電流による電流が流れる。この場合、第２導電層を流れる電流によって生じる磁界と、第１導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。
また、上記パワー半導体モジュールでは、前記第１〜第４電極部は、前記第１〜第４電極部の順序でほぼ直線上に一列に配列されている構成とすることができる。
上記の構成によれば、第１〜第４電極部の配置順序を最も効果的なものとすることができ、パワー半導体モジュールを小面積化することができる。
また、上記パワー半導体モジュールでは、前記第１トランジスタおよび前記第２トランジスタは、フリップチップ実装によりパワー半導体モジュールに実装されている構成とすることができる。
上記の構成によれば、第１トランジスタおよび第２トランジスタをフリップチップ実装とすることで、垂直方向の電流分布が小さくなり、磁界の広がりが狭く磁界キャンセルがより効率的に行えるようになる。
また、上記パワー半導体モジュールでは、前記第１トランジスタおよび前記第２トランジスタは、ラテラル型の半導体トランジスタである構成とすることができる。
上記の構成によれば、ラテラル型トランジスタをフリップチップ実装と併用することで、素子内部の電流分布がモジュール基板に近づき、磁界広がりが更に狭くなるため、磁界キャンセルがより効果的に行える。
また、上記パワー半導体モジュールでは、前記第１電極部において、前記第１外部接続端子は前記第１開口部の直上に配置され、前記第４電極部において、前記第４外部接続端子は前記第２開口部の直上に配置される構成とすることができる。
上記の構成によれば、開口部と外部接続端子を重なるようにすることで、開口部と外部接続端子との間の水平方向距離を短くすることができる。これにより、抵抗損を減らせるとともに、余分な水平方向の電流を無くすことができ、磁界広がりを押え、寄生インダクタンスを減らし、ノイズを小さくすることができる。
また、上記パワー半導体モジュールでは、前記絶縁層はアルミナであり、前記絶縁層の厚みは１００〜８００μｍの範囲である構成とすることができる。
上記の構成によれば、パワー半導体モジュールにおける寄生インダクタンスおよび寄生容量のバランスを取り、パワー半導体モジュールの全体としてのスイッチングロスを低減することができる。
上記の課題を解決するために、本発明の第３の態様であるパワー半導体モジュールは、絶縁層の一方の主面に複数の電極部からなる第１導電層が形成され、他方の主面に第２導電層が形成され、前記第１導電層と前記第２導電層とは前記絶縁層に設けられた開口部を介して接続されており、前記第１導電層の表面に複数のスイッチング素子および複数の外部接続端子が配置されてなり、前記スイッチング素子のスイッチング制御によって電流経路を切り替えることで電力変換を行うパワー半導体モジュールであって、前記スイッチング素子のスイッチング制御によって、２つの電流経路が連続的に交互に切り替えられるものであり、前記２つの電流経路の一方では前記第１導電層のみを流れる電流が発生し、前記２つの電流経路の他方では前記第２導電層のみを流れる電流が発生し、これらの電流が同方向の電流となる領域を有することを特徴としている。
上記の構成によれば、スイッチング素子のスイッチング制御によって２つの電流経路が連続的に交互に切り替えられる時、上記領域では、第１導電層のみを流れる電流と第２導電層のみを流れる電流とが連続的に交互に発生する。したがって、この領域ではスイッチングによって生じる磁界変化自体が小さいものとなり、該領域に寄生インダクタンスがあってもその影響は小さく、該領域で発生するスイッチングノイズを低減できる。
上記の課題を解決するために、本発明の第４の態様である電子機器は、上記記載の何れかのパワー半導体モジュールが組み込まれることを特徴としている。
本発明のパワー半導体モジュールおよび電子機器は、コンデンサの充放電電流を用いて磁界キャンセルを行う構成を有することで、従来のパワー半導体モジュールに比べ、スイッチングノイズの低減対策が施される領域を増やすことができ、より高いスイッチングノイズの低減効果を得ることができるといった効果を奏する。
実施の形態１に係るパワー半導体モジュールの概略構成を示す断面図である。 図１に示すパワー半導体モジュールの平面図である。 （ａ），（ｂ）は、図１に示すパワー半導体モジュールの製造途中の構成を示す平面図である。 図１に示すパワー半導体モジュールをダウンコンバータとして動作させる場合のスイッチングノイズの低減効果を説明する図である。 （ａ）は図１５に示すパワー半導体モジュールのスイッチングノイズ低減効果を示すグラフであり、（ｂ）は図１に示すパワー半導体モジュールのスイッチングノイズ低減効果を示すグラフである。 （ａ）は図１５に示すパワー半導体モジュールのスイッチングノイズ低減効果を示すグラフであり、（ｂ）は図１に示すパワー半導体モジュールのスイッチングノイズ低減効果を示すグラフである。 図１のパワー半導体モジュールに適用される磁界キャンセルの考え方を示す図であり、磁界キャンセル効果が得られる領域の断面図である。 図１のパワー半導体モジュールにおける絶縁層の層厚と、寄生インダクタンスおよび寄生容量との関係を示すグラフである。 図１のパワー半導体モジュールにおける絶縁層の層厚と、スイッチングロスとの関係を示すグラフである。 図１に示すパワー半導体モジュールをアップコンバータとして動作させる場合のスイッチングノイズの低減効果を説明する図である。 実施の形態３に係る双方向ＤＣ−ＤＣコンバータの構成を示す回路図である。 絶縁層が共通化された双方向ＤＣ−ＤＣコンバータの構成を示す回路図である。 絶縁層が共通化された双方向ＤＣ−ＤＣコンバータの構成を示す平面図である。 従来のパワー半導体モジュールの概略構成を示す断面図である。 従来のパワー半導体モジュールの概略構成を示す断面図である。
〔実施の形態１〕
以下、本発明の実施の形態について、図面を参照して詳細に説明する。図１は、本実施の形態１に係るパワー半導体モジュール１０の概略構成を示す断面図である。図２は、パワー半導体モジュール１０の概略構成を示す平面図である。図３（ａ），（ｂ）は、パワー半導体モジュール１０の製造途中の状態を示す平面図である。
パワー半導体モジュール１０は、導電性基板（第２導電層）１０１上に絶縁層１２１が形成され、絶縁層１２１上に第１導電層となる第１〜第４電極部１１１〜１１４が形成されている。図３（ａ）は、導電性基板１０１上に形成された絶縁層１２１の形状を示している。図３（ａ）に示すように、絶縁層１２１はパワー半導体モジュール１０の長手方向の両端付近に第１開口部１２１Ａおよび第２開口部１２１Ｂを有している。尚、図１では、第２導電層を導電性基板１０１とし、導電性基板１０１上に絶縁層１２１を介して第１導電層を形成した構成としているが、本発明はこれに限定されるものではない。例えば、絶縁層１２１に代えて絶縁性基板を用い、絶縁性基板の両主面に第１導電層および第２導電層を導電膜にて形成する構成であってもよい。また、この場合、第１導電層および第２導電層は、絶縁性基板を挟んで互いに対向するように配置される。
図３（ｂ）は、絶縁層１２１上に形成された第１〜第４電極部１１１〜１１４の形状を示している。図３（ｂ）に示すように、第１〜第４電極部１１１〜１１４は、互いに分離した状態で、パワー半導体モジュール１０の長手方向に沿ってこの順序（図３（ｂ）では上から下への順）でほぼ直線上に一列に配列されている。これにより、第１〜第４電極部１１１〜１１４の配置順序を最も効果的なものとすることができ、パワー半導体モジュール１０を小面積化することができる。また、第１電極部１１１は第１開口部１２１Ａを含む領域に配置され、第４電極部１１４は第２開口部１２１Ｂを含む領域に配置されている。すなわち、第１電極部１１１および第４電極部１１４は、第１開口部１２１Ａおよび第２開口部１２１Ｂを介して導電性基板１０１に接続されている。
第２電極部１１２および第３電極部１１３の間には、第１トランジスタ１３１が接続されている。第３電極部１１３および第４電極部１１４の間には、第２トランジスタ１３２が接続されている。第１トランジスタ１３１および第２トランジスタ１３２は、制御端子（図示せず）から入力される制御信号により、ＯＮ／ＯＦＦ制御されるようになっている。すなわち、第１トランジスタ１３１がＯＮされると第２電極部１１２および第３電極部１１３の間が導通され、第２トランジスタ１３２がＯＮされると第３電極部１１３および第４電極部１１４の間が導通される。第１トランジスタ１３１および第２トランジスタ１３２の種類は特に限定されるものではないが、ＧａＮ ＨＥＭＴ（High Electron Mobility Transistor）が好適に使用される。また、第１トランジスタ１３１および第２トランジスタ１３２は、フリップチップ実装により、パワー半導体モジュール１０に実装されることが望ましい。
また、第１電極部１１１および第２電極部１１２の間には、コンデンサ１４１が接続されている。すなわち、コンデンサ１４１は、その一方の電極が第１電極部１１１に接続され、他方の電極が第２電極部１１２に接続される。コンデンサ１４１には、表面実装が可能なチップコンデンサを用いることが望ましい。
第１電極部１１１〜第４電極部１１４の上には、第１外部接続端子１５１〜第４外部接続端子１５４がそれぞれ立設して配置されている。この時、第１外部接続端子１５１は第１開口部１２１Ａの直上に配置され、第４外部接続端子１５４は第２開口部１２１Ｂの直上に配置されることが望ましい。パワー半導体モジュール１０では、第１外部接続端子１５１および第２外部接続端子１５２によって第１端子群が構成され、第３外部接続端子１５３および第４外部接続端子１５４によって第２端子群が構成される。
続いて、パワー半導体モジュール１０におけるスイッチングノイズの低減効果を、図４を参照して説明する。図４は、パワー半導体モジュール１０が組み込まれる電子機器において、パワー半導体モジュール１０をダウンコンバータ（降圧回路）として動作させる場合を例示している。この場合、パワー半導体モジュール１０の第１端子群（第１外部接続端子１５１および第２外部接続端子１５２）に電源１６１が接続され、第２端子群（第３外部接続端子１５３および第４外部接続端子１５４）に電子機器の負荷１６２およびインダクタ１６３が直列に接続される。インダクタ１６３は、第３外部接続端子１５３と負荷１５２との間に配置される。なお、ダウンコンバータでは、負荷１６３と並列に平滑コンデンサが接続されることが多いが、本発明の技術課題に関係しないので割愛する。尚、電源１６１は、電子機器自身が備える内部電源であってもよく、電子機器に外部から電力を供給する外部電源であってもよい。
図４において、白抜き矢印は第１トランジスタ１３１がＯＮ（第２トランジスタ１３２がＯＦＦ）時の電流経路を示しており、黒塗り矢印は第２トランジスタ１３２がＯＮ（第１トランジスタ１３１がＯＦＦ）時の電流経路を示している。
先ず、図４に示される領域Ａ１（第２電極部１１２と第３電極部１１３とに跨る領域）では、第１トランジスタ１３１のＯＮ時に、第２導電層（導電性基板１０１）と第１導電層（第２電極部１１２および第３電極部１１３）とにおいて互いに逆向きの電流が流れる。このため、領域Ａ１では、該領域に電流が流れる場合、第１導電層を流れる電流によって生じる磁界と第２導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。
次に、図４に示される領域Ａ２（第３電極部１１３と第４電極部１１４とに跨る領域）では、第１トランジスタ１３１のＯＮ時に第２導電層（導電性基板１０１）のみに電流が流れ、第２トランジスタ１３２のＯＮ時に第１導電層（第３電極部１１３および第４電極部１１４）のみに電流が流れる。領域Ａ２では、第１導電層を流れる電流と第２導電層を流れる電流とは同方向であり、これらの電流によって生じる磁界はキャンセルされない。しかしながら、第１導電層を流れる電流と第２導電層を流れる電流とが同方向であり、かつ、これらの電流はインダクタ１６３を経由し、負荷１６２を流れる。したがって、第１導電層を流れる電流および第２導電層を流れる電流は、インダクタ１６３によって電流変化が抑制され、かつ変化が連続的に生じることから、領域Ａ２ではスイッチングによって生じる磁界変化自体が小さいものとなる。したがって、領域Ａ２では、該領域に寄生インダクタンスがあってもその影響は小さく、該領域で発生するスイッチングノイズを低減できる。
そして、図４に示される領域Ａ３（第１電極部１１１と第２電極部１１２とに跨る領域）では、第１トランジスタ１３１のＯＮ時に、第２導電層（導電性基板１０１）に電流が流れる。さらに、パワー半導体モジュール１０では、第１トランジスタ１３１および第２トランジスタ１３２のスイッチング動作に伴い、コンデンサ１４１において充放電電流が生じる。すなわち、領域Ａ３では、第１トランジスタ１３１のＯＮ時に、コンデンサ１４１の充放電電流により、第１導電層（第１電極部１１１および第２電極部１１２）にも電流が流れる。この時、第２導電層（導電性基板１０１）に流れる電流と、第１導電層（第１電極部１１１および第２電極部１１２）に流れる電流とは互いに逆向きである。このため、領域Ａ３では、該領域に電流が流れる場合、第１導電層を流れる電流によって生じる磁界と第２導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。
上記説明から分かるように、本実施の形態１に係るパワー半導体モジュール１０では、コンデンサ１４１において生じる充放電電流を磁界キャンセルに利用することで、スイッチングノイズの低減効果を従来のパワー半導体モジュールよりも向上させたものとなっている。さらに、パワー半導体モジュール１０では、第１端子群（第１外部接続端子１５１および第２外部接続端子１５２）と第２端子群（第３外部接続端子１５３および第４外部接続端子１５４）とで外部接続端子を共用しない４端子構造としたことも重要な特徴となっている。
すなわち、図１４または図１５に示す従来のパワー半導体モジュールでは、領域Ａ１３または領域Ａ２３において第２導電層（導電性基板８０１または導電性基板９０１）に電流が流れるとき、この電流によって生じる磁界をキャンセルすることができず、スイッチングノイズが発生する。そして、上記従来のパワー半導体モジュールでは、領域Ａ１３または領域Ａ２３にコンデンサを配置しても、該コンデンサに充放電電流が生じることは無く、パワー半導体モジュール１０と同様に磁界キャンセル効果を得ることはできない。これは、上記従来のパワー半導体モジュールが、ある一つの外部接続端子を電源接続用の外部接続端子と出力用の外部接続端子とに共用する３端子構造とされているためである。
例えば、図１４に示すパワー半導体モジュールでは、第２外部接続端子８４２が、電源接続用の外部接続端子と出力用の外部接続端子とに共用されている。このため、Ｈｉ側トランジスタ８３１がＯＮされ、領域Ａ１３における第２導電層（導電性基板８０１）に電流が流れるとき、第１電極部８１１は電流経路に含まれるが、第２電極部８１２は電流経路に含まれない。したがって、第１電極部８１１と第２電極部８１２とを含む領域Ａ１３にコンデンサを配置しても該コンデンサに充放電電流は生じない。
同様に、図１５に示すパワー半導体モジュールでは、第２外部接続端子９４２が、電源接続用の外部接続端子と出力用の外部接続端子とに共用されている。このため、Ｌｏｗ側トランジスタ９３２がＯＮされ、領域Ａ２３における第２導電層（導電性基板９０１）に電流が流れるとき、第２電極部９１２は電流経路に含まれるが、第１電極部９１１は電流経路に含まれない。したがって、第２電極部９１２と第１電極部９１１とを含む領域Ａ２３にコンデンサを配置しても該コンデンサに充放電電流は生じない。
これに対し、本実施の形態１に係るパワー半導体モジュール１０では、外部接続端子を４端子構造としている。この構造では、第１トランジスタ１３１がＯＮされ、領域Ａ３における第２導電層（導電性基板１０１）に電流が流れるとき、第１電極部１１１および第２電極部１１２の両方を電流経路に含めることができる。したがって、第１電極部１１１と第２電極部１１２とに跨る領域Ａ３にコンデンサ１４１を配置すれば、コンデンサ１４１は充放電可能となる。
このように、パワー半導体モジュール１０では、領域Ａ１〜Ａ３の全てにおいてスイッチングノイズを低減することができるため、スイッチングノイズ対策の不十分な領域が存在しない。すなわち、パワー半導体モジュール１０は、スイッチングノイズの低減効果を従来よりも向上させることができる。
尚、上述したように、第１トランジスタ１３１および第２トランジスタ１３２は、フリップチップ実装により、パワー半導体モジュール１０に実装されることが望ましい。第１トランジスタ１３１および第２トランジスタ１３２をフリップチップ実装とすることで、垂直方向（パワー半導体モジュール１０の主面に対する法線方向）の電流分布が小さくなり、磁界の広がりが狭くなるため、磁界キャンセルがより効率的に行えるようになる。
また、第１トランジスタ１３１および第２トランジスタ１３２は、ラテラル型のトランジスタであることが望ましい。ラテラル型トランジスタは、フリップチップ実装と併用することで、素子内部の電流分布がモジュール基板に近づき、磁界広がりが更に狭くなるため、磁界キャンセルがより効果的に行える。第１トランジスタ１３１および第２トランジスタ１３２は、Ｓｉ（シリコン）トランジスタやワイドギャップ半導体トランジスタを用いることができる。
また、パワー半導体モジュール１０において、第１外部接続端子１５１は第１開口部１２１Ａの直上に配置されることが望ましい。これは、第１開口部１２１Ａと第１外部接続端子１５１とを重なるようにすることで、第１開口部１２１Ａと第１外部接続端子１５１との間の水平方向距離を短くするためである。これにより、抵抗損を減らせるとともに、余分な水平方向の電流を無くすことができ、磁界広がりを押え、寄生インダクタンスを減らし、ノイズを小さくすることができる。尚、第１開口部１２１Ａと第１外部接続端子１５１とが水平方向にずれている場合、第１開口部１２１Ａと第１外部接続端子１５１との間の部分では、基本的に磁界キャンセルが効かない。また、同様の理由により、第４外部接続端子１５４は第２開口部１２１Ｂの直上に配置されることが望ましい。
図５および図６は、本実施の形態１に係るパワー半導体モジュール１０と、従来構成（図１５の構成）のパワー半導体モジュールとのスイッチングノイズ低減効果を比較したグラフである。ここでは、パワー半導体モジュールの入力電圧Ｖｉｎを２５０Ｖとし、目標出力電圧Ｖｏｕｔを１２５Ｖとしている。
図５（ａ）は、図１５に示すパワー半導体モジュールにおいて、Ｈｉ側トランジスタ９３１をＯＦＦからＯＮに、かつＬｏｗ側トランジスタ９３２をＯＮからＯＦＦに切り替える際の電圧波形を示している。図５（ｂ）は、本実施の形態１に係るパワー半導体モジュール１０において、第１トランジスタ１３１をＯＦＦからＯＮに、かつ第２トランジスタ１３２をＯＮからＯＦＦに切り替える際の電圧波形を示している。図５（ａ），（ｂ）において、Ｖｓｗは、Ｈｉ側トランジスタ９３１または第１トランジスタ１３１のゲート電圧（制御電圧）を示している。また、Ｖｇ＿Ｌｏは、パワー半導体モジュールの実際の出力電圧と目標出力電圧Ｖｏｕｔとの差分値を示している。
図５（ａ），（ｂ）のグラフから分かるように、トランジスタがスイッチングされ、パワー半導体モジュールを流れる電流経路が入れ替わるタイミングで、Ｖｇ＿Ｌｏの波形にノイズが発生している。但し、従来のパワー半導体モジュールで発生しているノイズ（図５（ａ）参照）に比べ、本実施の形態１に係るパワー半導体モジュール１０では、ノイズ（図５（ｂ）参照）の大きさが抑制されている。具体的には、正側へのノイズピークが従来に比べて８０％（０．９Ｖ→０．７Ｖ）に抑えられるとともに、負側へのノイズピークはほぼゼロに抑えられている。
図６（ａ）は、図１５に示すパワー半導体モジュールにおいて、Ｈｉ側トランジスタ９３１をＯＮからＯＦＦに、かつＬｏｗ側トランジスタ９３２をＯＦＦからＯＮに切り替える際の電圧波形を示している。図６（ｂ）は、本実施の形態１に係るパワー半導体モジュール１０において、第１トランジスタ１３１をＯＮからＯＦＦに、かつ第２トランジスタ１３２をＯＦＦからＯＮに切り替える際の電圧波形を示している。
図６（ａ），（ｂ）のグラフから分かるように、トランジスタがスイッチングされ、パワー半導体モジュールを流れる電流経路が入れ替わるタイミングで、Ｖｇ＿Ｌｏの波形にノイズが発生している。但し、従来のパワー半導体モジュールで発生しているノイズ（図６（ａ）参照）に比べ、本実施の形態１に係るパワー半導体モジュール１０では、ノイズ（図６（ｂ）参照）の大きさが抑制されている。具体的には、正側へのノイズピークが従来に比べて７０％（１．５Ｖ→１．１Ｖ）に抑えられるとともに、負側へのノイズピークが９０％（２．１Ｖ→１．９Ｖ）に抑えられている。
図７は、パワー半導体モジュール１０に適用される磁界キャンセルの考え方を示す図であり、磁界キャンセル効果が得られる領域の断面図である。図７では、第１導電層に紙面の裏から表に向かう方向に電流が流れ、第２導電層に紙面の表から裏に向かう方向に電流が流れているものとする。また、図７では、第１導電層を流れる電流によって発生する第１磁界を実線矢印で示し、第２導電層を流れる電流によって発生する第２磁界を破線矢印で示している。
図７における第１空間は、第１導電層と第２導電層との間の空間である。この第１空間では、第１磁界と第２磁界とが同じ向きとなるため、これらの磁界が互いに強め合う。すなわち、第１空間では、寄生インダクタンスが生じる。
図７における第２空間は、第１導電層および第２導電層の近傍空間である。この第２空間では、第１磁界と第２磁界とが逆向きとなるが、磁界の大きさに比較的大きな差があるため磁界キャンセル効果が幾分弱く、寄生インダクタンスが残る。尚、第２空間の垂直方向（パワー半導体モジュール１０の主面に対する法線方向）の大きさは、第１空間の垂直方法の大きさの２倍程度までとされる。
第２空間よりもさらに外側の空間では、第１磁界と第２磁界とが逆向きとなり、磁界キャンセル効果が十分に得られる。
これより、パワー半導体モジュール１０において、寄生インダクタンスを小さくして磁界キャンセル効果を向上させるには、図７に示す第１空間及び第２空間を小さくすればよいことが分かる。第１空間及び第２空間を小さくするには、第１導電層と第２導電層との間の距離を小さくすればよく、すなわち、絶縁層１２１の層厚を薄くすればよい。
図８は、パワー半導体モジュール１０における絶縁層１２１の層厚（絶縁層厚さ）と、寄生インダクタンスおよび寄生容量との関係を示すグラフである。図８に示されるように、絶縁層厚さが大きくなるほど寄生インダクタンスも大きくなる。すなわち、パワー半導体モジュール１０では、絶縁層１２１を薄くすることで寄生インダクタンスが小さくなり、磁界キャンセル効果も向上する。
一方で、絶縁層厚さを小さくすれば、パワー半導体モジュール１０における寄生容量が増大する。尚、寄生容量は、絶縁層１２１に使用される絶縁体の誘電率によっても異なるため、図８では、絶縁層１２１をアルミナ、ＦＲ−４、ガラス、テフロン（登録商標）とした場合のそれぞれの寄生容量を図示している。図８に示されるように、絶縁層厚さが小さくなるほど寄生容量は大きくなる。尚、寄生容量の増大は、パワー半導体モジュール１０におけるリンギングロスを増加させるため好ましくない。
パワー半導体モジュール１０においては、絶縁層１２１の一方の面に第１導電層が形成され、他方の面に第２導電層が形成されるが、第１導電層および第２導電層の間に生じる寄生インダクタンスおよび寄生容量は共に低く抑えられることが望ましい。しかしながら、図８に示されるように、寄生インダクタンスは絶縁層１２１が薄いほど小さくなるのに対し、寄生容量は絶縁層１２１が薄いほど大きくなり、これらは互いに相反する。
一方、パワー半導体モジュール１０の全体としてのスイッチングロスは、寄生インダクタンスおよび寄生容量の両方の関数となるため、絶縁層１２１の厚さはパワー半導体モジュール１０のスイッチングロスを小さくする観点から最適化することもできる。図９は、パワー半導体モジュール１０における絶縁層１２１の層厚（絶縁層厚さ）と、スイッチングロスとの関係を示すグラフである。図９では、絶縁層１２１をアルミナ、ＦＲ−４、ガラス、テフロン（登録商標）とした場合のそれぞれのスイッチングロス（変換ロス）を図示している。例えば、絶縁層１２１をアルミナとする場合、スイッチングロスを小さくするためには、絶縁層厚さは１００〜８００μｍの範囲とすることが好ましく、１２５〜５００μｍの範囲とすることがより好ましく、２５０μｍとすることが最も好ましい。
〔実施の形態２〕
上記実施の形態１では、パワー半導体モジュール１０が組み込まれる電子機器において、パワー半導体モジュール１０をダウンコンバータ（降圧回路）として動作させる場合を例示した。しかしながら、パワー半導体モジュール１０が組み込まれる電子機器において、パワー半導体モジュール１０をアップコンバータ（昇圧回路）として動作させる場合でも、本発明の効果は得られる。
図１０は、図１に示すパワー半導体モジュール１０をアップコンバータとして動作させる場合のスイッチングノイズの低減効果を説明する図である。この場合、パワー半導体モジュール１０の第１端子群（第１外部接続端子１５１および第２外部接続端子１５２）に電子機器の負荷１６２が接続され、第２端子群（第３外部接続端子１５３および第４外部接続端子１５４）に電源１６１およびインダクタ１６３が直列に接続される。インダクタ１６３は、第３外部接続端子１５３と電源１６２との間に配置される。アップコンバータでは、負荷１６２と並列に平滑コンデンサが接続されることが多いが、本発明の技術課題とは直接関係しないので割愛した。図１０において、白抜き矢印は第１トランジスタ１３１がＯＮ（第２トランジスタ１３２がＯＦＦ）時の電流経路を示しており、黒塗り矢印は第２トランジスタ１３２がＯＮ（第１トランジスタがＯＦＦ）時の電流経路を示している。
図１０に示すように、領域Ａ１（第２電極部１１２と第３電極部１１３とに跨る領域）では、第１導電層を流れる電流によって生じる磁界と第２導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。また、領域Ａ２（第３電極部１１３と第４電極部１１４とに跨る領域）では、第１導電層を流れる電流と第２導電層を流れる電流とが同方向であり、かつ、これらの電流は電源１６１からインダクタ１６３を経由し流れる。したがって、第１導電層を流れる電流および第２導電層を流れる電流は、インダクタ１６３によって電流変化が抑制され、かつ変化が連続的に生じることから、領域Ａ２ではスイッチングによって生じる磁界変化自体が小さいものとなる。したがって、領域Ａ２では、該領域に寄生インダクタンスがあってもその影響は小さく、該領域で発生するスイッチングノイズを低減できる。
そして、領域Ａ３（第１電極部１１１と第２電極部１１２とに跨る領域）では、第１トランジスタ１３１のＯＮ時に、第２導電層（導電性基板１０１）に電流が流れると同時に、コンデンサ１４１の充放電電流により、第１導電層（第１電極部１１１および第２電極部１１２）に電流が流れる。このため、領域Ａ３では、第１導電層を流れる電流によって生じる磁界と第２導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。
このように、パワー半導体モジュール１０をアップコンバータとして動作させる場合であっても、ダウンコンバータとして動作させる場合と同様に、パワー半導体モジュール１０の領域Ａ１〜Ａ３の全てにおいてスイッチングノイズを低減することができるため、スイッチングノイズ対策の不十分な領域が存在しない。すなわち、パワー半導体モジュール１０は、スイッチングノイズの低減効果をより向上させることができる。
〔実施の形態３〕
実施の形態１，２で説明したパワー半導体モジュール１０は、本発明のパワー半導体モジュールの一構成例を示したものに過ぎず、半導体トランジスタや外部接続端子の数や、具体的な回路構造は、パワー半導体モジュール１０の構成に限定されるものではない。本発明のパワー半導体モジュールは、第１導電層の上に少なくとも一つのコンデンサを有しており、該コンデンサの充放電電流を磁界キャンセルに用いることと、該コンデンサにおいて充放電電流が流れるような端子構造（外部接続端子の配置構造）を有していることに特徴を有するものである。
本実施の形態３では、上記実施の形態１，２で説明したパワー半導体モジュール１０を２つ用い、双方向ＤＣ−ＤＣコンバータを構成する場合の応用例を説明する。このような双方向ＤＣ−ＤＣコンバータも、本発明のパワー半導体モジュールに含まれるものである。
図１１は、本実施の形態３に係る双方向ＤＣ−ＤＣコンバータ２０の構成を示す回路図である。図１１では、双方向ＤＣ−ＤＣコンバータ２０に使用されるパワー半導体モジュール１０も等価回路で図示されている。尚、図１１の双方向ＤＣ−ＤＣコンバータ２０では、２つのパワー半導体モジュール１０を用いているが、説明の便宜上、一方のパワー半導体モジュール１０（図の右側）では部材番号に「’」を付している。
図１１に示すように、双方向ＤＣ−ＤＣコンバータ２０は、一方のパワー半導体モジュール１０の第２端子群（第３外部接続端子１５３および第４外部接続端子１５４）と、他方のパワー半導体モジュール１０’の第２端子群（第３外部接続端子１５３’および第４外部接続端子１５４’）とをインダクタ２１を介して接続した構造とされている。そして、一方のパワー半導体モジュール１０の第１端子群（第１外部接続端子１５１および第２外部接続端子１５２）および他方のパワー半導体モジュール１０’の第１端子群（第１外部接続端子１５１’および第２外部接続端子１５２’）のそれぞれが、双方向ＤＣ−ＤＣコンバータ２０の入/出力端子および出/入力端子となる。
双方向ＤＣ−ＤＣコンバータ２０では、例えば、一方のパワー半導体モジュール１０を高電圧側、他方のパワー半導体モジュール１０’を低電圧側とし、高電圧側から低電圧側へはダウンコンバータ、低電圧側から高電圧側へはアップコンバータとして動作させることができる。まずは、高圧側から低圧側への電力変換の場合を説明する。この時は、一方のパワー半導体モジュール１０の第１端子群が入力端子となり、他方のパワー半導体モジュール１０’の第１端子群が出力端子となる。この場合は、低電圧側の第１トランジスタ１３１’がＯＮ、低電圧側の第２トランジスタ１３２’がＯＦＦに固定される。そして、双方向ＤＣ−ＤＣコンバータ２０は、高電圧側の第１トランジスタ１３１および第２トランジスタ１３２をスイッチング制御することで動作する。
逆動作として低圧側から高圧側への電力変換について説明する。この場合は、一方のパワー半導体モジュール１０の第１端子群が出力端子となり、他方のパワー半導体モジュール１０’の第１端子群が入力端子となる。この場合も低電圧側の第１トランジスタ１３１’がＯＮ、低電圧側の第２トランジスタ１３２’がＯＦＦに固定される。そして、双方向ＤＣ−ＤＣコンバータ２０は、高電圧側の第１トランジスタ１３１および第２トランジスタ１３２をスイッチング制御することで動作する。
また、双方向ＤＣ−ＤＣコンバータ２０では、一方のパワー半導体モジュール１０を低電圧側、他方のパワー半導体モジュール１０’を高電圧側とすることができる。この場合は、低電圧側の第１トランジスタ１３１がＯＮ、低電圧側の第２トランジスタ１３２がＯＦＦに固定される。そして、双方向ＤＣ−ＤＣコンバータ２０は、高電圧側の第１トランジスタ１３１’および第２トランジスタ１３２’をスイッチング制御することで動作する。
図１１には、双方向ＤＣ−ＤＣコンバータ２０において、一方のパワー半導体モジュール１０を高電圧側、他方のパワー半導体モジュール１０’を低電圧側とし、双方向ＤＣ−ＤＣコンバータ２０がダウンコンバータとして動作する場合の電流経路を図示している。図１１で、実線矢印は第１トランジスタ１３１がＯＮ（第２トランジスタ１３２がＯＦＦ）時の電流経路を示しており、破線矢印は第２トランジスタ１３２がＯＮ（第１トランジスタがＯＦＦ）時の電流経路を示している。
高電圧側の領域Ａ１および低電圧側の領域Ａ１’では、第１導電層を流れる電流によって生じる磁界と第２導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。これは、実施の形態１で説明した領域Ａ１におけるスイッチングノイズの低減効果と同じである。
高電圧側の領域Ａ２および低電圧側の領域Ａ２’では、該領域に寄生インダクタンスがあってもその影響は小さく、該領域で発生するスイッチングノイズを低減できる。これは、実施の形態１で説明した領域Ａ２におけるスイッチングノイズの低減効果と同じである。
そして、高電圧側の領域Ａ３では、第１トランジスタ１３１のＯＮ時に、第２導電層に電流が流れると同時に、コンデンサ１４１の充放電電流により、第１導電層にも電流が流れる。このため、領域Ａ３では、第１導電層を流れる電流によって生じる磁界と第２導電層を流れる電流によって生じる磁界とが互いにキャンセルしあうため、該領域で発生するスイッチングノイズを低減できる。これは、実施の形態１で説明した領域Ａ３におけるスイッチングノイズの低減効果と同じである。
また、低電圧側の領域Ａ３’では、第１トランジスタ１３１のＯＮ時および第２トランジスタ１３２のＯＮ時の何れでも、第２導電層のみに電流が流れる。領域Ａ３’では、第１トランジスタ１３１のＯＮ時に流れる電流と第２トランジスタ１３２のＯＮ時に流れる電流とは同方向であり、これらの電流によって生じる磁界はキャンセルされない。しかしながら、これらの電流が同方向であり、かつ、連続的に生じることから、領域Ａ３’ではスイッチングによって生じる磁界変化自体が小さいものとなる。したがって、領域Ａ３’では、該領域に寄生インダクタンスがあってもその影響は小さく、該領域で発生するスイッチングノイズを低減できる。
さらに、低電圧側の領域Ａ３’では、コンデンサ１４１’の充放電電流による磁界キャンセル効果も得られる。したがって、低電圧側の領域Ａ３’では、実施の形態１で説明した領域Ａ２におけるスイッチングノイズの低減効果と、領域Ａ３におけるスイッチングノイズの低減効果との両方が得られることになる。
尚、図１１に示す双方向ＤＣ−ＤＣコンバータ２０は、一方のパワー半導体モジュール１０および他方のパワー半導体モジュール１０’において、絶縁層１２１および１２１’が共通化されていてもよい。図１２は、絶縁層１２１および１２１’が共通化された双方向ＤＣ−ＤＣコンバータ２０の構成を示す回路図である。また、図１３は、絶縁層１２１および１２１’が共通化された双方向ＤＣ−ＤＣコンバータ２０の構成を示す平面図である。この場合、双方向ＤＣ−ＤＣコンバータ２０は、絶縁層１２１および１２１’を共通化し、１枚の絶縁層１２１”として備えていればよい。また、この場合、一方のパワー半導体モジュール１０の第４外部接続端子１５４と、他方のパワー半導体モジュール１０’の第４外部接続端子１５４’とを接続する代わりに、パワー半導体モジュール１０の第４電極部１１４と、パワー半導体モジュール１０’の第４電極部１１４’とが絶縁性基板上で共通化され、共通化された第４電極部１１５とされていてもよい。また、パワー半導体モジュール１０の第２開口部１２１Ｂとパワー半導体モジュール１０’の第２開口部１２１Ｂ’は共通化され、共通化された第２開口部１２１Ｃとなっていてもよい。
さらに、図１３に示す双方向ＤＣ−ＤＣコンバータ２０では、絶縁層１２１”だけでなく、第２導電層を共通化する構成とされている。この場合、一方のパワー半導体モジュール１０の導電性基板１０１と他方のパワー半導体モジュール１０’の導電性基板１０１’とを共通化し、１枚の導電性基板１０１”として備えていればよい。第２導電層を共通化する場合、パワー半導体モジュール１０の第２導電層の第１開口部１２１Ａと第２開口部１２１Ｃとの間を流れる電流と、パワー半導体モジュール１０’の第２導電層の第１開口部１２１Ａ’と第２開口部１２１Ｃとの間を流れる電流とが交雑しないような配置とすることが好ましい。例えば、図１２に示すような直線状の配置であれば、パワー半導体モジュール１０の第２導電層とパワー半導体モジュール１０’の第２導電層とを共通化することもできる。
今回開示した実施形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。従って、本発明の技術的範囲は、上記した実施形態のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれる。
１０ パワー半導体モジュール
２０ 双方向ＤＣ−ＤＣコンバータ（パワー半導体モジュール）
１０１ 導電性基板（第２導電層）
１１１〜１１４ 第１電極部〜第４電極部（第１導電層）
１１５ 第４電極部（第１導電層）
１２１ 絶縁層
１２１Ａ 第１開口部
１２１Ｂ 第２開口部
１２１Ｃ 第２開口部
１３１ 第１トランジスタ（スイッチング素子）
１３２ 第２トランジスタ（スイッチング素子）
１４１ コンデンサ
１５１〜１５４ 第１外部接続端子〜第４外部接続端子（外部接続端子）
１６１ 電源
１６２ 負荷
Ａ１〜Ａ３ 領域

Claims (9)

  1. 絶縁層の一方の主面に複数の電極部からなる第１導電層が形成され、他方の主面に第２導電層が形成され、前記第１導電層と前記第２導電層とは前記絶縁層に設けられた開口部を介して接続されており、前記第１導電層の表面に複数のスイッチング素子および複数の外部接続端子が配置されてなり、前記スイッチング素子のスイッチング制御によって電流経路を切り替えることで電力変換を行うパワー半導体モジュールであって、
    前記第１導電層の上に配置され、前記複数の電極部の中の任意の２つを接続するコンデンサを少なくとも一つ有しており、
    前記外部接続端子は、該パワー半導体モジュールに所定の電力変換動作を行わせるように電源および負荷が接続されている状態で、前記コンデンサと対向する位置の前記第２導電層に電流が流れる場合に、前記コンデンサに前記第２導電層に流れる電流と逆方向の充放電電流を生じさせることのできる端子構造とされていることを特徴とするパワー半導体モジュール。
  2. 絶縁層と、
    前記絶縁層の一方の主面に形成された複数の電極部からなる第１導電層と、
    前記絶縁層の他方の主面に形成された第２導電層とを備えており、
    前記第１導電層は、
    前記絶縁層に形成された第１開口部を介して前記第２導電層と接続される第１電極部と、
    前記第２導電層とは接続されていない第２電極部および第３電極部と、
    前記絶縁層に形成された第２開口部を介して前記第２導電層と接続される第４電極部と、を含んでおり、
    前記第１電極部および前記第２電極部の間には、コンデンサが接続され、
    前記第２電極部および前記第３電極部の間には、第１トランジスタが接続され、
    前記第３電極部および前記第４電極部の間には、第２トランジスタが接続され、
    前記第１〜第４電極部には、第１〜第４外部接続端子がそれぞれ接続されていることを特徴とするパワー半導体モジュール。
  3. 請求項２に記載のパワー半導体モジュールであって、
    前記第１〜第４電極部は、前記第１〜第４電極部の順序でほぼ直線上に一列に配列されていることを特徴とするパワー半導体モジュール。
  4. 請求項２または３に記載のパワー半導体モジュールであって、
    前記第１トランジスタおよび前記第２トランジスタは、フリップチップ実装によりパワー半導体モジュールに実装されていることを特徴とするパワー半導体モジュール。
  5. 請求項２から４の何れか１項に記載のパワー半導体モジュールであって、
    前記第１トランジスタおよび前記第２トランジスタは、ラテラル型の半導体トランジスタであることを特徴とするパワー半導体モジュール。
  6. 請求項２から５の何れか１項に記載のパワー半導体モジュールであって、
    前記第１電極部において、前記第１外部接続端子は前記第１開口部の直上に配置され、
    前記第４電極部において、前記第４外部接続端子は前記第２開口部の直上に配置されることを特徴とするパワー半導体モジュール。
  7. 請求項１から６の何れか１項に記載のパワー半導体モジュールであって、
    前記絶縁層はアルミナであり、前記絶縁層の厚みは１００〜８００μｍの範囲であることを特徴とするパワー半導体モジュール。
  8. 絶縁層の一方の主面に複数の電極部からなる第１導電層が形成され、他方の主面に第２導電層が形成され、前記第１導電層と前記第２導電層とは前記絶縁層に設けられた開口部を介して接続されており、前記第１導電層の表面に複数のスイッチング素子および複数の外部接続端子が配置されてなり、前記スイッチング素子のスイッチング制御によって電流経路を切り替えることで電力変換を行うパワー半導体モジュールであって、
    前記スイッチング素子のスイッチング制御によって、２つの電流経路が連続的に交互に切り替えられるものであり、
    前記２つの電流経路の一方では前記第１導電層のみを流れる電流が発生し、前記２つの電流経路の他方では前記第２導電層のみを流れる電流が発生し、これらの電流が同方向の電流となる領域を有することを特徴とするパワー半導体モジュール。
  9. 前記請求項１から８の何れか１項に記載のパワー半導体モジュールが組み込まれることを特徴とする電子機器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041363A (ja) * 2004-07-29 2006-02-09 Hitachi Ltd 樹脂封止型半導体装置
JP2013045974A (ja) * 2011-08-25 2013-03-04 Nissan Motor Co Ltd 半導体モジュール
JP2016207783A (ja) * 2015-04-20 2016-12-08 シャープ株式会社 パワーモジュール

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4658268B2 (ja) * 2008-11-26 2011-03-23 三菱電機株式会社 電力用半導体モジュール
JP6155282B2 (ja) 2012-12-13 2017-06-28 株式会社日立製作所 パワー半導体モジュール及びこれを用いた電力変換装置
ES2526109B1 (es) * 2013-05-30 2015-10-14 Universidad De Salamanca Péptido y composición farmacéutica para el tratamiento del cáncer
US9698701B2 (en) * 2015-06-01 2017-07-04 Delta Electronics, Inc. Power module packaging structure and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041363A (ja) * 2004-07-29 2006-02-09 Hitachi Ltd 樹脂封止型半導体装置
JP2013045974A (ja) * 2011-08-25 2013-03-04 Nissan Motor Co Ltd 半導体モジュール
JP2016207783A (ja) * 2015-04-20 2016-12-08 シャープ株式会社 パワーモジュール

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