JP2018174155A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018174155A
JP2018174155A JP2018133999A JP2018133999A JP2018174155A JP 2018174155 A JP2018174155 A JP 2018174155A JP 2018133999 A JP2018133999 A JP 2018133999A JP 2018133999 A JP2018133999 A JP 2018133999A JP 2018174155 A JP2018174155 A JP 2018174155A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
oxide semiconductor
electrode
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018133999A
Other languages
English (en)
Other versions
JP2018174155A5 (ja
JP6506873B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
小山　潤
Jun Koyama
潤 小山
篤志 広瀬
Atsushi Hirose
篤志 広瀬
将志 津吹
Masashi Tsubuki
将志 津吹
耕生 野田
Kosei Noda
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2018174155A publication Critical patent/JP2018174155A/ja
Publication of JP2018174155A5 publication Critical patent/JP2018174155A5/ja
Application granted granted Critical
Publication of JP6506873B2 publication Critical patent/JP6506873B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/02—Constructional features of telephone sets
    • H04M1/0202—Portable telephone sets, e.g. cordless phones, mobile phones or bar type handsets
    • H04M1/026—Details of the structure or mounting of specific components
    • H04M1/0266—Details of the structure or mounting of specific components for a display module assembly
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R1/00—Details of transducers, loudspeakers or microphones
    • H04R1/02—Casings; Cabinets ; Supports therefor; Mountings therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/351—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels comprising more than three subpixels, e.g. red-green-blue-white [RGBW]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】酸化物半導体層を用いる薄膜トランジスタにおいて、信号検出感度が高く、ダイ
ナミックレンジの広い半導体装置を得ることを課題の一つとする。
【解決手段】チャネル形成層としての機能を有し、水素濃度が５×１０１９（ａｔｏｍｓ
／ｃｍ３）以下であり、電界が発生していない状態においては、実質的に絶縁体として機
能する酸化物半導体を有する薄膜トランジスタを用いてアナログ回路を構成することで、
信号検出感度が高く、ダイナミックレンジの広い半導体装置を得ることができる。
【選択図】図１３

Description

本発明の一形態は、酸化物半導体を用いた電界効果型トランジスタを有するアナログ回路
に関する。また、該アナログ回路を有する半導体装置に関する。
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電気器機は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ：Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を構成する技術が注目されている。薄膜トラ
ンジスタは液晶テレビに代表されるような表示装置に用いられている。薄膜トランジスタ
に適用可能な半導体薄膜としてシリコン系半導体材料が公知であるが、その他の材料とし
て酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とする材料が知られている。
そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質金属酸化物（酸化物半導
体）からなるもので形成された薄膜トランジスタが開示されている（特許文献１乃至３）
。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
しかしながら、酸化物半導体は薄膜形成工程において化学量論的組成からのずれが生じて
しまう。例えば、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。ま
た、酸化物半導体の薄膜形成中に混入する水素が酸素（Ｏ）−水素（Ｈ）結合を形成して
電子供与体となり、電気伝導度を変化させる要因となる。さらにＯ−Ｈは極性分子なので
、酸化物半導体によって作製される薄膜トランジスタのような能動デバイスに対して特性
の変動要因となる。
電子キャリア濃度が１０１８／ｃｍ３未満としても、酸化物半導体においては実質的には
ｎ型であり、前記特許文献１乃至３に開示される薄膜トランジスタのオン・オフ比は１０
３しか得られていない。このような薄膜トランジスタのオン・オフ比が低い理由はオフ電
流が高いことによるものである。
オン・オフ比が低い薄膜トランジスタによって構成される回路は、回路動作が不安定にな
りやすい。また、アナログ回路に用いた場合のダイナミックレンジを十分に得ることがで
きず、オフ電流が高いと、小さな信号の検出感度を高めることができないという問題があ
る。さらに、オフ電流が高いことにより、無駄に電流が流れ消費電力が増加するという問
題がある。
上述した課題に鑑み、本発明の一形態は、酸化物半導体を用いて形成された薄膜トランジ
スタによって構成される回路の誤動作を低減させることを課題の一とする。
本発明の一態様は、酸化物半導体を用いて形成された薄膜トランジスタによって構成され
る回路のダイナミックレンジを高めることを課題の一とする。
本発明の一態様は、酸化物半導体を用いて形成された薄膜トランジスタによって構成され
る回路の信号検出感度を高めることを課題の一とする。
本発明の一態様は、酸化物半導体を用いて形成された薄膜トランジスタによって構成され
る回路の消費電力を低減することを課題の一とする。
本発明の一形態は、酸化物半導体中で電子供与体（ドナー）となる不純物（水素、水分、
水素化物、または水酸化物など）を除去することで、真性又は実質的に真性な半導体であ
って、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル領域が
形成される薄膜トランジスタによってアナログ回路を構成する。
具体的には、酸化物半導体に含まれる水素が５×１０１９／ｃｍ３以下、好ましくは５×
１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下として、酸化物半導体
に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を５×１０１４／ｃｍ３以下、好
ましくは５×１０１２／ｃｍ３以下とした酸化物半導体でチャネル領域が形成される薄膜
トランジスタによってアナログ回路が構成される。
また、当該酸化物半導体のエネルギーギャップを、２ｅＶ以上、好ましくは２．５ｅＶ以
上、より好ましくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、
キャリア濃度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となる
ようにする。
このように高純度化された酸化物半導体は、薄膜トランジスタのチャネル領域に用いるこ
とで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖの場合にお
いて、ゲート電圧が−５Ｖから−２０Ｖの範囲におけるドレイン電流が１×１０−１３Ａ
以下となるように作用する。
また、本発明の一態様は、リファレンストランジスタと、ミラートランジスタと、検出器
を有し、リファレンストランジスタは検出器と電気的に接続され、リファレンストランジ
スタのドレインとゲートは電気的に接続され、リファレンストランジスタのゲートはミラ
ートランジスタのゲートと電気的に接続され、リファレンストランジスタとミラートラン
ジスタは、チャネル領域が、水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下である酸化
物半導体によって構成されていることを特徴とするアナログ回路である。
また、本発明の一態様は、第１端子が高電源電位に電気的に接続された第１の薄膜トラン
ジスタと、第１端子が高電源電位に電気的に接続された第２の薄膜トランジスタと、高電
源電位と第１の薄膜トランジスタの第１端子の間に検出器を有し、第１の薄膜トランジス
タのゲートは、検出器と第１の薄膜トランジスタの第１端子の間に電気的に接続され、第
２の薄膜トランジスタのゲートは、第１の薄膜トランジスタのゲートに電気的に接続され
、第１の薄膜トランジスタの第２端子と、第２の薄膜トランジスタの第２端子は低電源電
位に電気的に接続され、第１の薄膜トランジスタと、第２の薄膜トランジスタは、チャネ
ル領域が、水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下である酸化物半導体によって
構成されていることを特徴とするアナログ回路である。
なお、本明細書において、濃度は二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ。以下、ＳＩＭＳともいう。）によって計測される
。ただし、他の計測法が挙げられている場合など、特に記載がある場合にはこの限りでは
ない。
また、上記のアナログ回路を有する半導体装置も本発明の一態様である。
本発明の一態様によれば、高純度化された酸化物半導体を用いた薄膜トランジスタでアナ
ログ回路を構成することで、信号検出感度が高く、ダイナミックレンジの広い半導体装置
を得ることができる。
また、高純度化された酸化物半導体を用いた薄膜トランジスタを用いることで、安定して
動作し、消費電力が低い半導体装置を得ることができる。
半導体装置の回路構成を示す図。 半導体装置の断面構造を示す図。 半導体装置の上面及び断面構造を示す図。 半導体装置の作製工程を示す図。 半導体装置の上面及び断面構造を示す図。 半導体装置の作製工程を示す図。 半導体装置の断面構造を示す図。 半導体装置の作製工程を示す図。 半導体装置の作製工程を示す図。 半導体装置の作製工程を示す図。 半導体装置の断面構造を示す図。 半導体装置を示す図。 半導体装置の画素等価回路を示す図。 半導体装置の画素等価回路を示す図。 半導体装置の断面構造を示す図。 半導体装置を示す図。 半導体装置を示す図。 半導体装置を示す図。 半導体装置を示す図。 半導体装置を示す図。 半導体装置を示す図。 酸化物半導体を用いた逆スタガー型の薄膜トランジスタの縦断面図。 図２２に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
また、トランジスタのソース端子及びドレイン端子は、トランジスタの構造や動作条件等
によって替わるため、いずれがソース端子又はドレイン端子であるかを特定することが困
難である。そこで、本書類においては、ソース端子及びドレイン端子の一方を第１端子、
ソース端子及びドレイン端子の他方を第２端子と表記し、区別することとする。
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。また、本明細書にて用いる「第１」、「第２」、「第３」などの序数は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
（実施の形態１）
本明細書で開示する高純度化された酸化物半導体を用いた薄膜トランジスタは、アナログ
回路に適用することができる。アナログ回路の代表例として、例えば、カレントミラー回
路が挙げられる。カレントミラー回路を電流増幅回路として用いた場合、電流増幅回路の
ダイナミックレンジを広げることができ、特に微量電流に対する感度を向上させることが
できる。
本実施の形態では、高純度化された酸化物半導体を用いた薄膜トランジスタをカレントミ
ラー回路に適用する例として、光検出装置について図１を用いて説明する。
図１に示す光検出装置１３００は、検出器１３０１、増幅回路１３０２、高電源電位ＶＤ
Ｄが供給される電源端子１３１１、低電源電位ＶＳＳが供給される電源端子１３１２、保
護回路１３２０を有する。光検出装置１３００では、電源端子１３１２の電位を接地電位
ＧＮＤとすることもできる。
保護回路１３２０はダイオード１３２１を有する。ダイオード１３２１は、電源端子１３
１１と電源端子１３１２の間に挿入され、ダイオード１３２１のカソードが電源端子１３
１１に電気的に接続され、そのアノードが電源端子１３１２に電気的に接続されている。
ＥＳＤなどにより、電源端子１３１１および／または電源端子１３１２に過剰な電圧（サ
ージ）が印加された場合、ダイオード１３２１により電源端子１３１１と電源端子１３１
２が短絡され、増幅回路１３０２、および検出器１３０１に過剰な電圧が印加されること
を防ぐ。
また、ダイオード１３２１として、ゲート端子とドレイン端子を接続し、ダイオードと同
様の特性を持たせた薄膜トランジスタを用いることができる。本明細書で開示する高純度
化された酸化物半導体を用いた薄膜トランジスタは、オフ電流値が極めて小さい特徴を有
する。本明細書で開示する高純度化された酸化物半導体を有する薄膜トランジスタを用い
てダイオードを形成することで、逆方向バイアスが加えられた時の漏れ電流が極めて小さ
いダイオードを実現することができる。なお、薄膜トランジスタを用いて形成した複数の
ダイオードを、直列や並列に接続して用いてもよい。
検出器１３０１は、受光した光を電気信号に変換する光電変換素子を用いる。光電変換素
子としては、フォトダイオードやフォトトランジスタを用いることができる。増幅回路１
３０２は、検出器１３０１の出力電流を増幅するための回路であり、ここでは、カレント
ミラー回路で構成されている。このカレントミラー回路は、１つのトランジスタ１３０５
と、並列に接続された複数のトランジスタ１３０６とを有する。トランジスタ１３０５と
トランジスタ１３０６は、高純度化された酸化物半導体を用いた薄膜トランジスタで形成
する。
トランジスタ１３０５は検出器１３０１の出力電流を検出するためのリファレンストラン
ジスタであり、トランジスタ１３０６は、トランジスタ１３０５で検出された電流を反映
して動作するミラートランジスタである。
トランジスタ１３０６の数で、電源端子１３１１と電源端子１３１２の間に流れる電流を
調節することができる。例えば、トランジスタ１３０５とトランジスタ１３０６を同じ電
流電圧特性を持つトランジスタで形成し、電源端子１３１１と電源端子１３１２の間に流
れる電流を、検出器１３０１の出力電流の１００倍とするには、例えば、１つのトランジ
スタ１３０５に対して、９９個のトランジスタ１３０６を並列に接続する。このような構
成とすることで、カレントミラー回路で構成された増幅回路１３０２を増幅率１００倍の
増幅回路とすることができ、検出器１３０１の出力電流を１００倍に増幅して検出するこ
とができる。
なお、上述の増幅回路１３０２を、トランジスタ１３０５と、トランジスタ１３０５とチ
ャネル幅以外の構成が同じで、チャネル幅がトランジスタ１３０５のチャネル幅よりも大
きいトランジスタ１３０６とを用いた構成とすることもできる。例えば、トランジスタ１
３０５のチャネル幅の４．９５倍のチャネル幅をもつトランジスタ１３０６を用い、１つ
のトランジスタ１３０５に対して、２０個のトランジスタ１３０６を並列に接続した構成
としても、増幅回路１３０２の増幅率を１００倍とすることができる。
また、トランジスタ１３０５と、トランジスタ１３０５とチャネル幅以外の構成が同じで
、トランジスタ１３０５のチャネル幅の９９倍のチャネル幅をもつトランジスタ１３０６
を用い、１つのトランジスタ１３０５に対して、１つのトランジスタ１３０６を接続した
構成としても、増幅率１００倍の増幅回路１３０２とすることができる。この構成にする
と、回路構成を簡潔にできるという利点があるものの、トランジスタ１３０６の機能が損
なわれると、増幅回路１３０２全体の機能を著しく損なう可能性が高くなる。
このため、増幅回路１３０２は、複数のトランジスタ１３０６を並列に接続し、冗長性を
高めた構成とすることが好ましい。複数のトランジスタ１３０６を並列に接続する構成と
することにより、複数あるトランジスタ１３０６の一部の機能が損なわれても、増幅回路
１３０２に与える影響を抑えることができ、安定して動作する信頼性の高い増幅回路１３
０２とすることができる。例えば、トランジスタ１３０６を１０個並列に接続することで
、その中の１つのトランジスタ１３０６の機能が損なわれても、その影響を１／１０とす
ることができる。
また、複数のトランジスタ１３０６を並列に接続する構成とすることにより、トランジス
タ１３０６の特性バラツキを低減させ、安定して動作する信頼性の高い増幅回路１３０２
とすることができる。
トランジスタ１３０６を２個以上、好ましくは５個以上を並列接続することで、信頼性の
高い増幅回路１３０２とすることができる。すなわち、信頼性の高いカレントミラー回路
を用いた光検出装置を作製することができる。
増幅回路１３０２に用いる薄膜トランジスタのオフ電流が大きいと、微少光量の検出時に
おけるＳＮ比を悪くしてしまう。つまり、検出器１３０１の出力電流に比べてオフ電流が
無視できない大きさとなるため、検出器１３０１の出力電流を正確に得ることができない
。
非晶質シリコンまたは多結晶シリコンを用いた従来の薄膜トランジスタでは、チャネル幅
を小さくする、または、チャネル長を大きくすることで、オフ電流をある程度小さくする
ことが可能ではあるが、同時にオン電流も低下してしまうという問題があった。このため
、微少光量の検出と大光量の検出を両立させることが難しく、広いダイナミックレンジを
得ることが難しかった。
本明細書で開示する高純度化された酸化物半導体を用いた薄膜トランジスタは、チャネル
幅を大きくしても、オフ電流を従来の薄膜トランジスタに比べて十分小さくできるため、
微量電流に対する感度が良好で、ダイナミックレンジの広いカレントミラー回路を作製す
ることができる。すなわち、ダイナミックレンジの広い光検出装置を作製することができ
る。
本実施の形態では、検出器１３０１に光電変換素子を用いた光検出装置について説明した
が、検出器１３０１は他の様々な検出器を適用することができる。例えば、検出器１３０
１に温度センサーを適用することで、温度検出装置とすることができる。また、検出器１
３０１に音声センサーを適用し、音声検出装置としてだけでなく、音声増幅装置として用
いることもできる。
本明細書で開示する高純度化された酸化物半導体を用いた薄膜トランジスタを用いたカレ
ントミラー回路は、本実施の形態で説明した光検出装置に限定されず、他の半導体装置に
も適用することができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した光検出装置１３００の積層構成の一例につい
て説明する。なお、本実施の形態では、検出器１３０１としてフォトダイオードを用いる
例について説明する。図２は光検出装置１３００の一部を示す断面図である。
図２は、フォトセンサにおける検出器１３０１及びトランジスタ１３０５に示す断面図で
あり、基板６０１上に、センサとして機能する検出器１３０１及びトランジスタ１３０５
が設けられている。検出器１３０１、トランジスタ１３０５の上には接着層６０８を用い
て基板６１３が設けられている。
基板６０１に用いられる基板は、透光性を有し、作製工程における加熱処理に耐えうる程
度の耐熱性を有していることが必要となる。例えば、アルミノシリケートガラス、バリウ
ムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる
。また、プラスチック基板等も適宜用いることができる。
トランジスタ１３０５上には絶縁層６３１、保護絶縁層６３２、層間絶縁層６３３、層間
絶縁層６３４が設けられている。検出器１３０１は、層間絶縁層６３３上に設けられ、層
間絶縁層６３３側から順に第１半導体層６０６ａ、第２半導体層６０６ｂ、及び第３半導
体層６０６ｃを積層した構造を有している。第１半導体層６０６ａは層間絶縁層６３３上
に設けられた電極層６４１と電気的に接続し、第３半導体層６０６ｃは層間絶縁層６３４
上に設けられた電極層６４２と電気的に接続している。
電極層６４１は、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電極層
６４２は電極層６４４を介してゲート電極層６４５と電気的に接続している。ゲート電極
層６４５は、トランジスタ１３０５のゲート電極層と電気的に接続している。すなわち、
検出器１３０１はトランジスタ１３０５と電気的に接続している。
ここでは、第１半導体層６０６ａとしてｐ型の導電型を有する半導体層と、第２半導体層
６０６ｂとして高抵抗な半導体層（Ｉ型半導体層）、第３半導体層６０６ｃとしてｎ型の
導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体層６０６ａはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルフ
ァスシリコン膜により形成することができる。第１半導体層６０６ａの形成には１３族の
不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法に
より形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓ
ｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。ま
た、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入
法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等に
より不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。こ
の場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、
又はスパッタリング法等を用いればよい。第１半導体層６０６ａの膜厚は１０ｎｍ以上５
０ｎｍ以下となるよう形成することが好ましい。
第２半導体層６０６ｂは、Ｉ型半導体層（真性半導体層）であり、アモルファスシリコン
膜により形成する。第２半導体層６０６ｂの形成には、半導体材料ガスを用いて、アモル
ファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン
（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、Ｓ
ｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層６０６ｂの形成は、ＬＰＣＶＤ法、
気相成長法、スパッタリング法等により行っても良い。第２半導体層６０６ｂの膜厚は２
００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。なお、真性半導体
層は、理想的には、不純物を含まずにフェルミレベルが禁制帯のほぼ中央に位置する半導
体層であるが、第２半導体層６０６ｂは、ドナーとなる不純物（例えば、リン（Ｐ）など
）またはアクセプタとなる不純物（例えば、ボロン（Ｂ）など）を添加して、フェルミレ
ベルが禁制帯のほぼ中央に位置するようにした半導体であってもよい。
第３半導体層６０６ｃは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成する。第３半導体層６０６ｃの形成には、１５族の不純物元
素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成す
る。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物
元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて
該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物
元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にア
モルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッ
タリング法等を用いればよい。第３半導体層６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以
下となるよう形成することが好ましい。
また、第１半導体層６０６ａ、第２半導体層６０６ｂ、及び第３半導体層６０６ｃは、ア
モルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶半導体や、
セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡ
Ｓ）半導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定
状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導
体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対し
て法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマン
スペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。
即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−
１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリ
ングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含
ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ま
せて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる
。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる
。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３などの水素化珪素
や、ＳｉＣｌ４、ＳｉＦ４などのハロゲン化珪素を水素で希釈して形成することができる
。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ば
れた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。
水素化珪素の希釈は、水素化珪素に対して水素の流量比を５倍以上２００倍以下、好まし
くは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含
む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化
気体、Ｆ２等を混入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、ｐ
ｉｎ型のフォトダイオードが形成されている基板６０１の面から検出器１３０１が受ける
光６２２を電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型
を有する半導体層側からの光は外乱光となるため、電極層は遮光性を有する導電膜を用い
るとよい。また、ｎ型の半導体層側を受光面として用いることもできる。
基板６１３は、基板６０１と同様の基板を用いることができる。また、基板６１３は受光
面の反対側に位置しているため、アルミニウムやステンレスなどの金属基板や、シリコン
などの半導体基板といった、遮光性を有する基板を用いることができる。
絶縁層６３１、保護絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４としては、絶縁
性材料を用いて、その材料に応じて、スパッタリング法、スピンコート法、ディッピング
法、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等
）、ロールコーティング、カーテンコーティング、ナイフコーティング等を用いることが
できる。
絶縁層６３１としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又
は酸化窒化アルミニウム層などの酸化物絶縁層の単層、又は積層を用いることができる。
保護絶縁層６３２としては、無機絶縁材料としては、窒化シリコン層、窒化酸化シリコン
層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁層の単層、又は
積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ
は、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
層間絶縁層６３３、６３４としては、表面凹凸を低減するため平坦化絶縁膜として機能す
る絶縁層が好ましい。層間絶縁層６３３、６３４としては、例えばアクリル樹脂、ポリイ
ミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、
又は積層を用いることができる。
検出器１３０１に入射する光を検出することによって、被検出物の情報を読み取ることが
できる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることがで
きる。
トランジスタ１３０５として、上記実施の形態で一例を示したトランジスタを用いること
ができる。水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化
物半導体層より意図的に排除し、高純度化された酸化物層を含むトランジスタは、トラン
ジスタの電気的特性変動が抑制されており、電気的に安定である。よって、信頼性の高い
半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、実施の形態１に示したアナログ回路が有する薄膜トランジスタの一例
について示す。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図３及び図４を用いて説
明する。
図３（Ａ）、（Ｂ）に薄膜トランジスタの上面及び断面構造の一例を示す。図３（Ａ）、
（Ｂ）に示す薄膜トランジスタ４１０は、トップゲート構造の薄膜トランジスタの一つで
ある。
図３（Ａ）はトップゲート構造の薄膜トランジスタ４１０の上面図であり、図３（Ｂ）は
図３（Ａ）の線Ｃ１−Ｃ２における断面図である。
薄膜トランジスタ４１０は、絶縁表面を有する基板４００上に、絶縁層４０７、酸化物半
導体層４１２、ソース電極層又はドレイン電極層４１５ａ、及びソース電極層又はドレイ
ン電極層４１５ｂ、ゲート絶縁層４０２、ゲート電極層４１１を含み、ソース電極層又は
ドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂにそれぞれ配線層４
１４ａ、配線層４１４ｂが接して設けられ電気的に接続している。
また、薄膜トランジスタ４１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル領域を複数有するマルチゲート構造の薄膜トランジスタも
形成することができる。
以下、図４（Ａ）乃至（Ｅ）を用い、基板４００上に薄膜トランジスタ４１０を作製する
工程を説明する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませること
で、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラ
ス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また
、プラスチック基板等も適宜用いることができる。
まず、絶縁表面を有する基板４００上に下地膜となる絶縁層４０７を形成する。酸化物半
導体層４１２と接する絶縁層４０７は、酸化シリコン層、酸化窒化シリコン層、酸化アル
ミニウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。
絶縁層４０７の形成方法としては、プラズマＣＶＤ法又はスパッタリング法等を用いるこ
とができるが、絶縁層４０７中に水素が多量に含まれないようにするためには、スパッタ
リング法で絶縁層４０７を成膜することが好ましい。
本実施の形態では、絶縁層４０７として、スパッタリング法により酸化シリコン層を形成
する。基板４００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッ
タガスを導入しシリコン半導体のターゲットを用いて、基板４００に絶縁層４０７として
、酸化シリコン層を成膜する。また基板４００は室温でもよいし、加熱されていてもよい
。
例えば、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間
の距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及び
アルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦ
スパッタリング法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、石
英（好ましくは合成石英）に代えてシリコンターゲットを酸化シリコン層を成膜するため
のターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及び
アルゴンの混合ガスを用いる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することが好ま
しい。絶縁層４０７に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層４０７
に含まれる不純物の濃度を低減できる。
絶縁層４０７を、成膜する際に用いるスパッタガスとしては水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好まし
い。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流
電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパ
ッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、Ｄ
Ｃスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁層４０７は積層構造でもよく、例えば、基板４００側から窒化シリコン層、窒
化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウムなどの窒化物絶縁層
と、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
絶縁層４０７として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層
と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜するこ
とができる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシリコンタ
ーゲットを用いて窒化シリコン層を形成し、次に酸素を含むスパッタガスに切り替えて同
じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸化シリコ
ン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層表面に水
素や水分などの不純物が吸着することを防止することができる。
次いで、絶縁層４０７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する
。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層４０７が形成された基板
４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排気するこ
とが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、
この予備加熱の処理は省略することもできる。またこの予備加熱は、後に形成するゲート
絶縁層４０２の成膜前の基板４００に行ってもよいし、後に形成するソース電極層又はド
レイン電極層４１５ａ及びソース電極層又はドレイン電極層４１５ｂまで形成した基板４
００にも同様に行ってもよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、絶縁層４０７の表面に付着しているゴミを除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側に高周波電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を
改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いて
もよい。
酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｚｎ−
Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ
系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜をＩｎ−
Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また
、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガ
ス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成するこ
とができる。また、スパッタリング法を用いる場合、酸化珪素（ＳｉＯｘ（Ｘ＞０））を
２重量％以上１０重量％以下含むターゲットを用いて成膜を行いてもよい。酸化物半導体
層に結晶化を阻害する酸化珪素（ＳｉＯｘ（Ｘ＞０））を含ませることで、製造プロセス
中において酸化物半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制す
ることができる。なお、酸化物半導体層は非晶質な状態であることが好ましく、一部結晶
化していてもよい。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及
びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、後に
説明する脱水化または脱水素化は有効である。
酸化物半導体膜を成膜する際に用いるスパッタガスとして、水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好まし
い。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成
分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲット
の他の例としては、ｍｏｌ数比でＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１、原子数
比でＩｎ：Ｇａ：Ｚｎ＝１：１：０．５の組成を有するＩｎ、Ｇａ、及びＺｎを含む金属
酸化物ターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物
ターゲットとして、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ
＝１：１：２の組成を有するターゲットを用いることもできる。金属酸化物ターゲットの
充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率
の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜と
なる。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及
び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４００上
に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、
例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を
含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不
純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間の距離を６０ｍｍ、圧力
０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：
アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電
源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、
膜厚分布も均一となるために好ましい。酸化物半導体膜の膜厚は好ましくは５ｎｍ以上３
０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に
応じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第１のフォトリソグラフィ工程により島状の酸化物半導体層４
１２に加工する（図４（Ａ）参照）。また、島状の酸化物半導体層４１２を形成するため
のレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層４１２に加工する。
次に、本実施の形態では、酸化物半導体層４１２に、第１の加熱処理を行う。第１の加熱
処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満と
する。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対
して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく
、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱
処理によって酸化物半導体層４１２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
上述の様にして、酸化物半導体中の不純物を低減させることにより、Ｉ型化又は実質的に
Ｉ型化された酸化物半導体（高純度化された酸化物半導体）を得ることができる。具体的
には、酸化物半導体に含まれる水素が５×１０１９／ｃｍ３以下、好ましくは５×１０１
８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下として、酸化物半導体に含ま
れる水素若しくはＯＨ基を除去し、キャリア濃度を５×１０１４／ｃｍ３以下、好ましく
は５×１０１２／ｃｍ３以下とすることで、Ｉ型化又は実質的にＩ型化された酸化物半導
体（高純度化された酸化物半導体）を得ることができる。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上
２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場
合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。導電膜をスパ
ッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、アルミニウム（Ａ
ｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（
Ｍｏ）、タングステン（Ｗ）からから選ばれた元素、または上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン（Ｍｎ）、マ
グネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、トリウム（Ｔｈ）の
いずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構
造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単
層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重
ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられ
る。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
オジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた
膜、合金膜、もしくは窒化膜を用いてもよい。
第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電
極層４１５ｂを形成した後、レジストマスクを除去する（図４（Ｂ）参照）。なお、形成
されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート
絶縁層の被覆性が向上するため好ましい。
本実施の形態ではソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン
電極層４１５ｂを形成するための導電膜として、スパッタリング法により膜厚１５０ｎｍ
のチタン膜を形成する。
なお、導電膜のエッチングの際に、酸化物半導体層４１２が除去されて、その下の絶縁層
４０７が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４１２にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、
水、過酸化水素水の混合液）を用いる。
なお、第２のフォトリソグラフィ工程では、酸化物半導体層４１２は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又
はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂを形成するための
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層４１２上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。
次いで、絶縁層４０７、酸化物半導体層４１２、ソース電極層又はドレイン電極層４１５
ａ、ソース電極層又はドレイン電極層４１５ｂ上にゲート絶縁層４０２を形成する（図４
（Ｃ）参照）。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４０２中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４０２を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は
、酸素及びアルゴンの混合ガスを用いる。
ゲート絶縁層４０２は、ソース電極層又はドレイン電極層４１５ａ、ソース電極層又はド
レイン電極層４１５ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすること
もできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリ
コン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層と
してスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ
ｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態
では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃ
ｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１
００ｎｍの酸化シリコン層を形成する。
次いで、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４０２の一部を除去して、ソース電極層又はドレイン電極層４
１５ａ、ソース電極層又はドレイン電極層４１５ｂに達する開口４２１ａ、開口４２１ｂ
を形成する（図４（Ｄ）参照）。
次に、ゲート絶縁層４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４
のフォトリソグラフィ工程によりゲート電極層４１１、配線層４１４ａ、４１４ｂを形成
する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４１１、配線層４１４ａ、４１４ｂの材料は、モリブデン、チタン、
クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属
材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することがで
きる。
例えば、ゲート電極層４１１、配線層４１４ａ、４１４ｂの２層の積層構造としては、ア
ルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン
層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した２
層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層
の積層構造としては、タングステン層または窒化タングステンと、アルミニウムとシリコ
ンの合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層した
積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成す
ることもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げ
ることができる。
本実施の形態ではゲート電極層４１１、配線層４１４ａ、４１４ｂとしてスパッタリング
法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
薄膜トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くり
かえして行ってもよい。また、この加熱処理を、減圧下で行ってもよい。減圧下で加熱処
理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４１
２を有する薄膜トランジスタ４１０を形成することができる（図４（Ｅ）参照）。薄膜ト
ランジスタ４１０は、実施の形態１及び２に示したアナログ回路を構成する薄膜トランジ
スタとして適用することができる。
また、薄膜トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けて
もよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン
層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することが
できる。
また、平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、
ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上
記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リン
ガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料
で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有して
いても良い。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、
スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印
刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフ
コーター等を用いることができる。
上記のように酸化物半導体膜を成膜する際に、反応雰囲気中の残留水分を除去することで
、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸
化物半導体膜の安定化を図ることができる。
なお、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高純
度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート
絶縁膜との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁
膜（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲー
ト絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすること
ができるからである。もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであ
れば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。
また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質さ
れる絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であるこ
とは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるもの
であれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対し
て、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲート絶縁膜と
の界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得る
ことを可能としている。
上述した薄膜トランジスタを実施の形態１に示したアナログ回路に適用することによって
、安定な電気特性を有し信頼性の高いアナログ回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１に示したアナログ回路が有する薄膜トランジスタの一例
について示す。なお、実施の形態３と同一部分又は同様な機能を有する部分、及び工程は
、実施の形態３と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳
細な説明も省略する。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図５及び図６を用いて説
明する。
図５（Ａ）、（Ｂ）に薄膜トランジスタの平面及び断面構造の一例を示す。図５（Ａ）、
（Ｂ）に示す薄膜トランジスタ４６０は、トップゲート構造の薄膜トランジスタの一つで
ある。
図５（Ａ）はトップゲート構造の薄膜トランジスタ４６０の平面図であり、図５（Ｂ）は
図５（Ａ）の線Ｄ１−Ｄ２における断面図である。
薄膜トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース電
極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）、酸化物半導体層４６２、
ソース電極層又はドレイン電極層４６５ｂ、配線層４６８、ゲート絶縁層４５２、ゲート
電極層４６１（４６１ａ、４６１ｂ）を含み、ソース電極層又はドレイン電極層４６５ａ
（４６５ａ１、４６５ａ２）は配線層４６８を介して配線層４６４と電気的に接続してい
る。また、図示していないが、ソース電極層又はドレイン電極層４６５ｂもゲート絶縁層
４５２に設けられた開口において配線層と電気的に接続する。
以下、図６（Ａ）乃至（Ｅ）を用い、基板４５０上に薄膜トランジスタ４６０を作製する
工程を説明する。
まず、絶縁表面を有する基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、絶縁層４５７として、スパッタリング法により酸化シリコン層を形成
する。基板４５０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッ
タガスを導入しシリコンターゲット又は石英（好ましくは合成石英）を用いて、基板４５
０に絶縁層４５７として、酸化シリコン層を成膜する。なお、スパッタガスとして酸素又
は、酸素及びアルゴンの混合ガスを用いる。
例えば、純度が６Ｎである石英（好ましくは合成石英）を用い、基板温度１０８℃、基板
とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１
．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：
１）雰囲気下でＲＦスパッタリング法により酸化シリコン層を成膜する。膜厚は１００ｎ
ｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを酸化シリコ
ン層を成膜するためのターゲットとして用いることができる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好ま
しい。絶縁層４５７に水素、水酸基又は水分が含まれないようにするためである。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を
含む化合物等が排気されるため、当該成膜室で成膜し絶縁層４５７に含まれる不純物の濃
度を低減できる。
絶縁層４５７を成膜する際に用いるスパッタガスとしては水素、水、水酸基又は水素化物
などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好ましい
。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化シリコン層、窒
化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層と
、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
次いで、絶縁層４５７上に、導電膜を形成し、第１のフォトリソグラフィ工程により導電
膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン
電極層４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図６（Ａ）参
照）。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２は断面図では分断されて
示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極層の
端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい
。
ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２の材料としては、Ａｌ、Ｃｒ、
Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウ
ム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を
用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。
例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層
する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上
にＴｉ膜を成膜する３層構造などが挙げられる。また、アルミニウムに、チタン、タンタ
ル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単
数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ａ１、４６５ａ２としてスパッ
タリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、絶縁層４５７及びソース電極層又はドレイン電極層４６５ａ１、４６５ａ２上に
、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
次に酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層４６２
に加工する（図６（Ｂ）参照）。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−
Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及
び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４５０上
に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、
例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を
含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不
純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
酸化物半導体膜を、成膜する際に用いるスパッタガスとしては水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好ま
しい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間の距離を６０ｍｍ、圧力
０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：
アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電
源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、
膜厚分布も均一となるために好ましい。酸化物半導体膜の膜厚は好ましくは５ｎｍ以上３
０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に
応じて適宜厚みを選択すればよい。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層４６２に加工する。
本実施の形態では、酸化物半導体層４６２に、第１の加熱処理を行う。第１の加熱処理の
温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒
素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化
物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理に
よって酸化物半導体層４６２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。例えば、第１の加熱処理として、６５０℃〜７０
０℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を
移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用
いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶層または多結晶層となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にさらにソース電極又はドレイン電極を積層させた後、ソース電
極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、絶縁層４５７及び酸化物半導体層４６２上に、導電膜を形成し、第３のフォトリ
ソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って
ソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成した後、レジストマスク
を除去する（図６（Ｃ）参照）。ソース電極層又はドレイン電極層４６５ｂ、配線層４６
８はソース電極層又はドレイン電極層４６５ａ１、４６５ａ２と同様な材料及び工程で形
成すればよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ｂ、配線層４６８としてスパッ
タリング法により膜厚１５０ｎｍのチタン膜を形成する。本実施の形態では、ソース電極
層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５
ｂに同じチタン膜を用いる例のため、ソース電極層又はドレイン電極層４６５ａ１、４６
５ａ２とソース電極層又はドレイン電極層４６５ｂとはエッチングにおいて選択比がとれ
ない。よって、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２が、ソース電極
層又はドレイン電極層４６５ｂのエッチング時にエッチングされないように、酸化物半導
体層４６２に覆われないソース電極層又はドレイン電極層４６５ａ２上に配線層４６８を
設けている。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又
はドレイン電極層４６５ｂとにエッチング工程において高い選択比を有する異なる材料を
用いる場合には、エッチング時にソース電極層又はドレイン電極層４６５ａ２を保護する
配線層４６８は必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４６２にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、
水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又
はドレイン電極層４６５ｂ、配線層４６８を形成するためのレジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
次いで、絶縁層４５７、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５
ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ上にゲート絶縁層４５２を
形成する。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４５２中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４５２を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は
、酸素及びアルゴンの混合ガスを用いる。
ゲート絶縁層４５２は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソー
ス電極層又はドレイン電極層４６５ｂ側から酸化シリコン層と窒化シリコン層を積層した
構造とすることもできる。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、
酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気
下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４５２の一部を除去して、配線層４６８に達する開口４２３を
形成する（図６（Ｄ）参照）。図示しないが開口４２３の形成時にソース電極層又はドレ
イン電極層４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極層又
はドレイン電極層４６５ｂへの開口はさらに層間絶縁層を積層した後に形成し、電気的に
接続する配線層を開口に形成する例とする。
次に、ゲート絶縁層４５２、及び開口４２３上に導電膜を形成した後、第５のフォトリソ
グラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成す
る。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４の材料は、モリブデン
、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウ
ム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成す
ることができる。
本実施の形態ではゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としてスパ
ッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
薄膜トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くり
かえして行ってもよい。また、この加熱処理を、減圧下で行ってもよい。減圧下で加熱処
理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４６
２を有する薄膜トランジスタ４６０を形成することができる（図６（Ｅ）参照）。
また、薄膜トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けて
もよい。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層にソース
電極層又はドレイン電極層４６５ｂに達する開口を形成し、その開口に、ソース電極層又
はドレイン電極層４６５ｂと電気的に接続する配線層を形成する。
上記のように酸化物半導体膜を成膜する際に、反応雰囲気中の残留水分を除去することで
、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸
化物半導体膜の安定化を図ることができる。
上述した薄膜トランジスタを実施の形態１に示したアナログ回路に適用することによって
、安定な電気特性を有し信頼性の高いアナログ回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態１に示したアナログ回路が有する薄膜トランジスタの一例
について示す。なお、他の実施の形態の内容と同一部分または同様な機能を有する部分、
及び工程は、他の実施の形態と同様とすればよく、その繰り返しの説明は省略する。また
同じ箇所の詳細な説明も省略する。
本実施の形態の薄膜トランジスタを、図７を用いて説明する。
図７（Ａ）、（Ｂ）に薄膜トランジスタの断面構造の一例を示す。図７（Ａ）、（Ｂ）に
示す薄膜トランジスタ４２５、薄膜トランジスタ４２６は、酸化物半導体層を導電層とゲ
ート電極層とで挟んだ構造の薄膜トランジスタの一つである。
また、図７（Ａ）、（Ｂ）において、基板はシリコン基板を用いており、シリコン基板４
２０上に設けられた絶縁層４２２上に薄膜トランジスタ４２５、薄膜トランジスタ４２６
がそれぞれ設けられている。
図７（Ａ）において、シリコン基板４２０に設けられた絶縁層４２２と絶縁層４０７との
間に少なくとも酸化物半導体層４１２全体と重なるように導電層４２７が設けられている
。
なお、図７（Ｂ）は、絶縁層４２２と絶縁層４０７との間の導電層が、導電層４２４のよ
うにエッチングにより加工され、酸化物半導体層４１２の少なくともチャネル領域を含む
一部と重なる例である。
導電層４２７、導電層４２４は後工程で行われる加熱処理温度に耐えられる金属材料であ
ればよく、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ
）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた元素、また
は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述し
た元素を成分とする窒化物などを用いることができる。また、単層構造でも積層構造でも
よく、例えばタングステン層単層、または窒化タングステン層とタングステン層との積層
構造などを用いることができる。
また、導電層４２７、導電層４２４は、電位が薄膜トランジスタ４２５、薄膜トランジス
タ４２６のゲート電極層４１１と同じでもよいし、異なっていても良く、第２のゲート電
極層として機能させることもできる。また、導電層４２７、導電層４２４の電位がＧＮＤ
、０Ｖという固定電位であってもよく、どこにも接続せず電気的に浮遊した状態（フロー
ティング）としても良い。
導電層４２７、導電層４２４によって、薄膜トランジスタ４２５、薄膜トランジスタ４２
６の電気特性を制御することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
ここで、本発明の一形態である酸化物半導体を用いた薄膜トランジスタについて、エネル
ギーバンド図を用いて説明しておく。
図２２は、酸化物半導体を用いた逆スタガー型の薄膜トランジスタの縦断面図を示す。ゲ
ート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けら
れ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
図２３は、図２２に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図
２３（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図
２３（Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図２４は、図２２におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である
。図２４（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソース
とドレイン間にキャリア（電子）が流れるオン状態を示している。また、図２４（Ｂ）は
、ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリ
アは流れない）である場合を示す。
図２５は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
金属は縮退しているため、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導
体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置
する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半
導体において水素の一部はドナーとなりｎ型化する一つの要因であることが知られている
。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除
去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによ
り真性（Ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加して
Ｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたＩ
型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェ
ルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導
体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図２３（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図２３（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電
子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図２３（Ａ）のバリアの高さすなわちバ
ンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
このとき電子は、図２４（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体
との界面における、ゲート絶縁膜側のエネルギー的に安定な最低部を移動する。
また、図２４（Ｂ）において、ゲート電極（Ｇ１）に負の電位（逆バイアス）が印加され
ると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い
値となる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子
であっても、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値
）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が得られる。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とにより、薄膜トランジスタの動作を良好なものとすることができる。
（実施の形態６）
本実施の形態では、実施の形態１に示したアナログ回路が有する薄膜トランジスタの一例
について示す。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を図８を用いて説明する。
図８（Ｄ）に示す薄膜トランジスタ３１０は、ボトムゲート構造の一つであり逆スタガ型
薄膜トランジスタともいう。
また、薄膜トランジスタ３１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル領域を複数有するマルチゲート構造の薄膜トランジスタも
形成することができる。
以下、図８（Ａ）乃至（Ｅ）を用い、基板３００上に薄膜トランジスタ３１０を作製する
工程を説明する。
まず、絶縁表面を有する基板３００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３１１を形成する。形成されたゲート電極層の端部はテーパ形状
であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジスト
マスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成
するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませること
で、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラ
ス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
下地膜となる絶縁膜を基板３００とゲート電極層３１１との間に設けてもよい。下地膜は
、基板３００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、
窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により
形成することができる。
また、ゲート電極層３１１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３１１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層
上に窒化チタン層若しくは窒化タンタルを積層した２層の積層構造、窒化チタン層とモリ
ブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との２
層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒
化タングステンと、アルミニウムと珪素の合金またはアルミニウムとチタンの合金と、窒
化チタンまたはチタン層とを積層した積層とすることが好ましい。なお、透光性を有する
導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、
透光性導電性酸化物等をその例に挙げることができる。
次いで、ゲート電極層３１１上にゲート絶縁層３０２を形成する。
ゲート絶縁層３０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は
積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用
いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層３０２の膜
厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２
００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎ
ｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、ゲート絶縁層３０２としてプラズマＣＶＤ法により膜厚１００ｎｍ以
下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３３
０を形成する。
酸化物半導体膜３３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、
Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本
実施の形態では、酸化物半導体膜３３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲ
ットを用いてスパッタ法により成膜する。この段階での断面図が図８（Ａ）に相当する。
また、酸化物半導体膜３３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下
、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成す
ることができる。また、スパッタリング法を用いる場合、酸化珪素（ＳｉＯｘ（Ｘ＞０）
）を２重量％以上１０重量％以下含むターゲットを用いて成膜を行いてもよい。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成
分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲット
の他の例としては、ｍｏｌ数比でＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１、原子数
比でＩｎ：Ｇａ：Ｚｎ＝１：１：０．５の組成を有するＩｎ、Ｇａ、及びＺｎを含む金属
酸化物ターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物
ターゲットとして、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ
＝１：１：２の組成を有するターゲットを用いることもできる。金属酸化物ターゲットの
充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率
の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜と
なる。
酸化物半導体膜３３０を成膜する際に用いるスパッタガスとしては水素、水、水酸基又は
水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが
好ましい。
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板３００上に酸化物
半導体膜３３０を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポン
プを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメー
ションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコール
ドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例
えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含
む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純
物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間の距離を１００ｍｍ、圧力０．６Ｐａ、
直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用され
る。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティク
ル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜
の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお
、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択す
ればよい。
次いで、酸化物半導体膜３３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃
以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処
理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０
℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水
や水素の再混入を防ぎ、酸化物半導体層３３１を得る（図８（Ｂ）参照）。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上
２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場
合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜３３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上に保護絶縁膜を形成した後、のいずれで行っても良い。
また、ゲート絶縁層３０２にコンタクトホールを形成する場合、その工程は酸化物半導体
膜３３０に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
次いで、ゲート絶縁層３０２、及び酸化物半導体層３３１上に、導電膜を形成する。導電
膜をスパッタ法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃ
ｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金
か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム
、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用
いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２
層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ
膜を成膜する３層構造などが挙げられる。また、アルミニウムに、チタン、タンタル、タ
ングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、又
は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３１５ａ、ドレイン電極層３１５ｂを形成した後、レジスト
マスクを除去する（図８（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３３１上で隣り合うソース電極層３１
５ａの下端部とドレイン電極層３１５ｂの下端部との間隔幅によって後に形成される薄膜
トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を
行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌ
ｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時
の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形
成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも
可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消
費電力化も図ることができる。
なお、導電膜のエッチングの際に、酸化物半導体層３３１は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層３３１にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、
水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３３１は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３
１５ａ、ドレイン電極層３１５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、酸化物半導体層３３１とソース電極層３１５ａ及びドレイン電極層３１５ｂの間に
、酸化物導電層を形成してもよい。酸化物半導体層３３１とソース電極層３１５ａ及びド
レイン電極層３１５ｂを形成するための金属層は、連続成膜が可能である。酸化物導電層
はソース領域及びドレイン領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶
縁膜となる酸化物絶縁層３１６を形成する。
酸化物絶縁層３１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁
層３１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。
酸化物絶縁層３１６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素
による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低
抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、酸化物
絶縁層３１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないこ
とが重要である。
本実施の形態では、酸化物絶縁層３１６として膜厚２００ｎｍの酸化珪素膜をスパッタ法
を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気
下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素タ
ーゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲
気下でスパッタ法により酸化珪素を形成することができる。酸化物半導体層３３１に接し
て形成する酸化物絶縁層３１６は、水分や、水素イオンや、ＯＨ−などの不純物を含まず
、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリ
コン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜など
を用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３１６を成膜すること
が好ましい。酸化物半導体層３３１及び酸化物絶縁層３１６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３１６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３１６を、成膜する際に用いるスパッタガスとしては水素、水、水酸基又は
水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが
好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層の一部（チャネル領域）が酸化物絶縁層３１６と接した状態で加熱される。酸化物半
導体層３３１と酸化物絶縁層３１６とを接した状態で加熱処理を行うと、第１の加熱処理
によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を、
酸化物絶縁層３１６より酸化物半導体層３３１へ供給することができる。よって、酸化物
半導体はより高純度化し、電気的にＩ型（真性）化する。
以上の工程を経ることによって、脱水化または脱水素化により水素、水分、水素化物、水
酸化物の濃度が低減され、Ｉ型化された酸化物半導体層３３１を有する薄膜トランジスタ
３１０を形成することができる。（図８（Ｄ）参照）。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度
への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、こ
の加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行
うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる
薄膜トランジスタを得ることができる。
酸化物絶縁層３１６上にさらに保護絶縁層３０３を形成してもよい。例えば、ＲＦスパッ
タ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層
の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物
を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には
窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜な
どを用いる。（図８（Ｅ）参照）。
本実施の形態では、保護絶縁層３０３として、酸化物絶縁層３１６まで形成された基板３
００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含む
スパッタガスを導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。この場合
においても、酸化物絶縁層３１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層
３０３を成膜することが好ましい。
保護絶縁層３０３上に平坦化のための平坦化絶縁層を設けてもよい。
上述した薄膜トランジスタを実施の形態１に示したアナログ回路に適用することによって
、安定な電気特性を有し信頼性の高いアナログ回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態１に示したアナログ回路が有する薄膜トランジスタの一例
について示す。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図９を用いて説明する。
図９（Ｄ）に示す薄膜トランジスタ３６０は、チャネル保護型（チャネルストップ型とも
いう）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３６０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル領域を複数有するマルチゲート構造の薄膜トランジスタも
形成することができる。
以下、図９（Ａ）乃至（Ｄ）を用い、基板３２０上に薄膜トランジスタ３６０を作製する
工程を説明する。
まず、絶縁表面を有する基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、ゲート電極層３６１は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金
材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍ以
下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形
成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層３３２に加工する。本
実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを
用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスとしては水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好ま
しい。
次いで、酸化物半導体層３３２の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化
物半導体層３３２に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、
大気に触れることなく、酸化物半導体層３３２への水や水素の再混入を防ぎ、脱水化また
は脱水素化された酸化物半導体層３３２を得る（図９（Ａ）参照）。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成した
後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチング
を行って、チャネル保護層として機能する酸化物絶縁層３６６を形成した後、レジストマ
スクを除去する。チャネル保護層として酸化物絶縁層３６６を設けることによって、酸化
物半導体層３３２のチャネル形成領域となる部分に対する、後の工程時におけるエッチン
グ時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。
本実施の形態では、酸化物絶縁層３６６として膜厚２００ｎｍの酸化珪素膜をスパッタ法
を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気
下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素タ
ーゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲
気下でスパッタ法により酸化珪素を形成することができる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜すること
が好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３６６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３６６を成膜する際に用いるスパッタガスとしては水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好
ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、
窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸
化物半導体層の一部（チャネル領域）が酸化物絶縁層３６６と接した状態で加熱される。
次いで、ゲート絶縁層３２２、酸化物半導体層３３２、及び酸化物絶縁層３６６上に、導
電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択
的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後、
レジストマスクを除去する（図９（Ｃ）参照）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上
述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、
２層以上の積層構造としてもよい。第２の加熱処理は、ソース電極層３６５ａ、ドレイン
電極層３６５ｂ形成以降の工程で行っても良い。
以上の工程を経ることによって、脱水化または脱水素化により水素、水分、水素化物、水
酸化物の濃度が低減され、Ｉ型化された酸化物半導体層３３２を有する薄膜トランジスタ
３６０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度
への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、こ
の加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行
うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる
薄膜トランジスタを得ることができる。
また、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶
縁層３２３を形成してもよい。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用
いて形成する（図９（Ｄ）参照）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさらに
酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
上述した薄膜トランジスタを実施の形態１に示したアナログ回路に適用することによって
、安定な電気特性を有し信頼性の高いアナログ回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、実施の形態１に示したアナログ回路が有する薄膜トランジスタの一例
について示す。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図１０を用いて説明する
。
また、図１０（Ｄ）に示す薄膜トランジスタ３５０はシングルゲート構造の薄膜トランジ
スタを用いて説明するが、必要に応じて、チャネル領域を複数有するマルチゲート構造の
薄膜トランジスタも形成することができる。
以下、図１０（Ａ）乃至（Ｄ）を用い、基板３４０上に薄膜トランジスタ３５０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３５１を形成する。本実施の形態では、ゲート電極層３５１とし
て、膜厚１５０ｎｍのタングステン膜を、スパッタ法を用いて形成する。
次いで、ゲート電極層３５１上にゲート絶縁層３４２を形成する。本実施の形態では、ゲ
ート絶縁層３４２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を
形成する。
次いで、ゲート絶縁層３４２に、導電膜を形成し、第２のフォトリソグラフィ工程により
導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３５５ａ
、ドレイン電極層３５５ｂを形成した後、レジストマスクを除去する（図１０（Ａ）参照
）。
次に、酸化物半導体膜３４５を形成する（図１０（Ｂ）参照）。本実施の形態では、酸化
物半導体膜３４５としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ
法により成膜する。酸化物半導体膜３４５を第３のフォトリソグラフィ工程により島状の
酸化物半導体層３４６に加工する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜３４５を成膜するこ
とが好ましい。酸化物半導体膜３４５に水素、水酸基又は水分が含まれないようにするた
めである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜３４５に含まれる不純物の濃度を低減できる。
酸化物半導体膜３４５を、成膜する際に用いるスパッタガスとしては水素、水、水酸基又
は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガス
が好ましい。
次いで、酸化物半導体層３４６の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化
物半導体層３４６に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、
大気に触れることなく、酸化物半導体層３４６への水や水素の再混入を防ぎ、脱水化また
は脱水素化された酸化物半導体層３４６を得る（図１０（Ｃ）参照）。
また、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中か
ら出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能とな
る。
酸化物半導体層３４６に接する保護絶縁膜となる酸化物絶縁層３５６を形成する。
酸化物絶縁層３５６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁
層３５６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。
酸化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素
による酸化物半導体層中の酸素の引き抜きが生じ酸化物半導体層のバックチャネルが低抵
抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、酸化物絶
縁層３５６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないこと
が重要である。
本実施の形態では、酸化物絶縁層３５６として膜厚２００ｎｍの酸化珪素膜をスパッタ法
を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気
下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素タ
ーゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲
気下でスパッタ法により酸化珪素を形成することができる。酸化物半導体層３４６に接し
て形成する酸化物絶縁層３５６は、水分や、水素イオンや、ＯＨ−などの不純物を含まず
、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリ
コン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜など
を用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３５６を成膜すること
が好ましい。酸化物半導体層３４６及び酸化物絶縁層３５６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３５６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３５６を成膜する際に用いるスパッタガスとしては水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好
ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層が酸化物絶縁層３５６と接した状態で加熱される。
以上の工程を経ることによって、脱水化または脱水素化により水素、水分、水素化物、水
酸化物の濃度が低減され、Ｉ型化された酸化物半導体層３４６を有する薄膜トランジスタ
３５０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度
への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、こ
の加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行
うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる
薄膜トランジスタを得ることができる。
酸化物絶縁層３５６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を
用いて窒化珪素膜を形成する。本実施の形態では、保護絶縁層として保護絶縁層３４３を
、窒化珪素膜を用いて形成する（図１０（Ｄ）参照）。
保護絶縁層３４３上に平坦化のための平坦化絶縁層を設けてもよい。
上述した薄膜トランジスタを実施の形態１に示したアナログ回路に適用することによって
、安定な電気特性を有し信頼性の高いアナログ回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、実施の形態１に示したアナログ回路が有する薄膜トランジスタの一例
について示す。
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態６と異なる例を図１
１に示す。図１１は、図８と工程が一部異なる点以外は同じであるため、同じ箇所には同
じ符号を用い、同じ箇所の詳細な説明は省略する。
実施の形態６に従って、基板３７０上にゲート電極層３８１を形成し、第１のゲート絶縁
層３７２ａ、第２のゲート絶縁層３７２ｂを積層する。本実施の形態では、ゲート絶縁層
を２層構造とし、第１のゲート絶縁層３７２ａに窒化物絶縁層を、第２のゲート絶縁層３
７２ｂに酸化物絶縁層を用いる。
酸化絶縁層としては、酸化シリコン層、酸化窒化シリコン層、または酸化アルミニウム層
、又は酸化窒化アルミニウム層などを用いることができる。また、窒化絶縁層としては、
窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム
層などを用いることができる。
本実施の形態では、ゲート電極層３８１側から窒化シリコン層と酸化シリコン層とを積層
した構造とする。第１のゲート絶縁層３７２ａとしてスパッタリング法により膜厚５０ｎ
ｍ以上２００ｎｍ以下（本実施の形態では５０ｎｍ）の窒化シリコン層（ＳｉＮｙ（ｙ＞
０））を形成し、第１のゲート絶縁層３７２ａ上に第２のゲート絶縁層３７２ｂとして膜
厚５ｎｍ以上３００ｎｍ以下（本実施の形態では１００ｎｍ）の酸化シリコン層（ＳｉＯ
ｘ（ｘ＞０））を積層して、膜厚１５０ｎｍのゲート絶縁層とする。
次に、酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により島
状の酸化物半導体層３８２に加工する。本実施の形態では、酸化物半導体膜としてＩｎ−
Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスとしては水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが好ま
しい。
次いで、酸化物半導体層３８２の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上とす
る。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であ
れば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理
を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化
物半導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾
燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガ
スまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装
置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃
度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのラ
ンプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲ
ＴＡ装置、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によっ
て、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱
処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処
理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃
〜７５０℃で数分間加熱処理を行ってもよい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処
理を行ってもよい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体中の不純物を低減させることにより、全体が
Ｉ型化又は実質的にＩ型化された酸化物半導体層３８２を得ることができる。
次いで、酸化物半導体層３８２上に導電膜を形成し、フォトリソグラフィ工程によりレジ
ストマスクを形成し、導電膜を選択的にエッチングしてソース電極層３８５ａ、ドレイン
電極層３８５ｂを形成し、スパッタ法で酸化物絶縁層３８６を形成する。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３８６を成膜すること
が好ましい。酸化物半導体層３８２及び酸化物絶縁層３８６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層
３８６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３８６を、成膜する際に用いるスパッタガスとしては水素、水、水酸基又は
水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスが
好ましい。
以上の工程で、薄膜トランジスタ３８０を形成することができる。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行って
もよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度
への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、こ
の加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行
うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる
薄膜トランジスタを得ることができる。
酸化物絶縁層３８６上に保護絶縁層３７３を形成する。本実施の形態では、保護絶縁層３
７３として、スパッタリング法を用いて膜厚１００ｎｍの窒化珪素膜を形成する。
窒化物絶縁層からなる保護絶縁層３７３及び第１のゲート絶縁層３７２ａは、水分や、水
素や、水素化物、水酸化物などの不純物を含まず、これらが外部から侵入することをブロ
ックする効果がある。
従って、保護絶縁層３７３形成後の製造プロセスにおいて、外部からの水分などの不純物
の侵入を防ぐことができる。また、半導体装置、例えば液晶表示装置としてデバイスが完
成した後にも長期的に、外部からの水分などの不純物の侵入を防ぐことができデバイスの
長期信頼性を向上することができる。
また、窒化物絶縁層からなる保護絶縁層３７３と、第１のゲート絶縁層３７２ａとの間に
設けられる絶縁層を除去し、保護絶縁層３７３と、第１のゲート絶縁層３７２ａとが接す
る構造としてもよい。
保護絶縁層３７３と、第１のゲート絶縁層３７２ａとが接する構造とすることで、酸化物
半導体層中の水分や、水素や、水素化物、水酸化物などの不純物を究極にまで低減し、か
つ該不純物の再混入を防止し、酸化物半導体層中の不純物濃度を低く維持することができ
る。
保護絶縁層３７３上に平坦化のための平坦化絶縁層を設けてもよい。
上述した薄膜トランジスタを実施の形態１に示したアナログ回路に適用することによって
、安定な電気特性を有し信頼性の高いアナログ回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態では、実施の形態１に示したアナログ回路を有する半導体装置の一例につい
て説明する。具体的には、実施の形態１に示した光検出装置を有する液晶表示パネルの外
観及び断面について、図１２を用いて説明する。図１２は、薄膜トランジスタ４０１０、
薄膜トランジスタ４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板
４００６との間にシール材４００５によって封止したパネル上面図であり、図１２（Ｂ）
は、図１２（Ａ）または図１２（Ｃ）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また、画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシー
ル材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結
晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
また、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領
域に、実施の形態１で示した光検出装置４１００が設けられている。光検出装置４１００
は、第１の基板４００１上に画素部と同時に形成してもよいし、別途基板上に作製して第
１の基板４００１上に実装してもよい。なお、第１の基板４００１に透光性基板を用いる
場合は、基板側から入射した光を検出する構成として光検出装置４１００を設けることが
できるが、第１の基板４００１に可視光を透過しない基板を用いる場合は、光検出装置の
受光部を、基板による遮光の影響を受けない方向となるように配置する必要がある。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ法、ワ
イヤボンディング法、或いはＴＡＢ法などを用いることができる。図１２（Ａ）は、ＣＯ
Ｇ方法により信号線駆動回路４００３を実装する例であり、図１２（Ｃ）は、ＴＡＢ方法
により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図１２（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１
１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１、保護
絶縁層４０４２、絶縁層４０２０、絶縁層４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態３乃至実施の形態９に示した薄膜ト
ランジスタのいずれか一を適宜用いることができ、同様な工程及び材料で形成することが
できる。薄膜トランジスタ４０１０、４０１１の酸化物半導体層は水素や水が低減されて
いる。従って、薄膜トランジスタ４０１０、４０１１は信頼性の高い薄膜トランジスタで
ある。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜
トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化物
半導体層のチャネル領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜
トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４
０４０の電位は、薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、異なって
いても良く、第２のゲート電極層として機能させることもできる。また、導電層４０４０
の電位は、ＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。なお、当該導電層
４０４０はなくてもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０のソ
ース電極層又はドレイン電極層と電気的に接続されている。そして液晶素子４０１３の対
向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向
電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する
。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁
層４０３２、絶縁層４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４０
０８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。
また、スペーサ４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペー
サであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制
御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極
層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的
に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向
電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシ
ール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。ま
た配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって
引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損
を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
特に、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジス
タの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体
層を用いる薄膜トランジスタを有する液晶表示装置にブルー相の液晶材料を用いることは
より効果的である。
なお、透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素
子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。ま
た、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や
作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとし
て機能する遮光膜を設けてもよい。
薄膜トランジスタ４０１１、４０１０上には、酸化物半導体層に接して絶縁層４０４１が
形成されている。絶縁層４０４１は他の実施の形態で示した酸化物絶縁層と同様な材料及
び方法で形成すればよい。ここでは、絶縁層４０４１として、スパッタリング法により酸
化シリコン層を形成する。また、絶縁層４０４１上に接して保護絶縁層４０４２を形成す
る。また、保護絶縁層４０４２は他の実施の形態で示した保護絶縁層と同様に形成すれば
よく、例えば窒化シリコン膜を用いることができる。また、保護絶縁層４０４２上に薄膜
トランジスタの表面凹凸を低減するための平坦化膜として、絶縁層４０２１が形成されて
いる。
また、平坦化膜として機能する絶縁層４０２１としては、ポリイミド、アクリル樹脂、ベ
ンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用
いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキ
サン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることがで
きる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１
を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニ
ールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕ
ｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜鉛酸化物（ＩＺＯ：Ｉｎｄｉｕｍ Ｚｉｎｃ
Ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯｘ（Ｘ＞０））を混合した導電材料、
有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステ
ンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含む
インジウム錫酸化物、などの透光性を有する導電性材料を用いることができる。または反
射型の液晶表示装置において、透光性を有する必要がない、または反射性を有する必要が
ある場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニ
ウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）
、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム
（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物か
ら一つ、又は複数種を用いて形成することができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層
及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また、図１２においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に
実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して
実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成し
て実装しても良い。
また、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学
部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用
いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直同期周期数を１．５倍、好ましくは２倍以上にすることで動画特性を改善する
、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、さらに画素部または駆
動回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を
用いた非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査
線入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回
路を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、
画素トランジスタなどが破壊されないように構成されている。そのため、保護回路にはサ
ージ電圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路
は、走査線及び共通配線の間に並列に配置された非線形素子によって構成されている。非
線形素子は、ダイオードのような二端子素子又はトランジスタのような三端子素子で構成
される。例えば、画素部の薄膜トランジスタと同じ工程で形成することも可能であり、例
えばゲート端子とドレイン端子を接続することによりダイオードと同様の特性を持たせる
ことができる。
また、液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰ
Ｓ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌ
ｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌ
ｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓ
ａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
このように、本明細書に開示される半導体装置としては、特に限定されず、ＴＮ液晶、Ｏ
ＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、ディス
コティック液晶などを用いることができるが、中でもノーマリーブラック型の液晶パネル
、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置とすることが好ましい
。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏ
ｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅ
ｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることが
できる。
また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液
晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、
電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に
分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる
方法を用いることができる。
光検出装置４１００により液晶表示装置周辺の照度を検出することで、バックライトの発
光輝度を調節して視認性を高めるとともに、省電力化が可能となる。
また、画素部４００２内に実施の形態１で示した光検出装置を設け、光学式のタッチセン
サーとして用いることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１１）
本実施の形態では、アクティブマトリクス型の発光表示装置の一例を示す。なお、具体的
には、エレクトロルミネッセンスを利用する発光素子を有する発光表示装置の一例につい
て説明する。
エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機
化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子
と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより発光する。このようなメカニズムから、
このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１３は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル領域に用いるｎチャネル型のトランジスタを１つの画素に２
つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、発光素子駆動用トランジスタ６
４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジ
スタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン
電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他
方）が発光素子駆動用トランジスタ６４０２のゲートに接続されている。発光素子駆動用
トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され
、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素
電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。
共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は発光素子駆動用トランジスタ６４０２のゲート容量を代用して
省略することも可能である。発光素子駆動用トランジスタ６４０２のゲート容量について
は、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、発光素子駆動用トランジスタ６４０２のゲー
トには、発光素子駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの
状態となるようなビデオ信号を入力する。つまり、発光素子駆動用トランジスタ６４０２
は線形領域で動作させる。発光素子駆動用トランジスタ６４０２は線形領域で動作させる
ため、電源線６４０７の電圧よりも高い電圧を発光素子駆動用トランジスタ６４０２のゲ
ートにかける。なお、信号線６４０５には、（電源線電圧＋発光素子駆動用トランジスタ
６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１３と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、発光素子駆動用トランジスタ６４０２のゲートに発光素子
６４０４の順方向電圧＋発光素子駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかけ
る。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少
なくとも順方向しきい値電圧を含む。なお、発光素子駆動用トランジスタ６４０２が飽和
領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すこと
ができる。発光素子駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６
４０７の電位は、発光素子駆動用トランジスタ６４０２のゲート電位よりも高くする。ビ
デオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、
アナログ階調駆動を行うことができる。
続いて、図１４を用いて、図１３とは異なる画素構成の一例について説明する。図１４は
、カレントミラー回路を適用した画素構成の一例を示す図である。ここでは酸化物半導体
層をチャネル領域に用いるｎチャネル型のトランジスタを１つの画素に４つ用いる例を示
す。
画素６５１０は、スイッチング用トランジスタ６５１１、スイッチング用トランジスタ６
５１２、参照トランジスタ６５１３、発光素子駆動用トランジスタ６５０２、発光素子６
５０４及び容量素子６５０３を有している。スイッチング用トランジスタ６５１１及びス
イッチング用トランジスタ６５１２は、ゲートが走査線６５０６に接続されている。スイ
ッチング用トランジスタ６５１１の第１電極（ソース電極及びドレイン電極の一方）が信
号線６５０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が参照トラン
ジスタ６５１３及び発光素子駆動用トランジスタ６５０２のゲートに接続されている。ス
イッチング用トランジスタ６５１２の第１電極が信号線６５０５に接続され、第２電極が
参照トランジスタ６５１３の第１電極に接続されている。
発光素子駆動用トランジスタ６５０２は、第１電極が電源線６５０７に接続され、ゲート
が容量素子６５０３を介して発光素子６５０４の第１電極（画素電極）に接続されている
。なお、図１４では容量素子６５０３は発光素子６５０４の第１電極に接続しているが、
発光素子６５０４の第１電極ではなく、電源線６５０７や共通電極６５０８などの固定電
位を有する電極と接続する構成としてもよい。また、スイッチング用トランジスタ６５１
１及びスイッチング用トランジスタ６５１２のゲートが走査線６５０６とは異なる走査線
と接続する構成としてもよい。
また、参照トランジスタ６５１３及び発光素子駆動用トランジスタ６５０２の第２電極は
発光素子６５０４の第１電極（画素電極）に接続されており、発光素子６５０４の第２電
極は共通電極６５０８に接続されている。共通電極６５０８は、同一基板上に形成される
共通電位線と電気的に接続される。
共通電極６５０８には低電源電位が設定されている。なお、低電源電位とは、電源線６５
０７に設定される高電源電位を基準にして、高電源電位よりも低い電位であり、低電源電
位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。電源線６５０７から供給さ
れる電流Ｉｏｕｔを、発光素子駆動用トランジスタ６５０２を介して発光素子６５０４に
流して発光素子６５０４を発光させるため、高電源電位と低電源電位との電位差が、発光
素子６５０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６５０３は発光素子駆動用トランジスタ６５０２のゲート容量を代用して
省略することも可能である。発光素子駆動用トランジスタ６５０２のゲート容量について
は、チャネル領域とゲート電極との間で容量が形成されていてもよい。
まず、走査線６５０６の電位を、スイッチング用トランジスタ６５１１及びスイッチング
用トランジスタ６５１２をオン状態とする電位とすると、スイッチング用トランジスタ６
５１１の第１電極と第２電極間、及びスイッチング用トランジスタ６５１２の第１電極と
第２電極間が導通状態となり、信号線６５０５から電流Ｉｄａｔａが画素回路内に供給さ
れる。電流Ｉｄａｔａは、スイッチング用トランジスタ６５１１を介して容量素子６５０
３に供給され、容量素子６５０３が充電される。充電により容量素子６５０３の電位が上
昇し、参照トランジスタ６５１３のＶｔｈ以上の電位になると参照トランジスタ６５１３
がオン状態となり、電流Ｉｄａｔａは、スイッチング用トランジスタ６５１２、参照トラ
ンジスタ６５１３、発光素子６５０４を通って共通電極６５０８に流れる。
容量素子６５０３の電位上昇は、参照トランジスタ６５１３のドレイン電流が、電流Ｉｄ
ａｔａと等しい電流値となるまで続く。すなわち、容量素子６５０３の電位上昇は、電流
Ｉｄａｔａがスイッチング用トランジスタ６５１１を介して流れなくなると停止する。
参照トランジスタ６５１３と発光素子駆動用トランジスタ６５０２のゲートは接続されて
いるため、発光素子駆動用トランジスタ６５０２のゲートは、参照トランジスタ６５１３
のゲートと等しい電位となる。トランジスタ特性と、チャネル幅Ｗ及びチャネル長Ｌの比
（Ｗ／Ｌ比）が、参照トランジスタ６５１３、発光素子駆動用トランジスタ６５０２とも
同じであれば、電流Ｉｄａｔａと等しい電流値を有する電流Ｉｏｕｔが、電源線６５０７
から発光素子駆動用トランジスタ６５０２を介して発光素子６５０４に供給される。
次に、走査線６５０６の電位を、スイッチング用トランジスタ６５１１及びスイッチング
用トランジスタ６５１２をオフ状態とする電位とすると、スイッチング用トランジスタ６
５１１及び６５１２がオフ状態となり、電流Ｉｄａｔａの供給が停止される。しかしなが
ら、容量素子６５０３に保持された電位により、電流Ｉｏｕｔを発光素子６５０４に供給
し続けることができる。
なお、参照トランジスタ６５１３と発光素子駆動用トランジスタ６５０２のトランジスタ
特性やチャネル幅Ｗ及びチャネル長Ｌの関係を工夫することで、電流Ｉｏｕｔを電流Ｉｄ
ａｔａよりも大きく、または小さくすることができる。例えば、参照トランジスタ６５１
３に比べて、トランジスタ特性とチャネル長Ｌが等しく、チャネル幅Ｗが１／２倍である
トランジスタを発光素子駆動用トランジスタ６５０２に用いると、電流Ｉｏｕｔを電流Ｉ
ｄａｔａの１／２倍とすることができる。
本実施の形態で用いる酸化物半導体層を有するトランジスタは、オフ電流が極めて低いた
め、容量素子６５０３の電位を保持しやすく、容量素子６５０３を小さくすることができ
る。また、発光素子６５０４に電流を供給せず非発光とした時に生じる、オフ電流による
微発光現象の発生を防ぐことができる。
なお、図１３及び図１４に示す画素構成は、これに限定されない。例えば、図１３及び図
１４に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路など
を追加してもよい。
次に、発光素子の構成について、図１５を用いて説明する。ここでは、発光素子駆動用ト
ランジスタがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１５（Ａ）
（Ｂ）（Ｃ）の半導体装置に用いられる発光素子駆動用トランジスタ７００１、発光素子
駆動用トランジスタ７０１１、発光素子駆動用トランジスタ７０２１は、上記実施の形態
に示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む薄膜トランジスタを用
いる例を示す。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出構造や、基板側の面から発光を取り出す下面射出構造や、基板側及び基板
とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出
構造の発光素子にも適用することができる。
下面射出構造の発光素子について図１５（Ａ）を用いて説明する。
発光素子駆動用トランジスタ７０１１がｎ型で、発光素子７０１２から発せられる光が第
１の電極７０１３側に射出する場合の、画素の断面図を示す。図１５（Ａ）では、発光素
子駆動用トランジスタ７０１１のドレイン電極層と電気的に接続された透光性を有する導
電膜７０１７上に、発光素子７０１２の第１の電極７０１３が形成されており、第１の電
極７０１３上にＥＬ層７０１４、第２の電極７０１５が順に積層されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、発光素子の第１の電極７０１３は様々な材料を用いることができる。例えば、第１
の電極７０１３を陰極として用いる場合には、仕事関数が小さい材料、具体的には、例え
ば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およ
びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等
が好ましい。図１５（Ａ）では、第１の電極７０１３の膜厚は、光を透過する程度（好ま
しくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜
を、第１の電極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と第１の電極７０１３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができるため、好ましい。
また、第１の電極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミ
ド、アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポ
リシロキサンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、第１の
電極７０１３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される
傾斜面となるように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用
いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７０１４が複数の層で構成されている場合、陰極とし
て機能する第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホ
ール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０１３を陽極として機能させ、第１の電極
７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層
してもよい。ただし、消費電力を比較する場合、第１の電極７０１３を陰極として機能さ
せ、第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注
入層の順に積層するほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできる
ため好ましい。
また、ＥＬ層７０１４上に形成する第２の電極７０１５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０１５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ、ＺｎＯなどの
透明導電性材料が好ましい。また、第２の電極７０１５上に遮蔽膜７０１６を形成する。
遮蔽膜７０１６としては、例えば光を遮光する金属、光を反射する金属等を用いる。本実
施の形態では、第２の電極７０１５としてＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜
を用いる。
第１の電極７０１３及び第２の電極７０１５で、発光層を含むＥＬ層７０１４を挟んでい
る領域が発光素子７０１２に相当する。図１５（Ａ）に示した素子構造の場合、発光素子
７０１２から発せられる光は、矢印で示すように第１の電極７０１３側に射出する。発光
素子７０１２から発せられる光は、カラーフィルタ層７０３３を通過し、基板を通過して
射出させることができる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図１５（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸
を平坦化する機能を有している。
また、保護絶縁層７０３５、オーバーコート層７０３４、カラーフィルタ層７０３３、平
坦化絶縁層７０３６、絶縁層７０３２、及び絶縁層７０３１に形成され、且つ、ドレイン
電極層に達するコンタクトホールは、隔壁７０１９と重なる位置に配置する。
次に、両面射出構造の発光素子について、図１５（Ｂ）を用いて説明する。
図１５（Ｂ）では、発光素子駆動用トランジスタ７０２１のドレイン電極層と電気的に接
続された透光性を有する導電膜７０２７上に、発光素子７０２２の第１の電極７０２３が
形成されており、第１の電極７０２３上にＥＬ層７０２４、第２の電極７０２５が順に積
層されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、第１の電極７０２３は様々な材料を用いることができる。例えば、第１の電極７０
２３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。本
実施の形態では、第１の電極７０２３を陰極として用い、その膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と第１の電極７０２３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができ、好ましい。
また、第１の電極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミ
ド、アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポ
リシロキサンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、第１の
電極７０２３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される
傾斜面となるように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用
いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、発光層を含
めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。ＥＬ層７０２４が複数の層で構成されている場合、陰極として機能する
第１の電極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層
の順に積層する。なお、これらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０２３を陽極として用い、陽極上にホール
注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし
、消費電力を比較する場合、第１の電極７０２３を陰極として用い、陰極上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少
ないため好ましい。
また、ＥＬ層７０２４上に形成する第２の電極７０２５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０２５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料を好ましく用いることができ
る。本実施の形態では、第２の電極７０２５を陽極として用い、酸化シリコンを含むＩＴ
Ｏ膜を形成する。
第１の電極７０２３及び第２の電極７０２５で、発光層を含むＥＬ層７０２４を挟んでい
る領域が発光素子７０２２に相当する。図１５（Ｂ）に示した素子構造の場合、発光素子
７０２２から発せられる光は、矢印で示すように第２の電極７０２５側と第１の電極７０
２３側の両方に射出する。
なお、図１５（Ｂ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電
極層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子
７０２２から第１の電極７０２３側に発せられる光は、カラーフィルタ層７０４３を通過
し、基板を通過して射出させることができる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
また、保護絶縁層７０４５、オーバーコート層７０４４、カラーフィルタ層７０４３、平
坦化絶縁層７０４６、絶縁層７０４２及び、絶縁層７０４１に形成され、且つ、ドレイン
電極層に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
第２の電極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラ
ーフィルタ層を備えた封止基板を第２の電極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１５（Ｃ）を用いて説明する。
図１５（Ｃ）に、発光素子駆動用トランジスタ７００１がｎ型で、発光素子７００２から
発せられる光が第２の電極７００５側に抜ける場合の、画素の断面図を示す。図１５（Ｃ
）では、発光素子駆動用トランジスタ７００１のドレイン電極層と第１の電極７００３と
接しており、発光素子駆動用トランジスタ７００１と発光素子７００２の第１の電極７０
０３とを電気的に接続している。第１の電極７００３上にＥＬ層７００４、第２の電極７
００５が順に積層されている。
また、第１の電極７０１３は様々な材料を用いることができる。例えば、第１の電極７０
１３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。
また、第１の電極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミ
ド、アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポ
リシロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の
電極７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される
傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用
いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７００３及び隔壁７００９上に形成するＥＬ層７００４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７００４が複数の層で構成されている場合、陰極とし
て用いる第１の電極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホー
ル注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陽極として用いる第１の電極７００３上にホール注入層
、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。
図１５（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、発光素子駆動用トランジスタ７００１がｎ型の場合、第１の電極７００３上に電
子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆
動回路における電圧上昇を抑制することができ、消費電力を少なくできるため好ましい。
第２の電極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透
光性を有する導電膜を用いても良い。
第１の電極７００３及び第２の電極７００５で発光層を含むＥＬ層７００４を挟んでいる
領域が発光素子７００２に相当する。図１５（Ｃ）に示した画素の場合、発光素子７００
２から発せられる光は、矢印で示すように第２の電極７００５側に射出する。
また、図１５（Ｃ）において、発光素子駆動用トランジスタ７００１のドレイン電極層は
、酸化シリコン層７０５１、保護絶縁層７０５２、平坦化絶縁層７０５６、平坦化絶縁層
７０５３、及び絶縁層７０５５に設けられたコンタクトホールを介して第１の電極７００
３と電気的に接続する。
また、第１の電極７００３と、隣り合う画素の第１の電極とを絶縁するために隔壁７００
９を設ける。隔壁７００９は、ポリイミド、アクリル樹脂、ポリアミド、エポキシ樹脂等
の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は
、特に感光性の樹脂材料を用い、第１の電極７００３上に開口部を形成し、その開口部の
側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔
壁７００９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略
することができる。
また、図１５（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４
種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１５（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
なお、平坦化絶縁層７０３６、７０４６、７０５３、７０５６は、ポリイミド、アクリル
樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の樹脂材料を用いること
ができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹
脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。な
お、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０３６、
７０４６、７０５３、７０５６を形成してもよい。平坦化絶縁層７０３６、７０４６、７
０５３、７０５６の形成法は、特に限定されず、その材料に応じて、スパッタリング法、
ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、ス
クリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコータ
ー、ナイフコーター等を用いることができる。
半導体装置に用いられる発光素子駆動用トランジスタ７００１、７０１１、７０２１とし
ては、上記実施の形態に示した薄膜トランジスタのいずれか一を適宜用いることができ、
同様な工程及び材料で形成することができる。発光素子駆動用トランジスタ７００１、７
０１１、７０２１の酸化物半導体層は水素や水が低減されている。従って、発光素子駆動
用トランジスタ７００１、７０１１、７０２１は信頼性の高い薄膜トランジスタである。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（発光素子駆動用トランジスタ）と発
光素子が電気的に接続されている例を示したが、発光素子駆動用トランジスタと発光素子
との間に電流制御用トランジスタが接続されている構成であってもよい。
次に、発光表示パネル（発光パネルともいう）の外観及び断面について、図１６を用いて
説明する。図１６（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を
、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１６（Ｂ）
は、図１６（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、信号線
駆動回路４５０３ｂ、及び走査線駆動回路４５０４ａ、走査線駆動回路４５０４ｂを囲む
ようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路
４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板
４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４
５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このよ
うに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフ
ィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好
ましい。
また、第１の基板４５０１上のシール材４５０５によって囲まれている領域とは異なる領
域に、実施の形態１で示した光検出装置４５８０が設けられている。光検出装置４５８０
は画素部と同時に形成してもよいし、別途基板上に作製して第１の基板４５０１上に実装
してもよい。なお、第１の基板４５０１に透光性基板を用いる場合は、基板側から入射し
た光を検出する構成として光検出装置４５８０を設けることができるが、第１の基板４５
０１に可視光を透過しない基板を用いる場合は、光検出装置の受光部を、基板による遮光
の影響を受けない方向となるように配置する必要がある。
また、第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、
４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有
しており、図１６（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、
信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、上記実施の形態に示した薄膜トランジスタのい
ずれか一を適宜用いることができ、同様な工程及び材料で形成することができる。薄膜ト
ランジスタ４５０９、４５１０の酸化物半導体層は水素や水が低減されている。
なお、駆動回路用の薄膜トランジスタ４５０９としては、薄膜トランジスタの酸化物半導
体層のチャネル領域と重なる位置に導電層を設けた構造とする。本実施の形態において、
薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
酸化シリコン層４５４２上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導
体層のチャネル領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を
酸化物半導体層のチャネル領域と重なる位置に設けることによって、ＢＴ試験前後におけ
る薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導
電層４５４０の電位は、薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異
なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４
５４０の電位は、ＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、薄膜トランジスタ４５１０の酸化物半導体層を覆う酸化シリコン層４５４２が形成
されている。薄膜トランジスタ４５１０のソース電極層又はドレイン電極層は薄膜トラン
ジスタ上に設けられた酸化シリコン層４５４２及び絶縁層４５５１に形成された開口にお
いて配線層４５５０と電気的に接続されている。配線層４５５０は第１の電極４５１７と
接して形成されており、薄膜トランジスタ４５１０と第１の電極４５１７とは配線層４５
５０を介して電気的に接続されている。
酸化シリコン層４５４２は他の実施の形態で示した酸化物絶縁層と同様な材料及び方法で
形成すればよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、絶縁層４５５
１上に形成される。
また、カラーフィルタ層４５４５の表面凹凸を低減するため平坦化絶縁膜として機能する
オーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４４が形成されている。絶縁層４５４４
は、他の実施の形態で示した保護絶縁層と同様に形成すればよく、例えば窒化シリコン膜
をスパッタリング法で形成すればよい。
また、４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極
４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と配線層４
５５０を介して電気的に接続されている。なお発光素子４５１１の構成は、第１電極４５
１７、電界発光層４５１２、第２電極４５１３の積層構造であるが、示した構成に限定さ
れない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構
成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１電極４５１７上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極４５
１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、
窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、ＦＰＣ４
５１８ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１電極４５１７と同じ導電膜から
形成され、端子電極４５１６は、薄膜トランジスタ４５０９のソース電極層及びドレイン
電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は透光性でなければならない。
その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル樹脂フ
ィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンとビニルアセテートの共重合体）を用いることができる。例えば充填材とし
て窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）などの光学フィルムを適宜設けてもよい。また、偏光板
又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、
映り込みを低減できるアンチグレア処理を施すことができる。
シール材は、スクリーン印刷法、インクジェット装置またはディスペンス装置を用いて形
成することができる。シール材は、代表的には可視光硬化性、紫外線硬化性または熱硬化
性の樹脂を含む材料を用いることができる。また、フィラーを含んでもよい。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１６の構成に限定されない。
以上の工程により、半導体装置として発光表示装置（表示パネル）を作製することができ
る。
光検出装置４５８０により発光表示装置周辺の照度を検出することで、発光輝度を調節し
て視認性を高めるとともに、省電力化が可能となる。
また、画素部４５０２内に実施の形態１で示した光検出装置を設け、光学式のタッチセン
サーとして用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１２）
本実施の形態では、本明細書で開示する半導体装置の一形態について説明する。具体的に
は、本明細書で開示する半導体装置の一形態として、電子ペーパーの例を示す。
図１７は、アクティブマトリクス型の電子ペーパーを示す図である。電子ペーパーに用い
られる薄膜トランジスタ５８１としては、上記実施の形態に示した薄膜トランジスタのい
ずれか一を適宜用いることができ、同様な工程及び材料で形成することができる。本実施
の形態では、薄膜トランジスタ５８１として実施の形態６に示した薄膜トランジスタを適
用する例を示す。薄膜トランジスタ５８１の酸化物半導体層は水素や水が低減されている
。
図１７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用い、電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、ソース電極層又はドレイン電極層は、酸化シリコン層５８３、保護絶縁層５８
４、絶縁層５８５に形成される開口において第１の電極層５８７と電気的に接続されてい
る。
第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９
０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子が設けられて
おり、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１７参照）。
本実施の形態においては、第１の電極層５８７が画素電極に相当し、対向基板５９６に設
けられる第２の電極層５８８が共通電極に相当する。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
本実施の形態の電子ペーパーは、駆動回路によって、当該ツイストボールに印加する電圧
を制御することによって、表示を行う反射型の表示装置である。
以上の工程により、半導体装置として電子ペーパーを作製することができる。
また、表示領域に実施の形態１で示した光検出装置を設け、光学式タッチセンサーとして
用いることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図１８（Ａ）は、携帯電話機の一例を示している。携帯電話機１６００は、筐体１６０１
に組み込まれた表示部１６０２の他、操作ボタン１６０３ａ、操作ボタン１６０３ｂ、外
部接続ポート１６０４、スピーカー１６０５、マイク１６０６などを備えている。
図１８（Ａ）に示す携帯電話機１６００は、表示部１６０２を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
１６０２を指などで触れることにより行うことができる。
表示部１６０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１６０２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１６０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１６００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１６００の向き（縦か横か）を判断して、表
示部１６０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１６０２を触れること、又は筐体１６０１の操作
ボタン１６０３ａ、１６０３ｂの操作により行われる。また、表示部１６０２に表示され
る画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画
像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替
える。
また、入力モードにおいて、表示部１６０２の光センサで検出される信号を検知し、表示
部１６０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１６０２は、イメージセンサとして機能させることもできる。例えば、表示部１６
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
表示部１６０２には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図１８（Ｂ）も携帯電話機の一例である。図１８（Ｂ）を一例とした携帯型情報端末は、
複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様
々なデータ処理機能を備えることもできる。
図１８（Ｂ）に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構
成されている。筐体１８０１には、表示パネル１８０２、スピーカー１８０３、マイクロ
フォン１８０４、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続
端子１８０８などを備え、筐体１８００には、キーボード１８１０、外部メモリスロット
１８１１などを備えている。また、アンテナは筐体１８０１内部に内蔵されている。
また、表示パネル１８０２はタッチパネルを備えており、図１８（Ｂ）には映像表示され
ている複数の操作キー１８０５を点線で示している。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
上記実施の形態に示す半導体装置は、表示パネル１８０２に用いることができ、使用形態
に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レ
ンズ１８０７を備えているため、テレビ電話が可能である。スピーカー１８０３及びマイ
クロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さ
らに、筐体１８００と筐体１８０１は、スライドし、図１８（Ｂ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１９（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
表示部９６０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図１９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
表示部９７０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２０は携帯型遊技機の一例を示している。図２０に示す携帯型遊技機は、筐体９８８１
と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結
されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９
８８３が組み込まれている。
表示部９８８３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
また、図２０に示す携帯型遊技機は、その他、スピーカー部９８８４、記録媒体挿入部９
８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、セン
サ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温
度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度
、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明
細書に開示する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設け
られた構成とすることができる。図２０に示す携帯型遊技機は、記録媒体に記録されてい
るプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線
通信を行って情報を共有する機能を有する。なお、図２０に示す携帯型遊技機が有する機
能はこれに限定されず、様々な機能を有することができる。
（実施の形態１４）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２１に示す。
図２１は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１お
よび筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、
軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことが
できる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２１では表示部２７０５）に文章を表示し、左側の表示部
（図２１では表示部２７０７）に画像を表示することができる。
また、図２１では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えてい
る。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキ
ーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
３００ 基板
３０２ ゲート絶縁層
３０３ 保護絶縁層
３１０ 薄膜トランジスタ
３１１ ゲート電極層
３１６ 酸化物絶縁層
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３０ 酸化物半導体膜
３３１ 酸化物半導体層
３３２ 酸化物半導体層
３４０ 基板
３４２ ゲート絶縁層
３４３ 保護絶縁層
３４５ 酸化物半導体膜
３４６ 酸化物半導体層
３５０ 薄膜トランジスタ
３５１ ゲート電極層
３５６ 酸化物絶縁層
３６０ 薄膜トランジスタ
３６１ ゲート電極層
３６６ 酸化物絶縁層
３７０ 基板
３７３ 保護絶縁層
３８０ 薄膜トランジスタ
３８１ ゲート電極層
３８２ 酸化物半導体層
３８６ 酸化物絶縁層
４００ 基板
４０２ ゲート絶縁層
４０３ 保護絶縁層
４０７ 絶縁層
４０９ 平坦化絶縁層
４１０ 薄膜トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１６ 酸化物絶縁層
４２０ シリコン基板
４２２ 絶縁層
４２３ 開口
４２４ 導電層
４２５ 薄膜トランジスタ
４２６ 薄膜トランジスタ
４２７ 導電層
４３０ 酸化物半導体膜
４３８ 配線層
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６８ 配線層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 酸化シリコン層
５８４ 保護絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９４ キャビティ
５９５ 充填材
５９６ 対向基板
６０１ 基板
６０８ 接着層
６１３ 基板
６２２ 光
６３１ 絶縁層
６３２ 保護絶縁層
６３３ 層間絶縁層
６３４ 層間絶縁層
６４１ 電極層
６４２ 電極層
６４３ 導電層
６４４ 電極層
６４５ ゲート電極層
１３００ 光検出装置
１３０１ 検出器
１３０２ 増幅回路
１３０５ トランジスタ
１３０６ トランジスタ
１３１１ 電源端子
１３１２ 電源端子
１３２０ 保護回路
１３２１ ダイオード
１６００ 携帯電話機
１６０１ 筐体
１６０２ 表示部
１６０４ 外部接続ポート
１６０５ スピーカー
１６０６ マイク
１８００ 筐体
１８０１ 筐体
１８０２ 表示パネル
１８０３ スピーカー
１８０４ マイクロフォン
１８０５ 操作キー
１８０６ ポインティングデバイス
１８０７ カメラ用レンズ
１８０８ 外部接続端子
１８１０ キーボード
１８１１ 外部メモリスロット
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 絶縁層
４０４２ 保護絶縁層
４１００ 光検出装置
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４２ 酸化シリコン層
４５４３ オーバーコート層
４５４４ 絶縁層
４５４５ カラーフィルタ層
４５５０ 配線層
４５５１ 絶縁層
４５８０ 光検出装置
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 発光素子駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
６５０２ 発光素子駆動用トランジスタ
６５０３ 容量素子
６５０４ 発光素子
６５０５ 信号線
６５０６ 走査線
６５０７ 電源線
６５０８ 共通電極
６５１０ 画素
６５１１ スイッチング用トランジスタ
６５１２ スイッチング用トランジスタ
６５１３ 参照トランジスタ
７００１ 発光素子駆動用トランジスタ
７００２ 発光素子
７００３ 電極
７００４ ＥＬ層
７００５ 電極
７００９ 隔壁
７０１１ 発光素子駆動用トランジスタ
７０１２ 発光素子
７０１３ 電極
７０１４ ＥＬ層
７０１５ 電極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 発光素子駆動用トランジスタ
７０２２ 発光素子
７０２３ 電極
７０２４ ＥＬ層
７０２５ 電極
７０２７ 導電膜
７０２９ 隔壁
７０３１ 絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０３６ 平坦化絶縁層
７０４１ 絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０４６ 平坦化絶縁層
７０５１ 酸化シリコン層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
７０５６ 平坦化絶縁層
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカー部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
１６０３ａ 操作ボタン
１６０３ｂ 操作ボタン
３１５ａ ソース電極層
３１５ｂ ドレイン電極層
３５５ａ ソース電極層
３５５ｂ ドレイン電極層
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３７２ａ ゲート絶縁層
３７２ｂ ゲート絶縁層
３８５ａ ソース電極層
３８５ｂ ドレイン電極層
４１４ａ 配線層
４１４ｂ 配線層
４１５ａ ドレイン電極層
４１５ｂ ドレイン電極層
４２１ａ 開口
４２１ｂ 開口
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４６５ａ ソース電極層又はドレイン電極層
４６５ａ１ ソース電極層又はドレイン電極層
４６５ａ２ ソース電極層又はドレイン電極層
４６５ｂ ソース電極層又はドレイン電極層
５９０ａ 黒色領域
５９０ｂ 白色領域
６０６ａ 半導体層
６０６ｂ 半導体層
６０６ｃ 半導体層

Claims (6)

  1. トランジスタと、
    前記トランジスタ上方の、第１の絶縁層と、
    前記第１の絶縁層上方の、第２の絶縁層と、
    前記第２の絶縁層上方に設けられ、前記トランジスタと電気的に接続された発光素子と、を有し、
    前記第１の絶縁層は、無機材料を有し、
    前記第２の絶縁層は、有機材料を有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体膜を有し、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記トランジスタのソース電極又はドレイン電極は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重なる領域において、前記発光素子の第１の電極と接する領域を有し、
    前記発光素子の下方に設けられ、前記第１の電極と重なる領域を有するカラーフィルタ層を有し、
    前記発光素子の発光は、前記第１の電極から射出されることを特徴とする半導体装置。
  2. トランジスタと、
    前記トランジスタ上方の、第１の絶縁層と、
    前記第１の絶縁層上方の、第２の絶縁層と、
    前記第２の絶縁層上方に設けられ、前記トランジスタと電気的に接続された発光素子と、を有し、
    前記第１の絶縁層は、無機材料を有し、
    前記第２の絶縁層は、有機材料を有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体膜を有し、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記トランジスタのソース電極又はドレイン電極は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重なる領域において、前記発光素子の第１の電極と接する領域を有し、
    前記発光素子の下方に設けられ、前記第１の電極と重なる領域を有するカラーフィルタ層を有し、
    前記発光素子の発光は、前記第１の電極から射出され、
    前記カラーフィルタ層は、前記第２の絶縁層と接する領域を有することを特徴とする半導体装置。
  3. ゲート電極と、
    前記ゲート電極上方の、ゲート絶縁層と、
    前記ゲート絶縁層上方の、酸化物半導体膜と、
    前記酸化物半導体膜上方の、ソース電極と、
    前記酸化物半導体膜上方の、ドレイン電極と、
    前記ソース電極及び前記ドレイン電極上方の、第１の絶縁層と、
    前記第１の絶縁層上方の、第２の絶縁層と、
    前記第２の絶縁層上方の、発光素子と、を有し、
    前記第１の絶縁層は、無機材料を有し、
    前記第２の絶縁層は、有機材料を有し、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記ソース電極又は前記ドレイン電極は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重なる領域において、前記発光素子の第１の電極と接する領域を有し、
    前記発光素子の下方に設けられ、前記第１の電極と重なる領域を有するカラーフィルタ層を有し、
    前記発光素子の発光は、前記第１の電極から射出されることを特徴とする半導体装置。
  4. トランジスタと、
    前記トランジスタ上方の、第１の絶縁層と、
    前記第１の絶縁層上方の、第２の絶縁層と、
    前記第２の絶縁層上方に設けられ、前記トランジスタと電気的に接続された発光素子と、を有し、
    前記第１の絶縁層は、無機材料を有し、
    前記第２の絶縁層は、有機材料を有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体膜を有し、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記トランジスタのソース電極又はドレイン電極は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重なる領域において、前記発光素子の第１の電極と接する領域を有し、
    前記発光素子の下方に設けられ、前記第１の電極と重なる領域を有するカラーフィルタ層を有し、
    前記発光素子の発光は、前記第１の電極から射出され、
    前記カラーフィルタ層は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重ならないことを特徴とする半導体装置。
  5. トランジスタと、
    前記トランジスタ上方の、第１の絶縁層と、
    前記第１の絶縁層上方の、第２の絶縁層と、
    前記第２の絶縁層上方に設けられ、前記トランジスタと電気的に接続された発光素子と、を有し、
    前記第１の絶縁層は、無機材料を有し、
    前記第２の絶縁層は、有機材料を有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体膜を有し、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記トランジスタのソース電極又はドレイン電極は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重なる領域において、前記発光素子の第１の電極と接する領域を有し、
    前記発光素子の下方に設けられ、前記第１の電極と重なる領域を有するカラーフィルタ層を有し、
    前記発光素子の発光は、前記第１の電極から射出され、
    前記カラーフィルタ層は、前記第２の絶縁層と接する領域を有し、
    前記カラーフィルタ層は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重ならないことを特徴とする半導体装置。
  6. ゲート電極と、
    前記ゲート電極上方の、ゲート絶縁層と、
    前記ゲート絶縁層上方の、酸化物半導体膜と、
    前記酸化物半導体膜上方の、ソース電極と、
    前記酸化物半導体膜上方の、ドレイン電極と、
    前記ソース電極及び前記ドレイン電極上方の、第１の絶縁層と、
    前記第１の絶縁層上方の、第２の絶縁層と、
    前記第２の絶縁層上方の、発光素子と、を有し、
    前記第１の絶縁層は、無機材料を有し、
    前記第２の絶縁層は、有機材料を有し、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記ソース電極又は前記ドレイン電極は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重なる領域において、前記発光素子の第１の電極と接する領域を有し、
    前記発光素子の下方に設けられ、前記第１の電極と重なる領域を有するカラーフィルタ層を有し、
    前記発光素子の発光は、前記第１の電極から射出され、
    前記カラーフィルタ層は、前記第１の絶縁層の開口部及び前記第２の絶縁層の開口部と重ならないことを特徴とする半導体装置。
JP2018133999A 2009-10-21 2018-07-17 半導体装置 Active JP6506873B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009242853 2009-10-21
JP2009242853 2009-10-21

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018097727A Division JP6578039B2 (ja) 2009-10-21 2018-05-22 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019066951A Division JP2019145509A (ja) 2009-10-21 2019-03-29 半導体装置

Publications (3)

Publication Number Publication Date
JP2018174155A true JP2018174155A (ja) 2018-11-08
JP2018174155A5 JP2018174155A5 (ja) 2019-01-17
JP6506873B2 JP6506873B2 (ja) 2019-04-24

Family

ID=43878834

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2010231402A Expired - Fee Related JP5489946B2 (ja) 2009-10-21 2010-10-14 アナログ回路
JP2014033928A Active JP5740019B2 (ja) 2009-10-21 2014-02-25 半導体装置
JP2015088976A Active JP6009030B2 (ja) 2009-10-21 2015-04-24 半導体装置
JP2016178414A Withdrawn JP2017027065A (ja) 2009-10-21 2016-09-13 半導体装置
JP2018097727A Active JP6578039B2 (ja) 2009-10-21 2018-05-22 表示装置
JP2018133999A Active JP6506873B2 (ja) 2009-10-21 2018-07-17 半導体装置
JP2019066951A Withdrawn JP2019145509A (ja) 2009-10-21 2019-03-29 半導体装置
JP2019152544A Active JP6832994B2 (ja) 2009-10-21 2019-08-23 トランジスタ及び半導体装置
JP2021014898A Active JP7092904B2 (ja) 2009-10-21 2021-02-02 半導体装置
JP2022097250A Active JP7398515B2 (ja) 2009-10-21 2022-06-16 半導体装置
JP2023204628A Pending JP2024036316A (ja) 2009-10-21 2023-12-04 半導体装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2010231402A Expired - Fee Related JP5489946B2 (ja) 2009-10-21 2010-10-14 アナログ回路
JP2014033928A Active JP5740019B2 (ja) 2009-10-21 2014-02-25 半導体装置
JP2015088976A Active JP6009030B2 (ja) 2009-10-21 2015-04-24 半導体装置
JP2016178414A Withdrawn JP2017027065A (ja) 2009-10-21 2016-09-13 半導体装置
JP2018097727A Active JP6578039B2 (ja) 2009-10-21 2018-05-22 表示装置

Family Applications After (5)

Application Number Title Priority Date Filing Date
JP2019066951A Withdrawn JP2019145509A (ja) 2009-10-21 2019-03-29 半導体装置
JP2019152544A Active JP6832994B2 (ja) 2009-10-21 2019-08-23 トランジスタ及び半導体装置
JP2021014898A Active JP7092904B2 (ja) 2009-10-21 2021-02-02 半導体装置
JP2022097250A Active JP7398515B2 (ja) 2009-10-21 2022-06-16 半導体装置
JP2023204628A Pending JP2024036316A (ja) 2009-10-21 2023-12-04 半導体装置

Country Status (5)

Country Link
US (9) US8242837B2 (ja)
JP (11) JP5489946B2 (ja)
KR (7) KR101789309B1 (ja)
TW (3) TWI642197B (ja)
WO (1) WO2011049005A1 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5407638B2 (ja) * 2009-07-28 2014-02-05 セイコーエプソン株式会社 アクティブマトリクス基板、電気光学装置、及び電子機器
CN102598280B (zh) 2009-10-21 2016-05-18 株式会社半导体能源研究所 液晶显示器件及包括该液晶显示器件的电子设备
KR101810254B1 (ko) * 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
KR20120101716A (ko) * 2009-12-24 2012-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN107045235A (zh) * 2010-02-26 2017-08-15 株式会社半导体能源研究所 液晶显示装置
US8969132B2 (en) * 2010-09-20 2015-03-03 Nuvotronics, Llc Device package and methods for the fabrication thereof
JP5647860B2 (ja) * 2010-10-28 2015-01-07 富士フイルム株式会社 薄膜トランジスタおよびその製造方法
KR101793073B1 (ko) * 2010-12-06 2017-11-03 삼성디스플레이 주식회사 터치 스크린 패널
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
KR101919056B1 (ko) * 2011-04-28 2018-11-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 회로
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048788B2 (en) 2011-05-13 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a photoelectric conversion portion
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US8710615B2 (en) * 2011-08-31 2014-04-29 Infineon Technologies Ag Semiconductor device with an amorphous semi-insulating layer, temperature sensor, and method of manufacturing a semiconductor device
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI484626B (zh) * 2012-02-21 2015-05-11 Formosa Epitaxy Inc 半導體發光元件及具有此半導體發光元件的發光裝置
KR20130125717A (ko) * 2012-05-09 2013-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
KR20130136063A (ko) * 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN104380444A (zh) * 2012-06-29 2015-02-25 株式会社半导体能源研究所 半导体装置
US9337152B2 (en) 2013-03-15 2016-05-10 Nuvotronics, Inc Formulation for packaging an electronic device and assemblies made therefrom
KR102207563B1 (ko) * 2013-10-29 2021-01-27 삼성디스플레이 주식회사 유기 발광 표시장치 및 유기 발광 표시장치의 제조 방법
TWI527201B (zh) * 2013-11-06 2016-03-21 友達光電股份有限公司 畫素結構及其製造方法
TWI686899B (zh) * 2014-05-02 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、觸控感測器、顯示裝置
KR102333604B1 (ko) * 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10163948B2 (en) * 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
CN108352358B (zh) 2015-10-13 2022-07-26 非结晶公司 非晶金属薄膜非线性电阻器
US10797113B2 (en) 2016-01-25 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device with layered electrode structures
US10242244B2 (en) * 2016-01-27 2019-03-26 Japan Display Inc. Fingerprint detection device and display device
CN108573983B (zh) * 2017-03-13 2021-08-17 京东方科技集团股份有限公司 光学探测器及其制备方法、指纹识别传感器、显示装置
US10475586B2 (en) * 2017-03-31 2019-11-12 Tdk Corporation Oxynitride thin film and capacitance element
US10479732B2 (en) * 2017-03-31 2019-11-19 Tdk Corporation Oxynitride thin film and capacitance element
CN108987411A (zh) 2017-06-02 2018-12-11 京东方科技集团股份有限公司 阵列基板及其制备方法和显示装置
CN107731973B (zh) * 2017-10-30 2019-03-12 厦门乾照光电股份有限公司 一种led芯片及制作方法
CN108199774A (zh) * 2018-01-11 2018-06-22 中国电子科技集团公司第四十四研究所 一种基于红外led光纤的数据通信设备及其制造方法和通信方法
CN108540600B (zh) * 2018-03-30 2020-09-18 Oppo广东移动通信有限公司 电子装置
CN110579525B (zh) * 2018-06-08 2023-08-18 天马日本株式会社 传感器装置
US11935961B2 (en) 2018-10-18 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
CN109860265B (zh) * 2019-03-06 2021-10-01 京东方科技集团股份有限公司 一种基板及其制备方法、显示面板、显示装置
TWI705412B (zh) * 2019-03-22 2020-09-21 台灣奈米碳素股份有限公司 基於氣體評價食材風味的系統及方法
US10777153B1 (en) * 2019-05-16 2020-09-15 Himax Display, Inc. Method for calculating pixel voltage for liquid crystal on silicon display device
US20220280396A1 (en) 2019-08-07 2022-09-08 Showa Denko K.K. Water-in-oil emulsion composition
JP2021026187A (ja) * 2019-08-08 2021-02-22 株式会社ジャパンディスプレイ 表示装置
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
KR20210113531A (ko) * 2020-03-06 2021-09-16 삼성디스플레이 주식회사 표시 장치
CN111430386B (zh) * 2020-04-01 2023-11-10 京东方科技集团股份有限公司 光电探测器、显示基板及光电探测器的制作方法
JP2023534611A (ja) * 2020-06-12 2023-08-10 アモルフィックス・インコーポレイテッド 電子デバイスのための非線形構成要素を含む回路
CN111883063B (zh) * 2020-07-17 2021-11-12 合肥维信诺科技有限公司 像素电路、显示面板及显示装置
US11349304B2 (en) * 2020-10-28 2022-05-31 Globalfoundries U.S. Inc. Structure and method for controlling electrostatic discharge (ESD) event in resistor-capacitor circuit
CN116235335A (zh) 2021-02-23 2023-06-06 株式会社Lg新能源 具有减少的气体产生量的牺牲正极材料及其制备方法
US11900859B2 (en) * 2021-05-21 2024-02-13 Lumileds Llc Active matrix hybrid microLED display
CN113484703B (zh) * 2021-06-25 2022-08-12 成都飞机工业（集团）有限责任公司 一种空气式静电放电的测试方法及测试设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001067824A1 (fr) * 2000-03-07 2001-09-13 Idemitsu Kosan Co., Ltd. Affichage el organique a excitation active et procede de fabrication de cet affichage
WO2002031544A1 (fr) * 2000-10-12 2002-04-18 Sanyo Electric Co.,Ltd. Procede de formation d"un filtre couleur, procede de formation d"une couche d"elements electroluminescents, procede de fabrication d"un dispositif d"affichage couleur, comprenant ledit filtre et ladite couche, et dispositif d"affichage couleur
JP2005019373A (ja) * 2003-06-26 2005-01-20 Ind Technol Res Inst アクティブマトリックス有機発光ディスプレイ
JP2005338796A (ja) * 2004-04-28 2005-12-08 Semiconductor Energy Lab Co Ltd 表示装置
JP2006317955A (ja) * 2006-05-24 2006-11-24 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2008059824A (ja) * 2006-08-30 2008-03-13 Fuji Electric Holdings Co Ltd アクティブマトリックス型有機ｅｌパネルおよびその製造方法
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP2009016287A (ja) * 2007-07-09 2009-01-22 Seiko Epson Corp 有機ｅｌ装置の製造方法、及び有機ｅｌ装置の製造装置

Family Cites Families (218)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
DE68901666T2 (de) 1988-03-15 1993-02-11 Aleados Del Cobres S A Alecosa Waermebehaelter fuer fluessigkeiten, fette produkte, gele und aehnliches.
JPH0229543U (ja) * 1988-08-15 1990-02-26
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3156522B2 (ja) * 1994-09-22 2001-04-16 凸版印刷株式会社 液晶表示装置用駆動回路
JPH08179376A (ja) * 1994-12-22 1996-07-12 Sony Corp カラー表示装置
JP2768321B2 (ja) * 1995-02-28 1998-06-25 日本電気株式会社 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3145931B2 (ja) * 1996-08-26 2001-03-12 日本電気株式会社 薄膜トランジスタ
JP3264364B2 (ja) * 1997-01-21 2002-03-11 シャープ株式会社 液晶表示装置の製造方法
JP3702096B2 (ja) * 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US8853696B1 (en) 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
JP4126909B2 (ja) * 1999-07-14 2008-07-30 ソニー株式会社 電流駆動回路及びそれを用いた表示装置、画素回路、並びに駆動方法
US7379039B2 (en) 1999-07-14 2008-05-27 Sony Corporation Current drive circuit and display device using same pixel circuit, and drive method
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US7071771B2 (en) * 2000-12-11 2006-07-04 Kabushiki Kaisha Toshiba Current difference divider circuit
US6753654B2 (en) 2001-02-21 2004-06-22 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic appliance
JP4212815B2 (ja) * 2001-02-21 2009-01-21 株式会社半導体エネルギー研究所 発光装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6876350B2 (en) 2001-08-10 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic equipment using the same
JP4202069B2 (ja) * 2001-08-10 2008-12-24 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP3813555B2 (ja) * 2001-08-29 2006-08-23 株式会社半導体エネルギー研究所 発光装置及び電子機器
CN101257743B (zh) 2001-08-29 2011-05-25 株式会社半导体能源研究所 发光器件及这种发光器件的驱动方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3655859B2 (ja) 2001-09-26 2005-06-02 東芝マイクロエレクトロニクス株式会社 定電流回路
JP2003108070A (ja) * 2001-09-28 2003-04-11 Sanyo Electric Co Ltd 表示装置
TWI256607B (en) 2001-10-31 2006-06-11 Semiconductor Energy Lab Signal line drive circuit and light emitting device
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003150105A (ja) * 2001-11-09 2003-05-23 Sanyo Electric Co Ltd 表示装置
KR20030038522A (ko) 2001-11-09 2003-05-16 산요 덴키 가부시키가이샤 광학 소자의 휘도 데이터를 초기화하는 기능을 갖는 표시장치
JP4718761B2 (ja) * 2002-02-13 2011-07-06 株式会社半導体エネルギー研究所 発光装置の作製方法
US6933520B2 (en) 2002-02-13 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7876294B2 (en) 2002-03-05 2011-01-25 Nec Corporation Image display and its control method
JP3613253B2 (ja) * 2002-03-14 2005-01-26 日本電気株式会社 電流制御素子の駆動回路及び画像表示装置
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP4069648B2 (ja) 2002-03-15 2008-04-02 カシオ計算機株式会社 半導体装置および表示駆動装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4723787B2 (ja) * 2002-07-09 2011-07-13 シャープ株式会社 電界効果型トランジスタ、その製造方法及び画像表示装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4461687B2 (ja) 2003-02-21 2010-05-12 セイコーエプソン株式会社 電気光学パネル、その駆動回路及び駆動方法、並びに電子機器
JP3702879B2 (ja) * 2003-02-21 2005-10-05 セイコーエプソン株式会社 電気光学パネル、その駆動回路及び駆動方法、並びに電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4019321B2 (ja) * 2003-06-04 2007-12-12 カシオ計算機株式会社 電流生成供給回路
KR100742063B1 (ko) 2003-05-26 2007-07-23 가시오게산키 가부시키가이샤 전류생성공급회로 및 표시장치
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR20050005610A (ko) * 2003-07-05 2005-01-14 권태인 수신단계에서 광고 등이 삽입되는 방송서비스시스템
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8937580B2 (en) 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
CA2443206A1 (en) 2003-09-23 2005-03-23 Ignis Innovation Inc. Amoled display backplanes - pixel driver circuits, array architecture, and external compensation
WO2005029456A1 (en) 2003-09-23 2005-03-31 Ignis Innovation Inc. Circuit and method for driving an array of light emitting pixels
JP4528101B2 (ja) * 2003-11-26 2010-08-18 ローム株式会社 Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置
TWI250823B (en) 2003-11-26 2006-03-01 Rohm Co Ltd D/A converter circuit, organic EL drive circuit and organic EL display device
JP4295075B2 (ja) * 2003-12-05 2009-07-15 日本電信電話株式会社 光・電気変換回路および電界検出光学装置
JP4884674B2 (ja) * 2004-01-16 2012-02-29 株式会社半導体エネルギー研究所 表示装置の作製方法
US7825021B2 (en) 2004-01-16 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7381579B2 (en) 2004-02-26 2008-06-03 Samsung Sdi Co., Ltd. Donor sheet, method of manufacturing the same, method of manufacturing TFT using the donor sheet, and method of manufacturing flat panel display device using the donor sheet
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7692378B2 (en) 2004-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Display device including an insulating layer with an opening
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006005116A (ja) 2004-06-17 2006-01-05 Casio Comput Co Ltd 膜形成方法、半導体膜、及び積層絶縁膜
JP4315874B2 (ja) * 2004-07-30 2009-08-19 三洋電機株式会社 有機エレクトロルミネッセント素子及び有機エレクトロルミネッセント表示装置
KR101249172B1 (ko) 2004-07-30 2013-03-29 산요덴키가부시키가이샤 유기 일렉트로루미네센스 소자
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
CA2708337A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US9280933B2 (en) 2004-12-15 2016-03-08 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US9275579B2 (en) 2004-12-15 2016-03-01 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US8576217B2 (en) 2011-05-20 2013-11-05 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US10013907B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
US9799246B2 (en) 2011-05-20 2017-10-24 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
CA2504571A1 (en) 2005-04-12 2006-10-12 Ignis Innovation Inc. A fast method for compensation of non-uniformities in oled displays
US20140111567A1 (en) 2005-04-12 2014-04-24 Ignis Innovation Inc. System and method for compensation of non-uniformities in light emitting device displays
US8599191B2 (en) 2011-05-20 2013-12-03 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
EP2688058A3 (en) 2004-12-15 2014-12-10 Ignis Innovation Inc. Method and system for programming, calibrating and driving a light emitting device display
US10012678B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
US9171500B2 (en) 2011-05-20 2015-10-27 Ignis Innovation Inc. System and methods for extraction of parasitic parameters in AMOLED displays
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
ATE518281T1 (de) 2005-04-11 2011-08-15 Fci Automotive Holding Hülse für einen elektrischen verbinder und eine solche hülse umfassender elektrischer verbinder
JP4999351B2 (ja) 2005-04-20 2012-08-15 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
EP1727120B1 (en) 2005-05-23 2008-07-09 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007036006A (ja) 2005-07-28 2007-02-08 Hitachi Ltd 有機薄膜トランジスタ及びその製造方法
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007063966A (ja) 2005-08-29 2007-03-15 Minoru Yamada 在宅自立・介護住宅づくりと地域介護サービス拠点づくりによる総括サービスを実施運営システム。
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4732080B2 (ja) 2005-09-06 2011-07-27 キヤノン株式会社 発光素子
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5427340B2 (ja) 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5386084B2 (ja) 2005-11-18 2014-01-15 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP5376750B2 (ja) * 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
US8263977B2 (en) 2005-12-02 2012-09-11 Idemitsu Kosan Co., Ltd. TFT substrate and TFT substrate manufacturing method
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
TW200736786A (en) 2006-03-31 2007-10-01 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
WO2007125977A1 (en) 2006-04-27 2007-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance using the same
JP4750070B2 (ja) * 2006-04-27 2011-08-17 株式会社半導体エネルギー研究所 半導体装置及びそれを用いた電子機器
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
TWI675243B (zh) * 2006-05-16 2019-10-21 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP4240059B2 (ja) 2006-05-22 2009-03-18 ソニー株式会社 表示装置及びその駆動方法
JP2006313363A (ja) * 2006-05-24 2006-11-16 Semiconductor Energy Lab Co Ltd 表示装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
CN1941229A (zh) 2006-09-11 2007-04-04 深圳冀正鑫电子有限公司 一种变压器
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR101293561B1 (ko) * 2006-10-11 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7968453B2 (en) 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
JP5371143B2 (ja) * 2006-10-12 2013-12-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JPWO2008066076A1 (ja) 2006-11-29 2010-03-04 富士通テン株式会社 制御装置及びエンジン制御装置
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8514165B2 (en) * 2006-12-28 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP4600780B2 (ja) 2007-01-15 2010-12-15 ソニー株式会社 表示装置及びその駆動方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2009031742A (ja) 2007-04-10 2009-02-12 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP2008270061A (ja) * 2007-04-24 2008-11-06 Canon Inc 表示装置
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
US7851804B2 (en) * 2007-05-17 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2008298970A (ja) 2007-05-30 2008-12-11 Canon Inc 有機ｅｌ画素回路及びその駆動方法
KR101415561B1 (ko) * 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR101376073B1 (ko) * 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
JP2009009049A (ja) 2007-06-29 2009-01-15 Canon Inc アクティブマトリクス型有機ｅｌディスプレイ及びその階調制御方法
JP5414161B2 (ja) 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
JP2009128503A (ja) * 2007-11-21 2009-06-11 Canon Inc 薄膜トランジスタ回路とその駆動方法、ならびに発光表示装置
CN101897031B (zh) 2007-12-13 2013-04-17 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
US7786485B2 (en) 2008-02-29 2010-08-31 Semicondutor Energy Laboratory Co., Ltd. Thin-film transistor and display device
JP2009207041A (ja) 2008-02-29 2009-09-10 Seiko Epson Corp 電気回路、電気光学装置、電子機器、および電気回路の制御方法
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
US8124922B2 (en) * 2008-05-21 2012-02-28 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device including photoelectric conversion element and amplifier circuit having a thin film transistor
US8053717B2 (en) * 2008-05-22 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device having a reference voltage generation circuit with a resistor and a second diode element and electronic device having the same
EP2151811A3 (en) 2008-08-08 2010-07-21 Semiconductor Energy Laboratory Co, Ltd. Display device and electronic device
KR101772377B1 (ko) 2008-09-12 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102663976B (zh) 2010-11-15 2016-06-29 伊格尼斯创新公司 用于发光器件显示器中的不均匀性的补偿的系统和方法
US9530349B2 (en) 2011-05-20 2016-12-27 Ignis Innovations Inc. Charged-based compensation and parameter extraction in AMOLED displays
WO2014141156A1 (en) 2013-03-15 2014-09-18 Ignis Innovation Inc. System and methods for extraction of parameters in amoled displays
CN105960670B (zh) 2013-12-05 2017-11-10 伊格尼斯创新公司 像素电路和提取电路参数并提供像素内补偿的方法
DE112014005762T5 (de) 2013-12-20 2016-11-03 Ignis Innovation Inc. System und Verfahren zum Kompensieren von Ungleichmässigkeiten in lichtemittierenden Vorrichtungsanzeigen

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001067824A1 (fr) * 2000-03-07 2001-09-13 Idemitsu Kosan Co., Ltd. Affichage el organique a excitation active et procede de fabrication de cet affichage
WO2002031544A1 (fr) * 2000-10-12 2002-04-18 Sanyo Electric Co.,Ltd. Procede de formation d"un filtre couleur, procede de formation d"une couche d"elements electroluminescents, procede de fabrication d"un dispositif d"affichage couleur, comprenant ledit filtre et ladite couche, et dispositif d"affichage couleur
JP2008276243A (ja) * 2000-10-12 2008-11-13 Sanyo Electric Co Ltd カラーフィルタ形成方法または発光素子層形成方法またはこれらを利用したカラー表示装置の製造方法またはカラー表示装置
JP2005019373A (ja) * 2003-06-26 2005-01-20 Ind Technol Res Inst アクティブマトリックス有機発光ディスプレイ
JP2005338796A (ja) * 2004-04-28 2005-12-08 Semiconductor Energy Lab Co Ltd 表示装置
JP2006317955A (ja) * 2006-05-24 2006-11-24 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2008059824A (ja) * 2006-08-30 2008-03-13 Fuji Electric Holdings Co Ltd アクティブマトリックス型有機ｅｌパネルおよびその製造方法
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP2009016287A (ja) * 2007-07-09 2009-01-22 Seiko Epson Corp 有機ｅｌ装置の製造方法、及び有機ｅｌ装置の製造装置

Also Published As

Publication number Publication date
JP2021092791A (ja) 2021-06-17
JP7398515B2 (ja) 2023-12-14
TWI612677B (zh) 2018-01-21
JP2022141642A (ja) 2022-09-29
JP6832994B2 (ja) 2021-02-24
TWI642197B (zh) 2018-11-21
TWI521714B (zh) 2016-02-11
KR102377866B1 (ko) 2022-03-22
TW201807829A (zh) 2018-03-01
KR20180097770A (ko) 2018-08-31
TW201140843A (en) 2011-11-16
JP2024036316A (ja) 2024-03-15
JP5740019B2 (ja) 2015-06-24
KR20200113037A (ko) 2020-10-05
JP2017027065A (ja) 2017-02-02
US9716109B2 (en) 2017-07-25
KR102023128B1 (ko) 2019-09-19
KR20120088751A (ko) 2012-08-08
US20130122963A1 (en) 2013-05-16
US10319744B2 (en) 2019-06-11
KR101789309B1 (ko) 2017-10-23
US8350621B2 (en) 2013-01-08
JP6578039B2 (ja) 2019-09-18
US20120299003A1 (en) 2012-11-29
US20210210519A1 (en) 2021-07-08
US20190035819A1 (en) 2019-01-31
JP2015179276A (ja) 2015-10-08
JP2011109646A (ja) 2011-06-02
JP7092904B2 (ja) 2022-06-28
JP5489946B2 (ja) 2014-05-14
US20110090006A1 (en) 2011-04-21
KR20210024251A (ko) 2021-03-04
US10115743B2 (en) 2018-10-30
KR101893128B1 (ko) 2018-08-30
WO2011049005A1 (en) 2011-04-28
KR20220038542A (ko) 2022-03-28
US8803589B2 (en) 2014-08-12
JP2014149532A (ja) 2014-08-21
KR20190107198A (ko) 2019-09-18
JP6506873B2 (ja) 2019-04-24
KR102162746B1 (ko) 2020-10-07
US8242837B2 (en) 2012-08-14
TW201626578A (zh) 2016-07-16
JP2020065047A (ja) 2020-04-23
US10957714B2 (en) 2021-03-23
US20160190176A1 (en) 2016-06-30
JP6009030B2 (ja) 2016-10-19
US20140332804A1 (en) 2014-11-13
JP2019145509A (ja) 2019-08-29
KR20170119735A (ko) 2017-10-27
JP2018163356A (ja) 2018-10-18
US20170317112A1 (en) 2017-11-02
US20190312063A1 (en) 2019-10-10
KR102223581B1 (ko) 2021-03-04
US9419020B2 (en) 2016-08-16

Similar Documents

Publication Publication Date Title
JP6578039B2 (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181128

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20181128

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20181210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190329

R150 Certificate of patent or registration of utility model

Ref document number: 6506873

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250