JP2018160907A - トランシーバのためのフレキシブルprbsアーキテクチャ - Google Patents
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Abstract
Description
そのため、32ビットの幅を有する例示のレジスタ(例えば、510)では、ユーザーは、約2×109多項式の任意のものを特定することができる。このユーザー定義された多項式(これは、レジスタ601からリトリーブされ得る)は従って、スクランブラ502、PRBS生成器504、デスクランブラ506、及びPRBSチェッカー508により用いられ得る。代替として、複数の多項式レジスタ(例えば510)があり得、スクランブラ502、PRBS生成器504、デスクランブラ506、及びPRBSチェッカー508の各々は、個別の多項式レジスタ(例えば、510)を有し得る。
及び
は典型的に、ユーザー定義された多項式の関数であるか、又はユーザー定義された多項式に少なくとも部分的に基づく正方バイナリ行列である。P−及びD−マトリックス
及び
を形成するためのベースは、(それぞれ)単位行列
及び
であり、これらは典型的に、P−及びD−マトリックス
及び
の第1のローの各コラムに対して固有にアサインされたベクトル(即ち、P0,j及びD0,j)を有する。単位行列
の一例を下記で見ることができる。
単位行列
は、概して、所望の入力バス幅に基づいてシフトされる又は調節されるマトリックス
で構成される。例えば、単位行列
(これは、上記マトリックス
から引き出される)は、下記のように、20ビットバス幅のためであり得る。
調節ベクトル
も判定される。典型的に、信号POLY1が送信されるとき、最低ビットが切り捨てられ、「0」が信号POLY1に付加されて調節ベクトル
を形成する。例えば、上記で用いられるPRBS‐7多項式では、調節ベクトル
は下記となる。
その後、P−及びD−マトリックス
及び
が判定され得る。
を見ると、それは、ワーキングマトリックス
と呼ばれ得る、マトリックスのセット(例えば、32−32×32マトリックス)の利用を介してロー毎に判定され得、ここで、rはP−マトリックス
ローを示す。これらのワーキングマトリックス
は、この例では、単位行列
に少なくとも部分的に基づいており、下記式を用いて判定され得る。
ここで、
である。P−マトリックス
はその後、下記数式を適用することにより、ワーキングマトリックス
から抽出され得る。
ここで、BWはバス幅である。例えば、上記で用いられるPRBS−7多項式及び20−ビットバス幅BWでは、P−マトリックス
は下記となる。
では、それは、マトリックスのセット(例えば、32−32×32マトリックス)又はワーキング マトリックス
の利用を介してロー毎に判定され得る。これらのワーキングマトリックス
は、この例では、少なくとも部分的に単位行列
に基づいており、下記式を用いて判定され得る。
ここで、
である。D−マトリックス
はその後、下記式を適用することにより、ワーキングマトリックス
から抽出され得る。
を生成する。初期的に、PRBSシステムがアクティブにされるとき、マルチプレクサ614は、シード値又はベクトルSEEDがレジスタ604に書き込まれ得るように設定され得る。このシード値は、例えば、クロックから生成される擬似ランダム数であり得る。シードされると、マルチプレクサ614は、乗算器606からレジスタ604へのフィードバック経路を形成するように設定される。各反復のため、乗算器606は、
を、レジスタ604にストアされる値又はベクトルで乗算する。乗算器606からの出力は、出力ベクトルDATAOUTを形成することができる。代替として、反転回路610を用いることにより乗算器606の出力の逆を出力ベクトルDATAOUTとして用いることができる。この場合、ANDゲート612(これは、システムイネーブル信号EN及び逆イネーブル信号INVを受け取る)は、マルチプレクサ608を、それが反転回路610の出力の逆を出力ベクトルDATAOUTとして出力するように、制御する。
及び
両方を用い、デスクランブラ506に類似する機能を有する。オペレーションにおいて、P−及びD−マトリックス
及び
は、それぞれ、マトリックス回路702及び704により生成される。チェッカー508に対する入力データDATAINでこの入力データDATAINはまた、レジスタ710に書き込まれ得る。乗算器606は、入力データDATAIN(これは例えば、20ビットワイドデータベクトルであり得る)を、D−マトリックス
で乗算し得る。P−マトリックス
は、乗算器712を用いて、レジスタ710にストアされる情報(例えばベクトル)で乗算され得る。乗算器706及び712の出力はその後、回路708でXORされ得、誤差カウント値ECNT及び誤差フラグERRORFLGを生成する誤差カウンタ718に出力され得る。代替として、マルチプレクサが反転回路714の出力を通すように選択されるとき入力データDATAINの逆が出力され得、これは典型的に、生成器504が、反転されたデータベクトル(例えば、DATAOUT)を出力するように選択されるとき用いられる。
Claims (19)
- 装置であって、
複数のビットを有する多項式(polynomial)レジスタであって、ユーザー定義された多項式をストアするように構成される、前記多項式レジスタ、
第1のバス、
第2のバス、
前記第1のバス、前記第2のバス、及び前記多項式レジスタに結合されるトランシーバ、
を含み、
前記トランシーバが、
前記ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス(PRBS)生成器と、
前記ユーザー定義された多項式を用いて第2の信号から、デスクランブルされた信号を生成するように構成されるPRBSチェッカーと、
を含む、装置。 - 請求項1に記載の装置であって、
前記第1のバスが更に第1の入力バス及び第2の入力バスを含み、前記第2のバスが更に第1の出力バス及び第2の出力バスを含み、前記PRBS生成器が前記第1の出力バスに結合され、前記PRBSチェッカーが前記第2の入力バスに結合される、装置。 - 請求項2に記載の装置であって、
前記第1の入力バスが、プログラム可能な幅を有する、装置。 - 請求項2に記載の装置であって、
前記PRBSチェッカーが更に、
前記ユーザー定義された多項式に対応する第1のマトリックスを含むように構成される第1のマトリックス回路、
前記ユーザー定義された多項式に対応する第1のマトリックスを含むように構成される第2のマトリックス回路、
前記第2のマトリックス回路に結合され、前記エンコーダ及び前記第2の入力バスのそれぞれに結合される、第1の乗算器、
前記第2の入力バスに結合されるデータレジスタ、
前記第1のマトリックス回路及び前記データレジスタに結合される第2の乗算器、
前記第1及び第2の乗算器に結合されるXOR回路、及び
前記XOR回路に結合される誤差カウンタ、
を含む、装置。 - 請求項4に記載の装置であって、
前記データレジスタが更に第1のデータレジスタを含み、前記PRBS生成器が更に、
前記ユーザー定義された多項式に対応する第3のマトリックスを含むように構成される第3のマトリックス回路、
前記第3のマトリックス回路に結合される第3の乗算器、
前記第3の乗算器に結合され、シードを受信するように構成される、第1のマルチプレクサ、
前記第1のマルチプレクサ及び前記第2のデータレジスタに結合される第2のデータレジスタ、
を含む、装置。 - 請求項5に記載の装置であって、
前記トランシーバが更に、前記PBRS生成器及び前記PRBSチェッカーに結合される検出器を含む、装置。 - 請求項5に記載の装置であって、
前記多項式レジスタが32ビットを有する、装置。 - 装置であって、
媒体アクセス制御(MAC)回路、
前記MAC回路に結合されるインタフェース、及び
物理的トランシーバ(PHY)、
を含み、
前記物理的トランシーバ(PHY)が、
複数のビットを有する多項式レジスタであって、ユーザー定義された多項式をストアするように構成される、前記多項式レジスタと、
前記インタフェースに結合される第1のバスと、
第2のバスと、
前記第1のバス、前記第2のバス、及び前記多項式レジスタに結合されるトランシーバと、
を有し、
前記トランシーバが、
前記ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス(PRBS)生成器と、
前記ユーザー定義された多項式を用いて第2の信号から、デスクランブルされた信号を生成するように構成されるPRBSチェッカーと、
を含む、装置。 - 請求項8に記載の装置であって、
前記第1のバスが、プログラム可能な幅を有する、装置。 - 請求項9に記載の装置であって、
前記PRBSチェッカーが更に、
前記ユーザー定義された多項式に対応する第1のマトリックスを含むように構成される第1のマトリックス回路、
前記ユーザー定義された多項式に対応する第2のマトリックスを含むように構成される第2のマトリックス回路、
前記第2のマトリックス回路に結合され、前記エンコーダ及び前記第2の入力バスのそれぞれに結合される、第1の乗算器、
前記第2の入力バスに結合されるデータレジスタ、
前記第1のマトリックス回路及び前記データレジスタに結合される第2の乗算器、
前記第1及び第2の乗算器に結合されるXOR回路、及び
前記XOR回路に結合される誤差カウンタ、
を含む、装置。 - 請求項10に記載の装置であって、
前記データレジスタが更に第1のデータレジスタを含み、前記PRBS生成器が更に、
前記ユーザー定義された多項式に対応する第3のマトリックスを含むように構成される第3のマトリックス回路、
前記第3のマトリックス回路に結合される第3の乗算器、
前記第3の乗算器に結合され、シードを受信するように構成される、第1のマルチプレクサ、
前記第1のマルチプレクサ及び前記第2のデータレジスタに結合される第2のデータレジスタ、
を含む、装置。 - 請求項11に記載の装置であって、
前記PHYが更に、前記PBRS生成器及び前記PRBSチェッカーに結合される検出器を含む、装置。 - 請求項12に記載の装置であって、
前記装置が更に、前記PHYに結合される通信媒体を含む、装置。 - 請求項13に記載の装置であって、
前記検出器が、前記通信媒体を特徴付けるために前記PRBS生成器及び前記PRBSチェッカーを用いるように構成される、装置。 - 請求項14に記載の装置であって、
前記装置が更に、前記MAC回路に結合されるホストを含む、装置。 - 請求項15に記載の装置であって、
前記多項式レジスタが32ビットを有する、装置。 - 方法であって、
複数のビットを有する多項式レジスタから、ユーザー定義された多項式をリトリーブする工程、
前記ユーザー定義された多項式に少なくとも部分的に基づいて第1、第2、及び第3のマトリックスを生成する工程、
前記第1のマトリックスを用いて第1のPRBSデータセットを生成する工程、
前記第1のPRBSデータセットを通信媒体を介して伝送する工程、
第2のPRBSデータセットを前記通信媒体を介して受け取る工程、及び
前記第2及び第3のマトリックスを用いて前記第2のPRBSデータセットで多数のビット誤差を判定する工程、
を含む、方法。 - 請求項17に記載の方法であって、
前記方法が更に、
前記第1のPRBSデータセットを調節すること、及び
前記伝送する工程、前記受け取る工程、及び前記判定する工程を繰り返すこと、
を含む、方法。 - 請求項17に記載の方法であって、
前記方法が更に、ビット誤差の数に少なくとも部分的に基づいて前記通信チャネルを特徴付けることを含む、方法。
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