JP2018056144A - パワー半導体モジュール装置及びその製造方法 - Google Patents

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Abstract

【課題】耐圧特性を確保しつつ、素子アクティブ領域の面積を拡大したＳｉＣ素子搭載パワー半導体モジュール装置を提供することを目的とする。
【解決手段】上記課題を解決するために、本発明に係るパワー半導体モジュールは、周縁部に終端構造領域を有するＳｉＣからなる半導体素子と、半導体素子を封止するシリコーンゲルと、終端構造領域上に配置された無機層と、無機層とシリコーンゲルとの間に配置された樹脂層と、を備え、樹脂層は、少なくとも一つの層から構成され、半導体素子のコーナ部に配置された樹脂層の最上層の外側端部は、半導体素子の端面よりも内側に位置していることを特徴とする。
【選択図】図３

Description

本発明は、ＳｉＣ素子を搭載した高耐圧パワー半導体モジュールのＳｉＣ素子の実装構造及びその製造方法に関する。
省エネルギー化、省資源、環境保全などへの規制・要請を背景に、パワー半導体モジュールを用いた電力制御システムが不可欠なものになっている。特に、小型で耐圧性に優れたパワー半導体モジュールの開発が求められている。しかし、パワー半導体モジュールを小型化して高耐圧の用途で用いようとすると、電位の分布が集中してしまう素子端部で、絶縁破壊が起こってしまう。
そこで、従来の素子では、素子上面周辺領域（終端領域）を取り囲むようにガードリングを形成したり、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）やＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）などの技術が適用されている。
本発明者らは、絶縁性樹脂ワニスやペーストを用いて、ＳｉＣ素子周辺部に絶縁性樹脂被膜を形成し耐圧特性を確保する技術を特許文献１に開示した。
特開２０１３−１９１７１６号公報
ＳｉＣ素子を用いたパワー半導体モジュールにおいても低コスト化の観点から、電流を流すアクティブ面積を広くすることが望まれている。このためには、素子周辺の終端領域を狭める必要がある。しかし、素子の終端構造を縮小すると、発生電界強度が増加し耐圧特性を確保できない。特許文献１に開示されているパワー半導体モジュールでは、形成する樹脂層の両サイドで垂れが発生することから、狭幅化に限界がある。また、ＳｉＣ素子をスイッチング素子として用いる場合には、ゲートやセンスパッドが素子周辺の終端領域に近接して配置すると、これらのパッドを避けて急速に膜厚立ち上げる絶縁層が必要となり、特許文献１の手法では限界があった。
そこで、本発明では上記課題に鑑み、耐圧特性を確保し、かつ素子のアクティブ領域の面積を拡大したＳｉＣ素子搭載パワー半導体モジュール装置を提供することを目的とする。
上記課題を解決するために、本発明に係るパワー半導体モジュールは、周縁部に終端構造領域を有するＳｉＣからなる半導体素子と、半導体素子を封止するシリコーンゲルと、終端構造領域上に配置された無機層と、無機層とシリコーンゲルとの間に配置された樹脂層と、を備え、樹脂層は、少なくとも一つの層から構成され、半導体素子のコーナ部に配置された樹脂層の最上層の外側端部は、半導体素子の端面よりも内側に位置していることを特徴とする。
本発明によれば、耐圧特性を確保し、かつ、素子のアクティブ領域の面積を拡大したＳｉＣ素子搭載パワー半導体モジュール装置を提供することができる。
本発明の実施形態に係るＳｉＣ素子搭載パワー半導体モジュールの模式断面図である。 本発明の実施形態に係るＳｉＣ素子部の模式断面図である。 本発明の実施形態に係るＳｉＣ素子端部の模式断面図である 本発明の実施形態に係るＳｉＣ素子の平面模式図である。 本発明の実施形態に係るＳｉＣ素子の平面模式図である。 本発明の実施形態に係るＳｉＣ素子の平面模式図である。 図４に係るＳｉＣ素子の模式断面図である。 図６に係るＳｉＣ素子の模式断面図である。 第一の実施形態に係る貼付け樹脂体の模式図である。 第一の実施形態に係る形成方法を示す図である。 第一の実施形態に係る貼付け樹脂体の模式図である。 第二の実施形態に係る形成方法を示す図である。
以下、本発明の実施例を図面に基づき説明する。
（第一の実施形態）
本発明の実施形態に係るＳｉＣ素子搭載パワー半導体モジュール１００の模式断面を図１に示す。ＳｉＣ素子搭載パワー半導体モジュールは、ＳｉＣ素子がスイッチング素子として搭載されていても良いし、フリーホイールダイオード素子として搭載されていても良いし、両方の素子として搭載されていても良い。
図１では、スイッチング素子とダイオード素子の両方にＳｉＣ素子を用いたものを例に説明する。本実施形態に係るパワー半導体モジュール１００は、放熱ベース１１、セラミックス回路基板６、ＳｉＣダイオード素子１Ａ、ＳｉＣスイッチング素子１Ｂ、外部出力端子９Ａ、９Ｂ、及びモジュールケース１０を有している。セラミックス回路基板６は、一方の面に、配線パターン６Ａ１、６Ａ２が設けられ、他方の面に、配線パターン６Ｃを備える。配線パターン６Ｃと放熱ベース１１は、はんだもしくは金属ペーストを焼結した接合層５Ｂを介して接合される。一方、配線パターン６Ａ１とＳｉＣ素子１Ａ、１Ｂとは、はんだもしくは金属ペーストを焼結した接合層５Ａを介して接合される。また、正極側と接続される外部出力端子９Ａ（９）は、配線パターン６Ａ１（６Ａ）と直接超音波接合で接合されており、負極側と接続される外部出力端子９Ｂ（９）は、配線パターン６Ａ２（６Ａ）と直接超音波接合で接合されている。なお、ここでは外部出力端子９と配線パターン６Ａとの接続方法は超音波接合としたが、他の接合方法を用いても良い。なお、スイッチング素子１Ｂのゲート及びセンス配線の結線の様子は図中では省略している。
この外部出力端子９Ａ及び９Ｂは、モジュールケース１０の外部に引き出されて他の機器と接続される。
ＳｉＣ素子１Ａ、１Ｂにおける配線パターン６Ａ１側と反対側の面は、ボンディングワイヤ４を介して、外部出力端子９Ｂが接続される配線パターン６Ａ２に接続されている。なお、ＳｉＣスイッチング素子１Ｂの詳細構造については、下記で詳細に説明する。
モジュールケース１０は、放熱ベース１１に固定されており、内部がシリコーンゲル３で満たされている。
図２は図１のＳｉＣ素子搭載部１１０を拡大したものである。ＳｉＣ素子１Ｂの表面周辺部には樹脂材２Ａ，２Ｂが配置されており、ＳｉＣ素子１Ｂの端部の樹脂材の厚さが急峻に立ち上がって厚くなった構造をしている。ここで、ＳｉＣ素子１Ｂの端部とは、素子の終端構造領域をいう。一般に、Ｓｉ素子の終端構造領域は、素子外側端面から内側に２ｍｍ程度の範囲である。一方、耐圧３ｋＶ以上のＳｉＣ素子の場合、素子のアクティブ領域を確保するために、終端構造領域はＳｉ素子の終端構造領域よりも狭い範囲とすることが好ましい。
図２のＳｉＣ素子端部１２０のより詳細な構造を図３に示す。ＳｉＣ素子１Ｂは、接合層５Ａと接続される電極７Ｃ、電極７Ａ、チャネルストッパ７Ｂ、無機層８、及びＳｉＣ層２５を備える。無機層８の上には順に、複数の樹脂層２Ｃ、２Ａ、２Ｂが配置されている。樹脂層は、少なくとも一つの層から構成されていれば、単層でも複数層でも良い。本実施形態においては、第一の層２Ａ、第二の層２Ｂ、第三の層３Ｃから構成される樹脂層を備える構成を説明する。
本発明に係わるＳｉＣ素子１Ｂの素子周縁部の終端構造領域には、ガードリング、ＦＬＲ、ＪＴＥ等を含めた電界緩和構造が設けられている（詳細は省略する）。この領域で最も電界が集中するのは図中Ｌで示した領域であり、この領域に厚膜の絶縁層を配置する必要がある。
終端構造領域の各種構成を図４、５、６に示す。図４、５は、素子の少なくとも４つのコーナ部に位置する樹脂層の最上層の外側端面が素子端面よりも内側である構成、図６は、素子の周縁部全周の樹脂層の最上層の外側端部が素子端面よりも内側に位置する構成を示す。ここで、樹脂層のうち無機層側の層を最下層、シリコーンゲル側の層を最上層をという。なお、図示はしていないが、素子の４つのコーナ部に位置する樹脂層の全体の外側端部が素子端面よりも内側である構成や、素子の周縁部全周の樹脂層全体の外側端部が素子端面よりも内側に位置する構成であっても良い。具体的には、樹脂層の外側端部は素子端面より５０〜１５０μｍ程度内側であることが好ましい。
図４、図６において、ａ−１、ｂ−１はダイオード素子の場合、ａ−２、ｂ−２はスイッチング素子でゲート１Ｂ２及びセンスパッド１Ｂ３が素子周辺部に配置している場合、ａ−３、ｂ−３はスイッチング素子でゲートパッド１Ｂ３が素子中央領域に配置している場合の構成を示す。なお、これらは代表的な構成であり、本発明の対象はこれらに限定されることはない。
代表例として、ａ−３、ｂ−３の構成について図７、図８を用いて説明する。図７は、図４のａ−３について破線部で切断したときの円に囲まれた部分の断面図である。図８は、図６のｂ−３について破線部で切断したときの円に囲まれた部分の断面図である。図７、図８いずれも、半導体素子のコーナ部に配置された樹脂層の最上層の外側の端部が、半導体素子の端面よりも内側に位置している。素子をセラミックス回路基板に接合する工程では、カーボン製等のジグの所定の開口部に接合材と素子を落とし込み、位置決めしてから加熱処理する手法が多く適用されている。この際、樹脂層が熱膨張して外側に張り出すと、ジグと干渉して接合に不具合が発生するおそれがある。特に、素子の４つのコーナ部は樹脂の熱膨張が大きい。したがってこの部分の樹脂層を予め除去しておくと不具合発生を抑止できる。樹脂層が熱膨張して外側に貼りだすことを効果的に抑制するためには、素子の全周の最上層樹脂の外側端面を素子内側にするとよい。
樹脂層としては、特に限定はないが、ポリアミドイミド樹脂、芳香族ポリアミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂等の少なくともいずれかを用いることが好ましい。本実施形態において、第三の層３Ｃは厚さ１０μｍ以下のポリイミドを用いている。無機層の上に形成される第三の層は、高耐熱性が必要とされるためである。
樹脂層の厚さは、５０μｍ〜５００μｍであることが好ましい。樹脂層を形成しない場合（厚さが０μｍ）の場合、ゲル中にゲル自体の絶縁破壊強度の５倍程度の電界が発生するが、樹脂層の厚さを５０μｍ以上とすることによりゲル自体の絶縁破壊強度と同程度まで最大電界を抑制することができる。一方、樹脂層の厚さを５００μｍ以上とすると、樹脂事態にクラックが発生しやすくなり、却って素子の耐圧性を損なうことになる。
また、本実施例のように樹脂層が複数の層から構成される場合、第二の層の厚さを厚くすると、ゲル中の最大電界を低減することができる。したがって、第二の層は、第一の層よりも厚いことが好ましい。
無機層としては、ＳｉＯ2を用いることが好ましい。ＳｉＣ素子は、終端構造領域に発生する電界強度がＳｉ素子に比べ大きいため、特性変動を避けるために、高純度膜を形成可能なシリコン酸化膜を使用することが好ましい。また、各部材の誘電率差が大きいと界面に電荷が蓄積しやすくなり、特性変動の原因となる。しかし、ＳｉＯ2の誘電率とシリコーンゲルの誘電率は近いため、ＳｉＣ素子表面からシリコーンゲルに至るまでの経路の誘電率の差を小さくすることができる。その結果、分極を抑制でき高耐圧のパワー半導体モジュールを提供できる。
さらに、樹脂層の誘電率は、無機層の誘電率以下であり、かつシリコーンゲルの誘電率以上であることが好ましい。誘電率が、無機層の誘電率以下であり、かつシリコーンゲルの誘電率以上である樹脂層を用いることにより、無機層からシリコーンゲルに至るまでの誘電率を緩やかに変化させることができる。その結果、電荷の蓄積による影響を抑えることができる。同様の理由から、樹脂層が複数の層から構成される場合、シリコーンゲル側の第二の層の誘電率は、無機層側の第一の層の誘電率よりも小さいことが好ましい。
ＳｉＯ2無機層はプラズマＣＶＤ法等による堆積手法で形成可能である。なお、ＳｉＯ2無機層の形成方法は、これに限定されず他の方法で形成してもいい。
（パワー半導体モジュールの製造方法）
本実施形態に係るパワー半導体モジュールの製造方法は、半導体素子を形成するＳｉＣウェハに樹脂層を配置し、表面に樹脂層が配置されたＳｉＣウェハを得る工程と、表面に樹脂層が配置されたＳｉＣウェハを個々のチップに切り離すダイシング工程と、を含む。
具体的な樹脂層の形成方法を図９で説明する。まず、前工程処理したウェハに樹脂体を貼り付ける。ここで、図９Ａに示すように、樹脂体は所定の形状に加工したポリイミド等のフィルム材２Ｂに接着層２Ａが付いた構成になっている。このフィルム材２Ｂの幅と厚さを変えることで、狭幅化及び厚膜化の仕様を調整することができる。接着層２Ａには熱可塑性ポリアミドイミドのように高温で軟化する耐熱性樹脂を用いる。ウェハ上に位置合せしながら樹脂体を所定の位置に載置し、ホットプレスで樹脂層２Ａの融点以上に加熱しながら加圧して接着する。樹脂の種類によって貼付け条件は異なるが、例えば、不活性雰囲気中、３２０℃、面圧０．３ＭＰａ、加圧時間３０秒である。
この後、ダイシングして素子を個片化し、目的の素子を得る。厚膜の樹脂体を貼り付けると、ウェハに反りが発生することがあり、ダイシングに悪影響が生じる。この場合には、ダイシング工程の前に、前記樹脂層のダイシングライン部に切れ込みを入れる工程により、図６Ｂに示すように、樹脂２Ｂに切れ込みを入れておくと反りは軽減できる。
また、反り軽減のためには図１１のように、ダイシングライン部の２Ｂを予め除去した樹脂体を用いても良い。
以上のように、第一の実施形態によれば、狭幅で急峻に膜厚が立ち上がった断面形状を有する樹脂層を素子周辺部に形成することが可能となる。その結果、電界強度の強い終端構造領域の電界を緩和しつつ、素子のアクティブ領域の面積を拡大できる。また、素子端部に設けた樹脂層により電界強度を緩和できるため、耐圧を確保できる。
（第二の実施形態）
本発明の第二の実施形態に係わるＳｉＣ素子を図４、図６を用いて説明する。第一の実施形態と異なるのは、樹脂層２Ａ、２Ｂにポリイミド系あるいはエポキシ系の感光性樹脂を用いている点である。第一の実施形態と同様な構成は説明を省略する。
図１２を用いて第二の実施形態に係る樹脂層の形成方法を説明する。図１２は樹脂層の形成方法のプロセスを示す。まず、各種の前工程処理を施したＳｉＣウェハの表面に、第一の感光性樹脂を配置する（工程１）。液状樹脂の塗布、樹脂フィルムを貼り付け等によりＳｉＣウェハ表面への感光性樹脂の配置することができる。次いで、所定のパターンマスクを用いて露光する（工程２）。図１２では、露光部が現像後に残るネガ型のイメージとしているが、ポジ型を応用しても良い。次いで、第二の感光性樹脂を工程１と同様に配置し（工程３）、所定のパターンマスクを用いて露光する（工程４）。第一と第二の感光性樹脂は、同じ樹脂材料でも、異なる樹脂材料を組み合わせてもどちらでもよい。その後第一、第二の感光性樹脂層を一括して現像し（工程５）、加熱硬化後（図示せず）、ダイシングして（工程６）、所望の構成の素子を得る。ホトリソプロセスを適用できる感光性樹脂の厚さは、現状厚くても４０μｍ程度であるため、５０μｍ以上の膜厚を得るためには、第一、第二の複数層構成にする必要がある。
感光性の樹脂層を用いることにより、樹脂層を特定の場所に形成することが容易となる。したがって、第二の実施形態によれば、狭幅で急峻に膜厚が立ち上がった断面形状を有する樹脂層を、高精度に樹脂形状を制御しながら素子周辺部に形成することが可能となる。
以上、上述したように、本発明を用いることによって、耐圧特性を確保しつつ、アクティブ面積を広くしたＳｉＣ素子搭載パワー半導体モジュールを提供することが可能となる。
１Ａ…ダイオード素子、１Ｂ…スイッチング素子、１Ｂ１…主電流パッド、１Ｂ２…ゲートパッド、１Ｂ３…センスパッド、２Ａ…最外部樹脂層に接する内側の樹脂層、２Ｂ…最外部樹脂層、２Ｃ…最下部樹脂層、３…シリコーンゲル、４Ａ…主電流を流すワイヤー、４Ｂ…ゲートやセンス用ワイヤー、５…接合層、６…セラミックス回路基板、６Ａ１、６Ａ２…配線パターン、６Ｂ…セラミックス絶縁板、６Ｃ…金属パターン、７…切り込み、８…開口、９…貼り付け樹脂体、１０…ウェハ、１１…ダイシングライン、１２…第一感光性樹脂膜、１３…第二感光性樹脂膜

Claims (14)

  1. 周縁部に終端構造領域を有するＳｉＣからなる半導体素子と、
    前記半導体素子を封止するシリコーンゲルと、
    前記終端構造領域上に配置された無機層と、
    前記無機層と前記シリコーンゲルとの間に配置された樹脂層と、を備えるパワー半導体モジュールであって、
    前記樹脂層は、少なくとも一つの層から構成され、
    前記半導体素子のコーナ部に配置された前記樹脂層の最上層の外側端部は、前記半導体素子の端面よりも内側に位置していることを特徴とするパワー半導体モジュール。
  2. 請求項１に記載のパワー半導体モジュールであって、
    前記樹脂層の内側端部は、急峻に膜厚が立ち上がった形状であることを特徴とするパワー半導体モジュール。
  3. 請求項１に記載のパワー半導体モジュールであって、
    前記樹脂層の厚さは、５０μｍ以上５００μｍ以下であることを特徴とする半導体装置。
  4. 請求項３に記載のパワー半導体モジュールであって、
    前記樹脂層は、前記無機層上に配置される第一の層と、前記第一の層上に配置される第二の層と、を含み、
    前記第二の層は、前記第一の層よりも厚いことを特徴とするパワー半導体モジュール。
  5. 請求項１に記載のパワー半導体モジュールであって、
    前記樹脂層は、感光性樹脂を含むことを特徴とするパワー半導体モジュール。
  6. 請求項１に記載のパワー半導体モジュールであって、
    前記樹脂層の誘電率は、前記無機層の誘電率以下であり、かつ前記シリコーンゲルの誘電率以上であることを特徴とするパワー半導体モジュール。
  7. 請求項４に記載のパワー半導体モジュールであって、
    前記第二の層の誘電率は、前記第一の層の誘電率よりも小さいことを特徴とするパワー半導体モジュール。
  8. 請求項１に記載のパワー半導体モジュールであって、
    前記無機層はＳｉＯ2からなることを特徴とするパワー半導体モジュール。
  9. 請求項１に記載のパワー半導体モジュールであって、
    前記半導体素子は、ダイオード素子、スイッチング素子の少なくともいずれかであることを特徴とするパワー半導体モジュール。
  10. 請求項１に記載のパワー半導体モジュールであって、
    前記半導体素子のコーナ部に配置された前記樹脂層の外側端部は、前記半導体素子の端面よりも内側に位置していることを特徴とするパワー半導体モジュール。
  11. 請求項１に記載のパワー半導体モジュールであって、
    前記樹脂層の最上層の外側端部は、前記半導体素子の端面よりも内側に位置していることを特徴とするパワー半導体モジュール。
  12. 請求項１に記載のパワー半導体モジュールであって、
    前記樹脂層の外側端部は、前記半導体素子の端面よりも内側に位置していることを特徴とするパワー半導体モジュール。
  13. 請求項１ないし９のいずれかに記載のパワー半導体モジュールの製造方法であって、
    前記半導体素子を形成するＳｉＣウェハに前記樹脂層を配置し、表面に前記樹脂層が配置されたＳｉＣウェハを得る工程と、
    表面に前記樹脂層が配置されたＳｉＣウェハを個々のチップに切り離すダイシング工程と、を含むことを特徴とするパワー半導体モジュールの製造方法。
  14. 請求項１３に記載のパワー半導体モジュールの製造方法であって、
    前記ダイシング工程の前に、前記樹脂層のダイシングライン部に切れ込みを入れる工程を含むことを特徴とするパワー半導体モジュールの製造方法。
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JP6822056B2 (ja) * 2016-10-18 2021-01-27 富士電機株式会社 半導体装置およびモジュール型半導体装置

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JP4401527B2 (ja) * 2000-04-03 2010-01-20 イビデン株式会社 半導体チップの製造方法
JP5607339B2 (ja) * 2009-11-05 2014-10-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2012045659A (ja) * 2010-08-26 2012-03-08 Yamaha Corp Ｍｅｍｓトランスデューサの製造方法
JP5600698B2 (ja) * 2012-03-14 2014-10-01 株式会社 日立パワーデバイス ＳｉＣ素子搭載パワー半導体モジュール

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