JP2018037674A - Semiconductor device - Google Patents

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磯部 敦生
Atsuo Isobe
敦生 磯部
荒井 康行
Yasuyuki Arai
康行 荒井
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株式会社半導体エネルギー研究所
Semiconductor Energy Lab Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a transistor including an oxide semiconductor and a transistor including semiconductor material other than an oxide semiconductor are stacked and that has a new structure, and a semiconductor device in which a semiconductor element and a capacitor are formed efficiently.SOLUTION: Provided is a semiconductor device having a structure in which a first semiconductor element layer including a transistor formed using semiconductor material other than an oxide semiconductor, such as silicon, and a second semiconductor element layer including a transistor formed using an oxide semiconductor are laminated. A capacitive element is formed using a wiring layer or using a conductive film or an insulating film which is in the same layer as a conductive film or an insulating film of the second semiconductor element layer.SELECTED DRAWING: Figure 1

Description

発明の技術分野は、半導体装置に関する。 Technical Field The invention relates to a semiconductor device. ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。 Here, the semiconductor device is intended to refer to elements and devices in general which function by utilizing semiconductor characteristics.

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。 Technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. 該トランジスタは集積回路(IC)などの電子デバイスに広く応用されている。 The transistor is widely applied to electronic devices such as an integrated circuit (IC). トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, an oxide semiconductor has been attracting attention as alternative materials.

例えば、インジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含むアモルファス酸化物(In−Ga−Zn−O系アモルファス酸化物)からなる半導体薄膜を用いたトランジスタが開示されている(特許文献1参照)。 For example, indium (In), gallium (Ga), and amorphous oxide (In-Ga-Zn-O-based amorphous oxide) transistor including a semiconductor thin film made of has been disclosed (patent including zinc (Zn) references 1).

特開2006−165529号公報 JP 2006-165529 JP

集積回路(IC)などの半導体装置は、単結晶シリコンなどからなる半導体素子の微細化および高集積化を経て高性能化(例えば、動作速度高速化や低消費電力化など。)を図ってきた。 A semiconductor device such as an integrated circuit (IC), has the aim of miniaturization and high integration of performance through the semiconductor elements made of single crystal silicon (e.g., operating speed faster and lower power consumption, etc..) . しかし、半導体素子の微細化および高集積化が進むにつれて、半導体装置の消費電力において、トランジスタがオフ時の電流(オフ電流またはリーク電流と呼ぶ)に起因する消費電力が増大し、無視できないものになってきた。 However, miniaturization and high integration of semiconductor devices advances, the power consumption of the semiconductor device, to those transistors power consumption increases due to the off-state current (referred to as off-state current or leakage current), can not be ignored made to have.

ここで、上記のようなバンドギャップが広い、酸化物半導体を用いたトランジスタは、 Here, the band gap as described above is large, the transistor including an oxide semiconductor,
単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタと比較してオフ電流が極めて小さいという特徴がある。 Off-current as compared to a transistor including a semiconductor material other than an oxide semiconductor, such as single crystal silicon is characterized in that extremely small. 一方、単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタと比較すると、動作の高速性においては、酸化物半導体を用いたトランジスタは十分とは言えない。 On the other hand, when compared with a transistor using a semiconductor material other than an oxide semiconductor, such as single crystal silicon, in the high speed of operation, the transistor including an oxide semiconductor is not sufficient.

そこで、開示する発明の一態様は、酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。 Accordingly, one embodiment of the disclosed invention is a transistor including an oxide semiconductor, by laminating a transistor including a semiconductor material other than an oxide semiconductor, an object of thereof is to provide a semiconductor device having a novel structure to. また、消費電力の低減が図られた、新たな構造の半導体装置を提供することを目的の一とする。 Also, low power consumption is achieved, it is an object to provide a semiconductor device having a novel structure.

また、当該半導体装置において、半導体素子と容量素子とが効率よく形成された半導体装置を提供することを目的の一とする。 Further, in the semiconductor device, it is an object to provide a semiconductor device comprising a semiconductor element and a capacitive element are efficiently formed.

本発明の一態様は、シリコンなどの酸化物半導体以外の半導体材料を用いて形成されるトランジスタを含む第1の半導体素子層と、酸化物半導体を用いて形成されるトランジスタを含む第2の半導体素子層との積層構造に係る半導体装置であり、配線層、または第2 One aspect of the present invention, the second semiconductor including a first semiconductor element layer including a transistor formed using a semiconductor material other than an oxide semiconductor such as silicon, a transistor formed using an oxide semiconductor a semiconductor device according to the layered structure of the element layer, the wiring layer, or the second
の半導体素子層に含まれる導電膜または絶縁膜と同じ層の導電膜または絶縁膜を用いて容量素子を設ける。 Providing the capacitor using a conductive film or an insulating film of the conductive film or the same layer as the insulating film included in the semiconductor device layer. 例えば、次のような構成を採用することができる。 For example, it is possible to adopt the following configuration.

開示する発明の一態様は、第1の半導体材料にチャネル形成領域が設けられる第1のトランジスタと、第1のトランジスタの上に形成された配線と、第1のトランジスタの上に形成された第2のトランジスタと、第1のトランジスタの上に形成された容量素子と、を含み、第2のトランジスタは、配線の上に形成された第1の絶縁膜と、第1の絶縁膜の上に形成された第2の半導体材料からなる膜と、第2の半導体材料からなる膜の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第2の半導体材料からなる膜と重畳して形成されたゲート電極と、第2の半導体材料からなる膜の上面の一部に接して形成されたソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて形成された第1の電極と、ゲート絶 First embodiment of the disclosed invention includes a first transistor in which a channel formation region is provided in a first semiconductor material, a wiring formed on the first transistor, formed on the first transistor and second transistor, and a capacitor element formed on the first transistor, wherein the second transistor, a first insulating film formed on the wiring, on the first insulating film a film made of a second semiconductor material formed, a gate insulating film formed on a film made of a second semiconductor material, so as to overlap with the film made of a second semiconductor material through a gate insulating film a gate electrode formed, a source electrode and a drain electrode formed in contact with part of the upper surface of the film made of the second semiconductor material, a capacitive element, a conductive film of the same layer as the line a first electrode formed Te, gate insulating 膜と同じ層の絶縁膜を用いて形成された、第2の絶縁膜と、ゲート電極と同じ層の導電膜を用いて形成された第2の電極と、を有する半導体装置である。 Formed using an insulating film of the same layer as the layer is a semiconductor device having a second insulating film, a second electrode formed using a conductive film having the same layer as the gate electrode.

また、上記において、第2の電極は、ソース電極またはドレイン電極と電気的に接続されてもよい。 In the above, the second electrode may be electrically connected to the source electrode or the drain electrode. また、第1の電極は、ソース電極またはドレイン電極と電気的に接続されてもよい。 The first electrode may be connected to a source electrode or a drain electrode electrically. また、容量素子は、第1の電極と、第1の絶縁膜と、第2の絶縁膜と、第2の電極と、を含んで構成されてもよい。 The capacitor includes a first electrode, a first insulating film, a second insulating film, a second electrode may be configured to include.

開示する発明の他の一態様は、第1の半導体材料にチャネル形成領域が設けられる第1 Another embodiment of the disclosed invention is a channel formation region is provided in the first semiconductor material 1
のトランジスタと、第1のトランジスタの上に形成された配線と、第1のトランジスタの上に形成された第2のトランジスタと、第1のトランジスタの上に形成された容量素子と、を含み、第2のトランジスタは、配線の上に形成された第1の絶縁膜と、第1の絶縁膜の上に形成された第2の半導体材料からなる膜と、第2の半導体材料からなる膜の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第2の半導体材料からなる膜と重畳して形成されたゲート電極と、第2の半導体材料からなる膜の上面の一部に接して形成されたソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて形成された第1の電極と、第1の絶縁膜と同じ層の絶縁膜を用いて形成された、第2の絶縁膜と、ソース電極およびド Wherein the transistor, a wiring formed over the first transistor, a second transistor formed over the first transistor, and a capacitor element formed on the first transistor, and second transistor, a first insulating film formed on the wiring, and the film made of a second semiconductor material formed on the first insulating film, a film made of a second semiconductor material a gate insulating film formed above, a gate electrode formed so as to overlap with the membrane made of a second semiconductor material through a gate insulating film, in contact with part of the upper surface of the film made of the second semiconductor material anda source electrode and a drain electrode formed Te, capacitor element includes a first electrode formed using a conductive film of the same layer as the line, the insulating film of the same layer as the first insulating film It formed with, a second insulating film, a source electrode and a de イン電極と同じ層の導電膜を用いて形成された第2の電極と、を有する半導体装置である。 A second electrode formed using a conductive film having the same layer as in the electrode, a semiconductor device having a.

また、上記において、第1の絶縁膜は、窒化シリコンを含む第3の絶縁膜と、第3の絶縁膜上に形成され、酸化シリコンを含む第4絶縁膜と、を有し、第4絶縁膜の第1の電極と重畳する領域に開口が形成されていてもよい。 In the above, the first insulating film, a third insulating film containing silicon nitride, is formed on the third insulating film, a fourth insulating film including silicon oxide, a fourth insulating the first electrode and may be opened is formed in a region overlapping the membrane.

また、上記において、第1の絶縁膜は、窒化シリコンを含む第3の絶縁膜と、第3の絶縁膜上に形成され、酸化シリコンを含む第4絶縁膜と、を有し、第3の絶縁膜および第4 In the above, the first insulating film, a third insulating film containing silicon nitride, is formed on the third insulating film, a fourth insulating film including silicon oxide, a third insulating film and the fourth
絶縁膜の第1の電極と重畳する領域に開口が形成されていてもよい。 Opening in a region overlapping with the first electrode of the insulating film may be formed.

また、上記において、第1のトランジスタの上に層間絶縁膜が形成され、配線および第1の電極は、層間絶縁膜に埋め込まれて露出した上面が概略同一の平面を形成していることが好ましい。 In the above, an interlayer insulating film is formed over the first transistor, wiring and the first electrode is preferably exposed upper surface is buried in the interlayer insulating film is formed to substantially the same plane .

開示する発明の他の一態様は、第1の半導体材料にチャネル形成領域が設けられる第1 Another embodiment of the disclosed invention is a channel formation region is provided in the first semiconductor material 1
のトランジスタと、第1のトランジスタの上に形成された配線と、第1のトランジスタの上に形成された第2のトランジスタと、第1のトランジスタの上に形成された容量素子と、を含み、第2のトランジスタは、配線と同じ層の導電膜を用いて形成されたゲート電極と、ゲート電極の上に形成されたゲート絶縁膜と、ゲート絶縁膜上にゲート電極と重畳して形成された第2の半導体材料からなる膜と、第2の半導体材料からなる膜の上面の一部に接して形成されたソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて形成された第1の電極と、ゲート絶縁膜と同じ層の絶縁膜を用いて形成された第1の絶縁膜と、ソース電極およびドレイン電極と同じ層の導電膜を用いて形成された第2の電極と、を有す Wherein the transistor, a wiring formed over the first transistor, a second transistor formed over the first transistor, and a capacitor element formed on the first transistor, and the second transistor includes a gate electrode formed using a conductive film of the same layer as the line, a gate insulating film formed on the gate electrode, which is formed to overlap with the gate electrode on the gate insulating film It includes a film made of a second semiconductor material, a source electrode and a drain electrode formed in contact with part of the upper surface of the film made of the second semiconductor material, a capacitive element, the conductive of the same layer as the wiring formed with a first electrode formed using the film, a first insulating film formed using the insulating film of the same layer as the gate insulating film, a conductive film of the same layer as the source electrode and the drain electrode Yusuke and second electrodes, the 半導体装置である。 Which is a semiconductor device.

また、上記において、第1のトランジスタの上に層間絶縁膜が形成され、配線、ゲート電極および第1の電極は、層間絶縁膜に埋め込まれて露出した上面が概略同一の平面を形成することが好ましい。 In the above, an interlayer insulating film is formed over the first transistor, a wiring, a gate electrode and the first electrode is the upper surface of the exposed buried in the interlayer insulating film to form a substantially the same plane preferable.

また、第1の半導体材料はシリコン半導体であることが好ましい。 Further, it is preferable that the first semiconductor material is silicon semiconductor. また、第2の半導体材料は酸化物半導体であることが好ましく、In、GaおよびZnを含んでなることがさらに好ましい。 It is preferable that the second semiconductor material is an oxide semiconductor, In, and further preferably comprising Ga and Zn.

また、本明細書等において、「概略同一」の用語は、厳密には同一でない場合も包含する意味で用いる。 Further, in this specification and the like, the term "substantially the same" is strictly used with the meanings encompasses if not identical. 例えば、「概略同一の平面」という表現は、複数の物質(金属、絶縁体など)を含む表面に同一の研磨処理を施して平坦化を図った平面における平坦性の程度を包含する。 For example, the expression "substantially the same plane" includes a plurality of materials (metals, such as insulators) the degree of flatness in the plane in which flatten underwent the same polishing treatment on the surface including.

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。 Incidentally, the terms "over" and "below" in this specification and the like, does not limit the positional relationship of the components are "directly on" or "directly under". 例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。 For example, the expression "a gate electrode over a gate insulating layer" does not exclude the case where a component is placed between the gate insulating layer and the gate electrode.

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。 Also, the term "electrode" or "wiring" in this specification and the like, does not limit the function of a component. 例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。 For example, "electrode" can be used as part of a "wiring", and vice versa. さらに、「電極」や「配線」の用語は、複数の「電極」や「 Furthermore, the term "electrode" or "wiring" plurality "electrode" or "
配線」が一体となって形成されている場合なども含む。 Wirings "also includes a case which is formed in an integrated manner.

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。 Functions of a "source" and "drain", and when transistor of opposite polarity is used, sometimes replaced with each other when the direction of current flow is changed in circuit operation. このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。 Therefore, in this specification, the terms "source" and "drain" is intended can interchange.

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。 Note that in this specification and the like, the term "electrically connected" includes the case where components are connected through an "object having any electric function". ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。 Here, "object having any electric function", as long as it can be transmitted and received electrical signals between connection target is not particularly restricted. 例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。 For example, an "object having any electric function", including the electrodes or wirings, the switching element such as a transistor, a resistor, an inductor, a capacitor, and an element with a variety of functions.

酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することができる。 A transistor including an oxide semiconductor, by laminating a transistor including a semiconductor material other than an oxide semiconductor, it is possible to provide a semiconductor device having a novel structure. また、当該新たな構造の半導体装置において、消費電力の低減を図ることができる。 In the semiconductor device of the new structure, it is possible to reduce power consumption. また、当該新たな構造の半導体装置において、半導体素子の高集積化を図ることができる。 In the semiconductor device of the new structure, it is possible to achieve high integration of semiconductor devices.

また、当該半導体装置において、半導体素子と容量素子とが効率よく形成された半導体装置を提供することができる。 Further, in the semiconductor device, it is possible to provide a semiconductor device comprising a semiconductor element and a capacitive element are efficiently formed.

半導体装置の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の作製方法の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a method for manufacturing a semiconductor device. 半導体装置の作製方法の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a method for manufacturing a semiconductor device. 半導体装置の作製方法の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a method for manufacturing a semiconductor device. 半導体装置の作製方法の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a method for manufacturing a semiconductor device. 半導体装置の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a semiconductor device. 半導体装置の作製方法の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a method for manufacturing a semiconductor device. 半導体装置の作製方法の一形態を説明する断面図。 Cross-sectional view illustrating one embodiment of a method for manufacturing a semiconductor device. 半導体装置の一形態を示す回路図及び斜視図。 Circuit diagram and a perspective view showing one embodiment of a semiconductor device. 半導体装置の一形態を示す回路図。 Circuit diagram showing an embodiment of a semiconductor device. 半導体装置の一形態を示す断面図。 Sectional view showing one embodiment of a semiconductor device. 半導体装置の構成の一例を示す図。 Drawing showing an example of the configuration of a semiconductor device. 半導体装置の構成の一例を示す図。 Drawing showing an example of the configuration of a semiconductor device. 半導体装置の構成の一例を示す図。 Drawing showing an example of the configuration of a semiconductor device. 半導体装置の構成の一例を示す図。 Drawing showing an example of the configuration of a semiconductor device. 半導体装置の構成の一例を示す図。 Drawing showing an example of the configuration of a semiconductor device. 電子機器を示す図。 Figure showing an electronic device.

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。 It will now be described in detail with reference to the drawings showing preferred embodiments of the invention disclosed herein. ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。 However, the invention disclosed herein is not limited to the following description, it that modes and details can be variously changed, is easily understood by those skilled in the art. また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Further, the invention disclosed herein are not to be construed as being limited to the description of the embodiments below.

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、 Incidentally, in each structure illustrated in drawings and the like, the position, size, range, etc., for easy understanding,
実際の位置、大きさ、範囲などを表していない場合がある。 The actual position, which may not represent the size, range, and the like. このため、開示する発明は、 Therefore, the disclosed invention is
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。 Necessarily, position disclosed in the drawings, and the like such as size, range.

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。 Incidentally, the "first" in the present specification and the like, "second", ordinal numbers such as "third" are appended that components are used in order to avoid confusion, not limitation of the number of to.

(実施の形態1) (Embodiment 1)
本実施の形態では、本発明の一態様に係る半導体装置および半導体装置の作製方法について、図1乃至図9を参照して説明する。 In this embodiment, a manufacturing method of a semiconductor device and a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS.

〈半導体装置の構成例〉 <Configuration example of a semiconductor device>
図1は、半導体装置の構成の一例を示す断面図である。 Figure 1 is a sectional view showing an example of a structure of a semiconductor device. 図1に示す半導体装置は、第1 The semiconductor device shown in FIG. 1, first
の半導体材料にチャネル形成領域が設けられるトランジスタ150と、トランジスタ15 A transistor 150 in which a channel formation region is provided in the semiconductor material, the transistor 15
0の上に形成された配線128aと、トランジスタ150の上に形成されたトランジスタ152と、トランジスタ150の上に形成された容量素子154と、を含んで形成される。 A wiring 128a formed on the 0, the transistor 152 formed over the transistor 150, a capacitor 154 which is formed over the transistor 150, is a comprise formation. 図1では、下部に第1の半導体材料を用いたトランジスタ150を含む第1の半導体素子層110を有し、上部に第2の半導体材料を用いたトランジスタ152、および容量素子154の一部を含む第2の半導体素子層130を有する構成としている。 In Figure 1, it comprises a first semiconductor element layer 110 including a transistor 150 including a first semiconductor material in a lower portion, a transistor 152 with a second semiconductor material in an upper portion, and a portion of the capacitor 154 It has a configuration having a second semiconductor element layer 130 including. また、第1の半導体素子層110と第2の半導体素子層130は間に形成された配線層120を介して電気的に接続されている。 The first semiconductor element layer 110 and the second semiconductor element layer 130 is electrically connected through a wiring layer 120 formed between. また、図1に示す半導体装置は、トランジスタ150とトランジスタ152と容量素子154とを、一つずつ有する構成として示しているが、それぞれ複数有する構成としてもよい。 Further, the semiconductor device shown in FIG. 1, a transistor 150 and a transistor 152 and a capacitor 154 is shown as configured to have one by one, or a plurality with each configured.

ここで、第1の半導体材料と第2の半導体材料とは異なる禁制帯幅を持つ材料とすることが好ましい。 Here, it is preferable that the materials having different band gaps and the first semiconductor material and the second semiconductor material. 第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることが好ましい。 The first semiconductor material is a semiconductor material other than an oxide semiconductor, it is preferable that the second semiconductor material is an oxide semiconductor. 酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。 As the semiconductor material other than an oxide semiconductor, for example, silicon, germanium, silicon germanium, may be used silicon carbide, gallium arsenide, or the like and it is preferable to use a single crystal semiconductor. このような半導体材料を用いたトランジスタは、高速動作が容易である。 A transistor including such a semiconductor material can operate at high speed easily. 一方で、酸化物半導体を用いたトランジスタは、その特性によりオフ電流が極めて小さい。 On the other hand, a transistor including an oxide semiconductor is extremely small off current owing to its characteristics.

なお、トランジスタ150およびトランジスタ152は、nチャネル型トランジスタ、 The transistor 150 and transistor 152, n-channel transistor,
pチャネル型トランジスタのいずれも用いることができる。 Both of the p-channel transistor can be used. ここでは、トランジスタ15 In this case, the transistor 15
2はnチャネル型トランジスタとして説明する。 2 will be described as n-channel transistor.

第1の半導体素子層110に設けられたトランジスタ150は、半導体基板100に設けられたチャネル形成領域102と、チャネル形成領域102を挟むように半導体基板1 Transistor 150 provided in the first semiconductor element layer 110 includes a channel formation region 102 provided in a semiconductor substrate 100, the semiconductor substrate so as to sandwich the channel forming region 102 1
00に設けられた不純物領域104aおよび不純物領域104b(ソース領域またはドレイン領域とも記す場合がある。)と、不純物領域104aおよび不純物領域104bに接する金属化合物領域106と、チャネル形成領域102上に設けられたゲート絶縁膜10 00 (sometimes also referred to as a source region or a drain region.) Impurity regions 104a and impurity regions 104b provided with a metal compound regions 106 in contact with the impurity regions 104a and impurity regions 104b, provided over the channel formation region 102 a gate insulating film 10
8と、チャネル形成領域102と重畳してゲート絶縁膜108上に設けられたゲート電極111と、を有する。 A 8, a gate electrode 111 provided to overlap with the channel formation region 102 is formed over the gate insulating film 108. なお、不純物領域104aの不純物濃度は、不純物領域104bの不純物濃度より低い。 The impurity concentration of the impurity regions 104a is lower than the impurity concentration of the impurity regions 104b.

なお、ゲート電極111を挟んだ不純物領域104a、不純物領域104bおよび金属化合物領域106の一方は、トランジスタ150のソース領域(またはドレイン領域)として機能し、ゲート電極111を挟んだ不純物領域104a、不純物領域104bおよび金属化合物領域106の他方は、トランジスタ150のドレイン領域(またはソース領域)として機能しうる。 The impurity regions 104a sandwiching the gate electrode 111, one of the impurity regions 104b and the metal compound region 106 functions as a source region of the transistor 150 (or drain region), the impurity regions 104a sandwiching the gate electrode 111, the impurity regions the other 104b and the metal compound region 106 can function as the drain region of the transistor 150 (or the source region). よって、不純物領域104a、不純物領域104bおよび金属化合物領域106をまとめてソース領域またはドレイン領域と記す場合がある。 Therefore, there is a case where the impurity regions 104a, collectively impurity regions 104b and the metal compound region 106 referred to as a source region or a drain region. また、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。 Further, in order to explain the connection of a transistor, it may be expressed as a source electrode and a drain electrode including a source region and a drain region. つまり、本明細書において、ソース電極との記載には、ソース領域が含まれ、ドレイン電極との記載には、ドレイン領域が含まれうる。 That is, in this specification, the term source electrode, include a source region, a description of the drain electrode may include a drain region.

ここで、ゲート電極111の側面にはサイドウォール絶縁膜107が設けられている。 Here, the sidewall insulating film 107 is provided on a side surface of the gate electrode 111.
不純物領域104aはサイドウォール絶縁膜107と重畳して設けられているが、不純物領域104bはサイドウォール絶縁膜107と重畳しないように設けられている。 Impurity regions 104a is provided to overlap with the sidewall insulating film 107, but the impurity regions 104b is provided so as not to overlap with the sidewall insulating film 107. このように、サイドウォール絶縁膜107を設け、不純物濃度の異なる不純物領域104aおよび不純物領域104bを設けることで、トランジスタ150のトランジスタ特性の向上を図ることができる。 Thus, the sidewall insulating film 107 is provided, by providing the different impurity regions 104a and impurity regions 104b impurity concentration, it is possible to improve the transistor characteristics of the transistor 150. なお、トランジスタ150がサイドウォール絶縁膜107を有しない構成とすることもできる。 It is also possible to transistor 150 does not have a sidewall insulating film 107.

さらに、金属化合物領域106の一方の上に接して接続電極112aが設けられており、金属化合物領域106の他方の上に接して接続電極112bが設けられている。 Furthermore, one of the contact with on the connecting electrode 112a of the metal compound region 106 is provided, connecting electrodes 112b are provided on and in contact with the other metal compound regions 106. ここで、接続電極112aおよび接続電極112bは、トランジスタ150のソース電極およびドレイン電極としても機能する。 Here, the connection electrode 112a and the connection electrode 112b serves as a source electrode and a drain electrode of the transistor 150. さらに接続電極112aの上に接して配線114aが設けられており、接続電極112bの上に接して配線114bが設けられている。 Is provided with a wiring 114a on and in contact with the further connecting electrode 112a, a wiring 114b is provided on and in contact with the connection electrode 112b.

また、半導体基板100上にはトランジスタ150を囲むように素子分離絶縁層101 Further, the element isolation insulating layer 101 so as to surround the transistor 150 on the semiconductor substrate 100
が設けられている。 It is provided. また、トランジスタ150上に、配線114aおよび配線114bの上面が露出するように、層間絶縁膜103が設けられている。 Further, over the transistor 150, so that the upper surface of the wiring 114a and the wiring 114b is exposed, is provided an interlayer insulating film 103. ここで、層間絶縁膜103 Here, the interlayer insulating film 103
は単層で形成されているが、必ずしも単層とする必要はなく、2層以上の積層構造としても良い。 It is formed in a single layer, not necessarily a single layer, or a stacked structure including two or more layers. 例えば、接続電極112aおよび接続電極112bと同じ膜厚の層間絶縁膜と、 For example, an interlayer insulating film having the same thickness as the connecting electrode 112a and the connection electrode 112b,
配線114aおよび配線114bと同じ膜厚の層間絶縁膜の積層構造とすることもできる。 It may be a laminated structure of the interlayer insulating film having the same thickness as the wiring 114a and the wiring 114b.

第1の半導体素子層110の上に形成される配線層120は、層間絶縁膜103、配線114aおよび配線114bの上に形成された層間絶縁膜122と、層間絶縁膜122上に形成された層間絶縁膜124と、層間絶縁膜122および層間絶縁膜124に埋め込まれるように形成された接続電極126、配線128aおよび電極128bと、を有する。 Wiring layer 120 formed on the first semiconductor element layer 110, an interlayer insulating film 103, an interlayer insulating film 122 formed on the wiring 114a and the wiring 114b, are formed on the interlayer insulating film 122 layers having an insulating film 124, an interlayer insulating film 122 and the interlayer insulating film connection electrode 126 formed so as to be embedded in the 124, and the wiring 128a and the electrode 128b, a.
配線128aおよび電極128bは、層間絶縁膜124から上面が露出するように設けられており、同じ層の導電膜を用いて形成されている。 Wire 128a and the electrode 128b is provided so that the upper surface is exposed from the interlayer insulating film 124 is formed using a conductive film in the same layer. なお、本明細書等において、「同じ層」の用語は、同一の材料および同一の工程を用いて形成された層を意味するものとし、 Note that in this specification and the like, the term "the same layer" is intended to mean a layer which is formed using the same materials and the same process,
必ずしも当該層の膜厚または当該層の断面図における高さが一致することを意味するものではない。 Does not necessarily mean that the height in the cross-sectional view of the film thickness or the layer of the layer coincide.

ここで、層間絶縁膜122、配線128aおよび電極128bの上面は、概略同一の平面を形成することが好ましい。 Here, the interlayer insulating film 122, the upper surface of the wiring 128a and the electrode 128b, it is preferable to form substantially the same plane.

また、接続電極126は、配線114aの上面と接するように設けられており、配線1 The connection electrode 126 is provided in contact with the upper surface of the wiring 114a, the wiring 1
28aは接続電極126の上面と接するように設けられている。 28a is provided in contact with the upper surface of the connection electrode 126. つまり、配線128aは接続電極126を介してトランジスタ150と電気的に接続されている。 That is, the wiring 128a is electrically connected to the transistor 150 via the connection electrode 126. ただし、開示する発明は図1に示す構成に限られるものではなく、接続電極126および配線128aは、半導体装置の回路構成に合わせてトランジスタ150のゲート電極、ソース電極またはドレイン電極と適宜接続することができる。 However, the disclosed invention is not limited to the configuration shown in FIG. 1, the connection electrode 126 and the wiring 128a, the gate electrode of the transistor 150 in accordance with the circuit configuration of the semiconductor device, to be connected appropriately to the source or drain electrode can.

ここで、配線層120は、層間絶縁膜122と層間絶縁膜124の積層構造で形成されているが、必ずしもこのような積層構造とする必要はなく、単層構造としても良いし、3 Here, the wiring layers 120 are formed in the laminated structure of the interlayer insulating film 122 and the interlayer insulating film 124 need not necessarily be such a laminated structure, may have a single-layer structure, 3
層以上の積層構造としても良い。 It may be more layered structure layers. 例えば、層間絶縁膜122上に、接続電極126と同じ膜厚の層間絶縁膜と、配線128aおよび電極128bと同じ膜厚の層間絶縁膜を積層する構造とすることもできる。 For example, it on the interlayer insulating film 122, an interlayer insulating film having the same thickness as the connecting electrode 126, it may be a structure of stacking the interlayer insulating film having the same thickness as the wiring 128a and the electrode 128b.

配線層120の上に形成される第2の半導体素子層130は、層間絶縁膜124、配線128aおよび電極128bの上に形成された下地絶縁膜132aと、下地絶縁膜132 The second semiconductor element layer 130 formed on the wiring layer 120, and the base insulating film 132a formed on the interlayer insulating film 124, the wiring 128a and the electrode 128b, the base insulating film 132
a上に形成された下地絶縁膜132bと、下地絶縁膜132b上に形成されたトランジスタ152と、下地絶縁膜132bおよびトランジスタ152上に形成された保護絶縁膜1 And the base insulating film 132b formed on a, the base insulating film and the transistor 152 formed on 132b, the base insulating film 132b and the protective insulating film formed on the transistor 152 1
44と、保護絶縁膜144上に形成された層間絶縁膜146と、下地絶縁膜132a、下地絶縁膜132b、保護絶縁膜144および層間絶縁膜146に埋め込まれるように形成された接続電極148a、接続電極148b、配線149aおよび配線149bを有する。 And 44, a protective insulating film 144 interlayer insulating film 146 formed over the base insulating film 132a, the base insulating film 132b, the protective insulating film 144 and the interlayer insulating film 146 formed so as to be embedded in the connection electrodes 148a, connected with an electrode 148b, the wiring 149a and the wiring 149 b. 配線149aおよび配線149bは、層間絶縁膜146から上面が露出するように設けられており、同じ層の導電膜を用いて形成されている。 Wire 149a and the wiring 149b are provided so that the upper surface is exposed from the interlayer insulating film 146 is formed using a conductive film in the same layer.

また、接続電極148aは、配線128aの上面と接するように設けられており、配線149aは接続電極148aの上面と接するように設けられている。 The connection electrode 148a is provided in contact with the upper surface of the wiring 128a, the wiring 149a is provided in contact with the upper surface of the connecting electrode 148a. つまり、配線149 In other words, the wiring 149
aは接続電極148aを介してトランジスタ150と電気的に接続されている。 a is electrically connected to the transistor 150 via the connection electrode 148a.

第2の半導体素子層130に設けられたトランジスタ152は、下地絶縁膜132b上に設けられた酸化物半導体膜134と、酸化物半導体膜134上に形成されたゲート絶縁膜136aと、ゲート絶縁膜136aを介して酸化物半導体膜134と重畳して形成されたゲート電極138aと、少なくともゲート電極138aの側面に接するように形成されたサイドウォール絶縁膜140aと、酸化物半導体膜134の上面の少なくとも一部に接して形成されたソース電極(またはドレイン電極)142a、およびドレイン電極(またはソース電極)142bと、を有する。 The second semiconductor element layer 130 transistor 152 provided in the oxide semiconductor film 134 provided over the base insulating film 132b, a gate insulating film 136a which is formed over the oxide semiconductor film 134, the gate insulating film a gate electrode 138a that is formed to overlap with the oxide semiconductor film 134 via 136a, the side wall insulating films 140a formed in contact with the side surface of at least the gate electrode 138a, at least the top surface of the oxide semiconductor film 134 a portion on the source electrode formed in contact (or drain electrode) 142a, and a drain electrode (or source electrode) 142b, a. また、接続電極148bは、ソース電極142a The connection electrode 148b, a source electrode 142a
の上面と接するように設けられており、配線149bは接続電極148bの上面と接するように設けられている。 Is provided in contact with the upper surface, a wiring 149b is provided in contact with the upper surface of the connection electrode 148b. また、保護絶縁膜144はトランジスタ152を覆うように設けられている。 Further, the protective insulating film 144 is provided so as to cover the transistor 152. なお、トランジスタ152は、必ずしもサイドウォール絶縁膜140aを設けなくてもよい。 Note that the transistor 152 is not necessarily provided the sidewall insulating film 140a.

図1に示すように、酸化物半導体膜134は、ゲート電極138aと重畳するチャネル形成領域134cと、チャネル形成領域134cを挟んで形成され、チャネル形成領域1 As shown in FIG. 1, the oxide semiconductor film 134 has a channel forming region 134c that overlaps the gate electrode 138a, is formed to sandwich the channel forming region 134c, a channel formation region 1
34cよりも抵抗率の低い、不純物領域134aおよび不純物領域134bを含む。 Lower resistivity than 34c, including impurity regions 134a and impurity regions 134b. ソース電極142aは、不純物領域134aにおいて酸化物半導体膜134と接し、ドレイン電極142bは、不純物領域134bにおいて酸化物半導体膜134と接する。 The source electrode 142a is in the impurity regions 134a in contact with the oxide semiconductor film 134, the drain electrode 142b is in contact with the oxide semiconductor film 134 in the impurity regions 134b. ここで、 here,
不純物領域134aおよび不純物領域134bは、トランジスタ152のソース領域およびドレイン領域としても機能しうる。 Impurity regions 134a and impurity regions 134b may also function as a source region and a drain region of the transistor 152. 不純物領域134aおよび不純物領域134bは、 Impurity regions 134a and impurity regions 134b is
ゲート電極138aの形成後に、当該ゲート電極138aをマスクとして不純物元素の導入などを行うことによって、自己整合的に形成することができる。 After formation of the gate electrode 138a, by performing introduction of an impurity element the gate electrode 138a as a mask, it may be formed in a self-aligned manner.

酸化物半導体膜134に用いる酸化物半導体としては、少なくともインジウム(In) An oxide semiconductor used for the oxide semiconductor film 134, at least indium (In)
、亜鉛(Zn)またはスズ(Sn)のいずれかを含む。 Includes any of zinc (Zn) or tin (Sn). 特にInと亜鉛(Zn)を含むことが好ましい。 Particularly preferably contains In and zinc (Zn). また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。 As a stabilizer for reducing variation in electrical characteristics of a transistor using the oxide, it is preferable to have a gallium (Ga) in addition to them. また、スタビライザーとしてスズ(Sn)を有することが好ましい。 Further, it is preferable to have a tin (Sn) as a stabilizer. また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。 Further, it is preferable to have a hafnium (Hf) as a stabilizer. また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。 Further, it is preferable to have a zirconium (Zr) as a stabilizer.

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、 Moreover, as another stabilizer, a lanthanoid such as lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb) , dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb),
ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。 It may have lutetium (Lu).

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Sn−Zn For example, as the oxide semiconductor, indium oxide, tin oxide, zinc oxide, an In-Zn-based oxide is an oxide of two-component metal, an In-Mg-based oxide, an In-Ga-based oxide, ternary metal in-Ga-Zn-based oxide is an oxide of (also referred to IGZO), in-Sn-Zn
系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、 System oxide, In-Hf-Zn-based oxide, In-La-Zn-based oxide, In-Ce-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd-Zn-based oxide, In -sm-Zn-based oxide, In-Eu-Zn-based oxide, In-Gd-Zn-based oxide, In-Tb-Zn-based oxide, In-Dy-Zn-based oxide, In-Ho-Zn-based oxide, an In-Er-Zn-based oxide, an In-Tm-Zn-based oxide, an In-Yb-Zn-based oxide, an In-Lu-Zn-based oxide,
四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Sn−Hf−Zn系酸化物を用いることができる。 In-Sn-Ga-Zn-based oxide is a four-component metal oxide, In-Hf-Ga-Zn-based oxide can be used In-Sn-Hf-Zn-based oxide.

なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。 Here, for example, an In-Ga-Zn-based oxide means an oxide containing In, Ga and Zn as main components, the ratio of In, Ga, and Zn is not limited. また、InとGaとZn以外の金属元素が入っていてもよい。 In addition, it may contain a metal element other than In, Ga, and Zn.

また、酸化物半導体として、InMO (ZnO) (m>0、且つ、mは整数でない)で表記される材料を用いてもよい。 As the oxide semiconductor, InMO 3 (ZnO) m ( m> 0, and, m is not an integer) may be used as the oxide semiconductor. なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。 Incidentally, M represents Ga, Fe, one or more metal elements selected from Mn and Co.

酸化物半導体膜134として、InとGaの含有率がIn≦Gaの組成となる酸化物を用いる場合、安定した特性を備えた酸化物半導体膜とすることができる。 As the oxide semiconductor film 134, the case of using an oxide content of In and Ga is a composition of In ≦ Ga, it may be an oxide semiconductor film having stable characteristics. これは、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、In≦G This is because Ga is less likely to occur compared to oxygen deficiency formation energy greater oxygen deficiency and an In, an In ≦ G
aの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性を備えているためである。 Oxide having a composition of a is due to the provision of more stable characteristics than the oxide having a composition of In> Ga. このような酸化物としては、例えば、In:Ga:Zn=1:1:1、 As such an oxide, for example, In: Ga: Zn = 1: 1: 1,
またはIn:Ga:Zn=1:3:2の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。 Or In: Ga: Zn = 1: 3: In-Ga-Zn-based oxide of the second atomic ratio and may use an oxide in the vicinity of its composition.

また、酸化物半導体膜134として、InとGaの含有率がIn>Gaの組成となる酸化物を用いる場合、高い移動度を備えた酸化物半導体膜とすることができる。 Further, as the oxide semiconductor film 134, the case of using an oxide content of In and Ga is a composition of In> Ga, it may be an oxide semiconductor film having a high mobility. これは、酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備えているためである。 This is primarily the s orbital of heavy metals are contributing to the carrier conduction and tend overlapping s orbitals increases by increasing the content of In, a composition of In> Ga is an oxide semiconductor oxide is due to the provision of a higher mobility than an oxide having a composition of in ≦ Ga. このような酸化物としては、例えば、In:Ga:Zn=3:1:2、またはI As such an oxide, for example, In: Ga: Zn = 3: 1: 2 or I,
n:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。 n: Ga: Zn = 2: 1: atomic ratio of 3 In-Ga-Zn-based oxide or may be used an oxide in the vicinity of its composition.

また、酸化物半導体膜134は、複数の酸化物半導体膜が積層された構造でもよい。 The oxide semiconductor film 134 may be a plurality of oxide semiconductor films are stacked. 例えば、上記InとGaの含有率がIn≦Gaの組成となる酸化物を用いた酸化物半導体膜の上に、上記InとGaの含有率がIn>Gaの組成となる酸化物を用いた酸化物半導体膜が積層された構造としてもよい。 For example, the content of the In and Ga is over the oxide semiconductor film including an oxide having a composition of In ≦ Ga, an oxide in which the content of the In and Ga is a composition of In> Ga or an oxide semiconductor film are stacked. このように、ゲート絶縁膜136aと接しないバックチャネル側に安定した特性を備える酸化物半導体膜を用い、ゲート絶縁膜136aと接する側に高い移動度を備える酸化物半導体膜を用いることにより、トランジスタ152を、 Thus, an oxide semiconductor film having stable characteristics in the back channel side not in contact with the gate insulating film 136a, by using an oxide semiconductor film having higher mobility on the side in contact with the gate insulating film 136a, the transistor the 152,
高い移動度および高い信頼性を両立させたトランジスタとすることができる。 It may be a transistor which has both high mobility and high reliability.

ただし、酸化物半導体は、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。 However, the oxide semiconductor is not limited to, necessary semiconductor characteristics (e.g., mobility, threshold voltage, and variation) may be used as an appropriate composition according to. また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。 In order to obtain the needed semiconductor characteristics, the carrier concentration, the impurity concentration, the defect density, the atomic ratio of the metal element and oxygen, interatomic bond distance, it is preferable that the density, and the like as appropriate.

酸化物半導体膜134は水素などの不純物が十分に除去され、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。 The oxide semiconductor film 134 is sufficiently removing an impurity such as hydrogen, sufficient oxygen is supplied by oxygen is the state of supersaturation, it is preferably highly purified. 具体的には、酸化物半導体膜134の水素濃度は5×10 19 atoms/cm 以下、望ましくは5×10 18 atoms/cm 以下、より望ましくは5×10 17 atoms Specifically, the hydrogen concentration in the oxide semiconductor film 134 is 5 × 10 19 atoms / cm 3 or less, preferably 5 × 10 18 atoms / cm 3 or less, more preferably 5 × 10 17 atoms
/cm 以下とする。 / Cm 3 or less to be. なお、上述の酸化物半導体膜134中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectroscop Note that the hydrogen concentration in the oxide semiconductor film 134 described above, secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectroscop
y)で測定されるものである。 Is measured by y). このように、水素濃度が十分に低減されて高純度化され、 Thus, the highly purified hydrogen concentration is sufficiently reduced,
十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜134をトランジスタ152に用いることにより、例えば、室温(25 The oxide semiconductor film 134 which defect levels in the energy gap is reduced due to oxygen deprivation by using the transistor 152 by the supply of sufficient oxygen, for example, room temperature (25
℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1 Off-state current (here, a unit channel width (1 [mu] m) at ° C.) values ​​per) is 100 zA (1
zA(ゼプトアンペア)は1×10 −21 A)以下、望ましくは10zA以下となる。 zA (zeptoampere) is 1 × 10 -21 A) or less, preferably less than 10 zA. このように、i型化(真性化)または実質的にi型化された酸化物半導体膜134を用いることで、極めて優れたオフ電流特性のトランジスタ152を得ることができる。 In this manner, by using the i-type (intrinsic) or substantially i-type oxide semiconductor film 134, it is possible to obtain a transistor 152 with excellent off-state current characteristics.

また、酸化物半導体膜134は、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。 The oxide semiconductor film 134, it is preferable that the oxygen is often supersaturated state than the stoichiometric composition. ここで、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜134を包みこむように過剰酸素を含む絶縁膜を接して設けることが好ましい。 Since the oxygen is supplied sufficient oxygen is the state of supersaturation is preferably provided in contact with the insulating film containing excess oxygen to wrapping the oxide semiconductor film 134.
さらに、水素などの不純物が酸化物半導体膜134に侵入するのを防ぐために当該過剰酸素を含む絶縁膜を包むようにバリア膜として機能する絶縁膜を設けることが好ましい。 Further, it is preferable to provide an insulating film to which an impurity such as hydrogen serves as a barrier film so as to surround the insulating film including the excess oxygen in order to prevent from entering the oxide semiconductor film 134. そこで本実施の形態では、バリア膜として機能する下地絶縁膜132aと、過剰酸素を含む下地絶縁膜132bと、過剰酸素を含むゲート絶縁膜136aと、バリア膜として機能する保護絶縁膜144と、を用いる。 Then, in the present embodiment, the underlying insulating film 132a functioning as a barrier film, an underlying insulating film 132b containing excess oxygen, and the gate insulating film 136a containing excess oxygen, a protective insulating film 144 serving as a barrier film, an used.

また、酸化物半導体膜134は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。 The oxide semiconductor film 134, a single crystal (also referred to as polycrystal.) Polycrystalline or taking conditions such as amorphous.

本実施の形態において、酸化物半導体膜134のチャネル形成領域134cは、CAA In this embodiment, the channel formation region 134c of the oxide semiconductor film 134, CAA
C−OS(C Axis Aligned Crystalline Oxide Se C-OS (C Axis Aligned Crystalline Oxide Se
miconductor)膜であるのが好ましい。 Miconductor) it is preferably a membrane.

CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。 CAAC-OS film is not completely single crystal nor completely amorphous. CAAC−OS CAAC-OS
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。 Membranes, crystals having a crystal portion in the amorphous phase - which is an oxide semiconductor film of amorphous mixed phase structure. なお、 It should be noted that,
当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。 The crystal part, it is often fits inside a cube of less than 100nm side. また、透過型電子顕微鏡(TEM:Transmission Electron Micr Also, transmission electron microscope (TEM: Transmission Electron Micr
oscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。 An observation image obtained with oscope), a boundary between an amorphous portion and a crystal portion in the CAAC-OS film is not clear. また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう。)は確認できない。 In addition, the CAAC-OS film by TEM (also referred to as a grain boundary.) The grain boundaries can not be confirmed. そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。 Therefore, CAAC-OS film, a reduction in electron mobility due to the grain boundary is suppressed.

CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。 Crystal portion in the CAAC-OS film, c-axis is aligned in a direction parallel to the normal vector of or on the surface of the formation surface of the CAAC-OS film, and when viewed from the direction perpendicular to the ab plane triangle shaped or hexagonal atomic arrangement, the metal atom when viewed from the direction perpendicular to the c-axis is a layered manner or metal atoms and oxygen atoms are arranged in layers. なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。 Incidentally, between different crystal parts may have different directions of the a-axis and b-axis, respectively. 本明細書において、単に垂直と記載する場合、 In this specification, a simple term vertical,
85°以上95°以下の範囲も含まれることとする。 Also be that the included range from 85 ° to 95 °. また、単に平行と記載する場合、− In addition, a simple parallel, -
5°以上5°以下の範囲も含まれることとする。 Also to be included the scope of 5 ° to 5 °.

なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。 In the CAAC-OS film, distribution of crystal parts is not necessarily uniform. 例えば、CA For example, CA
AC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。 In the process of forming the AC-OS film, in the case where crystal growth occurs from a surface side of the oxide semiconductor film, in the vicinity of the surface to the vicinity of the formation surface may proportion of crystal parts is increased. また、C In addition, C
AAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。 By adding an impurity to the AAC-OS film, the crystal unit in the doped region is also amorphous.

CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。 c axis of the crystal portion in the CAAC-OS film, since aligned in a direction parallel to a normal vector of the normal vector or the surface of the formation surface of the CAAC-OS film, CAAC-OS film shape (formation face sometimes the different directions from each other by the cross-sectional shape) cross-sectional shape or surface of.
なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。 The direction of the c axis of the crystal unit is a direction parallel to the normal vector of or the surface of the forming surface when the CAAC-OS film was formed. 結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。 The crystal part is formed by performing a crystallization treatment by forming a film, or the like heat treatment after film formation.

CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。 CAAC-OS film transistor using a can, it is possible to reduce the change in electric characteristics due to irradiation with visible light or ultraviolet light. よって、当該トランジスタは、信頼性が高い。 Therefore, the transistor has high reliability.

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。 Note that part of oxygen included in the oxide semiconductor film may be substituted with nitrogen.

また、CAAC−OSのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。 In an oxide semiconductor having a crystal unit as CAAC-OS, it is possible to reduce the defects in the bulk can be obtained an oxide semiconductor or mobility of amorphous state if a surface flatness is improved . 表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、酸化物半導体膜134を形成する下地絶縁膜1 In order to improve the surface flatness, it is preferred to form an oxide semiconductor on a flat surface, specifically, the base insulating film to form an oxide semiconductor film 134 1
32bの表面の平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下となるようにするとよい。 The average surface roughness 32b surface (Ra) is 1nm or less, preferably 0.3nm or less, more preferably when made to be 0.1nm or less.

なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。 The value Ra is an extension to three dimensions so as to be able to apply the center line average roughness defined in JIS B0601 to the plane, obtained by averaging the absolute value of the deviation to the specific surface from the "reference plane "and can be expressed, it is defined by the following equation.

なお、上記において、S は、測定面(座標(x ,y )(x ,y )(x ,y In the above, S 0 is the measurement surface (coordinate (x 1, y 1) ( x 1, y 2) (x 2, y
)(x ,y )で表される4点によって囲まれる長方形の領域)の面積を指し、Z 1) refers to the area of a rectangular region) surrounded (by four points represented by x 2, y 2), Z 0
は測定面の平均高さを指す。 Refers to the average height of the measurement surface. Raは原子間力顕微鏡(AFM:Atomic Force Ra is an atomic force microscope (AFM: Atomic Force
Microscope)にて評価可能である。 Can be evaluated at the Microscope).

また、酸化物半導体膜134を、複数の酸化物半導体膜が積層された構造とする場合、 Further, an oxide semiconductor film 134, when a plurality of the oxide semiconductor film is a laminated structure,
結晶性の異なる酸化物半導体膜が積層された構造としてもよい。 It may be crystalline different oxide semiconductor film are stacked. すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはCAAC−OS膜を適宜組み合わせて積層した構造としてもよい。 That is, a single crystal oxide semiconductor film, a polycrystalline oxide semiconductor film, an amorphous oxide semiconductor film or CAAC-OS film may have a structure formed by laminating appropriately combined. 例えば、酸化物半導体膜134を2層の酸化物半導体膜の積層構造とする場合、少なくともどちらか一方に非晶質酸化物半導体膜を適用すると、酸化物半導体膜134の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。 For example, when a stacked structure of the oxide semiconductor film of the oxide semiconductor film 134 2-layer, an amorphous oxide semiconductor film for at least one, the internal stress or external of the oxide semiconductor film 134 stress relieve, variations in characteristics of a transistor is reduced, it is possible to further enhance the reliability of the transistor. 一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、 On the other hand, an amorphous oxide semiconductor is likely to absorb an impurity which serves as a donor, such as hydrogen, also,
酸素欠損が生じやすいためn型化されやすい。 Easy oxygen vacancies are n-type and is easily caused. このため、チャネル側に設ける酸化物半導体膜としては、CAAC−OS膜などの結晶性を有する酸化物半導体膜を適用することが好ましい。 Therefore, as the oxide semiconductor film provided on the channel side, it is preferable to apply the oxide semiconductor film having crystallinity such as a CAAC-OS film.

また、酸化物半導体膜134を3層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。 The oxide semiconductor film 134 is a three-layer or more layered structure or a structure sandwiching an oxide semiconductor film with an amorphous oxide semiconductor film having crystallinity multiple layers. また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。 Further, a structure may be employed for stacking the oxide semiconductor film and the amorphous oxide semiconductor film having crystallinity alternately.

なお、酸化物半導体膜134は非晶質であっても良いが、結晶性を有していても良い。 Note that the oxide semiconductor film 134 may be amorphous or may be crystalline.
結晶性を有する酸化物半導体層として、c軸配向を有した結晶性酸化物半導体(C Ax As the oxide semiconductor layer having crystallinity, the crystalline oxide semiconductor having a c-axis orientation (C Ax
is Aligned Crystalline Oxide Semiconduct is Aligned Crystalline Oxide Semiconduct
or:CAACとも呼ぶ)を用いることにより、トランジスタの信頼性を向上させることができるので、好ましい。 or: By using also called) and CAAC, it is possible to improve the reliability of the transistor, preferred.

具体的に、CAACは、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。 Specifically, CAAC is a non-single-crystal, seen from the direction perpendicular to the ab plane has a triangular, hexagonal, regular triangular or regular hexagonal atomic arrangement. なおかつ、CAACは、c軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。 Yet, CAAC, the phase metal atom in the c-axis direction is arranged in a layered, or, the phases of the metal atoms and oxygen atoms are arranged in a layered, including.

さらに、第2の半導体素子層130と配線層120にまたがって容量素子154が形成される。 Further, the capacitor 154 is formed over the wiring layer 120 and the second semiconductor element layer 130. 容量素子154は、電極128b、下地絶縁膜132a、ゲート絶縁膜136a Capacitor 154, the electrode 128b, the base insulating film 132a, a gate insulating film 136a
と同じ層の絶縁膜で形成された絶縁膜136bと、ゲート電極138aと同じ層の導電膜で形成された電極138bと、で構成される。 And the insulating film 136b formed of an insulating film of the same layer, and the electrode 138b formed of a conductive film of the same layer as the gate electrode 138a, in constructed. すなわち、電極128bは容量素子154 That is, the electrode 128b is capacitance element 154
の一方の電極として機能し、電極138bは容量素子154の他方の電極として機能し、 Functions as one electrode of the electrode 138b functions as the other electrode of the capacitor 154,
絶縁膜136bおよび下地絶縁膜132aは容量素子154の誘電体として機能することになる。 Insulating film 136b and the base insulating film 132a is made to function as a dielectric of the capacitor 154. ここで、下地絶縁膜132bの電極128bと重畳する領域に開口が形成されており、絶縁膜136bおよび電極138bは当該開口において、電極128bおよび下地絶縁膜132aと重畳するように形成される。 Here, are opened in a region overlapping with the electrode 128b of the base insulating film 132b is formed, the insulating film 136b and the electrode 138b in the opening, is formed so as to overlap with the electrode 128b and the base insulating film 132a. また、ゲート電極138aと同様に電極1 Similar to the gate electrode 138a electrode 1
38bも少なくとも側面に接してサイドウォール絶縁膜140bが設けられる。 38b also sidewall insulating film 140b is provided in contact with at least the side surface.

また、図1に示すようにトランジスタ152のドレイン電極142bが電極138bの上面と接するようにしてもよい。 The drain electrode 142b of the transistor 152 may be in contact with the upper surface of the electrode 138b, as shown in FIG. ただし、開示する発明は図1に示す構成に限られるものではなく、第1の半導体素子層110、配線層120および第2の半導体素子層130に含まれる、半導体素子、容量素子、配線などは、半導体回路の構成に合わせて適宜接続することができる。 However, the disclosed invention is not limited to the configuration shown in FIG. 1, the first semiconductor element layer 110, included in the wiring layer 120 and the second semiconductor element layer 130, a semiconductor element, a capacitor element, a wiring, or the like is It may be appropriately connected according to the configuration of the semiconductor circuit.

ここで、容量素子154を構成する、電極128b、絶縁膜136bおよび電極138 Here, in the capacitor 154, the electrode 128b, the insulating film 136b and the electrode 138
bは、それぞれ、配線128a、ゲート絶縁膜136aおよびゲート電極138aと同じ層で形成され、同一の材料および同一の工程で形成される。 b, respectively, wires 128a, are formed in the same layer as the gate insulating film 136a and the gate electrode 138a, it is formed of the same material and the same process. これにより、配線層120および第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程を増やすことなく容量素子154を形成することができ、半導体素子と容量素子を効率的に形成することができる。 Thus, it is possible to form the capacitor 154 without unnecessary steps in the process of forming the wiring layer 120 and the second transistor 150 of the semiconductor element layer 130, effectively forming a semiconductor element and a capacitive element be able to.

このように、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。 Thus, by providing the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using a single crystal silicon or the like When, it is possible to provide a semiconductor device having a novel structure using a transistor including an oxide semiconductor, to a single integrated circuit.

これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を集積回路中のトランジスタの役割に合わせて適宜用いることができる。 Thus, high speed operation is easy, and a transistor using the single crystal silicon or the like, a significantly small off-state current, a transistor including an oxide semiconductor, be used as appropriate in accordance with the role of the transistors in the integrated circuit it can. これにより、例えば、従来の単結晶シリコンを用いた集積回路において、リーク電流の大きかった箇所のトランジスタを酸化物半導体を用いたトランジスタとすることにより消費電力の低減を図ることができる。 Thus, for example, can be in an integrated circuit using conventional single crystal silicon, to reduce power consumption by a transistor transistor of larger was part of the leakage current using an oxide semiconductor. この際、単結晶シリコンを用いたトランジスタも併用されるので、トランジスタの高速動作も維持することができる。 At this time, since the transistor using a single crystal silicon used in combination, it is possible to maintain high-speed operation of the transistor.

また、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。 Further, by stacking the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using an oxide semiconductor material it is possible to prevent an increase in the area occupied by the provision, it is possible to achieve high integration of semiconductor devices having a new structure.

また、図2に図1とは異なる構成の半導体装置を示す。 Further, a semiconductor device having a structure different from that of FIG. 1 in FIG. 図2に示す半導体装置は、第2 The semiconductor device shown in FIG. 2, the second
の半導体素子層130の容量素子156の構成が、図1に示す半導体装置の第2の半導体素子層130の容量素子154の構成とは異なる。 The structure of the capacitive element 156 of the semiconductor element layer 130 is different from the structure of the capacitor 154 of the second semiconductor element layer 130 of the semiconductor device shown in FIG. 具体的には、容量素子156は、下地絶縁膜132aにも開口が形成されており、容量素子の誘電体として機能する絶縁膜が絶縁膜136bだけになっている。 Specifically, the capacitor 156, to the base insulating film 132a has an opening formed, an insulating film functioning as a dielectric of the capacitor becomes only the insulating film 136 b. また、トランジスタ152のドレイン電極142bが電極138bではなく、電極128bと接続されている。 The drain electrode 142b of the transistor 152 is not the electrode 138b, and is connected to the electrode 128b. このように、容量素子の誘電体として機能する絶縁膜を絶縁膜136bだけにすることにより、図1に示す容量素子154 Thus, by an insulating film functioning as a dielectric of the capacitor only the insulating film 136 b, the capacitor 154 shown in FIG. 1
より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。 It is possible to reduce the thickness of the insulating film to more functions as a dielectric, it is possible to increase the electrical capacity of more capacitive elements. なお、その他の部分の構成は、図1に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。 The configuration of other portions is the same as the semiconductor device shown in FIG. 1, details can be referred to the above description.

また、図3に図1とは異なる構成の半導体装置を示す。 Further, a semiconductor device having a structure different from that of FIG. 1 in FIG. 図3に示す半導体装置は、第2 The semiconductor device shown in FIG. 3, the second
の半導体素子層130の容量素子158の構成が、図1に示す半導体装置の第2の半導体素子層130の容量素子154の構成とは異なる。 The structure of the capacitive element 158 ​​of the semiconductor element layer 130 is different from the structure of the capacitor 154 of the second semiconductor element layer 130 of the semiconductor device shown in FIG. 具体的には、容量素子158は、下地絶縁膜132aにも開口が形成されており、容量素子の誘電体として機能する絶縁膜が絶縁膜136bだけになっている。 Specifically, the capacitor 158 is also the base insulating film 132a has an opening formed, an insulating film functioning as a dielectric of the capacitor becomes only the insulating film 136 b. また、トランジスタ152のドレイン電極142bと容量素子158の電極138bが、層間絶縁膜146に設けられた接続電極148c、接続電極149cおよび接続電極148dを介して接続されている。 The electrode 138b of the drain electrodes 142b and capacitive element 158 ​​of the transistor 152, connecting electrode 148c formed in the interlayer insulating film 146, it is connected via a connection electrode 149c and the connection electrode 148d. このように、容量素子の誘電体として機能する絶縁膜を絶縁膜136bだけにすることにより、図1に示す容量素子154より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。 Thus, by an insulating film functioning as a dielectric of the capacitor only the insulating film 136 b, it is possible to reduce the thickness of the insulating film functioning as a dielectric from capacitor 154 shown in FIG. 1, it is possible to increase the electrical capacity of more capacitive elements. なお、その他の部分の構成は、図1に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。 The configuration of other portions is the same as the semiconductor device shown in FIG. 1, details can be referred to the above description.

また、図4に図1とは異なる構成の半導体装置を示す。 Further, a semiconductor device having a structure different from that of FIG. 1 in FIG. 図4に示す半導体装置は、第2 The semiconductor device shown in FIG. 4, the second
の半導体素子層130の容量素子160の構成が、図1に示す半導体装置の第2の半導体素子層130の容量素子154の構成とは異なる。 The structure of the capacitive element 160 of the semiconductor element layer 130 is different from the structure of the capacitor 154 of the second semiconductor element layer 130 of the semiconductor device shown in FIG. 具体的には、容量素子160は、ドレイン電極142b、下地絶縁膜132aおよび電極128bで構成されており、ゲート電極138aと同じ層の導電膜、およびゲート絶縁膜136aと同じ層の絶縁膜は用いられていない。 Specifically, the capacitor 160, the drain electrode 142b, is composed of a base insulating film 132a and the electrode 128b, a conductive film having the same layer as the gate electrode 138a, and the insulating film of the same layer as the gate insulating film 136a is used It is not. このように、容量素子の誘電体として機能する絶縁膜を下地絶縁膜132aだけにすることにより、図1に示す容量素子154より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。 Thus, by an insulating film functioning as a dielectric of the capacitor only the base insulating film 132a, it is possible to reduce the thickness of the insulating film functioning as a dielectric from capacitor 154 shown in FIG. 1 , it is possible to increase the electrical capacity of more capacitive elements. なお、その他の部分の構成は、図1に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。 The configuration of other portions is the same as the semiconductor device shown in FIG. 1, details can be referred to the above description.

また、図5に図1とは異なる構成の半導体装置を示す。 Further, a semiconductor device having a structure different from that of FIG. 1 in FIG. 図5に示す半導体装置は、第2 The semiconductor device shown in FIG. 5, the second
の半導体素子層130の容量素子162の構成が、図1に示す半導体装置の第2の半導体素子層130の容量素子154の構成とは異なる。 The structure of the capacitive element 162 of the semiconductor element layer 130 is different from the structure of the capacitor 154 of the second semiconductor element layer 130 of the semiconductor device shown in FIG. 具体的には、容量素子162は、電極138b、ドレイン電極142b、保護絶縁膜144および電極147で構成されており、配線128aと同じ層の導電膜は用いられていない。 Specifically, the capacitor 162, the electrode 138b, a drain electrode 142b, is composed of a protective insulating film 144 and the electrode 147, the conductive film of the same layer as the line 128a is not used. また、電極147は、層間絶縁膜146に埋め込まれた接続電極148eを介して配線149dと接続されている。 The electrode 147 is connected to the wiring 149d via the connection electrode 148e embedded in the interlayer insulating film 146. このように、容量素子の誘電体として機能する絶縁膜を保護絶縁膜144だけにすることにより、図1に示す容量素子154より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。 Thus, by an insulating film functioning as a dielectric of the capacitor only in the protective insulating film 144, it is possible to reduce the thickness of the insulating film functioning as a dielectric from capacitor 154 shown in FIG. 1 , it is possible to increase the electrical capacity of more capacitive elements. なお、その他の部分の構成は、図1に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。 The configuration of other portions is the same as the semiconductor device shown in FIG. 1, details can be referred to the above description.

なお、上記図1乃至図5に示す半導体装置は、各々の図に示す構成に限られるものではなく、第1の半導体素子層110、配線層120および第2の半導体素子層130に含まれる、半導体素子、容量素子、配線などは、半導体回路の構成に合わせて適宜接続することができる。 Note that the semiconductor device shown in FIGS. 1 to 5 is not limited to the configuration shown in each figure, the first semiconductor element layer 110 is included in the wiring layer 120 and the second semiconductor element layer 130, semiconductor element, capacitor element, a wiring, or the like may be suitably connected according to the configuration of the semiconductor circuit. また、さらに電極や配線、半導体層、絶縁層などを形成して半導体素子層または配線層が追加されていても良い。 Moreover, further electrode, a wiring, a semiconductor layer, a semiconductor element layer or the wiring layer to form an insulating layer, or the like may be added. 例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。 For example, the structure of wiring has a multi-layer structure comprising a stacked structure of the insulating layer and a conductive layer, it is possible to realize a semiconductor device in which a highly integrated.

〈半導体装置の作製方法〉 <Method for manufacturing a semiconductor device>
以下に図1に示す半導体装置の作製方法について図6乃至図9を参照して説明する。 Referring to FIGS a method for manufacturing a semiconductor device shown in FIG. 1 below.

〈第1の半導体素子層の作製方法〉 <Method for manufacturing a first semiconductor element layer>
まず、第1の半導体素子層110の作製方法について、図6を参照して説明する。 First, a manufacturing method of the first semiconductor element layer 110 will be described with reference to FIG.

まず、半導体基板100を用意する。 First, a semiconductor substrate 100. 半導体基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。 As the semiconductor substrate 100 can be applied silicon, single-crystal semiconductor substrate such as silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, etc. SOI substrate. ここでは、半導体基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。 Here, as the semiconductor substrate 100, and shows an example of using a single crystal silicon substrate. なお、一般に「SO Note that in general, the term "SO
I基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。 I substrate "means a substrate where a silicon semiconductor layer is provided over an insulating surface, in this specification and the like also a substrate in which a semiconductor layer including a material other than silicon is provided over an insulating surface used as a concept that includes. つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。 That is, the semiconductor layer included in the "SOI substrate" is not limited to a silicon semiconductor layer. また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。 Further, the SOI substrate is intended to include the structure in which a semiconductor layer is provided through an insulating layer on an insulating substrate such as a glass substrate.

半導体基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、 As the semiconductor substrate 100, in particular, in the case of using a single crystal semiconductor substrate such as silicon,
トランジスタ150の動作を高速化することができるため好適である。 It is preferred since it is possible to speed up the operation of the transistor 150.

次に半導体基板100上に、素子分離絶縁層を形成するためのマスクとなる保護層を形成する。 Then the semiconductor substrate 100, a protective layer serving as a mask for forming an element isolation insulating layer. 保護層としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。 As the protective layer, for example, it is possible to use an insulating layer formed using silicon oxide, silicon nitride, silicon oxynitride, or the like as a material. なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を半導体基板100に添加してもよい。 Incidentally, before and after this step, in order to control the threshold voltage of the transistor, also by adding an impurity element imparting conductivity impurity elements and p-type which imparts n-type conductivity to the semiconductor substrate 100 good. 半導体がシリコンの場合、n When the semiconductor is silicon, n
型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。 As the impurity element imparting conductivity type, for example, can be used such as phosphorus or arsenic.
また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。 As the impurity imparting p-type conductivity, for example, it can be used boron, aluminum, gallium, or the like.

次に、上記の保護層をマスクとしてエッチングを行い、保護層に覆われていない領域( Next, the etching protection layer of the as a mask, not covered with the protective layer region (
露出している領域)の、半導体基板100の一部を除去する。 The exposed portion of the region), to remove a portion of the semiconductor substrate 100. これにより他の半導体領域と分離された半導体領域105が形成される。 Thus, a semiconductor region 105 isolated from the other semiconductor regions is formed. 当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。 As the etching, but it is preferable to use dry etching, wet etching may be used. エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。 An etching gas and an etchant can be selected as appropriate depending on a material to be etched.

次に、半導体領域105を覆うように絶縁層を形成し、半導体領域105に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層101を形成する。 Next, an insulating layer is formed to cover the semiconductor region 105, by selectively removing the insulating layer in a region overlapping with the semiconductor region 105, an element isolation insulating layer 101. 当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。 The insulating layer is formed using silicon oxide, silicon nitride, silicon oxynitride, or the like. 絶縁層の除去方法としては、化学的機械的研磨(Chemical Mechanical Poli As a method for removing the insulating layer, chemical mechanical polishing (Chemical Mechanical Poli
shing:CMP)処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。 shing: CMP) the processing is etching treatment and polishing treatment such as, can be employed. なお、半導体領域105の形成後、または、素子分離絶縁層101の形成後には、上記保護層を除去する。 Incidentally, after formation of the semiconductor regions 105, or after the formation of the element isolation insulating layer 101, removing the protective layer.

次に、半導体領域105の表面に絶縁膜108aを形成する。 Next, the insulating film 108a on the surface of the semiconductor region 105. 絶縁膜108aは後のゲート絶縁膜108となるものであり、例えば、半導体領域105表面の熱処理(熱酸化処理や熱窒化処理など)によって形成することができる。 Insulating film 108a is to be a gate insulating film 108 after, for example, can be formed by heat treatment of the semiconductor region 105 surface (such as a thermal oxidation treatment or thermal nitridation treatment). 熱処理に代えて、高密度プラズマ処理を適用しても良い。 Instead of the heat treatment may be applied to high-density plasma treatment. 高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。 High-density plasma treatment, for example, can be carried out using the He, Ar, Kr, a rare gas such as Xe, oxygen, nitrogen oxide, ammonia, nitrogen, a mixed gas such as hydrogen. もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。 Of course, an insulating layer may be formed by a CVD method, a sputtering method, or the like. 当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSi (x The insulating layer is silicon oxide, silicon oxynitride, silicon nitride, hafnium oxide, aluminum oxide, tantalum oxide, yttrium oxide, hafnium silicate (HfSi x O y (x
>0、y>0))、窒素が添加されたハフニウムシリケート(HfSi (x>0、 > 0, y> 0)) , hafnium silicate (HfSi x O y (x> 0,
y>0))、窒素が添加されたハフニウムアルミネート(HfAl (x>0、y> y> 0)), hafnium aluminate to which nitrogen is added (HfAl x O y (x> 0, y>
0))等を含む単層構造または積層構造とすることが望ましい。 0)) and the like it is desirable to have a single-layer structure or a stacked structure including a. また、絶縁膜108aの厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。 The thickness of the insulating film 108a, for example, 1 nm or more 100nm or less, preferably to 10nm or 50nm or less.

次に絶縁膜108a上に導電材料を含む層を成膜し、当該導電材料を含む層を選択的にエッチングして、ゲート電極111を形成する(図6(A)参照)。 Then forming a layer including a conductive material on the insulating film 108a, a layer containing the conductive material is selectively etched to form a gate electrode 111 (see FIG. 6 (A)).

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。 The layer including a conductive material can be formed using aluminum, copper, titanium, tantalum, a metal material such as tungsten. また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。 Further, by using a semiconductor material such as polycrystalline silicon, it may be formed a layer including a conductive material. 形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。 Forming method is not particularly limited, evaporation, CVD, sputtering, can be used a variety of film formation methods such as spin coating. なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。 In this embodiment, the layer including a conductive material but also an example of a case of forming by using a metal material.

当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。 As the etching, but it is preferable to use dry etching, wet etching may be used. エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。 An etching gas and an etchant can be selected as appropriate depending on a material to be etched.

次に、半導体領域105にリン(P)やヒ素(As)などを添加して、浅い接合深さの不純物領域104aを形成する(図6(A)参照)。 Next, etc. by adding phosphorus (P) or arsenic (As) into the semiconductor region 105 to form the impurity regions 104a of the shallow junction depth (see FIG. 6 (A)). このとき、不純物領域104aの形成により、半導体領域105のゲート電極111の下部は、チャネル形成領域102となる。 At this time, the formation of the impurity regions 104a, the lower portion of the gate electrode 111 of the semiconductor region 105 becomes the channel formation region 102. なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p Here, although the addition of phosphorus or arsenic to form an n-type transistor, p
型トランジスタを形成する場合には、硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。 When forming a mold transistor may be added with an impurity element such as boron (B) or aluminum (Al). ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。 Here, the concentration of impurities added can be set appropriately, when the semiconductor device is highly miniaturized, it is desirable to increase their concentration.

次に、ゲート電極111および絶縁膜108a等を覆うように絶縁膜を成膜し、当該絶縁膜に異方性の高いエッチング処理を行って、自己整合的にサイドウォール絶縁膜107 Next, an insulating film to cover the gate electrode 111 and the insulating film 108a and the like, the insulating film by performing a high anisotropic etching treatment, a self-aligned manner side-wall insulating film 107
を形成する。 To form. また、同時に絶縁膜108aをエッチングし、ゲート絶縁膜108も形成する。 Further, by etching the insulating film 108a at the same time, the gate insulating film 108 is also formed. サイドウォール絶縁膜107に用いる絶縁膜は絶縁膜108aと同様の絶縁膜を用いればよい。 Insulating film used for the sidewall insulating film 107 may be used similar to the insulating film and the insulating film 108a. 当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。 As the etching, but it is preferable to use dry etching, wet etching may be used. エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。 An etching gas and an etchant can be selected as appropriate depending on a material to be etched.

次に、不純物領域104aのサイドウォール絶縁膜107と重畳しない領域にリン(P Then, phosphorus in a region not overlapping with the sidewall insulating film 107 of the impurity region 104a (P
)やヒ素(As)などを添加して、不純物領域104aより不純物濃度の高い不純物領域104bを形成する(図6(B)参照)。 ), Arsenic (like is added to As), to form a high impurity region 104b impurity concentration than the impurity regions 104a (FIG. 6 (B) refer). 当該処理は、上記不純物領域104aと同様の方法を用いて行うことができる。 The treatment can be performed using the same method as the impurity region 104a. また、不純物領域104bを形成する前に、保護膜として機能する絶縁膜を不純物領域104a上に設けても良い。 Further, before forming the impurity regions 104b, an insulating film functioning as a protective film may be provided on the impurity regions 104a to.

次に、ゲート電極111、サイドウォール絶縁膜107、不純物領域104aおよび不純物領域104b等を覆うように金属層109を形成する。 Next, the gate electrode 111, the sidewall insulating film 107, a metal layer 109 to cover the impurity regions 104a and impurity regions 104b and the like. 当該金属層109は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。 The metal layer 109 can be formed by a vacuum evaporation method, a sputtering method, a variety of film formation methods such as spin coating. 金属層109は、半導体領域105を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。 Metal layer 109 is preferably formed using a metal material which forms a low-resistance metal compound by reacting with the semiconductor material constituting the semiconductor region 105. このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。 Examples of such metal materials, for example, titanium, tantalum, tungsten, nickel, cobalt, platinum and the like.

次に、熱処理を施して、上記金属層109と半導体材料とを反応させる。 Next, heat treatment is performed to react with the semiconductor material above the metal layer 109. これにより、 As a result,
不純物領域104aおよび不純物領域104bに接する金属化合物領域106が形成される(図6(C)参照)。 Metal compound regions 106 in contact with the impurity regions 104a and impurity regions 104b are formed (see FIG. 6 (C)). なお、ゲート電極111として多結晶シリコンなどを用いる場合には、ゲート電極111の金属層109と接触する部分にも、金属化合物領域が形成されることになる。 In the case of using the polycrystalline silicon as the gate electrode 111 is also a portion in contact with the metal layer 109 of the gate electrode 111, so that the metal compound region is formed.

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。 As the heat treatment, for example, it can be used to heat treatment by irradiation with a flash lamp. もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。 Of course, it may be other heat treatment method, in order to improve the control of chemical reaction in formation of the metal compound, it is preferable to use a method can be achieved in an extremely short time of heat treatment. なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。 Note that the metal compound regions are those formed by reaction of the metal material and the semiconductor material, which is sufficiently high conductivity. 当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。 The formation of the metal compound region, the electrical resistance was sufficiently reduced, thereby improving the device characteristics. なお、金属化合物領域106を形成した後には、金属層109は除去する。 Incidentally, after formation of the metal compound region 106, the metal layer 109 is removed.

次に、上述の各工程により形成された各構成を覆うように層間絶縁膜103を形成し、 Next, an interlayer insulating film 103 so as to cover the components formed by the respective steps described above,
層間絶縁膜103に埋め込まれるように、金属化合物領域106の一方の上に接して接続電極112aを、金属化合物領域106の他方の上に接して接続電極112bを設ける。 So as to be embedded in the interlayer insulating film 103, a connection electrode 112a in contact on one of the metal compound regions 106, providing the connection electrode 112b in contact with the top of the other metal compound regions 106.
さらに、層間絶縁膜103に埋め込まれるように、接続電極112aの上に接して配線1 Furthermore, so as to be buried in the interlayer insulating film 103, the wiring on and in contact with the connecting electrode 112a 1
14aを、接続電極112bの上に接して配線114bを設ける。 14a and provided wiring 114b on and in contact with the connection electrode 112b. ここで、配線114a Here, wiring 114a
および配線114bの上面は層間絶縁膜103から露出するようにする。 And the upper surface of the wiring 114b is to expose the interlayer insulating film 103.

なお、層間絶縁膜103、接続電極112a、接続電極112b、配線114aおよび配線114bの詳細については、後述する配線層120の層間絶縁膜124、接続電極1 The interlayer insulating film 103, the connection electrode 112a, the connection electrode 112b, for details of the wiring 114a and a wiring 114b, an interlayer insulating film 124 of the wiring layer 120 to be described later, the connection electrode 1
26および配線128aと同様なのでそちらを参照されたい。 The same as the 26 and the wiring 128a see there.

以上により、半導体基板100を用いたトランジスタ150が形成される(図6(D) By the above steps, the transistor 150 including a semiconductor substrate 100 is formed (FIG. 6 (D)
参照)。 reference). このようなトランジスタ150は、高速動作が可能であるという特徴を有する。 Such transistor 150 has a characteristic that it can operate at high speed.
これにより、トランジスタ150を有する第1の半導体素子層110を形成することができる。 Thus, it is possible to form the first semiconductor element layer 110 having a transistor 150.

〈配線層の作製方法〉 <A method for manufacturing a wiring layer>
次に、配線層120の作製方法について、図7を参照して説明する。 Next, a manufacturing method of a wiring layer 120 will be described with reference to FIG.

まず、第1の半導体素子層110の各構成を覆うように、層間絶縁膜122を形成し、 First, so as to cover the components of the first semiconductor element layer 110, an interlayer insulating film 122,
さらに層間絶縁膜122上に層間絶縁膜124aを形成する。 Further forming an interlayer insulating film 124a on the interlayer insulating film 122.

層間絶縁膜122としては、第1の半導体素子層110から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。 The interlayer insulating film 122 to prevent entry of impurities diffused from the first semiconductor element layer 110, it is preferable that the insulating film serving as a barrier film. 特に半導体基板100として単結晶シリコン基板、SOI基板、またはシリコンなどの半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。 In particular, in the case of using a single crystal silicon substrate as the semiconductor substrate 100, and a substrate on which a semiconductor element is provided, such as an SOI substrate or a silicon, and hydrogen contained in the substrate from being mixed into the oxide semiconductor film to be formed later by diffusion it is possible to prevent the. このような層間絶縁膜122としては、例えば、プラズマCVD法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。 As such interlayer insulating film 122, for example, film formation using a plasma CVD method or a sputtering method, or the like, it can be used a silicon nitride film, a silicon nitride oxide film or aluminum oxide film. 本実施の形態では、下地絶縁膜132aとして、プラズマCVD法を用いて成膜した窒化シリコン膜を用いる。 In this embodiment, as the base insulating film 132a, using the formed silicon nitride film by a plasma CVD method. なお、本明細書等において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指すものとする。 Note that in this specification and the like, silicon nitride oxide as its composition, is intended to refer to what more nitrogen than oxygen.

特に、配線に銅を含む金属を用いる場合、窒化酸化シリコンまたは窒化シリコンなどのバリア性の高い無機絶縁膜を用いることにより、銅の拡散を防止することができるので、 In particular, when using a metal containing copper wiring, by using a high barrier property inorganic insulating film such as a silicon nitride oxide or silicon nitride, it is possible to prevent diffusion of copper,
好適である。 It is preferred.

層間絶縁膜124aは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。 Interlayer insulating film 124a may be formed using silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, a material including an inorganic insulating material such as aluminum oxide.
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものを指すものとする。 Note that in this specification and the like, and silicon oxynitride contains more oxygen than nitrogen, it is intended to refer to what is more oxygen than nitrogen. 特に、層間絶縁膜124aに誘電率の低い(low In particular, a low dielectric constant interlayer insulating film 124a (low
−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。 By using -k) material is preferable because it is possible to sufficiently reduce the capacitance due to overlap of electrodes or wirings. なお、層間絶縁膜124aには、これらの材料を用いた多孔性の絶縁層を適用しても良い。 Note that the interlayer insulating film 124a, may be a porous insulating layer formed using these materials. 多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。 The porous insulating layer has a lower dielectric constant than a dense insulating layer, it is possible to further reduce the capacitance due to electrodes or wiring. また、層間絶縁膜124aは、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。 Further, an interlayer insulating film 124a can also be formed using polyimide, an organic insulating material such as acrylic. 形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができ、成膜速度の速いCVD法等を用いることで半導体装置作製の効率化を図ることができる。 Forming method is not particularly limited, evaporation method, a CVD method, a sputtering method, can be used a variety of film formation methods such as spin coating method, the efficiency of the semiconductor device manufactured by using the fast CVD method or the like of the film forming rate it can be achieved. 本実施の形態では、層間絶縁膜12 In this embodiment, the interlayer insulating film 12
4aとしてCVD法で形成した酸化シリコンを用いる場合について説明する。 It will be described when using a silicon oxide formed by a CVD method as 4a.

次に、層間絶縁膜122および層間絶縁膜124aに対して配線114aまで達する開口を形成する(図7(A)参照)。 Next, an opening reaching the wiring 114a in the interlayer insulating film 122 and the interlayer insulating film 124a (see FIG. 7 (A)). 当該開口はマスクを用いたエッチングなどの方法で形成することができる。 The openings can be formed by a method such as etching using a mask. 当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。 The mask can be formed by a method such as exposure using a photomask. エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。 Wet etching as the etching, may be used either dry etching, from the viewpoint of microfabrication, it is preferable to use dry etching.

次に、層間絶縁膜122および層間絶縁膜124aに形成された開口を埋め込むように、導電層125を成膜する(図7(B)参照)。 Then, so as to fill the openings formed in the interlayer insulating film 122 and the interlayer insulating film 124a, forming a conductive layer 125 (see FIG. 7 (B)). 導電層125は、ゲート電極111に用いた導電材料を含む層と同様の材料および方法を用いて形成することができる。 The conductive layer 125 can be formed using the same materials and methods and the layer containing a conductive material used for the gate electrode 111.

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD Specifically, for example, thin titanium film is formed by a PVD method in a region including the opening, CVD
法により窒化チタンを薄く形成した後に、開口に埋め込むようにタングステンを形成する方法を適用することができる。 After forming a thin titanium nitride by law, it is possible to apply a method of forming a tungsten so as to fill the opening. ここで、PVD法により形成されるチタンは、界面の酸化膜を還元し、金属化合物領域106との接触抵抗を低減させる機能を有する。 Here, the titanium is formed by a PVD method has a function of reducing an oxide film at the interface, and to decrease the contact resistance between the metal compound region 106. また、その後に形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。 Further, the titanium nitride formed after the formation of a barrier function of preventing diffusion of the conductive material.

次に、CMP処理やエッチング処理を施して導電層125の一部を除去し、層間絶縁膜124aを露出させて、接続電極126を形成する(図7(C)参照)。 Then, to remove a portion of the conductive layer 125 is subjected to CMP treatment or etching treatment, to expose the interlayer insulating film 124a, to form the connection electrodes 126 (see FIG. 7 (C)). ここで、CMP Here, CMP
処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。 Processing is based on the surface of the workpiece, by a combination of chemical and mechanical action of the surface as a it is a technique of flattening. 一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー(研磨剤)を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工磨物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。 Generally paste polishing cloth on the polishing stage, the workpiece are each rotated or swung a slurry polishing stage and the workpiece while supplying a (abrasive) between the polishing cloth and the workpiece the surface of Migakubutsu, the chemical reaction between the slurry and the workpiece surface by the action of mechanical polishing and the polishing pad and the workpiece, a method of polishing a surface of the workpiece.

次に、層間絶縁膜124aおよび接続電極126上に絶縁膜を成膜し、接続電極126 Next, an insulating film on the interlayer insulating film 124a and the connection electrode 126, the connection electrode 126
まで達する開口と、後に容量素子154を形成する位置に電極128bを埋め込むための開口を形成し、層間絶縁膜124を形成する。 And openings that reach the opening for embedding the electrode 128b formed at a position for forming the capacitor 154 after, an interlayer insulating film 124. (図7(D)参照)。 (See FIG. 7 (D)). 当該開口は上記と同様の方法で形成することができる。 The openings can be formed in the same manner as described above. なお、本実施の形態では、当該絶縁膜として層間絶縁膜124aと同じ材料の絶縁膜を用いるが、これに限られることなく層間絶縁膜を2種類以上の絶縁膜が積層された構造としても良い。 In this embodiment, an insulating film made of the same material as the interlayer insulating film 124a as the insulating film, but the interlayer insulating film 2 or more kinds of insulating films may be laminated structure without being limited to this .

次に、層間絶縁膜124に形成された開口を埋め込むように導電層を成膜し、CMP処理やエッチング処理を施して導電層の一部を除去し、層間絶縁膜124を露出させて、配線128aおよび電極128bを形成する(図7(E)参照)。 Then, by forming a conductive layer to fill the openings formed in the interlayer insulating film 124, to remove a portion of the conductive layer is subjected to CMP treatment or etching treatment, to expose the interlayer insulating film 124, wirings forming a 128a and the electrode 128b (see FIG. 7 (E)). このとき、層間絶縁膜1 At this time, the interlayer insulating film 1
24、配線128aおよび電極128bの上面が概略同一平面を形成することが好ましい。 24, it is preferable that the upper surface of the wiring 128a and the electrode 128b form a substantially the same plane. このように、層間絶縁膜124、配線128aおよび電極128bの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。 Thus, an interlayer insulating film 124, by flattening the surface of the wiring 128a and the electrode 128b, in a later step, good electrode, a wiring, an insulating layer, and the like can be formed a semiconductor layer.

上記導電層は、接続電極126に用いた導電材料を含む層と同様の材料および方法を用いて形成することができる。 The conductive layer can be formed using the same materials and methods and the layer containing a conductive material used in the connection electrode 126. 特に配線抵抗の低下を図る場合、銅(Cu)または銅を含む導電材料を用いることができる。 Especially when achieving a reduction in wiring resistance, it is possible to use a conductive material containing copper (Cu) or copper. その場合、W、Ta、Mo、Ti、CrなどのCuよりも融点が高い元素を含む導電材料を用いて、当該導電層を挟むように形成することで、配線128aなどのマイグレーションを抑制し、半導体装置の信頼性を向上させることができる。 In that case, by using W, Ta, Mo, Ti, a conductive material containing a high element melting point than Cu, such as Cr, is formed so as to sandwich the conductive layer, to suppress the migration of such wires 128a, it is possible to improve the reliability of the semiconductor device.

ここで、CMP処理は、1回行ってもよいし、複数回行ってもよい。 Here, CMP treatment may be performed once, or may be performed more than once. 複数回に分けてC C is divided into a plurality of times
MP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。 When performing MP process, after the primary polishing of high polishing rate, to perform the final polishing of low polishing rate preferred. このように研磨レートの異なる研磨を組み合わせることによって、層間絶縁膜124、配線128aおよび電極128bの表面の平坦性をさらに向上させることができる。 By combining polishing at different polishing rates, it is possible to further improve the flatness of the interlayer insulating film 124, the surface of the wiring 128a and the electrode 128b.

このようにして、容量素子154を構成する電極128bは、配線128aと同じ層で形成され、同一の材料および同一の工程で形成される。 In this way the electrode 128b included in the capacitor 154 is formed in the same layer as the wiring 128a, it is formed of the same material and the same process. これにより、配線層120および第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程を増やすことなく容量素子154を形成することができ、半導体素子と容量素子を効率的に形成することができる。 Thus, it is possible to form the capacitor 154 without unnecessary steps in the process of forming the wiring layer 120 and the second transistor 150 of the semiconductor element layer 130, effectively forming a semiconductor element and a capacitive element be able to.

なお、上述した層間絶縁膜103、接続電極112a、接続電極112b、配線114 The interlayer insulating film 103 as described above, the connection electrode 112a, the connection electrode 112b, the wiring 114
aおよび配線114bについては、層間絶縁膜124、接続電極126および配線128 For a and wiring 114b, an interlayer insulating film 124, the connection electrode 126 and the wiring 128
aと同様の材料および方法を用いて形成することができる。 It can be formed using the same materials and methods and a.

以上により、配線層120を形成することができる。 Thus, it is possible to form a wiring layer 120.

なお、配線層120の作製方法は、図7(A)乃至図7(E)で説明した方法に限定されるものではない。 Note that the method for manufacturing a wiring layer 120 is not limited to the method described in FIG. 7 (A) through FIG. 7 (E). 例えば、層間絶縁膜124に接続電極126、配線128aおよび電極128bに対応する開口を先に形成した後で、当該開口に導電材料を埋め込んで接続電極126、配線128aおよび電極128bを形成することもできる。 For example, the connection electrode 126 in the interlayer insulating film 124, an opening corresponding to the wiring 128a and the electrode 128b after the previously formed, the connection electrode 126 by embedding a conductive material in the openings, also form a wiring 128a and the electrode 128b it can. この場合、接続電極126、配線128aおよび電極128bは同一の材料で形成されることになる。 In this case, the connection electrode 126, the wiring 128a and the electrode 128b will be formed of the same material.

〈第2の半導体素子層の作製方法〉 <Method for manufacturing a second semiconductor element layer>
次に、第2の半導体素子層130の作製方法について、図8および図9を参照して説明する。 Next, a method for manufacturing the second semiconductor element layer 130 will be described with reference to FIGS.

まず、層間絶縁膜124、配線128aおよび電極128b上に下地絶縁膜132aを成膜し、下地絶縁膜132a上に下地絶縁膜132bを成膜する。 First, an interlayer insulating film 124, thereby forming a wiring 128a and the electrode 128b underlying insulating film 132a on, the base insulating film 132b is formed over the base insulating film 132a.

下地絶縁膜132aは下地絶縁膜132aより下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。 The base insulating film 132a prevents entry of impurities diffused from the lower layer than the underlying insulating film 132a, it is preferable that the insulating film serving as a barrier film. 特に半導体基板100として単結晶シリコン基板、SOI基板、またはシリコンなどの半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。 In particular, in the case of using a single crystal silicon substrate as the semiconductor substrate 100, and a substrate on which a semiconductor element is provided, such as an SOI substrate or a silicon, and hydrogen contained in the substrate from being mixed into the oxide semiconductor film to be formed later by diffusion it is possible to prevent the. このような下地絶縁膜132aとしては、例えば、プラズマCVD法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。 Such base insulating film 132a, for example, film formation using a plasma CVD method or a sputtering method, or the like, can be used a silicon nitride film, a silicon nitride oxide film or aluminum oxide film.

本実施の形態では、下地絶縁膜132aとして、プラズマCVD法を用いて成膜した窒化シリコン膜を用いる。 In this embodiment, as the base insulating film 132a, using the formed silicon nitride film by a plasma CVD method.

下地絶縁膜132bが過剰酸素を含む絶縁膜(化学量論的組成比を超える酸素を含む絶縁膜)であれば、下地絶縁膜132bに含まれる過剰な酸素によって、後に形成される酸化物半導体膜の酸素欠損を補填することが可能であるため好ましい。 If the insulating film underlying insulating film 132b contains excess oxygen (stoichiometric excess of composition ratio insulating film containing oxygen), by the excess oxygen contained in the base insulating film 132b, an oxide semiconductor film to be formed later It preferred because it is possible to compensate the oxygen deficiency. 下地絶縁膜132b The underlying insulating film 132b
に過剰酸素を含ませるには、例えば、酸素雰囲気下にて下地絶縁膜132bを成膜すればよい。 To the inclusion of excess oxygen, for example, it may be the base insulating film 132b oxygen atmosphere. または、成膜後の下地絶縁膜132bに、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を注入して、酸素過剰領域を形成しても良い。 Or, the base insulating film 132b after its formation, oxygen (at least an oxygen radical, an oxygen atom, including any of the oxygen ions) are implanted, may be formed of oxygen-excess region. 酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。 The method for injecting oxygen, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, it is possible to use a plasma treatment.

このような下地絶縁膜132bとしては、例えば、プラズマCVD法またはスパッタリング法等を用いて成膜した酸化窒化シリコン膜または酸化シリコン膜などを用いることができる。 As such base insulating film 132b, for example, it can be used as the film forming the silicon oxynitride film or silicon oxide film by a plasma CVD method, a sputtering method, or the like. これらの絶縁膜に、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を供給することができる。 In these insulating films, for example, oxygen can be supplied to using apparatus for etching processing to semiconductor devices, and an apparatus for ashing of a resist mask. なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものを指すものとする。 Note that in this specification and the like, and silicon oxynitride contains more oxygen than nitrogen, it is intended to refer to what is more oxygen than nitrogen.

本実施の形態では、下地絶縁膜132bとして、プラズマCVD法を用いて成膜し、酸素を含む雰囲気でプラズマ処理を行って過剰酸素を含ませた、酸化窒化シリコン膜を用いる。 In this embodiment, as the base insulating film 132b, and formed by a plasma CVD method, oxygen was included excess oxygen by performing the plasma treatment in an atmosphere containing, a silicon oxide nitride film.

また、ここで下地絶縁膜132bに研磨処理(例えば、CMP処理)やドライエッチング処理、プラズマ処理などを行うことにより、下地絶縁膜132bの表面の平坦性を向上させることが好ましい。 Further, where the polishing process in the base insulating film 132b (e.g., CMP treatment) or dry etching process, by performing a plasma treatment, it is preferable to improve the flatness of the surface of the base insulating film 132b. このように下地絶縁膜132bの表面の平坦性を向上させることにより、下地絶縁膜132b上に設けられる酸化物半導体膜134の結晶性を向上させることができる。 By thus improving the flatness of the surface of the base insulating film 132b, it is possible to improve the crystallinity of the oxide semiconductor film 134 provided over the base insulating film 132b.

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。 As the plasma treatment, for example, it is possible to perform reverse sputtering in which plasma is generated by introduction of an argon gas. 逆スパッタリングとは、アルゴン雰囲気下で基板側にR The reverse sputtering, R on the substrate side in an argon atmosphere
F電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。 By applying a voltage using the F power is a method to modify a surface plasma in the vicinity of the substrate. なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。 Note that instead of an argon atmosphere, nitrogen, helium, oxygen, or the like may be used. 逆スパッタリングを行うと、酸化物半導体膜134の成膜表面に付着している粉状物質(パーティクル、ごみともいう)を除去することができる。 The reverse sputtering can remove particle material adhering to the deposition surface of the oxide semiconductor film 134 (also referred to as particles or dust).

平坦性を向上させるための処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。 As treatment for improving the flatness, polishing treatment, dry etching treatment, plasma treatment may be performed plural times, or may be performed in combination. また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体膜134の成膜表面の凹凸状態に合わせて適宜設定すればよい。 In the case where the treatments are combined, the order of steps is not particularly limited and may be set as appropriate depending on the roughness of the deposition surface of the oxide semiconductor film 134.

ここで、下地絶縁膜132bの、後にチャネル形成領域134cと重畳する領域については、特に表面の平坦性を向上させることが好ましい。 Here, the base insulating film 132b, the region overlapping with the channel formation region 134c after, it is preferable to particularly improve the flatness of the surface. 具体的には、下地絶縁膜132b Specifically, the base insulating film 132b
の当該領域の表面の平坦性を、平均面粗さ(Ra)が0.15nm以下、好ましくは0. Of the flatness of the surface of the area, the average surface roughness (Ra) of 0.15nm or less, preferably 0.
1nm以下にするとよい。 1nm may be less than or equal to.

次に、下地絶縁膜132b上に酸化物半導体膜を成膜する。 Next, an oxide semiconductor film over the base insulating film 132b. 酸化物半導体膜113は、 Oxide semiconductor film 113,
上述のように、単層構造であってもよいし、積層構造であってもよい。 As described above, it may be a single layer structure or a multilayer structure. また、非晶質酸化物半導体であってもよいし、結晶性酸化物半導体としてもよい。 Further, it may be amorphous oxide semiconductor may be a crystalline oxide semiconductor. 酸化物半導体膜が非晶質構造の場合に、後の作製工程で当該非晶質構造の酸化物半導体に熱処理を行うことによって、結晶性酸化物半導体としてもよい。 When the oxide semiconductor film is an amorphous structure, by performing heat treatment on the oxide semiconductor of the amorphous structure in a later manufacturing process, it may be crystalline oxide semiconductor. 非晶質酸化物半導体を結晶化させる熱処理の温度は、250℃以上700℃以下、好ましくは、400℃以上、より好ましくは500℃以上、さらに好ましくは550℃以上とする。 The heat treatment for crystallizing the amorphous oxide semiconductor, 250 ° C. or higher 700 ° C. or less, preferably, 400 ° C. or higher, more preferably 500 ° C. or higher, further preferably 550 ° C. or higher. なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。 Incidentally, the heat treatment can also serve as the other heat treatment in the manufacturing process. また、酸化物半導体膜の膜厚は、例えば、1nm以上30nm以下とすることが好ましく、5nm以上10nm以下とするとより好ましい。 The thickness of the oxide semiconductor film, for example, preferably adjusted to 1nm or 30nm or less, more preferably to 5nm or 10nm or less.

酸化物半導体膜の成膜方法は、スパッタリング法、MBE(Moleculer Be Method for forming the oxide semiconductor film can be formed by a sputtering method, MBE (example, in Molecular Be
am Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic L am Epitaxy) method, CVD method, a pulse laser deposition method, ALD (Atomic L
ayer Deposition)法等を適宜用いることができる。 ayer Deposition) method or the like can be appropriately used. また、酸化物半導体膜113は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂CPスパッタリング装置(Colum The oxide semiconductor film 113 to the sputtering target surface, the sputtering apparatus for forming a film in a state where a plurality of substrate surface set substantially perpendicular, so-called CP sputtering apparatus (Colum
ner Plasma Sputtering system)を用いて成膜してもよい。 ner Plasma Sputtering system) may be formed using a.

酸化物半導体膜を形成する際、できる限り酸化物半導体膜に含まれる水素濃度を低減させることが好ましい。 When forming the oxide semiconductor film, to reduce the hydrogen concentration in the oxide semiconductor film as much as possible it is preferred. 水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、 In order to reduce the hydrogen concentration, for example, in the case of performing film formation by a sputtering method, as an atmospheric gas supplied into the processing chamber of a sputtering apparatus, hydrogen,
水、水酸基または水素化物などの不純物が除去された高純度の希ガス(代表的にはアルゴン)、酸素、および希ガスと酸素との混合ガスを適宜用いる。 Water, a hydroxyl group or a high-purity rare gas impurities such as hydride is removed (typically argon), oxygen, and a mixed gas of a rare gas and oxygen as appropriate.

また、成膜室内の残留水分を除去しつつ水素および水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。 Further, by forming a film by introducing hydrogen and moisture sputtering gas is removed while removing moisture remaining in the deposition chamber, it is possible to reduce the hydrogen concentration of the deposited oxide semiconductor layer. 成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。 In order to remove moisture remaining in the deposition chamber, an entrapment vacuum pump such as a cryopump, an ion pump, or a titanium sublimation pump is preferably used. また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。 Further, it may be provided with a cold trap to a turbo molecular pump. クライオポンプを用いて排気した成膜室は、例えば、水素分子、水(H O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等の排気能力が高いため、当該成膜室で成膜した酸化物半導体膜113に含まれる不純物の濃度を低減できる。 In the deposition chamber which is evacuated with a cryopump, for example, hydrogen molecules, for such as water (H 2 O) compound containing a hydrogen atom (preferably, a compound containing a carbon atom) high exhaust capacity, such as, the formation thereby reducing the concentration of impurities contained in the oxide semiconductor film 113 was formed with a film chamber.

また、酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度(充填率)は90%以上100%以下、好ましくは95%以上99. Further, when forming the oxide semiconductor film by a sputtering method, the relative density (filling rate) of the metal oxide target used for film formation of 100% 90% or less, preferably 95% or more 99.
9%以下とする。 And 9% or less. 相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。 By using a metal oxide target with a high relative density, it can be a formed oxide semiconductor layer and the dense layer.

また、半導体基板100を高温に保持した状態で酸化物半導体膜を形成することも、酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。 Further, it is also effective in reducing the impurity concentration in the oxide semiconductor film to form an oxide semiconductor film in a state of holding the semiconductor substrate 100 to a high temperature. 半導体基板100を加熱する温度としては、150℃以上450℃以下とすればよく、好ましくは基板温度が200℃以上350℃以下とすればよい。 The temperature for heating the semiconductor substrate 100 may be a 0.99 ° C. or higher 450 ° C. or less, preferably may be a substrate temperature of 200 ° C. or higher 350 ° C. or less. また、成膜時に基板を高温で加熱することで、 Further, by heating the substrate at a high temperature during deposition,
結晶性酸化物半導体層を形成することができる。 It is possible to form a crystalline oxide semiconductor layer.

また、スパッタリング法を用いて成膜する場合、ターゲットは上記の酸化物半導体膜1 Also, when forming by sputtering the oxide target is of the semiconductor film 1
34の材料およびその組成に合わせて適宜設定すればよい。 It may be set as appropriate depending on the 34 material and its composition. 例えば、In:Ga:Zn= For example, In: Ga: Zn =
1:1:1、In:Ga:Zn=1:3:2、In:Ga:Zn=3:1:2、あるいはIn:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物をターゲットとして用いるとよい。 1: 1: 1, In: Ga: Zn = 1: 3: 2, In: Ga: Zn = 3: 1: 2, or In: Ga: Zn = 2: 1: 3 atomic ratio In-Ga the -Zn-based oxide or oxides in the neighborhood of the composition may be used as a target. ただし、ターゲットは、これらの材料及び組成に限定されるものではない。 However, the target is not limited to these materials and compositions.

なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件(例えば、酸素10 Note that the oxide semiconductor film, the condition such that much oxygen is contained during film formation (e.g., oxygen 10
0%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている)膜とすることが好ましい。 Was deposited, etc.) forming a film by sputtering under 0% atmosphere, oxygen-rich (preferably the stoichiometric ratio in the oxide semiconductor in a crystalline state, an excess amount of oxygen it is preferable that the an area that contains) film.

また酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。 The oxide semiconductor film, a sputtering gas used for forming hydrogen, water, the use of high-purity gas from which impurities have been removed or hydride preferred.

酸化物半導体膜としてCAAC−OS膜を適用する場合、該CAAC−OS膜を得る方法としては、三つ挙げられる。 When applying the CAAC-OS film as the oxide semiconductor film, as a method for obtaining the CAAC-OS film include three. 一つ目は、成膜温度を200℃以上450℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にc軸配向させる方法である。 The first is carried out formation of the oxide semiconductor layer film forming temperature of 200 ° C. or higher 450 ° C. or less, a method in which c-axis is substantially perpendicular to the surface. 二つ目は、酸化物半導体層を薄い膜厚で成膜した後、200℃以上700℃以下の熱処理を行い、表面に概略垂直にc軸配向させる方法である。 Secondly, after the formation of the oxide semiconductor layer with a thin thickness, a heat treatment of 200 ° C. or higher 700 ° C. or less, a method in which c-axis is substantially perpendicular to the surface. 三つ目は、一層目の膜厚を薄く成膜した後、2 Third, after the thin film of thickness of the first layer, 2
00℃以上700℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にc軸配向させる方法である。 00 subjected to heat treatment in ° C. or higher 700 ° C. or less, perform deposition of the second layer is a method in which c-axis is substantially perpendicular to the surface.

また、酸化物半導体膜に、当該酸化物半導体膜に含まれる過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)するために、電気炉などで熱処理を行うのが好ましい。 Further, the oxide semiconductor film, in order to excess hydrogen contained in the oxide semiconductor film is removed (including water and a hydroxyl group) (dehydration or dehydrogenation), to carry out the heat treatment in an electric furnace preferably . 熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。 The temperature of the heat treatment is, 300 ° C. or higher 700 ° C. or less, or lower than the strain point of the substrate. 熱処理は減圧下または窒素雰囲気下などで行うことができる。 The heat treatment can be performed or under reduced pressure or nitrogen atmosphere.

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。 The heat treatment apparatus is not limited to an electric furnace, by heat conduction or heat radiation from a heating element such as a resistance heating element may be an apparatus for heating an object. 例えば、GRTA(Gas For example, GRTA (Gas
Rapid Thermal Annealing)装置、LRTA(Lamp Rap Rapid Thermal Annealing) apparatus, LRTA (Lamp Rap
id Thermal Annealing)装置等のRTA(Rapid Therm id Thermal Annealing) apparatus such as RTA (Rapid Therm
al Annealing)装置を用いることができる。 It can be used al Annealing) apparatus. LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。 LRTA apparatus, a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, the radiation of light (an electromagnetic wave) emitted from a lamp such as a high pressure mercury lamp, a device for heating an object. GRTA装置は、高温のガスを用いて加熱処理を行う装置である。 GRTA apparatus is an apparatus for heat treatment using a high-temperature gas. 高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。 The high-temperature gas, such as nitrogen or a rare gas such as argon, an inert gas which does not react with a process object is used by the heat treatment.

例えば、GRTA装置を用いて加熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出す処理を行ってもよい。 For example, a heat treatment using a GRTA apparatus, the substrate was placed in an inert gas heated to a high temperature of 650 ° C. to 700 ° C., was heated for several minutes, it may be subjected to a treatment to produce the substrate from the inert gas .

熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。 In the heat treatment, nitrogen or helium, neon, a rare gas such as argon, it is preferable that water, hydrogen, and the like be not contained. または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N Or nitrogen is introduced into the heat treatment apparatus or helium, neon, the purity of a rare gas such as argon, 6N (99.9999%) or higher, preferably 7N
(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm (99.99999%) (that is, the impurity concentration 1ppm or less, preferably 0.1ppm
以下)とすることが好ましい。 It is preferable that the following).

この熱処理によって、n型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。 This heat treatment, hydrogen is an impurity imparting n-type conductivity can be removed from the oxide semiconductor. 例えば、脱水化又は脱水素化処理後の酸化物半導体膜に含まれる水素濃度を、5×10 19 /cm 以下、好ましくは5×10 18 /cm 以下とすることができる。 For example, the hydrogen concentration in the oxide semiconductor film after the dehydration or dehydrogenation treatment, 5 × 10 19 / cm 3 or less, preferably to 5 × 10 18 / cm 3 or less.

なお、脱水化または脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ152の作製工程においてどのタイミングで行ってもよい。 The heat treatment for dehydration or dehydrogenation may be performed at any timing in the manufacturing process of the oxide as long as it is after the formation of the semiconductor layer transistor 152. 但し、ゲート絶縁膜136aまたは保護絶縁膜144として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。 However, in the case of using an aluminum oxide film as the gate insulating film 136a or the protective insulating film 144 is preferably performed before forming the aluminum oxide film. また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。 The heat treatment for dehydration or dehydrogenation may be performed plural times, it may also serve as another heat treatment.

また、熱処理で酸化物半導体膜を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エア( Further, after heating the oxide semiconductor film by heat treatment, a high-purity oxygen gas dinitrogen the heating temperature maintained, or from the heating temperature, high purity oxygen dinitride gas, or ultra-dry air (
CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を導入してもよい。 CRDS water content as measured with a dew-point meter (cavity ring-down laser spectroscopy) method (-55 ° C. in dew point conversion) 20 ppm or less, preferably 1ppm or less, more preferably introduces the following air) 10 ppb it may be. 酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。 The oxygen gas or the dinitrogen oxygen gas, water, it is preferred that the hydrogen, and the like be not contained. または、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とする。 The purity of the oxygen gas or nitrous oxide oxygen gas is introduced into the heat treatment apparatus, 6N or higher preferably at least 7N (i.e., less oxygen gas or nitrous oxide 1ppm impurity concentration of oxygen in the gas, preferably 0.1ppm or less) and to. 酸素ガスまたは二窒化酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜113を高純度化および電気的にi型(真性)化することができる。 By the action of oxygen gas or dinitrogen oxygen gas, oxygen which is a main component of the oxide semiconductor and that is reduced by the step of removing impurities by dehydration or dehydrogenation, oxides it can be highly purified and electrically i-type (intrinsic) semiconductor film 113. このように高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタを得ることができる。 By using such a highly purified oxide semiconductor, it is possible to obtain a transistor having extremely excellent off characteristic.

また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給してもよい。 Further, the oxide semiconductor layer subjected to dehydration or dehydrogenation treatment, oxygen be supplied oxygen in the film is introduced (at least an oxygen radical, an oxygen atom, oxygen ions, or the containing of) good.

酸素の導入工程では、酸化物半導体膜に直接酸素を導入してもよいし、後に形成されるゲート絶縁膜136aなどの他の膜を通過して酸素を酸化物半導体膜へ導入してもよい。 The oxygen introducing step, oxides may be introduced directly oxygen into the semiconductor film, the oxygen through another film such as a gate insulating film 136a to be formed later may be introduced into the oxide semiconductor film .
酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体膜へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。 If the oxygen introduced through another film, an ion implantation method, an ion doping method, when a plasma immersion ion implantation method may be used such as, for introducing oxygen directly into the exposed oxide semiconductor film It may also be used such as a plasma treatment in addition to the above-described method.

酸化物半導体膜への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、 The introduction of oxygen into the oxide semiconductor film may be any after dehydration or dehydrogenation treatment,
特に限定されない。 It is not particularly limited. また、上記脱水化または脱水素化処理を行った酸化物半導体膜への酸素の導入は複数回行ってもよい。 The introduction of oxygen into the oxide semiconductor film subjected to the dehydration or dehydrogenation treatment may be performed plural times. また、酸化物半導体膜を複数層の積層構造とする場合、 In addition, when the oxide semiconductor film and the laminated structure of a plurality of layers,
各酸化物半導体層の形成後に酸素を導入してもよい。 Oxygen after formation of the oxide semiconductor layer may be introduced.

次に、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜134に形成することができる(図8(A)参照)。 It can then be formed into the island-shaped oxide semiconductor film 134 of the oxide semiconductor film by a photolithography process (see FIG. 8 (A)).

島状の酸化物半導体膜134を形成するためのレジストマスクをインクジェット法で形成してもよい。 A resist mask for forming the island-shaped oxide semiconductor film 134 may be formed by an inkjet method. レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。 A photomask is not used when the resist mask is formed by an inkjet method, the manufacturing cost can be reduced.

なお、酸化物半導体膜134のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。 Note that the etching of the oxide semiconductor film 134 may be wet etching or dry etching may be used both. 例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。 As an etchant used for wet etching of the oxide semiconductor film, or the like can be used a mixed solution of phosphoric acid, acetic acid, and nitric acid. また、ITO−07N(関東化学社製)を用いてもよい。 Further, ITO-07N (manufactured by Kanto Chemical Co., Inc.) may be used. また、ICP(Inductiv In addition, ICP (Inductiv
ely Coupled Plasma:誘導結合型プラズマ)エッチング法によるドライエッチングによってエッチング加工してもよい。 ely Coupled Plasma: may be etched by dry etching by inductively coupled plasma) etching method.

次に、下地絶縁膜132bの電極128bと重畳する領域に開口を形成する。 Then, an opening is formed in the region overlapping with the electrode 128b of the base insulating film 132b. 当該開口は、層間絶縁膜124に開口を形成した方法と同様の方法を用いて形成することができる。 The opening can be formed by using a method similar to the method of forming the opening in the interlayer insulating film 124. また、図2および図3に示す半導体装置を形成する場合には、下地絶縁膜132bに加え下地絶縁膜132aもエッチングし、電極128bの上面が露出する開口を形成すればよい。 In the case of forming a semiconductor device shown in FIGS. 2 and 3, the base insulating film 132a in addition to the base insulating film 132b is also etched, may be formed an opening upper surface of the electrode 128b is exposed.

次に、酸化物半導体膜134を覆って、後の工程でゲート絶縁膜136aおよび絶縁膜136bを形成する絶縁膜136を成膜する(図8(B)参照)。 Next, the oxide over the semiconductor film 134 in a later step of forming an insulating film 136 for forming the gate insulating film 136a and the insulating film 136 b (see FIG. 8 (B)). ここで、絶縁膜136 Here, the insulating film 136
の膜厚は、例えば1nm以上20nm以下とすることが好ましい。 The film thickness is preferably, for example, 1nm or 20nm or less.

絶縁膜136が過剰酸素を含む絶縁膜(化学量論的組成比を超える酸素を含む絶縁膜) Insulating film insulating film 136 containing excess oxygen (insulating film containing oxygen in excess of stoichiometric composition)
であれば、絶縁膜136に含まれる過剰な酸素によって、酸化物半導体膜134の酸素欠損を補填することが可能であるため好ましい。 If, by excess oxygen contained in the insulating film 136 is preferable because it is possible to fill oxygen vacancies in the oxide semiconductor film 134. 絶縁膜136に過剰酸素を含ませるには、 To include the excess oxygen in the insulating film 136,
例えば、酸素雰囲気下にて絶縁膜136を成膜すればよい。 For example, it may be an insulating film 136 in an oxygen atmosphere. または、成膜後の絶縁膜13 Or, the insulating film 13 after film formation
6に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を注入して、酸素過剰領域を形成しても良い。 6, oxygen (at least an oxygen radical, an oxygen atom, including any of the oxygen ions) are implanted, may be formed of oxygen-excess region. 酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。 The method for injecting oxygen, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, it is possible to use a plasma treatment.

このような絶縁膜136としては、例えば、プラズマCVD法またはスパッタリング法等を用いて成膜した酸化窒化シリコン膜または酸化シリコン膜などを用いることができる。 As such an insulating film 136, for example, it can be used as the film forming the silicon oxynitride film or silicon oxide film by a plasma CVD method, a sputtering method, or the like. これらの絶縁膜に、例えば、半導体装置に対してエッチング処理を行うための装置や、 In these insulating films, for example, apparatus for etching process on a semiconductor device,
レジストマスクに対してアッシングを行うための装置などを用いて酸素を供給することができる。 And apparatus for ashing of a resist mask oxygen can be supplied using. 本実施の形態では、絶縁膜136として、プラズマCVD法を用いて成膜し、酸素を含む雰囲気でプラズマ処理を行って過剰酸素を含ませた、酸化窒化シリコン膜を用いる。 In this embodiment, as the insulating film 136, is deposited by plasma CVD, oxygen was included excess oxygen by performing the plasma treatment in an atmosphere containing, a silicon oxide nitride film.

また、絶縁膜136は積層構造とすることもでき、上記過剰酸素を含む絶縁膜上に、下地絶縁膜132aに用いるようなバリア膜として機能する絶縁膜を設けても良い。 The insulating film 136 can also be a laminated structure, on the insulating film including the excess oxygen may be provided with an insulating film serving as a barrier film, such as is used in the base insulating film 132a. バリア膜として機能する絶縁膜に酸化アルミニウム膜を用いる場合、プラズマCVD法またはスパッタリング法等を用いてアルミニウム膜を成膜した後、酸素を含む雰囲気でプラズマ処理を行うことで酸化アルミニウム膜を形成することもできる。 When using an aluminum oxide film on the insulating film serving as a barrier film, after forming an aluminum film by a plasma CVD method or a sputtering method, or the like, to form an aluminum oxide film by performing plasma treatment in an atmosphere containing oxygen it is also possible.

特に、酸化アルミニウム膜は水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高い。 In particular, the aluminum oxide film is hydrogen, blocking effect which is not permeable to both oxygen and impurities such as moisture (block effect) is high. 従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜134 Thus, the aluminum oxide film, in and after the manufacturing process, hydrogen causes a change oxides of impurities such as moisture semiconductor film 134
への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜134からの放出を防止するバリア膜として機能する。 Incorporation into, and functions as a barrier film for preventing the release of the oxygen in the oxide semiconductor film 134 which is a main component of the oxide semiconductor.

さらに絶縁膜136の成膜後に熱処理を行って、絶縁膜136に含有される化学量論的組成比を超える量の酸素を酸化物半導体膜134に供給することができる。 It can be further subjected to heat treatment after forming the insulating film 136, to supply oxygen in an amount exceeding the stoichiometric composition contained in the insulating film 136 on the oxide semiconductor film 134. 当該熱処理の温度は、250℃以上700℃以下、または400℃以上700℃以下、または基板の歪み点未満とすることが好ましい。 Temperature of the heat treatment is preferably set to 250 ° C. or higher 700 ° C. or less, or 400 ° C. or higher 700 ° C. or less, or lower than the strain point of the substrate. 例えば、熱処理装置の一つである電気炉に基板を導入し、窒素雰囲気下250℃において1時間の熱処理を行う。 For example, the substrate is introduced into an electric furnace which is one of heat treatment apparatus, a heat treatment is performed for one hour in a 250 ° C. nitrogen atmosphere.

このとき、酸素の供給を行う過剰酸素を含む絶縁膜上を、緻密性を有するバリア膜で覆うことにより、酸素の供給を行う過剰酸素を含む絶縁膜からの酸素の上方への拡散を防ぎ、酸化物半導体膜134に酸素を供給することができる。 At this time, the insulating film on containing excess oxygen for supplying oxygen, by covering with a barrier film having a denseness prevents upward diffusion of oxygen from the insulating film containing excess oxygen to supply the oxygen, oxygen can be supplied to the oxide semiconductor film 134.

このように、酸素の供給を行う過剰酸素を含む絶縁膜を、緻密性を有するバリア膜で包み込んで熱処理を行うことで、酸化物半導体膜134において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。 Thus, the insulating film containing excess oxygen for supplying oxygen, by performing heat treatment wrapped with a barrier film having a denseness, conditions such as substantially coincides with the stoichiometric composition of the oxide semiconductor film 134 , or may be oxygen is often supersaturated state than the stoichiometric composition.

このように、水素若しくは水分を酸化物半導体膜から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりi型(真性)の酸化物半導体、又はi型(真性)に限りなく近い酸化物半導体とすることができる。 Thus, hydrogen or moisture is removed from the oxide semiconductor film, highly purified so as not to contain impurities as much as possible, the oxide semiconductor of oxygen i-type by supplying an oxygen vacancy is filled (intrinsic), or i-type can be a close oxide semiconductor (intrinsic). そうすることにより、酸化物半導体のフェルミ準位(Ef)を真性フェルミ準位(Ei)と同じレベルにまですることができる。 By doing so, it is possible to oxide semiconductor Fermi level (Ef) to the same level as the intrinsic Fermi level (Ei). よって、該酸化物半導体膜をトランジスタに用いることで、 Thus, by using the oxide semiconductor film in the transistor,
酸素欠損に起因するトランジスタのしきい値電圧Vthのばらつき、しきい値電圧のシフトΔVthを低減することができる。 Variation in the threshold voltage Vth of the transistor due to an oxygen deficiency, it is possible to reduce the shift ΔVth of the threshold voltage.

次に、絶縁膜136上に酸化物半導体膜134と重畳するようにゲート電極138aを形成し、下地絶縁膜132bに設けられた開口に電極128bと重畳して電極138bを形成する。 Then, a gate electrode 138a so as to overlap with the oxide semiconductor film 134 is formed over the insulating film 136, an electrode 138b overlaps the electrode 128b to the opening provided in the base insulating film 132b. ゲート電極138aおよび電極138bは、プラズマCVD法またはスパッタリング法等により形成することができる。 The gate electrode 138a and the electrode 138b can be formed by a plasma CVD method or a sputtering method, or the like. また、ゲート電極138aおよび電極138b The gate electrode 138a and the electrode 138b
の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、 The material, molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium,
ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。 Neodymium, a metal film containing an element selected from scandium, or the above elements as a metal nitride film as a component, (titanium nitride film, a molybdenum nitride film, a tungsten nitride film) can be used. また、ゲート電極138aおよび電極138bとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。 Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus gate electrode 138a and the electrode 138b, may be used a silicide film such as a nickel silicide. ゲート電極138aおよび電極138bは、単層構造としてもよいし、積層構造としてもよい。 The gate electrode 138a and the electrode 138b may have a single layer structure or a stacked structure.

また、ゲート電極138aおよび電極138bの材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。 The material of the gate electrode 138a and the electrode 138b can be formed using indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide , indium zinc oxide, may also be applied a conductive material such as indium tin oxide to which silicon oxide is added. また、上記導電性材料と、上記金属材料の積層構造とすることもできる。 Also, it and the conductive material, also be a laminated structure of the metal material.

また、絶縁膜136と接するゲート電極138aの一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、 As one layer of the gate electrode 138a which is in contact with the insulating film 136, a metal oxide containing nitrogen, specifically, and In-Ga-Zn-O film containing nitrogen, or an In-Sn-O film containing nitrogen,
窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。 Or an In-Ga-O-film containing nitrogen, or an In-Zn-O film containing nitrogen, and Sn-O film containing nitrogen, or In-O film containing nitrogen, a metal nitride film (InN, or SnN) film it can be used. これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。 These films 5 eV (electron volts), preferably has a work function of more than 5.5 eV (electron volts), when used as the gate electrode layer, to be the threshold voltage of the electrical characteristics of the transistor to the positive It can be realized so-called normally-off switching element.

なお、ゲート電極138aは、絶縁膜136上に設けられた導電膜(図示しない)を、 The gate electrode 138a is a conductive film (not shown) provided on the insulating film 136,
マスクを用いて加工することによって形成することができる。 It can be formed by processing using a mask. ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることもできる。 The mask used for processing, the mask formed by a photolithography method, by performing a slimming treatment, can also be a mask having a finer pattern.

スリミング処理としては、例えば、ラジカル状態の酸素(酸素ラジカル)などを用いるアッシング処理を適用することができる。 As slimming treatment, for example, it can be applied ashing treatment with oxygen or the like radical state (oxygen radicals). ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。 However, slimming treatment as long as the process capable of processing a mask formed by a photolithography method to finer patterns, need not be limited to the ashing process. また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長(L)が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。 Also, this means that the channel length of the transistor by a mask formed by the slimming process (L) is determined, as the slimming treatment can be applied a good process controllability. スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは1 Results of slimming treatment, a mask formed by a photolithography method, the resolution limit of the exposure apparatus or less, preferably 1
/2以下、より好ましくは1/3以下の線幅まで微細化することが可能である。 / 2 or less, and more preferably may be miniaturized to a line width of less than 1/3. これにより、トランジスタのさらなる微細化を達成することができる。 This makes it possible to achieve further miniaturization of the transistor.

このようにして、容量素子154を構成する電極138bは、ゲート電極138aと同じ層で形成され、同一の材料および同一の工程で形成される。 In this way the electrode 138b included in the capacitor 154 is formed in the same layer as the gate electrode 138a, it is formed of the same material and the same process. これにより、配線層120 Thus, the wiring layer 120
および第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程を増やすことなく容量素子154を形成することができ、半導体素子と容量素子を効率的に形成することができる。 And in the step of forming the second transistor 150 of the semiconductor element layer 130 can be formed the capacitor 154 without increasing extra steps, it is possible to efficiently form a semiconductor element and a capacitive element.

次に、ゲート電極138aをマスクとして酸化物半導体膜134に不純物元素135を導入し、自己整合的に不純物領域134a、不純物領域134bおよびチャネル形成領域134cを形成する(図8(C)参照)。 Next, the gate electrode 138a and an impurity element 135 to the oxide semiconductor film 134 as a mask, self-aligned manner impurity regions 134a, to form the impurity regions 134b and a channel forming region 134c (see FIG. 8 (C)). これにより、チャネル形成領域134cは不純物領域134aと不純物領域134bに挟まれるように形成される。 Thus, the channel forming region 134c is formed so as to be sandwiched between the impurity regions 134a and impurity regions 134b. なお、図8(C)に示すように、不純物元素135を導入する必要がない領域に不純物が導入されないように、当該領域上にレジストマスク137などを設けてもよい。 Incidentally, as shown in FIG. 8 (C), so that impurity regions need not be an impurity element 135 is not introduced, and the resist mask 137 may be provided on the region.

不純物元素135は、酸化物半導体膜134の導電率を変化させる不純物を用いることが好ましい。 Impurity element 135, it is preferable to use an impurity to change the conductivity of the oxide semiconductor film 134. 不純物元素135としては、15族元素(代表的にはリン(P)、砒素(A As the impurity element 135, a Group 15 element (typically, phosphorus (P), arsenic (A
s)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N) s), and antimony (Sb)), boron (B), aluminum (Al), nitrogen (N)
、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(Cl)、チタン(Ti)、および亜鉛(Zn)のいずれかから選択される一以上を用いることができる。 , Argon (Ar), selected from helium (He), neon (Ne), indium (In), fluorine (F), chlorine (Cl), titanium (Ti), and zinc (Zn) one or more selected from any of it can be used.

不純物元素135の導入方法としては、イオン注入法、イオンドーピング法などを用いることができる。 As a method for introducing the impurity element 135 can be used an ion implantation method, an ion doping method. その際には、不純物元素135の単体のイオンあるいはフッ化物、塩化物のイオンを用いることもできる。 In that case, a single ion or a fluoride of an impurity element 135 may be used ionic chloride.

特に、酸化物半導体膜134としてCAAC−OS膜などの結晶性を有する酸化物半導体膜を用いている場合、アルゴンなどの原子量の大きい元素をイオン注入法やイオンドーピング法で導入することにより、酸化物半導体膜134の一部が非晶質化してn型化するので、チャネル形成領域134cより抵抗率の低い不純物領域134aおよび不純物領域134bを形成することができる。 In particular, the case of using an oxide semiconductor film having crystallinity such as a CAAC-OS film as the oxide semiconductor film 134, by introducing a large element of atomic weight, such as argon ion implantation method or an ion doping method, oxidation since a part of the object semiconductor film 134 is n-type and amorphous, it is possible to form the low impurity regions 134a and impurity regions 134b resistivity than the channel forming region 134c.

不純物元素135の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。 Step of introducing an impurity element 135, an acceleration voltage, injection conditions such as the dose, also the thickness of a film passing may be set to suitably controlled.

また、不純物元素135を導入する際に、半導体基板100を加熱しながら行ってもよい。 Further, when an impurity element 135 may be performed while heating the semiconductor substrate 100. また、不純物元素135の導入処理後、加熱処理を行ってもよい。 Further, after the introduction process of the impurity element 135, heat treatment may be performed.

なお、酸化物半導体膜134に不純物元素135を導入する処理は、複数回行ってもよく、不純物元素の種類も複数種用いてもよい。 The process of introducing an impurity element 135 to the oxide semiconductor film 134 may be performed plural times, the kind of the impurity element may also be used in combination.

次に、絶縁膜136、ゲート電極138aおよび電極138b上に絶縁膜を成膜し、当該絶縁膜にエッチング処理を行い、ゲート電極138aおよび電極138bの少なくとも側面に接するサイドウォール絶縁膜140aおよびサイドウォール絶縁膜140bを形成する。 Next, the insulating film 136, an insulating film on the gate electrode 138a and the electrode 138b, the insulating film was etched, the side wall insulating film 140a and the side walls in contact with at least the side surface of the gate electrode 138a and the electrode 138b forming an insulating film 140b. このとき、同時に絶縁膜136にもエッチング処理を行い、ゲート電極138aおよびサイドウォール絶縁膜140aと重畳するゲート絶縁膜136a、および電極138 At this time, was etched in the insulating film 136 at the same time, the gate electrode 138a and the side wall insulating film 140a and the superimposing gate insulating film 136a, and the electrode 138
bおよびサイドウォール絶縁膜140bと重畳する絶縁膜136bも形成する(図8(D Insulating film 136b which overlaps with b and the sidewall insulating film 140b may be formed (FIG. 8 (D
)参照)。 )reference). ここで、サイドウォール絶縁膜140aおよびサイドウォール絶縁膜140b Here, the side wall insulating film 140a and the sidewall insulating film 140b
に用いる絶縁膜には、絶縁膜136に用いた材料と同様の材料を用いることができる。 The insulating film used, it is possible to use a material similar to material used for the insulating film 136.

当該エッチング処理において、絶縁膜136bと下地絶縁膜132bは選択性が高いものを用いることが好ましい。 In the etching process, the insulating film 136b and the base insulating film 132b is preferable to use a high selectivity. 例えば、上記のように、絶縁膜136bに酸化シリコン膜または酸化窒化シリコン膜を用い、下地絶縁膜132bに窒化シリコン膜を用いればよい。 For example, as described above, using a silicon oxide film or a silicon oxynitride film on the insulating film 136 b, it may be used silicon nitride film on the base insulating film 132b.

サイドウォール絶縁膜140aおよびサイドウォール絶縁膜140bは、上記絶縁膜に対して異方性の高いエッチング工程を行うことで自己整合的に形成することができる。 Sidewall insulating film 140a and the sidewall insulating film 140b may be formed in a self-aligned manner by performing a highly anisotropic etching process on the insulating film. 例えば、ドライエッチング法を用いると好ましい。 For example, preferably a dry etching method. ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。 As an etching gas used for dry etching, for example, trifluoromethane, octafluorocyclobutane, and a gas containing fluorine such as tetrafluoromethane. エッチングガスには、希ガスまたは水素を添加してもよい。 The etching gas may be added to rare gas or hydrogen. ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法(RIE法)を用いると好ましい。 Dry etching method, a high frequency voltage is applied to the substrate, using reactive ion etching (RIE) preferably.

またサイドウォール絶縁膜140aおよびサイドウォール絶縁膜140bはゲート電極138aおよび電極138bの側面と接するように設けられるが、さらに上面まで覆うような絶縁膜をフォトリソグラフィで形成しても良い。 The sidewall insulating film 140a and the sidewall insulating film 140b are provided in contact with the side surfaces of the gate electrode 138a and the electrode 138b, an insulating film may be formed such as to cover up to the upper surface by photolithography. また、サイドウォール絶縁膜140 In addition, the side wall insulating film 140
aおよびサイドウォール絶縁膜140bとは別に、ゲート電極138aおよび電極138 Apart from a and the sidewall insulating film 140b, the gate electrode 138a and the electrode 138
bの上面と重畳するように絶縁膜を設けても良い。 b top and an insulating film may be provided so as to overlap the.

このようにして、容量素子154を構成する絶縁膜136bは、ゲート絶縁膜136a In this manner, the insulating film 136b included in the capacitor 154, the gate insulating film 136a
と同じ層で形成され、同一の材料および同一の工程で形成される。 They are formed in the same layer as and formed of the same material and the same process. これにより、配線層1 As a result, the wiring layer 1
20および第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程を増やすことなく容量素子154を形成することができ、半導体素子と容量素子を効率的に形成することができる。 In the step of forming the 20 and the second transistor 150 of the semiconductor element layer 130 can be formed the capacitor 154 without increasing extra steps, it is possible to efficiently form a semiconductor element and a capacitive element.

次に、下地絶縁膜132b、酸化物半導体膜134、ゲート電極138a、電極138 Next, the base insulating film 132b, the oxide semiconductor film 134, the gate electrode 138a, the electrode 138
b、サイドウォール絶縁膜140aおよびサイドウォール絶縁膜140b上に導電膜を成膜し、当該導電膜を加工してソース電極142aおよびドレイン電極142bを形成する(図9(A)参照)。 b, and conductive film formed on the side wall insulating film 140a and the sidewall insulating film 140b, and processed the conductive film forming the source electrode 142a and drain electrode 142b (see FIG. 9 (A)).

ここで、ソース電極142aおよびドレイン電極142bとして用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。 Here, as the conductive film used for the source electrode 142a and drain electrode 142b, for example, Al, Cr, Cu, Ta, Ti, Mo, and W metal film containing Karakara selected elements as its component, metal nitride film (titanium nitride film, a molybdenum nitride film, a tungsten nitride film) can be used. また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。 Further, Al, Ti one or both of the lower or upper metal film such as Cu, Mo, high melting point metal film or their metal nitride film such as W (titanium nitride film, a molybdenum nitride film, a tungsten nitride film) it may be configured as a laminate of. また、当該導電膜は、導電性の金属酸化物で形成しても良い。 Further, the conductive film may be formed using a conductive metal oxide. 導電性の金属酸化物としては酸化インジウム(In )、酸化スズ(SnO )、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In −SnO 、ITOと略記する)、酸化インジウム酸化亜鉛(In −ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。 Conductive metal oxide, indium oxide (In 2 O 3), tin oxide (SnO 2), zinc oxide (ZnO), (abbreviated as In 2 O 3 -SnO 2, ITO ) of indium oxide and tin oxide, indium zinc oxide (in 2 O 3 -ZnO), or it may be used after silicon oxide is contained in these metal oxide materials.

ソース電極142aおよびドレイン電極142bの形成は、フォトリソグラフィ工程を用いて上記導電膜上にレジストマスクを形成し、選択的にエッチングを行って、少なくともゲート電極138a上の導電膜を除去すればよい。 Formation of the source electrode 142a and drain electrode 142b, using a photolithography process to form a resist mask on the conductive film, and selective etching is performed, may be removed conductive film on at least the gate electrode 138a. これにより、当該導電膜はゲート電極138aを挟んで分断されるので、ソース電極142aおよびドレイン電極142bとして機能しうる。 Thus, the conductive film since the divided across the gate electrode 138a, can function as a source electrode 142a and drain electrode 142b.

当該フォトリソグラフィ工程は、露光装置の光源として、紫外線やKrFレーザ光やA The photolithography process, as a light source of the exposure apparatus, ultraviolet light, KrF laser light, or A
rFレーザ光を用いることが好ましい。 It is preferable to use a rF laser beam. これにより、トランジスタ152のチャネル長を微細化(具体的には100nm以下、好ましくは60nm以下、更に好ましくは30nm Thus, refining the channel length of the transistor 152 (specifically, 100nm or less, preferably 60nm or less, more preferably 30nm
以下)することが可能であるため、トランジスタ152の動作速度を高速化できる。 Because it is possible to hereinafter), it can speed up the operation speed of the transistor 152. チャネル長が25nm未満の露光を行う場合には、例えば、数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultraviolet)を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。 If the channel length is performing an exposure of less than 25nm, for example, it may perform exposure for forming the resist mask in the photolithography process using the extremely short wavelength of extreme ultraviolet rays to the number nm~ number 10nm (Extreme Ultraviolet). 超紫外線による露光は、解像度が高く焦点深度も大きい。 Exposure with extreme ultraviolet light, the high resolution and a large depth of focus.

なお、上記以外のソース電極142aおよびドレイン電極142bの形成方法としては、上記導電膜の上にさらに平坦化膜を設けて、CMP処理により当該平坦化膜および当該導電膜を研磨してソース電極142aおよびドレイン電極142bを形成する方法もある。 Incidentally, as a method for forming the source electrode 142a and drain electrode 142b other than the above, provided with a further planarization layer on the conductive film, the source electrode 142a by polishing the planarizing film and the conductive film by CMP treatment and there is a method of forming a drain electrode 142b. このとき、上述のようにゲート電極138aおよび電極138b上に絶縁膜を設けておくことで、これらの電極が研磨されるのを防ぐことができる。 In this case, by providing the insulating film on the gate electrode 138a and the electrode 138b, as described above, it is possible to prevent these electrodes are polished.

図9(A)では、ドレイン電極142bが酸化物半導体膜134および電極138bと接するようにドレイン電極142bを形成した。 In FIG. 9 (A), the drain electrode 142b has the drain electrode 142b in contact with the oxide semiconductor film 134 and the electrode 138b. 図2に示す半導体装置を形成する場合には、上述した開口を介して電極128bと接し、かつ電極138bと接しないようにドレイン電極142bを設ければよい。 When forming a semiconductor device shown in FIG. 2 is in contact with the electrode 128b through the opening described above, and may be provided drain electrode 142b so as not to be in contact with the electrode 138b. また、図3に示す半導体装置を形成する場合には、下地絶縁膜132bの開口に重ならないようにドレイン電極142bを設ければよい。 In the case of forming a semiconductor device shown in FIG. 3, it may be provided drain electrode 142b so as not to overlap the openings of the base insulating film 132b.

次に、下地絶縁膜132b、ゲート電極138a、ソース電極142aおよびドレイン電極142b上に保護絶縁膜144を形成する(図9(B)参照)。 Next, the base insulating film 132b, the gate electrode 138a, to form a protective insulating film 144 on the source electrode 142a and drain electrode 142b (see FIG. 9 (B)).

保護絶縁膜144は、プラズマCVD法、スパッタリング法、または蒸着法等により成膜することができる。 Protective insulating film 144 can be formed by a plasma CVD method, a sputtering method, an evaporation method, or the like. 保護絶縁膜144は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。 Protective insulating film 144 is typically a silicon oxide film, a silicon oxynitride film, or the like can be used inorganic insulating film such as an aluminum oxynitride film, or a gallium oxide film.

また、保護絶縁膜144として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜(例えば、窒化アルミニウム膜)も用いることができる。 Further, as the protective insulating film 144, an aluminum oxide film, hafnium oxide film, a magnesium oxide film, zirconium oxide film, lanthanum oxide film, barium oxide film or a metal nitride film (e.g., an aluminum nitride film), it may also be used. 特に、酸化アルミニウム膜は、 In particular, aluminum oxide film,
水素、水分などの不純物、および酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高く、作製工程中および作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜134への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜134からの放出を防止する保護膜として機能するため好ましく適用することができる。 Hydrogen, impurities such as moisture, and oxygen barrier effect which is not permeable to both (block effect) is high, in and after the manufacturing process, hydrogen causes a change oxide semiconductor film of impurities such as moisture incorporation into 134, and the oxide semiconductor can be preferably applied to act as a protective film for preventing the release from the oxide semiconductor film 134 of the oxygen which is a main component of the.

なお、保護絶縁膜144は、単層としてもよいし、積層としてもよい。 Note that the protective insulating film 144 may have a single layer or a stacked.

保護絶縁膜144は、スパッタリング法など、保護絶縁膜144に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。 Protective insulating film 144, such as a sputtering method, water in the protective insulating film 144 is preferably formed by appropriately using a method does not enter the impurities such as hydrogen. 酸化物半導体膜134の成膜時と同様に、保護絶縁膜144の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。 As with the formation of the oxide semiconductor film 134, in order to remove moisture remaining in the deposition chamber of the protective insulating film 144, it is preferable to use an entrapment vacuum pump (such as a cryopump). クライオポンプを用いて排気した成膜室で成膜した保護絶縁膜144に含まれる不純物の濃度を低減できる。 Thereby reducing the concentration of impurities contained in the protective insulating film 144 is formed in the deposition chamber is evacuated with a cryopump. また、保護絶縁膜144の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。 In addition, as an evacuation unit for removing moisture remaining in the deposition chamber of the protective insulating film 144 may be provided with a cold trap to a turbo molecular pump.

次に、上述の各工程により形成された各構成を覆うように層間絶縁膜146を形成し、 Next, an interlayer insulating film 146 so as to cover the components formed by the respective steps described above,
層間絶縁膜146、保護絶縁膜144、下地絶縁膜132aおよび下地絶縁膜132bに配線128aが露出する開口と、ソース電極142aが露出する開口を形成し、当該開口を埋め込むように接続電極148aおよび配線149aと、接続電極148bおよび配線149bと、を形成する。 Interlayer insulating film 146, the protective insulating film 144, an opening wiring 128a is exposed to the underlying insulating film 132a and the base insulating film 132b, an opening is formed where the source electrode 142a is exposed, connected so as to fill the opening electrode 148a and the interconnection and 149a, and the connection electrode 148b and the wiring 149 b, to form a.

なお、層間絶縁膜146、接続電極148a、接続電極148b、配線149aおよび配線149bの詳細については、配線層120の層間絶縁膜124、接続電極126および配線128aと同様なのでそちらを参照されたい。 The interlayer insulating film 146, the connection electrode 148a, the connection electrode 148b, details of the wiring 149a and the wiring 149b is see there interlayer insulating film 124 of the wiring layer 120, the same as the connection electrode 126 and the wiring 128a.

以上により、酸化物半導体膜134を用いたトランジスタ152および容量素子154 By the above steps, the transistor 152 and a capacitor 154 including an oxide semiconductor film 134
が形成される(図9(C)参照)。 There is formed (see FIG. 9 (C)). このようなトランジスタ152は、オフ電流が極めて低いという特徴を有する。 Such transistor 152 is characterized in that the off current is very low.

以上の工程によって、トランジスタ152および容量素子154を有する第2の半導体素子層130を形成することができる。 Through the above steps, it is possible to form the second semiconductor element layer 130 having a transistor 152 and a capacitor 154. このようにして、第1の半導体素子層110、配線層120および第2の半導体素子層130を有する半導体装置を形成することができる。 In this way, it is possible to form a semiconductor device having a first semiconductor element layer 110, the wiring layer 120 and the second semiconductor element layer 130.

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。 Note that before or after each of the above steps, further electrode, a wiring, a semiconductor layer may include the step of forming an insulating layer, or the like. 例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。 For example, the structure of wiring has a multi-layer structure comprising a stacked structure of the insulating layer and a conductive layer, it is possible to realize a semiconductor device in which a highly integrated.

このように、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。 Thus, by providing the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using a single crystal silicon or the like When, it is possible to provide a semiconductor device having a novel structure using a transistor including an oxide semiconductor, to a single integrated circuit.

これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。 Thus, high speed operation is easy, and a transistor using the single crystal silicon or the like, a significantly small off-state current, with a transistor including an oxide semiconductor, while maintaining high-speed operation, reduction of power consumption the aim was, it is possible to provide a semiconductor device having a novel structure.

また、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。 Further, by stacking the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using an oxide semiconductor material it is possible to prevent an increase in the area occupied by the provision, it is possible to achieve high integration of semiconductor devices having a new structure.

また、配線層および第2の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。 Further, it is possible to form the capacitor without unnecessary steps in the process of forming a transistor including an oxide semiconductor wiring layer and the second semiconductor element layer, effectively forming a semiconductor element and a capacitive element can do.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態2) (Embodiment 2)
本実施の形態では、実施の形態1に示す半導体装置とは異なる態様の半導体装置および半導体装置の作製方法について、図10乃至図12を参照して説明する。 In this embodiment, a manufacturing method of a semiconductor device and a semiconductor device of a different embodiment of the semiconductor device described in Embodiment 1 will be described with reference to FIGS.

〈半導体装置の構成例〉 <Configuration example of a semiconductor device>
図10は、半導体装置の構成の一例を示す断面図である。 Figure 10 is a sectional view showing an example of a structure of a semiconductor device. 図10に示す半導体装置は、 The semiconductor device shown in FIG. 10,
第1の半導体材料にチャネル形成領域が設けられるトランジスタ150と、トランジスタ150の上に形成された配線128aと、トランジスタ150の上に形成されたトランジスタ166と、トランジスタ150の上に形成された容量素子168と、を含んで形成される。 The first channel formation region and the transistor 150 provided in a semiconductor material, and a wiring 128a formed over the transistor 150, a transistor 166 formed over the transistor 150, a capacitor which is formed over the transistor 150 and 168 is a comprise formation. 図10では、下部に第1の半導体材料を用いたトランジスタ150を含む第1の半導体素子層110を有し、上部に第2の半導体材料を用いたトランジスタ166の一部、 In Figure 10, comprises a first semiconductor element layer 110 including a transistor 150 including a first semiconductor material in a lower portion, a portion of a transistor 166 including a second semiconductor material on top,
および容量素子168の一部を含む第2の半導体素子層170を有する構成としている。 And it has a configuration having a second semiconductor element layer 170 including a portion of the capacitor 168.
また、第1の半導体素子層110と第2の半導体素子層170は間に形成された配線層1 The first semiconductor element layer 110 and the wiring layer and the second semiconductor element layer 170 is formed between 1
20を介して電気的に接続されている。 It is electrically connected via 20. また、図10に示す半導体装置は、トランジスタ150とトランジスタ166と容量素子168とを、一つずつ有する構成として示しているが、それぞれ複数有する構成としてもよい。 Further, the semiconductor device shown in FIG. 10, the transistor 150 and the transistor 166 and the capacitor 168 is shown as configured to have one by one, or a plurality with each configured.

本実施の形態に示す半導体装置は、配線層120の一部および第2の半導体素子層17 The semiconductor device described in this embodiment, part of the wiring layer 120 and the second semiconductor element layer 17
0の構成において、先の実施の形態に示す半導体装置と異なる。 In the configuration of 0 differs from the semiconductor device described in the above embodiment. なお、第1の半導体素子層110の構成については、図1に示す半導体装置と同様なので、詳細については実施の形態1の記載を参酌することができる。 The configuration of the first semiconductor element layer 110, the same as the semiconductor device shown in FIG. 1, details can be referred to the first embodiment.

第1の半導体素子層110の上に形成される配線層120は、層間絶縁膜103、配線114aおよび配線114bの上に形成された層間絶縁膜122と、層間絶縁膜122上に形成された層間絶縁膜124と、層間絶縁膜122および層間絶縁膜124に埋め込まれるように形成された接続電極126、配線128a、電極128bおよびゲート電極1 Wiring layer 120 formed on the first semiconductor element layer 110, an interlayer insulating film 103, an interlayer insulating film 122 formed on the wiring 114a and the wiring 114b, are formed on the interlayer insulating film 122 layers an insulating film 124, an interlayer insulating film 122 and the interlayer insulating film connection electrode 126 formed so as to be embedded in the 124, the wiring 128a, the electrode 128b and the gate electrode 1
28cと、を有する。 Has a 28c, the. 配線128a、電極128bおよびゲート電極128cは、層間絶縁膜124から上面が露出するように設けられており、同じ層の導電膜を用いて形成されている。 Wire 128a, the electrode 128b and the gate electrode 128c is provided so that the upper surface is exposed from the interlayer insulating film 124 is formed using a conductive film in the same layer. ここで、層間絶縁膜122、配線128aおよび電極128bおよびゲート電極128cの上面は、概略同一の平面を形成することが好ましい。 Here, the interlayer insulating film 122, the upper surface of the wiring 128a and the electrode 128b and the gate electrode 128c is preferably formed to substantially the same plane. ここで、層間絶縁膜12 Here, the interlayer insulating film 12
2、層間絶縁膜124、接続電極126、配線128aおよび電極128bの構成については、図1に示す半導体装置と同様なので、詳細については実施の形態1の記載を参酌することができる。 2, interlayer insulating film 124, the connection electrode 126, the configuration of the wiring 128a and the electrode 128b, the same as the semiconductor device shown in FIG. 1, details can be referred to the first embodiment.

配線層120の上に形成される第2の半導体素子層170は、層間絶縁膜124、配線128a、電極128bおよびゲート電極128cの上に形成されたゲート絶縁膜172 The second semiconductor element layer 170 is formed on the wiring layer 120, an interlayer insulating film 124, the wiring 128a, the electrode 128b and the gate insulating film formed on the gate electrode 128c 172
と、ゲート絶縁膜172を含んで形成されたトランジスタ166と、ゲート絶縁膜172 When a transistor 166 formed to include a gate insulating film 172, the gate insulating film 172
およびトランジスタ166上に形成された保護絶縁膜144と、保護絶縁膜144上に形成された層間絶縁膜146と、ゲート絶縁膜172、保護絶縁膜144および層間絶縁膜146に埋め込まれるように形成された接続電極148a、接続電極148b、配線14 And a protective insulating film 144 formed on the transistor 166, an interlayer insulating film 146 formed over the protective insulating film 144, the gate insulating film 172 is formed so as to be embedded in the protective insulating film 144 and the interlayer insulating film 146 connection electrode 148a, the connection electrode 148b, the wiring 14
9aおよび配線149bを有する。 Having 9a and the wiring 149 b. ここで、保護絶縁膜144、層間絶縁膜146、接続電極148a、接続電極148b、配線149aおよび配線149bの構成については、 Here, the protective insulating film 144, an interlayer insulating film 146, the connection electrode 148a, the connection electrode 148b, the configuration of a wiring 149a and a wiring 149b is
図1に示す半導体装置と同様なので、詳細については実施の形態1の記載を参酌することができる。 The same as the semiconductor device shown in FIG. 1, details can be referred to the first embodiment.

トランジスタ166は、配線層120に設けられたゲート電極128cと、ゲート電極128c上に設けられたゲート絶縁膜172と、ゲート絶縁膜172上にゲート電極12 Transistor 166 includes a gate electrode 128c provided in the wiring layer 120, a gate insulating film 172 provided on the gate electrode 128c, the gate electrode 12 on the gate insulating film 172
8cと重畳して設けられた酸化物半導体膜174と、酸化物半導体膜174上に形成されたチャネル保護膜176と、チャネル保護膜176に形成された開口を介して酸化物半導体膜174の上面の少なくとも一部に接して形成されたソース電極(またはドレイン電極)182a、およびドレイン電極(またはソース電極)182bと、を有する。 An oxide semiconductor film 174 which is provided so as to overlap with 8c, the channel protective film 176 formed over the oxide semiconductor film 174, the upper surface of the oxide semiconductor film 174 through the opening formed in the channel protective film 176 with the at least a portion to the source electrode formed in contact (or drain electrode) 182a, and a drain electrode (or source electrode) 182b, a. なお、酸化物半導体膜174は、実施の形態1で示した酸化物半導体膜134と同様のものを用いることができる。 Note that the oxide semiconductor film 174 can be the same as the oxide semiconductor film 134 described in Embodiment 1.

また、接続電極148bは、ソース電極182aの上面と接するように設けられている。 The connection electrode 148b is provided in contact with the upper surface of the source electrode 182a.

さらに、第2の半導体素子層170と配線層120にまたがって容量素子168が形成される。 Further, a capacitor 168 is formed over the wiring layer 120 and the second semiconductor element layer 170. 容量素子168は、電極128b、ゲート絶縁膜172、ドレイン電極182b Capacitive element 168, the electrode 128b, the gate insulating film 172, the drain electrode 182b
と、で構成される。 If, in constructed. すなわち、電極128bは容量素子168の一方の電極として機能し、ドレイン電極182bは容量素子168の他方の電極として機能し、ゲート絶縁膜17 In other words, the electrode 128b functions as one electrode of the capacitor 168, the drain electrode 182b functions as the other electrode of the capacitor 168, the gate insulating film 17
2は容量素子168の誘電体として機能することになる。 2 will function as a dielectric of the capacitor 168. することになる。 It will be. ここで、チャネル保護膜176の電極128bと重畳する領域に開口が形成されており、ドレイン電極182bは当該開口において、電極128bと重畳し、ゲート絶縁膜172と接するように形成される。 Here, in a region overlapping with the electrode 128b of the channel protective film 176 has an opening formed in the drain electrode 182b is the opening, to overlap with the electrode 128b, it is formed in contact with the gate insulating film 172. なお、チャネル保護膜176は電極128bと重なる領域に必ずしも開口を設ける必要はない。 The channel protective film 176 is not necessarily provided an opening in a region which overlaps with the electrode 128b. その場合、チャネル保護膜176も容量素子168の誘電体として機能することになる。 In that case, it would be a channel protective layer 176 functions as a dielectric of the capacitor 168.

ここで、容量素子168を構成する電極128bは配線128aと同じ層で形成され、 The electrode 128b included in the capacitor 168 is formed of the same layer as the wiring 128a,
同一の材料および同一の工程で形成される。 It is formed of the same material and the same process. また、容量素子168を構成するゲート絶縁膜172およびドレイン電極182bはトランジスタ166を構成している。 Further, the gate insulating film 172 and the drain electrode 182b in the capacitor 168 constitute a transistor 166. これにより、配線層120および第2の半導体素子層170のトランジスタ166を形成する工程で余計な工程を増やすことなく容量素子168を形成することができ、半導体素子と容量素子を効率的に形成することができる。 Thus, it is possible to form a capacitor element 168 without unnecessary steps in the process of forming the transistor 166 of the wiring layer 120 and the second semiconductor element layer 170, effectively forming a semiconductor element and a capacitive element be able to.

なお、本実施の形態に示す半導体装置において、トランジスタ166は所謂チャネルストップ型のトランジスタとしたが、本実施の形態に示す半導体装置はこれに限られるものではない。 In the semiconductor device described in this embodiment, the transistor 166 has been a so-called channel-stop transistor, the semiconductor device of this embodiment is not limited thereto. 例えば、トランジスタ166をチャネルエッチ型のトランジスタとすることもできる。 For example, it is also possible that the transistor 166 and channel-etched transistor.

〈半導体装置の作製方法〉 <Method for manufacturing a semiconductor device>
以下に図10に示す半導体装置の作製方法について図11および図12を参照して説明する。 With reference to FIGS. 11 and 12 a method for manufacturing a semiconductor device shown in FIG. 10 below.

なお、第1の半導体素子層110および配線層120の作製方法については、実施の形態1と同様なので、実施の形態1の記載を参照されたい。 Note that the manufacturing method of the first semiconductor element layer 110 and the wiring layer 120, is similar to the first embodiment, see the description of the first embodiment. また、配線層120のゲート電極128cは、電極128bと同時に形成することができる。 The gate electrode 128c of the wiring layer 120 can be formed simultaneously with the electrode 128b.

〈第2の半導体素子層の作製方法〉 <Method for manufacturing a second semiconductor element layer>
第2の半導体素子層170の作製方法について、図11および図12を参照して説明する。 The manufacturing method of the second semiconductor element layer 170 will be described with reference to FIGS. 11 and 12.

まず、層間絶縁膜124、配線128a、電極128bおよびゲート電極128c上にゲート絶縁膜172を成膜する。 First, an interlayer insulating film 124, wirings 128a, the gate insulating film 172 on the electrode 128b and the gate electrode 128c.

ゲート絶縁膜172は、ゲート絶縁膜172より下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましく、実施の形態1に記載の下地絶縁膜132aと同様の絶縁膜を用いることが好ましい。 The gate insulating film 172 prevents contamination of impurities diffused from the lower layer than the gate insulating film 172, it is preferable that an insulating film serving as a barrier film, similar to the underlying insulating film 132a according to the first embodiment insulating it is preferable to use a film. また、当該バリア膜として機能する絶縁膜上に過剰酸素を含む絶縁膜を積層して設ける構成としても良く、その場合、実施の形態1に記載の下地絶縁膜132bと同様の絶縁膜を積層して設ける構成とすればよい。 Also, well, in which case, by laminating the same insulating film and the base insulating film 132b described in Embodiment 1 as a configuration in which by laminating an insulating film containing excess oxygen on the insulating film serving as the barrier film Te providing configuration and should be.

また、ここでゲート絶縁膜172に研磨処理(例えば、CMP処理)やドライエッチング処理、プラズマ処理などを行うことにより、ゲート絶縁膜172の表面の平坦性を向上させることが好ましい。 Further, where the polishing process in the gate insulating film 172 (e.g., CMP treatment) or dry etching process, by performing a plasma treatment, it is preferable to improve the flatness of the surface of the gate insulating film 172. 当該工程の詳細については実施の形態1の記載を参酌することができる。 For details of this process it can be referred to the description of the first embodiment.

次に、ゲート絶縁膜172上に酸化物半導体膜を成膜し、ゲート電極128cと重畳するように、フォトリソグラフィ工程を用いて島状の酸化物半導体膜174を形成する(図11(A)参照)。 Next, an oxide semiconductor film over the gate insulating film 172, so as to overlap with the gate electrode 128c, to form an island-shaped oxide semiconductor film 174 using a photolithography process (FIG. 11 (A) reference). 当該工程の詳細については実施の形態1の酸化物半導体膜134に関する記載を参酌することができる。 Details of the process is can be referred to regarding the oxide semiconductor film 134 in the first embodiment.

次に、酸化物半導体膜174およびゲート絶縁膜172上にチャネル保護膜176を成膜する(図11(B)参照)。 Next, the formation of the channel protective film 176 is formed over the oxide semiconductor film 174 and the gate insulating film 172 (see FIG. 11 (B)). チャネル保護膜176としては、過剰酸素を含む絶縁膜( The channel protective film 176, an insulating film containing excess oxygen (
化学量論的組成比を超える酸素を含む絶縁膜)であれば、チャネル保護膜176に含まれる過剰な酸素によって、酸化物半導体膜174の酸素欠損を補填することが可能であるため好ましい。 If the insulating film) containing the oxygen exceeding the stoichiometric composition ratio, the excess oxygen contained in the channel protective film 176, preferred because is possible to fill oxygen vacancies in the oxide semiconductor film 174. よって、実施の形態1に記載の絶縁膜136と同様の絶縁膜を用いることが好ましい。 Therefore, it is preferable to use the same insulating film and the insulating film 136 described in Embodiment 1.

さらにチャネル保護膜176の成膜後に熱処理を行って、チャネル保護膜176に含有される化学量論的組成比を超える量の酸素を酸化物半導体膜174に供給することができる。 It can be further subjected to heat treatment after the formation of the channel protective film 176, to supply oxygen in an amount exceeding the stoichiometric composition contained in the channel protective film 176 on the oxide semiconductor film 174. 当該熱処理の温度は、250℃以上700℃以下、または400℃以上700℃以下、または基板の歪み点未満とすることが好ましい。 Temperature of the heat treatment is preferably set to 250 ° C. or higher 700 ° C. or less, or 400 ° C. or higher 700 ° C. or less, or lower than the strain point of the substrate. 例えば、熱処理装置の一つである電気炉に基板を導入し、窒素雰囲気下250℃において1時間の熱処理を行う。 For example, the substrate is introduced into an electric furnace which is one of heat treatment apparatus, a heat treatment is performed for one hour in a 250 ° C. nitrogen atmosphere.

次に、フォトリソグラフィ工程により、チャネル保護膜176上にレジストマスクを形成し、酸化物半導体膜174上の開口と、電極128bと重畳する開口と、を形成する( Next, by a photolithography process, a resist mask is formed over the channel protective film 176 is formed with an opening over the oxide semiconductor film 174, an opening which overlaps with the electrode 128b, the (
図11(C))。 Figure 11 (C)). ここでのチャネル保護膜176のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。 Etching of the channel protective film 176 here may be dry etching or wet etching, may be used both.

このように、酸化物半導体膜174上に接してチャネル保護膜176を設けることにより、ソース電極182aおよびドレイン電極182bのエッチングによる酸化物半導体膜174のバックチャネル側へのダメージ(例えば、エッチング時のプラズマまたはエッチング剤によるダメージ)を防ぐことができる。 In this way, by providing the channel protective film 176 in contact with the oxide semiconductor film 174, to the back channel side of the oxide semiconductor film 174 by etching the source electrode 182a and drain electrode 182b damage (e.g., during etching it is possible to prevent damage) by plasma or etching agents. これにより、安定した電気特性を有する、 Thus, having stable electric characteristics,
酸化物半導体を用いた半導体装置を提供することができる。 It is possible to provide a semiconductor device including an oxide semiconductor.

次に、チャネル保護膜176および酸化物半導体膜174上に、ソース電極及びドレイン電極に用いる導電膜を成膜し、フォトリソグラフィ工程により当該導電膜を選択的にエッチングしてソース電極182aおよびドレイン電極182bを形成する(図11(D) Then, on the channel protective film 176 and the oxide semiconductor film 174, a conductive film used for the source electrode and the drain electrode, the source electrode 182a and the drain electrode by selectively etching the conductive film by a photolithography process forming a 182b (FIG. 11 (D)
参照)。 reference). ここで上記工程においてチャネル保護膜176に形成した開口を介してソース電極182aおよびドレイン電極182bは酸化物半導体膜174の上面と接するようにする。 Here the source electrode 182a and drain electrode 182b through the opening formed in the channel protective film 176 in the step is in contact with the upper surface of the oxide semiconductor film 174. また、ドレイン電極182bはチャネル保護膜176に形成した開口においてゲート絶縁膜172と接し、電極128bと重畳するようにする。 The drain electrode 182b is in contact with the gate insulating film 172 in the opening formed in the channel protective film 176, so as to overlap with the electrode 128b.

当該工程は図9(A)に示す工程と同様の材料および方法を用いて行うことができるので、ソース電極182aおよびドレイン電極182bの詳細については、図9(A)に関する記載を参酌することができる。 Since this step can be carried out using a process similar to the materials and methods shown in FIG. 9 (A), for details of the source electrode 182a and drain electrode 182b, can be referred to description of FIG. 9 (A) it can.

次に、チャネル保護膜176、ソース電極182aおよびドレイン電極182b上に保護絶縁膜144を形成する(図12(A)参照)。 Next, the channel protective film 176, a protective insulating film 144 on the source electrode 182a and drain electrode 182b (see FIG. 12 (A)). ここで、保護絶縁膜144については、実施の形態1の記載を参酌することができる。 Here, the protective insulating film 144 can be referred to the first embodiment.

次に、上述の各工程により形成された各構成を覆うように層間絶縁膜146を形成し、 Next, an interlayer insulating film 146 so as to cover the components formed by the respective steps described above,
層間絶縁膜146、保護絶縁膜144、チャネル保護膜176およびゲート絶縁膜172 Interlayer insulating film 146, the protective insulating film 144, the channel protective film 176 and the gate insulating film 172
に配線128aが露出する開口と、ソース電極182aが露出する開口を形成し、当該開口を埋め込むように接続電極148aおよび配線149aと、接続電極148bおよび配線149bと、を形成する。 An opening wiring 128a is exposed to, and forming an opening where the source electrode 182a is exposed, to form the connection electrode 148a and the wiring 149a so as to fill the opening, the connection electrode 148b and the wiring 149 b, the. なお、層間絶縁膜146、接続電極148a、接続電極14 The interlayer insulating film 146, the connection electrode 148a, the connection electrode 14
8b、配線149aおよび配線149bの詳細については、実施の形態1の記載を参酌することができる。 8b, for details of the wiring 149a and the wiring 149 b, it can be referred to the first embodiment.

以上により、酸化物半導体膜174を用いたトランジスタ166および容量素子168 By the above steps, the transistor 166 and the capacitor 168 including an oxide semiconductor film 174
が形成される(図12(B)参照)。 There is formed (see FIG. 12 (B)). このようなトランジスタ166は、オフ電流が極めて低いという特徴を有する。 Such transistor 166 is characterized in that the off current is very low.

以上の工程によって、トランジスタ166および容量素子168を有する第2の半導体素子層170を形成することができる。 Through the above steps, it is possible to form the second semiconductor element layer 170 having a transistor 166 and the capacitor 168. このようにして、第1の半導体素子層110、配線層120および第2の半導体素子層170を有する半導体装置を形成することができる。 In this way, it is possible to form a semiconductor device having a first semiconductor element layer 110, the wiring layer 120 and the second semiconductor element layer 170.

このように、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。 Thus, by providing the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using a single crystal silicon or the like When, it is possible to provide a semiconductor device having a novel structure using a transistor including an oxide semiconductor, to a single integrated circuit.

これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。 Thus, high speed operation is easy, and a transistor using the single crystal silicon or the like, a significantly small off-state current, with a transistor including an oxide semiconductor, while maintaining high-speed operation, reduction of power consumption the aim was, it is possible to provide a semiconductor device having a novel structure.

また、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。 Further, by stacking the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using an oxide semiconductor material it is possible to prevent an increase in the area occupied by the provision, it is possible to achieve high integration of semiconductor devices having a new structure.

また、配線層および第2の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。 Further, it is possible to form the capacitor without unnecessary steps in the process of forming a transistor including an oxide semiconductor wiring layer and the second semiconductor element layer, effectively forming a semiconductor element and a capacitive element can do.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態3) (Embodiment 3)
本実施の形態においては、先の実施の形態に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、図13を用いて説明を行う。 In this embodiment, by using the semiconductor device described in the above embodiment, it may be stored data held in when not powered, and a semiconductor device unlimited number of write cycles, the 13 a description will be used.

図13(A)は、半導体装置の回路構成の一例を示し、図13(B)は半導体装置の一例を示す概念図である。 FIG. 13 (A) illustrates an example of a circuit configuration of a semiconductor device, FIG. 13 (B) is a conceptual diagram illustrating an example of a semiconductor device. まず、図13(A)に示す半導体装置について説明を行い、続けて図13(B)に示す半導体装置について、以下説明を行う。 First, the description will be given of a semiconductor device shown in FIG. 13 (A), the semiconductor device shown in FIG. 13 (B) Subsequently, a description below.

図13(A)に示す半導体装置において、ビット線BLとトランジスタ252のソース電極又はドレイン電極とが電気的に接続され、ワード線WLとトランジスタ252のゲート電極とが電気的に接続され、トランジスタ252のソース電極又はドレイン電極と容量素子254の第1の端子とは電気的に接続されている。 In the semiconductor device shown in FIG. 13 (A), a source electrode or a drain electrode of the bit line BL and the transistor 252 are electrically connected, and the gate electrode of the word line WL and the transistor 252 are electrically connected, the transistor 252 the first terminal of the source electrode or the drain electrode and the capacitor 254 are electrically connected. ここで、トランジスタ252は酸化物半導体材料を用いて形成されている。 Here, the transistor 252 is formed using an oxide semiconductor material.

次に、図13(A)に示す半導体装置(メモリセル250)に、情報の書き込みおよび保持を行う場合について説明する。 Next, the semiconductor device (memory cell 250) illustrated in FIG. 13 (A), will be described writing and holding of data.

まず、ワード線WLの電位を、トランジスタ252がオン状態となる電位として、トランジスタ252をオン状態とする。 First, the potential of the word line WL, and a potential at which the transistor 252 is turned on, so that the transistor 252 is turned on. これにより、ビット線BLの電位が、容量素子254 Thus, the potential of the bit line BL, the capacitor 254
の第1の端子に与えられる(書き込み)。 Is supplied to the first terminal of the (write). その後、ワード線WLの電位を、トランジスタ252がオフ状態となる電位として、トランジスタ252をオフ状態とすることにより、 Thereafter, the potential of the word line WL, and a potential at which the transistor 252 is turned off, so that the transistor 252 off,
容量素子254の第1の端子の電位が保持される(保持)。 The potential of the first terminal of the capacitor 254 is held (retained).

酸化物半導体を用いたトランジスタ252は、オフ電流が極めて小さいという特徴を有している。 Transistor 252 including an oxide semiconductor has extremely low off-state current. このため、トランジスタ252をオフ状態とすることで、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。 Therefore, when the transistor 252 turned off, it is possible to hold the potential of the first terminal of the capacitor 254 (or the charge accumulated in the capacitor 254) a very long time.

次に、情報の読み出しについて説明する。 Next, reading of data will be described. トランジスタ252がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254 When the transistor 252 is turned on, the bit line BL and the capacitor 254 is in a floating state are rendered conductive, the bit line BL and the capacitor 254
の間で電荷が再分配される。 Charges between is redistributed. その結果、ビット線BLの電位が変化する。 As a result, the potential of the bit line BL changes. ビット線BLの電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。 The amount of change in potential of the bit line BL, the potential of the first terminal of the capacitor 254 (or the charge accumulated in the capacitor 254), takes a different value.

例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB*VB0+C*V)/(CB+C)となる。 For example, the potential of the first terminal of the capacitor 254 V, the capacitance of the capacitor 254 C, the capacitance component included in the bit line BL (hereinafter, also referred to as a bit line capacitance) the CB, before the charge is redistributed When the potential of the bit line BL and VB0, the potential of the bit line BL after the charge is redistributed becomes (CB * VB0 + C * V) / (CB + C). 従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=CB*VB0+C*V1 Therefore, as the state of the memory cell 250, the potential of the first terminal of the capacitor 254 is to take two states of V1 and V0 (V1> V0), the potential of the bit line BL in the case of holding the potential V1 (= CB * VB0 + C * V1
)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB*V ) / (CB + C)), the potential of the bit line BL in the case of holding the potential V0 (= CB * V
B0+C*V0)/(CB+C))よりも高くなることがわかる。 B0 + C * V0) / (CB + C)) it can be seen that higher than.

そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。 Then, by comparing the potential of the bit line BL to a predetermined potential, data can be read.

このように、図13(A)に示す半導体装置は、トランジスタ252のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。 Thus, the semiconductor device shown in FIG. 13 (A), because the off-state current of the transistor 252 is extremely small, the charge accumulated in the capacitor 254 can be held for a long time. つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。 In other words, refresh operation is not needed, or, since it is possible to drastically reduce the frequency of the refresh operation, it is possible to sufficiently reduce the power consumption.
また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。 Moreover, even when power is not supplied, it is possible to hold the stored contents for a long time.

次に、図13(B)に示す半導体装置について、説明を行う。 Next, the semiconductor device shown in FIG. 13 (B), it will be described.

図13(B)に示す半導体装置は、上部に記憶回路として図13(A)に示したメモリセル250を複数有する、メモリセルアレイ251a乃至メモリセル251n(nは2以上の整数)を有し、下部に、メモリセルアレイ251(メモリセルアレイ251a乃至メモリセル251n)を動作させるために必要な周辺回路253を有する。 The semiconductor device shown in FIG. 13 (B), the memory cell 250 shown in FIG. 13 (A) as memory circuits in the upper portion a plurality Yes, the memory cell array 251a to the memory cell 251n (n is an integer of 2 or more), the lower portion, and a peripheral circuit 253 is necessary for operating the memory cell array 251 (memory cell array 251a to the memory cell 251n). なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。 Note that the peripheral circuit 253 is electrically connected to the memory cell array 251.

図13(B)に示した構成とすることにより、周辺回路253をメモリセルアレイ25 By configuring the shown in FIG. 13 (B), the memory cell array 25 to the peripheral circuit 253
1(メモリセルアレイ251a乃至メモリセル251n)の直下に設けることができるため半導体装置の小型化を図ることができる。 It is possible to provide just under the 1 (memory cell array 251a to the memory cells 251N) can reduce the size of the semiconductor device.

周辺回路253に設けられるトランジスタは、トランジスタ252とは異なる半導体材料を用いるのがより好ましい。 Transistor provided in the peripheral circuit 253 is more preferable to use a semiconductor material that is different from a transistor 252. 例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。 For example, silicon, germanium, silicon germanium, may be used silicon carbide, gallium arsenide, or the like and it is preferable to use a single crystal semiconductor. 他に、有機半導体材料などを用いてもよい。 Alternatively, or the like may be used organic semiconductor material. このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。 A transistor including such a semiconductor material can operate at sufficiently high speed. したがって、該トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。 Thus, the transistor, various circuits (logic circuit or a driver circuit) which needs to operate at high speed can be realized favorably.

図13(B)に示す半導体装置の具体的な構成は、図1に示す半導体装置を用いて説明することができる。 Specific structure of the semiconductor device shown in FIG. 13 (B), can be described using the semiconductor device shown in FIG. すなわち、図13(B)に示す周辺回路153として図1に示す第1 That is, first shown in FIG. 1 as a peripheral circuit 153 shown in FIG. 13 (B)
の半導体素子層110を用い、図13(B)に示すメモリセルアレイ251a乃至メモリセル251nとして図1に示す第2の半導体素子層130を用いることができる。 Of using the semiconductor element layer 110 can be a second semiconductor element layer 130 shown in FIG. 1 as a memory cell array 251a to the memory cell 251n shown in FIG. 13 (B). ここで、第2の半導体素子層130および配線層120は、メモリセルアレイの層の個数に合わせて適宜積層して設けることができる。 Here, the second semiconductor element layer 130 and the wiring layer 120 can be provided by stacking as appropriate depending on the number of layers of the memory cell array.

ここで、図13(A)に示すメモリセル250のトランジスタ252および容量素子2 Here, FIG. 13 the transistors of the memory cell 250 shown in (A) 252 and the capacitor 2
54には、図1に示すトランジスタ152および容量素子154を用いることができる。 The 54, a transistor can be used 152 and the capacitor 154 shown in FIG.
よって、図13(A)に示すトランジスタ252のゲート電極、ソース電極およびドレイン電極として、図1に示すゲート電極138a、ソース電極142aおよびドレイン電極142bを用いることができる。 Therefore, the gate electrode of the transistor 252 shown in FIG. 13 (A), as a source electrode and a drain electrode, a gate electrode 138a shown in FIG. 1, it is possible to use a source electrode 142a and drain electrode 142b. また、図13(A)に示すビット線BLとして配線14 The wiring as the bit line BL shown in FIG. 13 (A) 14
9bを、図13(A)に示すワード線WLとしてゲート電極138aに接続される配線を用いることができる。 9b, and it can be used wiring connected to the gate electrode 138a as a word line WL shown in FIG. 13 (A).

なお、本実施の形態では、図13(B)に示す半導体装置の具体的な構成として、図1 In this embodiment, as a specific structure of the semiconductor device shown in FIG. 13 (B), FIG. 1
に示す半導体装置を挙げて説明したが、実施の形態1または実施の形態2に示す他の半導体装置の構成を適宜設定して用いることもできる。 Has been described by taking a semiconductor device shown in, it can be used to configure the structure of another semiconductor device in Embodiment 2 of the first embodiment or embodiments as appropriate.

このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ( Thus, (in other words, transistor can operate at sufficiently high speed) transistor including a material other than an oxide semiconductor is used for the peripheral circuits using the oxide semiconductor transistor (
より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。 More broadly, by providing sufficient and a memory circuit using a small off-state current transistors) together, it is possible to realize a semiconductor device having the features unprecedented. また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。 Also, by the peripheral circuit and the memory circuit are stacked structure, it is possible to achieve integration of the semiconductor device.

このようにして、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、半導体装置を提供することができる。 In this way, high-speed operation is easy, and a transistor using the single crystal silicon or the like, a significantly small off-state current, with a transistor including an oxide semiconductor, while maintaining high-speed operation, the power consumption tried to reduce, it is possible to provide a semiconductor device.

また、当該半導体装置において、配線層および第2の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。 Further, the semiconductor device, it is possible to form the capacitive element without unnecessary steps in the process of forming a transistor including an oxide semiconductor wiring layer and the second semiconductor element layer, a semiconductor element and a capacitive element it can be efficiently formed.

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.

(実施の形態4) (Embodiment 4)
本実施の形態では、先の実施の形態に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、実施の形態3とは異なる半導体装置の一例を、図14および図15を用いて説明する。 In this embodiment, by using the semiconductor device described in the above embodiment, which can hold stored data even when power is not supplied and limited number of write cycles is not different from the third embodiment an example of a semiconductor device will be described with reference to FIGS. 14 and 15.

図14に本実施の形態に示す半導体装置の回路構成の一例を示す。 It shows an example of a circuit configuration of a semiconductor device described in this embodiment in FIG. 14.

図14において、第1の配線(1st Line)とトランジスタ350のソース電極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ350のドレイン電極とは、電気的に接続されている。 14, the first wiring (1st Line) and the source electrode of the transistor 350 are electrically connected to the drain electrode of the second wiring (2nd Line) and transistor 350 is electrically connected there. また、第3の配線(3rd Line)とトランジスタ352のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ352のゲート電極とは、電気的に接続されている。 Further, one and the the third wiring (3rd Line) and the source electrode or the drain electrode of the transistor 352 are electrically connected to the fourth wiring (4th Line), a gate electrode of the transistor 352, electric It is connected to the. そして、トランジスタ350のゲート電極と、トランジスタ352のソース電極またはドレイン電極の他方は、容量素子356の電極の一方と電気的に接続されてノードFGを形成し、第5の配線(5th Line)と、容量素子356の電極の他方は電気的に接続されている。 The gate electrode of the transistor 350, the other of the source electrode and the drain electrode of the transistor 352 forms one electrically connected to the node FG electrode of the capacitor 356, a fifth wiring (5th Line) the other electrode of the capacitor 356 are electrically connected. ここで、トランジスタ350は単結晶シリコンなどの酸化物半導体以外の半導体材料を用いて形成されており、トランジスタ352は酸化物半導体材料を用いて形成されている。 Here, the transistor 350 is formed using a semiconductor material other than an oxide semiconductor, such as single crystal silicon, the transistor 352 is formed using an oxide semiconductor material.

図14に示す半導体装置では、トランジスタ350のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。 In the semiconductor device shown in FIG. 14, in which the potential of the gate electrode of the transistor 350 utilizes a characteristic in it can be held, as in the following writing, holding, and reading of data are possible.

情報の書き込みおよび保持について説明する。 Writing and holding of data will be described. まず、第4の配線の電位を、トランジスタ352がオン状態となる電位にして、トランジスタ352をオン状態とする。 First, the potential of the fourth wiring is set to a potential at which the transistor 352 is turned on, so that the transistor 352 is turned on. これにより、第3の配線の電位が、トランジスタ350のゲート電極、および容量素子356に与えられる。 Accordingly, the potential of the third wiring is supplied to the gate electrode and the capacitor 356, the transistor 350. すなわち、トランジスタ350のゲート電極には、所定の電荷が与えられる( That is, the gate electrode of the transistor 350, a predetermined charge is supplied (
書き込み)。 writing). ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、 Here, charges providing two different potential levels (hereinafter Low level charge,
Highレベル電荷という)のいずれかが与えられるものとする。 Shall either High called level charge) is given. その後、第4の配線の電位を、トランジスタ352がオフ状態となる電位にして、トランジスタ352をオフ状態とすることにより、トランジスタ350のゲート電極に与えられた電荷が保持される( Thereafter, the potential of the fourth wiring, the transistor 352 is set to a potential at which the off state, so that the transistor 352 turned off, the charge given to the gate electrode of the transistor 350 is held (
保持)。 Retention).

酸化物半導体を用いたトランジスタ352のオフ電流は極めて小さいため、トランジスタ350のゲート電極(ノードFG)の電荷は長時間にわたって保持される。 Since the off-state current of the transistor 352 including an oxide semiconductor is extremely small, the charge of the gate electrode of the transistor 350 (node ​​FG) is held for a long time.

次に情報の読み出しについて説明する。 Next, reading of data will be described. 第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ350のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。 In a state that gives a predetermined potential to the first wiring (constant potential), an appropriate potential (reading potential) to the fifth wiring, depending on the amount of charge held in the gate electrode of the transistor 350, the 2 wiring varies potentials. 一般に、トランジスタ350をnチャネル型とすると、トランジスタ350のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値V th_Hは、トランジスタ350のゲート電極にLowレベル電荷が与えられている場合の見かけのしきい値V th_Lより低くなるためである。 In general, when the transistor 350 is an n-channel transistor, the threshold V th - H of the apparent when the High-level charge to the gate electrode of the transistor 350 is given is Low level charge is supplied to the gate electrode of the transistor 350 If it becomes lower than the threshold value V th - L apparent. ここで、見かけのしきい値電圧とは、トランジスタ350を「オン状態」とするために必要な第5の配線の電位をいうものとする。 Here, the apparent threshold voltage refers to the potential of the fifth wiring required to the transistor 350 as the "on state". したがって、第5の配線の電位をV th_HとV th_Lの中間の電位V とすることにより、トランジスタ350のゲート電極に与えられた電荷を判別できる。 Therefore, the potential of the fifth wiring to a potential V 0 intermediate between V th - H and V th - L, can be determined charge supplied to the gate electrode of the transistor 350. 例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV (>V th_H )となれば、トランジスタ350は「オン状態」となる。 For example, in writing, when the High level charge is given, when the potential of the fifth wiring is V 0 (> V th_H), transistor 350 is "on-state". Lowレベル電荷が与えられていた場合には、 When the Low level charge is given in,
第5の配線の電位がV (<V th_L )となっても、トランジスタ350は「オフ状態」のままである。 Even when the potential of the fifth wiring is set to V 0 (<V th_L), the transistor 350 remains in the "off state". このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。 Therefore, by looking at the potential of the second wiring, it is possible to read the information stored.

単結晶シリコンなどの酸化物半導体以外の半導体材料を用いて形成されたトランジスタ350は、十分な高速動作が可能であるため、情報の読み出しの高速化を図ることができる。 Transistor 350 formed using a semiconductor material other than an oxide semiconductor such as single crystal silicon, since it can operate at sufficiently high speed, it is possible to increase the speed of information read.

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。 Note that in the case where memory cells are arrayed, it is necessary to read only data of desired memory cell. このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ350が「オフ状態」となるような電位、つまり、V th_H In the case where such reading is not performed, the potential at which the transistor 350 regardless of the state of the gate electrode is "off state", i.e., V th - H
より小さい電位を第5の配線に与えればよい。 The smaller potential may be supplied to the fifth wiring. または、ゲート電極の状態にかかわらずトランジスタ350が「オン状態」となるような電位、つまり、V th_Lより大きい電位を第5の配線に与えればよい。 Alternatively, a potential at which the transistor 350 regardless of the state of the gate electrode is "ON state", i.e., may be supplied to V th - L greater potential to the fifth wiring.

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。 In the semiconductor device in this embodiment, by applying an extremely small transistor off-state current including an oxide semiconductor in a channel formation region, it is possible to store data for an extremely long period. つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。 In other words, refresh operation is not needed, or, since it is possible to drastically reduce the frequency of the refresh operation, it is possible to sufficiently reduce the power consumption. また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。 Further, when power is not supplied even (note that the potential is preferably fixed), it is possible to hold the stored contents for a long time.

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、 In the semiconductor device described in this embodiment it does not need high voltage for writing data,
素子の劣化の問題もない。 There is no problem of deterioration of elements. 例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。 For example, unlike a conventional nonvolatile memory, inject and electrons into the floating gate, it is not necessary to perform extraction of electrons from the floating gate, it does not occur any problem such as deterioration of a gate insulating film. すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、 In other words, the semiconductor device according to the disclosed invention is not limited to the number of times of writing which is a problem of a conventional non-volatile memory,
信頼性が飛躍的に向上する。 Reliability is dramatically improved. さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。 Further, the ON-state transistor, the off-state, since data is written can be easily realized high-speed operation.

次に、図14に示す半導体装置の具体的な構成を、図15に示す断面図を用いて説明する。 Next, a specific configuration of the semiconductor device shown in FIG. 14 will be described with reference to the sectional view shown in FIG. 15. 図15に示す半導体装置は、下部に単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタ350を含む第1の半導体素子層310を有し、上部に酸化物半導体材料を用いたトランジスタ352、および容量素子356の一部を含む第2の半導体素子層330を有する。 The semiconductor device shown in FIG. 15 has a first semiconductor element layer 310 including a transistor 350 including a semiconductor material other than an oxide semiconductor, such as single crystal silicon in the lower part, a transistor including an oxide semiconductor material in the upper 352, and a second semiconductor element layer 330 including a portion of the capacitor 356. また、第1の半導体素子層310と第2の半導体素子層330 Further, the first semiconductor element layer 310 and the second semiconductor element layer 330
は、間に形成された配線層320を介して電気的に接続されている。 It is electrically connected through a wiring layer 320 formed between. ここで、トランジスタ350、トランジスタ352および容量素子356の構成は、図2に示す半導体装置のトランジスタ150、トランジスタ152および容量素子156の構成と同様である。 Here, a structure of a transistor 350, the transistor 352 and the capacitor 356, the transistor 150 of the semiconductor device shown in FIG. 2, is similar to the structure of the transistor 152 and the capacitor 156.

図15に示す半導体装置は、接続電極112c、配線114cおよび接続電極126a The semiconductor device shown in FIG. 15, the connection electrode 112c, the wiring 114c and the connection electrodes 126a
が設けられ、これらの電極によってトランジスタ350のゲート電極111、容量素子3 Is provided, the gate electrode 111 of the transistor 350 by the electrodes, the capacitance 3
56の電極128bおよびトランジスタ352のドレイン電極142bが接続されている点において、図2に示す半導体装置と異なる。 In that the drain electrode 142b of the 56 electrodes 128b and the transistor 352 is connected, it differs from the semiconductor device shown in FIG. ここで、接続電極112cは接続電極11 Here, the connection electrode 112c connecting electrode 11
2aおよび接続電極112bと、配線114cは配線114aおよび配線114bと、接続電極126aは接続電極126と、同じ層で形成されており、同様の構成をとる。 And 2a and the connection electrode 112b, the wiring 114c is a wiring 114a and a wiring 114b, the connection electrode 126a and the connection electrode 126 are formed in the same layer, the same configuration. なお、図15に示す半導体装置のその他の構成については、図2に示す半導体装置と同様なので、図2に示す符号と同じ符号を用いて示し、詳細については先の実施の形態を参酌することができる。 Note that the other structure of the semiconductor device shown in FIG. 15, the same as the semiconductor device shown in FIG. 2, denoted by the same reference numerals as shown in FIG. 2, be referred to the above embodiment for details can.

ここで、第1の配線(1st Line)として配線114bを、第2の配線(2nd Here, the wiring 114b as the first wire (1st Line), second wiring (2nd
Line)として配線149aを、第3の配線(3rd Line)として配線149 The wiring 149a as Line), wired as a third wiring (3rd Line) 149
bを、第4の配線(4th Line)としてゲート電極138aに接続される配線を、 The b, and wiring connected to the fourth wiring (4th Line) as the gate electrode 138a,
第5の配線(5th Line)として電極138bに接続される配線を用いることができる。 It can be used wiring connected to the fifth wiring (5th Line) as an electrode 138b. また、ノードFGに、ゲート電極111、接続電極112c、配線114c、接続電極126a、電極128bおよびドレイン電極142bが対応する。 Further, the node FG, the gate electrode 111, the connection electrode 112c, the wiring 114c, the connection electrode 126a, the electrode 128b and the drain electrode 142b corresponds.

なお、本実施の形態では、図14に示す半導体装置の具体的な構成として、図15に示す半導体装置を挙げて説明したが、実施の形態1または実施の形態2に示す半導体装置の構成を適宜設定して用いることもできる。 In this embodiment, as a specific structure of the semiconductor device shown in FIG. 14, has been described as a semiconductor device shown in FIG. 15, a configuration of a semiconductor device in Embodiment 2 of the first embodiment or embodiments It can be used appropriately set.

このように、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。 Thus, by providing the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using a single crystal silicon or the like When, it is possible to provide a semiconductor device having a novel structure using a transistor including an oxide semiconductor, to a single integrated circuit.

これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。 Thus, high speed operation is easy, and a transistor using the single crystal silicon or the like, a significantly small off-state current, with a transistor including an oxide semiconductor, while maintaining high-speed operation, reduction of power consumption the aim was, it is possible to provide a semiconductor device having a novel structure.

また、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。 Further, by stacking the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using an oxide semiconductor material it is possible to prevent an increase in the area occupied by the provision, it is possible to achieve high integration of semiconductor devices having a new structure.

また、当該半導体装置において、配線層および第2の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。 Further, the semiconductor device, it is possible to form the capacitive element without unnecessary steps in the process of forming a transistor including an oxide semiconductor wiring layer and the second semiconductor element layer, a semiconductor element and a capacitive element it can be efficiently formed.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態5) (Embodiment 5)
上記実施の形態に示す半導体装置を少なくとも一部に用いてCPU(Central CPU with at least a portion of the semiconductor device described in the above embodiment (Central
Processing Unit)を構成することができる。 It is possible to configure the Processing Unit).

図16(A)は、CPUの具体的な構成を示すブロック図である。 Figure 16 (A) is a block diagram showing a specific configuration of the CPU. 図16(A)に示すCPUは、基板1190上に、演算回路(ALU:Arithmetic logic CPU shown in FIG. 16 (A), over a substrate 1190, the arithmetic operation circuit (ALU: Arithmetic logic
unit)1191、ALUコントローラ1192、インストラクションデコーダ119 Unit) 1191, ALU controller 1192, the instruction decoder 119
3、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1 3, the interrupt controller 1194, a timing controller 1195, the register 1
196、レジスタコントローラ1197、バスインターフェース(Bus I/F)11 196, the register controller 1197, a bus interface (Bus I / F) 11
98、書き換え可能なROM1199、およびROMインターフェース(ROM I/F 98, a rewritable ROM 1199, and a ROM interface (ROM I / F
)1189を有している。 ) Has a 1189. 基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。 Substrate 1190, a semiconductor substrate, SOI substrate, using a glass substrate. ROM1199およびROMインターフェース1189は、別チップに設けてもよい。 ROM1199 and ROM interface 1189 may be provided on a separate chip. もちろん、図16(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。 Of course, CPU shown in FIG. 16 (A), only an example in which the structure is simplified, and an actual CPU may have various configurations depending on the application.

バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。 An instruction input to the CPU through the bus interface 1198 is input to the instruction decoder 1193, after being decoded, ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195.

ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行う。 ALU controller 1192, the interrupt controller 1194, the register controller 1197, a timing controller 1195, in accordance with the decoded instruction, performs various controls. 具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。 Specifically, the ALU controller 1192 generates signals for controlling the operation of the ALU 1191. また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。 Further, an interrupt controller 1194, while the CPU is executing a program, and an external input and output devices, an interrupt request from a peripheral circuit based on its priority or a mask state. レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行う。 The register controller 1197 generates an address of the register 1196, to the register 1196 in accordance with the state of the CPU.

また、タイミングコントローラ1195は、ALU1191、ALUコントローラ11 The timing controller 1195, ALU 1191, ALU controller 11
92、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。 92, the instruction decoder 1193, generates a signal for controlling the timing of the operation of the interrupt controller 1194, and the register controller 1197. 例えば、タイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各種回路に供給する。 For example, the timing controller 1195, a based on a reference clock signal CLK1, provided with an internal clock generator for generating an internal clock signal CLK2, and supplies the internal clock signal CLK2 to the above circuits.

図16(A)に示すCPUでは、レジスタ1196に、メモリセルが設けられている。 In the CPU shown in FIG. 16 (A), the register 1196, a memory cell is provided.
レジスタ1196のメモリセルには、上記実施の形態に記載されている半導体装置を含むメモリセルを用いることができる。 The memory cell of the register 1196 can be used memory cell including a semiconductor device described in the above embodiments.

図16(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU119 In the CPU shown in FIG. 16 (A), the register controller 1197, ALU119
1からの指示に従い、レジスタ1196における保持動作の選択を行う。 In accordance with an instruction from 1 performs selection operation of holding data in the register 1196. すなわち、レジスタ1196が有するメモリセルにおいて、位相反転素子によるデータの保持を行うか、 That is, in the memory cell register 1196 has, whether to hold the data by the phase-inversion element,
容量素子によるデータの保持を行うかを、選択する。 Whether to hold the data due to the capacitive element is selected. 位相反転素子によるデータの保持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。 When data holding by the phase inversion element is selected, to the memory cell in the register 1196, the supply of the power supply voltage is performed. 容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。 When data holding by the capacitor is selected, the data is rewritten in the capacitor is performed, it is possible to stop the supply of the power supply voltage to the memory cell in the register 1196.

電源停止に関しては、図16(B)または図16(C)に示すように、メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。 Power supply can be stopped, as shown in FIG. 16 (B) or FIG. 16 (C), the memory cell group, the inter-node supplied with the power supply potential VDD or the power supply potential VSS, and be carried out by providing a switching element can. 以下に図16(B)および図16(C)の回路の説明を行う。 The description of the circuit shown in FIG. 16 (B) and FIG. 16 (C) below.

図16(B)および図16(C)では、メモリセルへの電源電位の供給を制御するスイッチング素子として、上記実施の形態に開示した、第2の半導体素子層の酸化物半導体材料を用いたトランジスタを有する記憶回路の構成の一例を示す。 In FIG. 16 (B) and FIG. 16 (C), the a switching element for controlling supply of a power supply potential to the memory cell, disclosed in the above embodiment, an oxide semiconductor material of the second semiconductor element layer It shows an example of a configuration of a memory circuit having a transistor.

図16(B)に示す記憶装置は、スイッチング素子1141と、メモリセル1142を複数有するメモリセル群1143とを有している。 The memory device illustrated in FIG. 16 (B) includes a switching element 1141, and a memory cell group 1143 including a plurality of memory cells 1142. 具体的に、各メモリセル1142には、上記実施の形態に記載されているメモリセルを用いることができる。 Specifically, as each of the memory cells 1142, it may be using the memory cell described in the above embodiments. メモリセル群11 The memory cell group 11
43が有する各メモリセル1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。 43 in each memory cell 1142 having, via a switching element 1141, the high-level power supply potential VDD is supplied. さらに、メモリセル群1143が有する各メモリセル1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。 Further, each of the memory cells 1142 included in the memory cell group 1143 is a potential of the signal IN, the potential of the low-level power supply potential VSS is applied.

図16(B)では、スイッチング素子1141として、上記実施の形態に開示した、第2の半導体素子層の酸化物半導体材料を用いたトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。 In FIG. 16 (B), the as the switching element 1141, disclosed the above embodiment, uses a transistor including an oxide semiconductor material of the second semiconductor element layer, the transistor is applied to the gate electrode switching is controlled by a signal SigA.

なお、図16(B)では、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。 In FIG. 16 (B), the the switching element 1141 shows a structure having only one transistor is not particularly limited, it may include a plurality of transistors. スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。 In the case where the switching element 1141 includes a plurality of transistors which function as switching elements, the plurality of transistors may be connected in parallel, may be connected in series, series and parallel are combined it may be connected to Te.

また、図16(B)では、スイッチング素子1141により、メモリセル群1143が有する各メモリセル1142への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていてもよい。 Further, referring to FIG. 16 (B) in the switching elements 1141, to each of the memory cells 1142 included in the memory cell group 1143, the supply of the high-level power supply potential VDD is controlled by the switching element 1141, a low-level supply of the power supply potential VSS may be controlled.

また、図16(C)には、メモリセル群1143が有する各メモリセル1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。 Further, in the FIG. 16 (C), the each memory cell 1142 having memory cell group 1143 indicates via a switching element 1141, the low-level power supply potential VSS is supplied, an example of a storage device. スイッチング素子1141により、メモリセル群1143が有する各メモリセル1142への、ローレベルの電源電位VSSの供給を制御することができる。 The switching element 1141 can be controlled to each of the memory cells 1142 included in the memory cell group 1143, the supply of the low-level power supply potential VSS.

メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、 Between a memory cell group and a node supplied with the power supply potential VDD or the power supply potential VSS, and
スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。 A switching element is provided, temporarily stopping the operation of the CPU, also it is possible to retain the data in the case of stopping the supply of the power source voltage, it is possible to reduce power consumption.
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。 Specifically, for example, the user of the personal computer, even while stopping input data to an input device such as a keyboard, it is possible to stop the operation of the CPU, it can thereby reduce power consumption it can.

本実施の形態で示したCPUは、先の実施の形態で述べた、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を設けた半導体装置で構成される。 CPU described in this embodiment, described in the above embodiment, the second semiconductor including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon composed of a semiconductor device provided with a device layer. これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、をCPUを構成するトランジスタの役割に合わせて適宜用いることができる。 Thus, high speed operation is easy, and a transistor using the single crystal silicon or the like, a significantly small off-state current, a transistor including an oxide semiconductor, be used as appropriate in accordance with the role of the transistors constituting the CPU it can.
よって、高速動作を維持しつつ、消費電力の低減を図った、CPUを提供することができる。 Thus, while maintaining high-speed operation, thereby attaining a reduction in power consumption, it is possible to provide a CPU.

また、単結晶シリコンなどの酸化物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、CPUの高集積化を図ることができる。 Further, by stacking the second semiconductor element layer including an oxide semiconductor on the first semiconductor element layer using a non-oxide semiconductor, such as single crystal silicon, a transistor using an oxide semiconductor material it is possible to prevent an increase in the area occupied by the provision, it is possible to achieve high integration of the CPU.

また、配線層および第2の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、CPUを構成する半導体素子と容量素子を効率的に形成することができる。 Further, it is possible to form the capacitor without unnecessary steps in the process of forming a transistor including an oxide semiconductor wiring layer and the second semiconductor element layer, a semiconductor element and a capacitive element constituting the CPU it can be efficiently formed.

ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal Here, although the CPU is given as an example, DSP (Digital Signal
Processor)、カスタムLSI、FPGA(Field Programmab Processor), a custom LSI, FPGA (Field Programmab
le Gate Array)等のLSIにも応用可能である。 le Gate Array) can also be applied to an LSI such as.

ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子(MTJ素子)が知られている。 Incidentally, the magnetic tunnel junction element (MTJ element) is known as a nonvolatile random access memory. MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。 MTJ device is a device that stores information by becoming if spin directions in the film that are disposed vertically via an insulating film is a parallel low-resistance state, the high resistance state if antiparallel. したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。 Therefore, the memory completely different principle from including an oxide semiconductor in this embodiment. 表1はMTJ素子と、本実施の形態に係る半導体装置との対比を示す。 Table 1 shows the MTJ element, the comparison with the semiconductor device according to this embodiment.

MTJ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。 MTJ element has the drawback of magnetic when above the Curie temperature for the use of magnetic material is lost. また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。 Also, the MTJ element for a current drive, but a good bipolar devices compatible silicon bipolar device is not suitable for integration. そして、MTJ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。 Then, MTJ element has a problem such power consumed by the capacity of the memory though the write current is small is increased.

原理的にMTJ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。 Principle MTJ element spins tends deviations when exposed to weak strong magnetic field to the magnetic field resistance. また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。 Further, it is necessary to control the magnetization fluctuation caused by the nanoscale of the magnetic material used in the MTJ element.

さらに、MTJ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。 Moreover, since the MTJ element using a rare earth element, requiring attention considerable to incorporate a silicon semiconductor process hate metal contamination. MTJ素子はビット当たりの材料コストから見ても高価であると考えられる。 MTJ elements are considered to be expensive even when viewed from a material cost per bit.

一方、先の実施の形態で示した、第2の半導体素子層の酸化物半導体材料を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFETと同様である。 On the other hand, described in the above embodiment, a transistor including an oxide semiconductor material of the second semiconductor element layer, except that the semiconductor material forming the channel is a metal oxide, the element structure and operation principle is the same as the silicon MOSFET. また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。 Also has properties such as a transistor including an oxide semiconductor without being affected by the magnetic field, also not occur soft errors. このことからシリコン集積回路と非常に整合性が良いといえる。 The very integrity and silicon integrated circuit from it can be said that good.

また、先の実施の形態において示した、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表1に示したように、スピントロニクスデバイスに比べて、耐熱性、3D化(3層以上の積層構造化)、磁界耐性など多くの点で有利である。 Further, described in the above embodiment, the memory to combine transistor including a transistor and silicon using an oxide semiconductor, as shown in Table 1, compared to spintronics devices, heat resistance, 3D of (3 more stacked structured layers), it is advantageous in many respects, such as magnetic field resistance. なお、表1にあるオーバーヘッドの電力とは、複数のプロセッサが一つのロックについてスピンする時に、これらのプロセッサは、ロックについて競い、バスおよびシステム相互接続上で過剰なトラフィックを生成することによってシステム性能を低下させる、所謂オーバーヘッドに消費される電力のことである。 Note that the overhead power in Table 1, when the plurality of processors to spin about one locking, these processors compete for locking, system performance by generating excessive traffic on the bus and the system interconnect on lowering is that the power consumed to a so-called overhead.

このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、CPUの省電力化が実現可能となる。 Thus, by using the memory using a more oxide semiconductor advantages compared to spintronics devices, power saving of the CPU can be realized.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態6) (Embodiment 6)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、 In this embodiment, the mobile phone the semiconductor device described in the above embodiment, a smart phone,
電子書籍などの携帯機器に応用した場合の例を図17乃至図20を用いて説明する。 Will be described with reference to FIGS. 17 to 20 an example of application of the portable device such as an electronic book.

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。 Mobile phone, smart phone, in a portable device such as an electronic book, a temporary storage SRAM or DRAM, etc. of the image data is being used. SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。 The reason why the SRAM or DRAM is used slow response in the flash memory, because it is unsuitable for image processing. 一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。 On the other hand, in the case of using an SRAM or DRAM for temporary storage of image data, it has the following features.

通常のSRAMは、図17(A)に示すように1つのメモリセルがトランジスタ170 Normal SRAM, one memory cell as shown in FIG. 17 (A) transistor 170
1乃至トランジスタ1706の6個のトランジスタで構成されており、それをXデコーダー1707、Yデコーダー1708にて駆動している。 1 is composed of six transistors of the transistor 1706, which are driven with an X decoder 1707, Y decoder 1708. トランジスタ1703とトランジスタ1705、トランジスタ1704とトランジスタ1706はインバータを構成し、高速駆動を可能としている。 Transistor 1703 and the transistor 1705, the transistor 1704 and the transistor 1706 form an inverter, which enables high-speed driving. しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。 However, since one memory cell is composed of 6 transistors, there is a disadvantage that large cell area. デザインルールの最小寸法をFとしたときにS S the minimum feature size of a design rule when the F
RAMのメモリセル面積は通常、100〜150F である。 The memory cell area of the RAM is usually a 100~150F 2. このためSRAMはビットあたりの単価が各種メモリの中で最も高い。 Therefore the price per bit of an SRAM is the most expensive among memory.

それに対して、DRAMはメモリセルが図17(B)に示すようにトランジスタ171 In contrast, DRAM, as the memory cell shown in FIG. 17 (B) transistors 171
1、保持容量1712によって構成され、それをXデコーダー1713、Yデコーダー1 1, is constituted by the storage capacitor 1712, it X decoder 1713, Y decoder 1
714にて駆動している。 It is driven at 714. 1つのセルが1つのトランジスタと1つの容量の構成になっており、面積が小さい。 One cell has become the configuration of one transistor and one capacitor, a small area. DRAMのメモリセル面積は通常、10F 以下である。 Memory cell area of a DRAM is typically at 10F 2 or less. ただし、 However,
DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。 DRAM is always refresh is required, power is consumed even if you do not perform the rewrite.

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F 前後であり、且つ頻繁なリフレッシュは不要である。 However, the memory cell area of the semiconductor device described in the above embodiment is, 10F 2 is around, and does not need to be refreshed frequently. したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。 Therefore, the memory cell area is reduced, and the power consumption can be reduced.

図18に携帯機器のブロック図を示す。 Figure 18 is a block diagram of a portable device. 図18に示す携帯機器はRF回路1801、アナログベースバンド回路1802、デジタルベースバンド回路1803、バッテリー18 Portable device RF circuit 1801 shown in FIG. 18, the analog baseband circuit 1802, a digital baseband circuit 1803, a battery 18
04、電源回路1805、アプリケーションプロセッサ1806、フラッシュメモリ18 04, the power supply circuit 1805, application processor 1806, a flash memory 18
10、ディスプレイコントローラ1811、メモリ回路1812、ディスプレイ1813 10, the display controller 1811, the memory circuit 1812, display 1813
、タッチセンサ1819、音声回路1817、キーボード1818などより構成されている。 , The touch sensor 1819, an audio circuit 1817 is configured from a keyboard 1818. ディスプレイ1813は表示部1814、ソースドライバ1815、ゲートドライバ1816によって構成されている。 Display 1813 display portion 1814, a source driver 1815, and a gate driver 1816. アプリケーションプロセッサ1806はCPU180 Application processor 1806 CPU180
7、DSP1808、インターフェイス1809(IFとも記載する。)を有している。 7, DSP1808, has an interface 1809 (also referred to as IF.).
一般にメモリ回路1812はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。 Generally in the memory circuit 1812 includes an SRAM or DRAM, by employing the semiconductor device described in the above embodiment in this part, data can be written and read at high speed, it can be stored for a long time , and power consumption can be sufficiently reduced.

図19に、ディスプレイのメモリ回路1950に先の実施の形態で説明した半導体装置を使用した例を示す。 19 shows an example of using the semiconductor device described in the above embodiments in a memory circuit 1950 of the display. 図19に示すメモリ回路1950は、メモリ1952、メモリ19 Memory circuit 1950 shown in FIG. 19, the memory 1952, the memory 19
53、スイッチ1954、スイッチ1955およびメモリコントローラ1951により構成されている。 53, the switch 1954, a switch 1955 and a memory controller 1951. また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ1952、及びメモリ1953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ1956と、ディスプレイコントローラ1956 Further, the memory circuit, the signal lines from the image data (input image data), memory 1952, and reads out the data stored in the memory 1953 (storage image data), and a display controller 1956 for controlling a display controller 1956
からの信号により表示するディスプレイ1957が接続されている。 A display 1957 for displaying are connected by a signal from.

まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。 First, image data by an application processor (not shown), is formed (input image data A). 入力画像データAは、スイッチ1954を介してメモリ19 The input image data A via the switches 1954 memory 19
52に記憶される。 52 is stored in. そしてメモリ1952に記憶された画像データ(記憶画像データA) Then, the image data stored in the memory 1952 (storage image data A)
は、スイッチ1955、及びディスプレイコントローラ1956を介してディスプレイ1 Through the switch 1955, and the display controller 1956 displays 1
957に送られ、表示される。 Sent to 957, it is displayed.

入力画像データAに変更が無い場合、記憶画像データAは通常、30〜60Hz程度の周期でメモリ1952からスイッチ1955を介して、ディスプレイコントローラ195 If there is no change in the input image data A, the stored image data A is usually through the switch 1955 from the memory 1952 at a frequency of approximately 30 Hz to 60 Hz, the display controller 195
6から読み出される。 It is read from the 6.

次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。 Then, for example, when a user performs an operation to rewrite the screen (i.e., if there is a change in the input image data A), the application processor to form a new image data (input image data B). 入力画像データBはスイッチ1954を介してメモリ1953に記憶される。 Input image data B is stored in the memory 1953 via the switch 1954. この間も定期的にメモリ1952からスイッチ1955を介して記憶画像データAは読み出されている。 Storing the image data A from even regular memory 1952 via the switch 1955 during this time is read out. メモリ1953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ1957の次のフレームより、記憶画像データBは読み出され、スイッチ1955、及びディスプレイコントローラ1956を介して、ディスプレイ1 When new image data in the memory 1953 (storage image data B) finishes stored, from the next frame for the display 1957, the stored image data B is read, via the switches 1955, and a display controller 1956, the display 1
957に記憶画像データBが送られ、表示がおこなわれる。 957 stores the image data B is sent to the display is performed. この読み出しはさらに次に新たな画像データがメモリ1952に記憶されるまで継続される。 This reading new image data is continued until the stored in the memory 1952.

このようにメモリ1952及びメモリ1953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ1957の表示をおこなう。 And writing the image data thus memory 1952 and the memory 1953 is alternately by reading out the image data, and displays the display 1957. なお、 It should be noted that,
メモリ1952及びメモリ1953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。 Memory 1952 and memory 1953 is not limited to separate memories may be used by dividing one memory. 先の実施の形態で説明した半導体装置をメモリ1952及びメモリ1953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。 By employing a semiconductor device described in the above embodiments for the memory 1952 and the memory 1953, data can be written and read at high speed, it can be stored for a long time, and power consumption can be sufficiently reduced it can.

図20に電子書籍のブロック図を示す。 It shows a block diagram of an electronic book in FIG. 図20はバッテリー2001、電源回路200 Figure 20 is a battery 2001, a power supply circuit 200
2、マイクロプロセッサ2003、フラッシュメモリ2004、音声回路2005、キーボード2006、メモリ回路2007、タッチパネル2008、ディスプレイ2009、 2, a microprocessor 2003, a flash memory 2004, an audio circuit 2005, a keyboard 2006, a memory circuit 2007, a touch panel 2008, display 2009,
ディスプレイコントローラ2010によって構成される。 And a display controller 2010.

ここでは、図20のメモリ回路2007に先の実施の形態で説明した半導体装置を使用することができる。 Here, it is possible to use a semiconductor device described in the above embodiments for the memory circuit 2007 in FIG. 20. メモリ回路2007の役割は書籍の内容を一時的に保持する機能を持つ。 The role of the memory circuit 2007 has a function to temporarily hold the contents of the book. 機能の例としては、ユーザーがハイライト機能を使用する場合などがある。 Examples of functions, there is a case where the user uses the highlighting. ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。 When the user is reading an e-book, there is a case in which wants to mark a specific point. このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。 Refers to this marking function as a highlight function, changing the color of the display, underlining, thickening the character, such as by changing the font of the characters, it is to show the difference with the surroundings. ユーザーが指定した箇所の情報を記憶し、保持する機能である。 Stores information point specified by the user, a function of storing. この情報を長期に保存する場合にはフラッシュメモリ2004にコピーしても良い。 It may be copied to the flash memory 2004 in If you want to save this information to the long-term. このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。 Even in this case, by employing the semiconductor device described in the above embodiment, data can be written and read at high speed, it can be stored for a long time, and power consumption can be sufficiently reduced can.

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。 As described above, the portable device described in this embodiment, the semiconductor device according to any of the above embodiments is mounted. このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。 Therefore, read at high speed, it can be stored for a long time, the portable device can be realized, and reducing power consumption.

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures described in this embodiment, a method such as the structures described in the other embodiments, may be combined as appropriate with any method.

(実施の形態7) (Embodiment 7)

本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。 The semiconductor device disclosed in this specification can be applied to a variety of electronic devices (including game machines). 電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digita The electronic device, a television, a display device such as a monitor, lighting devices, desktop or laptop personal computers, word processors, DVD (Digita
l Versatile Disc)などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、 Image reproducing apparatus for reproducing l Versatile Disc) still or moving images stored in a recording medium such as a portable CD player, radio, tape recorder, headphone stereos, stereo, cordless phone handsets, transceivers, portable wireless devices, cellular telephones , car phones, portable game machines, calculators, portable information terminals, electronic notebooks, electronic book, electronic translators, audio input devices, video cameras, digital still cameras, electric shavers, high-frequency heating appliances such as microwave ovens, electric rice cookers , electric washing machine, vacuum cleaner, air-conditioning systems such as air conditioners,
食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。 Dishwashers, dish dryers, clothes dryers, futon dryers, electric refrigerators, electric freezers, electric refrigerator, DNA storage freezers, smoke detectors, radiation counters, medical devices such as dialyzers, and the like. さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。 Furthermore, guide lights, traffic lights, belt conveyors, elevators, escalators, industrial robots, examples include industrial equipment such as power storage system. また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。 The engine and using petroleum, moving objects driven by an electric motor using electric power from the non-aqueous secondary batteries, are also included in the category of electric devices. 上記移動体として、例えば、電気自動車(EV)、内燃機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PHE Examples of the moving objects, electric vehicles (EV), hybrid electric vehicles which include both an internal-combustion engine and a motor (HEV), plug-in hybrid vehicle (PHE
V)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、 V), track-laying vehicle, which was changed for wheels of these endless track, motorized bicycles including motor-assisted bicycles, motorcycles, electric wheelchair, cart for golf, small or large ships, submarines,
ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。 Helicopters, aircrafts, rockets, satellites, spacecraft and spacecraft, the spacecraft and the like. これらの電子機器の具体例を図21に示す。 Specific examples of these electronic devices are shown in FIG. 21.

図21(A)において、室内機3300および室外機3304を有するエアコンディショナーは、実施の形態5に記載のCPUを用いた電気機器の一例である。 In FIG. 21 (A), the air conditioner including an indoor unit 3300 and an outdoor unit 3304 is an example of an electric device including a CPU according to the fifth embodiment. 具体的に、室内機3300は、筐体3301、送風口3302、CPU3303等を有する。 Specifically, the indoor unit 3300 includes a housing 3301, an air outlet 3302, CPU3303 like. 図21(A Figure 21 (A
)において、CPU3303が、室内機3300に設けられている場合を例示しているが、CPU3303は室外機3304に設けられていてもよい。 In), CPU3303 is that although the case is provided in the indoor unit 3300, CPU3303 may be provided in the outdoor unit 3304. 或いは、室内機3300と室外機3304の両方に、CPU3303が設けられていてもよい。 Alternatively, in both the indoor unit 3300 and the outdoor unit 3304 may be provided with CPU3303. 当該CPUは実施の形態5に記載したように、酸化物半導体を用いたトランジスタを備えており、消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。 As the CPU is described in the fifth embodiment, provided with a transistor including an oxide semiconductor, it is possible to reduce the power consumption, it is possible to reduce the power consumption of the air conditioner.

図21(A)において、電気冷凍冷蔵庫3310は、酸化物半導体を用いたCPUを備える電気機器の一例である。 In FIG. 21 (A), the electric refrigerator-freezer 3310 is an example of an electric device including a CPU using an oxide semiconductor. 具体的に、電気冷凍冷蔵庫3310は、筐体3311、冷蔵室用扉3312、冷凍室用扉3313、野菜室用扉3314、CPU3315等を有する。 Specifically, the electric refrigerator-freezer 3310 includes a housing 3311, a refrigerator door 3312, a freezer door 3313, for the vegetables compartment door 3314, CPU 3315 and the like. 図21(A)では、CPU3315が、筐体3311の内部に設けられている。 In FIG. 21 (A), the is CPU 3315, is provided in the housing 3311. 実施の形態5に示したCPUを電気冷凍冷蔵庫3310のCPU3315に用いることによって電気冷凍冷蔵庫3310の消費電力を低減することができる。 It is possible to reduce the power consumption of the electric refrigerator 3310 by using the CPU described in Embodiment 5 the CPU3315 of the electric refrigerator-freezer 3310.

図21(C)において、映像表示装置3320は、酸化物半導体を用いたCPUを備える電気機器の一例である。 In FIG. 21 (C), the image display device 3320 is an example of an electric device including a CPU using an oxide semiconductor. 具体的に、映像表示装置3320は、筐体3321、表示部3 Specifically, the image display device 3320 includes a housing 3321, a display portion 3
322、CPU3323等を有する。 With a 322, CPU3323 or the like. 図21(A)では、CPU3323が、筐体332 21 In (A), is CPU3323, the housing 332
1の内部に設けられている。 1 is provided inside. 実施の形態5に示したCPUを映像表示装置3320のCP CP of the image display device 3320 of the CPU described in Embodiment 5
U3323に用いることによって、映像表示装置3320の消費電力を低減することができる。 By using the U3323, it is possible to reduce the power consumption of the image display device 3320.

図21(B)において、電気機器の一例である電気自動車の例を示す。 In FIG. 21 (B), the illustrating an example of an electric vehicle which is an example of an electric appliance. 電気自動車33 Electric car 33
30には、二次電池3331が搭載されている。 The 30, the secondary battery 3331 is mounted. 二次電池3331の電力は、制御回路3 Power of the secondary battery 3331, the control circuit 3
332により出力が調整されて、駆動装置3333に供給される。 Output by 332 is adjusted, is supplied to a driving device 3333. 制御回路3332は、 Control circuit 3332,
図示しないROM、RAM、CPU等を有する処理装置3334によって制御される。 Not shown ROM, RAM, is controlled by the processing unit 3334 having a CPU and the like. 実施の形態5に示したCPUを電気自動車3330のCPUに用いることによって、電気自動車の消費電力を低減することができる。 By using the CPU described in Embodiment 5 to the CPU of the electric vehicle 3330, it is possible to reduce the power consumption of the electric vehicle.

なお、駆動装置3333は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。 The drive device 3333 is configured by combining a DC motor or an AC motor either alone or with an internal-combustion engine. 処理装置3334は、電気自動車3330の運転者の操作情報(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかかる負荷情報など)の入力情報に基づき、制御回路3332に制御信号を出力する。 Processor 3334, the driver's operation information of the electric vehicle 3330 (acceleration, deceleration, stop, etc.) on the basis of the input information and the travel time information (information such as uphill or downhill, such as load information according to a drive wheel) , and it outputs a control signal to the control circuit 3332.
制御回路3332は、処理装置3334の制御信号により、二次電池3331から供給される電気エネルギーを調整して駆動装置3333の出力を制御する。 The control circuit 3332, the control signal of the processing unit 3334, to control the output of the adjusted driving device 3333 of the electric energy supplied from the secondary battery 3331. 交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。 If the AC motor is mounted, although not illustrated, an inverter for converting direct current into alternate current is also incorporated.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

100 半導体基板101 素子分離絶縁層102 チャネル形成領域103 層間絶縁膜104a 不純物領域104b 不純物領域105 半導体領域106 金属化合物領域107 サイドウォール絶縁膜108 ゲート絶縁膜108a 絶縁膜109 金属層110 半導体素子層111 ゲート電極112a 接続電極112b 接続電極112c 接続電極113 酸化物半導体膜114a 配線114b 配線114c 配線120 配線層122 層間絶縁膜124 層間絶縁膜124a 層間絶縁膜125 導電層126 接続電極126a 接続電極128a 配線128b 電極128c ゲート電極130 半導体素子層132a 下地絶縁膜132b 下地絶縁膜134 酸化物半導体膜134a 不純物領域134b 不純物領域134c チャネル形成領域135 100 semiconductor substrate 101 element isolation insulating layer 102 the channel forming region 103 interlayer insulating film 104a impurity regions 104b impurity regions 105 semiconductor region 106 metal compound region 107 sidewall insulating film 108 gate insulating film 108a insulating film 109 metal layer 110 semiconductor element layer 111 gate electrode 112a connecting electrodes 112b connecting electrode 112c connecting electrode 113 oxide semiconductor film 114a wiring 114b wiring 114c wiring 120 a wiring layer 122 interlayer insulating film 124 interlayer insulating film 124a interlayer insulating film 125 conductive layer 126 connecting electrode 126a connected electrodes 128a wiring 128b electrodes 128c The gate electrode 130 semiconductor element layer 132a underlying insulating film 132b underlying insulating film 134 oxide semiconductor film 134a impurity regions 134b impurity regions 134c channel forming region 135 純物元素136 絶縁膜136a ゲート絶縁膜136b 絶縁膜137 レジストマスク138a ゲート電極138b 電極140a サイドウォール絶縁膜140b サイドウォール絶縁膜142a ソース電極142b ドレイン電極144 保護絶縁膜146 層間絶縁膜147 電極148a 接続電極148b 接続電極148c 接続電極148d 接続電極148e 接続電極149a 配線149b 配線149c 接続電極149d 配線150 トランジスタ152 トランジスタ154 容量素子156 容量素子158 容量素子160 容量素子162 容量素子166 トランジスタ168 容量素子170 半導体素子層172 ゲート絶縁膜174 酸化物半導体膜176 チャネル保護膜182a ソース電極182b ドレイン電極250 メモリセル Net objects element 136 insulating film 136a a gate insulating film 136b insulating film 137 resist mask 138a gate electrode 138b electrodes 140a sidewall insulating film 140b sidewall insulating films 142a source electrode 142b drain electrode 144 protective insulating film 146 interlayer insulating film 147 electrode 148a connected electrode 148b connecting electrode 148c connecting electrode 148d connecting electrode 148e connected electrode 149a wiring 149b wiring 149c connected electrodes 149d wiring 150 transistor 152 transistor 154 capacitive element 156 capacitive element 158 ​​capacitive element 160 capacitive element 162 capacitive element 166 transistor 168 capacitive element 170 semiconductor element layer 172 The gate insulating film 174 the oxide semiconductor film 176 channel protection film 182a source electrode 182b drain electrode 250 memory cells 251 メモリセルアレイ251a メモリセルアレイ251n メモリセル252 トランジスタ253 周辺回路254 容量素子310 半導体素子層320 配線層330 半導体素子層350 トランジスタ352 トランジスタ356 容量素子1141 スイッチング素子1142 メモリセル1143 メモリセル群1189 ROMインターフェース1190 基板1191 ALU 251 memory cell array 251a memory cell array 251n memory cell 252 transistor 253 peripheral circuit 254 capacitive element 310 semiconductor element layer 320 a wiring layer 330 semiconductor element layer 350 the transistor 352 the transistor 356 the capacitor element 1141 switching elements 1142 memory cells 1143 memory cell group 1189 ROM interface 1190 substrate 1191 ALU
1192 ALUコントローラ1193 インストラクションデコーダ1194 インタラプトコントローラ1195 タイミングコントローラ1196 レジスタ1197 レジスタコントローラ1198 バスインターフェース1199 ROM 1192 ALU controller 1193 instruction decoder 1194 interrupt controller 1195 the timing controller 1196 registers 1197 register controller 1198 bus interface 1199 ROM
1701 トランジスタ1703 トランジスタ1704 トランジスタ1705 トランジスタ1706 トランジスタ1707 Xデコーダー1708 Yデコーダー1711 トランジスタ1712 保持容量1713 Xデコーダー1714 Yデコーダー1801 RF回路1802 アナログベースバンド回路1803 デジタルベースバンド回路1804 バッテリー1805 電源回路1806 アプリケーションプロセッサ1807 CPU 1701 transistor 1703 transistors 1704 transistors 1705 transistors 1706 transistors 1707 X decoder 1708 Y decoder 1711 transistors 1712 holding capacitor 1713 X decoder 1714 Y decoder 1801 RF circuit 1802 analog baseband circuit 1803 digital baseband circuit 1804 battery 1805 a power supply circuit 1806 application processor 1807 CPU
1808 DSP 1808 DSP
1809 インターフェイス1810 フラッシュメモリ1811 ディスプレイコントローラ1812 メモリ回路1813 ディスプレイ1814 表示部1815 ソースドライバ1816 ゲートドライバ1817 音声回路1818 キーボード1819 タッチセンサ1950 メモリ回路1951 メモリコントローラ1952 メモリ1953 メモリ1954 スイッチ1955 スイッチ1956 ディスプレイコントローラ1957 ディスプレイ2001 バッテリー2002 電源回路2003 マイクロプロセッサ2004 フラッシュメモリ2005 音声回路2006 キーボード2007 メモリ回路2008 タッチパネル2009 ディスプレイ2010 ディスプレイコントローラ3300 室内機3301 筐体3302 送風口3303 C 1809 Interface 1810 flash memory 1811 display controller 1812 memory circuit 1813 display 1814 display unit 1815 a source driver 1816 gate driver 1817 audio circuit 1818 keyboard 1819 touch sensor 1950 memory circuit 1951 a memory controller 1952 Memory 1953 Memory 1954 Switch 1955 switches 1956 display controller 1957 displays 2001 battery 2002 power supply circuit 2003 microprocessor 2004 flash memory 2005 voice circuit 2006 keyboard 2007 memory circuit 2008 touch panel 2009 display 2010 display controller 3300 indoor unit 3301 housing 3302 air blowing port 3303 C U
3304 室外機3310 電気冷凍冷蔵庫3311 筐体3312 冷蔵室用扉3313 冷凍室用扉3314 野菜室用扉3315 CPU 3304 outdoor unit 3310 the electric refrigerator-freezer 3311 housing 3312 a refrigerator door 3313 a freezer door 3314 vegetable compartment door 3315 CPU
3320 映像表示装置3321 筐体3322 表示部3323 CPU 3320 video display device 3321 housing 3322 display unit 3323 CPU
3330 電気自動車3331 二次電池3332 制御回路3333 駆動装置3334 処理装置 3330 electric vehicle 3331 rechargeable battery 3332 control circuit 3333 drives 3334 processor

Claims (1)

  1. 第1のチャネル形成領域を有する第1のトランジスタと、 A first transistor having a first channel formation region,
    前記第1のトランジスタ上方のメモリ及び配線と、を有し、 Anda first transistor upper memory and wiring,
    前記メモリは、容量素子と第1の絶縁膜と第2のトランジスタと、を有し、 The memory has a capacitor and a first insulating film and the second transistor, and
    前記容量素子は、第1の電極と、前記第1の電極上方の第2の絶縁膜と、前記第2の絶縁膜上方の第2の電極と、を有し、 The capacitive element includes a first electrode, a second insulating layer of the first electrode upper, and a second electrode of the second insulating film above, and
    前記第1の絶縁膜は、前記配線上方及び前記第1の電極上方に設けられ、 The first insulating film is provided on the wiring upward and the first electrode upper,
    前記第2のトランジスタは、前記第1の絶縁膜上方の第2のチャネル形成領域と、前記第2のチャネル形成領域上方のゲート絶縁膜と、前記ゲート絶縁膜上方のゲート電極と、を有し、 It said second transistor has a first insulating film above the second channel formation region, a gate insulating film of the second channel forming region upward, and a gate electrode of the gate insulating film above ,
    前記第1のトランジスタのソース又はドレインは、前記配線を介して前記メモリと電気的に接続され、 The source or of the first transistor drain is electrically connected to the memory through the wiring,
    前記第2のトランジスタのソース又はドレインは、前記第2の電極と電気的に接続されていることを特徴とする半導体装置。 The source and the drain of the second transistor, wherein a being electrically connected to the second electrode.
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