JP2018022904A - 半導体装置 - Google Patents

Abstract

【課題】十分に低いオフ電流である半導体装置を提供する。【解決手段】電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料を用いる。基板上にゲート電極層と、ゲート絶縁層と、有効質量が電子に比べて少なくとも５倍以上、好ましくは１０倍以上、さらに好ましくは２０倍以上の重い正孔を持つ酸化物半導体層と、酸化物半導体層と接するソース電極層と、酸化物半導体層と接するドレイン電極層とを有するトランジスタとする。【選択図】図１

Description

本発明は、半導体集積回路の微細化技術に関する。本明細書で開示する発明の中には、半
導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成され
る素子が含まれ、その一例としてワイドギャップ半導体を適用したものが開示される。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、次世代の薄膜トランジスタ用の材料として、酸化物半導体が注目を集めている。酸
化物半導体としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛な
どがあり、このような酸化物半導体をチャネル形成領域に用いた薄膜トランジスタが既に
知られている。

ところで、酸化物半導体には、一元系金属の酸化物のみでなく多元系金属の酸化物も知ら
れている。中でもＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物材料（以下、ＩＧＺＯとも呼ぶ）に関
する研究が盛んに行われている。ＩＧＺＯは１９８５年に無機材研の君塚、中村、李らに
より結晶構造が見出され、ＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ＝１〜ｎ）で表されるホモロガ
ス構造をとることが非特許文献１に示されている。

そして、上記のようなＩＧＺＯで構成される酸化物半導体も、薄膜トランジスタのチャネ
ル形成領域に適用可能であることが確認されている（例えば、特許文献１参照）。

また、特許文献２では、ＩＧＺＯで構成される酸化物半導体を用いたトランジスタ（Ｌ／
Ｗ＝１０μｍ／５０μｍ）のオフ電流が１００ｚＡ／μｍ以下であることを算出している
。

特開２００７−１２３８６１号公報 特開２０１１−１７１７０２号公報

Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｓｐｉｎｅｌ， ＹｂＦｅ２Ｏ４， ａｎｄ Ｙｂ２Ｆｅ３Ｏ７ ｔｙｐｅｓ ｏｆ ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ｃｏｍｐｏｕｎｄｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３ ａｎｄ Ｓｃ２Ｏ３−Ａ２Ｏ３−ＢＯ ｓｙｓｔｅｍｓ ［Ａ：Ｆｅ，Ｇａ，ｏｒＡｌ；Ｂ：Ｍｇ，Ｍｎ，Ｆｅ，Ｎｉ，Ｃｕ，ｏｒＺｎ］ ａｔ ｔｅｍｐｅｒａｔｕｒｅｓ ｏｖｅｒ １０００℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９８５、Ｖｏｌ．６０， ｐ．３８２−３８４

様々な電子機器に様々な半導体集積回路が用いられている。ＣＰＵや駆動回路などの半導
体集積回路によって電子機器に色々な機能を持たせることができ、電子機器の小型化や、
高機能化が進められている。例えば、シリコン基板を用いたトランジスタは、オフ電流が
増大すると、結果として半導体装置の消費電力が増大することとなる。また、論理回路に
おいて用いているトランジスタのオフ電流が増大すると、出力信号の電圧の値を一定の範
囲に維持したい場合であっても、出力信号の電圧の値が変化し、誤動作する恐れがある。

従って、十分に低いオフ電流である半導体装置を提供することを課題とする。

ワイドギャップ半導体のうち、その半導体材料の正孔の有効質量が重い材料を用いること
で、十分に低いオフ電流である半導体装置を実現する。

具体的には、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料を用いる。
そのような酸化物半導体材料としては、少なくともインジウムを含み、ガリウム、錫、チ
タン、ジルコニウム、ハフニウム、亜鉛、ゲルマニウムから選ばれる一または複数含む材
料が挙げられる。

本明細書で開示する発明の一つは、ゲート電極層と、ゲート絶縁層と、有効質量が電子の
有効質量に比べて少なくとも５倍以上、好ましくは１０倍以上、さらに好ましくは２０倍
以上の重い正孔を持つ酸化物半導体層と、酸化物半導体層と接するソース電極層と、酸化
物半導体層と接するドレイン電極層とを有するトランジスタを備え、トランジスタのオフ
電流密度は、チャネル幅１μｍあたり、１００ｚＡ／μｍ以下、好ましくは１ｚＡ／μｍ
以下、さらに好ましくは１００ｙＡ／μｍ以下の半導体装置である。なお、オフ電流とは
、トランジスタがオフ状態にあるときに、ソース電極層とドレイン電極層の間に流れる電
流を指すものとする。

上記構成において、トランジスタのチャネル長は５ｎｍ以上５００ｎｍ以下である。

また、上記構成において、酸化物半導体層のバンドギャップは、２ｅＶ以上４ｅＶ以下で
ある。

また、上記構成において、トランジスタのチャネル形成領域におけるキャリア密度は、ゲ
ート電圧にフラットバンド電位が印加された状態において、１０^−１０／ｃｍ^３以上１０
^１７／ｃｍ^３未満とする。

また、上記構成において、トランジスタのチャネル形成領域は、ｃ軸配向をしている結晶
を含む。

酸化物半導体層は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよ
りも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、
ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未
満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体
膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物
半導体を有している。

酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導
体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序
であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質
であり、結晶部を有さない。

なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層
構造を有してもよい。

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部およ
び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶
部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型
電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏ
ｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶
部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な
粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜
は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好まし
くは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料として具体的な例として
は、正孔の有効質量（ｍｈ^＊／ｍｅ（ｍｅは裸の電子の静止質量））が約１０以上であり
、電子の有効質量（ｍｅ^＊／ｍｅ）が約０．２５であるＩＧＺＯや、正孔の有効質量が約
２〜３程度であり、電子の有効質量が約０．２であるＩｎ_２Ｏ_３、正孔の有効質量が約２
．３である酸化インジウムガリウム（ＩＧＯとも呼ぶ）などが挙げられる。また、金属Ｍ
（ＭはＳｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｇｅのいずれか一）でインジウム原子の一部（典型的に
は０〜１０ａｔｏｍｉｃ％）を置換した酸化インジウム（Ｉｎ_{１．８７５}Ｍ_{０．１２５}Ｏ
_３を一例として表記する）も電子の有効質量に比べて正孔の有効質量が重い酸化物半導体
材料として用いることができる。また、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）にお
いて、金属Ｍ（ＭはＳｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｇｅのいずれか一）でＧａを置換した材料
も電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料として用いることがで
きる。なお、これらの有効質量の値は、第一原理計算による見積もりである。

なお、正孔の有効質量とは、価電子帯の上端、つまりエネルギー最大の点近傍の正孔の有
効質量を指す。正孔の有効質量は、価電子帯のエネルギー最大の点での曲率を用いて求め
ることができる。

また、本明細書中において、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体
材料は、正孔が縮退して重い正孔と軽い正孔の両方が存在する場合を含まない。縮退して
いるとは、価電子帯のエネルギー最大の点で、同じもしくはほぼ同じエネルギーを有する
バンドが複数存在することをいう。縮退した複数のバンドに対して、それぞれ有効質量が
求められるが、軽い有効質量が存在すれば、軽い正孔が存在することになる。軽い正孔と
は、典型的には有効質量０．５以下の正孔をさす。

また、本明細書中において、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体
材料は、異方性により、方向によって軽い正孔と重い正孔が存在する場合を含む。オフ電
流の流れる方向の正孔の有効質量が重い事が十分に低いオフ電流である半導体装置の実現
にとって重要である。従って、全ての方向で正孔の有効質量が重くなくても良い。

一方、シリコンにおける正孔の有効質量については、軽い正孔は０．１６、重い正孔は０
．５２である。また、シリコンにおける縦軸方向の電子の有効質量は、０．９２、横軸方
向の電子の有効質量は、０．１９である。

また、ＧａＮにおける軽い正孔は０．３、重い正孔は２．２である。

従って、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料は、シリコンや
ＧａＮと大きく異なっている。シリコンやＧａＮを用いたトランジスタは、軽い正孔の存
在により、有効質量が１以上の重い正孔のみが存在する上記酸化物半導体材料を用いたト
ランジスタと比べてオフ電流が小さくならない。

十分に低いオフ電流であるトランジスタを実現でき、そのトランジスタを含む電子機器の
消費電力を低減できる。

（Ａ）はトランジスタの断面図であり、（Ｂ）はそのトランジスタに対応させたバンド図である。 （Ａ）はバンドのイメージ図であり、（Ｂ）はＶｇ＜０Ｖとした場合のバンドのイメージ図である。 Ｖｇ＜０Ｖとし、さらにドレイン電圧Ｖｄ＞０Ｖを与えた場合のバンドのイメージ図である。 トンネリングの状況を簡略化した図である。 ＩＧＺＯの結晶構造を示す図である。 （Ａ）は計算により求めたＩＧＺＯのバンド図であり、（Ｂ）はＩＧＺＯ構造のブリリアンゾーンを示す図である。 （Ａ）はバンドの価電子帯端を示す図であり、（Ｂ）はＩＧＺＯ構造のブリリアンゾーンを示す図である。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明するブロック図及びその一部の回路図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 トランジスタのＶｇ−Ｉｄ曲線を示す図である。 ブリリアンゾーンを示す図である。 ブリリアンゾーンを示す図である。 トランジスタのオフ電流値を示す図である。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。

（実施の形態１）
半導体装置および半導体装置の作製方法について、図１（Ａ）を用いて説明する。図１（
Ａ）は、トランジスタ１４０の断面図の一例である。

図１に示すトランジスタ１４０は、基板１００上の絶縁膜１０２、酸化物半導体膜１０８
、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、ゲート絶縁膜１１０、ゲート電極１
１２を含む。また、トランジスタ１４０は、絶縁膜１１４で覆われている。

まず、基板１００上に絶縁膜１０２を形成する。

基板１００の材質に大きな制限はないが、少なくとも、後の熱処理に耐える程度の耐熱性
を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを、基板１００として用いることができる。また、シリコンや炭化シリコ
ンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導
体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設
けられたものを、基板１００として用いてもよい。

また、基板１００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設
ける場合、可撓性基板上に直接的にトランジスタを作り込んでもよいし、他の基板にトラ
ンジスタを形成した後、これを剥離し、可撓性基板に転置しても良い。なお、トランジス
タを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離
層を形成すると良い。

絶縁膜１０２は、下地として機能する絶縁膜である。具体的には、絶縁膜１０２には、酸
化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ガリウム、これ
らの混合材料、などを用いればよい。また、絶縁膜１０２は、上述の材料を含む絶縁膜の
単層構造としても良いし、積層構造としても良い。

絶縁膜１０２の作製方法に特に限定はない。例えば、プラズマＣＶＤ法やスパッタリング
法などの成膜方法を用いて絶縁膜１０２を作製することができる。なお、水素や水などが
混入しにくいという点では、スパッタリング法が好適である。本実施の形態では、スパッ
タリング法を用いた膜厚３００ｎｍの酸化シリコン膜を用いる。

次いで、絶縁膜１０２上に、酸化物半導体膜を形成し、当該酸化物半導体膜を加工して島
状の酸化物半導体膜１０８を形成する。

酸化物半導体膜は、水素や水などが混入しにくい方法で作製するのが望ましい。例えば、
スパッタリング法などを用いて作製することができる。また、酸化物半導体膜の厚さは、
３ｎｍ以上４０ｎｍ以下とするのが望ましい。酸化物半導体膜を厚くしすぎると（例えば
、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるた
めである。

酸化物半導体膜に用いる材料としては、電子の有効質量に比べて正孔の有効質量が重い酸
化物半導体材料を用い、例えば、インジウムを含有する酸化物半導体材料や、インジウム
およびガリウムを含有する酸化物半導体材料などがある。

また、酸化物半導体膜に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−
Ｓｎ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｍ
ｇ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｏ系の材料、Ｉｎ−Ｔｉ−Ｏ系
の材料、Ｉｎ−Ｚｒ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、一元系金属酸化物である
Ｉｎ−Ｏ系の材料などがある。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、イ
ンジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり
、その組成は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。

本実施の形態では、酸化物半導体膜を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用
いたスパッタリング法により形成し、膜厚３０ｎｍとする。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸
化物ターゲットとしては、例えば、組成として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：
１：２［ｍｏｌ数比］の組成の酸化物ターゲットを用いる。なお、ターゲットの材料およ
び組成を上述に限定する必要はない。例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１
：１［ｍｏｌ数比］の酸化物ターゲットを用いることもできる。

より具体的には、例えば、酸化物半導体膜は次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板１００を保持し、基板温度を１００℃以上６
００℃以下好ましくは２００℃以上４００℃以下とする。基板１００が加熱された状態で
成膜を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができるためで
ある。また、スパッタリングによる損傷を軽減することができるためである。

次に、成膜室内の残留水分を除去しつつ、水素および水などの水素原子を含む不純物が十
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板１００上に酸化物半導
体膜を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポ
ンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いる
ことが望ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたもの
であってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子や、水（
Ｈ_２Ｏ）などの水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）などが
除去されているため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低
減できる。

成膜条件の一例として、基板とターゲットの間との距離を１００ｍｍ、圧力を０．６Ｐａ
、直流（ＤＣ）電源を０．５ｋＷ、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気と
することができる。

その後、酸化物半導体膜に対して熱処理を行って、高純度化された酸化物半導体膜を形成
する。この熱処理によって酸化物半導体膜中の水素（水や水酸基を含む）を除去し、酸化
物半導体膜の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。上
記熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、
または基板の歪み点未満とする。上記熱処理によって絶縁膜１０２から酸素を供給し、ｉ
型（真性半導体）またはｉ型に限りなく近い酸化物半導体膜を形成することで、極めて優
れた特性のトランジスタを実現することができる。

酸化物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸
化物半導体膜をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。

なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
い。もちろん、これらを組み合わせて用いてもよい。

次いで、酸化物半導体膜１０８上に、ソース電極層１０４ａおよびドレイン電極層１０４
ｂ（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電
膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。本実施
の形態ではソース電極およびドレイン電極層を形成するための導電膜として、膜厚１００
ｎｍのタングステン膜を用いる。なお、ここで形成されるソース電極層１０４ａの端部と
ドレイン電極層１０４ｂの端部との間隔によって、トランジスタ１４０のチャネル長Ｌが
決定されることになる。

次に、酸化物半導体膜１０８と接し、かつ、ソース電極層１０４ａおよびドレイン電極層
１０４ｂを覆うゲート絶縁膜１１０を形成する。

ゲート絶縁膜１１０は、絶縁膜１０２と同様に形成することができる。すなわち、ゲート
絶縁膜１１０は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、
酸化ガリウム、これらの混合材料、などを用いて形成すればよい。ただし、トランジスタ
のゲート絶縁膜として機能することを考慮して、酸化ハフニウム、酸化タンタル、酸化イ
ットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加
されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ
_ｙ（ｘ＞０、ｙ＞０））、などの比誘電率が高い材料を採用しても良い。本実施の形態で
は、スパッタリング法により膜厚１００ｎｍの酸化シリコン膜を用いる。

その後、ゲート電極１１２を形成する。ゲート電極１１２は、モリブデン、チタン、タン
タル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこ
れらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１１２は
、単層構造としても良いし、積層構造としても良い。本実施の形態では、ゲート電極１１
２を膜厚１５ｎｍの窒化タンタル膜上に膜厚１３５ｎｍのタングステン膜を積層した積層
構造とする。

以上の工程でトランジスタ１４０が形成される。

そして、ゲート電極１１２の形成後にトランジスタ１４０を覆う絶縁膜１１４を形成する
。絶縁膜１１４は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アル
ミニウム、酸化ガリウム、これらの混合材料、などを用いて形成することができる。本実
施の形態では、絶縁膜１１４としてスパッタリング法により膜厚３００ｎｍの酸化シリコ
ン膜を用いる。

こうして得られたトランジスタ１４０の構造、材料、および電気特性を考慮しながら、以
下に理論的な考察を示す。

チャネル形成領域を含む酸化物半導体膜１０８、即ちＩＧＺＯと、ソース電極層およびド
レイン電極層を構成するタングステンの物性値を、測定手法と共に表１に示す。

ＩＧＺＯのバンドギャップは３．２ｅＶと大きい。また、これらの測定値から、ＩＧＺＯ
の電子親和力は４．６ｅＶと求まるが、ソース電極層及びドレイン電極層の材料であるタ
ングステンの仕事関数５．０ｅＶと近いことがわかる。

図１（Ｂ）にトランジスタ１４０のバンド図を示す。なお、図１（Ａ）中の点線Ａ−Ａ’
と図１（Ｂ）が対応している。

以下、説明を単純にするため、ＩＧＺＯは完全結晶とし、欠陥準位や、不純物準位はない
ものと仮定する。その場合、オフ電流に寄与する要素として、３つが考えられる。一つ目
は、熱励起した電子のソースからチャネルへの注入、二つ目は、熱励起した正孔のドレイ
ンからチャネルへの注入、三つ目は、正孔のドレインからチャネルへのトンネリングであ
る。

例えば、電子のエネルギー障壁をバンドギャップの１／２の１．６ｅＶとする。図２（Ａ
）にバンドのイメージ図を示す。フェルミエネルギーよりも１．６ｅＶ高いエネルギーを
持つ電子は、１０^２７個に１個しかない。例えば、伝導帯の実効状態密度が１０^１９個／
ｃｍ^３としても、伝導帯には１０^−８個／ｃｍ^３しかいないことになる。このことは、バ
ンドギャップが大きいことが効いている。

なお、図２（Ａ）に示すように、フェルミエネルギーよりも２．８ｅＶ高いエネルギーを
持つ正孔は、１０^４７個に１個しかない。例えば、価電子帯の実効状態密度が１０^１９個
／ｃｍ^３としても、価電子帯には１０^−２８個／ｃｍ^３しかいないことになる。このこと
は、イオン化ポテンシャルが大きいことが効いている。

また、図２（Ｂ）にＶｇ＜０Ｖとした場合のバンドのイメージ図を示す。チャネル形成領
域がｎ−となっても、Ｖｇ＜０Ｖを与えることで、電子のエネルギー障壁を高くできる。
例えばフェルミエネルギーよりも２．８ｅＶ高いエネルギーを持つ電子は、１０^４７個に
１個しかない。伝導帯の実効状態密度を１０^１９個／ｃｍ^３とすると、伝導帯には１０^−
２８個／ｃｍ^３しかいない。やはり、バンドギャップが大きいことが効いている。

Ｖｇ＜０Ｖとし、さらにドレイン電圧Ｖｄ＞０Ｖを与えた場合のバンドの概略図を図３に
示す。ドレイン電圧Ｖｄ＞０Ｖを与えると、エネルギー障壁以上のエネルギーを持つ電子
や正孔が流れる。熱励起によるリーク電流は、１ヨクトアンペア（１ｙＡ）よりずっと小
さい値となる。

これらのことから、正孔の熱励起によるリークは、イオン化ポテンシャルが大きいため、
十分小さく、電子の熱励起によるリークは、バンドギャップが大きいため、Ｖｇ＜０Ｖと
することで十分小さくできると考えられる。

ここで熱励起によるリーク電流を算出する手順を説明する。

キャリア密度が平衡状態よりも少ない場合、電子正孔対の生成確率Ｒ_ｎｅｔは、直接遷移
であってもＳｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ型の間接遷移であっても、下式（１）
で表される。

Ｅ_ｇはエネルギーギャップ、ｋ_Ｂはボルツマン定数、Ｔは温度である。

Ｔ＝３００Ｋにおいては、ＩＧＺＯを用いたトランジスタ（以下ＩＧＺＯ−ＦＥＴと呼ぶ
）のバンドギャップが３．２ｅＶ、Ｓｉを用いたトランジスタ（以下Ｓｉ−ＦＥＴと呼ぶ
）のバンドギャップが１．１ｅＶであるから、式（１）の指数因子の比は、ｅｘｐ（−（
Ｅ_ｇ（ＩＧＺＯ）−Ｅ_ｇ（Ｓｉ））／ｋ_ＢＴ）〜１０^−３５と見積もられる。従って、Ｉ
ＧＺＯ−ＦＥＴにおける電子正孔対の生成確率は、Ｓｉ−ＦＥＴと比較して３５桁小さく
、実質無視できることがわかる。

このことは、ＩＧＺＯ−ＦＥＴの熱励起によるオフ電流は、熱励起した電子のソースから
チャネルへの注入（図３の黒丸）、もしくは熱励起した正孔のドレインからチャネルへの
注入（図３の白丸）のいずれかであることを示している。

熱励起した電子のソースからチャネルへの注入によるリーク電流は、チャネル部のエネル
ギー障壁ΔＥ_ｅｌｅ（＝Ｅ_Ｃ−Ｅ_Ｆ）を用いると、下式（２）で表される。

Ｅ_Ｃは伝導帯の下端のエネルギー、Ｅ_Ｆはフェルミエネルギーである。

フラットバンド状態では、ＩＧＺＯ−ＦＥＴは、ΔＥ_ｅｌｅ〜Ｅ_ｇ／２（＝１．６ｅＶ）
（真性半導体を仮定）、Ｓｉ−ＦＥＴはΔＥ_ｅｌｅ〜０．６ｅＶ（Ｓｉのｐ−ｎ接合にお
けるビルトインポテンシャル）と見積もられる。この場合、式（２）の指数因子の比は、
ｅｘｐ（−（ΔＥ_ｅｌｅ（ＩＧＺＯ）−ΔＥ_ｅｌｅ（Ｓｉ））／ｋ_ＢＴ）〜１０^−１７と
なり、ＩＧＺＯ−ＦＥＴにおける熱励起電子のチャネルへの注入は、Ｓｉ−ＦＥＴと比較
して、指数因子が１７桁小さくなる（Ｔ＝３００Ｋ）。

また、ゲート電圧を低くすることで、熱励起電子のチャネルへの注入を指数的に小さくす
ることができる。ゲート電圧をΔＶ_ｇだけシフトしたときの伝導帯端のエネルギーの変化
ΔＥ_Ｃは、下式（３）で表される。

ここでＳはＳ値、ｑは素電荷量である。図１３に示すＩＧＺＯ−ＦＥＴの電気特性の一例
では、Ｓ値はＳ＝６９ｍＶ／ｄｅｃａｄｅという良好な値が得られる。式（３）によれば
、ゲート電位を−１Ｖシフトさせることで、式（２）の指数因子は、ｅｘｐ（−６０／６
９／ｋ_ＢＴ）〜１０^−１５と十分に小さくすることができる。このように、熱励起した電
子のソースからチャネルへの注入によるリーク電流は、ゲート電圧を制御することで、実
質無視できることがわかる。

また、熱励起した正孔のドレインからチャネルへの注入によるリーク電流は、接合部のエ
ネルギー障壁ΔＥ_ｈｏｌｅを用いると、下式（４）で表される。

接合部のエネルギー障壁ΔＥ_ｈｏｌｅは、ＩＧＺＯのイオン化ポテンシャルとドレイン電
極の仕事関数の差で表され、表１より、ΔＥ_ｈｏｌｅ＝２．８ｅＶとなる。Ｓｉ−ＦＥＴ
においては、正孔のドレインからチャネルへの注入は、ドレイン領域における少数キャリ
ア密度に比例するため、およそｅｘｐ（−Ｅ_ｇ（Ｓｉ）／ｋ_ＢＴ）に比例する。式（４）
の指数因子の比は、下式（５）となる。

式（４）の指数因子の比は、式（５）となり、ＩＧＺＯ−ＦＥＴにおける熱励起正孔のチ
ャネルへの注入は、Ｓｉ−ＦＥＴと比較して、指数因子が２７桁小さく、実質無視できる
ことがわかる（Ｔ＝３００Ｋ）。

次に、トンネル電流による寄与について考察する。ＩＧＺＯ−ＦＥＴのオフ電流へのトン
ネル電流による寄与は、ドレインからチャネルへの正孔のトンネリングと考えられる。

そこで、このトンネリングの状況を簡単化して、図４のように、幅がａで高さがＶ_０の箱
型ポテンシャル障壁を粒子が透過する場合について考える。

ｘ＜０における粒子の有効質量をｍ、ｘ≧０における粒子の有効質量をｍ^＊とする。ｘ＜
０の領域からエネルギーＥ（０＜Ｅ＜Ｖ_０）を持つ粒子が障壁に入射し、０≦ｘ≦ａの領
域にある障壁をトンネルしてｘ＞ａの領域に透過する確率は、シュレーディンガー方程式
を解くことにより、下式（６）で与えられる。

ここでｋは、下式（７）である。

なお、ｈはプランク定数、γ≡ｍ^＊／ｍは質量比である。ｓｉｎｈ^２（ｋａ√γ）が大き
くなるにつれて、透過確率Ｔはｅｘｐ（−２ｋａ√γ）の形で指数関数的に小さくなる。

この場合、粒子は正孔に、ｘ＜０の領域はドレインに、ｘ＞０の領域はチャネルに相当す
る。つまり、ｍはタングステンにおける正孔の有効質量（ここでは裸の電子の質量に等し
いと仮定する）、ｍ^＊はＩＧＺＯにおける正孔の有効質量に等しい。

実際の障壁には電界がかかっているため、図３に示すように、ポテンシャル障壁は箱型で
はなく三角型に近いと思われるが、その場合でも透過確率Ｔの√γに対する指数関数依存
性は変わらない。

式（６）より、トンネリングによる透過確率は、ＩＧＺＯにおける正孔の有効質量に指数
関数的に依存することがわかる。仮にＶ_０−Ｅ≒１ｅＶ、ａ≒１ｎｍとすると、ｅｘｐ（
−２ｋａ）〜１０^−５と見積もられ、質量比γが大きくなるにつれて、正孔のトンネル確
率は急激に小さくなる。そこで、以下ではＩＧＺＯ結晶における正孔の有効質量を求める
ことにする。具体的には、密度汎関数法（ＤＦＴ）を基にした第一原理計算によってエネ
ルギーバンド構造を調べ、価電子帯端での正孔の有効質量を決定する。

ＩＧＺＯの結晶構造（ＹｂＦｅ_２Ｏ_４構造）を図５に示す。

図５に示すように、ＩｎＯ_２層が１層、Ｇａ及びＺｎとＯから成る層が２層組み合わさっ
た３層のユニットが、ｃ軸方向に３つ重なった構造がユニットセルとなっている。ユニッ
トセル内の原子数の総数は８４個である。

第一原理計算を用い、バンド構造を求め、価電子帯端の様子から正孔の有効質量を以下に
示す手順で求める。

計算ではこのユニットセルに対して、ＯｐｅｎＭＸに導入されているノルム保存型擬ポテ
ンシャルＤＦＴを適用し、電子の交換相互作用ポテンシャルにＰＢＥ（Ｐｅｒｄｅｗ−Ｂ
ｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）型のＧＧＡ（Ｇｅｎｅｒａｌｉｚｅｄ Ｇｒａｄｉｅｎ
ｔ Ａｐｐｒｏｘｉｍａｔｉｏｎ）を採用した。局在基底関数のカットオフエネルギーは
２００ｒｙｄ（≒２．７ｋｅＶ）とし、ｋ点は５×５×３メッシュを用いてサンプリング
した。

計算により求めたＩＧＺＯのバンド図を図６（Ａ）に示し、ＩＧＺＯ構造のブリリアンゾ
ーンを図６（Ｂ）に示す。図６（Ａ）には点線丸で伝導帯端６０１、価電子帯端６０２を
示している。ここで注目すべきことは、伝導帯の分散に比べて、価電子帯の分散が非常に
フラットになっていることである。

図７（Ａ）は、図６（Ａ）の価電子帯の拡大図である。また、図７（Ｂ）はＩＧＺＯ構造
のブリリアンゾーンを示している。

さらにｋ空間において詳細な計算を行うことで、価電子帯端の正孔の有効質量を、見積も
った。表２に価電子帯端の正孔の有効質量を、伝導帯端の電子の有効質量と共に示す。比
較のため、Ｓｉにおける正孔の有効質量も記載した。なお、実空間の結晶格子ベクトルの
軸をａ軸、ｂ軸、ｃ軸とし、対応する逆格子ベクトルの軸をａ^＊軸、ｂ^＊軸、ｃ^＊軸と表
した。

Ｓｉにおける正孔の有効質量は、約０．２（軽い正孔）未満であるのに対して、ＩＧＺＯ
における正孔の有効質量は、約１０以上と非常に大きい値となった。これは、Ｓｉの正孔
の有効質量（軽い正孔）や、電子の有効質量と比べて約５０倍以上である。また、ＩＧＺ
Ｏの電子の有効質量（約０．２５）と比べて約４０倍以上である。

以上の結果から、ＩＧＺＯ−ＦＥＴにおいて正孔のトンネリングによるリーク電流は、有
効質量が１０以上の重い正孔により極めて小さくなることがわかる。ＩＧＺＯの重い正孔
を１０とし、Ｓｉの重い正孔と比較した場合、仮にＶ_０−Ｅ≒１ｅＶ、ａ≒１ｎｍとする
と、式（５）の指数因子の比は、ｅｘｐ（−２ｋａ（√γ（ＩＧＺＯ）−√γ（Ｓｉ））
）〜１０^−１３と見積もられる。従って、ＩＧＺＯ−ＦＥＴにおける正孔のトンネリング
確率は、Ｓｉ−ＦＥＴと比較して指数因子が１３桁小さくなる。実際には、ＩＧＺＯのバ
ンドギャップがＳｉのバンドギャップよりも大きいために、さらに小さくなる。

なお、ＩＧＺＯにおいて、ｃ軸方向の正孔の有効質量よりも、ａ軸方向およびｂ軸方向の
有効質量のほうが大きい結果となった。このことから、ａｂ面に流れる正孔トンネル電流
は、ｃ軸方向を流れる正孔トンネル電流より小さくなると考えられる。

ＩＧＺＯにおいて、正孔の有効質量が裸の電子の質量に比べて約１０倍以上重くなること
から、トンネルによるリーク電流が小さいことを示した。また、バンドギャップが３．２
ｅＶと大きいこと、及びイオン化ポテンシャルが７．８ｅＶと大きいことの２点から、熱
励起によるリーク電流が十分小さいことを示した。以上の理論的考察により、ＩＧＺＯを
チャネルに用いたＦＥＴにおけるオフ電流が極めて低くできることがわかる。

上述の計算を行ったＩＧＺＯとは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１であるＩＧＺＯであり
、ＩＧＺＯ（１１１）と表記する。また、ＩＧＺＯ（１１１）の結晶構造を保ったまま、
ＩｎとＧａの比を変えた材料についても、同様の計算を行った。具体的には、Ｉｎ：Ｇａ
：Ｚｎ＝３：１：２であるＩＧＺＯ（以下、ＩＧＺＯ（３１２）と表記する）、Ｉｎ：Ｇ
ａ：Ｚｎ＝４：０：２であるＩＧＺＯ（以下、ＩＧＺＯ（４０２）と表記する）、Ｉｎ：
Ｇａ：Ｚｎ＝０：４：２であるＩＧＺＯ（以下、ＩＧＺＯ（０４２）と表記する）につい
て計算を行った。ＩＧＺＯ（４０２）は酸化インジウム亜鉛、ＩＧＺＯ（０４２）は酸化
ガリウム亜鉛である。これら結果を表３に示す。

図１４には表３の材料に対応する逆格子ベクトルとブリリアンゾーンを示している。

表３に示すようにＩＧＺＯはＩｎとＧａの比によらず、正孔の有効質量は重いことが確認
できる。具体的には、Ｓｉの正孔の有効質量（軽い正孔）や電子の有効質量と比べて２０
倍以上である。また、ＩＧＺＯにおける電子の有効質量（０．２〜０．２５）と比べて２
０倍以上である。つまり、ＩＧＺＯ−ＦＥＴにおいてはＩｎとＧａの比によらず、正孔ト
ンネル電流が極めて低いことが予想される。なお、ＩＧＺＯ（０４２）のｃ^＊軸方向のみ
、正孔０．５以下と軽い値となった。

また、比較のため、酸化インジウム、および、金属Ｍ（ＭはＳｎ、Ｔｉ、Ｚｒ、Ｈｆのい
ずれか一）でＩｎ原子の一部（典型的には０〜１０ａｔｏｍｉｃ％）を置換した材料（Ｉ
ｎ_{１．８７５}Ｍ_{０．１２５}Ｏ_３）について同様の計算を行った。なお、Ｉｎ原子の１６個
に１個を他の元素に置換した材料をＩｎ_{１．８７５}Ｍ_{０．１２５}Ｏ_３と記載する。結晶構
造はビックスバイト構造とした。具体的には、上述したＩＧＺＯの計算と同様な手法を用
いて、正孔の有効質量を見積もった。なお、ｋ点は５×５×５メッシュを用いてサンプリ
ングした。算出した有効質量の値を表４に示す。なお、表４の材料に対応する逆格子ベク
トルとブリリアンゾーンを示す図が図１５である。

なお、表４の材料名の最後の（ｂ）と（ｄ）はインジウム原子を置換した場所を表す。ビ
ックスバイト構造の酸化インジウムにおいてインジウムの位置は対称性の違う２種類が存
在する。ワイコフ表示でｂ、およびｄと表され、この表示に従って、ｂサイトのインジウ
ムを置換した材料に（ｂ）を、ｄサイトのインジウムを置換した材料に（ｄ）を付記した
。

表４に示すように酸化インジウム（Ｉｎ_２Ｏ_３）においては、正孔の有効質量はａ^＊軸方
向、ｂ^＊軸方向、ｃ^＊軸方向のいずれにおいても２〜３程度と大きな値を示した。これは
、Ｓｉの正孔の有効質量（軽い正孔）や、電子の有効質量と比べて１０倍以上であり、Ｉ
ｎ_２Ｏ_３の重い正孔と考えてよい。また、これは、Ｉｎ_２Ｏ_３の電子の有効質量と比べて
１０倍以上である。このことから、これらの材料においても、トンネル電流は極めて低く
なると考えられる。

Ｉｎ原子の１６個に１個を他の元素に置換した材料においては、軸によって正孔の有効質
量が異なる。正孔の有効質量は、軽い軸では、１．４〜２．１程度、重い軸では約４以上
である。軽い軸においても、Ｓｉの電子の有効質量や正孔の有効質量と比較して５倍以上
、あるいは１０倍以上の有効質量を有する。また、Ｉｎ原子の１６個に１個を他の元素に
置換したそれぞれの材料における電子の有効質量と比べても５倍以上、あるいは１０倍以
上である。このことから、これらの材料においても、トンネル電流は極めて低くなると考
えられる。

また、比較のため、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）において、Ｇａを金属Ｍ
（ＭはＴｉ、Ｚｒ、Ｈｆのいずれか一）で置換した材料について同様の計算を行った。結
晶構造はＹｂＦｅ_２Ｏ_４構造とした。具体的には、上述したＩＧＺＯの計算と同様な手法
を用いて、正孔の有効質量を見積もった。なお、ｋ点は５×５×３メッシュを用いてサン
プリングした。算出した有効質量の値を表５に示す。

表５に示すように、ＩＴｉＺＯ（Ｉｎ：Ｔｉ：Ｚｎ＝１：１：１）やＩＺｒＺＯ（Ｉｎ：
Ｚｒ：Ｚｎ＝１：１：１）においては、正孔の有効質量はａ^＊軸方向、ｂ^＊軸方向におい
て３〜７、ｃ^＊軸方向においても０．４〜０．５程度となった。ａ^＊軸方向とｂ^＊軸方向
においては、Ｓｉの電子や正孔の有効質量と比較して１０倍以上であり、重い正孔である
。また、同じ材料の電子の有効質量の約１０倍である。ＩＨｆＺＯ（Ｉｎ：Ｈｆ：Ｚｎ＝
１：１：１）においては、正孔の有効質量は２〜８となった。Ｓｉの電子や正孔の重さと
比較して１０倍以上であり、重い正孔である。また、Ｉｎ原子の１６個に１個を他の元素
に置換したそれぞれの材料の電子の有効質量の約１０倍（ｃ^＊軸方向は約５倍以上）であ
る。このことから、これらの材料においては、トンネル電流は極めて低くなると考えられ
る。

また、比較のため、ＩＧＯ（ＩｎＧａＯ_３）やＳｉＣやＧａＮについても同様の計算を行
った。具体的には、上述したＩＧＺＯの計算と同様な手法を用いて、正孔の有効質量を見
積もった。なお、ｋ点は５×５×３メッシュを用いてサンプリングした。算出した有効質
量の値を各物質の結晶構造、イオン化ポテンシャル、バンドギャップ及び電子親和力と共
に表６に示す。なお、Ｉｎ_２Ｏ_３についても再度記した。

表６に示したＳｉＣ、ＧａＮにおいては、重い正孔の有効質量は２程度、軽い正孔の有効
質量は０．５以下となった。これらの材料では、軽い正孔によるトンネルが支配的と考え
られ、ＩＧＺＯとは大きく異なると考えられる。バンドギャップ及び電子親和力の値はい
ずれもＩＧＺＯと同程度であるが、これらの材料でＦＥＴを作製した場合、ＩＧＺＯ−Ｆ
ＥＴと比較して、トンネルによるリーク電流が大きくなり、オフ電流も大きくなる可能性
がある。

表６に示したＩＧＯ、Ｉｎ_２Ｏ_３においては、正孔の有効質量は２〜３程度となった。こ
れは、ＳｉＣやＧａＮの正孔（軽い正孔）の有効質量よりはずっと重く、Ｓｉの電子の有
効質量や正孔の有効質量と比較して１０倍以上である。また、同じ材料の電子の有効質量
と比較して約１０倍以上である。

また、バンドギャップ及び電子親和力の値はいずれもＩＧＺＯと同程度であるから、熱励
起によるリーク電流の寄与も小さいと考えられる。従って、これらの材料でＦＥＴを作製
した場合、トンネルによるリーク電流は十分小さく、オフ電流も極めて小さくなると考え
られる。

なお、ソース領域とドレイン領域の構造によって、リーク電流の流れ方が異なるが、以下
のような理由で、比較を行うことができる。例えば、ｎ型Ｓｉ−ＦＥＴは、ｎ＋Ｓｉから
なるソース領域及びドレイン領域を有するのに対し、ＩＧＺＯ−ＦＥＴは真性半導体であ
るＩＧＺＯがソース領域及びドレイン領域に直接接続されている。その結果、熱励起によ
るリーク電流は、Ｓｉ−ＦＥＴにおいては、ソース領域及びドレイン領域における少数キ
ャリアである正孔の拡散電流であるが、ＩＧＺＯ−ＦＥＴにおいては、金属とＩＧＺＯの
接続部に形成されるエネルギー障壁を超える正孔の注入である。また、トンネル電流は、
Ｓｉ−ＦＥＴにおいては、バンド間トンネルであるが、ＩＧＺＯ−ＦＥＴにおいては、金
属とＩＧＺＯの接続部に形成されるエネルギー障壁を横切るトンネル電流である。しかし
ながら、ＩＧＺＯ−ＦＥＴとＳｉ−ＦＥＴにおいて、リーク電流の指数因子は同じであり
、上述したようなＩＧＺＯ−ＦＥＴとＳｉ−ＦＥＴとの比較の議論が成り立つ。

熱励起による正孔のリーク電流は、チャネル部に用いる材料のイオン化ポテンシャルとソ
ース電極材料及びドレイン電極材料の仕事関数の差をエネルギー障壁として見積もること
ができる。金属の仕事関数は、典型的には５ｅＶ程度もしくはそれ以下である。また、エ
ネルギー障壁は１ｅＶ、好ましくは２ｅＶ以上あれば十分にリーク成分を抑えることが可
能と考えられる。従って、チャネル部に用いる材料のイオン化ポテンシャルは、６ｅＶ以
上、より好適には７ｅＶ以上であることが好ましい。

シリコンにおけるバンド間トンネル電流の有効質量を０．２程度とすると、仮にトンネル
幅やエネルギー障壁が同じであっても、正孔の有効質量がＳｉにおける電子や正孔の有効
質量と比べて５倍以上、つまり有効質量が１以上であれば、Ｓｉにおけるトンネル電流の
ルート５乗以下、つまり２乗以下となり、非常に小さくなる。さらに好ましくは、正孔の
有効質量がＳｉにおける電子や正孔の有効質量と比べて１０倍以上、つまり２以上であれ
ば、Ｓｉにおけるトンネル電流のルート１０乗以下、つまり３乗以下となり、非常に小さ
くなり好ましい。

Ｓｉ−ＦＥＴやＧａＮ−ＦＥＴのようにバンド間トンネルが重要となる場合は、電子のト
ンネル電流と正孔のトンネル電流の両方の寄与が考えられる。電子と正孔が同じ有効質量
の場合には、それぞれ同じだけ電流に寄与するが、正孔の有効質量が電子の有効質量に比
べて重いと、正孔の電流の寄与が減り、電子のトンネル電流の寄与が残る。このような場
合には、同材料の電子の有効質量と正孔の有効質量の比も重要である。電子の有効質量は
、トランジスタの移動度やオン電流にとって小さいことが好ましい。正孔の有効質量は、
トンネル電流を抑制するために大きいことが好ましい。電子によるトンネル電流の寄与に
対して十分小さくなれば有効である。典型的には、正孔の有効質量は、電子の有効質量の
５倍、好ましくは１０倍、さらに好ましくは２０倍であるとトンネル電流の低減に有効で
ある。

バンドギャップが２ｅＶより小さいと、電子または正孔のエネルギー障壁は２ｅＶ未満と
なるために、熱によるリーク電流が十分に小さくならないと考えられる。一方、バンドギ
ャップが４ｅＶより大きいと、ソース電極またはドレイン電極との間にショットキー接合
が形成され、トランジスタのオン電流が十分に得られない場合が多いと考えられる。従っ
て、バンドギャップは、２ｅＶ以上、４ｅＶ以下が好ましい。

ゲート電極にフラットバンド電位が与えられた場合の、チャネル形成領域におけるキャリ
ア密度は、１０^−１０／ｃｍ^３以上１０^１７／ｃｍ^３未満であることが好ましい。より好
ましくは、１０^１６／ｃｍ^３未満である。キャリア密度が１０^１７／ｃｍ^３以上では、ゲ
ート電極に負電位を与えてもトランジスタを十分にオフにすることが難しくなる。つまり
、オフ電流を十分に下げることが難しくなる。

（実施の形態２）
本実施の形態では、半導体装置の一例として、記憶媒体（メモリ素子）を示す。本実施の
形態では、実施の形態１において示す酸化物半導体を用いたトランジスタと、酸化物半導
体以外の材料を用いたトランジスタとを同一基板上に形成する。

図８は、半導体装置の構成の一例である。図８（Ａ）には、半導体装置の断面を、図８（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＣ
１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図８（Ｃ）には、上記半導体
装置をメモリ素子として用いる場合の回路図の一例を示す。図８（Ａ）および図８（Ｂ）
に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ２４０を有し、
上部に実施の形態１で示したトランジスタ１４０を有する。なお、トランジスタ１４０は
、第２の半導体材料として酸化物半導体を用いている。本実施の形態では、第１の半導体
材料を酸化物半導体以外の半導体材料とする。酸化物半導体以外の半導体材料としては、
例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウ
ムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材
料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラ
ンジスタは、オフ電流が極めて低くできる特性により長時間の電荷保持を可能とする。

図８におけるトランジスタ２４０は、半導体材料（例えば、シリコンなど）を含む基板２
００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設け
られた不純物領域２２０と、不純物領域２２０に接する金属間化合物領域２２４と、チャ
ネル形成領域２１６上に設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８上に設け
られたゲート電極２１０と、を有する。

半導体材料を含む基板２００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用す
ることができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設け
られた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料か
らなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体
膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁
基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。

基板２００上にはトランジスタ２４０を囲むように素子分離絶縁膜２０６が設けられてお
り、トランジスタ２４０を覆うように絶縁膜２２８および絶縁膜２３０が設けられている
。なお、高集積化を実現するためには、図８（Ａ）に示すようにトランジスタ２４０がサ
イドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ２４０
の特性を重視する場合には、ゲート電極２１０の側面にサイドウォール絶縁膜を設け、不
純物濃度が異なる領域を含む不純物領域２２０を設けても良い。

トランジスタ２４０はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、
またはガリウムヒ素等を用いて作製することができる。このようなトランジスタ２４０は
、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用
のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。

トランジスタ２４０を形成した後、トランジスタ１４０および容量素子１６４の形成前の
処理として、絶縁膜２２８や絶縁膜２３０にＣＭＰ処理を施して、ゲート電極２１０の上
面を露出させる。ゲート電極２１０の上面を露出させる処理としては、ＣＭＰ処理の他に
エッチング処理などを適用することも可能であるが、トランジスタ１４０の特性を向上さ
せるために、絶縁膜２２８や絶縁膜２３０の表面は可能な限り平坦にしておくことが望ま
しい。

次に、ゲート電極２１０、絶縁膜２２８、絶縁膜２３０などの上に酸化物半導体膜を形成
した後、当該酸化物半導体膜を選択的にエッチングして酸化物半導体膜１０８を形成する
。酸化物半導体膜は、実施の形態１に示す材料及び形成プロセスを用いる。

次に、酸化物半導体膜１０８上に導電膜を形成し、該導電膜を選択的にエッチングして、
ソース電極１０４ａ、ドレイン電極１０４ｂを形成する。

導電膜は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができ
る。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた
材料を用いてもよい。

導電膜は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電膜を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極１０４ａ、およびドレイン電極１０４ｂへの加工が容易であるというメリッ
トがある。

上部のトランジスタ１４０のチャネル長（Ｌ）は、ソース電極１０４ａ、およびドレイン
電極１０４ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未
満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１
０ｎｍと波長の短い超紫外線を用いるのが望ましい。

次に、酸化物半導体膜１０８に接するゲート絶縁膜１１０を形成する。ゲート絶縁膜１１
０は、実施の形態１に示す材料及び形成プロセスを用いる。

次に、ゲート絶縁膜１１０上において酸化物半導体膜１０８と重畳する領域にゲート電極
１１２ａを形成し、ソース電極１０４ａと重畳する領域に電極１１２ｂを形成する。

ゲート絶縁膜１１０の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（
加酸化などとも呼ぶ）を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下
、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時
間の熱処理を行えばよい。熱処理を行うことによって、トランジスタの電気的特性のばら
つきを軽減することができる。

なお、加酸化を目的とする熱処理のタイミングはこれに限定されない。例えば、ゲート電
極の形成後に加酸化を目的とする熱処理を行っても良い。また、脱水化等を目的とする熱
処理に続けて加酸化を目的とする熱処理を行っても良いし、脱水化等を目的とする熱処理
に加酸化を目的とする熱処理を兼ねさせても良いし、加酸化を目的とする熱処理に脱水化
等を目的とする熱処理を兼ねさせても良い。

上述のように、脱水化等を目的とする熱処理と、酸素ドープ処理または加酸化を目的とす
る熱処理とを適用することで、酸化物半導体膜１０８を不純物が極力含まれないように高
純度化することができる。

ゲート電極１１２ａおよび電極１１２ｂは、ゲート絶縁膜１１０上に導電膜を形成した後
に、当該導電膜を選択的にエッチングすることによって形成することができる。

次に、ゲート絶縁膜１１０、ゲート電極１１２ａ、および電極１１２ｂ上に、絶縁膜１５
１および絶縁膜１５２を形成する。絶縁膜１５１および絶縁膜１５２は、スパッタ法やＣ
ＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒
化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む
材料を用いて形成することができる。

次に、ゲート絶縁膜１１０、絶縁膜１５１、及び絶縁膜１５２に、ドレイン電極１０４ｂ
にまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチン
グにより行われる。

その後、上記開口に電極１５４を形成し、絶縁膜１５２上に電極１５４に接する配線１５
６を形成する。

電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電膜を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電膜の一部を除去するこ
とにより形成することができる。

配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。
また、導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元
素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ
、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は
、ソース電極１０４ａまたはドレイン電極１０４ｂなどと同様である。

以上により、高純度化された酸化物半導体膜１０８を用いたトランジスタ１４０、および
容量素子１６４が完成する。容量素子１６４は、ソース電極１０４ａ、酸化物半導体膜１
０８、ゲート絶縁膜１１０、および電極１１２ｂ、で構成される。

なお、図８の容量素子１６４では、酸化物半導体膜１０８とゲート絶縁膜１１０を積層さ
せることにより、ソース電極１０４ａと、電極１１２ｂとの間の絶縁性を十分に確保する
ことができる。もちろん、十分な容量を確保するために、酸化物半導体膜１０８を有しな
い構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６
４を設けない構成とすることも可能である。

図８（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。
図８（Ｃ）において、トランジスタ１４０のソース電極またはドレイン電極の一方と、容
量素子１６４の電極の一方と、トランジスタ２４０のゲート電極と、は電気的に接続され
ている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ２４
０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも
呼ぶ）とトランジスタ２４０のドレイン電極とは、電気的に接続されている。また、第３
の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１４０のソース電極
またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第
２の信号線とも呼ぶ）と、トランジスタ１４０のゲート電極とは、電気的に接続されてい
る。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の
電極の他方は電気的に接続されている。

酸化物半導体を用いたトランジスタ１４０は、オフ電流が極めて小さいという特徴を有し
ているため、トランジスタ１４０をオフ状態とすることで、トランジスタ１４０のソース
電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ２４０
のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間
にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノ
ードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易
になる。

半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トラン
ジスタ１４０がオン状態となる電位にして、トランジスタ１４０をオン状態とする。これ
により、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積
される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル
電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後
、第４の配線の電位を、トランジスタ１４０がオフ状態となる電位にして、トランジスタ
１４０をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには
所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を
蓄積及び保持させることで、メモリセルに情報を記憶させることができる。

トランジスタ１４０のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時
間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフ
レッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。

記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与
えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持さ
れた電荷量に応じて、トランジスタ２４０は異なる状態をとる。一般に、トランジスタ２
４０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合の
トランジスタ２４０の見かけのしきい値Ｖ_ｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が
保持されている場合のトランジスタ２４０の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるた
めである。ここで、見かけのしきい値とは、トランジスタ２４０を「オン状態」とするた
めに必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_{ｔｈ
＿Ｈ}とＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、ノードＦＧに保持された電荷を判別
できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第
５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ２４０は「オン状態」と
なる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_{ｔｈ
＿Ｌ}）となっても、トランジスタ２４０は「オフ状態」のままである。このため、第５の
配線の電位を制御して、トランジスタ２４０のオン状態またはオフ状態を読み出す（第２
の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。

また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電
荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係
る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１４０がオン状態
となる電位にして、トランジスタ１４０をオン状態とする。これにより、第３の配線の電
位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄
積される。その後、第４の配線の電位をトランジスタ１４０がオフ状態となる電位にして
、トランジスタ１４０をオフ状態とすることにより、ノードＦＧには、新たな情報に係る
電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の
電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで
、記憶させた情報を上書きすることが可能である。

本実施の形態で示すトランジスタ１４０は、電子の有効質量に比べて正孔の有効質量が重
い酸化物半導体膜１０８を用いることで、トランジスタ１４０のオフ電流を十分に低減す
ることができる。そして、このようなトランジスタを用いることで、極めて長期にわたり
記憶内容を保持することが可能で、信頼性の高い半導体装置が得られる。

また、本実施の形態において示す半導体装置では、トランジスタ２４０とトランジスタ１
４０を重畳させることで、集積度が十分に高められた半導体装置が実現される。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、半導体装置の一例として、上記実施の形態１に開示したトランジスタ
を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
について説明する。

図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵ
は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ
／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ
Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを
用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、
実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。

図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジ
スタ１１９６のメモリセルには、上記実施の形態２に開示したメモリセルを用いることが
できる。

図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ
１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、
容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保
持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行わ
れる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き
換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することがで
きる。

電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、メモリセル群と、電源
電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け
ることにより行うことができる。以下に図９（Ｂ）及び図９（Ｃ）の回路の説明を行う。

図９（Ｂ）及び図９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング
素子に、上記実施の形態２に開示した記憶回路の構成の一例を示す。

図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数
有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実
施の形態２に記載されているメモリセルを用いることができる。メモリセル群１１４３が
有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電
源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１
１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図９（Ｂ）では、スイッチング素子１１４１として、上記実施の形態１に開示したトラン
ジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによ
りスイッチングが制御される。

なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング
素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。

また、図９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有す
る各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、
スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていて
もよい。

また、図９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッ
チング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置
の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモ
リセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話
、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機
器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装
置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器
洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用
ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや
、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と
電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電子機器の具体例を図１０に示す。

図１０（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。

実施の形態１に示すトランジスタは、表示部９００３に用いることが可能であり、電子機
器の低消費電力を実現することができる。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせるこ
とができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

図１０（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装
着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３
０２５等が設けられている。実施の形態１のトランジスタ、または実施の形態２に示した
メモリを本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より
省電力化された携帯音楽プレイヤーとすることができる。

さらに、図１０（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持た
せ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリー
での会話も可能である。

図１０（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部
９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２
０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表
示部９２０３に用いることにより作製される。実施の形態３に示したＣＰＵを利用すれば
、省電力化されたコンピュータとすることが可能となる。

図１１（Ａ）及び図１１（Ｂ）は２つ折り可能なタブレット型端末である。図１１（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

図１１（Ａ）及び図１１（Ｂ）に示すような携帯機器においては、画像データの記憶など
にメモリが使用されている。例えば、実施の形態２に説明した半導体装置をメモリとして
使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することに
よって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減することができる。

また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表
示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部
９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分
の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部
９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示
部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂ
を表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。

また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１１（Ａ）及び図１１（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。

また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１１（Ｃ
）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。

図１２（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。実施の形態１に示すトランジスタを用いて表示部８００２の
スイッチング素子またはドライバー回路に用いることが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を
用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態２に示すメモリや、実施の形態３に
示すＣＰＵを用いることが可能である。

図１２（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、実施の形態３のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１２（Ａ）において
、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８
２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２
０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態３に示したＣＰＵは
、酸化物半導体を用いたＣＰＵであるため、省電力に優れたエアコンディショナーを実現
できる。

図１２（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備え
る電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室
用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１２（Ａ）では、Ｃ
ＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態３に示したＣＰＵを
電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１２（Ｂ）、及び図１２（Ｃ）において、電気機器の一例である電気自動車の例を示す
。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電
力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御
回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によっ
て制御される。実施の形態３に示したＣＰＵを電気自動車９７００のＣＰＵに用いること
によって省電力化が図れる。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

実施の形態１の作製工程で得られるトランジスタのＶｇ−Ｉｄ曲線の一例を図１３に示す
。なお、オフ電流を検知するためにチャネル幅１ｍとし、チャネル長３μｍのサイズのト
ランジスタを用い、室温で測定した。

図１３に示すように、オフ電流はゲート電圧が−３Ｖあるいはその近傍で１×１０^−１３
Ａ以下、あるいは１×１０^−１４Ａ以下であることがわかる。これらをチャネル幅１μｍ
あたりに換算すると、それぞれ１×１０^−１９Ａ／μｍ（１００ｚＡ／μｍ）以下、ある
いは１×１０^−２０Ａ／μｍ（１０ｚＡ／μｍ）以下となる。一方、オフ電流は、半導体
パラメータアナライザの測定下限（１×１０^−１３Ａ）以下であり、正確な値を見積もる
ことはできなかった。しかし、長時間の測定による精密な評価を行うことで、１５０°Ｃ
においてチャネル幅１μｍあたり約１０ｚＡ（ゼプトアンペア）、１２５°Ｃにおいてチ
ャネル幅１μｍあたり約２ｚＡ（ゼプトアンペア）８５°Ｃにおいてチャネル幅１μｍあ
たり約５０ｙＡ（ヨクトアンペア）の値が得られた。この測定によって得られたアレニウ
ス・プロットを図１６のグラフに示す。このグラフによると２７°Ｃでのトランジスタの
オフ電流は、２×１０^−２６Ａ／μｍと見積もることができる。このときのゲート絶縁膜
厚は１００ｎｍ、ドレイン電圧は３Ｖ、ゲート電圧は−３Ｖである。なお、このように小
さいオフ電流については、実施の形態１に示したように理論的に実証できている。

１００ 基板
１０２ 絶縁膜
１０４ａ ソース電極
１０４ｂ ドレイン電極
１０８ 酸化物半導体膜
１１０ ゲート絶縁膜
１１２ ゲート電極
１１２ａ ゲート電極
１１２ｂ 電極
１１４ 絶縁膜
１４０ トランジスタ
１５１ 絶縁膜
１５２ 絶縁膜
１５４ 電極
１５６ 配線
１６４ 容量素子
２００ 基板
２０６ 素子分離絶縁膜
２０８ ゲート絶縁膜
２１０ ゲート電極
２１６ チャネル形成領域
２２０ 不純物領域
２２４ 金属間化合物領域
２２８ 絶縁膜
２３０ 絶縁膜
２４０ トランジスタ
６０１ 伝導帯端
６０２ 価電子帯端
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (10)

1. ゲート電極層と、ゲート絶縁層と、有効質量が電子に比べて少なくとも５倍以上の重い正孔を持つ酸化物半導体層と、前記酸化物半導体層と接するソース電極層と、前記酸化物半導体層と接するドレイン電極層とを有するトランジスタを備え、
   前記ドレイン電極層の材料の仕事関数は、前記酸化物半導体層の酸化物半導体の電子親和力よりも大きく、
   前記トランジスタのオフ電流密度は、チャネル幅１μｍあたり、１００ｚＡ／μｍ以下である半導体装置。
2. 請求項１において、
   前記トランジスタのチャネル長は５ｎｍ以上５００ｎｍ以下であることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記酸化物半導体層のバンドギャップは、２ｅＶ以上４ｅＶ以下である半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記トランジスタのチャネル形成領域におけるキャリア密度は、１０^−１０／ｃｍ^３以上１０^１７／ｃｍ^３未満とすることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記トランジスタのチャネル形成領域は、ｃ軸配向している結晶を含むことを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記酸化物半導体層は、少なくともインジウムを含み、ガリウム、錫、チタン、ジルコニウム、ハフニウム、亜鉛、ゲルマニウムから選ばれる一または複数含むことを特徴とする半導体装置。
7. 請求項１乃至５のいずれか一において、
   前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする半導体装置。
8. 請求項１乃至７のいずれか一において、
   前記ソース電極層及び前記ドレイン電極層はタングステンを含むことを特徴とする半導体装置。
9. 請求項１乃至８のいずれか一において、
   前記酸化物半導体層が持つ正孔の有効質量は、１以上であることを特徴とする半導体装置。
10. 請求項１乃至８のいずれか一において、
    前記酸化物半導体層が持つ正孔の有効質量は、１０以上であることを特徴とする半導体装置。

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