JP2018014508A - 半導体装置 - Google Patents
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Abstract
【解決手段】記憶データとしてデータを記憶するメモリセルと、出力信号線と、電圧が与
えられる配線と、を具備し、メモリセルは、記憶データと検索データの比較演算を行い、
演算結果に応じて導通状態又は非導通状態になる比較回路と、記憶データの書き込み及び
保持を制御する電界効果トランジスタと、を備え、比較回路が導通状態のときに、出力信
号線の電圧値が配線の電圧と同等の値になる記憶装置。
【選択図】図1
Description
憶されているデータがどのようなデータであるかを判別することが可能な記憶装置である
。
セットアソシアティブ方式とは、複数のタグにより構成されるデータ格納構造であり、該
タグとして連想メモリが用いられる。上記キャッシュメモリに連想メモリを用いることに
より、CPUとキャッシュメモリとのデータ通信を速くすることができる。
に記憶されたデータと特定のデータを比較する複数の比較回路を用いて構成される(例え
ば特許文献1)。
ータの判別が可能である。
例えば、特許文献1に示す連想メモリでは、各メモリセルのトランジスタの数が11個と
多く、回路面積が大きい。
状態におけるメモリセルに記憶されたデータが変動してしまうといった問題があった。例
えば、特許文献1に示す連想メモリでは、電源の供給を停止すると、トランジスタのリー
ク電流などによりデータが消失してしまう。そのため、データを保持している間は電源を
供給し続けなければならず、消費電力が高くなってしまう。
憶されたデータの変動を抑制することの一つ又は複数を課題の一つとする。
、該メモリセルに記憶されたデータの設定を制御する制御トランジスタを用いてメモリセ
ルを構成することにより、メモリセルにおけるトランジスタの数を減らし、回路面積の縮
小を図る。
ャップ半導体を用いたチャネル形成層を含む電界効果トランジスタを用いることにより、
オフ状態における制御トランジスタのリーク電流を低減し、制御トランジスタがオフ状態
のときの、メモリセルに記憶されたデータの変動の抑制を図る。メモリセルに記憶された
データの変動を抑制することにより、例えばメモリセルにデータを保持させながら電源供
給を適宜停止することができるため、消費電力を低減することもできる。
圧が与えられる配線と、を具備し、メモリセルは、記憶データと検索データの比較演算を
行い、記憶データの値が検索データの値よりも小さいときに導通状態になり、記憶データ
の値が検索データと一致するとき、又は記憶データの値が検索データの値よりも大きいと
きに非導通状態になる比較回路と、記憶データの書き込み及び保持を制御する電界効果ト
ランジスタと、を備え、比較回路が導通状態のときに、出力信号線の電圧値が配線の電圧
と同等の値になる記憶装置である。
圧が与えられる配線と、を具備し、メモリセルは、記憶データと検索データの比較演算を
行い、記憶データの値が検索データの値よりも大きいときに導通状態になり、記憶データ
の値が検索データと一致するとき、又は記憶データの値が検索データの値よりも小さいと
きに非導通状態になる比較回路と、記憶データの書き込み及び保持を制御する電界効果ト
ランジスタと、を備え、比較回路が導通状態のときに、出力信号線の電圧値が配線の電圧
と同等の値になる記憶装置である。
(Nは2以上の自然数)のメモリセルと、第1の出力信号線と、第2の出力信号線と、電
圧供給線と、第1乃至第N−1の接続配線と、を有し、N段のメモリセルのそれぞれは、
1ビットの記憶データと1ビットの検索データの第1の比較演算を行い、1ビットの記憶
データの値が1ビットの検索データの値よりも小さいときに導通状態になり、1ビットの
記憶データの値が1ビットの検索データと一致するとき、又は1ビットの記憶データの値
が1ビットの検索データの値よりも大きいときに非導通状態になる第1の比較回路と、1
ビットの記憶データと1ビットの検索データの第2の比較演算を行い、1ビットの記憶デ
ータの値が1ビットの検索データの値よりも小さいとき、又は1ビットの記憶データの値
が1ビットの検索データの値と一致するときに導通状態になり、1ビットの記憶データの
値が1ビットの検索データの値よりも大きいときに非導通状態になる第2の比較回路と、
1ビットの記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、
1段目のメモリセルの第1の比較回路は、導通状態又は非導通状態になることにより、電
圧供給線と第1の出力信号線との電気的接続を制御する機能を有し、1段目のメモリセル
の第2の比較回路は、導通状態又は非導通状態になることにより、電圧供給線と第1の接
続配線との電気的接続を制御する機能を有し、K段目(Kは2以上N−1以下の自然数)
のメモリセルの第1の比較回路は、導通状態又は非導通状態になることにより、第K−1
の接続配線と第1の出力信号線との電気的接続を制御する機能を有し、K段目のメモリセ
ルの第2の比較回路は、導通状態又は非導通状態になることにより、第K−1の接続配線
と第Kの接続配線との電気的接続を制御する機能を有し、N段目のメモリセルの第1の比
較回路は、導通状態又は非導通状態になることにより、第N−1の接続配線と第1の出力
信号線との電気的接続を制御する機能を有し、N段目のメモリセルの第2の比較回路は、
導通状態又は非導通状態になることにより、第N−1の接続配線と第2の出力信号線との
電気的接続を制御する機能を有する記憶装置である。
(Nは2以上の自然数)のメモリセルと、第1の出力信号線と、第2の出力信号線と、電
圧供給線と、第1乃至第N−1の接続配線と、を有し、N段のメモリセルのそれぞれは、
1ビットの記憶データと1ビットの検索データの第1の比較演算を行い、1ビットの記憶
データの値が1ビットの検索データの値よりも大きいときに導通状態になり、1ビットの
記憶データの値が1ビットの検索データと一致するとき、又は1ビットの記憶データの値
が1ビットの検索データの値よりも小さいときに非導通状態になる第1の比較回路と、1
ビットの記憶データと1ビットの検索データの第2の比較演算を行い、1ビットの記憶デ
ータの値が1ビットの検索データの値よりも大きいとき、又は1ビットの記憶データの値
が1ビットの検索データの値と一致するときに導通状態になり、1ビットの記憶データの
値が1ビットの検索データの値よりも小さいときに非導通状態になる第2の比較回路と、
1ビットの記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、
1段目のメモリセルの第1の比較回路は、導通状態又は非導通状態になることにより、電
圧供給線と第1の出力信号線との電気的接続を制御する機能を有し、1段目のメモリセル
の第2の比較回路は、導通状態又は非導通状態になることにより、電圧供給線と第1の接
続配線との電気的接続を制御する機能を有し、K段目(Kは2以上N−1以下の自然数)
のメモリセルの第1の比較回路は、導通状態又は非導通状態になることにより、第K−1
の接続配線と第1の出力信号線との電気的接続を制御する機能を有し、K段目のメモリセ
ルの第2の比較回路は、導通状態又は非導通状態になることにより、第K−1の接続配線
と第Kの接続配線との電気的接続を制御する機能を有し、N段目のメモリセルの第1の比
較回路は、導通状態又は非導通状態になることにより、第N−1の接続配線と第1の出力
信号線との電気的接続を制御する機能を有し、N段目のメモリセルの第2の比較回路は、
導通状態又は非導通状態になることにより、第N−1の接続配線と第2の出力信号線との
電気的接続を制御する機能を有する記憶装置である。
体層を含む構成にしてもよい。
さくすることができる。また、本発明の一態様により、制御トランジスタがオフ状態のと
きの、メモリセルに記憶されたデータの変動を抑制することができる。
、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、
当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定
されない。
の内容を互いに置き換えることができる。
の数は、序数の数に限定されない。
本実施の形態では、記憶されたデータの判別が可能な記憶装置の例について説明する。
ルは、記憶されたデータ(記憶データともいう)と検索データの比較演算を行うことによ
り記憶されたデータを判別する機能を有し、例えばメモリセルアレイに設けられる。なお
、メモリセルは、複数でもよい。また、記憶データ及び検索データのそれぞれとしては、
1ビットのデータを用いることができる。また、出力信号線は、メモリセルにおける比較
演算に応じて電圧値が設定される配線である。上記出力信号線の電圧が出力信号となる。
)と、比較回路102(Comp2ともいう)と、トランジスタ131と、を備える。な
お、必ずしも比較回路102を設けなくてもよいが、例えば記憶装置が複数のメモリセル
を具備する場合、比較回路102を設けることにより、複数ビットのデータの判別を行う
記憶装置を構成することができる。このとき、比較回路102は、図1及び図2(A)に
示すメモリセルと他のメモリセルとの導通状態を制御する。
データ(データDschともいう)を用いて第1の比較演算を行い、演算結果に応じて出
力信号線OUTの電圧値を変化させるか否かを制御する機能を有する。例えば、比較回路
101は、データDmの値がデータDschの値より小さいときに出力信号線OUTの電
圧値を変化させる機能、又はデータDmの値がデータDschの値より大きいときに出力
信号線OUTの電圧値を変化させる機能を有する。
示すように、比較回路101は、トランジスタ111と、トランジスタ112と、を備え
る。このとき、トランジスタ111は、Nチャネル型トランジスタであり、トランジスタ
112は、Pチャネル型トランジスタである。トランジスタ111のソース及びドレイン
の一方には、電圧Vxが与えられ、トランジスタ111のゲートの電圧がデータDsch
となる。また、トランジスタ112のソース及びドレインの一方は、トランジスタ111
のソース及びドレインの他方に電気的に接続され、トランジスタ112のソース及びドレ
インの他方は、出力信号線OUTに電気的に接続され、トランジスタ112のゲートの電
圧がデータDmとなる。
データDsch)を用いて第2の比較演算を行う機能を有する。
示すように、比較回路102は、トランジスタ121と、トランジスタ122と、を備え
る。このとき、トランジスタ121は、Nチャネル型トランジスタであり、トランジスタ
122は、Pチャネル型トランジスタである。トランジスタ121のソース及びドレイン
の一方には、電圧Vxが与えられ、トランジスタ121のゲートの電圧がデータDsch
となる。また、トランジスタ122のソース及びドレインの一方は、トランジスタ121
のソース及びドレインの一方に電気的に接続され、トランジスタ122のソース及びドレ
インの他方は、トランジスタ121のソース及びドレインの他方に電気的に接続され、ト
ランジスタ122のゲートの電圧がデータDmとなる。電圧Vxの値は、比較回路101
及び比較回路102におけるトランジスタの極性に応じて適宜設定される。
、トランジスタ131のソース及びドレインの一方には、データ信号が入力され、トラン
ジスタ131のソース及びドレインの他方は、トランジスタ112(比較回路101)の
ゲート及びトランジスタ122(比較回路102)のゲートに電気的に接続される。トラ
ンジスタ131を制御トランジスタともいう。なお、メモリセルに容量素子を設け、トラ
ンジスタ131のソース及びドレインの他方に容量素子の一対の電極の一方を電気的に接
続させてもよい。このとき、容量素子の一対の電極の他方の電圧は、接地電位と同等の値
又は任意の値の電圧となる。
ジスタなどを用いることができる。上記酸化物半導体層は、シリコンよりバンドギャップ
が高く、例えば2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上であ
る。
あたり10aA(1×10−17A)以下、好ましくはチャネル幅1μmあたり1aA(
1×10−18A)以下、さらに好ましくはチャネル幅1μmあたり10zA(1×10
−20A)以下、さらに好ましくはチャネル幅1μmあたり1zA(1×10−21A)
以下、さらに好ましくはチャネル幅1μmあたり100yA(1×10−22A)以下で
ある。
ータ線Dataと、ワード線Wordと、を具備する。
線Dataには、データ信号が入力される。例えば、図2(A)に示すデータ線Data
は、トランジスタ111のゲート、トランジスタ121のゲート、並びにトランジスタ1
31のソース及びドレインの一方に電気的に接続される。これにより、配線数を少なくす
ることができる。なお、トランジスタ131のソース及びドレインの一方を、データ線D
ataの代わりに別の配線に電気的に接続させてもよい。このとき、データ線Dataに
は、第1のデータ信号が入力され、別の配線には、第2のデータ信号が入力される。上記
別の配線をビット線ともいう。
力される配線である。ワード線Wordは、トランジスタ131のゲートに電気的に接続
される。
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト(V)で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位(基準電位ともいう)との電位差を、該一点の電圧として
用いる場合がある。
駆動方法例について説明する。ここでは、一例としてデータ信号を、ハイレベル及びロー
レベルとなる2値のデジタル信号とし、電圧Vxの値がハイレベルのときにおける上記デ
ジタル信号の電圧と同等の値とする。また、ハイレベルのときのデータ信号の電圧がデー
タ(1)を表し、ローレベルのときのデータ信号の電圧がデータ(0)を表すとする。な
お、これに限定されず、ハイレベルのときのデータ信号の電圧がデータ(0)を表し、ロ
ーレベルのときのデータ信号の電圧がデータ(1)を表してもよい。
し、データ信号により、トランジスタ112及びトランジスタ122のゲートの電圧、つ
まりデータDmの値を設定する。これにより、メモリセルにデータが書き込まれる。その
後、トランジスタ131をオフ状態にすることにより、トランジスタ112及びトランジ
スタ122のゲートの電圧(データDmの値)が保持される。よって、メモリセルにデー
タが記憶される。なお、このときメモリセルへの電圧Vxの供給を停止してもよい。これ
により消費電力を低減することができる。例えば、スイッチなどを用いることにより電圧
Vxの供給を制御することができる。
つまりデータDschを設定する。
102の状態が変化する。それぞれの状態について、図2(B)を用いて説明する。図2
(B)は、データDmの値、データDschの値、比較回路101、及び比較回路102
の状態を示す図である。
1)のとき、つまりデータDmの値がデータDschの値より小さいとき、トランジスタ
111及びトランジスタ112がオン状態になり、比較回路101は導通状態(状態pa
ssともいう)になり、それ以外のときはトランジスタ111及びトランジスタ112の
少なくとも一つがオフ状態になり、比較回路101は非導通状態(状態×ともいう)にな
る。比較回路101が導通状態のとき、出力信号線OUTの電圧値が変化し、電圧Vxと
同等の値になる。また、比較回路101が非導通状態のとき、出力信号線OUTの電圧値
は変化しない。よって、出力信号線OUTの電圧値が変化するか否かによって、データD
mの値がデータDschの値より小さいか否かを判別することができる。
データDmの値がデータDschの値より大きいとき、トランジスタ121及びトランジ
スタ122がオフ状態になり、比較回路102は非導通状態になり、それ以外のときはト
ランジスタ121及びトランジスタ122の少なくとも一つがオン状態になり、比較回路
102は導通状態になる。例えば、記憶装置が複数のメモリセルを具備する場合、比較回
路102が導通状態のとき、自身が設けられたメモリセルと他のメモリセルとの間が導通
状態になり、比較回路102が非導通状態のとき、自身が設けられたメモリセルと他のメ
モリセルとの間が非導通状態になる。
えば図3(A)に示すように、トランジスタ111をPチャネル型トランジスタとし、ト
ランジスタ112をNチャネル型トランジスタとし、トランジスタ121をPチャネル型
トランジスタとし、トランジスタ122をNチャネル型トランジスタとしてもよい。この
とき、図3(B)に示すように、データDmの値がデータDschの値より大きいときに
比較回路101は導通状態になり、それ以外のときに非導通状態になる。また、データD
mの値がデータDschの値より小さいときに比較回路102は非導通状態になり、それ
以外のときに導通状態になる。よって、出力信号線OUTの電圧値が変化するか否かによ
って、データDmの値がデータDschの値より大きいか否かを判別することができる。
なお、比較回路101及び比較回路102の構成は、図2(A)及び図3(A)に示す構
成に限定されず、同等の機能を有することができるのであれば他の構成でもよい。
路と、メモリセルに記憶されたデータの値の設定を制御する制御トランジスタを用いて、
データの判別が可能なメモリセルを構成することにより、メモリセルにおけるトランジス
タの数を少なくすることができるため、回路面積を小さくすることができる。
が形成される酸化物半導体層を含むトランジスタを用いることにより、オフ状態における
トランジスタのリーク電流を低減することができる。よって、制御トランジスタがオフ状
態のときの、メモリセルに記憶されたデータの変動を抑制することができる。さらに、メ
モリセルに記憶されたデータの変動を抑制することにより、メモリセルにデータを保持さ
せながら電源供給を適宜停止することができるため、消費電力を低減することもできる。
本実施の形態では、複数ビットのデータの判別が可能な記憶装置の例について説明する。
01_1乃至メモリセル201_N)と、出力信号線OUT1と、出力信号線OUT2と
、接続配線CL_1乃至CL_N−1と、電圧が与えられる配線VLと、トランジスタ2
02と、トランジスタ203と、バッファ204と、バッファ205と、を具備する。な
お、N段のメモリセル201を用いて構成される回路を一行分の記憶回路として、該記憶
回路を複数設けて複数行の記憶回路を具備する構成にしてもよい。
とができ、N段のメモリセル201のそれぞれは、比較回路101、比較回路102、及
びトランジスタ131と、を備える。例えば、N段のメモリセル201のそれぞれは、記
憶データとして1ビットのデータを記憶する。
(データDm)と、1ビットの検索データ(データDsch)の第1の比較演算を行い、
演算結果に応じて出力信号線OUT1の電圧値を変化させるか否かを制御する機能を有す
る。例えば、比較回路101は、データDmの値がデータDschの値よりも小さいとき
に導通状態になり、データDmの値がデータDschの値と一致するとき、又はデータD
mの値がデータDschの値よりも大きいときに非導通状態になる機能を有する。なお、
これに限定されず、比較回路101が、データDmの値がデータDschの値よりも大き
いときに導通状態になり、データDmの値がデータDschの値と一致するとき、又はデ
ータDmの値がデータDschの値よりも小さいときに非導通状態になる機能を有してい
てもよい。また、比較回路101(トランジスタ112のソース及びドレインの他方)は
、出力信号線OUT1に電気的に接続される。
データ(データDm)と、1ビットの検索データ(データDsch)の第2の比較演算を
行う機能を有する。例えば、K段目(Kは2以上N−1以下の自然数)のメモリセル20
1_Kにおいて、比較回路102は、データDmの値がデータDschの値より小さいと
きにK−1段目のメモリセル201_K−1とK+1段目のメモリセル201_K+1の
間を非導通状態にする機能、又はデータDmの値がデータDschの値より大きいときに
K−1段目のメモリセル201_K−1とK+1段目のメモリセル201_K+1の間を
非導通状態にする機能を有する。例えば、比較回路102は、データDmの値がデータD
schの値よりも小さいとき、又はデータDmの値がデータDschの値と一致するとき
に導通状態になり、データDmの値がデータDschの値よりも大きいときに非導通状態
になる機能を有する。なお、これに限定されず、比較回路102が、データDmの値がデ
ータDschの値よりも大きいとき、又はデータDmの値がデータDschの値と一致す
るときに導通状態になり、データDmの値がデータDschの値よりも小さいときに非導
通状態になる機能を有していてもよい。また、K段目のメモリセル201_Kにおける比
較回路102は、K−1段目のメモリセル201_K−1における比較回路102及びK
+1段目のメモリセル201_K+1における比較回路102に接続される。
ることにより、配線VLと出力信号線OUT1との電気的接続を制御する機能を有する。
ることにより、配線VLと第1の接続配線CL_1との電気的接続を制御する機能を有す
る。
ることにより、第K−1の接続配線CL_K−1と出力信号線OUT1との電気的接続を
制御する機能を有する。
ることにより、第K−1の接続配線CL_K−1と第Kの接続配線CL_Kとの電気的接
続を制御する機能を有する。
ることにより、第N−1の接続配線CL_N−1と出力信号線OUT1との電気的接続を
制御する機能を有する。
ることにより、第N−1の接続配線CL_N−1と出力信号線OUT2との電気的接続を
制御する機能を有する。
の一方は、互いに異なるデータ線Dataに電気的に接続され、互いに異なるデータ線を
介して互いに異なるデータ信号が入力される。トランジスタ131のゲートは、共通のワ
ード線Wordに電気的に接続される。
ソース及びドレインの一方)及び比較回路102(トランジスタ121のソース及びドレ
インの一方、並びにトランジスタ122のソース及びドレインの一方)には、配線VLを
介して電圧Vaが与えられる。よって、出力信号線OUT2は、N段のメモリセル201
のそれぞれにおける比較回路102を介して電圧Vaが与えられる配線に接続される。電
圧Vaは、メモリセル201を構成するトランジスタの極性に応じて適宜設定される。
れにおける比較演算に応じて電圧値が設定される配線である。出力信号線OUT2は、N
段目のメモリセル201_N(トランジスタ121のソース及びドレインの他方、並びに
トランジスタ122のソース及びドレインの他方)に電気的に接続される。
る機能を有する。例えば、トランジスタ202のソース及びドレインの一方には、基準電
圧が与えられ、トランジスタ202のソース及びドレインの他方が出力信号線OUT1に
電気的に接続され、トランジスタ202のゲートには、制御信号が入力される。なお、基
準電圧の値は、例えば記憶装置におけるトランジスタの極性に応じて適宜設定される。
る機能を有する。例えば、トランジスタ203のソース及びドレインの一方には、基準電
圧が与えられ、トランジスタ203のソース及びドレインの他方が出力信号線OUT2に
電気的に接続され、トランジスタ203のゲートには、制御信号が入力される。なお、制
御信号及び基準電圧は、トランジスタ202と同じでもよい。
号として出力する機能を有する。なお、必ずしもバッファ204を設けなくてもよい。
号として出力する機能を有する。なお、必ずしもバッファ205を設けなくてもよい。
法例について説明する。ここでは、一例としてデータ信号を、ハイレベル及びローレベル
となる2値(1ビット)のデジタル信号とし、ハイレベルのときのデータ信号の電圧がデ
ータ(1)を表し、ローレベルのときのデータ信号の電圧がデータ(0)を表すとする。
ル201_Nのそれぞれにデータを書き込み、それぞれのメモリセル201に記憶される
データDmの値を設定する。ここでは、各メモリセル201に1ビット毎のデータを書き
込むことにより、メモリセル201_1乃至メモリセル201_NにNビットのデータを
書き込む。なお、このとき1段目のメモリセル201_1への電圧Vaの供給を停止して
もよい。これにより消費電力を低減することができる。例えば、スイッチなどを用いるこ
とにより電圧Vaの供給を制御することができる。
の電圧を基準電圧に設定する。
セル201_NのそれぞれにおけるデータDschを設定する。各メモリセル201のデ
ータDschを1ビット毎のデータに設定することにより、メモリセル201_1乃至メ
モリセル201_Nにおいて、Nビットの検索データを設定することができる。
、比較回路101及び比較回路102の状態が変化する。
態になり、それ以外のときには、比較回路101は非導通状態になる。比較回路101が
導通状態のとき、出力信号線OUT1の電圧値が変化する。また、比較回路101が非導
通状態のとき、出力信号線OUT1の電圧値は変化しない。
態になり、それ以外のときは、比較回路102は導通状態になる。例えば、K段目のメモ
リセル201_Kにおける比較回路102が導通状態のとき、K段目のメモリセル201
_KとK+1段目のメモリセル201_K+1の間が導通状態になり、K段目のメモリセ
ル201_Kにおける比較回路102が非導通状態のとき、K段目のメモリセル201_
KとK+1段目のメモリセル201_K+1の間が非導通状態になる。
なるNビットのデータの値が各メモリセル201において設定されたデータDschから
なるNビットのデータの値より大きいとき、又は小さいときには、出力信号線OUT1の
電圧値が変化し、それ以外のときには、出力信号線OUT1の電圧値は変化しない。
モリセル201において設定されたデータDschからなるNビットのデータの値より小
さいとき、又は大きいときには、隣り合う段のメモリセル201の間が非導通状態になり
、N段のメモリセル201のそれぞれにおいて、各メモリセル201に記憶されたデータ
DmからなるNビットのデータの値が各メモリセル201において設定されたデータDs
chからなるNビットのデータの値が等しいときには、出力信号線OUT2の電圧値が変
化する。
号線OUT2の電圧値がそれぞれ設定されることにより、各メモリセル201に記憶され
たデータDmからなるNビットのデータが判別される。
2の電圧値がデータ(1)又はデータ(0)を表す値であるとき、各メモリセル201に
記憶されたデータDmからなるNビットのデータは、検索データとなるNビットのデータ
より小さいと判定される。
の電圧値がデータ(1)を表す値であるとき、各メモリセル201に記憶されたデータD
mからなるNビットのデータは、検索データとなるNビットのデータと等しいと判定され
る。例えば、N段のメモリセル201のそれぞれにおいて、データDmの値がデータDs
chの値と等しいときに、出力信号線OUT2の電圧値がデータ(1)を表す値となる。
の電圧値がデータ(0)を表す値であるとき、各メモリセル201に記憶されたデータD
mからなるNビットのデータは、検索データとなるNビットのデータより大きいと判定さ
れる。
1及び比較回路102におけるトランジスタの極性を逆にし、電圧Vaの値を変えれば出
力信号線OUT1及び出力信号線OUT2の電圧値と判定結果の大小関係は逆になる。
よって、各メモリセル201に記憶されたデータDmからなるNビットのデータを判別す
ることができる。
メモリセル201のそれぞれにおけるデータDschの設定動作は、同時に行われてもよ
い。
モリセルを備える記憶装置を構成することにより、複数ビットのデータの判別が可能な記
憶装置を提供することができる。
本実施の形態では、上記実施の形態に示す記憶装置のトランジスタに適用可能な酸化物半
導体層を含むトランジスタの例について説明する。
は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
603_aと、導電層605a_aと、導電層605b_aと、絶縁層606_aと、導
電層608_aと、を含む。
けられ、半導体層603_aに電気的に接続される。
aの上に設けられる。
、導電層608_aを設けない場合には、絶縁層606_aを設けなくてもよい。
603_bと、導電層605a_bと、導電層605b_bと、絶縁層606_bと、導
電層608_bと、を含む。
に設けられる。
電層605a_b及び導電層605b_bに電気的に接続される。また、半導体層603
_bは、絶縁層602_bを介して導電層601_bに重畳する。
bの上に設けられる。
層608_bを設けない場合には、絶縁層606_bを設けなくてもよい。
603_cと、導電層605a_cと、導電層605b_cと、を含む。
c及び領域604b_cは、互いに離間し、それぞれドーパントが添加された領域である
。なお、領域604a_c及び領域604b_cの間の領域がチャネル形成領域になる。
半導体層603_cは、被素子形成層600_cの上に設けられる。なお、必ずしも領域
604a_c及び領域604b_cを設けなくてもよい。
導体層603_cに電気的に接続される。また、導電層605a_c及び導電層605b
_cの側面は、テーパ状である。
定されない。導電層605a_cを領域604a_cの一部に重畳させることにより、導
電層605a_c及び領域604a_cの間の抵抗値を小さくすることができる。また、
導電層605a_cに重畳する半導体層603_cの領域の全てが領域604a_cでも
よい。
定されない。導電層605b_cを領域604b_cの一部に重畳させることにより、導
電層605b_c及び領域604b_cの間の抵抗を小さくすることができる。また、導
電層605b_cに重畳する半導体層603_cの領域の全てが領域604b_cでもよ
い。
cの上に設けられる。
602_cを介して導電層601_cと重畳する半導体層603_cの領域がチャネル形
成領域になる。
導体層603_dと、導電層605a_dと、導電層605b_dと、を含む。
る。また、導電層605a_d及び導電層605b_dの側面は、テーパ状である。
a_d及び領域604b_dは、互いに離間し、それぞれドーパントが添加された領域で
ある。また、領域604a_d及び領域604b_dの間の領域がチャネル形成領域にな
る。半導体層603_dは、例えば導電層605a_d、導電層605b_d、及び被素
子形成層600_dの上に設けられ、導電層605a_d及び導電層605b_dに電気
的に接続される。なお、必ずしも領域604a_d及び領域604b_dを設けなくても
よい。
602_dを介して導電層601_dと重畳する半導体層603_dの領域がチャネル形
成領域になる。
表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形
成層600_a乃至被素子形成層600_dとして用いることもできる。
能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲー
ト配線ともいう。
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカン
ジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。
また、導電層601_a乃至導電層601_dの形成に適用可能な材料の層の積層により
、導電層601_a乃至導電層601_dを構成することもできる。
ての機能を有する。
層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム
層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ラ
ンタン層を用いることができる。また、絶縁層602_a乃至絶縁層602_dに適用可
能な材料の層の積層により絶縁層602_a乃至絶縁層602_dを構成することもでき
る。
3族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層60
3_a乃至半導体層603_dが第13族元素を含む場合に、半導体層603_a乃至半
導体層603_dに接する絶縁層として第13族元素を含む絶縁層を用いることにより、
該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化
アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原
子%)が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(原
子%)がアルミニウムの含有量(原子%)以上の物質のことをいう。例えば、Al2Ox
(x=3+α、αは0より大きく1より小さい値)、Ga2Ox(x=3+α、αは0よ
り大きく1より小さい値)、又はGaxAl2−xO3+α(xは0より大きく2より小
さい値、αは0より大きく1より小さい値)で表記される材料を用いることもできる。
602_a乃至絶縁層602_dを構成することもできる。例えば、複数のGa2Oxで
表記される酸化ガリウムを含む層の積層により絶縁層602_a乃至絶縁層602_dを
構成してもよい。また、Ga2Oxで表記される酸化ガリウムを含む絶縁層及びAl2O
xで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層602_a乃至絶縁層
602_dを構成してもよい。
成される層としての機能を有する。半導体層603_a乃至半導体層603_dに適用可
能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、二元系金属酸
化物、又は単元系金属酸化物などを用いることができる。
が好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトラ
ンジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガ
リウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有
することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好
ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
f−Ga−Zn−O系金属酸化物、In−Al−Ga−Zn−O系金属酸化物、In−S
n−Al−Zn−O系金属酸化物、In−Sn−Hf−Zn−O系金属酸化物、In−H
f−Al−Zn−O系金属酸化物などを用いることができる。
n−O系金属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系金属
酸化物、Al−Ga−Zn−O系金属酸化物、又はSn−Al−Zn−O系金属酸化物、
In−Hf−Zn−O系金属酸化物、In−La−Zn−O系金属酸化物、In−Ce−
Zn−O系金属酸化物、In−Pr−Zn−O系金属酸化物、In−Nd−Zn−O系金
属酸化物、In−Sm−Zn−O系金属酸化物、In−Eu−Zn−O系金属酸化物、I
n−Gd−Zn−O系金属酸化物、In−Tb−Zn−O系金属酸化物、In−Dy−Z
n−O系金属酸化物、In−Ho−Zn−O系金属酸化物、In−Er−Zn−O系金属
酸化物、In−Tm−Zn−O系金属酸化物、In−Yb−Zn−O系金属酸化物、In
−Lu−Zn−O系金属酸化物などを用いることができる。
酸化物、Al−Zn−O系金属酸化物、Zn−Mg−O系金属酸化物、Sn−Mg−O系
金属酸化物、In−Mg−O系金属酸化物、In−Sn−O系金属酸化物、又はIn−G
a−O系金属酸化物などを用いることができる。
Zn−O系金属酸化物などを用いることもできる。また、上記酸化物半導体として適用可
能な金属酸化物は、酸化シリコンを含んでいてもよい。
金属酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaと
Zn以外の金属元素が入っていてもよい。
n=1:2(モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:Zn
O=1:4)、好ましくはIn:Zn=20:1乃至In:Zn=1:1(モル数比に換
算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2)、さらに好ま
しくはIn:Zn=15:1乃至In:Zn=1.5:1(モル数比に換算するとIn2
O3:ZnO=15:2乃至In2O3:ZnO=3:4)の組成比である酸化物ターゲ
ットを用いてIn−Zn−O系金属酸化物の半導体層を形成することができる。例えば、
In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O
=S:U:Rのとき、R>1.5S+Uとする。Inの量を多くすることにより、トラン
ジスタの移動度を向上させることができる。
In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Zn=1
:1:1、又はIn:Sn:Zn=20:45:35などとなる酸化物ターゲットを用い
る。
は整数でない)で表記される材料を用いることもできる。InLO3(ZnO)mのLは
、Ga、Fe、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。また
、酸化物半導体として、In3SnO5(ZnO)n(nは0より大きい数、且つ、nは
整数)で表記される材料を用いることもできる。
:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn−O系
金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Z
n=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/
3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/
8)の原子数比のIn−Sn−Zn−O系金属酸化物やその組成の近傍の酸化物を用いる
とよい。
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度などを適切なものとすることが好ましい。
かしながら、In−Ga−Zn−O系金属酸化物でも、バルク内欠陥密度を低減すること
により移動度を上げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)2+(b―B)2+
(c―C)2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。
他の酸化物でも同様である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。なお、測定面とは、全測定データの示す面
であり、三つのパラメータ(x,y,z)から成り立っており、z=F(x,y)で表さ
れる。なお、xの(及びy)の範囲は0乃至xMAX(及びyMAX)であり、zの範囲
はzMIN乃至zMAXである。
域は、結晶性を有し、非単結晶であって、ab面に垂直な方向から見て、三角形、六角形
、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に垂直な方向から見て金属
原子が層状に配列した相、又はc軸方向に垂直な方向から見て金属原子と酸素原子が層状
に配列した相を有してもよい。上記相を有する材料をCAAC(c axis alig
ned crystalともいう)ともいう。
603_dの厚さを例えば5nm程度にしてもよい。このとき、半導体層603_a乃至
半導体層603_dがCAACの酸化物半導体層であれば、トランジスタにおける短チャ
ネル効果を抑制することができる。
型又はP型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレイ
ンとしての機能を有する。ドーパントとしては、例えば元素周期表における13族の元素
(例えば硼素など)、元素周期表における15族の元素(例えば窒素、リン、及び砒素の
一つ又は複数)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセノンの一つ又は
複数)の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能
を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域
をドレイン領域ともいう。領域604a_c、領域604b_c、領域604a_d、及
び領域604b_dにドーパントを添加することにより導電層との接続抵抗を小さくする
ことができるため、トランジスタを微細化することができる。
b_dのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、
トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、ト
ランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう
。
b_dとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、
モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とす
る合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを
含む合金材料の層により、導電層605a_a乃至導電層605a_d、及び導電層60
5b_a乃至導電層605b_dを構成することができる。また、導電層605a_a乃
至導電層605a_d、及び導電層605b_a乃至導電層605b_dに適用可能な材
料の層の積層により、導電層605a_a乃至導電層605a_d、及び導電層605b
_a乃至導電層605b_dを構成することもできる。例えば、銅、マグネシウム、及び
アルミニウムを含む合金材料の層と銅を含む層の積層により、導電層605a_a乃至導
電層605a_d、及び導電層605b_a乃至導電層605b_dを構成することがで
きる。
605b_dとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金
属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化ス
ズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層605a_a乃至
導電層605a_d、及び導電層605b_a乃至導電層605b_dに適用可能な導電
性の金属酸化物は、酸化シリコンを含んでいてもよい。
dに適用可能な材料の層を用いることができる。また、絶縁層606_a及び絶縁層60
6_bに適用可能な材料の積層により、絶縁層606_a及び絶縁層606_bを構成し
てもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層606_a及
び絶縁層606_bを構成してもよい。例えば、酸化アルミニウム層を用いることにより
、半導体層603_a及び半導体層603_bへの不純物の侵入抑制効果をより高めるこ
とができ、また、半導体層603_a及び半導体層603_b中の酸素の脱離抑制効果を
高めることができる。
能を有する。なお、トランジスタが導電層601_a及び導電層608_aの両方、又は
導電層601_b及び導電層608_bの両方を含む構造である場合、導電層601_a
及び導電層608_aの一方、又は導電層601_b及び導電層608_bの一方を、バ
ックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を
有する導電層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電
圧を制御しやすくすることができる。
01_dに適用可能な材料の層を用いることができる。また、導電層608_a及び導電
層608_bに適用可能な材料の層の積層により導電層608_a及び導電層608_b
を構成してもよい。
体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソ
ース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である
場合、絶縁層は、トランジスタのチャネル形成層を保護する層(チャネル保護層ともいう
)としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば
絶縁層602_a乃至絶縁層602_dに適用可能な材料の層を用いることができる。ま
た、絶縁層602_a乃至絶縁層602_dに適用可能な材料の積層によりチャネル保護
層としての機能を有する絶縁層を構成してもよい。
地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層6
02_a乃至絶縁層602_dに適用可能な材料の層を用いることができる。また、絶縁
層602_a乃至絶縁層602_dに適用可能な材料の積層により下地層を構成してもよ
い。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成すること
により、下地層に含まれる酸素が半導体層603_a乃至半導体層603_dを介して脱
離するのを抑制することができる。
ンジスタの作製方法例について、図6を用いて説明する。図6は、図5(A)に示すトラ
ンジスタの作製方法例を説明するための断面模式図である。
_aの上に第1の導電膜を形成し、第1の導電膜の一部をエッチングすることにより導電
層601_aを形成する。
とにより第1の導電膜を形成することができる。また、第1の導電膜に適用可能な材料の
膜を積層させ、第1の導電膜を形成することもできる。
が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減する
ことができる。
おいて予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分な
どの不純物を脱離することができる。
又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧
を印加し、プラズマを形成して被形成面を改質する処理(逆スパッタともいう)を行って
もよい。逆スパッタを行うことにより、被形成面に付着している粉状物質(パーティクル
、ごみともいう)を除去することができる。
膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては
、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用い
ることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の
残留水分を除去することもできる。上記真空ポンプを用いることにより、不純物を含む排
気の逆流を低減することができる。
作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソ
グラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜
をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後
にレジストマスクを除去する。
用いることにより、フォトマスクが不要になるため、製造コストを低減することができる
。また、透過率の異なる複数の領域を有する露光マスク(多階調マスクともいう)を用い
てレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領
域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジス
トマスクの数を低減することができる。
より絶縁層602_aを形成する。
な材料の膜を形成することにより第1の絶縁膜を形成することができる。また、絶縁層6
02_aに適用可能な材料の膜を積層させることにより第1の絶縁膜を形成することもで
きる。また、高密度プラズマCVD法(例えばμ波(例えば、周波数2.45GHzのμ
波)を用いた高密度プラズマCVD法)を用いて絶縁層602_aに適用可能な材料の膜
を形成することにより、絶縁層602_aを緻密にすることができ、絶縁層602_aの
絶縁耐圧を向上させることができる。
後酸化物半導体膜の一部をエッチングすることにより半導体層603_aを形成する。
膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下
、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。
また、半導体層603_aとしてCAACである酸化物半導体層を形成する場合、スパッ
タリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を100℃以上50
0℃以下、好ましくは200℃以上350℃以下にして酸化物半導体膜を形成する。この
とき、スパッタリング装置内の水素又は水などの不純物の濃度が極めて低いことが好まし
い。例えば、酸化物半導体膜の形成前に熱処理を行うことにより、スパッタリング装置内
の水素又は水などの不純物の濃度を低くすることができる。また、このとき、絶縁層60
2_aは平坦であることが好ましい。例えば、絶縁層602_aの平均面粗さは、0.5
nm未満、さらには0.1nm以下であることが好ましい。
[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成すること
ができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]
の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層603_aを形成する。こ
のとき、希ガスと酸素の混合雰囲気下で半導体層603_aを形成する場合には、希ガス
の量に対して酸素の量が多い方が好ましい。
導電膜を形成し、第2の導電膜の一部をエッチングすることにより導電層605a_a及
び導電層605b_aを形成する。
用可能な材料の膜を形成することにより第2の導電膜を形成することができる。また、導
電層605a_a及び導電層605b_aに適用可能な材料の膜を積層させることにより
第2の導電膜を形成することもできる。
形成する。
合雰囲気下で、スパッタリング法を用いて絶縁層606_aに適用可能な膜を形成するこ
とにより、絶縁層606_aを形成することができる。スパッタリング法を用いて絶縁層
606_aを形成することにより、トランジスタのバックチャネルとしての機能を有する
半導体層603_aの部分における抵抗の低下を抑制することができる。また、絶縁層6
06_aを形成する際の基板温度は、室温以上300℃以下であることが好ましい。
ズマ処理を行い、露出している半導体層603_aの表面に付着した吸着水などを除去し
てもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層606_
aを形成することが好ましい。
0℃以下、又は600℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物
半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第2の導電膜を形成
した後、第2の導電膜の一部をエッチングした後、又は絶縁層606_aを形成した後に
上記加熱処理を行う。
からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGR
TA(Gas Rapid Thermal Annealing)装置又はLRTA(
Lamp Rapid Thermal Annealing)装置などのRTA(Ra
pid Thermal Annealing)装置を用いることができる。LRTA装
置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボン
アークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光(
電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温の
ガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱
処理によって被処理物と反応しない不活性気体(例えば窒素)を用いることができる。
する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又
は超乾燥エア(露点が−40℃以下、好ましくは−60℃以下の雰囲気)を導入してもよ
い。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。ま
た、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7
N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは
0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体
層603_aに酸素が供給され、半導体層603_a中の酸素欠乏に起因する欠陥を低減
することができる。なお、上記高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア
の導入は、上記加熱処理時に行ってもよい。
なる導電層形成後、ソース電極又はドレイン電極となる導電層の上の絶縁層形成後、又は
加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば2.45G
Hzの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を
用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製
されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピ
ング処理を行い、絶縁層602_a及び絶縁層606_aの一方又は両方を、化学量論的
組成比より酸素が多い状態にする。
aに供給されやすくなる。よって、半導体層603_a中、又は絶縁層602_a及び絶
縁層606_aの一方又は両方と、半導体層603_aとの界面における酸素欠陥を低減
することができるため、半導体層603_aのキャリア濃度をより低減することができる
。また、これに限定されず、製造過程により半導体層603_aに含まれる酸素を過剰に
した場合であっても、半導体層603_aに接する上記絶縁層により、半導体層603_
aからの酸素の脱離を抑制することができる。
含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をGa2Ox
にすることができる。
を含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をAl
2Oxにすることができる。
ミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を
供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をGaxAl2
−xO3+αとすることができる。
合物ともいう)などの不純物を排除し、且つ半導体層603_aに酸素を供給することに
より、酸化物半導体層を高純度化させることができる。
、又は酸素ガス雰囲気下で加熱処理(好ましくは200℃以上600℃以下、例えば25
0℃以上350℃以下)を行ってもよい。
の導電膜の一部をエッチングすることにより導電層608_aを形成する。
とにより第3の導電膜を形成することができる。また、第3の導電膜に適用可能な材料の
膜を積層させ、第3の導電膜を形成することもできる。
ば図5(B)乃至図5(D)に示す各構成要素において、名称が図5(A)に示す各構成
要素と同じであり且つ機能の少なくとも一部が図5(A)に示す各構成要素と同じであれ
ば、図5(A)に示すトランジスタの作製方法例の説明を適宜援用することができる。
、又は領域604b_c乃至領域604b_dを形成する場合には、ゲートとしての機能
を有する導電層が形成される側からゲート絶縁層としての機能を有する絶縁層を介して半
導体層にドーパントを添加することにより、自己整合で領域604a_c及び領域604
a_d、及び領域604b_c及び領域604b_dを形成する。
できる。
ートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲー
ト絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳
し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソー
ス及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続さ
れ、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
にI型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸
化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/c
m3未満、さらに好ましくは1×1011/cm3未満にすることができる。また、上記
構造にすることにより、チャネル幅1μmあたりのオフ電流を10aA(1×10−17
A)以下にすること、さらにはチャネル幅1μmあたりのオフ電流を1aA(1×10−
18A)以下、さらにはチャネル幅1μmあたりのオフ電流を10zA(1×10−20
A)以下、さらにはチャネル幅1μmあたりのオフ電流を1zA(1×10−21A)以
下、さらにはチャネル幅1μmあたりのオフ電流を100yA(1×10−22A)以下
にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形
態におけるトランジスタのオフ電流の下限値は、約10−30A/μmであると見積もら
れる。
憶装置における制御トランジスタに用いることにより、メモリセルにおけるデータの保持
期間を長くすることができる。
本実施の形態では、上記実施の形態における記憶装置の構造例について説明する。
半導体(シリコンなど)を含有する半導体層を含むトランジスタと、チャネルが形成され
る酸化物半導体層を含むトランジスタを用いて構成される。このとき、チャネルが形成さ
れる酸化物半導体層を含むトランジスタは、元素周期表における第14族の半導体(シリ
コンなど)を含有する半導体層を含むトランジスタの上に積層させることができる。元素
周期表における第14族の半導体(シリコンなど)を含有する半導体層を含むトランジス
タは、例えば図1における比較回路101及び比較回路102におけるトランジスタに適
用される。
ジスタの上にチャネルが形成される酸化物半導体層を含むトランジスタを積層する例につ
いて、図7に示す。なお、図7では、実際の寸法と異なる構成要素を含む。
、導電層785bと、絶縁層786aと、絶縁層786bと、絶縁層786cと、絶縁層
786dと、絶縁層788と、半導体層753と、導電層754aと、導電層754bと
、絶縁層755と、導電層756と、絶縁層757aと、絶縁層757bと、絶縁層75
8と、絶縁層759と、導電層760aと、導電層760bと、により元素周期表におけ
る第14族の半導体(シリコンなど)を含有する半導体層を含むPチャネル型トランジス
タ(例えば図2(A)に示すトランジスタ112に相当)及びNチャネル型トランジスタ
(例えば図2(A)に示すトランジスタ111に相当)とチャネルが形成される酸化物半
導体層を含むトランジスタ(例えば図2(A)に示すトランジスタ131に相当)が構成
される。
2dを有する。また、半導体層780は、絶縁領域781a乃至絶縁領域781cにより
、各トランジスタが電気的に分離されている。
に設けられた半導体層を半導体層780として用いることもできる。
い。
ーパントが添加された領域である。領域782a及び領域782bは、上記Pチャネル型
トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域782
a及び領域782bのそれぞれは、別途設けられた導電層に電気的に接続されてもよい。
ーパントが添加された領域である。領域782c及び領域782dは、上記Nチャネル型
トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域782
c及び領域782dのそれぞれは、別途設けられた導電層(例えばデータ線としての機能
を有する導電層)に電気的に接続されてもよい。
度領域の深さは、それ以外の領域782a乃至領域782dの領域の深さより小さくても
よいが、これに限定されない。
領域の上に設けられる。絶縁層784aは、上記Pチャネル型トランジスタのゲート絶縁
層としての機能を有する。
領域の上に設けられる。絶縁層784bは、上記Nチャネル型トランジスタのゲート絶縁
層としての機能を有する。
窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アル
ミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料(例えばポリイミド又
はアクリルなど)などの材料の層を用いることができる。また、絶縁層784a及び絶縁
層784bに適用可能な材料の積層により絶縁層784a及び絶縁層784bを構成して
もよい。
に重畳する半導体層780の領域が上記Pチャネル型トランジスタのチャネル形成領域に
なる。導電層785aは、上記Pチャネル型トランジスタのゲートとしての機能を有する
。
に重畳する半導体層780の領域が上記Nチャネル型トランジスタのチャネル形成領域に
なる。導電層785bは、上記Nチャネル型トランジスタのゲートとしての機能を有する
。
、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウ
ムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また
、導電層785a及び導電層785bに適用可能な材料の積層により、導電層785a及
び導電層785bを構成することもできる。
向する一対の側面の一方に接する。
向する上記一対の側面の他方に接する。
向する一対の側面の一方に接する。
向する上記一対の側面の他方に接する。
dの上に設けられる。
縁層784bに適用可能な材料のうち、絶縁層784a及び絶縁層784bに適用した材
料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層786a乃至
絶縁層786d、及び絶縁層788に適用可能な材料の積層により、絶縁層786a乃至
絶縁層786d、及び絶縁層788を構成することもできる。
び領域752bを含む。領域752a及び領域752bはドーパントが添加された領域で
あり、ソース領域又はドレイン領域としての機能を有する。ドーパントとしては、上記実
施の形態における酸化物半導体層を含むトランジスタに適用可能なドーパントを適宜用い
ることができる。
の層を用いることができる。
を用いることができる。また、絶縁層755に適用可能な材料の積層により絶縁層755
を構成してもよい。
ランジスタのゲートとしての機能を有する。
を用いることができる。また、導電層756に適用可能な材料の積層により導電層756
を構成してもよい。
設けられる。
は、導電層785aに電気的に接続される。導電層754aは、上記酸化物半導体層を含
むトランジスタのソース又はドレインとしての機能を有する。
は、導電層785bに電気的に接続される。導電層754bは、上記酸化物半導体層を含
むトランジスタのソース又はドレインとしての機能を有する。
a及び導電層605b_aに適用可能な材料の層を用いることができる。また、導電層7
54a及び導電層754bに適用可能な材料の積層により導電層754a及び導電層75
4bを構成してもよい。
び導電層754bの上に設けられる。
を用いることができる。また、絶縁層758に適用可能な材料の積層により絶縁層758
を構成してもよい。絶縁層758は、不純物の侵入を抑制する保護層としての機能を有す
る。
を用いることができる。また、絶縁層759に適用可能な材料の積層により絶縁層759
を構成してもよい。
54aに電気的に接続される。導電層760aは、酸化物半導体層を含むトランジスタの
ソース又はドレインとしての機能を有する。
54bに電気的に接続される。導電層760bは、酸化物半導体層を含むトランジスタの
ソース又はドレインとしての機能を有する。
a及び導電層605b_aに適用可能な材料の層を用いることができる。また、導電層7
60a及び導電層760bに適用可能な材料の積層により導電層760a及び導電層76
0bを構成してもよい。
の半導体層を用いたトランジスタを積層させて記憶装置を構成することにより、回路面積
を小さくすることができる。
本実施の形態では、CPUなどの演算処理装置の例について説明する。
(CTLともいう)802と、キャッシュメモリ(CACHともいう)803と、M個(
Mは3以上の自然数)のレジスタ(Regiともいう)804(レジスタ804_1乃至
レジスタ804_M)と、命令デコーダ(IDecoderともいう)805と、演算論
理ユニット(ALUともいう)806と、を具備する。
との信号のやりとりなどを行う機能を有する。
時のデータを一時的に保持する機能を有する。なお、例えば、1次キャッシュ及び2次キ
ャッシュとして、演算処理装置にキャッシュメモリ803を複数設けてもよい。例えば、
上記実施の形態における記憶装置を連想メモリとしてキャッシュメモリ803に用いるこ
とができる。
を記憶する機能を有する。例えばあるレジスタ804を演算論理ユニット806用のレジ
スタとし、別のレジスタ804を命令デコーダ805用のレジスタとしてもよい。
号は、制御装置802に入力され、制御装置802は命令信号に応じた制御信号を演算論
理ユニット806に出力する。
て演算処理を行う機能を有する。
リの面積を小さくすることにより演算処理装置の面積を小さくすることができる。
態の記憶装置を用いることにより、検索データに応じてキャッシュメモリに記憶されたデ
ータを出力するか否かを選択する機能を該キャッシュメモリに付加させることができる。
も、キャッシュメモリにおいて、電源電圧の供給を停止する直前の内部データの一部を保
持することができ、電源電圧の供給を再開したときに演算処理装置の状態を電源電圧の供
給を停止する直前の状態に戻すことができる。よって、電源電圧の供給を選択的に停止し
て消費電力を低減させた場合であっても、電源電圧の供給を再開してから通常動作を開始
するまでの時間を短くすることができる。
本実施の形態では、c軸配向し、かつab面、表面又は界面の方向から見て三角形状又は
六角形状の原子配列を有し、c軸においては金属原子が層状又は金属原子と酸素原子とが
層状に配列しており、ab面においてはa軸又はb軸の向きが異なる(c軸を中心に回転
した)相を含む酸化物(CAACを含む酸化物)について説明する。
て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつc軸方向に垂直な方
向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物
をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面、
CAACの表面などに垂直な方向)に揃っていてもよい。又は、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CAA
Cの表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると
金属原子又は金属原子及び酸素原子(又は窒素原子)の層状配列が認められる結晶を挙げ
ることもできる。
なお、特に断りがない限り、図10乃至図12は上方向をc軸方向とし、c軸方向と直交
する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の
上半分、下半分をいう。また、図10において、丸で囲まれたOは4配位のOを示し、二
重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図10(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図10(A)の上半分及び下半分にはそれぞれ3
個ずつ4配位のOがある。図10(A)に示す小グループは電荷が0である。
配位のO)と、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれ
もab面に存在する。図10(B)の上半分及び下半分にはそれぞれ1個ずつ4配位のO
がある。また、Inも5配位をとるため、図10(B)に示す構造をとりうる。図10(
B)に示す小グループは電荷が0である。
造を示す。図10(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。また、図10(C)の上半分に3個の4配位のOがあり、下半分に1個の4
配位のOがあってもよい。図10(C)に示す小グループは電荷が0である。
造を示す。図10(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図10(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図10(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3
個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは
下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。
4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは
上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のO
の数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4
配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、
下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従っ
て、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のO
の数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができ
る。例えば、6配位の金属原子(In又はSn)が下半分の4配位のOを介して結合する
場合、4配位のOが3個であるため、5配位の金属原子(Ga又はIn)又は4配位の金
属原子(Zn)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図11(B)に、3つの中グループで構成される大グループを示す。なお、図11(
C)は、図11(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の
3として示している。同様に、図11(A)において、Inの上半分及び下半分にはそれ
ぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図11(A
)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZ
nと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを
示している。
ら順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半
分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと
結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び
下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個から
なる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位の
Oが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループが
複数結合して大グループを構成する。
7、−0.5と考えることができる。例えば、In(6配位又は5配位)、Zn(4配位
)、Sn(5配位又は6配位)の電荷は、それぞれ+3、+2、+4である。従って、S
nを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するために
は、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図10(E
)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グル
ープが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため
、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0又は自然数。)と
する組成式で表すことができる。
物や、三元系金属の酸化物であるIn−Ga−Zn−O系金属酸化物(IGZOとも表記
する。)、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系金属酸化物、A
l−Ga−Zn−O系金属酸化物、Sn−Al−Zn−O系金属酸化物や、In−Hf−
Zn−O系金属酸化物、In−La−Zn−O系金属酸化物、In−Ce−Zn−O系金
属酸化物、In−Pr−Zn−O系金属酸化物、In−Nd−Zn−O系金属酸化物、I
n−Sm−Zn−O系金属酸化物、In−Eu−Zn−O系金属酸化物、In−Gd−Z
n−O系金属酸化物、In−Tb−Zn−O系金属酸化物、In−Dy−Zn−O系金属
酸化物、In−Ho−Zn−O系金属酸化物、In−Er−Zn−O系金属酸化物、In
−Tm−Zn−O系金属酸化物、In−Yb−Zn−O系金属酸化物、In−Lu−Zn
−O系金属酸化物や、二元系金属の酸化物であるIn−Zn−O系金属酸化物、Sn−Z
n−O系金属酸化物、Al−Zn−O系金属酸化物、Zn−Mg−O系金属酸化物、Sn
−Mg−O系金属酸化物、In−Mg−O系金属酸化物や、In−Ga−O系金属酸化物
、一元系金属の酸化物であるIn−O系金属酸化物、Sn−O系金属酸化物、Zn−O系
金属酸化物などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分に
あるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ず
つ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して
、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中
グループが複数結合して大グループを構成する。
、図12(B)の層構造をc軸方向から観察した場合の原子配列を示している。
れ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループは、電
荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の
電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
テンシャル障壁(粒界など)が存在すると仮定すると、以下の式で表現できる。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、以下の式で表される。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Idは、以下の式となる。
また、Vdはドレイン電圧である。上式の両辺をVgで割り、さらに両辺の対数を取ると
、以下のようになる。
横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタ
のId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(I
n)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは
欠陥密度Nは1×1012/cm2程度である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm2/V
s程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導
体の移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面
からxだけ離れた場所における移動度μ1は、以下の式で表される。
求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10n
m(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と
数6の第2項が増加するため、移動度μ1は低下することがわかる。
μ2を計算した結果を図13に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、
15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率
は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.
1Vである。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(At
omic Layer Flatness)が望ましい。
性を計算した結果を図14乃至図16に示す。なお、計算に用いたトランジスタの断面構
造を図17に示す。図17に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域2103a及び半導体領域2103cを有する。半導体領域2103a及び半
導体領域2103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物2102の上に形成
される。トランジスタは半導体領域2103a、半導体領域2103cと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域2103bと、ゲート2105を有する。
ゲート2105の幅を33nmとする。
ゲート2105の両側面には側壁絶縁物2106a及び側壁絶縁物2106b、ゲート2
105の上部には、ゲート2105と他の配線との短絡を防止するための絶縁物2107
を有する。側壁絶縁物の幅は5nmとする。また、半導体領域2103a及び半導体領域
2103cに接して、ソース2108a及びドレイン2108bを有する。なお、このト
ランジスタにおけるチャネル幅を40nmとする。
埋め込み絶縁物2102の上に形成され、半導体領域2103a、半導体領域2103c
と、それらに挟まれた真性の半導体領域2103bと、幅33nmのゲート2105とゲ
ート絶縁層2104と側壁絶縁物2106a及び側壁絶縁物2106bと絶縁物2107
とソース2108a及びドレイン2108bを有する点で図17(A)に示すトランジス
タと同じである。
縁物2106a及び側壁絶縁物2106bの下の半導体領域の導電型である。図17(A
)に示すトランジスタでは、側壁絶縁物2106a及び側壁絶縁物2106bの下の半導
体領域はn+の導電型を呈する半導体領域2103a及び半導体領域2103cであるが
、図17(B)に示すトランジスタでは、真性の半導体領域2103bである。すなわち
、半導体領域2103a(半導体領域2103c)とゲート2105がLoffだけ重な
らない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセッ
ト長という。図から明らかなように、オフセット長は、側壁絶縁物2106a(側壁絶縁
物2106b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図14は、
図17(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び移動度(
μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電流
Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイン
電圧を+0.1Vとして計算したものである。
mとしたものであり、図14(C)は5nmとしたものである。ゲート絶縁層が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流は10μAを超えることが示された。
mとしたもののドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧Vg依存性
を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+
0.1Vとして計算したものである。図15(A)はゲート絶縁層の厚さを15nmとし
たものであり、図15(B)は10nmとしたものであり、図15(C)は5nmとした
ものである。
を15nmとしたもののドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧依
存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧
を+0.1Vとして計算したものである。図16(A)はゲート絶縁層の厚さを15nm
としたものであり、図16(B)は10nmとしたものであり、図16(C)は5nmと
したものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図16では40cm2/Vsと、オフセット長Loffが増加するほ
ど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Lo
ffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された
。
本実施の形態では、酸化物半導体としてIn、Sn、Znを主成分とする酸化物半導体を
用いたトランジスタについて説明する。
、該酸化物半導体を形成する際に基板を加熱して成膜すること、あるいは酸化物半導体膜
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で5atomic%以上含まれる元素をいう。
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
m、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を
用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、S
n、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図18(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2
cm2/Vsecが得られている。
理をすることによって、さらに高めることができる。図18(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/V
secが得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図18(A)と図18(B
)の対比からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn
=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜しあるいは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
を行った試料2のトランジスタに対してBT試験を行った。
行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁層に
印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間
保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを10Vとし、ト
ランジスタのVg−Id測定を行った。これをプラスBT試験と呼ぶ。
の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート
絶縁層に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し、そ
のまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを1
0Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼ぶ。
)に示す。また、試料2のプラスBT試験の結果を図20(A)に、マイナスBT試験の
結果を図20(B)に示す。
.80V及び−0.42Vであった。また、試料2のプラスBT試験及びマイナスBT試
験によるしきい値電圧の変動は、それぞれ0.79V及び0.76Vであった。試料1及
び試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高い
ことがわかる。
で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水
素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることが
できる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に
注入する方法を適用しても良い。
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3
以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる
。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。
の作製方法を説明する。
。
DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38degに
結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、あるいは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅1μmあたりの電流値を示す。
す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
0−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm
)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にする
ことができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μ
m)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温に
おいて0.1zA/μm(1×10−22A/μm)以下にすることができる。これらの
オフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであ
ることは明らかである。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40℃
、−25℃、25℃、75℃、125℃及び150℃で行った。ここで、トランジスタに
おいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対す
る一対の電極のはみ出しをdWと呼ぶ。
(A)に基板温度としきい値電圧の関係を、図22(B)に基板温度と電界効果移動度の
関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2
/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、
L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vの
とき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。
説明する。
面図及び断面図である。図25(A)にトランジスタの上面図を示す。また、図25(B
)に図25(A)の一点鎖線A−Bに対応する断面A−Bを示す。
絶縁層1202と、下地絶縁層1202の周辺に設けられた保護絶縁膜1204と、下地
絶縁層1202及び保護絶縁膜1204上に設けられた高抵抗領域1206a及び低抵抗
領域1206bを有する酸化物半導体膜1206と、酸化物半導体膜1206上に設けら
れたゲート絶縁層1208と、ゲート絶縁層1208を介して酸化物半導体膜1206と
重畳して設けられたゲート電極1210と、ゲート電極1210の側面と接して設けられ
た側壁絶縁膜1212と、少なくとも低抵抗領域1206bと接して設けられた一対の電
極1214と、少なくとも酸化物半導体膜1206、ゲート電極1210及び一対の電極
1214を覆って設けられた層間絶縁膜1216と、層間絶縁膜1216に設けられた開
口部を介して少なくとも一対の電極1214の一方と接続して設けられた配線1218と
、を有する。
有していても構わない。該保護膜を設けることで、層間絶縁膜1216の表面伝導に起因
して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減するこ
とができる。
他の一例について示す。
スタの上面図である。また、図26(B)は図26(A)の一点鎖線A−Bに対応する断
面図である。
絶縁層1602と、下地絶縁層1602上に設けられた酸化物半導体膜1606と、酸化
物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606及び一対の
電極1614上に設けられたゲート絶縁層1608と、ゲート絶縁層1608を介して酸
化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁層160
8及びゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜161
6に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間絶縁
膜1616及び配線1618を覆って設けられた保護膜1620と、を有する。
化物半導体膜1606としてはIn−Sn−Zn−O膜を、一対の電極1614としては
タングステン膜を、ゲート絶縁層1608としては酸化シリコン膜を、ゲート電極161
0としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616として
は酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、
アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポ
リイミド膜を、それぞれ用いた。
極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一
対の電極1614のはみ出しをdWと呼ぶ。
本実施の形態では、上記実施の形態における演算処理装置を備えた電子機器の例について
説明する。
明する。
端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具備す
る。
A)に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい
。
部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、外部機器との
信号の送受信を行うアンテナと、を備える。
、及び遊技機の一つ又は複数としての機能を有する。
す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部1002b
と、筐体1004と、筐体1004に設けられた表示部1005と、筐体1001b及び
筐体1004を接続する軸部1006と、を具備する。
体1004を動かすことにより、筐体1001bを筐体1004に重畳させることができ
る。
続させるための接続端子、図9(B)に示す携帯型情報端末を操作するためのボタンのう
ち、一つ又は複数を設けてもよい。
示させてもよい。なお、表示部1005を必ずしも設けなくてもよく、表示部1005の
代わりに、入力装置であるキーボードを設けてもよい。
、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェース
と、を備える。なお、図9(B)に示す携帯型情報端末に、外部との信号の送受信を行う
アンテナを設けてもよい。
、及び遊技機の一つ又は複数としての機能を有する。
端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具備す
る。
る。
と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備え
る。なお、図9(C)に示す設置型情報端末に、外部との信号の送受信を行うアンテナを
設けてもよい。
などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
めの情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能を
有する。
001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、筐体
1001dを支持する支持台を設けてもよい。
D)に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい
。
と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備え
てもよい。なお、図9(D)に示す設置型情報端末に、外部との信号の送受信を行うアン
テナを設けてもよい。
ビジョン装置としての機能を有する。
して用いられる。
記実施の形態における演算処理装置を具備する構成である。
間保持することができるため、電源を供給してから通常動作を開始するまでの時間が速く
なり、また、消費電力を低減することができる。
102 比較回路
111 トランジスタ
112 トランジスタ
121 トランジスタ
122 トランジスタ
131 トランジスタ
201 メモリセル
202 トランジスタ
203 トランジスタ
204 バッファ
205 バッファ
600 被素子形成層
601 導電層
602 絶縁層
603 半導体層
604a 領域
604b 領域
605a 導電層
605b 導電層
606 絶縁層
608 導電層
751 導電層
752 絶縁層
752a 領域
752b 領域
753 半導体層
754a 導電層
754b 導電層
755 絶縁層
756 導電層
757a 絶縁層
757b 絶縁層
758 絶縁層
759 絶縁層
760a 導電層
760b 導電層
761a 絶縁層
761b 絶縁層
780 半導体層
781a 絶縁領域
781b 絶縁領域
781c 絶縁領域
782a 領域
782b 領域
782c 領域
782d 領域
783a 領域
783b 領域
784a 絶縁層
784b 絶縁層
785a 導電層
785b 導電層
786a 絶縁層
786b 絶縁層
786c 絶縁層
786d 絶縁層
788 絶縁層
801 バスインターフェース
802 制御装置
803 キャッシュメモリ
804 レジスタ
805 命令デコーダ
806 演算論理ユニット
1001a 筐体
1001b 筐体
1001c 筐体
1001d 筐体
1002a 表示部
1002b 表示部
1002c 表示部
1002d 表示部
1003a 側面
1003b 側面
1003c 側面
1003d 側面
1004 筐体
1005 表示部
1006 軸部
1007 側面
1008 甲板部
1200 基板
1202 下地絶縁層
1204 保護絶縁膜
1206 酸化物半導体膜
1206a 高抵抗領域
1206b 低抵抗領域
1208 ゲート絶縁層
1210 ゲート電極
1212 側壁絶縁膜
1214 電極
1216 層間絶縁膜
1218 配線
1600 基板
1602 下地絶縁層
1606 酸化物半導体膜
1608 ゲート絶縁層
1610 ゲート電極
1614 電極
1616 層間絶縁膜
1618 配線
1620 保護膜
2101 下地絶縁層
2102 絶縁物
2103a 半導体領域
2103b 半導体領域
2103c 半導体領域
2104 ゲート絶縁層
2105 ゲート
2106a 側壁絶縁物
2106b 側壁絶縁物
2107 絶縁物
2108a ソース
2108b ドレイン
Claims (1)
- 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、酸化物半導体層を有し、
前記第1のトランジスタのソース電極は、前記酸化物半導体層の上方の領域を有し、
前記第1のトランジスタのドレイン電極は、前記酸化物半導体層の上方の領域を有し、
前記第2のトランジスタのゲート電極は、前記第1のトランジスタのソース電極またはドレイン電極の一方と電気的に接続されており、
前記第2のトランジスタのゲート電極は、前記第1のトランジスタのソース電極またはドレイン電極の一方の下方の領域を有し、
前記酸化物半導体層は、第1の領域と、第2の領域と、を有し、
前記第1の領域は、前記第1のトランジスタのゲート電極と重なっており、
前記第2の領域は、前記第1のトランジスタのソース電極またはドレイン電極の一方と重なっており、
前記第2の領域は、前記第1の領域よりも抵抗率が低い半導体装置。
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