JP2017216305A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP2017216305A
JP2017216305A JP2016107937A JP2016107937A JP2017216305A JP 2017216305 A JP2017216305 A JP 2017216305A JP 2016107937 A JP2016107937 A JP 2016107937A JP 2016107937 A JP2016107937 A JP 2016107937A JP 2017216305 A JP2017216305 A JP 2017216305A
Authority
JP
Japan
Prior art keywords
silicon oxide
semiconductor device
oxide layer
carbon
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016107937A
Other languages
English (en)
Other versions
JP6667809B2 (ja
Inventor
清水　達雄
Tatsuo Shimizu
達雄 清水
大野　隆央
Takahisa Ono
隆央 大野
智昭 金子
Tomoaki Kaneko
智昭 金子
山崎　隆浩
Takahiro Yamazaki
隆浩 山崎
暢夫 田島
Nobuo Tajima
暢夫 田島
純 奈良
Jun Nara
純 奈良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
National Institute for Materials Science
Original Assignee
Toshiba Corp
National Institute for Materials Science
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, National Institute for Materials Science filed Critical Toshiba Corp
Priority to JP2016107937A priority Critical patent/JP6667809B2/ja
Priority to US15/586,755 priority patent/US10186596B2/en
Publication of JP2017216305A publication Critical patent/JP2017216305A/ja
Application granted granted Critical
Publication of JP6667809B2 publication Critical patent/JP6667809B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Civil Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Structural Engineering (AREA)

Abstract

【課題】キャリアの移動度の向上が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、炭化珪素層と、ゲート電極と、炭化珪素層とゲート電極との間に位置し、層中の炭素間の一重結合が、層中の炭素間の二重結合よりも多い酸化シリコン層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、炭化珪素を用いてＭＯＳＦＥＴ（Ｍｅａｔｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する場合、キャリアの移動度が劣化するという問題がある。
特開２０１５−６１０６９号公報
本発明が解決しようとする課題は、キャリアの移動度の向上が可能な半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機を提供することにある。
実施形態の半導体装置は、炭化珪素層と、ゲート電極と、前記炭化珪素層と前記ゲート電極との間に位置し、層中の炭素間の一重結合が、層中の炭素間の二重結合よりも多い酸化シリコン層と、を備える。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の酸化シリコン層の説明図。 第１の実施形態の半導体装置の製造方法の工程フロー図。 第１の実施形態の製造方法で用いられる半導体製造装置の模式断面図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の駆動装置の模式図。 第３の実施形態の車両の模式図。 第４の実施形態の車両の模式図。 第５の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、炭化珪素層と、ゲート電極と、炭化珪素層とゲート電極との間に位置し、層中の炭素間の一重結合が、層中の炭素間の二重結合よりも多い酸化シリコン層と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴを示す模式断面図である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
このＭＯＳＦＥＴ１００は、炭化珪素基板１２、ドリフト層１４、ｐウェル領域（炭化珪素層）１６、ソース領域１８、ｐウェルコンタクト領域２０、酸化シリコン層２８、ゲート電極３０、層間絶縁膜３２、ソース電極３４、及び、ドレイン電極３６を備える。
炭化珪素基板１２は、例えば、ｎ＋型の４Ｈ−ＳｉＣの基板である。炭化珪素基板１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。炭化珪素基板１２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
炭化珪素基板１２の表面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。（０００１）面は、シリコン面と称される。炭化珪素基板１２の裏面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００−１）面は、カーボン面と称される。
ドリフト層１４は、炭化珪素基板１２の表面上に設けられる。ドリフト層１４は、ｎ−型の炭化珪素層である。ドリフト層１４は、例えば、窒素をｎ型不純物として含む。
ドリフト層１４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト層１４は、例えば、炭化珪素基板１２上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト層１４の表面も、シリコン面に対し０度以上８度以下傾斜した面である。ドリフト層１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域１６は、ドリフト層１４の一部表面に設けられる。ｐウェル領域１６は、ｐ型の炭化珪素領域である。ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐウェル領域１６の表面も、シリコン面に対し０度以上８度以下傾斜した面である。
ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ＋型の炭化珪素層である。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。
ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ウェルコンタクト領域２０は、ｐ＋型の炭化珪素領域である。
ウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ウェルコンタクト領域２０のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
酸化シリコン層２８は、ｐウェル領域１６とゲート電極３０との間に位置する。酸化シリコン層２８は、ドリフト層１４及びｐウェル領域１６の表面に、連続的に形成される。
酸化シリコン層２８の厚さは、例えば、３０ｎｍ以上１５０ｎｍ以下である。酸化シリコン層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。
酸化シリコン層２８中には、炭素が含まれる。酸化シリコン層２８中の炭素濃度は、例えば、高温熱酸化の場合を考えると、４×１０１７ｃｍ−３以上２×１０１９ｃｍ−３未満である。また、例えば、４×１０１８ｃｍ−３以上２×１０１９ｃｍ−３未満である。
酸化シリコン層２８中には、炭素（Ｃ）と炭素（Ｃ）の結合が存在する。そして、酸化シリコン層２８中の炭素間の一重結合が、層中の炭素間の二重結合よりも多い。
酸化シリコン層２８中の炭素間の一重結合と炭素間の二重結合の多少は、例えば、Ｘ線電子分光（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）により、炭素間の一重結合に起因する光電子のカウント数と、炭素間の二重結合に起因する光電子のカウント数とを比較することにより判断できる。
なお、酸化シリコン層２８中の炭素間の一重結合と炭素間の二重結合の多少は、例えば、赤外分光法（Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ラマン分光法によっても判断することが可能である。
また、酸化シリコン層２８中に、例えば、炭素と酸素（Ｏ）の結合が存在する。また、酸化シリコン層２８中に、例えば、炭素と水素（Ｈ）の結合が存在する。また、酸化シリコン層２８中に、例えば、炭素と重水素（Ｄ）の結合が存在する。また、酸化シリコン層２８中に、例えば、炭素とフッ素（Ｆ）の結合が存在する。また、酸化シリコン層２８中に、例えば、炭素と水酸基（ＯＨ）の結合が存在する。
炭素と酸素（Ｏ）の結合の存在、炭素と水素（Ｈ）の結合の存在、炭素と重水素（Ｄ）の結合の存在、炭素とフッ素（Ｆ）の結合の存在、炭素と水酸基（ＯＨ）の結合の存在は、例えば、Ｘ線電子分光により確認することが可能である。なお、炭素と酸素（Ｏ）の結合の存在、炭素と水素（Ｈ）の結合の存在、炭素と重水素（Ｄ）の結合の存在、炭素とフッ素（Ｆ）の結合の存在、炭素と水酸基（ＯＨ）の結合の存在は、例えば、赤外分光法（Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ラマン分光法によっても判断することが可能である。
酸化シリコン層２８中の厚さ方向の炭素の分布は、一重結合を有する炭素間に跨る酸素、一重結合を有する二つの炭素それぞれに結合した水素、一重結合を有する二つの炭素それぞれに結合した重水素、一重結合を有する二つの炭素それぞれに結合したフッ素、及び、一重結合を有する二つの炭素それぞれに結合した水酸基の分布と一致する。酸化シリコン層２８中の上記の結合状態を有する炭素、酸素、水素、重水素、フッ素の厚さ方向の濃度及び分布は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｓｃｏｐｙ：ＳＩＭＳ）により測定することが可能である。また、酸化シリコン層２８中の炭素、酸素、水素、重水素、フッ素の濃度及び分布は、例えば、ＴＥＭ−ＥＤＸ、Ａｔｏｍ Ｐｒｏｂｅ、ＨＲ−ＲＢＳなどにより電子状態とその空間分布の特定が可能となる。
図２は、本実施形態の酸化シリコン層の説明図である。図２は、酸化シリコン層２８中の炭素の結合状態を示す図である。
図２（ａ）は、炭素間の二重結合を示す図である。図２（ｂ）、（ｃ）、（ｄ）、（ｅ）は、炭素間の一重結合を示す図である。
図２（ｂ）は、一重結合する炭素が酸素と結合する場合である。二つの炭素と一つの酸素で、Ｃ−Ｃ−Ｏの環状構造を作っている。言い換えれば、一重結合する２つの炭素に同一の酸素が結合する構造である。
図２（ｃ）は、一重結合する炭素が水素と結合する場合である。一重結合する２つの炭素のそれぞれに一つの水素が結合する構造である。重水素でも同様である。
図２（ｄ）は、一重結合する炭素がフッ素と結合する場合である。一重結合する２つの炭素のそれぞれに一つのフッ素が結合する構造である。
図２（ｅ）は、一重結合する炭素が水酸基と結合する場合である。一重結合する２つの炭素のそれぞれに一つの水酸基が結合する構造である。
なお、図２では、一重結合又は二重結合するする２つの炭素のそれぞれに２つのシリコンが結合する構造を例示しているが、シリコンに代えて酸素が結合する構造もあり得る。
ゲート電極３０は、酸化シリコン層２８上に設けられる。ゲート電極３０には、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンが適用可能である。
なお、酸化シリコン層２８とゲート電極３０との間に、酸化シリコン層２８よりも誘電率の高い絶縁層を、更に設けることも可能である。絶縁層は、例えば、酸窒化シリコン膜（ＳｉＯＮ）、窒化シリコン膜（ＳｉＮ）、酸化ハフニウム膜（ＨｆＯ２）、酸窒化ハフニウム膜（ＨｆＯＮ）、酸化ハフニウムシリケート膜（ＨｆＳｉＯ）、酸窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ）、酸化ジルコニウム膜（ＺｒＯ２）、酸窒化ジルコニウム膜（ＺｒＯＮ）、酸化ジルコニウムシリケート膜（ＺｒＳｉＯ）、酸窒化ジルコニウムシリケート膜（ＺｒＳｉＯＮ）、酸化アルミニウム膜（ＡｌＯ）、酸窒化アルミニウム膜（ＡｌＯＮ）である。これらの膜の積層膜でも良い。例えば、ＳｉＯＮ膜/ＨｆＳｉＯＮ膜、ＺｒＯ２/Ａｌ２Ｏ３/ＺｒＯ２/Ａｌ２Ｏ３などが有効である。
層間絶縁膜３２は、ゲート電極３０上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成していてもよい。
ドレイン電極３６は、炭化珪素基板１２のドリフト層１４と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、例えば、ニッケルである。ニッケルは、炭化珪素基板１２と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。
なお、本実施形態において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、本実施形態において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、炭化珪素層の上に酸化シリコン層を形成し、酸化シリコン層に紫外線を照射しながら、酸素、水素、フッ素、重水素、及び、水の少なくともいずれか一つの物質を含む雰囲気中で熱処理を行い、酸化シリコン層の上にゲート電極を形成する。
図３は、本実施形態の半導体装置の製造方法の工程フロー図である。
図３に示すように、半導体装置の製造方法は、ドリフト層形成（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０２）、ｎ型不純物イオン注入（ステップＳ１０４）、ｐ型不純物イオン注入（ステップＳ１０６）、第１のアニール（ステップＳ１０８）、酸化シリコン層形成（ステップＳ１１０）、紫外線照射熱処理（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）及び第２のアニール（ステップＳ１２２）を備える。
まず、ｎ＋型の炭化珪素基板１２を準備する。炭化珪素基板１２は、例えば、４Ｈ−ＳｉＣである。炭化珪素基板１２は、例えば、炭化珪素ウェハＷである。
炭化珪素基板１２は、ｎ型不純物として窒素を含む。炭化珪素基板１２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。炭化珪素基板１２の厚さは、例えば、３５０μｍである。炭化珪素基板１２は、裏面のドレイン電極を形成する前に、９０μｍ程度に薄膜化してもよい。
ステップＳ１００では、炭化珪素基板１２のシリコン面上にエピタキシャル成長法により、ドリフト層１４を形成する。ドリフト層１４は、４Ｈ−ＳｉＣである。
ドリフト層１４は、ｎ型不純物として、窒素を含む。ドリフト層１４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト層１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ステップＳ１０２では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第１のマスク材を形成する。そして、第１のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト層１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される。
ステップＳ１０４では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第２のマスク材を形成する。そして、第２のマスク材をイオン注入マスクとして用いて、ｎ型不純物である窒素をドリフト層１４にイオン注入し、ソース領域１８を形成する。
ステップＳ１０６では、フォトリソグラフィーとエッチングによるパターニングにより、第３のマスク材を形成する。第３のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト層１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。
ステップＳ１０８では、ｐ型不純物とｎ型不純物の活性化のための第１のアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１７５０℃、加熱時間３０分といった条件が用いられる。
ステップＳ１１０では、ドリフト層１４及びｐウェル領域（炭化珪素層）１６を熱酸化し、ドリフト層１４及びｐウェル領域１６上に酸化シリコン層２８を形成する。酸化シリコン層２８は、ゲート絶縁層として機能する。
熱酸化は、例えば、ドライ酸素雰囲気で行われる。熱酸化の温度は、例えば、１１００℃以上１３００℃以下である。酸化シリコン層２８の厚さは、例えば、３０ｎｍ以上１５０ｎｍ以下である。
酸化シリコン層２８には、ドリフト層１４及びｐウェル領域１６の熱酸化により生じた余剰の炭素が取り込まれる。そして、酸化シリコン層２８に取り込まれた炭素は、酸化シリコン層２８中で二重結合を形成して安定化する。
ステップＳ１１２では、酸化シリコン層２８に紫外線を照射しながら、熱処理を行う。熱処理は、酸素（Ｏ）、水素（Ｈ）、フッ素（Ｆ）、重水素（Ｄ）、及び、水（Ｈ２Ｏ）の少なくともいずれか一つの物質を含む雰囲気中で行われる。
熱処理の温度は、例えば、３００℃以上９００℃以下である。但し、基板酸化が進まないように、例えば、Ｃ面では８００℃以下、ａ面、ｍ面、（０−３３−８）面では８５０℃以下、Ｓｉ面では９００℃以下である。７００℃が典型的な温度であり、どの面方位にも適用できる温度である。紫外線のエネルギーは、例えば、５．０ｅＶ以上６．０ｅＶ以下である。熱処理の温度は、酸化シリコン層２８を形成する熱酸化の温度よりも低いことが望ましい。
紫外線の照射により、酸化シリコン層２８中の炭素間の二重結合の一部が切断され、炭素間の一重結合が形成される。一重結合する炭素は、例えば、酸素と結合することにより、酸化シリコン層２８中で安定化する。
図４は、ステップＳ１１２の紫外線照射熱処理に用いられる半導体製造装置の模式断面図である。半導体製造装置は、赤外線ランプ加熱装置２００である。
赤外線ランプ加熱装置２００は、処理室５０、サセプタ（保持部）５２、赤外線ランプ５４、紫外線ランプ５６、ガス供給口５８、ガス排出口６０を備える。
サセプタ５２は、処理室５０内に設けられる。サセプタ５２上には、炭化珪素ウェハＷが載置可能となっている。
赤外線ランプ５４は、処理室５０内に設けられる。赤外線ランプ５４から照射される赤外線により、炭化珪素ウェハＷが加熱される。
紫外線ランプ５６は、処理室５０内に設けられる。紫外線ランプ５６から炭化珪素ウェハＷに紫外線が照射される。
ガス供給口５８からは、処理室５０内の雰囲気を制御するガスが、処理室５０内に供給される。供給されるガスは、例えば、酸素、水素、フッ素、重水素、水、窒素、アルゴンである。
ガス排出口６０から、処理室５０内のガスが排出される。
ステップＳ１１２の紫外線照射熱処理の際には、酸化シリコン層２８が形成された炭化珪素ウェハＷがサセプタ５２上に載置される。そして、処理室５０内にガス供給口５８から、例えば、ドライ酸素が供給される。
その後、紫外線ランプ５６で炭化珪素ウェハＷに紫外線を照射しながら、赤外線ランプ５４により炭化珪素ウェハＷを加熱する。
ステップＳ１１４では、酸化シリコン層２８上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ステップＳ１１６では、ゲート電極３０上に、層間絶縁膜３２が形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ステップＳ１１８で、ソース電極３４が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
ステップＳ１２０では、ドレイン電極３６が形成される。ドレイン電極３６は、炭化珪素基板１２の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。
ステップＳ１２２では、ソース電極３４とドレイン電極３６のコンタクト抵抗を低減するために、第２のアニールが行われる。第２のアニールは、例えば、アルゴンガス雰囲気で、４００℃以上１０００℃以下で行われる。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
次に、本実施形態の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が劣化するという問題がある。また、閾値電圧の変動が生ずるという問題がある。ゲート絶縁層に酸化シリコンを用いる場合、酸化シリコンのバンドギャップ中に存在する準位（ｓｔａｔｅ）が、キャリアの移動度の劣化や、閾値電圧の変動を引き起こすことが考えられる。
ゲート絶縁層となる酸化シリコン層２８を、炭化珪素の熱酸化により形成する場合を考える。炭化珪素表面が酸化される際に、余剰の炭素が酸化シリコン層２８中に取り込まれる。そして、酸化シリコン層２８に取り込まれた炭素は、酸化シリコン層２８中で二重結合を形成して安定化する。
図５は、本実施形態の作用及び効果の説明図である。図５（ａ）、図５（ｂ）は、酸化シリコン層２８中に炭素間の二重結合がある場合のバンド図である。図５（ｃ）は、酸化シリコン層２８中に炭素間の一重結合がある場合のバンド図である。図５は、発明者の第一原理計算に基づいている。
酸化シリコン層２８中に炭素間の二重結合がある場合、図５（ａ）、図５（ｂ）に示すように、酸化シリコン層２８に電子が入っていない準位（図５中の白丸）と、電子で埋まった準位（図５中の黒丸）が生じる。電子が入っていない準位は、４Ｈ−ＳｉＣの伝導帯の下端近傍の位置にある。言い換えれば、酸化シリコン層２８のバンドギャップ中に、電子のトラップとなる準位が存在する。
例えば、電子が入っていない準位に、チャネルを走行する電子がトラップされることで、ＭＯＳＦＥＴのキャリアの移動度が劣化すると考えられる。
また、電子で埋まった準位は、４Ｈ−ＳｉＣの価電子帯の上端近傍にある。
図５（ｂ）に示すように、酸化シリコンのバンドギャップ中の電子で埋まった準位が、４Ｈ−ＳｉＣの価電子帯の上端よりも上の位置に存在する場合、電子が４Ｈ−ＳｉＣ側に流れることがある。その際、炭化珪素と酸化シリコンの界面に、固定ダイポールが形成される場合がある。この場合、固定ダイポールにより、炭化珪素（ＳｉＣ）と酸化シリコン（ＳｉＯ２）の伝導帯下端のエネルギー差（以下、バンドオフセット（ΔＥｃ）とも記載）が、小さくなる。
バンドオフセットが小さくなると、酸化シリコン層２８を流れるリーク電流が増大する。したがって、バンドギャップ中の準位への電子のトラップが促進される。よって、閾値変動が大きくなる。
酸化シリコン層２８中に炭素間の一重結合がある場合、図５（ｃ）に示すように、酸化シリコン層２８には、電子で埋まった準位のみがある。電子が入っていない準位は、酸化シリコン層２８の伝導帯の下端より浅くなる。言い換えれば、酸化シリコン層２８のバンドギャップ中には、電子をトラップする準位がない。
電子で埋まった準位は、４Ｈ−ＳｉＣの価電子帯の上端より深い位置にある。電子で埋まった準位は、酸化シリコン層２８の価電子帯の上端近傍にある。
したがって、ゲート絶縁層を構成する酸化シリコン層２８の炭素間の結合が一重結合である場合、酸化シリコン膜の準位に、ＭＯＳＦＥＴのチャネルを走行する電子がトラップされることはない。よって、ＭＯＳＦＥＴのキャリアの移動度の劣化が抑制される。
また、電子が埋まった準位は４Ｈ−ＳｉＣの価電子帯の上端より深い位置にある。このため、炭化珪素と酸化シリコンの界面に、固定ダイポールが形成されない。したがって、バンドオフセットが小さくなることがなくなる。このため、酸化シリコン層２８を流れるリーク電流が抑制される。よって、ＭＯＳＦＥＴ１００の閾値変動が抑制される。
本実施形態のＭＯＳＦＥＴ１００は、酸化シリコン層２８中の炭素間の一重結合が、酸化シリコン層２８中の炭素間の二重結合よりも多い。したがって、ＭＯＳＦＥＴ１００のキャリアの移動度の劣化が抑制される。また、ＭＯＳＦＥＴ１００の閾値変動が抑制される。よって、特性の向上したＭＯＳＦＥＴ１００が実現される。
本実施形態の製造方法により、殆ど全ての炭素間の二重結合を炭素間の一重結合に変換できる。このため、バンドギャップ中の準位を無くすことが出来るので、移動度が向上する。更に、電子が埋まった準位も４Ｈ−ＳｉＣの価電子帯よりも深い位置に移動するので、バンドオフセットが低下することもない。よって閾値変動も抑制できる。
また、本実施形態のＭＯＳＦＥＴ１００では、酸化シリコン層２８を流れるリーク電流が抑制される。したがって、酸化シリコン層２８の厚さを薄くして、ＭＯＳＦＥＴ１００の駆動力を向上させることも可能となる。
なお、Ｘ線電子分光による炭素間の一重結合に起因する光電子のカウント数は、炭素間の二重結合に起因する光電子のカウント数の１０倍以上であることが、ＭＯＳＦＥＴ１００の特性を向上する観点から望ましい。本実施形態の製造方法により、ＸＰＳのＣ１ｓのピーク測定において、炭素間の一重結合のピークが増大し、炭素間の二重結合のピークが殆ど見えなくなる状態にすることが可能である。十分な処理を行えば、炭素間の一重結合のみの状態まで構造変化を推進することが可能である。
炭素間の二重結合を低減させる観点から、ＸＰＳのＣ１ｓのピーク測定において、炭素間の二重結合のピークは、炭素間の一重結合のピークの１０％以下であることが望ましく、２％以下であることがより望ましく、１％以下であることが更に望ましい。
また、一重結合する炭素は、酸素、水素、重水素、フッ素により安定化するが、特に、酸素と結合していることが望ましい。すなわち、図２（ｂ）の結合状態であることが望ましい。一重結合する炭素が酸素と結合することにより、炭素間の一重結合の安定性が向上する。
上述のように、酸化シリコン層２８を熱酸化で形成する場合、酸化シリコン層２８に取り込まれた余剰の炭素は、酸化シリコン層２８中で二重結合を形成して安定化する。この時、バンドギャップ中の準位への電荷トラップや電荷移動により、移動度劣化、信頼性低下が発生している。
図６及び図７は、本実施形態の作用及び効果の説明図である。図６は、紫外線照射を行いながら熱処理を行う場合、図７は紫外線照射を行わない場合である。
図６に示すように、本実施形態のＭＯＳＦＥＴ１００の製造方法では、熱酸化で酸化シリコン層２８を形成した後、酸化シリコン層２８に紫外線を照射しながら、熱処理を行う。高いエネルギーを有する紫外線の照射により、酸化シリコン層２８中で安定化している二重結合の一部が切断され炭素のダングリングボンドが形成される。
そして、炭素間の二重結合は、炭素間の一重結合に変換される。一重結合する炭素は、例えば、熱処理の雰囲気中から供給される酸素と結合することにより、酸化シリコン層２８中で安定化する。
一方、図７に示すように、紫外線照射を行わない酸素拡散では、炭素間の二重結合はそのまま残り、炭素間の結合が一重結合になることはない。
また、例えば、酸素を含む雰囲気中での熱処理を行わないで、紫外線の照射のみを行った場合、炭素のダングリングボンドが残存する。この場合、残存した炭素のダングリングボンドが電荷トラップとして働き、ＭＯＳＦＥＴの特性劣化が生じる恐れがある。
本実施形態の製造方法により処理をする前は、炭素間は二重結合を作り安定化している。そして、本実施形態の製造方法により、炭素間の二重結合を炭素間の一重結合に変換することが可能である。本実施形態の製造方法により、炭素間の二重結合のほぼ全てを炭素間の一重結合に変換することが、より望ましい。
酸化シリコン層２８中の炭素間の二重結合の密度は、例えば、２×１０１６ｃｍ−３以下であることが望ましい。炭素間の二重結合の密度は、例えば、ＳＩＭＳによる炭素濃度の測定と、Ｘ線電子分光を用いた測定による一重結合と二重結合との量比から演算により求めることが可能である。
本実施形態においては、熱処理の雰囲気を変えることにより、一重結合する炭素を酸素に代えて、水素、重水素、フッ素、又は、水酸基と結合させることも可能である。
また、紫外線のエネルギーが５ｅＶ以上６ｅＶ以下であることが望ましい。紫外線のエネルギーは、紫外線の波長に依存する。
紫外線のエネルギーが５ｅＶを下回ると、二重結合の切断が困難である。また、紫外線のエネルギーが６ｅＶを上回ると、酸化シリコン層２８の下のドリフト層１４中の結合が切れる恐れがある。
また、熱処理の温度は、３００℃以上９００℃以下であることが望ましい。熱処理の温度が上記範囲を下回ると、熱処理の雰囲気中の物質、例えば、酸素の酸化シリコン層２８中の拡散が不十分となる。このため、一重結合する炭素と酸素の結合が形成されない恐れがある。また、熱処理の温度が上記範囲を上回ると、例えば、酸化シリコン層２８の下のドリフト層１４の酸化が進行する恐れがある。
酸化シリコン層２８の厚さは、３０ｎｍ以上１５０ｎｍ以下であることが望ましい。上記範囲を下回ると、紫外線照射の際、酸化シリコン層２８の下のドリフト層１４中の結合が切れる恐れがある。また、上記範囲を上回ると、一重結合する炭素と酸素の結合が形成されない領域が生ずる恐れがある。酸化シリコン層２８の厚さは、３０ｎｍ以上６０ｎｍ以下であることがより望ましい。
また、緻密な酸化シリコンを形成する観点から、酸化シリコン層２８の形成は、上述のように熱酸化によることが望ましい。しかしながら、酸化シリコン層２８の形成は、熱酸化に限らず、例えば、化学気相成長法により酸化シリコン膜の堆積であっても構わない。
例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）をソースガスとする酸化シリコン膜は、膜中に炭素を含有する。このため、炭素間の二重結合が膜中に含まれる。
本実施形態の製造方法によれば、炭素間の二重結合は、炭素間の一重結合に変換される。よって、化学気相成長法により形成された炭素を含む酸化シリコン層２８にも、本実施形態の製造方法は、有効である。
以上、本実施形態によれば、ＭＯＳＦＥＴ１００のキャリアの移動度の劣化が抑制される。また、ＭＯＳＦＥＴ１００の閾値変動が抑制される。よって、特性の向上したＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図６は、本実施形態の駆動装置の模式図である。駆動装置３００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置３００の特性が向上する。
（第３の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図７は、本実施形態の車両の模式図である。本実施形態の車両４００は、鉄道車両である。車両４００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両４００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両４００の特性が向上する。
（第４の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図８は、本実施形態の車両の模式図である。本実施形態の車両５００は、自動車である。車両５００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両５００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両５００の特性が向上する。
（第５の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図９は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機６００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機６００の特性が向上する。
以上、第１の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１の実施形態では、炭化珪素のシリコン面に酸化シリコン層２８を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、カーボン面、ａ面、ｍ面、（０−３３−８）面等に酸化シリコン層２８を設ける場合にも本発明を適用することは可能である。
また、第１の実施形態では、ｎチャネル型のプレーナ型のＭＯＳＦＥＴを例に説明したが、ｎチャネル型のトレンチ型のＭＯＳＦＥＴにも本発明を適用することは可能である。トレンチ側面はａ面、ｍ面、（０−３３−８）面などが代表的な方位である。ａ面，ｍ面はＳｉ面やＣ面に対し、垂直な面である。（０−３３−８）面は（０００１）面に対して、＜１−１００＞ 方向に５４．７ ° 傾けた面である。この結晶面方位はＳｉの結晶におけるＳｉ（００１）に対応した結晶面である。
また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
また、ｎチャネル型に限らず、ｐチャネル型のＭＯＳＦＥＴ又はＩＧＢＴにも本発明を適用することは可能である。
また、第３乃至第５の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１６ ｐウェル領域（炭化珪素層）
２８ 酸化シリコン層
３０ ゲート電極
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
３００ 駆動装置
４００ 車両
５００ 車両
６００ 昇降機

Claims (20)

  1. 炭化珪素層と、
    ゲート電極と、
    前記炭化珪素層と前記ゲート電極との間に位置し、層中の炭素間の一重結合が、層中の炭素間の二重結合よりも多い酸化シリコン層と、
    を備える半導体装置。
  2. 前記酸化シリコン層中に炭素と酸素の結合を有する請求項１記載の半導体装置。
  3. 前記酸化シリコン層中に炭素と水素又は炭素と重水素の結合を有する請求項１記載の半導体装置。
  4. 前記酸化シリコン層中に炭素とフッ素の結合を有する請求項１記載の半導体装置。
  5. 前記酸化シリコン層中に、一重結合する２つの炭素のそれぞれに２つのシリコンが結合する構造を有する請求項１記載の半導体装置。
  6. 前記酸化シリコン層中に、一重結合する２つの炭素に同一の酸素が結合する構造を有する請求項１記載の半導体装置。
  7. 前記酸化シリコン層中に、一重結合する２つの炭素のそれぞれに一つの水素、重水素、フッ素、又は、水酸基が結合する構造を有する請求項１記載の半導体装置。
  8. 前記炭素間の二重結合の前記酸化シリコン層中の密度が、２×１０１６ｃｍ−３以下である請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記酸化シリコン層の厚さが３０ｎｍ以上１５０ｎｍ以下である請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記酸化シリコン層の炭素濃度が４×１０１８ｃｍ−３以上４×１０１９ｃｍ−３以下である請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備えるインバータ回路。
  12. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備える駆動装置。
  13. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備える車両。
  14. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備える昇降機。
  15. 炭化珪素層の上に酸化シリコン層を形成し、
    前記酸化シリコン層に紫外線を照射しながら、酸素、水素、フッ素、重水素、及び、水の少なくともいずれか一つの物質を含む雰囲気中で熱処理を行い、
    前記酸化シリコン層の上にゲート電極を形成する半導体装置の製造方法。
  16. 前記酸化シリコン層は、前記炭化珪素層の熱酸化により形成される請求項１５記載の半導体装置の製造方法。
  17. 前記熱処理の温度が前記熱酸化の温度よりも低い請求項１６記載の半導体装置の製造方法。
  18. 前記熱酸化の温度は１１００℃以上１３００℃以下である請求項１６又は請求項１７いずれか一項記載の半導体装置の製造方法。
  19. 前記紫外線のエネルギーが５ｅＶ以上６ｅＶ以下である請求項１５乃至請求項１８いずれか一項記載の半導体装置の製造方法。
  20. 前記熱処理の温度は３００℃以上９００℃以下である請求項１５乃至請求項１９いずれか一項記載の半導体装置の製造方法。
JP2016107937A 2016-05-30 2016-05-30 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Active JP6667809B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016107937A JP6667809B2 (ja) 2016-05-30 2016-05-30 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US15/586,755 US10186596B2 (en) 2016-05-30 2017-05-04 Silicon carbide (SiC) MOSFET with a silicon oxide layer capable of suppressing deterioration of carrier mobility and variation in threshold voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016107937A JP6667809B2 (ja) 2016-05-30 2016-05-30 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Publications (2)

Publication Number Publication Date
JP2017216305A true JP2017216305A (ja) 2017-12-07
JP6667809B2 JP6667809B2 (ja) 2020-03-18

Family

ID=60418816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016107937A Active JP6667809B2 (ja) 2016-05-30 2016-05-30 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (1) US10186596B2 (ja)
JP (1) JP6667809B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966442B2 (en) 2016-05-30 2018-05-08 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US10014378B2 (en) 2016-09-16 2018-07-03 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2020109792A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111684607A (zh) 2018-01-17 2020-09-18 罗姆股份有限公司 半导体装置及其制造方法
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286258A (ja) * 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 半導体デバイスの製造方法、ｍｏｓデバイス、半導体製造装置
JP2007035736A (ja) * 2005-07-25 2007-02-08 Matsushita Electric Ind Co Ltd 半導体装置および電気機器
JP2008306132A (ja) * 2007-06-11 2008-12-18 Renesas Technology Corp 半導体装置の製造方法
JP2010502031A (ja) * 2006-09-01 2010-01-21 エヌエックスピー ビー ヴィ 炭化ケイ素ｍｏｓｆｅｔの反転層移動度を改善する方法
WO2014103186A1 (ja) * 2012-12-27 2014-07-03 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
WO2014155651A1 (ja) * 2013-03-29 2014-10-02 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
WO2015008385A1 (ja) * 2013-07-19 2015-01-22 株式会社日立パワーデバイス パワーモジュール
JP5856354B1 (ja) * 2014-12-08 2016-02-09 キヤノン・コンポーネンツ株式会社 めっき皮膜付樹脂製品並びに樹脂製品及びめっき皮膜付樹脂製品の製造方法
JP2016050338A (ja) * 2014-08-29 2016-04-11 キヤノン・コンポーネンツ株式会社 めっき皮膜付樹脂製品及びその製造方法、並びに導電膜

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3443589B2 (ja) 1999-03-01 2003-09-02 独立行政法人産業技術総合研究所 半導体装置の製造方法
WO2003047000A1 (en) 2001-11-30 2003-06-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and production method therefor
US8841682B2 (en) * 2009-08-27 2014-09-23 Cree, Inc. Transistors with a gate insulation layer having a channel depleting interfacial charge and related fabrication methods
US9269580B2 (en) * 2011-06-27 2016-02-23 Cree, Inc. Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof
US9219122B2 (en) * 2013-03-13 2015-12-22 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices
JP6168945B2 (ja) 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286258A (ja) * 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 半導体デバイスの製造方法、ｍｏｓデバイス、半導体製造装置
JP2007035736A (ja) * 2005-07-25 2007-02-08 Matsushita Electric Ind Co Ltd 半導体装置および電気機器
JP2010502031A (ja) * 2006-09-01 2010-01-21 エヌエックスピー ビー ヴィ 炭化ケイ素ｍｏｓｆｅｔの反転層移動度を改善する方法
JP2008306132A (ja) * 2007-06-11 2008-12-18 Renesas Technology Corp 半導体装置の製造方法
WO2014103186A1 (ja) * 2012-12-27 2014-07-03 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
WO2014155651A1 (ja) * 2013-03-29 2014-10-02 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
WO2015008385A1 (ja) * 2013-07-19 2015-01-22 株式会社日立パワーデバイス パワーモジュール
JP2016050338A (ja) * 2014-08-29 2016-04-11 キヤノン・コンポーネンツ株式会社 めっき皮膜付樹脂製品及びその製造方法、並びに導電膜
JP5856354B1 (ja) * 2014-12-08 2016-02-09 キヤノン・コンポーネンツ株式会社 めっき皮膜付樹脂製品並びに樹脂製品及びめっき皮膜付樹脂製品の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966442B2 (en) 2016-05-30 2018-05-08 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US10014378B2 (en) 2016-09-16 2018-07-03 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2020109792A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11276774B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator

Also Published As

Publication number Publication date
US10186596B2 (en) 2019-01-22
JP6667809B2 (ja) 2020-03-18
US20170345657A1 (en) 2017-11-30

Similar Documents

Publication Publication Date Title
JP6602263B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6692265B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6168945B2 (ja) 半導体装置およびその製造方法
JP6689423B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6552950B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN106024849B (zh) 半导体装置、倒相电路、驱动装置、车辆以及升降机
JP6667809B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10665682B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US10217811B1 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6189261B2 (ja) 半導体装置およびその製造方法
US9685551B2 (en) Semiconductor device and inverter circuit
US12148799B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
CN108417633B (zh) 半导体装置、半导体装置的制造方法、逆变器电路、驱动装置、车辆以及升降机
JP2019169487A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7005847B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7072148B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20180906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190507

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190903

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191003

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200212

R150 Certificate of patent or registration of utility model

Ref document number: 6667809

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250