JP2017084066A - Semiconductor device and electronic device - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置及び電子機器に関する。 Embodiments described herein relate generally to a semiconductor device and an electronic apparatus.
電源供給が絶たれた場合のバックアップ用電源として、電気二重層コンデンサが実装された半導体装置が提供されている。 As a backup power source when power supply is cut off, a semiconductor device mounted with an electric double layer capacitor is provided.
本発明の実施形態は、半導体装置及び電子機器の性能を向上させる。 Embodiments of the present invention improve the performance of semiconductor devices and electronic devices.
実施形態の半導体装置は、第一面を有し、ホストと接続可能なインターフェース部を備えた基板と、前記第一面に実装されたメモリと、前記第一面に実装され、前記メモリを制御可能なコントローラと、前記ホストから第一電力供給を受け、前記メモリ及び前記コントローラへの第二電力供給を行う電源回路と、前記第一面に実装され、前記第一電源供給が絶たれた場合に、前記メモリ及び前記コントローラへの第三電力供給を行うコンデンサと、前記コンデンサを覆ったカバーと、前記カバーを前記第一面に接着する接着部と、を有し、前記メモリ及び前記コントローラは、前記カバーの外側に位置する。 The semiconductor device according to the embodiment has a first surface, a substrate having an interface unit connectable to a host, a memory mounted on the first surface, and a memory mounted on the first surface and controlling the memory A controller capable of receiving a first power supply from the host and supplying a second power to the memory and the controller; and mounted on the first surface, and the first power supply is cut off. A capacitor for supplying a third power to the memory and the controller, a cover covering the capacitor, and an adhesive portion for bonding the cover to the first surface. , Located outside the cover.
以下、実施の形態について、図面を参照して説明する。 Hereinafter, embodiments will be described with reference to the drawings.
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。 In the present specification, examples of a plurality of expressions are given to some elements. Note that these examples of expressions are merely examples, and do not deny that the above elements are expressed in other expressions. In addition, elements to which a plurality of expressions are not attached may be expressed in different expressions.
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。 Further, the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like may differ from the actual ones. Moreover, the part from which the relationship and ratio of a mutual dimension differ between drawings may be contained.
（第１実施形態）
図１乃至図３は、第１実施形態に係る半導体装置１と該半導体装置１が組み込まれたシステム１００を示す。システム１００は、「電子機器」の一例である。半導体装置１は、「半導体モジュール」及び「半導体記憶装置」の其々一例である。本実施形態に係る半導体装置１は、例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに限られるものではない。
(First embodiment)
1 to 3 show a
図１に示すように、半導体装置１は、例えばサーバ等のシステム１００内に記憶装置として組み込まれる。システム１００は、半導体装置１と該半導体装置１が装着されたホスト装置２とを含む。ホスト装置２は、例えば上方に開口した複数のコネクタ３（例えばスロット）を有する。
As shown in FIG. 1, the
複数の半導体装置１は、ホスト装置２のコネクタ３に其々装着され、略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数の半導体装置１をコンパクトに纏めて実装可能であり、ホスト装置２の小型化を図ることができる。
The plurality of
なお半導体装置１は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デタッチャブルノートＰＣ（personal computer）のような電子機器のストレージデバイスとして使用されるものでもよい。
The
以下図２及び図３を用いて、半導体装置１が、ホスト装置２に対応するデタッチャブルノートＰＣに実装された例について説明する。尚、当該デタッチャブルノートＰＣはホスト装置２の一例であるためここでは同様の符号を付して、デタッチャブルノートＰＣ２として説明する。またここでは、半導体装置１が接続されたデタッチャブルノートＰＣ２全体をシステム１００とする。以下では、デタッチャブルノートＰＣに半導体装置１が実装される場合を例として説明を行う。
Hereinafter, an example in which the
図２は、半導体装置１がデタッチャブルノートＰＣに実装された場合の図である。図３は、図２に示したデタッチャブルノートＰＣの表示部１１０（タブレット型ポータブルコンピュータ２０１）の断面図である。デタッチャブルノートＰＣは、表示部１１０と、第１の入力受付装置であるキーボード部１２０とが其々互いに切り離し可能に接続部１３０で接続される。尚、ポータブルコンピュータ２０１及びデタッチャブルノートＰＣは、其々ホスト装置２の一例である。
FIG. 2 is a diagram when the
図２及び図３に示す通り、半導体装置１はデタッチャブルノートＰＣの表示部側に実装される。このため、表示部１１０を取り外した場合も、タブレット型のポータブルコンピュータ２０１として機能させることが可能であり、第２の入力受付装置として機能する。
As shown in FIGS. 2 and 3, the
ポータブルコンピュータ２０１は、電子機器の一例であり、例えばユーザが手で持って使用できる大きさを有している。
The
ポータブルコンピュータ２０１は、筐体２０２、表示モジュール２０３、半導体装置１およびマザーボード２０５を主要な要素として備えている。筐体２０２は、保護板２０６、ベース２０７およびフレーム２０８を有している。保護板２０６は、ガラスあるいはプラスチック製の四角い板であり、筐体２０２の表面を構成している。ベース２０７は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、筐体２０２の底を構成している。
The
フレーム２０８は、保護板２０６とベース２０７との間に設けられている。フレーム２０８は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、実装部２１０とバンパー部２１１とを一体に有している。実装部２１０は、保護板２０６とベース２０７との間に設けられている。本実施形態によると、実装部２１０は、保護板２０６との間に第１の実装スペース２１２を規定するとともに、ベース２０７との間に第２の実装スペース２１３を規定している。
The
バンパー部２１１は、実装部２１０の外周縁部に一体に形成されて、第１の実装スペース２１２および第２の実装スペース２１３を周方向に連続して取り囲んでいる。さらに、バンパー部２１１は、保護板２０６の外周縁部とベース２０７の外周縁部との間に跨るように筐体２０２の厚み方向に延びて、筐体２０２の外周面を構成している。
The
表示モジュール２０３は、筐体２０２の第１の実装スペース２１２に収容されている。表示モジュール２０３は、保護板２０６で覆われているとともに、保護板２０６と表示モジュール２０３との間に手書き入力機能を有するタッチパネル２１４が介在されている。タッチパネル２１４は、保護板２０６の裏面に接着されている。
The
図３に示すように、半導体装置１は、筐体２０２の第２の実装スペース２１３にマザーボード２０５と一緒に収容されている。半導体装置１は、基板１１、ＮＡＮＤメモリ１２、コントローラ１３、及びその他ＤＲＡＭ１４等の電子部品を備えている。
As shown in FIG. 3, the
基板１１は、例えばプリント配線板であり、導体パターン（図示せず）が形成された第１面１１ａと該第１面１１ａの反対側に位置した第２面１１ｂとを有している。回路部品は、基板１１の第１面１１ａ及び第２面１１ｂに実装されて、導体パターンに半田付けされている。
The
マザーボード２０５は、基板２２４および半導体パッケージおよびチップのような複数の回路部品２２５を備えている。基板２２４は、複数の導体パターン（図示していない）が形成されている。回路部品２２５は、基板２２４に実装されて、該基板２２４の導体パターンに半田付けに伴い電気的に接続されている。
The
図４は、半導体装置１の外観を示す。図４において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また図５は、半導体装置１のシステム構成の一例を示す。
FIG. 4 shows the appearance of the
図４に示すように半導体装置１は、基板１１と不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１２、コントローラ１３、ＮＡＮＤメモリ１２よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ(Dynamic Random Access Memory)１４、オシレータ１５(ＯＳＣ)、ＥＥＰＲＯＭ１６(Electrically Erasable and Programmable ROM)、電源回路１７、温度センサ１８、抵抗等のその他の電子部品１９、及びコンデンサ２０を有する。尚、後述するがコンデンサ２０は例えばカバー５０に覆われるが、その構成を図４においては省略する。
As shown in FIG. 4, the
尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ内に封止されている。コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。
Note that the
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であり、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。なお、本明細書において、基板１１を構成する面の内、第１面１１ａ及び第２面１１ｂ以外の面を基板１１の「側面」と定義する。
The
半導体装置１において、第１面１１ａは、ＮＡＮＤメモリ１２、コントローラ１３、ＤＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、抵抗等のその他の電子部品１９、及びコンデンサ２０等が実装される部品実装面である。
In the
一方で、本実施形態において基板１１の第２面１１ｂは、部品が実装されない非部品実装面である。このように、基板１１とは独立に設けられた浮く数の部品を基板１１の一方の面に集中して配置することで、基板１１表面からの部品の突出を片面側のみに集めることが可能である。これにより、部品が基板１１の第１面１１ａと第２面１１ｂとの両面から突出する場合と比較して、半導体装置１の薄型化を図ることができる。
On the other hand, in the present embodiment, the
図４に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置した第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部２１（基板インターフェース部、端子部、接続部）を有する。
As shown in FIG. 4, the
インターフェース部２１は、例えば複数の接続端子２１ａ（金属端子）を有する。インターフェース部２１は、例えばホスト装置２のコネクタ３に差し込まれ、コネクタ３に電気的に接続される。インターフェース部２１は、該インターフェース部２１とホスト装置２との間で信号（制御信号及びデータ信号）をやり取りする。尚、ここでのホスト装置２とは、例えば前述したポータブルコンピュータ２０１である。
The
本実施形態に係るインターフェース部２１は、例えばPCI Express（以下、PCIe）の規格に則したインターフェースである。すなわち、インターフェース部２１とホスト装置２との間には、PCIeの規格に則した高速信号（高速差動信号）が流れる。なお、インターフェース部２１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＵＳＢ（Universal Serial Bus）、ＳＡＳ（Serial Attached SCSI）などの他の規格に則したものでもよい。半導体装置１は、インターフェース部２１を介してホスト装置２から電力の供給を受ける。
The
尚インターフェース部２１には、基板１１の短手方向に沿った中心位置からずれた位置にスリット２１ｂが形成されており、ホスト装置２のコネクタ３側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐことができる。
The
電源回路１７は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電源から半導体パッケージ１２などに必要な所定電圧を生成する。尚、電源回路１７は、ホスト装置２から供給される電力の損失を抑えるために、インターフェース部２１の近傍に設置されることが望ましい。
The
また本実施形態において電源回路１７は、ホスト装置２からの電力供給が予告なく絶たれたこと（不正電源断）を検知すると、コンデンサ２０からの電力供給に切り替え、不正電源断が起きたことを示す不正電源断通知ＦＥＩをコントローラ１３に発行する。
Further, in the present embodiment, when the
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する。
The
ＤＲＡＭ１４は、揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情報として格納している。
The
温度センサ１８は、半導体装置１の温度をコントローラ１３に通知する。尚、本実施形態では基板１１に１つの温度センサ１８が搭載されており、半導体装置１の温度が温度センサ１８によって監視される。
The
本実施形態において基板１１には、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４等の複数種類の電子部品が実装され、それぞれの温度は、半導体装置１の動作状態や、それぞれの電子部品にかかる負荷等によって異なる。このため厳密には、半導体装置１の温度は均一ではない。
In the present embodiment, a plurality of types of electronic components such as a
そこで、本実施形態において「半導体装置１の温度」とは、温度センサ１８が実装された位置で計測された温度であると定義する。換言すれば、本実施形態に「半導体装置１の温度」とは、温度センサ１８の実装位置周辺の温度である。
Therefore, in the present embodiment, “the temperature of the
本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されない。例えば、本実施形態ではＮＡＮＤメモリ１２を基板１１の第１面１１ａに２つ（１２ａ及び１２ｂ）実装した例を示すが、例えばＮＡＮＤメモリ１２の個数はこれに限定されない。
In the present embodiment, the number and mounting position of the
また、温度センサ１８は必ずしも１つである必要は無く、例えば複数の温度センサ１８が基板１１に設けられ、複数の位置における温度を監視する構成としても良い。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は無く、コントローラ１３の機能として設けられても良い。
The
また、温度センサ１８はＮＡＮＤメモリ１２、コントローラ１３等のパッケージ内部に実装しても良いし、パッケージ表面に貼り付けられるように設けられても良い。この場合、温度センサ１８はＮＡＮＤメモリ１２単体の温度やコントローラ１３単体の温度を、より正確に測ることが可能となる。
Further, the
コンデンサ２０は、前述した不正電源断時に、半導体装置１のバックアップ電源として機能する。尚、このような不正電源断時におけるデータ保護を目的としたバックアップ機能を一般にＰＬＰ（Ｐｏｗｅｒ Ｌｏｓｓ Ｐｒｏｔｅｃｔｉｏｎ）機能という。尚、本実施形態においてコンデンサ２０は、例えば電気二重層コンデンサ（ＥＤＬＣ：Ｅｌｅｃｔｒｉｃ Ｄｏｕｂｌｅ Ｌａｙｅｒ Ｃａｐａｃｉｔｏｒ）である。
The
不正電源断時には、前もって（ホスト装置２からの電力供給が絶たれる前に）充電されたコンデンサ２０が、電源回路１７に代わって半導体装置１に電力を供給する。
When unauthorized power is cut off, the
尚、コンデンサ２０はコントローラ１３から離れた位置に実装されるのが望ましい。コンデンサ２０は一般に高熱環境下において、容量劣化が起こる可能性がある。一方で、一般に半導体装置１の動作中、コントローラ１３の周辺は、他の領域と比較して温度が高くなりやすい。したがって、本実施形態ではコンデンサ２０を図４に示すように、ＮＡＮＤメモリ１２とコントローラ１３との並び方向においてＮＡＮＤメモリ１２側に配置したが、コンデンサ２０の実装位置は図４に限定されない。
The
さらに、前述の「ＮＡＮＤメモリ１２とコントローラ１３との並び方向においてＮＡＮＤメモリ１２側に配置」とは、基板１１の第２縁部１１ｄとＮＡＮＤメモリ１２との間の領域にコンデンサ２０が配置されるだけでなく、ＮＡＮＤメモリ１２とコントローラ１３との間の領域において、コンデンサ２０がＮＡＮＤメモリ１２側に寄せて配置される場合も含む。
Furthermore, the above-mentioned “arrangement on the
したがってコンデンサ２０は、ＮＡＮＤメモリ１２との中心間距離よりも、コントローラ１３との中心間距離が長くなるような位置に配置されるのが望ましい。
Therefore, it is desirable that the
図６は、本実施形態におけるＮＡＮＤメモリ１２としての半導体パッケージ、及びコントローラ１３としての半導体パッケージを開示した断面を示す。コントローラ１３は、パッケージ基板４１、コントローラチップ４２、ボンディングワイヤ４３、封止部（モールド材）４４、及び複数の半田ボール４５を有する。ＮＡＮＤメモリ１２は、パッケージ基板３１、複数のメモリチップ３２、ボンディングワイヤ３３、封止部（モールド材）３４、及び複数の半田ボール３５を有する。
FIG. 6 shows a cross section disclosing the semiconductor package as the
基板１１は、上述した通り例えば多層の配線基板であり、図示しない電源層、グランド層、及び内部配線を含み、ボンディングワイヤ３３，４３及び複数の半田ボール３５，４５等を介してコントローラチップ４２と複数の半導体メモリ３２とを電気的に接続する。尚、基板１１は例えば８層であるがこれに限られない。
The
図６に示すように、パッケージ基板３１，４１には、複数の半田ボール３５，４５が設けられている。複数の半田ボール３５，４５は、例えばパッケージ基板３１の第２面３１ｂに格子状に配置されている。なお、複数の半田ボール３５は、パッケージ基板３１の第２面３１ｂの全体にフルで配置される必要はなく、部分的に配置されてもよい。
As shown in FIG. 6, the
また、パッケージ基板３１、４１とコントローラチップ４２、及び半導体メモリ３２との固定や、複数の半導体メモリ３２同士の固定は、マウントフィルム３８、４８によって行われる。
The package substrates 31 and 41, the
尚、マウントフィルム３８、４８は、単体でパッケージ基板３１、４１に貼り付けられた後、メモリチップ３２、及びコントローラチップ４２が実装されても良い。また、例えばマウントフィルム４８は、コントローラチップ４２に用いられるウェハに貼り付けられ、当該ウェハをダイシングすることでチップ個片（コントローラチップ４２）としても良い。メモリチップ３２及びマウントフィルム３８についても同様である。
The
また、図４に示すように、本実施形態におけるコントローラ１３は略矩形状であり、短手方向の第１縁部１３ａと、該第１縁部１３ａの反対側に位置する第２縁部１３ｂと、長手方向の第３縁部１３ｃと、該第３縁部１３ｃの反対側に位置する第４縁部１３ｄとを有する。なお、前記第２縁部１３ｂは、コントローラ１３と隣り合って基板１１上に搭載されたＮＡＮＤメモリ１２側に位置し、前記第１縁部１３ａは、基板１１が有するインターフェース部２１側に位置する。
As shown in FIG. 4, the
尚、前述した半田ボール４５は、コントローラ１３の第１縁部１３ａ側に存在する半田ボール４５ａと、第２縁部１３ｂ側に存在する半田ボール４５ｂを含む。また、半田ボール３５は、コントローラ１３側に位置する半田ボール３５ａと、該半田ボール３５ａの反対側に位置する半田ボール３５ｂを含む。
The
図７は、コントローラ１３のシステム構成の一例を示す。図７に示すように、コントローラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインターフェース部１３３、及びメモリインターフェース部１３４を有する。
FIG. 7 shows an example of the system configuration of the
尚、コントローラ１３には前述のように、例えば温度センサ１８の機能が設けられても良いし、電源回路１７の機能が設けられても良く、コントローラ１３のシステム構成はこれに限定されない。
As described above, the
バッファ１３１は、ホスト装置２から送られてくるデータをＮＡＮＤメモリ１２に書き込む際に、一定量のデータを一時的に記憶したり、ＮＡＮＤメモリ１２から読み出されるデータをホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。
The
ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、例えばホスト装置２から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当領域に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御したりする。
The
また、ＣＰＵ１３２は前述した不正電源断通知ＦＥＩが発行された場合、コンデンサ２０からの電力供給中に不正電源断処理を行う。尚不正電源断処理とは、例えば、ＤＲＡＭ１４やバッファ１３１に格納されたデータの不揮発化処理である。換言すれば、ＤＲＡＭ１４やバッファ１３１に格納されたデータを読み出し、ＮＡＮＤメモリ１２への書き込み処理を行う。尚、不正電源断処理はこれに限られない。
In addition, when the above-described unauthorized power-off notification FEI is issued, the
一般にＳＳＤなどの半導体装置１では、ホスト装置２からデータの書き込みを要求された場合、当該データをバッファ１３１に格納した時点で、ホスト装置２に書き込み完了を通知する。よって、不正電源断時にはバッファ１３１に格納されているが未だＮＡＮＤメモリ１２への書き込みが完了していない当該データの不揮発化処理を行う必要がある。
In general, in the
ホストインターフェース部１３３は、基板１１のインターフェース部２１と、ＣＰＵ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コントローラ１３とホスト装置２との間のインターフェース処理を行う。ホストインターフェース部１３３とホスト装置２との間には例えばＰＣＩｅ規格に則した高速信号が流れる。
The
尚、ホストインターフェース部１３３は、コントローラ１３内において、基板１１のインターフェース部２１の方向、すなわち第１縁部１３ａ側に寄せて配置されている。この場合、ホストインターフェース部１３３と基板１１のインターフェース部２１との配線を、短くすることが可能になる。
The
例えば前記ホストインターフェース部１３３が、コントローラ１３内において、インターフェース部２１の反対方向、すなわち第２縁部１３ｂ側に寄せて配置されると、図４からも分かるように、コントローラチップの長手方向の長さ分だけ、インターフェース部２１とホストインターフェース部１３３とを接続する配線距離も伸びてしまう。配線が長くなることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が増え、信号配線の特性インピーダンスの維持が困難になる。また、信号遅延の原因にもなり得る。
For example, when the
以上の観点から、本実施形態において、ホストインターフェース部１３３は、コントローラ１３内において第１縁部３１ａに寄せて配置されることが望ましく、例えばホスト装置２から命令が送られた場合、インターフェース部２１はホスト装置２から信号を受け取り、基板１１の配線パターンから半田ボール４５ａを介してホストインターフェース部１３３と信号のやり取りを行う。これによって半導体装置１の動作安定性の向上が図られる。
From the above viewpoints, in the present embodiment, the
また、ホストインターフェース部１３３と、基板１１のインターフェース部２１との間には、電子部品が実装されないことが望ましい。
In addition, it is desirable that no electronic component is mounted between the
前述の通り、ホストインターフェース部１３３とインターフェース部２１との間の配線距離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因になる、などの問題が生じる。よって、ホストインターフェース部１３３とインターフェース部２１とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインターフェース部１３３とインターフェース部２１との間に電子部品が実装されることは望ましくない。
As described above, when the wiring distance between the
また、電源回路１７やＤＲＡＭ１４等の電子部品は、動作時にノイズを伴う可能性がある。これらの電子部品がホストインターフェース部１３３とインターフェース部２１との間に実装されないことで、ホストインターフェース部１３３とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図ることができる。
In addition, electronic components such as the
メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッファ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮＡＮＤメモリ１２との間のインターフェース処理を行う。
The
本実施形態では、メモリインターフェース部１３４はコントローラ１３内において、基板１１のインターフェース部２１とは反対側の方向、すなわち第２縁部１３ｂ側に寄せて配置されている。この場合、メモリインターフェース部１３４とＮＡＮＤメモリ１２との配線距離を短くすることが可能になる。
In the present embodiment, the
コントローラ１３から送られる信号は、半田ボール４５ｂを介して基板１１の配線パターンへと伝わり、半田ボール３５ａからメモリチップ３２へと伝えられる。これにより、配線距離が短くなり、半導体装置１の動作安定性の向上が図られる。
A signal sent from the
さらに、コントローラ１３のメモリインターフェース部１３４と、基板１１上のＮＡＮＤメモリ１２との間にも、電源回路１７やＤＲＡＭ１４等が実装されないことが望ましい。これは、メモリインターフェース部１３４とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図るためである。
Furthermore, it is desirable that neither the
図８は、本実施形態に係る半導体装置１に実装されたコンデンサ２０及びその周辺構成の概略を示した図である。本実施形態ではコンデンサ２０は、上面５０ａを有したカバー５０に覆われている。説明の便宜上図８では、カバー５０を破線で表し、コンデンサ２０を透視した図としている。さらに、説明の便宜上図８ではカバー５０の外形を直方体としているが、カバー５０の形状はこれに限定されず、例えばカバー５０を基板１１の側面側から見た場合に、略台形状になるような形状であっても良い。
FIG. 8 is a diagram schematically showing the
図９は、前述のようにカバー５０が、基板１１の側面側から見た場合に、略台形状になるような形状である場合において、図８に示した線分ＡＢの断面を示した図である。本実施形態においてカバー５０の断面における外形は、前述のように例えば台形形状である。
FIG. 9 is a diagram showing a cross section of the line segment AB shown in FIG. 8 when the
本実施形態においてカバー５０は、例えばポリカーボネートやＡＢＳ樹脂等の、一般にプラスチックと称される材質であるとする。尚、ＡＢＳ樹脂は、アクリロニトリル（Ａｃｒｙｌｏｎｉｔｒｉｌｅ）、ブタジエン（Ｂｕｔａｄｉｅｎｅ）、スチレン（Ｓｔｙｒｅｎｅ）共重合合成樹脂の総称である。
In the present embodiment, the
カバー５０は、基板１１の第１面１１ａに実装されたコンデンサ２０を覆う。また、カバー５０は、基板１１の第１面１１ａと当接した箇所を、例えば接着剤等で接着することで、基板１１に固定されるとともにコンデンサ２０を覆う。換言すれば、カバー５０は図示されない接着部（接続部）を介して基板１１と接続されるとともに、コンデンサ２０を覆う。
The
このときコンデンサ２０は、カバー５０及び基板１１の第１面１１ａによって密閉された状態で覆われるのが望ましいが、必ずしも完全に密閉された状態である必要は無い。本実施形態ではコンデンサ２０は、カバー５０及び第１面１１ａによって密閉されて覆われているとして説明を行う。
At this time, the
また、本実施形態において「カバー５０の外側」とは、カバー５０に覆われない領域を示す。また、「カバー５０に覆われる領域」は、カバー５０の外面の内側の領域であり、カバー５０の外面と内面との間の領域も「カバー５０に覆われる領域」であるとする。以上より、「カバー５０の外側」はカバー５０の外面の外側の領域であり、本実施形態において、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４等は、基板１１の第１面１１ａにおいて、カバー５０の外側に位置する。
In the present embodiment, “the outside of the
また、前述のようにカバー５０の断面における外形が台形形状である場合、基板１１の第１面１１ａにおいてカバー５０に覆われる領域は、カバー５０の上面５０ａよりも広い。
Further, as described above, when the outer shape of the
一般に電気二重層コンデンサは、正極のシートと負極のシートとを円筒状に丸めた構造のもの（以降、円筒型と称する）や、正極のシートと負極のシートとを重ね合わせた構造のもの（以降、箱型と称する）がある。一般に円筒型のコンデンサは、例えば基板１１に実装した場合に、箱型のコンデンサよりも実装高さ（ここでは基板１１の厚さ方向の長さと定義）を有する構成となる。
Generally, an electric double layer capacitor has a structure in which a positive electrode sheet and a negative electrode sheet are rolled into a cylindrical shape (hereinafter referred to as a cylindrical type), or a structure in which a positive electrode sheet and a negative electrode sheet are superposed ( Hereinafter referred to as a box type). In general, when a cylindrical capacitor is mounted on the
一方で、近年のホスト（例えば前述したノートブック型ポータブルコンピュータやタブレット端末、その他デタッチャブルノートＰＣ等）の薄型化に伴い、ＳＳＤ等の半導体装置１は小型化及び薄型化が望まれる。このため、半導体装置１では箱型のコンデンサが用いられることが多い。尚、本実施形態においてもコンデンサ２０は、箱型の電気二重層コンデンサであるとする。
On the other hand, with the recent thinning of hosts (for example, the above-described notebook portable computers, tablet terminals, and other detachable notebook PCs), the
しかし、箱型の電気二重層コンデンサは、一般にパッケージングの際に電極部を露出させる必要があるため、内部に水分が入りやすい構成となる。内部に水分が入った場合、電気二重層コンデンサに用いられる活性炭等の材料が当該水分を吸収し、電気二重層コンデンサの容量劣化の進行を招き得る。 However, a box-type electric double layer capacitor generally has a configuration in which moisture easily enters because it is necessary to expose an electrode portion during packaging. When moisture enters inside, a material such as activated carbon used for the electric double layer capacitor absorbs the moisture, and the capacity deterioration of the electric double layer capacitor may be promoted.
そこで本実施形態ではコンデンサ２０は、カバー５０及び基板１１によって覆われている。このような構成であれば、コンデンサ２０に水分が入り込むことを抑制可能であり、ひいてはコンデンサ２０の容量劣化の進行を抑制可能である。
Therefore, in this embodiment, the
また、カバー５０は前述の通り、断面図において台形形状である。このため、仮にカバー５０と基板１１との接着が不十分で、基板１１とカバー５０との間に隙間が生じている場合であっても、外気に含まれた湿気は図９に示した矢印のようにカバー５０の形状に沿って流れる。このため、基板１１とカバー５０との間からの湿気の侵入を防ぎやすい構成である。
Further, the
さらに、本実施形態においてカバー５０はプラスチック製である。プラスチックは一般に透光性を有するため、半導体装置１のユーザは、カバー５０によって覆われたコンデンサ２０を、カバー５０を取り外すことなく目視可能である。
Furthermore, in this embodiment, the
加えて、コンデンサ２０がカバー５０で覆われることで、外気中の埃や塵等がコンデンサ２０に影響を及ぼすリスクや、半導体装置１（もしくはコンデンサ２０）に外力がかかった場合に、当該外力によるコンデンサ２０への負荷を軽減できる。
In addition, since the
尚、カバー５０は必ずしもプラスチック製である必要は無く、例えばアルミニウムやステンレス等の金属製であっても良い。金属製である場合、前述のプラスチック製のカバー５０を用いる場合よりも強度が高い構成とすることができる。カバー５０の材料は、使用環境や用途に応じて適宜選択可能である。
The
また、基板１１の第１面１１ａの表面に、図示せぬグランド層の一部を露出させて、適当な金属を材料としたカバー５０と当接するような構成とすることで、シールド効果を持たせることも可能である。尚、カバー５０が金属製である場合、基板１１との接着は、例えば半田付けによって行われても良い。
In addition, a part of the ground layer (not shown) is exposed on the surface of the
さらに、本実施形態において基板１１は多層の配線基板である。したがって、基板１１に実装されたＮＡＮＤメモリ１２、コントローラ１３、及びその他ＤＲＡＭ１４等の電子部品同士の接続やインターフェース部２１との接続を、基板１１の内部層の配線で行われる構成とすることで、カバー５０を接着剤等で容易に固定（接着）することが可能である。すなわち、接着剤と配線との干渉を考慮せず、カバー５０を設けることができる。
Further, in the present embodiment, the
尚、本実施形態においてコンデンサ２０は、基板１１上のいずれの位置に実装されても良く、図面で示したものは一例に過ぎない。しかし、カバー５０を設ける上で、基板１１上の各種部品の実装位置を修正する必要がある場合、コントローラ１３とＮＡＮＤメモリ１２とを接続する配線の長さと、コントローラ１３とＤＲＡＭ１４とを接続する配線の長さとを、略同一にすることが望ましい。この際の「略同一」の示す範囲は、例えば半導体装置１の製造時においてタイミング測定をする際の許容範囲を基準としても良い。
In the present embodiment, the
（第２実施形態）
図１０に、第２実施形態に係る半導体装置１に実装されたコンデンサ２０及びその周辺構成の概略を示した図を示す。尚、本実施形態の説明において、第１実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。また説明の便宜上図１０では、図８と同様にカバー５０を破線で表し、コンデンサ２０を透視した図としている。
(Second Embodiment)
FIG. 10 is a diagram showing an outline of the
本実施形態においてコンデンサ２０は、カバー５０及び基板１１の第１面１１ａで覆われている。尚、本実施形態の説明においてカバー５０とコンデンサ２０との間に位置する領域を第一領域と表現するとする。本実施形態において第一領域には、防湿剤６０が設けられる。尚、防湿剤６０は例えばシリカゲルであるが、これに限られず、カバー５０の内側の第一領域に侵入した水分並びに湿気等を吸収、除去することができる材料であれば良い。
In the present embodiment, the
本実施形態において第一領域は、粒子状の多数の防湿剤６０を含んでいる。このため、仮にカバー５０及び基板１１の第１面１１ａによる密閉が不十分である場合も、第一領域に侵入した水分並びに湿気がコンデンサ２０に影響を及ぼし、コンデンサ２０の容量を劣化させるリスクを低減可能である。
In the present embodiment, the first region includes a number of particulate moisture-
尚、防湿剤６０は例えば第一領域全体を充填するように設けられても良い。また、防湿剤６０は粒子状のものでなく、例えばシート状のものを用いてカバー５０の内側の面（コンデンサ２０と面した側）に固定される（接着される・貼り付けられる）構成としても良いし、粒子状の防湿剤とシート状の防湿剤とを併せて用いても良い。
In addition, the
さらには、カバー５０を基板１１に接着する接着剤に、防湿剤に用いることが可能な材料のフィラー等を混ぜることで、防湿効果を高める構成としても良い。
Furthermore, it is good also as a structure which improves a moisture-proof effect by mixing the filler etc. of the material which can be used for a moisture-proof agent with the adhesive agent which adhere | attaches the
（第３実施形態）
図１１に、第３実施形態に係る半導体装置１に実装されたコンデンサ２０及びその周辺構成の概略を示した図を示す。尚、本実施形態の説明において、第１実施形態及び第２実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施形態においてコンデンサ２０は、樹脂７０で覆われるが、説明の便宜上図１１では、樹脂７０を破線で表し、コンデンサ２０を透視した図としている。
(Third embodiment)
FIG. 11 is a diagram showing an outline of the
コンデンサ２０は、前述の通り樹脂７０で覆われる。尚、樹脂７０の材料は、例えば熱硬化性のエポキシ樹脂であるがこれに限られない。よって換言すれば、コンデンサ２０は樹脂７０によりモールドされる。
The
樹脂７０は前述の通り熱硬化性である。流動性を持った（硬化前の）樹脂７０をコンデンサ２０の周辺に流し、熱を加えて樹脂７０を硬化させることで、コンデンサ２０が樹脂７０に覆われる構成となる。
As described above, the
本実施形態においては、樹脂７０を熱硬化させる際に基板１１への接着も同時に行われるため、接着剤等を用いて接着する必要が無い。また、第２実施形態の第一領域のような隙間も存在しない構成である。
In the present embodiment, when the
また、本実施形態の樹脂７０は前述の通り熱硬化前は流動性を有するため、基板１１と樹脂７０との間に隙間が生じにくい。このため、外部からの水分や湿気等の侵入をより防ぎやすい構成である。
Moreover, since the
さらに、本実施形態の樹脂７０は前述の通り熱硬化前は流動性を有する。よって、硬化前の樹脂７０に例えば、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の軟磁性金属や、珪素鋼（Ｆｅ−Ｓｉ）、炭素鋼（Ｆｅ−Ｃ）、パーマロイ（Ｆｅ−Ｎｉ）、その他フェライトステンレス等の軟磁性合金のフィラーを混ぜることで、磁気に対するシールド効果を持たせることも可能である。同様に、必要に応じて材料を選択して添加することで、電磁シールド効果を持たせても良いし、例えばカーボン等の熱伝導率の高い材料を用いて、放熱性を高めてもよい。
Furthermore, the
（第４実施形態）
図１２に、第４実施形態に係る半導体装置１の一部の断面を示した図を示す。尚、本実施形態の説明において、第１実施形態乃至第３実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
(Fourth embodiment)
FIG. 12 is a view showing a cross section of a part of the
本実施形態において半導体装置１は、装置筐体３００を備えており、装置筐体３００は、基板１１の第１面１１ａ側に位置した第一の装置筐体３００ａと、基板１１の第２面１１ｂ側に位置した第二の装置筐体３００ｂとを含む。尚基板１１は、いずれかの方法で装置筐体３００に固定される。尚装置筐体３００は、例えば金属製である。また、本実施形態においてコンデンサ２０は、カバー８０に覆われている。
In the present embodiment, the
カバー８０は、例えばグラファイトが挙げられる。グラファイトは、ベンゼン環が平面上に並んだグラフェンシートと呼ばれる巨大平面分子がスタッキングされた構成をとり、非常に高い熱伝導率を有する。尚、カバー８０は、高い熱伝導性を有する合成樹脂材料（シリコーンゴム、エラストマ、他の柔軟性樹脂等）で形成されてもよい。
An example of the
本実施形態においてカバー８０は、コンデンサ２０を覆うとともに、第一の装置筐体３００ａ及びコンデンサ２０と当接する。換言すれば、コンデンサ２０は、カバー８０を介して装置筐体３００（第一の装置筐体３００ａ）と熱的に接続される。尚、本実施形態において「熱的に接続」とは、例えば空気（外気）よりも高い熱伝導率を有した媒体を介して、積極的に熱輸送がされる構成を指す。
In the present embodiment, the
一般にコンデンサ２０は高熱環境下において、容量が劣化することがある。さらに、コンデンサ２０が高温環境下に長時間さらされた場合、コンデンサ２０そのものが膨張する等の可能性も有る。
In general, the capacity of the
そこで、本実施形態における前述の構成によれば、例えばコンデンサ２０が発熱した場合において、該熱はカバー８０を介して装置筐体３００（第一の装置筐体３００ａ）へ拡散させることが可能となり、水分だけでなく熱からもコンデンサ２０を保護することができる。このため、コンデンサ２０の容量劣化の抑制に貢献できる。
Therefore, according to the above-described configuration in the present embodiment, for example, when the
尚、前述の説明は、カバー８０の外側の温度よりもコンデンサ２０の温度が高くなる場合を例にとって、カバー８０の熱伝導率を高くする構成としたが、例えばカバー８０の外側の温度がコンデンサ２０の温度よりも高くなるような条件で半導体装置が用いられる場合は、熱伝導率の低い（断熱性の高い）材料でカバー８０を構成しても良い。その他、カバー８０の材料は、半導体装置１の使用環境に応じて、適宜変更しても良い。
In the above description, the case where the temperature of the
（第５実施形態）
図１３に、第５実施形態に係る半導体装置１の一部の断面を示した図を示す。尚、本実施形態の説明において、第１実施形態乃至第４実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
(Fifth embodiment)
FIG. 13 shows a partial cross-sectional view of the
半導体装置１は、第４実施形態と同様に装置筐体３００を備えており、装置筐体３００は、基板１１の第１面１１ａ側に位置した第一の装置筐体３００ａと、基板１１の第２面１１ｂ側に位置した第二の装置筐体３００ｂとを含む。尚基板１１は、いずれかの方法で装置筐体３００に固定される。尚装置筐体３００は、例えば金属製である。また、本実施形態においてコンデンサ２０は、カバー９０に覆われている。
Similar to the fourth embodiment, the
また、本実施形態においてカバー９０は、第一の装置筐体３００ａに固定（接着）されている。このとき、固定手段は接着剤や両面テープ等で接着しても良いし、第一の装置筐体３００ａに対してカバー９０をネジ留めしても良い。さらに、本実施形態において半導体装置１は、基板１１とカバー９０との間に弾性材９５を備える。
In the present embodiment, the
尚、弾性材９５は弾性変形可能な物質であり、ゴムやシリコンエラストマ、その他樹脂等でも良く、その材料は限定されない。また、弾性材９５は塑性変形可能な物質でも良い。
The
本実施形態において、第一の装置筐体３００ａが第二の装置筐体３００ｂに固定されることで筐体３００が形成され、基板１１並びに該基板１１に実装された各部品は筐体３００に収容される。第一の装置筐体３００ａが第二の装置筐体３００ｂに固定される時、カバー９０には基板１１方向への力が加わる。このとき、基板１１の第１面１１ａ上に予め準備された弾性材９５は、図１３に示すように、カバー９０によって変形されるとともにカバー９０と基板１１とを隙間なく接続する。
In the present embodiment, the
以上の構成により、本実施形態においてもコンデンサ２０を外部の水分・湿気等から保護することができ、コンデンサ２０の容量劣化に貢献可能である。また、カバー９０と基板１１との間に弾性材９５を設けることで、カバー９０によってコンデンサ２０をより密閉しやすい構成である。
With the above configuration, the
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine the component covering different embodiment suitably.
１：半導体装置、２：ホスト装置（デタッチャブルノートＰＣ）、３：コネクタ、１１：基板、１２：ＮＡＮＤメモリ、１３：コントローラ、１４：ＤＲＡＭ、１５：オシレータ（ＯＳＣ）、１６：ＥＥＰＲＯＭ、１７：電源回路、１８：温度センサ、１９：他の電子部品、２０：コンデンサ、２１：インターフェース部、３１：パッケージ基板、３２：メモリチップ、３３：ボンディングワイヤ、３４：封止部、３５：半田ボール、３８：マウントフィルム、４１：パッケージ基板、４２：コントローラチップ、４３：ボンディングワイヤ、４４：封止部、４５：半田ボール、４８：マウントフィルム、５０：カバー、６０：防湿剤、７０：樹脂、８０：カバー、１００：システム、１１０：表示部、１２０：キーボード部、１３０：接続部、１３１：バッファ、１３２：ＣＰＵ、１３３：ホストインターフェース部、１３４：メモリインターフェース部、１３５：データ監視部、２０１：ポータブルコンピュータ、２０２：筐体、２０３：表示モジュール、２０５：マザーボード、２０６：保護板、２０７：ベース、２０８：フレーム、２１０：実装部、２１１：バンパー部、２１２：第１の実装スペース、２１３：第２の実装スペース、２１４：タッチパネル、２２４：基板、２２５：回路部品、３００：装置筐体。 1: Semiconductor device, 2: Host device (detachable notebook PC), 3: Connector, 11: Board, 12: NAND memory, 13: Controller, 14: DRAM, 15: Oscillator (OSC), 16: EEPROM, 17: Power supply Circuit: 18: Temperature sensor, 19: Other electronic components, 20: Capacitor, 21: Interface part, 31: Package substrate, 32: Memory chip, 33: Bonding wire, 34: Sealing part, 35: Solder ball, 38 : Mount film, 41: Package substrate, 42: Controller chip, 43: Bonding wire, 44: Sealing part, 45: Solder ball, 48: Mount film, 50: Cover, 60: Dampproof agent, 70: Resin, 80: Cover: 100: System, 110: Display section, 120: Keyboard section, 130: Connection 131: Buffer, 132: CPU, 133: Host interface unit, 134: Memory interface unit, 135: Data monitoring unit, 201: Portable computer, 202: Housing, 203: Display module, 205: Motherboard, 206: Protection plate 207: base 208: frame 210: mounting part 211: bumper part 212: first mounting space 213: second mounting space 214: touch panel 224: substrate 225: circuit component 300: Device housing.
Claims (11)
前記第一面に実装されたメモリと、
前記第一面に実装され、前記メモリを制御可能なコントローラと、
前記ホストから第一電力供給を受け、前記メモリ及び前記コントローラへの第二電力供給を行う電源回路と、
前記第一面に実装され、前記第一電源供給が絶たれた場合に、前記メモリ及び前記コントローラへの第三電力供給を行うコンデンサと、
前記コンデンサを覆ったカバーと、
前記カバーと前記第一面とを接続する接続部と、
を有し、
前記メモリ及び前記コントローラは、前記カバーの外側に位置した半導体装置。 A substrate having a first surface and having an interface portion connectable to a host;
A memory mounted on the first surface;
A controller mounted on the first surface and capable of controlling the memory;
A power supply circuit that receives a first power supply from the host and performs a second power supply to the memory and the controller;
When mounted on the first surface and the first power supply is cut off, a capacitor for performing third power supply to the memory and the controller;
A cover covering the capacitor;
A connecting portion for connecting the cover and the first surface;
Have
The memory and the controller are semiconductor devices located outside the cover.
前記基板に実装された部品と前記コンデンサとの接続は、前記第一面と前記第二面との間に位置した内部配線層により行われることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。 The substrate is a multilayer wiring board having a second surface located on the opposite side of the first surface;
4. The connection between the component mounted on the substrate and the capacitor is performed by an internal wiring layer located between the first surface and the second surface. 5. The semiconductor device according to claim 1.
前記カバーは、前記グランド層と少なくとも一部が当接することを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。 The substrate has a ground layer;
The semiconductor device according to claim 1, wherein the cover is at least partially in contact with the ground layer.
前記カバーは、前記コンデンサを覆うとともに、前記コンデンサと前記装置筐体とを熱的に接続することを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。 The substrate is housed in a device housing;
The semiconductor device according to claim 1, wherein the cover covers the capacitor and thermally connects the capacitor and the device housing.
前記カバーは、前記筐体に固定されるとともに、前記コンデンサを覆うことを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。 The substrate is housed in the housing;
The semiconductor device according to claim 1, wherein the cover is fixed to the housing and covers the capacitor.
前記メモリ及び前記コントローラの並び方向において、前記メモリ側に位置することを特徴とする請求項１乃至請求項９のいずれか一項に記載の半導体装置。 The capacitor is
The semiconductor device according to claim 1, wherein the semiconductor device is located on the memory side in an arrangement direction of the memory and the controller.
前記基板に実装されたメモリと、
前記基板に実装され、前記メモリを制御可能なコントローラと、
前記第基板に実装され、前記ホストからの第一電力供給が絶たれた場合に、前記メモリ及び前記コントローラへの第二電力供給を行うコンデンサと、
前記コンデンサを覆うとともに、前記基板に固定されたカバーと、
を有した半導体装置。 A board with an interface that can be connected to a host;
A memory mounted on the substrate;
A controller mounted on the substrate and capable of controlling the memory;
A capacitor that is mounted on the substrate and that supplies second power to the memory and the controller when the first power supply from the host is cut off;
Covering the capacitor, and a cover fixed to the substrate;
A semiconductor device having
前記筐体に収容された表示モジュールと、
前記表示モジュールと重なる位置で前記筐体に収容された第一基板と、
前記表示モジュールと重なる位置で前記筐体に収容され、前記第一基板と電気的に接続された第二基板と、
前記第二基板に実装されたメモリと、
前記第二基板に実装され、前記メモリを制御可能なコントローラと、
前記第一基板から第一電力供給を受け、前記メモリ及び前記コントローラへの第二電力供給を行う電源回路と、
前記第二基板に実装され、前記第一電源供給が絶たれた場合に、前記メモリ及び前記コントローラへの第三電力供給を行うコンデンサと、
前記コンデンサを覆うとともに、前記基板に固定されたカバーと、
を有し、
前記メモリ及び前記コントローラは、前記カバーの外側に位置した電子機器。 A housing,
A display module housed in the housing;
A first substrate housed in the housing at a position overlapping the display module;
A second substrate housed in the housing at a position overlapping the display module and electrically connected to the first substrate;
A memory mounted on the second substrate;
A controller mounted on the second substrate and capable of controlling the memory;
A power supply circuit that receives a first power supply from the first substrate and performs a second power supply to the memory and the controller;
When mounted on the second substrate and the first power supply is cut off, a capacitor for performing a third power supply to the memory and the controller;
Covering the capacitor, and a cover fixed to the substrate;
Have
The memory and the controller are electronic devices located outside the cover.
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