JP2017060404A - Power supply circuit - Google Patents

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JP2017060404A JP2017000383A JP2017000383A JP2017060404A JP 2017060404 A JP2017060404 A JP 2017060404A JP 2017000383 A JP2017000383 A JP 2017000383A JP 2017000383 A JP2017000383 A JP 2017000383A JP 2017060404 A JP2017060404 A JP 2017060404A
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則秋 平賀
Noriaki Hiraga
則秋 平賀
亮介 稲垣
Ryosuke Inagaki
亮介 稲垣
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ローム株式会社
Rohm Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a power supply circuit that enables reduction of background noise and efficient reduction of EMI.SOLUTION: A power supply circuit 100 includes a mounting substrate 1, a semiconductor switching element 10 that is disposed on the mounting substrate 1 and changes the direction of current by switching, passive components 20 and 30 which are connected to the semiconductor switching element 10 and arranged on the mounting substrate 1 to form a current conduction loop 4 together with the semiconductor switching element 10 so that the current direction of the current conduction loop 4 is changed by switching of the semiconductor switching element 10, and local shield means 14 which locally shields magnetic flux Φ generated in the current conduction loop 4 due to the change in the current direction of the current conduction loop 4, and is smaller than the current conduction loop 4. In plan view, the local shield is not overlapped on the whole of the semiconductor switching element 10, but overlapped on a part of the entire semiconductor switching element 10.SELECTED DRAWING: Figure 8

Description

本発明は、電力供給回路に関し、特にバックグラウンドノイズやEMIの効率的な低減化が可能な電力供給回路に関する。 The present invention relates to a power supply circuit, a power supply circuit capable especially background noise and EMI efficient reduction.

近年の電子機器の高速化、高集積化に伴い、電子機器内のプリント基板に搭載されている半導体集積回路(半導体チップ)の電源ノイズが増加する傾向にある。 Speed ​​of electronic equipment in recent years, with high integration, power supply noise of a semiconductor integrated circuit mounted on the printed circuit board in the electronic device (semiconductor chip) tends to increase. 電源ノイズは、半導体チップの消費電流がプリント配線板や半導体パッケージの電源供給配線を流れる際に、電流の急激な変動により発生するノイズである。 Power supply noise, when the current consumption of the semiconductor chip flows through the power supply wiring of the printed wiring board or a semiconductor package, a noise caused by a sudden change in current. 電源ノイズは、周波数特性を有し、半導体チップの動作周波数に依存した複数の周波数において、発生量は増大する。 Power supply noise has a frequency characteristic, in a plurality of frequency depending on the operating frequency of the semiconductor chip, the amount increases. この電源ノイズの発生量がある閾値を超えると、動作している半導体チップからの信号伝送のタイミングが変動し、電子機器が誤動作を引き起こす。 Exceeds a certain threshold generation amount of the power supply noise, vary the timing of the signal transmitted from the semiconductor chip running, the electronic device causes malfunction.

電源ノイズがIC自身のタイミング変動や誤動作を引き起こすことを抑制すると同時に、供給電源側に伝わることによる他のICの誤動作やEMI(Electromagnetic InterferenceまたはEmission)ノイズの発生を抑制する電源供給用回路構造が提案されている(例えば、特許文献1参照。)。 At the same time the power supply noise is suppressed to cause timing variations or malfunction of the IC itself, malfunction or EMI (Electromagnetic Interference or Emission) power supply circuit structure suppressing generation of noise other IC by being transmitted to the power supply side It has been proposed (e.g., see Patent Document 1.).

また、EMIノイズの影響により出力電圧が変動することを抑制し、安定した電圧を出力する電源回路が提案されている(例えば、特許文献2参照。)。 Further, to prevent the output voltage varies due to the influence of EMI noise, power supply circuit for outputting a stable voltage has been proposed (e.g., see Patent Document 2.).

また、単位時間当たりの電圧変化率dV/dt制御機能とEMI/スイッチング損失の低減機能を備えた汎用性ループ制御システムについても提案されている(例えば、特許文献3参照。)。 It has also been proposed for versatility loop control system having a function of reducing the voltage change rate dV / dt control function per unit time and the EMI / switching loss (e.g., see Patent Document 3.).

特開2008−21969号公報 JP 2008-21969 JP 特開2003−316453号公報 JP 2003-316453 JP 特表2005−534271号公報 JP-T 2005-534271 JP

MOSFET等の高速スイッチングデバイスを用いたスイッチング電源により、省電力高効率の電力供給回路を実現した場合、バックグラウンドノイズやEMIが大きくなるという問題がある。 The switching power supply using a high-speed switching devices such as a MOSFET, when realizing the power supply circuit of the power-saving high-efficiency, there is a problem that background noise and EMI is increased. このバックグラウンドノイズやEMIを低減させる方法として、製品を金属シールドBOXに格納する方法が一般的に用いられている。 As a method for reducing the background noise and EMI, a method of storing the product in the metal shield BOX it is generally used. しかしながら、金属シールドBOXを使用する電力供給回路は、コスト増、重量増、体積増、工程増の問題を抱えている。 However, the power supply circuit using the metal shield BOX suffers increased costs, weight increase, increase of volume, the steps increase the problem. 特に、大衆向け電動輸送機器(EV:electric vehicle)などにおいては、上記の問題点は、製品競争力と直結するため、解決すべき課題となっている。 In particular, mass-market electric vehicle (EV: electric vehicle) in such, the above problem is to direct the product competitiveness, it has become a problem to be solved.

本発明の目的は、バックグラウンドノイズやEMIの効率的な低減が可能な電力供給回路を提供することにある。 An object of the present invention is to efficiently reduce background noise and EMI is to provide a power supply circuit capable.

本発明の一態様によれば、実装基板と、前記実装基板上に配置され、スイッチングにより電流の方向が変化する半導体スイッチング素子と、前記半導体スイッチング素子に接続され、前記半導体スイッチング素子と共に、前記半導体スイッチング素子のスイッチングによって電流の方向が変化する電流導通ループを形成する、前記実装基板上に配置された受動部品と、前記電流導通ループの電流の方向の変化によって前記電流導通ループ内に発生する磁束を局所シールドするとともに、前記電流導通ループより小さい局所シールド手段とを備え、前記局所シールドは平面視において、前記半導体スイッチング素子の全体を重ねず、前記半導体スイッチング素子の一部分だけを重ねる電力供給回路が提供される。 According to one aspect of the present invention, the mounting substrate is disposed on the mounting substrate, the semiconductor switching element the direction of the current is changed by switching, which is connected to the semiconductor switching element, together with the semiconductor switching element, said semiconductor forming a current conductive loop the direction of current flow is changed by the switching of the switching element, and a passive component disposed on the mounting substrate, the magnetic flux generated in the current conductive loop by the direction of the change in current of the current conducting loop together with topically shield, and a small local shielding means from the current conductive loop, the local shield in a plan view, without overlapping the entirety of the semiconductor switching element, the power supply circuit overlapping only a portion of the semiconductor switching elements It is provided.

本発明によれば、バックグラウンドノイズやEMIの効率的な低減が可能な電力供給回路を提供することができる。 According to the present invention, it is possible to efficiently reduce background noise and EMI is to provide a power supply circuit capable.

第1の実施の形態に係る電力供給回路の模式的平面パターン構成図。 Schematic plane pattern configuration diagram of a power supply circuit according to the first embodiment. 図1に対応する模式的回路構成図。 Schematic circuit diagram corresponding to FIG. 第1の実施の形態に係る電力供給回路を用いて実現した昇圧回路の模式的回 路構成図。 Schematic circuitry diagram of a booster circuit which is implemented using a power supply circuit according to the first embodiment. 第1の実施の形態に係る電力供給回路におけるMOSFETのスイッチング 動作における逆方向回復時間t rrの説明図。 Reverse recovery illustration of time t rr in the switching operation of the MOSFET in the power supply circuit according to the first embodiment. 第1の実施の形態に係る電力供給回路を実装回路基板上に配置した例を示す 模式図。 Schematic view showing an example in which the power supply circuit to the mounted circuit board according to the first embodiment. 第1の実施の形態に係る電力供給回路の配置実施事例1において、局所シー ルド領域を説明する模式的平面パターン構成図。 In the arrangement embodiment Case 1 of the power supply circuit according to the first embodiment, a schematic planar pattern configuration diagram for explaining a local shield area. 第1の実施の形態に係る電力供給回路の配置実施事例2において、局所シー ルド領域を説明する模式的平面パターン構成図。 In the arrangement embodiment Case 2 of the power supply circuit according to the first embodiment, a schematic planar pattern configuration diagram for explaining a local shield area. 第1の実施の形態に係る電力供給回路の配置実施事例1において、局所シー ルド領域に金属板を配置してバックグラウンドノイズやEMIの低減を実現した模式 的平面パターン構成図。 In the arrangement embodiment Case 1 of the power supply circuit according to the first embodiment, a schematic planar pattern configuration diagram that realizes a reduction in background noise and EMI by placing a metal plate on the local shielding region. 第1の実施の形態に係る電力供給回路の配置実施事例1において、基板開口 部にリード線を配置してバックグラウンドノイズやEMIの低減を実現した模式的平 面パターン構成図。 In the arrangement embodiment Case 1 of the power supply circuit according to the first embodiment, schematically Tekitaira surface pattern configuration diagram that realizes a reduction in background noise and EMI by placing the lead wire to the substrate opening. 第1の実施の形態に係る電力供給回路の配置実施事例1において、局所シ ールド領域に金属板を配置するとともに、複数点アースによりバックグラウンドノイ ズやEMIの低減を実現した模式的平面パターン構成図。 In the arrangement embodiment Case 1 of the power supply circuit according to the first embodiment, the local sheet in Rudo region with placing a metal plate, schematic plane pattern configuration which realizes a reduction in background noise and EMI by multiple points ground Fig. 第1の実施の形態に係る電力供給回路の配置実施事例1において、基板開 口部にリード線を配置するとともに、複数点アースによりバックグラウンドノイズや EMIの低減を実現した模式的平面パターン構成図。 In the arrangement embodiment Case 1 of the power supply circuit according to the first embodiment, with disposing the lead wire to the substrate open mouth, a schematic planar pattern configuration diagram that realizes a reduction in background noise and EMI by multiple points ground . 第1の実施の形態の変形例に係る電力供給回路の模式的平面パターン構成 図。 Schematic plane pattern configuration diagram of a power supply circuit according to a modification of the first embodiment. 第1の実施の形態の変形例に係る電力供給回路において、平面リード電極 構造を有する半導体スイッチング素子の模式的平面パターン構成図。 A power supply circuit according to a modification of the first embodiment, schematic planar pattern configuration diagram of a semiconductor switching element having a planar lead electrode structure. (a)第1の実施の形態の変形例に係る電力供給回路において、隣接リー ド電極構造を有する半導体スイッチング素子の模式的平面パターン構成図、(b)図 14(a)の具体的な平面パターン構成図。 (A) A power supply circuit according to a modification of the first embodiment, schematic planar pattern configuration diagram of a semiconductor switching element having adjacent lead electrode structure, (b) specific plane shown in FIG. 14 (a) pattern configuration diagram. 第1の実施の形態に係る電力供給回路の実装構造の模式的断面構造図。 Schematic sectional view of a mounting structure of the power supply circuit according to the first embodiment. 第1の実施の形態に係る電力供給回路の反転リード型の実装構造の模式的 断面構造図。 Is a schematic sectional view illustrating an inverted read-type mounting structure of the power supply circuit according to the first embodiment.

次に、図面を参照して、本発明の実施の形態を説明する。 Next, with reference to the drawings, an embodiment of the present invention. 以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。 In the drawings, the same or similar parts are denoted by the same or similar reference numerals. ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。 The drawings are schematic, and the relation between thickness and planar dimensions, ratios of thicknesses of respective layers should be noted the difference from the actual ones. したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。 Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. 又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Furthermore, needless to say that dimensional relationships and ratios are different are included also in mutually drawings.

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。 Further, the embodiments described below are intended to illustrate the devices and methods for embodying the technical idea of ​​the present invention, the embodiment of the invention, materials, shapes, structures, the arrangement or the like not to those described below. この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。 Embodiments of the invention may be added in the claims, various changes.

[第1の実施の形態] First Embodiment
(電力供給回路) (Power supply circuit)
第1の実施の形態に係る電力供給回路の模式的平面パターン構成は、図1に示すように表される。 Schematic plane pattern configuration of a power supply circuit according to the first embodiment is expressed as shown in FIG.

第1の実施の形態に係る電力供給回路100は、図1に示すように、実装基板1と、実装基板1上に配置された半導体スイッチング素子10と、実装基板1上に配置され、半導体スイッチング素子10の主電極間に接続される受動部品20・30と、半導体スイッチング素子10と受動部品20・30によって構成される電流導通ループ18内に配置され、実装基板1に開口された実装基板開口部8と、半導体スイッチング素子10のスイッチングによって電流導通ループ18内に発生する磁束Φの変化を抑制する局所シールド手段とを備える。 Power supply circuit 100 according to the first embodiment, as shown in FIG. 1, the mounting substrate 1, a semiconductor switching element 10 disposed on the mounting substrate 1 is disposed on the mounting substrate 1, a semiconductor switching and passive components 20, 30 connected between the main electrode of the element 10 is arranged in the composed current conducting loop 18 by the semiconductor switching element 10 and passive components 20, 30, opened in the mounting substrate 1 is mounted board opening a part 8, and a suppressing local shielding means a change in the magnetic flux Φ generated in the current conducting loop 18 by the switching of the semiconductor switching element 10.

局所シールド手段は、電流導通ループ18の上部に配置される。 Local shielding means is disposed on top of the current conducting loop 18. 局所シールド手段の材質などについては、後述する。 For such a material of local shielding means it will be described later.

実装基板1は、例えば、プリント回路基板(PCB:Printed Circuit Board)で形成可能である。 Mounting the substrate 1 is, for example, a printed circuit board (PCB: Printed Circuit Board) can be formed in.

半導体スイッチング素子10は、アクティブ素子であり、例えば、MOSトランジスタ、バイポーラトランジスタなどで構成可能である。 The semiconductor switching element 10 is an active element, for example, MOS transistors can be configured by a bipolar transistor. 図1の例では、ソース端子S1・S2・S3、ドレイン端子D1・D2・D3・D4、ゲート端子Gを備える。 In the example of FIG. 1, the source terminal S1 · S2 · S3, the drain terminal D1 · D2 · D3 · D4, a gate terminal G.

受動部品は、一般的には、ダイオード、キャパシタ、インダクタ、抵抗などで構成可能である。 Passive components is generally a diode, is configurable capacitor, an inductor, resistor or the like. 図1の例では、受動部品20は、ダイオード(D)で構成され、受動部品30は、キャパシタ(C)で構成される。 In the example of FIG. 1, the passive component 20 is composed of a diode (D), the passive component 30 is comprised of a capacitor (C).

実装基板1上には、図1に示すように、基板電極41・42・43が配置されている。 On the mounting substrate 1, as shown in FIG. 1, the substrate electrode 41, 42, 43 are arranged. 図1に示す例では、基板電極41と基板電極42間には、ダイオード(D)20が配置され、基板電極42と基板電極43間には、キャパシタ(C)30が配置され、基板電極41と基板電極43間には、MOSトランジスタ10が配置されている。 In the example shown in FIG. 1, between the substrate electrode 41 and the substrate electrodes 42 are arranged diode (D) 20 is, between the substrate electrode 42 and substrate electrode 43, a capacitor (C) 30 is disposed, the substrate electrode 41 the between the substrate electrode 43, MOS transistor 10 is disposed. また、実装基板1には、接地点GNDが形成され、基板電極43に接続される。 Further, the mounting board 1, the ground terminal GND is formed, is connected to the substrate electrode 43.

さらに詳細に接続関係を説明する。 Further illustrating the connection relationship in detail. MOSトランジスタ10のドレイン端子D1・D2・D3・D4は基板電極41に接続され、ソース端子S1・S2・S3は基板電極43に接続される。 The drain terminal D1 · D2 · D3 · D4 of the MOS transistor 10 is connected to the substrate electrode 41, the source terminal S1 · S2 · S3 is connected to the substrate electrode 43. ダイオード20のアノード端子Aは基板電極41に接続され、カソード端子Kは基板電極42に接続される。 An anode terminal A of the diode 20 is connected to the substrate electrode 41, cathode terminal K is connected to the substrate electrode 42. キャパシタ30のキャパシタ端子C1は基板電極42に接続され、キャパシタ30のキャパシタ端子C2は基板電極43に接続される。 Capacitor terminal C1 of the capacitor 30 is connected to the substrate electrode 42, the capacitor terminals C2 of the capacitor 30 is connected to the substrate electrode 43.

MOSトランジスタ10のドレイン端子D1・D2・D3・D4とダイオード20のアノード端子Aは、接続点N TDにおいて基板電極41に共通接続され、ダイオード20のカソード端子Kとキャパシタ30のキャパシタ端子C1は、接続点N DCにおいて基板電極42に共通接続され、キャパシタ30のキャパシタ端子C2とMOSトランジスタ10のソース端子S1・S2・S3は、接続点N BGにおいて実装基板1の接地点GNDと同電位の基板電極43と共通接続される。 The anode terminal A of the drain terminal D1 · D2 · D3 · D4 and the diode 20 of the MOS transistor 10 is commonly connected to the substrate electrode 41 at the connection point N TD, capacitor terminal C1 of the cathode terminal K and the capacitor 30 of diode 20, at the connection point N DC are commonly connected to the substrate electrode 42, the substrate of the source terminal S1 · S2 · S3 of the capacitor terminals C2 and the MOS transistor 10 of the capacitor 30, the ground node GND and the potential of the mounting substrate 1 at a connection point N BG It is commonly connected to the electrode 43.

(バックグラウンドノイズおよびEMI) (Background noise and EMI)
図1に対応する模式的回路構成は、図2に示すように表される。 Schematic circuit configuration corresponding to FIG. 1 is expressed as shown in FIG. 第1の実施の形態に係る電力供給回路100においては、図2に示すように、MOSトランジスタと、MOSトランジスタのドレイン端子Dとソース端子S間に接続されたダイオードDおよびキャパシタCによって、電流導通ループCL1、CL2が形成される。 In the power supply circuit 100 according to the first embodiment, as shown in FIG. 2, a MOS transistor, by connecting a diode D and a capacitor C between the drain terminal D and the source terminal S of the MOS transistor, current conducting loop CL1, CL2 are formed. MOSトランジスタのゲート端子Gには、MOSトランジスタをオン/オフするための入力電圧V inが供給される。 The gate terminal G of the MOS transistor, the input voltage V in for turning on / off the MOS transistor is supplied. キャパシタCの両端からは出力電圧V outが得られる。 From both ends of the capacitor C the output voltage V out is obtained. MOSトランジスタのドレイン端子D・ソース端子S間の導通電流の向きに応じて、電流導通ループCL1、CL2に高周波スイッチング電流が導通し、この高周波スイッチング電流によって、磁束Φが発生する。 According to the direction of the conduction current between the drain terminal D · source terminal S of the MOS transistors, high-frequency switching currents are conducted current conducting loop CL1, CL2, by the high frequency switching current, a magnetic flux Φ is generated. この磁束Φが高周波的に変化することによって、広帯域のバックグラウンドノイズやEMIが発生する。 By this magnetic flux Φ varies high frequency background noise and EMI broadband occurs. ここで、バックグラウンドノイズとは、信号のかげに現れる連続性雑音のことで、背景雑音ともいい、ある信号を対象として考える場合、その信号がないときの全ての周波数帯域にわたる雑音成分をいう。 Here, the background noise and, by continuous noise appearing in signals of the shadow, also called background noise, when considering some signals as a target refers to a noise component over all frequency bands when no signal.

第1の実施の形態に係る電力供給回路におけるMOSFETの逆方向スイッチング動作における逆方向回復時間t rrは、図4に示すように、MOSFETの導通電流が遮断され、逆方向回復電流が発生する過渡現象において、逆方向回復電流の10%〜90%の変化時間として定義される。 Reverse recovery time t rr the reverse switching operation of the MOSFET in the power supply circuit according to the first embodiment, as shown in FIG. 4, the conduction current of the MOSFET is interrupted, the reverse recovery current is generated transient in phenomenon is defined as 10% to 90% of the change time of the reverse recovery current. バックグラウンドノイズやEMIは、特に、MOSFETの逆方向回復時間t rrにおいて発生する。 Background noise and EMI is particularly generated in the reverse recovery time t rr of the MOSFET.

第1の実施の形態に係る電力供給回路によれば、MOSトランジスタとダイオードDおよびキャパシタCからなる電流導通ループCL1、CL2に対して、必要最低限の局所シールド手段を配置することによって、バックグラウンドノイズやEMIの効率的な低減化が可能である。 According to the power supply circuit according to the first embodiment, with respect to current conducting loop CL1, CL2 consisting MOS transistor and a diode D and a capacitor C, by placing the minimum of local shielding means, background it is possible to perform efficient reduction of noise and EMI.

(昇圧回路) (Step-up circuit)
第1の実施の形態に係る電力供給回路100を用いて実現した昇圧回路の模式的回路構成は、図3に示すように、MOSトランジスタ10と、MOSトランジスタ10のドレイン端子Dと直流電圧V DDとの間に接続されたインダクタLと、MOSトランジスタのドレイン端子Dとソース端子S間に接続されたダイオードDおよびキャパシタCによって構成される。 Schematic circuit configuration of a booster circuit which is implemented using a power supply circuit 100 according to the first embodiment, as shown in FIG. 3, the MOS transistor 10, the MOS transistor 10 the drain terminal D and the DC voltage V DD It constructed an inductor L connected between by connected diodes D and a capacitor C between the drain terminal D and the source terminal S of the MOS transistor with. 出力電圧V outはダイオードDのカソード端子KとキャパシタCのキャパシタ端子C1の接続点N DCにおいて得ることができる。 Output voltage V out can be obtained at a connection point N DC capacitor terminal C1 of the cathode terminal K and the capacitor C of the diode D. 出力電圧V outからは、直流電圧V DDから昇圧された直流電圧を得ることができる。 From the output voltage V out, it is possible to obtain the boosted DC voltage from the DC voltage V DD.

また、第1の実施の形態に係る電力供給回路を実装回路基板1上に配置した例を示す模式図は、図5に示すように表される。 Further, schematic view showing an example in which the power supply circuit on the mounting circuit board 1 according to the first embodiment is expressed as shown in FIG. 図5において、L1×L2は、第1の実施の形態に係る電力供給回路100の配置寸法であり、例えば、約1cm×約1cmである。 In FIG. 5, L1 × L2 is a layout size of the power supply circuit 100 according to the first embodiment, for example, from about 1 cm × about 1 cm.

(局所シールド領域) (Local shield region)
第1の実施の形態に係る電力供給回路100の配置実施事例1において、局所シールド領域を説明する模式的平面パターン構成は、図6に示すように表される。 In the arrangement embodiment Case 1 of the power supply circuit 100 according to the first embodiment, schematic planar pattern configuration describing a local shielding region is expressed as shown in FIG. また、第1の実施の形態に係る電力供給回路の配置実施事例2において、局所シールド領域を説明する模式的平面パターン構成は、図7に示すように表される。 Further, in the arrangement embodiment Case 2 of the power supply circuit according to the first embodiment, schematic planar pattern configuration describing a local shielding region is expressed as shown in FIG.

局所シールド手段は、図6および図7に示すように、半導体スイッチング素子10と受動部品20・30によって構成される電流導通ループ18の最外郭ループ2の上部に配置されていても良い。 Local shielding means, as shown in FIGS. 6 and 7, may be disposed on top of the outermost loop 2 consists current conducting loop 18 by the semiconductor switching element 10 and passive components 20, 30.

また、図6および図7に示すように、局所シールド手段は、実装基板開口部1と最外郭ループ2との中間ループ4の上部に配置されていても良い。 Further, as shown in FIGS. 6 and 7, the local shielding means may be disposed over the intermediate loop 4 between the mounting board opening 1 and the outermost loop 2.

また、図6および図7に示すように、局所シールド手段は、実装基板開口部8を囲む最小ループ6の上部に配置されていても良い。 Further, as shown in FIGS. 6 and 7, the local shielding means may be disposed on top of the minimum loop 6 surrounding the mounting substrate opening 8.

最小ループ6は、図6および図7に示すように、実装基板開口部8を最近接で囲む領域である。 Minimum loop 6, as shown in FIGS. 6 and 7, a region surrounding the mounting substrate opening 8 at the closest.

最外郭ループ2は、図6および図7に示すように、半導体スイッチング素子(TR)10−ダイオード(D)20−キャパシタ(C)30−実装基板開口部8よりも、例えば、約1mm以上大きい領域の最外郭を囲む領域である。 Outermost loop 2, as shown in FIGS. 6 and 7, the semiconductor switching element (TR) 10- diodes (D) 20- than capacitor (C) 30- mounting substrate opening 8, for example, greater than about 1mm is a region surrounding the outermost regions.

中間ループ4は、図6および図7に示すように、最小ループ6と最外郭ループ2の中間領域である。 Intermediate loop 4, as shown in FIGS. 6 and 7, an intermediate region of minimum loop 6 and outermost loop 2.

(局所シールド手段) (Local shielding means)
第1の実施の形態に係る電力供給回路100の配置実施事例1において、局所シールド領域に金属板12・14・16をそれぞれ配置してバックグラウンドノイズやEMIの低減を実現した例は、図8に示すように表される。 In the arrangement embodiment Case 1 of the power supply circuit 100 according to the first embodiment, an example which realizes the reduction of background noise and EMI respectively placed a metal plate 12, 14, 16 in the local shielding region, 8 It is expressed as shown in.

図8に示すように、金属板12を最外郭ループ2上に配置しても良い。 As shown in FIG. 8, it may be arranged a metal plate 12 on the outermost loop 2. 金属板12を最外郭ループ2上に配置したバックグラウンドノイズやEMIの低減レベルは、約20dBである。 Background noise and EMI reduction levels arranged a metal plate 12 on the outermost loop 2 is about 20 dB.

また、図8に示すように、金属板14を中間ループ4上に配置しても良い。 Further, as shown in FIG. 8, it may be arranged a metal plate 14 to the intermediate loop 4. 金属板14を中間ループ4上に配置したバックグラウンドノイズやEMIの低減レベルは、約10dBである。 Background noise and EMI reduction level of arranging the metal plate 14 on the intermediate loop 4 is about 10 dB.

また、図8に示すように、金属板16を最小ループ6上に配置しても良い。 Further, as shown in FIG. 8, it may be arranged a metal plate 16 on the minimum loop 6. 金属板16を最小ループ6上に配置したバックグラウンドノイズやEMIの低減レベルは、約10dBである。 Background noise and EMI reduction level of arranging the metal plate 16 on the minimum loop 6 is about 10 dB.

これらの金属板12・14・16は、個別に配置してもよく、或いはいくつかを組み合わせて配置しても良い。 These metal plates 12, 14, 16 may be arranged in combination may be arranged individually, or several.

また、これらの金属板12・14・16は、電力供給回路100を構成する回路部品などとの短絡を防止するため、絶縁層若しくはエアギャップなどを介して配置される。 These metal plates 12, 14, 16, in order to prevent a short circuit and the like circuit components constituting the power supply circuit 100 is arranged via a dielectric layer or air gap.

金属板12・14・16は、Cuフォイル、Cu板、ステンレスフォイル、ステンレス板、およびFe板の内、いずれか1つ若しくはこれらの組み合わせで形成可能である。 The metal plate 12, 14, 16, Cu foil, Cu plate, a stainless foil, a stainless steel plate, and of the Fe plate can be formed by any one or combination of these.

第1の実施の形態に係る電力供給回路の配置実施事例1において、実装基板開口部8にリード線50・52・54を配置してバックグラウンドノイズやEMIの低減を実現した例は、図9に示すように表される。 In the arrangement embodiment Case 1 of the power supply circuit according to the first embodiment, an example which realizes the reduction of background noise and EMI by placing the lead wire 50, 52, 54 to the mounting substrate opening 8, 9 It is expressed as shown in. 実装基板開口部8にリード線50・52・54を配置したバックグラウンドノイズやEMIの低減レベルは、約10dBである。 Background noise and EMI reduction level of arranging the mounting leads 50, 52, 54 to the substrate opening 8 is about 10 dB. これらのリード線50・52・54は、個別に配置してもよく、或いはいくつかを組み合わせて配置しても良い。 These leads 50, 52, 54 may be arranged by combining well, or some be arranged separately.

また、これらのリード線50・52・54は、電力供給回路100を構成する回路部品などとの短絡を防止するため、絶縁層若しくはエアギャップなどを介して配置される。 These leads 50, 52, 54, in order to prevent a short circuit and the like circuit components constituting the power supply circuit 100 is arranged via a dielectric layer or air gap.

第1の実施の形態に係る電力供給回路100の配置実施事例1において、局所シールド領域に金属板12・14・16を配置するとともに、複数点アースによりバックグラウンドノイズやEMIの低減を実現した例は、図10に示すように表される。 In the arrangement embodiment Case 1 of the power supply circuit 100 according to the first embodiment, with disposing the metal plate 12, 14, 16 in the local shield region, to achieve a reduction of the background noise and EMI by multiple points ground example It is expressed as shown in FIG. 10.

最外郭ループ2・中間ループ4・最小ループ6からなる局所シールド領域に、局所シールド手段として金属板12・14・16を配置するとともに、図10に示すように、単一の接地点若しくは複数の接地点を有していても良い。 Topical shield region consisting outermost loop 2, intermediate loops 4 and minimum loop 6, together with arranging the metal plate 12, 14, 16 as local shielding means, as shown in FIG. 10, a single ground point or a plurality of it may have a grounding point. すなわち、図10に示すように、第1接地点G11・G12・G13のみを配置してもよく、第1接地点G11・G12・G13および第2接地点G21・G22・G23の両方を配置しても良い。 That is, as shown in FIG. 10, may be only the first grounding point G11 · G12 · G13 arranged, both the first grounding point G11 · G12 · G13 and the second ground point G21 · G22 · G23 arranged and it may be. ここで、第1接地点G11・G12・G13はオーミック接続される必要があるが、第2接地点G21・G22・G23はオーミック接続の有無は問わない。 Here, the first ground point G11 · G12 · G13 need to be ohmically connected, a second ground point G21 · G22 · G23 is no limitation on the presence or absence of ohmic contact. 図10においても金属板12・14・16は個別に配置してもよく、或いはいくつかを組み合わせて配置しても良い。 The metal plate 12, 14, 16 also in FIG. 10 may be disposed separately, or may be arranged by combining some. また、金属板12・14・16は、電力供給回路100を構成する回路部品などとの短絡を防止するため、絶縁層若しくはエアギャップなどを介して配置される点は前述の通りである。 Further, the metal plate 12, 14, 16, in order to prevent a short circuit and the like circuit components constituting the power supply circuit 100, a point is as previously described that is arranged via a dielectric layer or air gap.

また、第1の実施の形態に係る電力供給回路100の配置実施事例1において、実装基板開口部8にリード線50・52・54を配置するとともに、複数点アースによりバックグラウンドノイズやEMIの低減を実現した例は、図11に示すように表される。 Further, in the arrangement embodiment Case 1 of the power supply circuit 100 according to the first embodiment, with disposing the lead wire 50, 52, 54 to the mounting substrate opening 8, reducing background noise and EMI by multiple points ground example of realizing a is expressed as shown in FIG. 11.

最小ループ6からなる局所シールド領域に、局所シールド手段としてリード線50・52・54を配置するとともに、図11に示すように、単一の接地点若しくは複数の接地点を有していても良い。 Topical shield region consisting of minimum loop 6, while placing the lead wire 50, 52, 54 as local shielding means, as shown in FIG. 11, it may have a single grounding point or a plurality of ground points . すなわち、図11に示すように、第1接地点G11・G12・G13のみを配置してもよく、第1接地点G11・G12・G13および第2接地点G21・G22・G23の両方を配置しても良い。 That is, as shown in FIG. 11, may be only the first grounding point G11 · G12 · G13 arranged, both the first grounding point G11 · G12 · G13 and the second ground point G21 · G22 · G23 arranged and it may be. ここで、第1接地点G11・G12・G13はオーミック接続される必要があるが、第2接地点G21・G22・G23はオーミック接続の有無は問わない。 Here, the first ground point G11 · G12 · G13 need to be ohmically connected, a second ground point G21 · G22 · G23 is no limitation on the presence or absence of ohmic contact. 図11においてもリード線50・52・54は、個別に配置してもよく、或いはいくつかを組み合わせて配置しても良い。 Figure leads 50, 52, 54 even at 11, may be arranged by combining well, or some be arranged separately. また、リード線50・52・54は、電力供給回路100を構成する回路部品などとの短絡を防止するため、絶縁層若しくはエアギャップなどを介して配置される。 Further, lead wires 50, 52, 54, in order to prevent a short circuit and the like circuit components constituting the power supply circuit 100 is arranged via a dielectric layer or air gap.

第1の実施の形態に係る電力供給回路によれば、システム全体を囲っていた金属シールドBOX(例えば、約3cm×約5cm×約1cm)を、例えば、約1cm×約1cm×約30μmの金属板または約1cm×約1μmφのリード線で代用が可能となった。 According to the power supply circuit according to the first embodiment, the metal shield BOX had surrounded the entire system (for example, about 3 cm × about 5 cm × about 1 cm), for example, of about 1 cm × about 1 cm × about 30μm metal substitute lead plate or about 1 cm × about 1μmφ became possible.

第1の実施の形態に係る電力供給回路によれば、スイッチングによって省電力を図る例えば、約数10mAから約数100A程度の電力供給回路に適用可能である。 According to the power supply circuit according to the first embodiment, for example, reduce power by switching, it is applicable from about a few 10mA power supply circuit of about a few 100A.

第1の実施の形態に係る電力供給回路によれば、EMIのメカニズムをデバイス1個の内部までモデル化し、半導体スイッチング素子と受動部品からなる電流導通ループに対して、必要最低限の局所シールド手段を配置することによって、バックグラウンドノイズやEMIを効率的に低減することができる。 According to the power supply circuit according to the first embodiment, by modeling the EMI mechanism until the internal device 1, with respect to current conducting loop consisting of semiconductor switching elements and passive components, require minimum local shielding means by placing the can reduce the background noise and EMI efficiently.

(変形例) (Modification)
第1の実施の形態の変形例に係る電力供給回路100の模式的平面パターン構成は、図12に示すように表される。 Schematic plane pattern configuration of the power supply circuit 100 according to a modification of the first embodiment is expressed as shown in FIG. 12. 第1の実施の形態の変形例に係る電力供給回路100においては、最外郭ループ2に局所シールド手段を配置する上で、半導体スイッチング素子10に局所シールド手段を内蔵する例であり、以下の平面リード型と隣接リード型がある。 In the power supply circuit 100 according to a modification of the first embodiment, in order to place the local shielding means in the outermost loop 2, an example of a built-in local shielding means to the semiconductor switching element 10, following a plane there is a lead type and the adjacent lead type. その他の構成は第1の実施の形態と同様であるため、重複説明は省略する。 The other configuration is the same as in the first embodiment, description will not be repeated.

―平面リード型構造― - plane lead type structure -
第1の実施の形態の変形例に係る電力供給回路において、平面リード電極60を有する半導体スイッチング素子10の模式的平面パターン構成は、図13に示すように表される。 A power supply circuit according to a modification of the first embodiment, a schematic plane pattern configuration of the semiconductor switching element 10 having a flat lead electrode 60 is expressed as shown in FIG. 13. ここで、平面リード電極60は、例えば、ニッケル鉄合金などで形成することができる。 Here, the planar lead electrode 60 may be formed such as a nickel-iron alloy.

第1の実施の形態の変形例に係る電力供給回路100においては、局所シールド手段は、図13に示すように、半導体スイッチング素子10の主電極の一方に接続され、最外郭ループ2の上部に折り曲げて配置された平面リード電極60を備える。 In the power supply circuit 100 according to a modification of the first embodiment, the local shielding means, as shown in FIG. 13, is connected to one main electrode of the semiconductor switching element 10, on top of the outermost loop 2 comprising a flat lead electrode 60 disposed by bending. 具体的に、半導体スイッチング素子10のソース端子S1・S2・S3の内、例えばソース端子S3と端子Eで接続された平面リード電極60を最外郭ループ2の上部に折り曲げて配置することによって、最外郭ループ2に局所シールド手段を配置することができる。 Specifically, among the source terminal S1 · S2 · S3 of the semiconductor switching element 10, for example, by placing folded flat lead electrode 60 connected at the source terminal S3 and the terminal E on the top of the outermost loop 2, the outermost it can be arranged locally shielding means in the outer loop 2.

―隣接リード型構造― - adjacent lead type structure -
第1の実施の形態の変形例に係る電力供給回路において、隣接リード電極70を有する半導体スイッチング素子10の模式的平面パターン構成は、図14(a)に示すように表され、図14(a)の具体的な平面パターン構成は、図14(b)に示すように表される。 A power supply circuit according to a modification of the first embodiment, a schematic plane pattern configuration of the semiconductor switching element 10 having adjacent lead electrodes 70 is expressed as shown in FIG. 14 (a), FIG. 14 (a specific plane pattern configuration of a) is expressed as shown in FIG. 14 (b).

第1の実施の形態の変形例に係る電力供給回路においては、局所シールド手段は、図14(a)および図14(b)に示すように、半導体スイッチング素子10の主電極の一方に接続され、実装基板開口部8の上部に配置された隣接リード電極70を備える。 In the power supply circuit according to a modification of the first embodiment, the local shielding means, as shown in FIG. 14 (a) and FIG. 14 (b), the connected to one main electrode of the semiconductor switching element 10 provided adjacent lead electrodes 70 disposed on top of the mounting substrate opening 8. 製品形態において、接地点GNDに接続されるソース端子S1・S2・S3のリードに相当する部分とアイランド部分を切断しない共有領域の隣接リード電極70とし、実装基板開口部8を覆う形状とする。 In product form, the adjacent lead electrodes 70 of the shared area that does not cut the partial and the island portion corresponding to the lead of the source terminal S1 · S2 · S3 which is connected to the ground point GND, a shape to cover the mounting substrate opening 8.

(実装構造) (Mounting structure)
第1の実施の形態に係る電力供給回路100の実装構造の模式的断面構造は、図15に示すように表される。 Schematic cross section of a mounting structure of the power supply circuit 100 according to the first embodiment is expressed as shown in FIG. 15. 図15において、実装基板は、接地電極層82を上下に挟む絶縁層80からなり、この実装基板上に、半導体スイッチング素子10、キャパシタ30などが配置される。 15, the mounting substrate is made of an insulating layer 80 which sandwich the ground electrode layer 82 vertically, in the mounting substrate, the semiconductor switching element 10, such as a capacitor 30 is arranged. 接地点GNDは、接地電極層84で表されている。 Ground point GND is represented by the ground electrode layer 84.

第1の実施の形態の変形例に係る電力供給回路100である平面リード型構造や隣接リード型構造も、図15と同様に、実装可能である。 Planar leads structure and adjacent the lead structure is a power supply circuit 100 according to a modification of the first embodiment also, similarly to FIG. 15, can be implemented.

―反転リード型― - inverted read type -
第1の実施の形態に係る電力供給回路100の実装構造として、反転リード型の模式的断面構造は、図16に示すように表される。 As a mounting structure of the power supply circuit 100 according to the first embodiment, a schematic cross-sectional structure of the inverted read type is expressed as shown in FIG. 16. 図16において、実装基板は、接地電極層82を上下に挟む絶縁層80からなり、この実装基板上に絶縁層88を介して半導体スイッチング素子10が配置される。 16, the mounting substrate is made of an insulating layer 80 which sandwich the ground electrode layer 82 in the vertical direction, the semiconductor switching element 10 is disposed through an insulating layer 88 on the mounting substrate. また、この実装基板上にキャパシタ30などが配置される。 Further, such as a capacitor 30 is disposed in the mounting substrate. 半導体スイッチング素子10は、実装基板上に、反転リード構造に実装されている。 The semiconductor switching element 10, on the mounting substrate is mounted on the inverted lead structure. すなわち、半導体スイッチング素子10は、ピン配置は図15と同様のまま、ダイボンディング領域は、フレーム86の裏側に配置される。 That is, the semiconductor switching element 10, the pin arrangement remains the same as FIG. 15, the die bonding region is disposed on the rear side of the frame 86. 接地電極層84で表される接地点GNDもフレーム86の裏側に配置される。 Ground point GND represented by the ground electrode layer 84 is also disposed on the back side of the frame 86. 第1の実施の形態の変形例に係る電力供給回路100である平面リード型構造や隣接リード型構造も、図16と同様に、実装可能である。 Planar leads structure and adjacent the lead structure is a power supply circuit 100 according to a modification of the first embodiment also, similarly to FIG. 16, can be implemented.

本発明によれば、バックグラウンドノイズやEMIの効率的な低減が可能な電力供給回路を提供することができる。 According to the present invention, it is possible to efficiently reduce background noise and EMI is to provide a power supply circuit capable.

(その他の実施の形態) (Other embodiments)
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。 As described above, has been described by the embodiments, the description and drawings that configure part of this disclosure should not be understood as limiting the invention. この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。 Various alternative embodiments to those skilled in the art from this disclosure, examples and operational techniques will be apparent.

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。 Thus, the present invention of course includes a case in various embodiments which are not described. したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 Accordingly, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

本発明の電力供給回路は、スイッチングによって省電力を図る電力供給回路として、ACDC電源、DCDC電源、LEDドライバ(照明、ヘッドライト、バックライト)などの幅広い分野に適用可能である。 Power supply circuit of the present invention, as a power supply circuit to reduce the power consumption by the switching, ACDC power supply, DCDC power supply, LED driver (illumination, headlights, backlight) is applicable to a wide range of fields, such as.

1…実装回路基板2…最外郭ループ4…中間ループ6…最小ループ8…実装基板開口部10…半導体スイッチング素子(MOSトランジスタ) 1 ... mounting circuit board 2 ... outermost loop 4 ... intermediate loop 6 ... minimum loop 8 ... mounting substrate opening 10 ... semiconductor switching element (MOS transistor)
12、14、16…局所シールド手段(金属板) 12, 14, 16 ... local shield means (metal plate)
18、LC1、LC2…電流導通ループ20…受動部品(ダイオード) 18, LC1, LC2 ... current conducting loop 20 ... passive components (diodes)
30…受動部品(キャパシタ) 30 ... passive components (capacitors)
41、42、43…基板電極50、52、54…局所シールド手段(リード線) 41, 42, 43 ... substrate electrode 50, 52, 54 ... local shielding means (leads)
60…局所シールド手段(平面リード電極) 60 ... local shielding means (planar lead electrode)
70…局所シールド手段(隣接リード電極) 70 ... local shielding means (adjacent lead electrodes)
80、88…絶縁層82、84…接地電極層86…フレーム100…電力供給回路G11、G12、G13…第1接地(アース)点G21、G22、G23…第2接地(アース)点Φ…磁束 80, 88: insulating layer 82, 84 ... ground electrode layer 86 ... frame 100 ... power supply circuit G11, G12, G13 ... first ground (earth) point G21, G22, G23 ... second ground (earth) point [Phi ... flux

Claims (12)

  1. 実装基板と、 And the mounting substrate,
    前記実装基板上に配置され、スイッチングにより電流の方向が変化する半導体スイッチング素子と、 Disposed on the mounting substrate, the semiconductor switching element the direction of the current changes due to switching,
    前記半導体スイッチング素子に接続され、前記半導体スイッチング素子と共に、前記半導体スイッチング素子のスイッチングによって電流の方向が変化する電流導通ループを形成する、前記実装基板上に配置された受動部品と、 Connected to said semiconductor switching element, together with the semiconductor switching element, and a passive component, wherein forming the current conducting loop the direction of current flow is changed by the switching of the semiconductor switching elements, which are disposed on the mounting substrate,
    前記電流導通ループの電流の方向の変化によって前記電流導通ループ内に発生する磁束を局所シールドするとともに、前記電流導通ループより小さい局所シールド手段と を備え、 With locally shielding the magnetic flux generated in the current conductive loop by the direction of the change in current of the current conducting loop, and a small local shielding means from the current conductive loop,
    前記局所シールドは平面視において、前記半導体スイッチング素子の全体を重ねず、前記半導体スイッチング素子の一部分だけを重ねることを特徴とする電力供給回路。 The local shield in a plan view, said without overlapping the entire semiconductor switching element, said semiconductor power supply circuit, characterized in that overlapping only a portion of the switching element.
  2. 前記局所シールド手段は、前記電流導通ループ内に配置されるとともに、前記実装基板に開口された実装基板開口部よりも大きい領域に配置されることを特徴とする請求項1に記載の電力供給回路。 The local shielding means, said while being placed within the current conducting loop, the power supply circuit according to claim 1, characterized in that it is arranged in the region greater than the mounting mounting board opening formed in the substrate .
  3. 前記受動部品はキャパシタを有し、前記局所シールドは平面視において、前記キャパシタの全体を重ねず、前記キャパシタの一部分だけを重ねることを特徴とする請求項1または請求項2に記載の電力供給回路。 The passive components includes a capacitor, the local shield in a plan view, without overlapping the entirety of the capacitor, the power supply circuit according to claim 1 or claim 2, wherein the overlapping only a portion of the capacitor .
  4. 前記受動部品はダイオードを有し、前記局所シールドは平面視において、前記ダイオードの全体を重ねず、前記ダイオードの一部分だけを重ねることを特徴とする請求項1〜請求項3のいずれか1項に記載の電力供給回路。 The passive components includes a diode, in the local shield plan view, without overlapping the entirety of the diode, to any one of claims 1 to 3, wherein the overlapping only a portion of the diode power supply circuit according.
  5. 前記局所シールド手段は、金属板であることを特徴とする請求項1または請求項2に記載の電力供給回路。 The local shielding means, the power supply circuit according to claim 1 or claim 2, characterized in that a metal plate.
  6. 前記局所シールド手段は、リード線であることを特徴とする請求項1または請求項2に記載の電力供給回路。 The local shielding means, the power supply circuit according to claim 1 or claim 2, characterized in that a lead wire.
  7. 前記金属板は、Cuフォイル、Cu板、ステンレスフォイル、ステンレス板、およびFe板の内、いずれか1つ若しくは組み合わせで形成されたことを特徴とする請求項5に記載の電力供給回路。 The metal plate, Cu foil, Cu plate, a stainless foil, a stainless steel plate, and of the Fe plate, the power supply circuit according to claim 5, characterized in that it is formed by any one or combination.
  8. 前記局所シールド手段は、単一の接地点若しくは複数の接地点を有することを特徴とする請求項1〜7のいずれか1項に記載の電力供給回路。 The local shielding means, the power supply circuit according to claim 1, characterized in that it comprises a single grounding point or a plurality of ground points.
  9. 前記局所シールド手段は、前記半導体スイッチング素子の主電極の一方に接続され、前記電流導通ループの上部に折り曲げて配置された平面リード電極を備えることを特徴とする請求項1または請求項2に記載の電力供給回路。 The local shielding means is connected to said one main electrode of the semiconductor switching element, according to claim 1 or claim 2, characterized in that it comprises a planar lead electrode disposed folded above the current conducting loop power supply circuit.
  10. 前記局所シールド手段は、前記半導体スイッチング素子の主電極の一方に接続され、前記電流導通ループの上部に配置された隣接リード電極を備えることを特徴とする請求項1または請求項2に記載の電力供給回路。 The local shielding means is connected to said one main electrode of the semiconductor switching element, the power of claim 1 or claim 2, characterized in that it comprises adjacent lead electrode disposed on the top of the current conducting loop supply circuit.
  11. 前記半導体スイッチング素子は、前記実装基板上に、反転リード構造に実装されたことを特徴とする請求項1〜10のいずれか1項に記載の電力供給回路。 It said semiconductor switching element, on the mounting substrate, inverting the power supply circuit according to any one of claims 1 to 10, characterized in that mounted on the lead structure.
  12. 前記半導体スイッチング素子の主電極に接続されるインダクタをさらに備え、 Further comprising an inductor connected to the main electrode of the semiconductor switching element,
    前記受動部品は、ダイオードとキャパシタから構成され、 The passive component is a diode and a capacitor,
    前記インダクタと、前記半導体スイッチング素子と、前記ダイオードと、前記キャパシタによって、昇圧回路を構成したことを特徴とする請求項1〜11のいずれか1項に記載の電力供給回路。 And the inductor, and the semiconductor switching element, the diode and, by the capacitor, the power supply circuit according to any one of claims 1 to 11, characterized in that to constitute a step-up circuit.
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