JP2016225477A

JP2016225477A - Semiconductor device

Info

Publication number: JP2016225477A
Application number: JP2015110829A
Authority: JP
Inventors: 陽平大野; Yohei Ono; 修一金子; Shuichi Kaneko; 昭夫岩渕; Akio Iwabuchi; 宏憲青木; Hironori Aoki
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2015-05-29
Filing date: 2015-05-29
Publication date: 2016-12-28

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which balances inhibition of leakage current and improvement in collapse phenomenon.SOLUTION: A semiconductor device 1 comprises a nitride semiconductor layer 2, an active region 5 formed in the nitride semiconductor layer 2, an outer peripheral region 6 which surrounds the active region 5 and is formed in the nitride semiconductor layer 2, and a trench 8 arranged from a top face of the outer peripheral region 6 of the nitride semiconductor layer 2 in a depth direction of the nitride semiconductor layer 2. When viewed from above, the trench 8 is formed in a spiral form from the active region 5 side toward an exterior wall 7 side of the nitride semiconductor layer 2.SELECTED DRAWING: Figure 2

Description

本発明は、半導体装置に関し、特にトレンチを用いて素子分離をおこなう半導体装置に関する。
The present invention relates to a semiconductor device, and more particularly to a semiconductor device that performs element isolation using a trench.

従来の半導体装置の素子構造は、トレンチ（溝）を用いたものが知られている。
As a device structure of a conventional semiconductor device, one using a trench is known.

例えば、特許文献１には、ＭＯＳＦＥＴ、ＨＥＭＴ、ＳＢＤの製造工程において、トレンチによりバッファ層を空間的に分断し、素子を分離している構造が開示されている。（図３参照）
For example, Patent Document 1 discloses a structure in which a buffer layer is spatially divided by a trench and elements are separated in a manufacturing process of MOSFET, HEMT, and SBD. (See Figure 3)

特開２００９−２７２４９２号公報JP 2009-272492 A

一般的に、電流コラプス現象はリーク電流に依存することが評価結果から確認出来ている。トラップされた電子が引き抜かれるような適切な電流リークによりコラプス現象を抑制することができる。
In general, it has been confirmed from the evaluation results that the current collapse phenomenon depends on the leakage current. The collapse phenomenon can be suppressed by an appropriate current leak in which the trapped electrons are extracted.

しかしながら、従来技術は、素子を完全にトレンチで分断してしまっている為、適切なリーク電流に制御することができないという課題がある。
However, the conventional technique has a problem that the element cannot be controlled to an appropriate leak current because the element is completely divided by the trench.

従って、本発明は、上述した課題を解決するためになされたものであり、リーク電流抑制とコラプス現象改善を両立させた半導体装置を提供することを目的とする。
Accordingly, the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device that achieves both suppression of leakage current and improvement of the collapse phenomenon.

上述の課題を解決するために、本発明は、以下に掲げる構成とした。
本発明の半導体装置は、窒化物半導体層と、窒化物半導体層に形成された活性領域と、活性領域を囲み、窒化物半導体層に形成された外周領域と、窒化物半導体層の前記外周領域の上面から窒化物半導体層の深さ方向に配置された溝とを備え、平面的に見て、溝は活性領域側から窒化物半導体層の外壁側へと渦巻き状に形成されていることを特徴とする。

In order to solve the above-described problems, the present invention has the following configurations.
The semiconductor device of the present invention includes a nitride semiconductor layer, an active region formed in the nitride semiconductor layer, an outer peripheral region surrounding the active region and formed in the nitride semiconductor layer, and the outer peripheral region of the nitride semiconductor layer And a groove arranged in the depth direction of the nitride semiconductor layer from the upper surface of the nitride semiconductor layer, and when viewed in plan, the groove is formed in a spiral shape from the active region side to the outer wall side of the nitride semiconductor layer. Features.

本発明は、素子を完全にトレンチで分断しないので、リーク電流抑制とコラプス現象改善を両立させた半導体装置を提供することができる。
Since the present invention does not completely divide the element by a trench, it is possible to provide a semiconductor device that achieves both leakage current suppression and collapse phenomenon improvement.

本発明の実施例１に係る半導体装置の構造を示す平面図である。It is a top view which shows the structure of the semiconductor device which concerns on Example 1 of this invention. 本発明の実施例１に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Example 1 of this invention. 従来の半導体装置の構造を示す平面図である。It is a top view which shows the structure of the conventional semiconductor device. 本発明の変形例１に係る半導体装置の構造を示す平面拡大図である。It is a plane enlarged view which shows the structure of the semiconductor device which concerns on the modification 1 of this invention. 本発明の変形例２に係る半導体装置の構造を示す平面拡大図である。It is a plane enlarged view which shows the structure of the semiconductor device which concerns on the modification 2 of this invention.

以下、本発明を実施するための形態について、図を参照して詳細に説明する。ただし、本発明は以下の記載に何ら限定されるものではない。
DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description.

本発明の実施例１に係る半導体装置１を説明する。図１は、半導体装置１の構造を示す平面図である。図２は、半導体装置１の構造を示す断面図である。
A semiconductor device 1 according to Example 1 of the invention will be described. FIG. 1 is a plan view showing the structure of the semiconductor device 1. FIG. 2 is a cross-sectional view showing the structure of the semiconductor device 1.

図１、図２に示すように、半導体装置１は、窒化物半導体層２にアクティブエリアである活性領域５と外周領域６と端部である外壁７から成っている。
As illustrated in FIGS. 1 and 2, the semiconductor device 1 includes a nitride semiconductor layer 2 including an active region 5 that is an active area, an outer peripheral region 6, and an outer wall 7 that is an end portion.

活性領域５は、平面的に見て、窒化物半導体層２の中央部に形成されている。
The active region 5 is formed at the center of the nitride semiconductor layer 2 when viewed in plan.

外周領域６は、平面的に見て、窒化物半導体層２の外側部に、活性領域５を囲むように形成されている。
The outer peripheral region 6 is formed on the outer side of the nitride semiconductor layer 2 so as to surround the active region 5 in a plan view.

また、窒化物半導体層２は、第1の窒化物半導体層（電子走行層）３上に第1の窒化物半導体層３と格子定数の異なる第２の窒化物半導体層（電子供給層）４が積層されており、第1の窒化物半導体層３に２ＤＥＧ９が生じている。２ＤＥＧ（ＴｗｏＤｉｍｅｎｓｉｏｎａｌＥｌｅｃｔｒｏｎＧａｓ）とは、二次元電子ガスであり、半導体中で二次元状に電子が分布する状態である。
In addition, the nitride semiconductor layer 2 includes a second nitride semiconductor layer (electron supply layer) 4 having a lattice constant different from that of the first nitride semiconductor layer 3 on the first nitride semiconductor layer (electron transit layer) 3. Are stacked, and 2DEG9 is generated in the first nitride semiconductor layer 3. 2DEG (Two Dimensional Electron Gas) is a two-dimensional electron gas in which electrons are distributed two-dimensionally in a semiconductor.

溝（トレンチ）８は、窒化物半導体層２の外周領域６の上面から窒化物半導体層２の深さ方向に配置されている。
The groove (trench) 8 is arranged in the depth direction of the nitride semiconductor layer 2 from the upper surface of the outer peripheral region 6 of the nitride semiconductor layer 2.

また、溝８は、平面的に見て、２ＤＥＧ９を分断しないように活性領域５側を始点１０として、始点１０から窒化物半導体層２の外壁８側を終点１１として、終点１１へと渦巻き状に形成されている。
Further, the groove 8 has a spiral shape from the start point 10 to the end point 11 from the start point 10 to the outer wall 8 side of the nitride semiconductor layer 2 from the start point 10 to the end point 11 so as not to divide the 2DEG 9 in plan view. Is formed.

この時、始点１０と終点１１の溝８の開口幅は同じである。
At this time, the opening widths of the grooves 8 at the start point 10 and the end point 11 are the same.

また、溝８の長さは少なくとも、活性領域５を一周以上囲むことが望ましい。また、渦巻き方向は任意である。
Further, it is desirable that the length of the groove 8 surrounds the active region 5 at least once. Further, the spiral direction is arbitrary.

次に、上述の実施例１に係る半導体装置１の機能と効果について説明する。
Next, functions and effects of the semiconductor device 1 according to the first embodiment will be described.

ＭＯＳＦＥＴ、ＨＥＭＴ、ＳＢＤの製造工程において、トレンチの無い半導体装置はダイス面（荒いダイス面）がリークパスとなりリークが大きくなる傾向にある。
In the manufacturing process of MOSFET, HEMT, and SBD, in a semiconductor device without a trench, the die surface (rough die surface) tends to be a leak path and the leak tends to increase.

また、完全に２ＤＥＧを溝８で分断する構造を持つ半導体装置は、リークは少ないが電流コラプス現象が悪い傾向にある。
In addition, a semiconductor device having a structure in which 2DEG is completely divided by the groove 8 has a small leakage, but a current collapse phenomenon tends to be bad.

一般的に、電流コラプス現象は、リーク電流に依存する（相関がある）ことが確認できている。ここでの電流コラプス現象は、ＧａＮ界面に電子がトラップされることにより、直下の２ＤＥＧの濃度が低下し、ＦＥＴ動作時のオン抵抗が増加してしまう現象である。
In general, it has been confirmed that the current collapse phenomenon depends on (is correlated with) the leakage current. The current collapse phenomenon here is a phenomenon in which, when electrons are trapped at the GaN interface, the concentration of 2DEG immediately below decreases, and the on-resistance during FET operation increases.

通常、溝８を用いて素子分離を行い、活性領域（アクティブエリア）５の側面からのリークを抑制する構造が採用されている。
Usually, a structure is employed in which element isolation is performed using the groove 8 to suppress leakage from the side surface of the active region (active area) 5.

本発明は、ＧａＮＨＥＭＴ半導体素子において、２ＤＥＧを溝８を用いて完全に活性領域５と活性領域５以外（スクライブライン）を分断しないことを特徴としている。これにより、微量なリークパスを設けることができ、トラップされた電子が引き抜かれ電流コラプス現象を抑制することができる。
The present invention is characterized in that in the GaN HEMT semiconductor device, the 2DEG is not completely separated from the active region 5 and other than the active region 5 (scribe line) by using the groove 8. As a result, a very small leak path can be provided, and the trapped electrons are extracted and the current collapse phenomenon can be suppressed.

また、リークが大きすぎると半導体素子の動作上問題が発生するため、溝８長を長くすることにより抵抗成分を高め、リークを抑制することができる。
Further, if the leak is too large, a problem occurs in the operation of the semiconductor element. Therefore, by increasing the length of the groove 8, the resistance component can be increased and the leak can be suppressed.

上述のように、本発明を実施するための形態を記載したが、この開示から当業者には様々な代替実施の形態、実施例が可能であることが明らかになるはずである。
As described above, the mode for carrying out the present invention has been described. From this disclosure, it should be apparent to those skilled in the art that various alternative embodiments and examples are possible.

溝８は、始点終点の開口幅は同じとしたが、変形例１として、始点１０より終点１１の方が溝８の開口幅を大きくしてもよい。すなわち、活性領域５側の溝８の間隔は外壁７側の溝８の間隔よりも広いことになる。これによる効果は実施例１と同様な効果である。（図４参照）
The groove 8 has the same opening width at the start point and end point. However, as a first modification, the end point 11 may have a larger opening width than the start point 10. That is, the interval between the grooves 8 on the active region 5 side is wider than the interval between the grooves 8 on the outer wall 7 side. The effect by this is the same effect as Example 1. (See Figure 4)

また、変形例２として、始点１０より終点１１の方が溝８の開口幅を小さくしてもよい。すなわち、活性領域５側の溝８の間隔は外壁７側の溝８の間隔よりも狭いことになる。これによる効果は実施例１と同様な効果である。（図５参照）
As a second modification, the opening width of the groove 8 may be smaller at the end point 11 than at the start point 10. That is, the interval between the grooves 8 on the active region 5 side is narrower than the interval between the grooves 8 on the outer wall 7 side. The effect by this is the same effect as Example 1. (See Figure 5)

また、外周領域６には、溝（トレンチ）８が、窒化物半導体層２のみとしたが、窒化物半導体層２の下にシリコン等のベース基板を用いてもよい。このとき、溝８は窒化物半導体層２を貫通してもよい。これにより、ＯＯＯＯＯである。
Further, in the outer peripheral region 6, the groove (trench) 8 is only the nitride semiconductor layer 2, but a base substrate such as silicon may be used under the nitride semiconductor layer 2. At this time, the groove 8 may penetrate the nitride semiconductor layer 2. Thereby, it is OOOOOO.

１、半導体装置
２、窒化物半導体層
３、第1の窒化物半導体層（電子走行層）
４、第２の窒化物半導体層（電子供給層）
５、活性領域（アクティブエリア）
６、外周領域
７、外壁
８、溝（トレンチ）
９、２ＤＥＧ
１０、始点
１１、終点 1, semiconductor device 2, nitride semiconductor layer 3, first nitride semiconductor layer (electron transit layer)
4. Second nitride semiconductor layer (electron supply layer)
5. Active area (active area)
6, outer peripheral region 7, outer wall 8, groove (trench)
9, 2DEG
10, start point 11, end point

Claims

A nitride semiconductor layer; an active region formed in the nitride semiconductor layer; an outer peripheral region surrounding the active region and formed in the nitride semiconductor layer; and an upper surface of the outer peripheral region of the nitride semiconductor layer A groove disposed in the depth direction of the nitride semiconductor layer, and the groove is formed in a spiral shape from the active region side to the outer wall side of the nitride semiconductor layer in plan view. A semiconductor device characterized by the above.

The semiconductor device according to claim 1, wherein an interval between the grooves on the active region side is wider than an interval between the grooves on the outer wall side.

The semiconductor device according to claim 1, wherein an interval between the grooves on the active region side is narrower than an interval between the grooves on the outer wall side.

In the nitride semiconductor layer, a second nitride semiconductor layer having a lattice constant different from that of the first nitride semiconductor layer is stacked on the first nitride semiconductor layer, and the first nitride semiconductor layer is formed on the first nitride semiconductor layer. The semiconductor device according to claim 1, wherein 2DEG is generated.