JP2016213979A - 保護制御装置および保護制御システム - Google Patents

Abstract

【課題】ＳＥＵ（Single Event Upset）による誤動作を防止する。【解決手段】プロセスバスＰＢに接続された電力系統を保護するための保護制御装置４は、データ変換回路１８と、送受信データ確認回路１７とを備える。データ変換回路１８は、ＦＰＧＡ（Field-Programmable Gate Array）を含み、ＦＰＧＡによってプロセスバスＰＢに送信する送信データおよびプロセスバスＰＢから受信した受信データを通信プロトコルに従って変換する。送受信データ確認回路１７は、データ変換回路１８によるデータ変換前の送信データとデータ変換後の送信データとを比較するとともに、データ変換回路１８によるデータ変換前の受信データとデータ変換後の受信データとを比較する。【選択図】図３

Description

この発明は、プロセスバスが適用された電力系統の保護制御装置および保護制御システムに関し、ＳＥＵ（Single Event Upset）あるいはソフトエラーと称される問題の対策として好適に用いられるものである。

ＳＥＵ（Single Event Upset）あるいはソフトエラーは、アルファ線および宇宙線などの高エネルギー粒子がシリコン基板に衝突する際に発生する粒子によって生じるものであり、たとえば、メモリのビット反転などの予期できない異常を生じさせる。ＳＥＵは、大容量のＳＲＡＭ（Static Random Access Memory）で構成されたＦＰＧＡ（Field-Programmable Gate Array）でしばしば問題となる（たとえば、下記非特許文献１を参照）。

しかしながら、電力系統の保護制御装置ではこれまでＳＲＡＭベースのＦＰＧＡはほとんど用いられることはなかったのでＳＥＵが問題となることはなかった。電力系統の保護制御装置でこれまで問題となってきたエラーは、ノイズなどに起因した通信エラーである。

たとえば、特開２０１２−９５４９８号公報（特許文献１）は、デジタル保護リレー装置のＡ／Ｄ変換部から保護制御演算部へのデータ転送の際に通信エラーが発生した場合でもデータ欠落による連続性を失う危険性を低減させるデジタル保護制御装置を開示する。具体的には、毎回の通信において今回のデータ（最新データ）と前回のデータ（バックアップデータ）との２回分のデータを転送するようにする。巡回冗長検査（ＣＲＣ：Cyclic Redundancy Check）等によって通信異常が検出された場合には、次回の通信において転送されるバックアップデータ用いて保護制御演算が行われる。

特開平３−２０１６３６号公報（特許文献２）は、電力系統用ではないが、メインコントローラと当該メインコントローラに直列接続された複数のノード間での通信エラーに関するものである。この文献のメインコントローラは、各ノードから周期ごとに送信されたデータを、予め設定された複数の周期に亘って複数回比較し、比較結果が一致したときにのみ送信データを真のデータとして取り込むように構成されている。

特開２０１２−９５４９８号公報 特開平３−２０１６３６号公報

堀口他４名、「耐故障ＦＰＧＡアーキテクチャ」、情報処理学会研究報告．計算機アーキテクチャ研究会報告、社団法人情報処理学会、２０１２年７月２５日、2012-ARC-201(5)、1-8

ところで、電力用通信規格ＩＥＣ６１８５０は、プロセスバスやステーションバスの通信バスの信頼性を確保するために通信２重化を推奨しており、通信２重化の推奨規格を規定している。この推奨規格に準拠するためには、１００Ｍｂｐｓ以上の通信速度で規定されている機能を実現する通信バスインターフェースが必要となる。このような高速のインターフェースをマイコンによるソフトウエア処理で実現するのは困難なため、ＦＰＧＡを用いるのが現実的である。

しかしながら、ＦＰＧＡの場合に問題となるのがＳＥＵ（ソフトエラー）である。半導体技術の進歩でその発生確率は低下しているが、ＦＰＧＡのように大容量高密度のＳＲＡＭを含む半導体デバイスでは、依然として数Ｆｉｔ程度の確率でＳＥＵが発生する。電力系統の保護制御装置のように高度の信頼性が要求される製品では問題になる程度の確率である。

前述の特許文献１のようにＣＲＣ等の誤り検出を用いる方法では、ＳＥＵはどのメモリセルで生じるかわからないので、巡回冗長符号を付加する前の段階でＳＥＵが生じた場合には、受信側で誤り検出ができない。このため、ＳＥＵによって変化したデータを正常データとして取り扱う可能性がある。

ＦＰＧＡの中には、エラーを検出して回復する機能を有するものがある。具体的に、エラーを検出した場合には、リセット処理（プログラムの再ロード）がなされる。しかしながら、エラー検出とその後のリセット処理には数１０ｍｓ程度の時間が必要であり、その間は誤った処理でＦＰＧＡが動作する可能性があるので、電力系統の保護用としては許容できない。

前述の特許文献２のように複数回のデータを比較する方法は、通信する信号がオン／オフの２値信号では有効な方法である。しかしながら、プロセスバスのように電力系統の電流信号および電圧信号をサンプリングしたＳＶ（Sampled Value）データを送信する場合には適用できない。

この発明は上記の問題点を考慮してなされたものであり、その主たる目的は、プロセスバスが適用された電力系統用の保護制御装置において、ＳＥＵ（ソフトエラー）によって生じ得るＦＰＧＡの異常を検出することによって保護制御装置の誤動作を防止することである。

この発明は一局面においてプロセスバスに接続された電力系統を保護するための保護制御装置であって、データ変換回路と、送受信データ確認回路とを備える。データ変換回路は、ＦＰＧＡ（Field-Programmable Gate Array）を含み、ＦＰＧＡによってプロセスバスに送信する送信データおよびプロセスバスから受信した受信データをプロセスバスの通信プロトコルに従って変換する。送受信データ確認回路は、データ変換回路によるデータ変換前の送信データとデータ変換後の送信データとを比較するとともに、データ変換回路によるデータ変換前の受信データとデータ変換後の受信データとを比較する。

この発明によれば、送受信データ確認回路によって、データ変換回路を構成するＦＰＧＡにおけるＳＥＵ（ソフトエラー）の発生を監視することができるので、保護制御装置の誤動作を防止することができる。

プロセスバス適用保護制御システムの構成を示すブロック図である。 プロセスバス適用保護制御システムの他の構成例を示すブロック図である。 図１および図２のＭＵの構成を示すブロック図である。 図１および図２のＩＥＤの構成を示すブロック図である。 図３の送受信データ確認回路および通信制御回路の詳細な構成を示すブロック図である。 ＦＰＧＡの機能的構成を示すブロック図である。 図５の送受信データ確認回路の変形例の構成を示すブロックである。 図４の送受信データ確認回路および通信制御回路の詳細な構成を示すブロック図である。 図８の送受信データ確認回路の変形例の構成を示すブロックである。 図３のＭＵの変形例を示すブロック図である。 図４のＩＥＤの変形例を示すブロック図である。 実施の形態２による保護制御システムにおいて、ＩＥＤの動作を示すフローチャートである。 実施の形態３の保護制御システムにおいて、ＭＵの構成を示すブロック図である。 実施の形態４による保護制御システムにおいて、ＩＥＤにおける受信ＳＶデータとＳＶデータ比較の方法とを説明するための図である。 実施の形態４において、前回の受信データと前々回の受信データとが一致しなかった場合の処理について説明するためのフローチャートである。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［保護制御システムの全体構成］
図１は、プロセスバス適用保護制御システムの構成を示すブロック図である。図１を参照して、プロセスバス適用保護システムは、プロセスバスＰＢ（通信路５＿１，５＿２）を介して接続されたマージングユニット（ＭＵ：Merging Unit）４と、保護制御用ＩＥＤ（Intelligent Electric Device）６とを含む。この明細書では、ＭＵとＩＥＤとを総称して保護制御装置と称する。

ＭＵ４は、送電線などの線路１に設置された電流変成器（ＣＴ：Current Transformer）２と接続され、電流変成器２によって検出された線路１を流れる電流情報を取り込む。図１には図示していないが、ＭＵ４は、線路１に設置された電圧変成器（ＶＴ：Voltage Transformer）と接続され、線路１の電圧情報を取り込む場合もある。ＭＵ４は、取り込んだ電流および／または電圧の検出信号を、プロセスバスの規格で規定された一定のサンプリング周期（たとえば、４８００Ｈｚ）でデジタル変換する。以下では、アナログ・デジタル（ＡＤ：Analog to Digital）変換後の電流データおよび／または電圧データを、ＳＶ（Sampled Value）データと称する。ＭＵ４は、ＳＶデータをプロセスバスＰＢ上に出力する。

ＩＥＤ６は、プロセスバスＰＢを介してＭＵ４から受けたＳＶデータを使って保護制御演算（いわゆる、リレー演算）を実行する。ＩＥＤ６は、保護制御演算の結果、受信したＳＶデータが、ＩＥＤ６の保護範囲における系統故障時の電流および／または電圧を表していると判定するとプロセスバスＰＢに動作信号を送信する。ＭＵ４は、プロセスバスＰＢを介してＩＥＤ６から動作信号を受信すると、対応する遮断器（ＣＢ：Circuit Breaker）３に対して開放指令を出力する。

上記のようなプロセスバスＰＢを介したＭＵとＩＥＤとの間の通信の信頼性を確保するために、図１に通信路５＿１および５＿２として示すように、プロセスバスＰＢを２重化する手段が採られる。２重化の方式としてはいくつかあるが、図１では、ＩＥＣ６２４３９−３で規定されるＨＳＲ（High availability Seamless Redundancy）に従った２重化の例が示されている。ここで、通信路５＿１および５＿２の各々は、往復の通信線で構成された双方向に通信可能な伝送路を意味するものとする。一般に通信線として光ファイバが用いられる。

図１に示すように、各保護制御装置（ＭＵ４およびＩＥＤ６）は２つの入出力ポートを有する。ＭＵ４は、ＳＶデータをＭＵ−ＰＢ１ポートから通信路５＿１上に出力するとともに、同一のＳＶデータをＭＵ−ＰＢ２ポートから通信路５＿２上に出力する。一方のＳＶデータは通信路５＿１を介してＩＥＤ６のＩＥＤ−ＰＢ１ポートに到達し、他方のＳＶデータは通信路５＿２を介してＩＥＤ６のＩＥＤ−ＰＢ２ポートに到達する。ＳＶデータの受信側であるＩＥＤ６では、先着優先でデータを取得する方式が採られ、後着データは廃棄される。このように構成することで、例えば通信路５＿１が断線しても、ＭＵ４は、通信路５＿２によりＳＶデータをＩＥＤ６へ送信できる。

同様に、ＩＥＤ６は、制御信号をＩＥＤ−ＰＢ１ポートから通信路５＿１上に出力するとともに、同一の制御信号をＩＥＤ−ＰＢ２ポートから通信路５＿２上に出力する。一方の制御信号は通信路５＿１を介してＭＵ４のＭＵ−ＰＢ１ポートに到達し、他方の制御信号は通信路５＿２を介してＭＵ４のＭＵ−ＰＢ２ポートに到達する。制御信号の受信側であるＭＵ６では、先着優先で制御信号を取得する方式が採られ、後着の制御信号は廃棄される。このように構成することで、例えば通信路５＿１が断線しても、ＩＥＤ６は、通信路５＿２により制御信号をＭＵ４へ送信できる。

図２は、プロセスバス適用保護制御システムの他の構成例を示すブロック図である。図２の保護制御システムは、２台のＭＵ４Ａ，４Ｂと２台のＩＥＤ６Ａ，６ＢとがプロセスバスＰＢを介して接続された構成を示す。図２の保護制御システムもまたプロセスバスの２重化の方式としてＨＳＲを用いており、図１の構成をさらに一般化した形態を示している。

具体的には図２に示すように、複数の保護制御装置（ＭＵ４Ａ，４ＢおよびＩＥＤ６Ａ，６Ｂ）は、通信路５＿１，５＿２，５＿３，５＿４を介して環状に接続されている。図１の場合と同様に、ＭＵ４Ａ，４Ｂは、送電線などの線路に設置された電流変成器２Ａ，２Ｂとそれぞれ接続され、電流変成器２Ａ，２Ｂによって検出された線路１を流れる電流情報をそれぞれ取り込む。ＭＵ４Ａ，４Ｂは、図示しない電圧変成器とそれぞれ接続され検出された線路１の電圧情報を取り込むように構成されていてもよい。ＭＵ４Ａ，４Ｂは取り込んだ電流および／または電圧の検出信号を、プロセスバスの規格で規定された一定のサンプリング周期（たとえば、４８００Ｈｚ）でデジタル変換することによってＳＶデータを生成し、生成したＳＶデータを、プロセスバスを介してＩＤＥ６Ａ，６Ｂに送信する。この送信の際にＳＶデータが伝送される経路は２重化されている。

具体的に、たとえば、ＭＵ４ＡのＭＵ−ＰＢ１ポートから出力されたＳＶデータは、通信路５＿１、ＩＥＤ６Ａ、通信路５＿４、ＩＥＤ６Ｂ、通信路５＿３、ＭＵ４Ｂ、通信路５＿２の順に伝送してＭＵ４ＡのＭＵ−ＰＢ２ポートに到達する。同様に、ＭＵ４ＡのＭＵ−ＰＢ２ポートから出力された同一のＳＶデータは、通信路５＿２、ＭＵ４Ｂ、通信路５＿３、ＩＥＤ６Ｂ＿通信路５＿４、ＩＥＤ６Ａ、通信路５＿１の順に伝送してＭＵ４ＡのＭＵ−ＰＢ１ポートに到達する。

上記のＳＶデータの伝送において、伝送経路の途中の各保護制御装置（ＩＥＤ６Ａ，６ＢおよびＭＵ４Ａ）は、一方の入出力ポートから入力された信号を他方の入出力ポートからそのまま出力するように構成されている。さらに、送信されたＳＶデータの宛先であるＩＥＤ６Ａ，６Ｂでは、先着のＳＶデータのみが内部に取り込まれる。ＳＶデータは、プロセスバスを一巡して発信元のＭＵ４Ａに戻った時点で廃棄される。

上記のように構成することで、例えば通信路５＿１が断線しても、通信路５＿２，５＿３，５＿４を介して伝送経路によって、ＭＵ４ＡはＳＶデータをＩＥＤ６Ａ，６Ｂに送信することができる。以上は、ＭＵ４Ａ，４ＢからＩＥＤ６Ａ，６ＢにＳＶデータを伝送する場合について説明したが、ＩＥＤ６Ａ，６ＢからＭＵ４Ａ，４Ｂに遮断器３Ａ，３Ｂをそれぞれ遮断するための動作信号を伝送する場合も同様である。

［ＭＵの構成および動作−各実施の形態の共通部分の説明］
図３は、図１および図２のＭＵの構成を示すブロック図である。図３に示すように、ＭＵ４は、アナログ入力（ＡＩ：Analog Input）回路１０と、アナログ・デジタル変換器（ＡＤＣ：Analog to Digital Converter）１１と、演算処理回路１２と、ＰＢ（Process Bus）制御回路１３と、通信制御回路１４と、サンプリング制御回路１５と、デジタル出力（ＤＯ：Digital Output）回路１６と、送受信データ確認回路１７とを含む。

これらの構成のうち、送受信データ確認回路１７は、実施の形態１，２の特徴的部分である。以下では、送受信データ確認回路１７以外の、各実施の形態で共通する部分の動作についてまず説明する。送受信データ確認回路１７の動作については、図５を参照して後述する。

図３を参照して、ＡＩ回路１０は、ＣＴおよび／またはＶＴから複数の検出信号を受ける。ＡＩ回路１０は、これら複数の検出信号がそれぞれ入力される複数の変圧器、複数のアナログフィルタ、および複数のサンプルホールド回路と、マルチプレクサとを含む。各変圧器は、ＭＵ４の内部回路と外部とを絶縁するとともに、対応する検出信号を内部回路に適した電圧レベルの信号に変換（ダウンコンバート）する。アナログフィルタは、変圧器の出力を受けて検出信号に重畳された高周波ノイズ成分を除去する。サンプルホールド回路は、アナログフィルタを通過した検出信号を、サンプリング制御回路１５からのタイミング信号に従ってサンプリングして保持する。マルチプレクサは複数のサンプルホールド回路に保持された電圧を順次選択してＡＤ変換器１１に出力する。

ＡＤ変換器１１は、ＡＩ回路１０（マルチプレクサ）の出力信号をデジタルデータに変換することによってＳＶ（Sampled Value）データを生成する。

演算処理回路１２は、ＣＰＵ（Central Processing Unit)、ＲＡＭ（Random Access Memory）、およびＲＯＭ（Read Only Memory）などを含むマイクロコントローラによって構成される。演算処理回路１２は、Ａ／Ｄ変換後のＳＶデータに対して、ＡＩ回路１０に備えられたアナログ部品（変圧器およびフィルタなど）に起因した振幅誤差および位相誤差の補正演算を行う。

ＰＢ制御回路１３は、演算処理回路１２によって誤差補正されたＳＶデータに対して、プロセスバスで規定されているデータ処理を行う。具体的に、ＰＢ制御回路１３は、演算処理回路１２による演算処理後のＳＶデータを、電流変成器または電圧変成器の一次側の値に換算する。換算後のＳＶデータは、プロセスバスの規格によって規定されたデータ伝送順序で、通信制御回路１４に入力される。

通信制御回路１４は、ＭＵ４とＩＥＤ６との間での通信に用いる通信プロトコルに従って通信データを変換する。具体的に図１および図２のネットワーク構成の場合には、通信制御回路１４は、ＰＢ制御回路１３から入力されたＳＶデータをイーサネット（登録商標）上のＨＳＲプロトコルに従ってデータ変換し、変換後のシリアル信号をプロセスバスＰＢに出力する。

サンプリング制御回路１５は、ＡＩ回路１０およびＡＤ変換器１１に対してタイミング信号を出力することによって、ＡＩ回路１０およびＡＤ変換器１１におけるサンプリングのタイミングを制御している。

次に、ＩＥＤ６から動作信号（遮断器開放指令）を受けた場合のＭＵ４の内部の動作について説明する。通信制御回路１４は、ＩＥＤ６から受信した信号の宛先が自装置となっている場合に、受信信号を内部に取り込んで通信プロトコルに従って変換する（送信の場合の逆変換を行う）。ＰＢ制御回路１３は、通信制御回路１４によって変換された受信データを内部処理に適したデータ形式に変換する（ＭＵ４から外部へ信号を出力する場合の逆変換が行われる）。受信信号が動作信号（遮断器開放指令）の場合には、ＤＯ回路１６が駆動されることによって、対応する遮断器（ＣＢ）３に対して開放指令が出力される。

［ＩＥＤの構成および動作−各実施の形態の共通部分の説明］
図４は、図１および図２のＩＥＤの構成を示すブロック図である。図４に示すように、ＩＥＤ６は、通信制御回路２０と、ＰＢ制御回路２１と、演算器用ＳＶデータ蓄積回路２２と、保護制御演算回路２３と、送受信データ確認回路２４とを含む。これらの構成のうち、送受信データ確認回路２４は、実施の形態１，２の特徴的部分である。以下では、送受信データ確認回路２４以外の、各実施の形態で共通する部分の動作についてまず説明する。送受信データ確認回路２４の動作については、図６を参照して後述する。

図４を参照して、通信制御回路２０は、ＭＵ４から受信した信号の宛先が自装置となっている場合に受信データを内部に取り込み、ＩＥＤ６とＭＵ４との間で規定されている通信プロトコルに従って受信データを変換する。具体的に図１および図２のネットワーク構成の場合には、通信制御回路２０は、ＭＵ４から受信したＳＶデータをイーサネット上のＨＳＲプロトコルに従ってデータ変換する。通信制御回路２０は、変換後のＳＶデータをＰＢ制御回路２１に出力する。

ＰＢ制御回路２１は、通信制御回路２０から入力されたＳＶデータを、ＩＥＤでの内部演算に適したデータに変換する。具体的には、ＳＶデータは、電流変成器または電圧変成器の一次側の値からリレー演算に適したリレー内部値に換算される。

演算用ＳＶデータ蓄積回路２２は、最新の受信データから所定期間前までのＳＶデータが蓄積される。保護制御演算回路２３は、演算用ＳＶデータ蓄積回路２２から取り込んだＳＶデータ（すなわち、ＣＴ（ＶＴ）からＭＵ４へ入力された電流（電圧）データ）を用いて保護制御演算（いわゆる、リレー演算）を実行する。演算用ＳＶデータ蓄積回路２２と保護制御演算回路２３は、ＣＰＵ、ＲＡＭ、およびＲＯＭなどを含むマイクロコントローラによって構成される。

保護制御演算回路２３は、保護制御演算の結果、リレー動作すべき系統故障が発生していると判定すると、ＰＢ制御回路２１へ動作信号（すなわち、遮断器開放指令）を出力する。ＰＢ制御回路２１は、保護制御演算回路２３から出力された動作信号に対してプロセスバスで規定されている処理を行い、プロセスバスで規定されている手順で通信制御回路２０へ動作信号を出力する。通信制御回路２０は、ＩＥＤ６とＭＵ４との間で規定されている通信プロトコルに従って動作信号をデータ変換し、変換後のシリアル信号をプロセスバスに出力する。

［送受信データ確認回路の動作および効果について］
次に、実施の形態１，２の特徴部分である図３および図４の送受信データ確認回路１７，２４について説明する。

（ＭＵ側の送受信データ確認回路１７について）
図５は、図３の送受信データ確認回路および通信制御回路の詳細な構成を示すブロック図である。図３および図５を参照して、送受信データ確認回路１７は、ＰＢ制御回路１３および通信制御回路１４でのＳＥＵ（ソフトエラー）によるデータ化けを監視するために、ＰＢ制御回路１３の入力信号Ａ１と、通信制御回路１４からプロセスバスへの送信信号との同一性を確認する。さらに、ＰＢ制御回路１３は、ＰＢ制御回路１３からの出力信号Ｂ２と、プロセスバスから通信制御回路１４への受信信号の同一性を確認する。

ここで、上記では、同一性確認の対象となるデータ変換回路１８は、ＰＢ制御回路１３および通信制御回路１４の両方であるが、これに代えて、通信制御回路１４のみを同一性の確認対象としてもよい（たとえば、ＰＢ制御回路１３がマイクロコントローラの機能として実現されている場合など）。この場合、送受信データ確認回路１７へは、ＰＢ制御回路１３の入力信号Ａ１および出力信号Ｂ２に代えて、通信制御回路１４の入力信号Ａ２および出力信号Ｂ１が取り込まれる。

図５に示すように、通信制御回路１４は、送信データ入力部３０と、受信データ入力部３１と、ＦＰＧＡ３２によって構成される制御回路８０、送信部（ＴＸ）８１，８３、および受信部（ＲＸ）８２，８４と、光素子３３ＴＸ，３３ＲＸ，３４ＴＸ，３４ＲＸとを含む。光素子３３ＴＸ，３４ＴＸは、電気信号を光信号に変換する発光ダイオードまたは半導体レーザ素子などであり、光素子３３ＲＸ，３４ＲＸは、光信号を電気信号に変換するフォトダイオードまたはフォトトランジスタなどである。以下、ＦＰＧＡ３２について簡単に説明する。

ＦＰＧＡは、種々の回路機能を実現可能なプログラマブル論理ＬＳＩ（Large Scale Integration）である。ＦＰＧＡは、ハードウェアの構成要素として、多数の論理ユニット、規格の変更が可能な入出力部、および内蔵メモリなどを含む。各論理ユニットは、ＳＲＡＭで構成されたルックアップテーブルを内蔵し、ルックアップテーブルに書込まれた情報に基づいて複数の入力信号に応じた１または複数の出力信号を出力する組合わせ論理回路として機能する。内蔵メモリは、ＳＲＡＭで構成され、入出力データなどを一時的に記憶するバッファなどとして利用される。上記の各構成要素を接続するためにメッシュ状に配線が設けられており、配線の交差部には接続を切替えるためのスイッチマトリクスが設けられている。

図６は、ＦＰＧＡの機能的構成を示すブロック図である。図５に示すＦＰＧＡ３２および図８に示すＦＰＧＡ４２は、機能的には、データ処理のための論理演算を行うプログラム領域７１と、入出力データを一時的に記憶するデータ領域７２とを含むものと考えることができる。図６に示すＦＰＧＡの機能は、起動時に外付けのフラッシュメモリ７３などのＲＯＭからプログラムがＦＰＧＡ内部のＳＲＡＭにロードされることによって実現される。

通信制御回路として上記の構成のＦＰＧＡが設けられている場合は、ＳＥＵ（ソフトエラー）による内蔵のＳＲＡＭのデータ化けが問題となる。この場合、入出力データ処理用のデータが格納されているデータ領域７２のデータ化けは一過性のものである。なぜなら、データ化けが生じたとしても、データ領域７２の内容はサンプリング周期ごとに次のＳＶデータによって書換えられるからである。一方、データ処理のための論理演算を行うプログラム領域７１は、データ化けが生じるとその影響が継続する。ＦＰＧＡがエラー検出機能を有している場合でも、エラーを検出してからリセット処理（プログラムの再ロード）がなされるまでの数１０ｍｓの間はデータ化けの影響が継続する。このように、ＳＥＵ（ソフトエラー）によるデータ化けには、一過性の場合と影響が継続する場合の２種類ある点に注意が必要である。

再び、図５を参照して、図５の各要素の動作について説明する。送信データ入力部３０は、図３のＰＢ制御回路１３から出力されたＳＶデータＡ２を受ける。受信データ入力部３１は、ＩＥＤからプロセスバスを介して受けた動作指令Ｂ１をＰＢ制御回路１３に出力する。

ＦＰＧＡ３２の送信部８１，８３は、主としてＳＰＧＡの入出力部に対応し、送信用の光素子３３ＴＸ，３４ＴＸとそれぞれ接続される。ＦＰＧＡ３２の受信部８２，８４は、主としてＳＰＧＡの入出力部に対応し、受信用の光素子３３ＲＸ，３４ＲＸとそれぞれ接続される。このように送信部および受信部が２個ずつあるのは、プロセスバスＰＢ（通信路５＿１，５＿２）が二重化されているからである。ＦＰＧＡ３２の制御回路８０は、前述の図６のプログラム領域７１およびデータ領域７２に対応する。制御回路８０は、ＭＵ４とＩＥＤ６との間での通信に用いる通信プロトコルに従って通信データを変換する。具体的に、制御回路８０は、ＳＶデータＡ２および動作指令Ｂ１をイーサネット上のＨＳＲプロトコルに従ってデータ変換する。

送受信データ確認回路１７は、復元回路３５，３７と同一性確認回路３６，３８とを含む。復元回路３５，３７は、ＦＰＧＡ３２と光素子３３ＴＸ，３３ＲＸ，３４ＴＸ，３４ＲＸとの接続点でのシリアルデータを取り込んで、これらのシリアルデータをＰＢ制御回路１３の入出力データＡ１，Ｂ２と比較できるように復元する。すなわち、復元回路３５，３７はシリアルデータから通信プロトコルに関係する部分を除いたＳＶデータに関係する部分を取り出して、パラレルデータに変換する。同一性確認回路３６は、復元回路３５で復元した送信データとＰＢ制御回路１３に入力されたＳＶデータＡ１との同一性を確認する。同一性確認回路３８は、復元回路３７で復元した受信データと、ＰＢ制御回路１３から出力された動作指令Ｂ１との同一性を確認する。

同一性確認回路３６は、同一性確認の対象となるデータ変換回路１８（ＰＢ制御回路１３および通信制御回路１４）の入力と出力とで送信ＳＶデータが異なっていると判断した場合には、同一性確認回路３６は、ＰＢ制御回路１３へ異常信号Ｃ１を出力する。ＰＢ制御回路１３は、今回送信したＳＶデータが異常であることを示す信号をＩＥＤ６へ向けて送信する。ＩＥＤ６は、異常信号Ｃ１を受信すると、直前に受信したＳＶデータが異常であることを認識して、保護制御演算では使用しないようにする。

同一性確認回路３８は、同一性確認の対象となるデータ変換回路１８（ＰＢ制御回路１３および通信制御回路１４）の入力と出力とで受信データ（動作指令Ｂ１など）が異なっている場合には、異常信号Ｃ２をＰＢ制御回路１３へ出力する。ＰＢ制御回路１３は、今回受信した信号に異常であることを示すフラグを付けてデジタル出力回路ＤＯなど、ＭＵ４の内部回路に出力する。ＭＵ４の内部回路は、異常を表すフラグは無視するように構成されているので、不要な遮断器開放指令を出力しないようになる。

このように、上記構成のＭＵによれば、プロセスバスＰＢとのインターフェースとして用いられるデータ変換回路１８（ＰＢ制御回路１３および通信制御回路１４）でのＳＥＵ（ソフトエラー）によるデータ化けが生じたことを検出することができる。この結果、ＳＥＵ（ソフトエラー）の影響によって保護制御システムが誤動作することを防止することができ、保護制御システムの信頼性を上げることができる。

（送受信データ確認回路１７の変形例）
送受信データ確認回路１７は、送信データのみの同一性を確認するように構成されていてもよい。すなわち、図５の送受信データ確認回路１７において、復元回路３５および同一性確認回路３６が設けられているが、復元回路３７および同一性確認回路３８が設けられていない構成であってもよい。逆に、送受信データ確認回路１７は、受信データのみの同一性を確認するように構成されていてもよい。すなわち、図５の送受信データ確認回路１７において、復元回路３７および同一性確認回路３８が設けられているが、復元回路３５および同一性確認回路３６が設けられていない構成であってもよい。

図５ではシリアルの送信データおよび受信データをパラレルの送信データおよび受信データに変換してから、送信データの同一性および受信データの同一性を確認した。これとは逆に、シリアルの送信データおよび受信データをパラレルの送信データおよび受信データに変換してから、送信データの同一性および受信データの同一性を確認してもよい。以下、図面を参照して簡単に説明する。

図７は、図５の送受信データ確認回路の変形例の構成を示すブロックである。図７の送受信データ確認回路１７は、復元回路３５，３７に代えてデータ取出し回路１００，１０１を含む点で図５の送受信データ確認回路１７と異なる。さらに、図７の送受信データ確認回路１７は、変換回路１０２，１０３を含む点で図５の送受信回路１７と異なる。

データ取出し回路１００，１０１は、ＦＰＧＡ３２と光素子３３ＴＸ，３３ＲＸ，３４ＴＸ，３４ＲＸとの接続点でのシリアルデータを取り込んで、これらのシリアルデータから、通信プロトコルに関係する部分などを除いて、ＰＢ制御回路１３の入出力データＡ１，Ｂ２との比較に必要な部分を取出す。

変換回路１０２，１０３は、データ取出し回路１００，１０１の出力と比較するために、ＰＢ制御回路１３の入出力データＡ１，Ｂ２のうち比較対象となる部分に対して、ＰＢ制御回路１３および通信制御回路１４と同様のデータ変換を行うことによってシリアルデータに変換する。

同一性確認回路３６は、データ取出し回路１００によって取出した送信用のＳＶデータと、ＰＢ制御回路１３に入力されるＳＶデータＡ１が変換回路１０２によって変換された後のシリアルデータとを比較し、これらデータの同一性を確認する。同一性確認回路３８は、データ取出し回路１０１によって取出した受信データと、ＰＢ制御回路１３から出力された動作指令Ｂ１が変換回路１０３によって変換された後のシリアルデータとを比較し、これらのデータの同一性を確認する。

（ＩＥＤ側の送受信データ確認回路２４について）
図８は、図４の送受信データ確認回路および通信制御回路の詳細な構成を示すブロック図である。図４および図８を参照して、送受信データ確認回路２４は、ＰＢ制御回路２１および通信制御回路２０でのＳＥＵ（ソフトエラー）によるデータ化けを監視するために、ＰＢ制御回路２１の入力信号Ｄ１と、通信制御回路２０からプロセスバスへの送信信号との同一性を確認する。さらに、ＰＢ制御回路２１は、ＰＢ制御回路２１からの出力信号Ｅ２と、プロセスバスから通信制御回路２０への受信信号の同一性を確認する。

ここで、上記では、同一性確認の対象となるデータ変換回路２５は、ＰＢ制御回路２１および通信制御回路２０の両方であるが、これに代えて、通信制御回路２０のみを同一性の確認対象としてもよい（たとえば、ＰＢ制御回路２１がマイクロコントローラの機能として実現されている場合など）。この場合、送受信データ確認回路２４へは、ＰＢ制御回路２１の入力信号Ｄ１および出力信号Ｅ２に代えて、通信制御回路２０の入力信号Ｄ２および出力信号Ｂ２が取り込まれる。

図８に示すように、通信制御回路２０は、送信データ入力部４０と、受信データ入力部４１と、ＦＰＧＡ４２によって構成される制御回路８５、送信部（ＴＸ）８６，８８、および受信部（ＲＸ）８７，８９と、光素子４３ＴＸ，４３ＲＸ，４４ＴＸ，４４ＲＸとを含む。光素子４３ＴＸ，４４ＴＸは、電気信号を光信号に変換し、光素子４３ＲＸ，４４ＲＸは、光信号を電気信号に変換する。

送信データ入力部４０は、図４のＰＢ制御回路２１から出力された動作指令Ｄ２を受ける。受信データ入力部４１は、ＩＥＤからプロセスバスを介して受けたＳＶデータＥ１をＰＢ制御回路２１に出力する。

ＦＰＧＡ４２の送信部８６，８８は、主としてＳＰＧＡのの入出力部に対応し、送信用の光素子４３ＴＸ，４４ＴＸとそれぞれ接続される。ＦＰＧＡ４２の受信部８７，８９は、主としてＳＰＧＡの入出力部に対応し、受信用の光素子４３ＲＸ，４４ＲＸとそれぞれ接続される。ＦＰＧＡ４２の制御回路８５は、前述の図６のプログラム領域７１およびデータ領域７２に対応する。制御回路８５は、ＭＵ４とＩＥＤ６との間での通信に用いる通信プロトコルに従って通信データを変換する。具体的に、制御回路８５は、動作指令Ｄ２および受信ＳＶデータ（Ｅ１）をイーサネット上のＨＳＲプロトコルに従ってデータ変換する。

送受信データ確認回路２４は、復元回路４５，４７と同一性確認回路４６，４８とを含む。復元回路４５，４７は、ＦＰＧＡ４２と光素子４３ＴＸ，４３ＲＸ，４４ＴＸ，４４ＲＸとの接続点でのシリアルデータを取り込んで、これらのシリアルデータをＰＢ制御回路２１の入出力データと比較できるように復元する。同一性確認回路４６は、復元回路４５で復元した送信データとＰＢ制御回路２１に入力された動作指令Ｄ１との同一性を確認する。同一性確認回路４８は、復元回路４７で復元した受信データと、ＰＢ制御回路２１から出力されたＳＶデータＥ２との同一性を確認する。

同一性確認回路４６は、同一性確認の対象となるデータ変換回路２５（ＰＢ制御回路２１および通信制御回路２０）の入力と出力とで送信動作指令が異なっていると判断した場合には、同一性確認回路４６は、ＰＢ制御回路２１へ異常信号Ｆ１を出力する。ＰＢ制御回路２１は、今回送信した動作指令が異常であることを示す信号をＭＵ４へ向けて送信する。ＭＵ４は、異常信号Ｆ１を受信すると、直前に受信した動作指令が異常であることを認識して、遮断器開放指令を出力しないようにする。

同一性確認回路４８は、同一性確認の対象となるデータ変換回路２５（ＰＢ制御回路２１および通信制御回路２０）の入力と出力とで受信ＳＶデータＥ１が異なっている場合には、異常信号Ｆ２をＰＢ制御回路２１へ出力する。ＰＢ制御回路２１は、今回受信したＳＶデータに異常であることを示すフラグを付けて演算用ＳＶデータ蓄積回路２２に出力する。保護制御演算回路２３は、異常を表すフラグが付いたＳＶデータは保護制御演算に使用しないようにする。

このように、上記構成のＩＥＤによれば、プロセスバスＰＢとのインターフェースとして用いられるデータ変換回路２５（ＰＢ制御回路２１および通信制御回路２０）においてＳＥＵ（ソフトエラー）によるデータ化けが生じたことを検出することができる。この結果、ＳＥＵ（ソフトエラー）影響によって保護制御システムが誤動作することを防止することができ、保護制御システムの信頼性を上げることができる。

（送受信データ確認回路２４の変形例）
送受信データ確認回路２４は、送信データのみの同一性を確認するように構成されていてもよい。すなわち、図８の送受信データ確認回路２４において、復元回路４５および同一性確認回路４６が設けられているが、復元回路４７および同一性確認回路４８が設けられていない構成であってもよい。逆に、送受信データ確認回路２４は、受信データのみの同一性を確認するように構成されていてもよい。すなわち、図８の送受信データ確認回路２４において、復元回路４７および同一性確認回路４８が設けられているが、復元回路４５および同一性確認回路４６が設けられていない構成であってもよい。

図８ではシリアルの送信データおよび受信データをパラレルの送信データおよび受信データに変換してから、送信データの同一性および受信データの同一性を確認した。これとは逆に、シリアルの送信データおよび受信データをパラレルの送信データおよび受信データに変換してから、送信データの同一性および受信データの同一性を確認してもよい。以下、図面を参照して簡単に説明する。

図９は、図８の送受信データ確認回路の変形例の構成を示すブロックである。図９の送受信データ確認回路２４は、復元回路４５，４７に代えてデータ取出し回路１０５，１０６を含む点で図８の送受信データ確認回路２４と異なる。さらに、図９の送受信データ確認回路２４は、変換回路１０７，１０８を含む点で図８の送受信回路２４と異なる。

データ取出し回路１０５，１０６は、ＦＰＧＡ４２と光素子４３ＴＸ，４３ＲＸ，４４ＴＸ，４４ＲＸとの接続点でのシリアルデータを取り込んで、これらのシリアルデータから、通信プロトコルに関係する部分などを除いて、ＰＢ制御回路２１の入出力データＤ１，Ｅ２との比較に必要な部分を取出す。

変換回路１０７，１０８は、データ取出し回路１０５，１０６の出力と比較するために、ＰＢ制御回路１３の入出力データＡ１，Ｂ２のうち比較対象となる部分に対して、通信制御回路２０およびＰＢ制御回路２１と同様のデータ変換を行うことによってシリアルデータに変換する。

同一性確認回路４６は、データ取出し回路１０５によって取出した送信データと、ＰＢ制御回路２１に入力される動作指令Ｄ１が変換回路１０７によって変換された後のシリアルデータとを比較し、これらのデータの同一性を確認する。同一性確認回路４８は、データ取出し回路１０６によって取出した受信データと、ＰＢ制御回路２１から出力されたＳＶデータＥ２が変換回路１０８によって変換された後のシリアルデータとを比較し、これらのデータの同一性を確認する。

上記の図５、図７、図８、図９の構成において、送受信データ確認回路１７，２４はできるだけＳＥＵ（ソフトエラー）が生じないように、たとえば、ＳＲＡＭを用いずにフラッシュメモリで構成されたＦＰＧＡで構成されるのが望ましい。

［変形例］
図２のように複数の保護制御装置（ＭＵおよびＩＥＤ）が環状に接続されたＨＳＲ規格のプロセスバスの構成の場合、各保護制御装置は自ら送信した送信データを再び受信することできる。この自ら送信して自ら受信した送信データを内部に取り込んで、送信する前のデータとの同一性を確認することによって、ＳＥＵ（ソフトエラー）によるデータ化けの有無を確認することができる。以下、図面を参照して説明する。

図１０は、図３のＭＵの変形例を示すブロック図である。図１０のＭＵは、送受信データ確認回路１７の確認対象が図３の場合と異なる。具体的に、図１０の送受信データ確認回路１７に設けられた同一性確認回路３６は、ＰＢ制御回路１３に入力される送信前の送信ＳＶデータＡ１と、送信後の送信ＳＶデータＡ１をプロセスバスから受信した受信データＧ２とを比較する。受信データＧ２は、送信後の送信ＳＶデータＡ１が再受信された後に、通信制御回路１４およびＰＢ制御回路１３で変換されたものである。

図１１は、図４のＩＥＤの変形例を示すブロック図である。図１１のＩＥＤは、送受信データ確認回路２４の確認対象が図４の場合と異なる。具体的に、図１１の送受信データ確認回路２４に設けられた同一性確認回路４６は、ＰＢ制御回路１３に入力される送信前の送信動作信号Ｄ１と、送信後の動作信号Ｄ１をプロセスバスから受信した受信信号Ｈ２とを比較する。受信信号Ｈ２は、送信後の動作信号Ｄ１が再受信された後に、通信制御回路２０およびＰＢ制御回路２１で変換されたものである。

上記の図１０および図１１によれば、復元回路３５，３７，４５，４７が不要となるメリットがある。

また、上記実施例では、通信バスとしてプロセスバスの場合について説明したが、ステーションバスでもＩＥＤからの動作信号を他のＩＥＤへ送信して制御する場合もある。このような場合にも上記と同様の監視方法を適用してその信頼性確保に利用できる。

＜実施の形態２＞
実施の形態１では、ＭＵ４の送受信データ確認回路１７またはＩＥＤ６の送受信データ確認回路２４でＳＶデータの異常が検出された場合には、保護制御演算回路２３はその異常なＳＶデータを保護制御演算に使用しないようにしていた。これによって、不要なリレー動作を防止するようにしていた。

実施の形態２では、ＩＥＤ６は、ＳＶデータの異常が一過性であるか否かを確認する。そして、ＩＥＤ６は、ＳＶデータの異常が一過性の場合には、異常データを正常と想定されるデータに置き換えることによって、保護制御システムの動作応答性の低下を防止することができる。以下、図面を参照して詳しく説明する。

図１２は、実施の形態２による保護制御システムにおいて、ＩＥＤの動作を示すフローチャートである。図１２のフローチャートは、図４の演算用ＳＶデータ蓄積回路２２および保護制御演算回路２３を構成するマイクロコントローラのＣＰＵの動作を示したものである。

図４および図１２を参照して、ＣＰＵは、ＳＶデータＩ（ｔ）を受信すると（ステップＳ１００）、ＳＶ蓄積データを更新する（ステップＳ１１０）。具体的には、所定期間のｎ＋１個のＳＶデータ（最新をＩ（ｔ）とし、一番古いデータをＩ（ｔ−ｎ）とする）がＳＶデータ蓄積回路２２に蓄積される。最新のデータを受信すると、所定期間前の一番古いデータが押し出される形でＳＶデータ蓄積回路２２のＳＶ蓄積データが書き換わる。

ＣＰＵは、今回の受信ＳＶデータＩ（ｔ）と前回の受信ＳＶデータＩ（ｔ−１）が２回とも異常であるという通知をＭＵまたはＩＥＤの送受信データ確認回路１７，２４から受けると（ステップＳ１２０でＹＥＳ）、受信データの異常は一過性でないと判断する（ステップＳ１３０）。この場合、ＣＰＵは、受信ＳＶデータＩ（ｔ），Ｉ（ｔ−１）に異常フラグを付け、保護制御演算で、それらのデータＩ（ｔ），Ｉ（ｔ−１）を使った演算を行わないようにする。

一方、前回の受信ＳＶデータＩ（ｔ−１）のみが異常の場合には（ステップＳ１４０でＹＥＳ）、ＣＰＵは、
Ｉｅｓｔ（ｔ−１）＝ｋ１×（Ｉ（ｔ）＋Ｉ（ｔ−２）） …(1)
に従って、ＳＶデータの推定値Ｉｅｓｔを計算する（ステップＳ１５０）。ここで、ｋ１はサンプリング周期に依存する係数であり、入力データが定格周波数の交流入力と仮定して求める。例えば、サンプリング周波数を４８００Ｈｚ、定格周波数を６０Ｈｚとするとサンプリング周期に対応する電気角は４．５°になるので、
Ｉ（ｔ） ＝Ｐ・ｓｉｎ（ωｔ＋θ）
Ｉ（ｔ−１）＝Ｐ・ｓｉｎ（ωｔ＋θ−４．５°）
Ｉ（ｔ−２）＝Ｐ・ｓｉｎ（ωｔ＋θ−９．０°）
が得られる。これにより、
Ｉ（ｔ）＋Ｉ（ｔ−２）＝Ｐ［ｓｉｎ（ωｔ＋θ）＋ｓｉｎ（ωｔ＋θ−９．０°）］
＝Ｐ・２・ｓｉｎ（ωｔ＋θ−４．５°）・ｃｏｓ４．５°
＝２・ｃｏｓ４．５°・Ｉ（ｔ−１） …(2)
が得られるので、ｋ１＝１／（２・ｃｏｓ４．５°）と計算できる。

ＣＰＵは、上記のように、現在のＳＶデータＩ（ｔ）と２回前のＳＶデータＩ（ｔ−２）を用いて計算した推定値Ｉｅｓｔ（ｔ−１）によって前回のＳＶデータＩ（ｔ−１）を置換する。これによって、ＳＶ蓄積データが修正される（ステップＳ１６０）。以上のステップＳ１００〜Ｓ１６０はサンプリング周期ごとに実行される。

プロセスバスの規格によっては、プロセスバスを介した１回の送信で複数（２回以上）のサンプリング周期で検出されたＳＶデータをＭＵからＩＥＤに送信する場合がある。この場合、ステップＳ１５０での推定データ生成式を変更する必要があるが、原理的な考え方は同一である。

例えば、一回のプロセスバス送信で２回のサンプリング周期データを送信する場合について説明する。具体的には、今回の送信ＳＶデータをＩ（ｔ）、Ｉ（ｔ−１）とし、１回前の送信ＳＶデータをＩ（ｔ−２）、Ｉ（ｔ−３）とし、２回前の送信ＳＶデータをＩ（ｔ−４）、Ｉ（ｔ−５）とする。この場合に、１回前のＳＶ送信データに異常がある場合には、１回前のＳＶ送信データの推定値は、今回の送信ＳＶデータと２回前の送信ＳＶデータとを用いて、
Ｉｅｓｔ（ｔ−２）＝ｋ２・（Ｉ（ｔ）＋Ｉ（ｔ−４））
Ｉｅｓｔ（ｔ−３）＝ｋ２・（Ｉ（ｔ−１）＋Ｉ（ｔ−５）） …(3)
のように計算できる。サンプリング周波数を４８００Ｈｚとし、定格周波数を６０Ｈｚとすると、ｋ２＝１／（２・ｃｏｓ９°）で計算される。

このように実施の形態２の保護制御システムによれば、ＳＶデータの異常が一過性の場合には、異常データに代えて入力が定格周波数の交流入力と仮定した場合の推定データに置き換えるので、保護制御システムの応答性の低下を防止することができる。

＜実施の形態３＞
実施の形態３の保護制御システムでは、図３および図４の送受信データ確認回路１７，２４が設けられていない。これに代えて、ＭＵに系統状態変化検出回路５０が設けられている。以下図面を参照して説明する。

図１３は、実施の形態３の保護制御システムにおいて、ＭＵの構成を示すブロック図である。図１３のＭＵは、送受信データ確認回路１７に代えて系統状態変化検出回路５０および論理ゲート（ＡＮＤゲート）５１を含む点で、図３のＭＵと異なる。図１３のその他の構成は図３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

図１３を参照して、系統状態変化検出回路５０は、演算処理回路１２から出力されたＳＶデータ（電流データおよび／または電圧データ）Ａ１が電力系統の故障によるものか否かを検出する。たとえば、系統状態変化検出回路５０は、電流変化検出要素（電流の急変検出時に一定時間出力する）或いは電圧変化検出要素（電圧の急変検出に一定時間出力する）などで構成される。

系統状態変化検出回路５０は、演算処理回路１２の出力信号に基づいて電力系統の故障を検出した場合には、自身の出力を活性化する（異常信号を出力する）。論理ゲート５１は、系統状態変化検出回路５０からの出力信号と、ＰＢ制御回路１３からの出力信号Ｂ２を受ける。論理ゲート５１は、系統状態変化検出回路５０からの出力が活性化するともに、ＰＢ制御回路１３から出力信号として動作信号（遮断器開放指令）を受けている場合には、デジタル出力回路１６から遮断器開放指令を出力させるようにする。

上記のように構成することで、電力系統で何ら異常がない状態で、ＦＰＧＡのデータ化けが原因で保護制御演算回路２３が誤った演算をしたり、ＩＥＤ６から誤った遮断器開放指令をＭＵ４が受け取ったりしても、遮断器の不要な動作を防止することができる。

＜実施の形態４＞
実施の形態４の保護制御システムにおいても、図３および図４の送受信データ確認回路１７，２４は設けられていない。これに代えて、ＭＵ４がプロセスバスを介してＩＥＤ６に同一のＳＶデータを連続して２度送信するようにして（すなわち、１回の送信で連続する２回のサンプリング周期のＳＶデータが送信される）、受信時に前回と今回とでデータの比較ができるようにしたものである。これによって、ＳＥＵ（ソフトエラー）によるデータ化けの発生を監視することができる。以下、図面を参照して詳しく説明する。

図１４は、実施の形態４による保護制御システムにおいて、ＩＥＤにおける受信ＳＶデータとＳＶデータ比較の方法とを説明するための図である。図１４では、今回検出のサンプリングデータをＩ（ｔ）とし、１回目検出のサンプリングデータをＩ（ｔ−１）とし、ｎ回前検出のサンプリングデータをＩ（ｔ−ｎ）としている。

図１４（ａ）に示すように、今回のＩＥＤの受信データをＩ（ｔ）＿０，Ｉ（ｔ−１）＿０とし、１回前のＩＥＤの受信データをＩ（ｔ−１）＿−１，Ｉ（ｔ−１）＿−１とし、ｎ回前のＩＥＤの受信データをＩ（ｔ−ｎ）＿−ｎ，Ｉ（ｔ−ｎ−１）＿−ｎとする。すなわち、ＭＵ４からＩＥＤ６へは、サンプリング周期ごとに、今回検出のサンプリングデータと１回前検出のサンプリングデータとが送信される。添え字は、何回前の受信データかを示している。ＩＥＤ６の受信データは、図６の演算用ＳＶデータ蓄積回路２２に格納される。

図４の演算用ＳＶデータ蓄積回路２２および保護制御演算回路２３を構成するマイクロコントローラのＣＰＵは、同一のサンプリング周期に検出されたＳＶデータを比較する。具体的には、図１４（ｂ）に示すように、ＣＰＵは、最新のＳＶデータの受信時に、今回受信した１回目前検出のサンプリングデータＩ（ｔ−１）＿０と、１回前に受信した１回前検出のサンプリングデータＩ（ｔ−１）＿−１とを比較する。図１４（ｃ）に示すように、ＣＰＵは、比較結果が一致している場合は（データ正常時）、今回受信した１回前検出のサンプリングデータＩ（ｔ−１）＿０（または、前回受信した１回前検出のサンプリングデータＩ（ｔ−１）＿−１）を１回前検出のサンプリングデータＩ（ｔ−１）に確定する。このように毎受信時にデータ比較を行って異常がないことを確認した上で演算用ＳＶデータが蓄積される。

ＳＶデータの比較結果が一致しなかった場合（図１４（ｄ）：データ異常時）について図１５を参照して説明する。一過性の異常の場合には、送信のタイミングが異なる同一データのうち、どちらが異常データであるかを判定することができる。

図１５は、実施の形態４において、前回の受信データと前々回の受信データとが一致しなかった場合の処理について説明するためのフローチャートである。図１５の手順は、サンプリング周期ごとに、図４の演算用ＳＶデータ蓄積回路２２および保護制御演算回路２３を構成するマイクロコントローラのＣＰＵによって実行される。

まず、ＣＰＵは、１回前の受信データの受信時に（ステップＳ２００）、２回前検出のサンプリングデータＩ（ｔ−２）＿−１とＩ（ｔ−２）＿−２とを比較する（ステップＳ２０５）。この比較の結果、両者が一致しなかったとする（ステップＳ２０５でＮＯ）。この場合、２回前検出のサンプリングデータのどちらかが誤ったデータである。

ＣＰＵは、今回の受信データの受信時（ステップＳ２１０）に、１回目検出のサンプリングデータＩ（ｔ−１）＿０とＩ（ｔ−１）＿−１とを比較し、両者が一致することを確認し（ステップＳ２１５でＹＥＳ）、さらに、３回前検出のサンプリングデータＩ（ｔ−３）＿−２とＩ（ｔ−３）＿−３も一致を確認していたとする（ステップＳ２２０でＹＥＳ）。そうでない場合は、連続してデータが異常（Ｓ２４５）であるので一過性の異常でない。

一過性の異常の場合（ステップＳ２１５およびＳ２２０でＹＥＳ）、ＣＰＵは、１回前検出のサンプリングデータと３回前検出のサンプリングデータとを用いて、２回前検出のサンプリングデータの推定値Ｉｅｓｔ（ｔ−２）を、
Iest(t-2)＝ｋ１・［I(t-1)_0＋I(t-3)_-2］ …(4)
に従って計算する（ステップＳ２２５）。ＣＰＵは、サンプリングデータＩ（ｔ−２）＿−１、Ｉ（ｔ−２）＿−２のうち推定値Ｉｅｓｔ（ｔ−２）に近いほうを正常データＩ（ｔ−２）に確定する（ステップＳ２３０〜Ｓ２４０）。あるいは、上記式（４）の推定値を２回目のサンプリングデータＩ（ｔ−２）に用いてもよい。

以上によって、ＳＥＵ（ソフトエラー）によるデータ化けの発生を監視することができるともに、一過性のデータ化けであれば、正しい値に修正することが可能になる。上記説明ではＳＶデータについて説明したが、ＭＵからＩＥＤへ送信される機器のステータス情報（ＯＮ／ＯＦＦの２値信号）についても上記と同様の方法で、異常か否かの判定をおこなうことができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 線路、２ 電流変成器、３ 遮断器、５ 通信路、１０ ＡＩ回路、１１ ＡＤ変換器、１２ 演算処理回路、１３，２１ ＰＢ制御回路、１４，２０ 通信制御回路、１５ サンプリング制御回路、１６ デジタル出力回路、１７，２４ 送受信データ確認回路、１８，２５ データ変換回路、２２ データ蓄積回路、２３ 保護制御演算回路、３２，４２ ＦＰＧＡ、３５，３７，４５，４７ 復元回路、３６，３８，４６，４８ 同一性確認回路、５０ 系統状態変化検出回路、５１ 論理ゲート、８０，８５ 制御回路、ＰＢ プロセスバス。

Claims (12)

1. プロセスバスに接続された電力系統を保護するための保護制御装置であって、
   前記保護制御装置は、
   ＦＰＧＡ（Field-Programmable Gate Array）を含み、前記ＦＰＧＡによって前記プロセスバスに送信する送信データおよび前記プロセスバスから受信した受信データを通信プロトコルに従って変換するデータ変換回路と、
   前記データ変換回路によるデータ変換前の送信データとデータ変換後の送信データとを比較するデータ確認回路とを備える、保護制御装置。
2. 前記データ確認回路は、さらに、前記データ変換回路によるデータ変換前の受信データとデータ変換後の受信データとを比較する、請求項１に記載の保護制御装置。
3. プロセスバスに接続された電力系統を保護するための保護制御装置であって、
   前記保護制御装置は、
   ＦＰＧＡ（Field-Programmable Gate Array）を含み、前記ＦＰＧＡによって前記プロセスバスに送信する送信データおよび前記プロセスバスから受信した受信データを通信プロトコルに従って変換するデータ変換回路と、
   前記データ変換回路によるデータ変換前の受信データとデータ変換後の受信データとを比較するデータ確認回路とを備える、保護制御装置。
4. 前記データ確認回路は、
   前記データ変換後の送信データを逆変換したデータと、前記データ変換前の送信データとが、同一か否かを確認する第１の同一性確認回路と、
   前記データ変換前の受信データを前記データ変換回路と同様に変換したデータと、前記データ変換後の受信データとが、同一か否かを確認する第２の同一性確認回路とを含む、請求項２に記載の保護制御装置。
5. 前記データ確認回路は、
   前記データ変換後の送信データと、前記データ変換前の送信データに対して前記データ変換回路とは別の回路でデータ変換したデータとが、同一か否かを確認する第１の同一性確認回路と、
   前記データ変換前の受信データと、前記データ変換前の受信データに対して前記データ変換回路とは別の回路でデータ変換したデータとが、同一か否かを確認する第２の同一性確認回路とを含む、請求項２に記載の保護制御装置。
6. 前記保護制御装置は、ＭＵ（Merging Unit）であり、前記プロセスバスを介してＩＥＤ（Intelligent Electric Device）に前記送信データとして電流または電圧のサンプリングデータを送信し、前記ＩＥＤから前記受信データとして遮断器開放指令を受信し、
   前記保護制御装置は、対応の遮断器を開放するための指令信号を出力する出力回路をさらに備え、
   前記出力回路は、前記第２の同一性確認回路によって前記受信データの異常が検出された場合もしくは前記受信データの異常が送信元のＩＥＤから通知された場合には、前記遮断器に対して前記指令信号を出力しない、請求項４または５に記載の保護制御装置。
7. 前記保護制御装置は、ＩＥＤであり、前記プロセスバスを介してＭＵに前記送信データとして遮断器開放指令を送信し、前記ＭＵから前記受信データとして電流または電圧のサンプリングデータを受信し、
   前記保護制御装置は、
   現在までの連続する複数の前記受信データを蓄積するデータ蓄積回路と、
   蓄積された複数の前記受信データに基づいて保護制御演算を行う保護制御演算回路とをさらに備え、
   前記保護制御演算回路は、前記第２の同一性確認回路によって前記受信データの異常が検出された場合もしくは前記受信データの異常が送信元のＭＵから通知された場合には、異常である受信データを保護制御演算に用いない、請求項４または５に記載の保護制御装置。
8. 連続したサンプリング周期で受信した第１〜第３のサンプリングデータのうち、前記第２のサンプリングデータが異常であり、前記第１および第３のサンプリングデータが異常でない場合には、前記保護制御演算回路は、前記第２のサンプリングデータの代わりに、前記第１および第３のサンプリングデータを用いて算出された推定値を用いて保護制御演算を行う、請求項７に記載の保護制御装置。
9. 電力系統を保護するための保護制御システムであって、
   前記保護制御システムはプロセスバスを介して互いに接続されたＭＵとＩＥＤとを備え、
   前記ＭＵは、電流または電圧のサンプリングデータを、前記プロセスバスを介して前記ＩＥＤに送信し、
   前記ＩＥＤは前記ＭＵから受信した前記サンプリングデータに基づいて保護制御演算を行い、演算結果に基づいて前記電力系統が故障と判定した場合には、前記プロセスバスを介して前記ＭＵに遮断器開放指令を送信し、
   前記ＭＵは、
   前記サンプリングデータが異常に変化したか否かを判定する状態変化検出回路と、
   前記遮断器開放指令に基づいて対応の遮断器を遮断するための指令信号を出力する出力回路とを含み、
   前記出力回路は、前記状態変化検出回路によって前記サンプリングデータの異常変化が検出され場合には、前記ＩＥＤから遮断器開放指令を受けても前記指令信号を出力しない、保護制御システム。
10. 電力系統を保護するための保護制御システムであって、
    前記保護制御システムはプロセスバスを介して互いに接続されたＭＵとＩＥＤとを備え、
    前記ＭＵは、サンプリング周期ごとに、今回検出された電流または電圧のサンプリングデータと前回のサンプリング周期で検出されたサンプリングデータとを、前記プロセスバスを介して前記ＩＥＤに送信し、
    前記ＩＥＤは前記ＭＵから受信した前記サンプリングデータに基づいて保護制御演算を行い、
    前記ＩＥＤは、今回受信した前回検出のサンプリングデータと、前回受信した前回検出のサンプリングデータとを比較し、両者が一致した場合に前回検出のサンプリングデータを正常と判定して保護制御演算に用いる、保護制御システム。
11. 前記ＩＥＤは、２回前に受信した２回前検出のサンプリングデータと、１回前に受信した２回前検出のサンプリングデータとが一致しない場合であって、１回前検出のサンプリングデータと３回前検出のサンプリングデータを正常と判定した場合には、１回前検出のサンプリングデータと３回前検出のサンプリングデータとを用いて２回前検出のサンプリングデータを推定する、請求項１０に記載の保護制御システム。
12. 前記ＩＥＤは、２回前に受信した２回前検出のサンプリングデータと、１回前に受信した２回前検出のサンプリングデータとのうち、前記推定した２回前検出のサンプリングデータに近いほうのデータを、２回前検出のサンプリングデータとして保護制御演算に用いる、請求項１１に記載の保護制御システム。

Images