JP2016177297A - Semiconductor layer, display device, display module and electronic apparatus - Google Patents
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Abstract
Description
本発明は、発光装置の構成に関する。本発明は特に、ガラス・プラスチック等の絶縁体
上に作製される薄膜トランジスタ(以後、TFTと表記する)を有するアクティブマトリク
ス型発光装置の構成に関する。また、発光装置を表示部に用いた電子機器に関する。
The present invention relates to a configuration of a light emitting device. The present invention particularly relates to a structure of an active matrix light-emitting device having a thin film transistor (hereinafter referred to as TFT) manufactured on an insulator such as glass or plastic. Further, the present invention relates to an electronic device using the light emitting device for a display portion.
近年、エレクトロルミネッセンス素子(EL素子)等を始めとした発光素子を用いた表示
装置の開発が活発化してきている。ここで、EL素子とは、一重項励起子からの発光(蛍
光)を利用するものと、三重項励起子からの発光(燐光)を利用するものとの両方を含むも
のとする。本明細書においては、発光装置の一例として、EL表示装置を挙げているが、
他の発光素子を用いた表示装置も含むものとする。
In recent years, development of display devices using light-emitting elements such as electroluminescence elements (EL elements) has been activated. Here, the EL element includes both those using light emission (fluorescence) from singlet excitons and those using light emission (phosphorescence) from triplet excitons. In this specification, an EL display device is cited as an example of a light-emitting device.
Display devices using other light-emitting elements are also included.
EL素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、イーストマン・コダック・カンパニーのTangらが提
案した「正孔輸送層/発光層/電子輸送層」という積層構造が挙げられる。この構造は非
常に発光効率が高く、現在研究が進められているEL素子はほとんどこの構造が採用され
ている。
An EL element is configured such that a light emitting layer is sandwiched between a pair of electrodes (anode and cathode), and usually has a laminated structure. A typical example is a stacked structure of “hole transport layer / light emitting layer / electron transport layer” proposed by Tang et al. Of Eastman Kodak Company. This structure has very high luminous efficiency, and this structure is employed in almost all EL devices that are currently being studied.
また、これ以外にも、陽極上に「正孔注入層/正孔輸送層/発光層/電子輸送層」また
は「正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層」の順に積層する構造が
ある。本明細書におけるEL素子の構造としては、前記構造のいずれを採用していても良
い。また、発光層に対して蛍光性色素等をドーピングしても良い。
In addition to this, “hole injection layer / hole transport layer / light emitting layer / electron transport layer” or “hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer” on the anode. Are stacked in the order of "." As the structure of the EL element in this specification, any of the above structures may be adopted. Further, a fluorescent pigment or the like may be doped into the light emitting layer.
本明細書においては、陽極と陰極との間に設けられる全ての層を総称してEL層と呼ぶ
。よって、前述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てE
L層に含まれ、陽極、EL層、および陰極で構成される素子をEL素子と呼ぶ。
In this specification, all layers provided between the anode and the cathode are collectively referred to as an EL layer. Therefore, the above-described hole injection layer, hole transport layer, light emitting layer, electron transport layer, and electron injection layer are all E.
An element that is included in the L layer and includes an anode, an EL layer, and a cathode is referred to as an EL element.
図3(A)に、発光装置の概略図を示す。基板300の中央部に、画素部301が配置さ
れている。画素部301の周辺には、ソース信号線を制御するための、ソース信号線駆動
回路302および、ゲート信号線を駆動するための、ゲート信号線駆動回路303が配置
されている。図3(A)においては、ゲート信号線駆動回路303は画素部301の両側に
対称配置されているが、いずれか一方のみの片側配置であっても良い。ただし、回路動作
の信頼性や効率等を考えると、両側配置とすることが望ましい。
FIG. 3A is a schematic view of a light emitting device. A
クロック信号、スタートパルス、映像信号等は、フレキシブルプリント基板(Flexible
Print Circuit:FPC)等を介してソース信号線駆動回路302、およびゲート信号線駆
動回路303へと入力される。
Clock signal, start pulse, video signal, etc.
The signal is input to the source signal
駆動回路の動作について説明する。ゲート信号線駆動回路においては、クロック信号と
スタートパルスとに従って、シフトレジスタ321によって順次ゲート信号線を選択する
パルスが出力される。その後、レベルシフタ322によって信号の電圧振幅の変換を受け
る等の動作の後、バッファ323を経由してゲート信号線へと出力され、ゲート信号線を
順次選択状態とする。
The operation of the drive circuit will be described. In the gate signal line driving circuit, pulses for sequentially selecting the gate signal lines are output by the shift register 321 in accordance with the clock signal and the start pulse. Thereafter, after an operation such as conversion of the voltage amplitude of the signal by the level shifter 322, the signal is output to the gate signal line via the buffer 323, and the gate signal lines are sequentially selected.
ソース信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフト
レジスタ311によって順次サンプリングパルスが出力される。第1のラッチ回路312
においては、サンプリングパルスのタイミングに従って、デジタル映像信号の保持を行う
。1水平期間分の動作が完了すると、その後の帰線期間中にラッチパルスが入力され、第
1のラッチ回路312にて保持されている1行分のデジタル映像信号は、一斉に第2のラ
ッチ回路313へと転送され、ゲート信号線が選択されている行の画素に、1行分同時に
画素への書き込みを行う。
In the source signal line driver circuit, sampling pulses are sequentially output by the shift register 311 in accordance with the clock signal and the start pulse. First latch circuit 312
In, the digital video signal is held in accordance with the timing of the sampling pulse. When the operation for one horizontal period is completed, a latch pulse is input during the subsequent blanking period, and the digital video signals for one row held in the first latch circuit 312 are simultaneously latched in the second latch. The data is transferred to the circuit 313, and writing to the pixels in one row is performed simultaneously on the pixels in the row in which the gate signal line is selected.
続いて、画素部の動作について説明する。図3(B)は、図3(A)において310で示さ
れる1画素を抜き出して示したものである。ソース信号線(S(n))、ゲート信号線(G(m
))、電流供給線(Current)、スイッチング用TFT351、EL駆動用TFT35
2、保持容量353、代表的な発光素子であるEL素子354等を有する。
Subsequently, the operation of the pixel portion will be described. FIG. 3 (B) shows one pixel extracted by 310 in FIG. 3 (A). Source signal line (S (n)), gate signal line (G (m
)), Current supply line (Current), switching
2, a
ゲート信号線が選択状態となると、スイッチング用TFT351がONする。
その間に、第2のラッチ回路に保持されているデジタル映像信号が、ソース信号線へと出
力される。出力されたデジタル映像信号は、スイッチング用TFT351のソース・ドレ
イン間を通って、EL駆動用TFT352のゲート電極に入力されてONし、EL素子3
54に電流が流れる。一方で、保持容量353には電荷が保持される。ゲート信号線の選
択期間が終了し、スイッチング用TFT351がOFFした後も、保持容量353で保持
された電荷により、EL駆動用TFT352のゲート電極の電位が保たれ、EL素子35
4には電流が流れ続ける。
When the gate signal line is selected, the switching
Meanwhile, the digital video signal held in the second latch circuit is output to the source signal line. The output digital video signal passes between the source and drain of the switching
A current flows through 54. On the other hand, charges are held in the
4, current continues to flow.
本明細書において、回路動作の説明をする際に、TFTの動作について述べる場合があ
るが、TFTがONするとは、TFTのゲート・ソース間電圧の絶対値が、TFTのしき
い値電圧の絶対値を上回り、TFTのソース領域とドレイン領域とが、チャネル形成領域
を通じて導通状態となることをいい、TFTがOFFするとは、TFTのゲート・ソース
間電圧の絶対値が、TFTのしきい値電圧の絶対値を下回り、TFTのソース領域とドレ
イン領域とが非導通状態となることをいうものとする。
In this specification, when describing the circuit operation, the operation of the TFT may be described. When the TFT is turned on, the absolute value of the gate-source voltage of the TFT is the absolute value of the threshold voltage of the TFT. It means that the source and drain regions of the TFT become conductive through the channel formation region. When the TFT is turned off, the absolute value of the gate-source voltage of the TFT is the threshold voltage of the TFT. This means that the source region and the drain region of the TFT become nonconductive.
また、本明細書においては、TFTの接続を説明するのに、「ゲート電極、入力電極、
出力電極」と、「ゲート電極、ソース領域、ドレイン領域」との表記を使い分けている。
これは、TFTの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、T
FTのソース領域とドレイン領域とは、TFTの構造上、明確に区別することが難しいた
め、信号の入出力を説明する際には、入力電極、出力電極と呼び、TFTの電極の電位の
関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方
をドレイン領域と呼ぶこととする。
Further, in this specification, in order to explain the connection of TFT, “gate electrode, input electrode,
The notation “output electrode” and “gate electrode, source region, drain region” are used separately.
This is because the gate-source voltage is often considered when explaining the operation of the TFT.
Since it is difficult to clearly distinguish the source region and the drain region of the FT due to the structure of the TFT, when describing input / output of signals, they are referred to as an input electrode and an output electrode, and the relationship between the potentials of the TFT electrodes Is described, one of the input electrode and the output electrode is called a source region, and the other is called a drain region.
発光装置を用いて多階調を表現する場合、アナログ階調方式とデジタル階調方式が挙げ
られる。前者のアナログ階調の場合は、EL素子を流れる電流をアナログ的に制御して輝
度を制御し、階調を得る方式であるが、画素部を構成するTFTの特性の微小なばらつき
が、ELの輝度のばらつきに大きく影響する。つまり、駆動用TFT352の特性がばら
つくと、異なる駆動用TFTのゲート電極に同じ電位を与えた場合にも、両者におけるソ
ース・ドレイン間電流の値が異なる。すなわち、EL素子を流れる電流の値が異なるため
、輝度にばらつきが生ずる。
In the case of expressing multiple gradations using a light emitting device, an analog gradation method and a digital gradation method can be given. In the case of the former analog gray scale, the current flowing through the EL element is controlled in an analog manner to control the luminance to obtain the gray scale, but there is a slight variation in the characteristics of the TFTs constituting the pixel portion. This greatly affects the variation in brightness. In other words, when the characteristics of the driving
このような、画素を構成する素子の特性ばらつきが画質に影響しにくい方式として、デ
ジタル階調方式がある。デジタル階調方式においては、EL素子はON状態(その輝度が
ほぼ100%である状態)と、OFF状態(その輝度がほぼ0%である状態)の2つの状態
のみによって駆動されている。つまり、駆動用TFTのソース・ドレイン間電流のばらつ
きがあっても、EL素子の輝度のばらつきを判別しにくい駆動方式といえる。
There is a digital gradation method as a method in which the variation in characteristics of the elements constituting the pixel hardly affects the image quality. In the digital gray scale method, the EL element is driven only in two states, an ON state (a state where the luminance is approximately 100%) and an OFF state (a state where the luminance is approximately 0%). That is, it can be said that it is a driving method in which it is difficult to discriminate the luminance variation of the EL element even if the current between the source and drain of the driving TFT varies.
しかしながら、デジタル階調方式の場合、このままでは2階調しか表示できないため、
別の方式と組み合わせて多階調化を実現する技術が複数提案されている。
However, in the digital gradation method, only 2 gradations can be displayed as it is.
A plurality of techniques for realizing multi-gradation in combination with another method have been proposed.
多階調化を実現する方式の1つとして、デジタル階調方式と時間階調方式とを組み合わ
せる方式が挙げられる。時間階調方式とは、EL素子が発光している時間を制御すること
により、階調表現を行う方式である。具体的には、1フレーム期間を、長さの異なる複数
のサブフレーム期間に分割し、各期間でのEL素子の発光、非発光を選択することで、1
フレーム期間内で発光した時間の長さの差をもって階調を表現する。
One of the methods for realizing multi-gradation is a method that combines a digital gradation method and a time gradation method. The time gradation method is a method for performing gradation expression by controlling the time during which the EL element emits light. Specifically, one frame period is divided into a plurality of subframe periods having different lengths, and light emission or non-light emission of the EL element in each period is selected.
The gradation is expressed by the difference in the length of time during which light is emitted within the frame period.
デジタル階調方式と時間階調方式とを組み合わせる方式として、特開2001−542
6号にて公開されている方式について述べる。ここでは例として、3ビット階調表現の場
合を挙げて説明する。
As a method of combining a digital gradation method and a time gradation method, JP-A-2001-542
We will describe the method published in No.6. Here, as an example, the case of 3-bit gradation expression will be described.
図9(A)〜(C)を参照する。通常、液晶ディスプレイやELディスプレイ等の表示装置
においては、フレーム周波数は60[Hz]程度である。つまり、図9(A)に示すように、
1秒間に60回程度、画面の描画が行われる。これにより、人間の眼にフリッカ(画面の
ちらつき)を感じさせないようにすることが出来る。
このとき、画面の描画を1回行う期間を1フレーム期間と呼ぶ。
Reference is made to FIGS. Usually, in a display device such as a liquid crystal display or an EL display, the frame frequency is about 60 [Hz]. That is, as shown in FIG.
The screen is drawn about 60 times per second. Thereby, it is possible to prevent the human eye from feeling flicker (flickering of the screen).
At this time, a period in which the screen is drawn once is referred to as one frame period.
特開2001−5426号にて公開されている時間階調方式においては、1フレーム期
間を複数のサブフレーム期間に分割する。このときの分割数は、通常は入力されるデジタ
ル映像信号のビット数に等しい。ここでは3ビット階調であるから、3つのサブフレーム
期間SF1〜SF3に分割している。
In the time gray scale method disclosed in Japanese Patent Laid-Open No. 2001-5426, one frame period is divided into a plurality of subframe periods. The number of divisions at this time is usually equal to the number of bits of the input digital video signal. Here, since it is a 3-bit gradation, it is divided into three subframe periods SF1 to SF3.
ただし、表示品質を向上させることを目的とした駆動方法の中には、デジタル映像信号
のビット数よりも、フレーム期間の分割数を多くするものがある。このような駆動方法は
例えば、特願2000−267164に記載されたものがある。
However, among driving methods aimed at improving display quality, there is a method in which the number of divisions of the frame period is made larger than the number of bits of the digital video signal. An example of such a driving method is described in Japanese Patent Application No. 2000-267164.
さらに、各サブフレーム期間は、アドレス(書き込み)期間Taと、サステイン(発光)期
間Tsとを有する。アドレス(書き込み)期間とは、画素にデジタル映像信号を書き込む期
間であり、各サブフレーム期間での長さは等しい。サステイン(発光)期間とは、アドレス
(書き込み)期間において画素に書き込まれたデジタル映像信号に基づいて、EL素子が発
光する期間である。このとき、サステイン(発光)期間Ts1〜Ts3は、その長さの比を
Ts1:Ts2:Ts3=4:2:1としている。つまり、nビット階調を表現する際は
、n個のサステイン(発光)期間の長さの比は、2n-1:2n-2:・・・:21:20としてい
る。そして、どのサステイン(発光)期間でEL素子が発光するかによって、1フレーム期
間あたり、各画素が発光する期間の長さが決定し、これによって階調表現を行う。つまり
、図9(B)においては、サステイン(発光)期間Ts1〜Ts3のそれぞれにおいて、発光
、非発光のいずれかの状態をとることによって、その合計発光時間の長短を利用して、輝
度0%、14%、28%、43%、57%、71%、86%、100%の8階調を表現す
ることが出来る。Ts1が発光し、Ts2、Ts3が発光しない場合、その輝度は57%
であり、Ts1とTs3が発光し、Ts2が発光しない場合、その輝度は71%となる。
つまり、アナログ階調方式では、71%の輝度を得たい場合は、それに則した電圧等によ
って制御し、1フレーム期間全体に渡って71%の輝度を保持するのに対し、時間階調方
式の場合は、100%の輝度で、全体の発光期間のうち71%の長さだけ発光することに
よって同様の階調を表現する。
Further, each subframe period has an address (writing) period Ta and a sustain (light emission) period Ts. An address (writing) period is a period during which a digital video signal is written to a pixel, and the length in each subframe period is equal. The sustain period is the address
This is a period in which the EL element emits light based on the digital video signal written to the pixel in the (writing) period. At this time, the length ratio of the sustain (light emission) periods Ts1 to Ts3 is set to Ts1: Ts2: Ts3 = 4: 2: 1. That is, when expressing n-bit gradation, the ratio of lengths of n sustain (light emission) periods is 2 n-1 : 2 n-2 :...: 2 1 : 2 0 . Then, depending on which sustain (light emission) period the EL element emits light, the length of the period during which each pixel emits light is determined per frame period, and gradation expression is thereby performed. That is, in FIG. 9B, by taking either the light emission state or the non-light emission state in each of the sustain (light emission) periods Ts1 to Ts3, the luminance is 0% by using the length of the total light emission time. , 14%, 28%, 43%, 57%, 71%, 86% and 100% can be expressed. When Ts1 emits light and Ts2 and Ts3 do not emit light, the luminance is 57%.
When Ts1 and Ts3 emit light and Ts2 does not emit light, the luminance is 71%.
That is, in the analog gray scale method, when it is desired to obtain 71% luminance, the luminance is controlled by a voltage or the like according to the luminance, and 71% luminance is maintained over one frame period. In this case, the same gradation is expressed by emitting light for 71% of the entire light emission period at 100% luminance.
具体的に動作について説明する。引き続き図9(A)〜(C)と、図3(B)とを参照する。
まず、ゲート信号線に選択パルスが入力されると、スイッチング用TFT351がONす
る。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用T
FT352のON、OFFが制御され、さらに保持容量353において、その電荷が保持
される。
The operation will be specifically described. Continuing to refer to FIGS. 9A to 9C and FIG.
First, when a selection pulse is input to the gate signal line, the switching
ON / OFF of the
このとき、駆動用TFT352がONしてもEL素子354の陽極(陰極)355と陰極
(陽極)356との間には電圧が加わらないようにするなどして、発光しないようにしてい
る。方法としては、陰極(陽極)356の電位を、陽極(陰極)355の電位、すなわち電流
供給線(Current)の電位と等しくしておくなどがある。陰極(陽極)356は、通常
は全画素で短絡されているため、この動作は全画素で同時に行われる。
At this time, even if the driving
(Anode) 356 is prevented from emitting light by preventing voltage from being applied. As a method, the potential of the cathode (anode) 356 is set equal to the potential of the anode (cathode) 355, that is, the potential of the current supply line (Current). Since the cathode (anode) 356 is normally short-circuited in all pixels, this operation is performed simultaneously in all pixels.
1行目〜最終行まで、書き込み動作が完了した時点でアドレス(書き込み)期間が終了し
、全画素が同時にサステイン(発光)期間に移る。EL素子354の陽極(陰極)355と陰
極(陽極)356との間に電圧差を生じ、電流が流れることによって発光する。
From the first row to the last row, the address (write) period ends when the write operation is completed, and all the pixels simultaneously shift to the sustain (light emission) period. A voltage difference is generated between the anode (cathode) 355 and the cathode (anode) 356 of the
以上の動作を全てのサブフレーム期間で行うことにより、1フレーム期間を構成する。
この方法によると、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせ
ば良い。また、サブフレーム期間の順序は、図9(B)(C)に示すように、必ずしも上位ビ
ット→下位ビットといった順序である必要はなく、1フレーム期間中、ランダムに並んで
いても良い。さらに各フレーム期間内で、その順序が変化しても良い。
By performing the above operation in all subframe periods, one frame period is formed.
According to this method, in order to increase the number of display gradations, the number of divisions in the subframe period may be increased. Further, as shown in FIGS. 9B and 9C, the order of the subframe periods does not necessarily have to be the order of upper bits → lower bits, and may be arranged at random during one frame period. Further, the order may change within each frame period.
ところで、絶縁体上にTFTを形成して作製される表示装置においては、その工程が複
雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化す
ることが、コスト低減への主たる課題である。そこで、画素部および周辺の駆動回路(ソ
ース信号線駆動回路およびゲート信号線駆動回路等)を、単極性のTFTのみによって構
成することを考える。
By the way, in a display device manufactured by forming a TFT on an insulator, a complicated process leads to a decrease in yield and an increase in cost. Therefore, simplifying the process as much as possible is the main issue for cost reduction. Therefore, it is considered that the pixel portion and peripheral driving circuits (source signal line driving circuit, gate signal line driving circuit, and the like) are configured only by unipolar TFTs.
ここで、画素および駆動回路の動作電圧について再び考える。ここで図5を参照する。
図5(A)はEL素子の画素部の構成を示しており、スイッチング用TFT501、駆動用
TFT502、EL素子504の接続を模式的に表したものを図5(B)に示している。
Here, the operating voltages of the pixel and the driving circuit are considered again. Reference is now made to FIG.
FIG. 5A shows the structure of the pixel portion of the EL element, and FIG. 5B schematically shows the connection of the switching
まず、EL素子504において、505が陽極、506が陰極である場合を考える。今
、電極505の電位をV505、電極506の電位をV506とすると、EL素子504が発光
するためには、両電極間に電位差を与えてやる必要がある。従ってV505>V506となる。
駆動用TFT502がNチャネル型である場合に確実にONし、EL素子504の電極間
に正常に電圧を印加するには、駆動用TFT502のゲート電極に印加する電位は、V50
5よりもさらに高く(少なくともTFT502のしきい値分だけ)する必要がある。つまり
、ソース信号線から書き込まれる信号の振幅を広げる必要がある。一方、駆動用TFT5
02がPチャネル型である場合に確実にONし、EL素子504の電極間に正常に電圧を
印加するには、駆動用TFT502のゲート電極に印加する電位は、V505よりも、少な
くともTFT502のしきい値分だけ低くなっていれば良い。よって、ソース信号線から
書き込まれる信号振幅をそれほど広くする必要がない。よって、EL素子504の電極5
05が陽極、506が陰極である場合には、駆動用TFT502にはPチャネル型を用い
るのが望ましい。
First, in the
In order to surely turn on when the driving
It must be higher than 5 (at least by the threshold value of the TFT 502). That is, it is necessary to increase the amplitude of the signal written from the source signal line. On the other hand, driving TFT 5
In order to apply the voltage normally between the electrodes of the
In the case where 05 is an anode and 506 is a cathode, it is desirable to use a P-channel type for the driving
続いて、EL素子504において、505が陰極、506が陽極である場合、EL素子
504が発光するためには、両電極間に電位差を与えてやる必要がある。従ってこの場合
はV505<V506となる。駆動用TFT502がNチャネル型である場合に確実にONし、
EL素子504の電極間に正常に電圧を印加するには、駆動用TFT502のゲート電極
に印加する電位は、V505よりも、少なくともTFT502のしきい値分だけ高くなって
いれば良い。よって、ソース信号線から書き込まれる信号の振幅はそれほど広くする必要
がない。一方、駆動用TFT502がPチャネル型である場合に確実にONし、EL素子
504の電極間に正常に電圧を印加するには、駆動用TFT502のゲート電極に印加す
る電位は、V505よりもさらに低く(少なくともTFT502のしきい値分だけ)する必要
がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。よって
、EL素子504の電極505が陰極、506が陽極である場合には、駆動用TFT50
2にはNチャネル型を用いるのが望ましい。
Subsequently, in the
In order to normally apply a voltage between the electrodes of the
2 is preferably an N-channel type.
次に、駆動用TFT502の極性およびEL素子504の構成と、出射方向との関係に
ついて述べる。図8(A)は、駆動用TFT502がNチャネル型である場合のEL素子5
04の構成を、図8(B)は、駆動用TFT502がPチャネル型である場合のEL素子5
04の構成を断面図で模式的に示したものである。
Next, the relationship between the polarity of the driving
FIG. 8B shows the configuration of the EL element 5 when the driving
The structure of 04 is typically shown with sectional drawing.
EL素子504の陰極においては、発光層に電子を注入する能力が求められることから、
金属材料を用いることが望ましいため、通常、透明電極を用いる電極は陽極である。従っ
て、図8(A)において、駆動用TFTはNチャネル型であり、駆動用TFT502のソー
ス領域には電流供給線が接続され、ドレイン領域にはEL素子504の陰極が接続されて
いる。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出
射方向は図のように、TFTが形成されている基板(以後、TFT基板と表記する)とは反
対側となる。
In the cathode of the
Since it is desirable to use a metal material, an electrode using a transparent electrode is usually an anode. Accordingly, in FIG. 8A, the driving TFT is an N-channel type, the current supply line is connected to the source region of the driving
一方、図8(B)において、駆動用TFT502はPチャネル型であり、駆動用TFT5
02のソース領域には電流供給線が接続され、ドレイン領域にはEL素子504の陽極が
接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射され
るため、出射方向は図のように、TFT基板側となる。
On the other hand, in FIG. 8B, the driving
A current supply line is connected to the source region of 02, and an anode of the
本明細書においては、図8(A)に示した出射方向を上面出射、図8(B)に示した出射方
向を下面出射と表記する。下面出射の場合、画素部を構成する素子の占める領域が発光面
積に影響するのに対し、上面出射の場合は、画素部を構成する素子の占める領域に関係な
く光を取り出すことが出来るため、高開口率化に有利である。しかし、図8(A)に示した
ような上面出射の構成で発光装置を作製する場合、工程上、EL層の形成後、透明電極を
用いて陽極を形成する必要があるが、この工程でEL層にダメージを与えやすく、このよ
うな工程が現在では困難であるため、一般的には図8(B)に示したような下面出射の構成
が採用されている。
In this specification, the emission direction shown in FIG. 8A is expressed as top emission, and the emission direction shown in FIG. 8B is expressed as bottom emission. In the case of bottom emission, the area occupied by the elements constituting the pixel portion affects the light emission area, whereas in the case of top emission, light can be extracted regardless of the area occupied by the elements constituting the pixel portion. It is advantageous for high aperture ratio. However, in the case of manufacturing a light emitting device with a top emission structure as shown in FIG. 8A, it is necessary to form an anode using a transparent electrode after forming an EL layer in the process. Since the EL layer is easily damaged and such a process is difficult at present, a bottom emission configuration as shown in FIG. 8B is generally employed.
ここで、駆動用TFT502の極性に対するスイッチング用TFT501の極性につい
て考える。まず、駆動用TFT502がPチャネル型である場合、駆動用TFT502が
ONする条件は、駆動用TFT502のゲート・ソース間電圧VGS2の絶対値が、駆動用
TFT502のしきい値電圧の絶対値を上回ることである。すなわち、ソース信号線より
入力されるデジタル映像信号のLレベルの電位(ここでは、デジタル映像信号の電位がL
レベルのとき、EL素子が発光するとする)が、駆動用TFT502のソース領域の電位
に対して、しきい値分以上低いことである。
Here, the polarity of the switching
The EL element emits light when the level is lower than the potential of the source region of the driving
このとき、スイッチング用TFT501が駆動用TFT502と同極性、すなわちPチ
ャネル型である場合、スイッチング用TFT501がONする条件は、スイッチング用T
FT501のゲート・ソース間電圧VGS1の絶対値が、スイッチング用TFT501のし
きい値電圧の絶対値を上回ることである。すなわち、ゲート信号線を選択状態とするパル
スのLレベルの電位(ここでは、スイッチング用TFT501がPチャネル型であること
から、ゲート信号線にLレベルが入力されたとき、選択状態となるものとする)が、スイ
ッチング用TFT501のソース領域の電位に対して、しきい値分以上低いことである。
よって、ソース信号線の電圧振幅に対し、ゲート信号線側の電圧振幅をより広くする必要
がある。
これは、ゲート信号線駆動回路の動作電圧を高くすることを意味する。
At this time, when the switching
The absolute value of the gate-source voltage V GS1 of the
Therefore, it is necessary to make the voltage amplitude on the gate signal line side wider than the voltage amplitude of the source signal line.
This means that the operating voltage of the gate signal line driving circuit is increased.
これはスイッチング用TFT501と駆動用TFT502がNチャネル型である場合に
も同様のことが言える。従って、消費電力を考えた場合、画素部のTFTはNチャネル型
とPチャネル型の両方を用いて構成するのが望ましいことになる。
The same applies to the case where the switching
以上のことから、従来の方法で、単極性のTFTによって画素部と駆動回路を構成しよ
うとすると、工程削減が実現する反面、消費電力の増加を招く。
For the above reasons, when the pixel portion and the drive circuit are configured by the unipolar TFT by the conventional method, the process can be reduced, but the power consumption is increased.
本発明は前述の課題を鑑見てなされたものであり、単一極性のTFTによって画素部と
駆動回路を構成することによって工程を削減し、かつ新規の回路構成をもって消費電力を
低く抑えることを実現した発光装置を提供することを目的とする。
The present invention has been made in view of the above-mentioned problems, and it is possible to reduce the number of steps by configuring a pixel portion and a drive circuit with a single polarity TFT, and to keep power consumption low with a novel circuit configuration. It is an object of the present invention to provide a realized light emitting device.
従来の構成の画素においては、スイッチング用TFTを確実にONさせるために、スイ
ッチング用TFTの入力電極に入力される信号、すなわちソース信号線に出力されてくる
信号の電圧振幅よりも、スイッチング用TFTのゲート電極に入力される信号、すなわち
ゲート信号線を選択する信号の電圧振幅を大きくする必要があった。
In a pixel having a conventional configuration, in order to reliably turn on the switching TFT, the switching TFT is larger than the voltage amplitude of the signal input to the input electrode of the switching TFT, that is, the signal output to the source signal line. Therefore, it is necessary to increase the voltage amplitude of the signal input to the gate electrode, that is, the signal for selecting the gate signal line.
ここで、ソース信号線に出力されてくる信号の電圧振幅と、ゲート信号線を選択する信
号の電圧振幅とが等しい場合について考える。再び図5を参照する。なお、画素を構成す
るTFTは全てNチャネル型であるとする。
Here, consider a case where the voltage amplitude of the signal output to the source signal line is equal to the voltage amplitude of the signal for selecting the gate signal line. Refer to FIG. 5 again. Note that all the TFTs constituting the pixel are N-channel type.
ゲート信号線が選択状態となり、スイッチング用TFTがONする。このときのスイッ
チング用TFTのゲート電極の電位をV1とする。スイッチング用TFTがONし、ソー
ス信号線に出力されている映像信号は、駆動用TFTのゲート電極へと入力される。この
とき、映像信号はHレベルで、スイッチング用TFTの入力電極とゲート電極の電位は等
しく、V1であるとすると、スイッチング用TFTの出力電極側に現れる信号の電位は、
V1からスイッチング用TFTのしきい値を引いた電位(V1−VthN)となる。映像信号
がLレベルのときは、スイッチング用TFTのしきい値は影響せず、駆動用TFTのゲー
ト電極には等しくLレベルが入力されることになる。
The gate signal line is selected, and the switching TFT is turned on. At this time, the potential of the gate electrode of the switching TFT is V 1 . The switching TFT is turned on, and the video signal output to the source signal line is input to the gate electrode of the driving TFT. At this time, if the video signal is at H level and the potentials of the input electrode and the gate electrode of the switching TFT are equal and V 1 , the potential of the signal appearing on the output electrode side of the switching TFT is
It becomes a potential (V 1 −VthN) obtained by subtracting the threshold value of the switching TFT from V 1 . When the video signal is at the L level, the threshold value of the switching TFT is not affected, and the L level is equally input to the gate electrode of the driving TFT.
すなわち、スイッチング用TFTによって、そのしきい値分だけ、映像信号の電圧振幅
が減衰する。これにより、駆動用TFTのゲート電極の電位が十分に上がらず、所望のド
レイン電流を得られない場合がある。結果として、EL素子を流れる電流が不足する。
That is, the voltage amplitude of the video signal is attenuated by the threshold value by the switching TFT. As a result, the potential of the gate electrode of the driving TFT does not rise sufficiently, and a desired drain current may not be obtained. As a result, the current flowing through the EL element is insufficient.
そこで本発明においては、スイッチング用TFTの出力電極と、駆動用TFTのゲート
電極との間に、電圧補償回路を設ける。電圧補償回路は、ブートストラップ回路を応用し
たものであり、スイッチング用TFTのしきい値によって減衰した信号の電圧振幅を、本
来の振幅に戻す役割を有している。
Therefore, in the present invention, a voltage compensation circuit is provided between the output electrode of the switching TFT and the gate electrode of the driving TFT. The voltage compensation circuit is an application of a bootstrap circuit and has a role of returning the voltage amplitude of a signal attenuated by the threshold value of the switching TFT to the original amplitude.
これにより、ソース信号線に出力されてくる映像信号の電圧振幅と、ゲート信号線を選
択する信号の電圧振幅とが等しい場合にも、駆動用TFTのゲート電極には、正常な電位
を与えることが出来る。従って、ゲート信号線駆動回路の駆動電圧を低くすることが可能
となり、発光装置の低消費電力化に貢献する。
Thus, even when the voltage amplitude of the video signal output to the source signal line is equal to the voltage amplitude of the signal for selecting the gate signal line, a normal potential is applied to the gate electrode of the driving TFT. I can do it. Therefore, the driving voltage of the gate signal line driving circuit can be lowered, which contributes to lower power consumption of the light emitting device.
また、本発明の電圧補償回路を有する画素は、単一極性のTFTによって構成されてお
り、この画素を用いて発光装置の画素部を構成し、かつ周辺の駆動回路を、画素部を構成
するTFTと同一極性のTFTによって構成することによって、製造工程の簡略化に貢献
する。
In addition, the pixel having the voltage compensation circuit of the present invention is configured by a single polarity TFT, and the pixel portion of the light emitting device is configured by using this pixel, and the peripheral drive circuit is configured by the pixel portion. Constituting with a TFT having the same polarity as the TFT contributes to simplification of the manufacturing process.
本発明の構成を以下に記す。 The configuration of the present invention will be described below.
本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電
流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧
補償回路とを有することを特徴としている。
The light-emitting device of the present invention is a light-emitting device configured using a plurality of transistors of one conductivity type, and each pixel included in the light-emitting device includes a source signal line, a gate signal line, a current supply line, It has a switching transistor, a driving transistor, a light emitting element, and a voltage compensation circuit.
本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電
流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧
補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、前記ゲート信号
線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は
、前記駆動用トランジスタのゲート電極と電気的に接続され、 前記駆動用トランジスタ
の入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の一方の
電極と電気的に接続され、 前記電圧補償回路は、前記スイッチング用トランジスタの出
力電極と、前記駆動用トランジスタのゲート電極との間に配置されていることを特徴とし
ている。
The light-emitting device of the present invention is a light-emitting device configured using a plurality of transistors of one conductivity type, and each pixel included in the light-emitting device includes a source signal line, a gate signal line, a current supply line, A switching transistor; a driving transistor; a light-emitting element; and a voltage compensation circuit. A gate electrode of the switching transistor is electrically connected to the gate signal line, and an input electrode is the source signal line The output electrode is electrically connected to the gate electrode of the driving transistor, the input electrode of the driving transistor is electrically connected to the current supply line, and the output electrode is Electrically connected to one electrode of the light-emitting element, and the voltage compensation circuit includes an output electrode of the switching transistor and an electrode of the driving transistor. It is characterized by being arranged between the over gate electrode.
本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素のうち、m行目(mは自然数、1≦m)に走査される
画素はそれぞれ、ソース信号線と、m行目に選択されるゲート信号線と、電流供給線と、
スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧補償回路とを
有し、 前記スイッチング用トランジスタのゲート電極は、前記m行目に選択されるゲー
ト信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力
電極は、前記駆動用トランジスタのゲート電極と電気的に接続され、 前記駆動用トラン
ジスタの入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の
一方の電極と電気的に接続され、 前記電圧補償回路は、リフレッシュ用トランジスタと
、補償用トランジスタと、第1の容量手段と、第2の容量手段とを有し、 前記第1の容
量手段の第1の電極は、前記スイッチング用トランジスタの出力電極と電気的に接続され
、第2の電極は、前記第2の容量手段の第1の電極と電気的に接続され、第2の電極は、
前記電流供給線と電気的に接続され、 前記リフレッシュ用トランジスタのゲート電極は
、(m−1)行目に選択されるゲート信号線と電気的に接続され、入力電極は、第1の電源
電位を供給する信号線もしくは電源線と電気的に接続され、出力電極は、前記スイッチン
グ用トランジスタの出力電極および、前記駆動用トランジスタのゲート電極と電気的に接
続され、 前記補償用トランジスタのゲート電極は、前記第1の容量手段の第1の電極、
前記スイッチング用トランジスタの出力電極、および前記駆動用トランジスタのゲート電
極と電気的に接続され、入力電極は、第2の電源電位を供給する信号線もしくは電源線と
電気的に接続され、出力電極は、前記第1の容量手段の第2の電極および、前記第2の容
量手段の第1の電極と電気的に接続されていることを特徴としている。
The light-emitting device of the present invention is a light-emitting device configured using a plurality of transistors of one conductivity type, and is scanned in the m-th row (m is a natural number, 1 ≦ m) among pixels of the light-emitting device. Each pixel includes a source signal line, a gate signal line selected in the m-th row, a current supply line,
A switching transistor; a driving transistor; a light-emitting element; and a voltage compensation circuit. A gate electrode of the switching transistor is electrically connected to a gate signal line selected in the m-th row, and is input The electrode is electrically connected to the source signal line, the output electrode is electrically connected to the gate electrode of the driving transistor, and the input electrode of the driving transistor is electrically connected to the current supply line And the output electrode is electrically connected to one electrode of the light emitting element, and the voltage compensation circuit includes a refresh transistor, a compensation transistor, a first capacitor unit, and a second capacitor unit. And the first electrode of the first capacitor means is electrically connected to the output electrode of the switching transistor, and the second electrode is connected to the second capacitor hand. Electrically connected to the first electrode of the stage, the second electrode is
The gate electrode of the refresh transistor is electrically connected to a gate signal line selected in the (m−1) th row, and the input electrode is connected to the first power supply potential. The output electrode is electrically connected to the output electrode of the switching transistor and the gate electrode of the driving transistor, and the gate electrode of the compensation transistor is , The first electrode of the first capacitive means,
The output electrode of the switching transistor is electrically connected to the gate electrode of the driving transistor, the input electrode is electrically connected to a signal line or a power supply line for supplying a second power supply potential, and the output electrode is The second capacitor means is electrically connected to the second electrode of the first capacitor means and the first electrode of the second capacitor means.
本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、 前記画素に映像信号を入力するソー
ス信号線と、 前記画素のうち、いずれか1行を選択するゲート信号線と、 前記映像信
号の入力に従って発光する発光素子と、 前記発光素子への電流を供給する電流供給線と
、 前記発光素子に供給される電流を制御する駆動用トランジスタと、 前記映像信号の
、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチン
グ用トランジスタと、 前記映像信号に従って前記駆動用トランジスタのゲート電極に入
力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有することを特徴と
している。
The light-emitting device of the present invention is a light-emitting device configured using a plurality of transistors of one conductivity type, and each pixel included in the light-emitting device includes a source signal line that inputs a video signal to the pixel, and the pixel A gate signal line for selecting one of the rows, a light emitting element that emits light according to the input of the video signal, a current supply line that supplies a current to the light emitting element, and a current supplied to the light emitting element. A driving transistor for controlling; a switching transistor for controlling input of the video signal from a source signal line to the gate electrode of the driving transistor; and a signal input to the gate electrode of the driving transistor according to the video signal And a voltage compensation circuit that performs compensation or conversion of the voltage amplitude.
本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素はそれぞれ、 前記画素に映像信号を入力するソー
ス信号線と、 前記画素のうち、いずれか1行を選択するゲート信号線と、 前記映像信
号の入力に従って発光する発光素子と、 前記発光素子への電流を供給する電流供給線と
、 前記発光素子に供給される電流を制御する駆動用トランジスタと、 前記映像信号の
、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチン
グ用トランジスタと、 前記映像信号に従って前記駆動用トランジスタのゲート電極に入
力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有し、 前記スイッ
チング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、入力電極
は、前記ソース信号線と電気的に接続され、出力電極は、前記駆動用トランジスタのゲー
ト電極と電気的に接続され、 前記駆動用トランジスタの入力電極は、前記電流供給線と
電気的に接続され、出力電極は、前記発光素子の一方の電極と電気的に接続され、 前記
電圧補償回路は、前記スイッチング用トランジスタの出力電極と、前記駆動用トランジス
タのゲート電極との間に配置されていることを特徴としている。
The light-emitting device of the present invention is a light-emitting device configured using a plurality of transistors of one conductivity type, and each pixel included in the light-emitting device includes a source signal line that inputs a video signal to the pixel, and the pixel A gate signal line for selecting one of the rows, a light emitting element that emits light according to the input of the video signal, a current supply line that supplies a current to the light emitting element, and a current supplied to the light emitting element. A driving transistor for controlling; a switching transistor for controlling input of the video signal from a source signal line to the gate electrode of the driving transistor; and a signal input to the gate electrode of the driving transistor according to the video signal A voltage compensation circuit that compensates or converts the voltage amplitude of the switching transistor, and the gate electrode of the switching transistor has the gate And the input electrode is electrically connected to the source signal line, the output electrode is electrically connected to the gate electrode of the driving transistor, and the input of the driving transistor. The electrode is electrically connected to the current supply line, the output electrode is electrically connected to one electrode of the light emitting element, and the voltage compensation circuit includes the output electrode of the switching transistor and the drive It is characterized by being arranged between the gate electrode of the transistor.
本発明の発光装置は、 一導電型の複数のトランジスタを用いて構成された発光装置で
あって、 前記発光装置の有する画素のうち、m行目(mは自然数、1≦m)に走査される
画素はそれぞれ、 前記画素に映像信号を入力するソース信号線と、 前記画素のうち、
m行目を選択するゲート信号線と、 前記映像信号の入力に従って発光する発光素子と、
前記発光素子への電流を供給する電流供給線と、 前記発光素子に供給される電流を制
御する駆動用トランジスタと、 前記映像信号の、ソース信号線から前記駆動用トランジ
スタのゲート電極への入力を制御するスイッチング用トランジスタと、 前記映像信号に
従って前記駆動用トランジスタのゲート電極に入力される信号の電圧振幅の補償もしくは
変換を行う電圧補償回路とを有し、 前記スイッチング用トランジスタのゲート電極は、
前記m行目を選択するゲート信号線と電気的に接続され、入力電極は、前記ソース信号線
と電気的に接続され、出力電極は、前記駆動用トランジスタのゲート電極と電気的に接続
され、 前記駆動用トランジスタの入力電極は、前記電流供給線と電気的に接続され、出
力電極は、前記発光素子の一方の電極と電気的に接続され、 前記電圧補償回路は、 前
記駆動用トランジスタのゲート電極にある一定電位を与えるリフレッシュ用トランジスタ
と、 前記駆動用トランジスタのゲート電極に入力される映像信号の電圧振幅の補償を行
う補償用トランジスタと、 前記補償用トランジスタのゲート電極と出力電極間に容量結
合を形成する第1の容量手段と、 前記補償用トランジスタの出力電極と前記電流供給線
間に容量結合を形成する第2の容量手段とを有し、 前記第1の容量手段の第1の電極は
、前記スイッチング用トランジスタの出力電極と電気的に接続され、第2の電極は、前記
第2の容量手段の第1の電極と電気的に接続され、第2の電極は、前記電流供給線と電気
的に接続され、 前記リフレッシュ用トランジスタのゲート電極は、(m−1)行目に選択
されるゲート信号線と電気的に接続され、入力電極は、第1の電源電位を供給する信号線
もしくは電源線と電気的に接続され、出力電極は、前記スイッチング用トランジスタの出
力電極および、前記駆動用トランジスタのゲート電極と電気的に接続され、 前記補償用
トランジスタのゲート電極は、前記第1の容量手段の第1の電極、前記スイッチング用ト
ランジスタの出力電極、および前記駆動用トランジスタのゲート電極と電気的に接続され
、入力電極は、第2の電源電位を供給する信号線もしくは電源線と電気的に接続され、出
力電極は、前記第1の容量手段の第2の電極および、前記第2の容量手段の第1の電極と
電気的に接続されていることを特徴としている。
The light-emitting device of the present invention is a light-emitting device configured using a plurality of transistors of one conductivity type, and is scanned in the m-th row (m is a natural number, 1 ≦ m) among pixels of the light-emitting device. Each of the pixels includes a source signal line for inputting a video signal to the pixel, and among the pixels,
a gate signal line for selecting the m-th row, a light emitting element that emits light according to the input of the video signal,
A current supply line for supplying a current to the light emitting element; a driving transistor for controlling a current supplied to the light emitting element; and an input of the video signal from a source signal line to the gate electrode of the driving transistor. A switching transistor for controlling, and a voltage compensation circuit for compensating or converting a voltage amplitude of a signal input to the gate electrode of the driving transistor in accordance with the video signal, and the gate electrode of the switching transistor includes:
Electrically connected to the gate signal line for selecting the m-th row, the input electrode is electrically connected to the source signal line, and the output electrode is electrically connected to the gate electrode of the driving transistor; An input electrode of the driving transistor is electrically connected to the current supply line, an output electrode is electrically connected to one electrode of the light emitting element, and the voltage compensation circuit includes a gate of the driving transistor. A refresh transistor that applies a certain potential to the electrode; a compensation transistor that compensates for the voltage amplitude of the video signal input to the gate electrode of the driving transistor; and a capacitance between the gate electrode and the output electrode of the compensation transistor. A first capacitor means for forming a coupling; a second capacitor for forming a capacitive coupling between the output electrode of the compensating transistor and the current supply line; And the first electrode of the first capacitor means is electrically connected to the output electrode of the switching transistor, and the second electrode is connected to the first electrode of the second capacitor means. The second electrode is electrically connected to the current supply line, and the gate electrode of the refresh transistor is electrically connected to the gate signal line selected in the (m−1) th row. The input electrode is electrically connected to a signal line or a power supply line for supplying a first power supply potential, and the output electrode is electrically connected to the output electrode of the switching transistor and the gate electrode of the driving transistor. And the gate electrode of the compensation transistor is electrically connected to the first electrode of the first capacitor means, the output electrode of the switching transistor, and the gate electrode of the drive transistor. The input electrode is electrically connected to a signal line or a power supply line for supplying a second power supply potential, and the output electrode is connected to the second electrode of the first capacitor means and the second electrode. It is characterized by being electrically connected to the first electrode of the capacitor means.
本発明の発光装置において、 第1の電源電位を供給する信号線もしくは電源線とは、
前記m行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としてい
る。
In the light emitting device of the present invention, the signal line or the power supply line for supplying the first power supply potential is:
It is a gate signal line or the current supply line selected in the m-th row.
本発明の発光装置において、 第2の電源電位を供給する信号線もしくは電源線とは、
前記m行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としてい
る。
In the light emitting device of the present invention, the signal line or the power supply line for supplying the second power supply potential is:
It is a gate signal line or the current supply line selected in the m-th row.
本発明の発光装置において、 前記第1の容量手段は、前記補償用トランジスタのゲー
ト電極と、前記補償用トランジスタの入力電極もしくは出力電極との間の容量でなる容量
手段であることを特徴としている。
In the light emitting device of the present invention, the first capacitor means is a capacitor means having a capacity between a gate electrode of the compensation transistor and an input electrode or an output electrode of the compensation transistor. .
本発明の発光装置において、 前記第1および第2の容量手段は、活性層材料、ゲート
電極材料、あるいは配線材料のうちいずれか2つの材料と、前記2つの材料間の絶縁層と
でなる容量手段であることを特徴としている。
In the light-emitting device of the present invention, the first and second capacitor means are capacitors each including any two materials among an active layer material, a gate electrode material, and a wiring material, and an insulating layer between the two materials. It is characterized by being a means.
本発明の発光装置において、 前記一導電型とは、Nチャネル型であることを特徴とし
ている。
In the light-emitting device of the present invention, the one conductivity type is an N-channel type.
本発明の発光装置において、 前記一導電型とは、Pチャネル型であることを特徴とし
ている。
In the light emitting device of the present invention, the one conductivity type is a P channel type.
本発明の発光装置は、 図19に示すOLEDディスプレイ、ビデオカメラ、ノート型
のパーソナルコンピュータ、携帯情報端末、音響再生装置、デジタルカメラ、携帯電話等
の電子機器に適用出来る。
The light-emitting device of the present invention can be applied to electronic devices such as an OLED display, a video camera, a notebook personal computer, a portable information terminal, a sound reproducing device, a digital camera, and a mobile phone shown in FIG.
本発明の発光装置は、単一極性のTFTを用いて画素部および周辺駆動回路を一体形成
する。これによって、ドーピング工程の一部を削減し、さらにはマスク枚数も減少するこ
とで、歩留まり向上やコスト削減に貢献する。
In the light emitting device of the present invention, a pixel portion and a peripheral driving circuit are integrally formed using a single polarity TFT. As a result, part of the doping process is reduced, and the number of masks is also reduced, thereby contributing to yield improvement and cost reduction.
さらに、本発明の発光装置は、ブートストラップ法を応用した構造の画素をもって、画
素を駆動するための信号の電圧振幅を小さくすることが出来る。これによって、発光装置
の低消費電力化に貢献する。
Furthermore, the light-emitting device of the present invention can reduce the voltage amplitude of a signal for driving a pixel with a pixel having a structure to which the bootstrap method is applied. This contributes to lower power consumption of the light emitting device.
図1に、本発明の電圧補償回路を有する画素の構成について示す。図1(A)に示すとお
り、スイッチング用TFT101、駆動用TFT102、EL素子104、ソース信号線
(S(n))、ゲート信号線(G(m))、電流供給線(Current)については従来と同様に
有している。本発明の特徴は、スイッチング用TFT101の出力電極と、駆動用TFT
102のゲート電極との間に、電圧補償回路110を有している点を特徴としている。
FIG. 1 shows a configuration of a pixel having a voltage compensation circuit of the present invention. As shown in FIG. 1A, a switching
(S (n)), gate signal line (G (m)), and current supply line (Current) are provided as in the conventional case. The feature of the present invention is that the output electrode of the switching
The
図1(B)は、電圧補償回路110の構成を含む回路図である。電圧補償回路110は、
第1のTFT151、第2のTFT152、第1の容量手段153、第2の容量手段15
4を有する。また、図1(B)において、G(m)はm行目に走査されるゲート信号線であり
、G(m−1)は、m−1行目に走査されるゲート信号線である。
FIG. 1B is a circuit diagram including the configuration of the
First
4. In FIG. 1B, G (m) is a gate signal line scanned in the mth row, and G (m−1) is a gate signal line scanned in the m−1th row.
第1の容量手段153と、第2の容量手段154とは、直列に配置されている。第1の
容量手段153の第1の電極は、スイッチング用TFT101の出力電極と接続され、第
1の容量手段153の第2の電極は、第2の容量手段154の第1の電極と接続され、第
2の容量手段154の第2の電極は、電流供給線と接続されている。
The first capacitor means 153 and the second capacitor means 154 are arranged in series. The first electrode of the
第1のTFT151のゲート電極は、ゲート信号線G(m−1)と接続され、入力電極は
、第1の電源電位(V1)を供給する信号線もしくは電源線と接続され、出力電極は、スイ
ッチング用TFT101の出力電極と接続されている
The gate electrode of the
第2のTFT152のゲート電極は、スイッチング用TFT101の出力電極、および
第1の容量手段の第1の電極と接続され、入力電極は、第2の電源電位(V2)を供給する
信号線もしくは電源線と接続され、出力電極は、第1の容量手段の第2の電極、および第
2の容量手段の第1の電極と接続されている。
The gate electrode of the
今後、電圧補償回路が有する2つのTFTについて、第1のTFT151をリフレッシ
ュ用TFT、第2のTFT152を、補償用TFTと表記する。
From now on, regarding the two TFTs included in the voltage compensation circuit, the
なお、画素を構成するTFT101、102、151、152は全て同一極性のTFT
を用いており、その極性はNチャネル型でもPチャネル型でも良い。
Note that the
The polarity may be either N channel type or P channel type.
ただし、第1の電源電位(V1)および第2の電源電位(V2)はそれぞれ、画素を構成する
TFTの極性によって異なる。画素を構成するTFTがNチャネル型である場合、V1<
V2とし、画素を構成するTFTがPチャネル型である場合、V1>V2とする。
However, the first power supply potential (V 1 ) and the second power supply potential (V 2 ) differ depending on the polarities of the TFTs constituting the pixel. When the TFT constituting the pixel is an N-channel type, V 1 <
When V 2 is set and the TFT constituting the pixel is a P-channel type, V 1 > V 2 is set.
V1<V2のとき、V1の電位は、Nチャネル型TFTのしきい値を十分に下回る電位、
V2の電位は、Nチャネル型TFTのしきい値を十分に上回る電位とする。例えば、V1の
電位は信号線のLレベル程度、V2の電位は信号線のHレベル程度の電位とする。V1>V
2の場合は、その電位を逆転してやれば良い。
When V 1 <V 2 , the potential of V 1 is a potential sufficiently lower than the threshold value of the N-channel TFT,
The potential of V 2 is set to a potential that sufficiently exceeds the threshold value of the N-channel TFT. For example, the potential of V 1 is about the L level of the signal line, and the potential of V 2 is about the H level of the signal line. V 1 > V
In the case of 2 , the potential may be reversed.
回路の動作について説明する。ここでは、画素を構成するTFTは全てNチャネル型で
ある場合を例とする。入力される信号は、ソース信号線に出力されてくるデジタル映像信
号、ゲート信号線を選択する信号とも、HレベルのときVDD、LレベルのときVSSと
する。またここでは、V1=VSS、V2=VDDとする。さらに、電流供給線(Curr
ent)の電位はVCとする。
The operation of the circuit will be described. Here, as an example, the TFTs constituting the pixel are all N-channel type. The input signal is VDD when it is at H level and VSS when it is at L level for both the digital video signal output to the source signal line and the signal for selecting the gate signal line. Further, here, V 1 = VSS and V 2 = VDD. Furthermore, the current supply line (Curr
ent) is V C.
図11は、本発明の回路の動作を説明するためのタイミングチャートを示している。(
A)はm−1行目のゲート信号線(G(m−1))の電位、(B)はm行目のゲート信号線(G(
m))の電位、(C)はソース信号線(S(n))の電位、(D)は駆動用TFT102のゲート電
極の電位を示している。また、m行目のゲート信号線が選択されてから、再びm行目のゲ
ート信号線が選択されるまでの期間1101が、図9(B)に示したサブフレーム期間(S
F#)にあたり、1102で示される期間が1水平期間である。動作の説明には図1およ
び図11を用い、m行目に選択されるゲート信号線によってスイッチング用TFT101
が制御される画素について説明する。
FIG. 11 shows a timing chart for explaining the operation of the circuit of the present invention. (
(A) is the potential of the gate signal line (G (m-1)) in the (m-1) th row, and (B) is the gate signal line (G (
m)), (C) shows the potential of the source signal line (S (n)), and (D) shows the potential of the gate electrode of the driving
F #), a period indicated by 1102 is one horizontal period. 1 and 11 are used to describe the operation, and the switching
A pixel in which the control is performed will be described.
まず、m−1行目のゲート信号線が選択されている期間、つまりm−1行目において映
像信号の書き込みが行われている期間において、m−1行目のゲート信号線はHレベル、
m行目のゲート信号線はLレベルとなっている。よって、スイッチング用TFT101は
OFFし、リフレッシュ用TFT151はONする。
このとき、駆動用TFT102のゲート電極にはV1=VSSが入力され、OFFする。
図11においては、1103で示される期間に行われる動作である。
First, in a period when the gate signal line in the (m-1) th row is selected, that is, in a period in which a video signal is written in the (m-1) th row, the gate signal line in the (m-1) th row is at the H level.
The gate signal line in the m-th row is at the L level. Therefore, the switching
At this time, V 1 = VSS is input to the gate electrode of the driving
In FIG. 11, the operation is performed during the period indicated by 1103.
続いて、m−1行目の水平期間が終了し、ゲート信号線(G(m−1))がLレベルとなる
。これに伴い、リフレッシュ用TFT151がOFFする。m行目の水平期間に入り、ゲ
ート信号線(G(m))がHレベルとなる。これに伴い、スイッチング用TFT101がON
する。このとき、ソース信号線に出力されてきているデジタル映像信号が画素に書き込ま
れる。デジタル映像信号がHレベルのとき、スイッチング用TFTがONしていることか
ら、駆動用TFT102のゲート電極の電位が上昇する。
Subsequently, the horizontal period of the (m−1) th row ends, and the gate signal line (G (m−1)) becomes L level. As a result, the
To do. At this time, the digital video signal output to the source signal line is written to the pixel. When the digital video signal is at the H level, the switching TFT is turned on, so the potential of the gate electrode of the driving
ただし今、ゲート信号線(G(m))はHレベルであり、その電位はVDD、デジタル映像
信号はHレベルであり、その電位は同じくVDDであるので、スイッチング用TFTの出
力電極に現れる電位は、そのしきい値の影響を受けるため、(VDD−VthN)となった
ところでスイッチング用TFTがOFFし、スイッチング用TFTの出力電極、すなわち
駆動用TFT102のゲート電極は浮遊状態となる。
However, since the gate signal line (G (m)) is now at the H level, the potential is VDD, and the digital video signal is at the H level, and the potential is also VDD, the potential appearing at the output electrode of the switching TFT. Therefore, the switching TFT is turned off when (VDD−VthN) is reached, and the output electrode of the switching TFT, that is, the gate electrode of the driving
一方、スイッチング用TFT101の出力電極の電位が(VDD−VthN)まで上昇す
るため、補償用TFT152がONし、出力電極の電位が上昇してVDDに近づく。この
とき、補償用TFT152の出力電極とゲート電極との間には、第1の容量手段153に
よる容量結合が存在する。今、補償用TFT152のゲート電極は、(VDD−VthN)
の電位のまま浮遊状態となっているので、補償用TFT152の出力電極の電位上昇に伴
ってさらに上昇し、VDDよりも高い電位となる。
On the other hand, since the potential of the output electrode of the switching
Therefore, the potential further rises as the potential of the output electrode of the
この結果、スイッチング用TFT10を通じて、一旦VthNだけ減衰したデジタル映
像信号は、電圧補償回路110によってその振幅補償を受け、駆動用TFT102のゲー
ト電極へと入力される。よって、駆動用TFT102は正常にONすることが出来、所望
のドレイン電流を流すことが出来る。
As a result, the digital video signal once attenuated by VthN through the switching TFT 10 is subjected to amplitude compensation by the
以後、第1、第2の容量手段153、154によって、ゲート信号線の選択が終了した
後、さらにアドレス(書き込み)期間が終了した後も、駆動用TFT102のゲート電極に
印加される電位が保持され、これによってドレイン電流が流れ、EL素子104が発光す
る。次のサブフレーム期間において、m−1行目のゲート信号線(G(m−1))が選択され
てHレベルになると、リフレッシュ用TFT151がONして、駆動用TFT102のゲ
ート電極の電位はLレベルになり、OFFする。以後、上記の動作を繰り返し、画面の描
画を行う。
Thereafter, the first and second capacitor means 153 and 154 hold the potential applied to the gate electrode of the driving
ここで、第1、第2の容量手段153、154について付記する。 Here, the first and second capacitor means 153 and 154 will be additionally described.
第1の容量手段153は、補償用TFT152のゲート電極と出力電極との間に配置さ
れ、出力電極の電位上昇を利用して、容量結合によりゲート電極の電位を持ち上げるため
の容量手段である。第2の容量手段154は、第1の容量手段153と直列配置され、一
定電位である電流供給線と、駆動用TFT102のゲート電極との間を容量結合して、駆
動用TFT102のゲート電極の電位を保持するための容量手段である。
The
ここで、第2の容量手段154のもう1つの役割として、電圧保障回路110のブート
ストラップ動作を確実に行うための負荷として用いている点を付記しておく。この負荷が
ない場合、補償用TFT152のゲート電極の電位が、ソース信号線からのデジタル映像
信号の入力によって上昇を始め、そのしきい値を上回ると直ちに補償用TFT152の出
力電極の電位が上昇する。出力電極の電位上昇が早すぎる場合、ブートストラップが正常
に働きにくくなる場合がある。よって、第2の容量手段154を負荷とすることによって
、補償用TFT152の出力電極の電位上昇を敢えて遅らせ、出力電極の電位の上昇が停
止する前に、ゲート電極を浮遊状態とする。これにより、ブートストラップ動作をより確
実に行うことが出来る。
Here, it is added that the second capacity means 154 is used as a load for reliably performing the bootstrap operation of the
以上の方法により、通常ソース信号線に入力されるデジタル映像信号の電圧振幅よりも
大きい電圧振幅を必要としたゲート信号線選択パルスの電圧振幅を、デジタル映像信号の
電圧振幅と同等にすることが可能となる。よって、ゲート信号線駆動回路の消費電力を低
減することが可能となる。
By the above method, the voltage amplitude of the gate signal line selection pulse that requires a voltage amplitude larger than the voltage amplitude of the digital video signal normally input to the source signal line can be made equal to the voltage amplitude of the digital video signal. It becomes possible. Therefore, power consumption of the gate signal line driver circuit can be reduced.
また、本発明によると、ブートストラップ動作によって、駆動用TFT102のゲート
電極の電位は、ソース信号線より入力されるデジタル映像信号のHレベルよりも高くする
ことが出来る。駆動用TFT102のゲート電極の電位は、通常はHレベルでVDDまで
上昇すればよいので、容量結合に伴う電位上昇分の見積もりを詳細に行うことによって、
さらにゲート信号線選択パルスの電圧振幅を小さくすることが出来る。
Further, according to the present invention, the potential of the gate electrode of the driving
Furthermore, the voltage amplitude of the gate signal line selection pulse can be reduced.
以下に、本発明の実施例について記載する。 Examples of the present invention will be described below.
本発明において、第1の電源電位(V1)および第2の電源電位(V2)に関しては、画素を
構成するTFTの極性がNチャネル型の場合はV1=VSS、V2=VDDとし、画素を構
成するTFTの極性がPチャネル型の場合はV1=VDD、V2=VSSとして、それぞれ
画素部に電源線を引き回しても良いが、出射方向によっては、配線の引き回しによって開
口率が低下することになる。
In the present invention, regarding the first power supply potential (V 1 ) and the second power supply potential (V 2 ), V 1 = VSS and V 2 = VDD when the polarity of the TFT constituting the pixel is an N-channel type. In the case where the polarity of the TFT constituting the pixel is a P-channel type, V 1 = VDD and V 2 = VSS may be used to route the power supply line to the pixel portion, respectively. Will drop.
本実施例では、ソース信号線、ゲート信号線、電流供給線等、既存の信号線を用いて、
V1、V2に所望の電源電位を供給するための素子間の接続について示す。
In this embodiment, using existing signal lines such as a source signal line, a gate signal line, and a current supply line,
Connection between elements for supplying a desired power supply potential to V 1 and V 2 will be described.
図2(A)〜(C)に、接続の例を示す。 2A to 2C show examples of connections.
図2(A)の場合、リフレッシュ用TFT151の入力電極を電流供給線(Curren
t)に、補償用TFT152の入力電極をm行目のゲート信号線(G(m))に接続している
。図2(B)の場合、リフレッシュ用TFT151の入力電極と、補償用TFT152の入
力電極とは、いずれもm行目のゲート信号線(G(m))に接続している。図2(C)の場合、
リフレッシュ用TFT151の入力電極をm行目のゲート信号線(G(m))に、補償用TF
T152の入力電極を電流供給線(Current)に接続している。
In the case of FIG. 2A, the input electrode of the
At t), the input electrode of the
The input electrode of the
The input electrode of T152 is connected to a current supply line (Current).
このとき、それぞれの場合のEL素子の極性と出射方向について説明する。 At this time, the polarity and emission direction of the EL element in each case will be described.
まず、m行目に走査される画素において、リフレッシュ用TFT151は、m−1行目
の選択期間にのみONし、駆動用TFT102のゲート電極の電位をLレベルに落とす。
図2(A)の場合、電流供給線はほぼ固定電位であるので、その電位をLレベル相当にして
おけば良い。図2(B)(C)の場合、m行目のゲート信号線は、m行目の選択期間以外の期
間ではLレベルとなっている。
First, in the pixel scanned in the m-th row, the
In the case of FIG. 2A, since the current supply line has a substantially fixed potential, the potential may be set to the L level. In the case of FIGS. 2B and 2C, the gate signal line of the m-th row is at the L level in a period other than the selection period of the m-th row.
一方、同じくm行目に走査される画素において、補償用TFT152は、m行目の選択
期間にONし、出力電極の電位が上昇することによって、容量結合を利用して駆動用TF
T102のゲート電極の電位を上昇させる。よって、補償用TFT152の入力電極が接
続されている信号線は、m行目の選択期間にはHレベルとなっている必要がある。図2(
A)(B)の場合、補償用TFT152の入力電極はm行目のゲート信号線(G(m))に接続
されており、m行目の選択期間は、ゲート信号線選択パルスが入力されて、m行目のゲー
ト信号線(G(m))はHレベルとなっている。図2(C)の場合、補償用TFT152の入力
電極は電流供給線(Current)に接続されている。電流供給線はほぼ固定電位である
ので、その電位をHレベル相当としておけば良い。
On the other hand, in the pixel scanned in the m-th row, the
The potential of the gate electrode at T102 is increased. Therefore, the signal line to which the input electrode of the
In the case of A) and (B), the input electrode of the
以上は、画素を構成するTFTがNチャネル型である場合の例である。ただし、画素を
構成するTFTがPチャネル型である場合にも、各ノードのHレベルとLレベル、および
各電源電位を逆転すれば良いので、図2(A)〜(C)に示した接続がそのまま適用出来る。
The above is an example in the case where the TFT constituting the pixel is an N-channel type. However, even when the TFT constituting the pixel is a P-channel type, it is only necessary to reverse the H level and L level of each node and each power supply potential, so the connections shown in FIGS. Can be applied as is.
以上のことから、画素を構成するTFTがNチャネル型である場合、図2(A)(B)にお
いては、電流供給線(Current)の電位はLレベル付近であれば良い。よって、回路
の中では低電位とすることが出来るので、EL素子において駆動用TFT102と接続さ
れている側の電極を陰極、共通電極を陽極とすれば良い。この場合、出射方向は陽極側、
つまり上方出射となる。一方、図2(C)においては、電流供給線(Current)の電位
はHレベル付近であれば良い。よって、回路の中では高電位とすることが出来るので、E
L素子において駆動用TFT102と接続されている側の電極を陽極、共通電極を陰極と
すれば良い。この場合、出射方向は陽極側、つまり下方出射となる。
From the above, in the case where the TFT constituting the pixel is an N-channel type, in FIGS. 2A and 2B, the potential of the current supply line (Current) may be in the vicinity of the L level. Therefore, since a low potential can be obtained in the circuit, the electrode connected to the driving
That is, the emission is upward. On the other hand, in FIG. 2C, the potential of the current supply line (Current) may be in the vicinity of the H level. Therefore, since it can be set at a high potential in the circuit, E
In the L element, the electrode connected to the driving
一方、画素を構成するTFTがPチャネル型である場合は、上述とは電位が逆となる。
つまり図2(A)(B)の場合は、EL素子において駆動用TFT102と接続されている側
の電極を陽極、共通電極を陰極とすれば良く、下方出射となる。図2(C)の場合は、EL
素子において駆動用TFT102と接続されている側の電極を陰極、共通電極を陽極とす
れば良く、下方出射となる。
On the other hand, when the TFT constituting the pixel is a P-channel type, the potential is opposite to that described above.
That is, in the case of FIGS. 2A and 2B, an electrode on the side connected to the driving
In the element, the electrode on the side connected to the driving
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のT
FTを同時に作製する方法について説明する。
In this embodiment, the pixel portion and T of the drive circuit provided around the pixel portion on the same substrate.
A method for simultaneously manufacturing the FT will be described.
まず、図6(A)に示すように、コーニング社の#7059ガラスや#1737ガラス等
に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基
盤5001上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜5002を形成する。特に図示していないが、下地膜5002の形成につ
いては、例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シ
リコン膜を10〜200[nm](好ましくは50〜100[nm])の厚さに形成し、同様にSi
H4、N2Oから作製される酸化窒化水素化シリコン膜を50〜200[nm](好ましくは1
00〜150[nm])の厚さに積層形成する。
First, as shown in FIG. 6A, a silicon oxide film and silicon nitride are formed on a
A silicon oxynitride silicon film formed from H 4 and N 2 O is 50 to 200 [nm] (preferably 1
A layer is formed to a thickness of 00 to 150 [nm].
続いて、島状の半導体層5003〜5005は、非晶質構造を有する半導体膜を。レー
ザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状
の半導体層5003〜5005の厚さは25〜80[nm](好ましくは30〜60[nm])とし
て形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシ
リコンゲルマニウム(SiGe)合金等で形成すると良い。
Subsequently, the island-shaped
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが
、エキシマレーザーを用いる場合にはパルス発振周波数を30[Hz]とし、レーザーエネル
ギー密度を100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、
YAGレーザーを用いる場合にはその第2高調波を用い、パルス発振周波数1〜10[kHz
]とし、レーザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[m
J/cm2])とすると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集
光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(
オーバーラップ率)を80〜98[%]として行う。
In order to manufacture a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, YAG laser, or YVO 4 laser is used. In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is set to 30 [Hz], and the laser energy density is set to 100 to 400 [mJ / cm 2 ] (typically Is 200 to 300 [mJ / cm 2 ]). Also,
When using a YAG laser, the second harmonic is used and the pulse oscillation frequency is 1 to 10 [kHz]
The laser energy density is 300 to 600 [mJ / cm 2 ] (typically 350 to 500 [m
J / cm 2 ]). Then, a laser beam focused in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the overlapping rate of the linear lasers at this time (
The overlap ratio is set to 80 to 98 [%].
続いて、島状の半導体層5003〜5005を覆うゲート絶縁膜5006を形成する。
ゲート絶縁膜5006は、プラズマCVD法またはスパッタ法を用い、厚さを40〜15
0[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化
窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定
されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコンを用いる場合には、プラズマCVD法でTEOS(Tetraethyl
Orthosilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし
、高周波(13.56[MHz])電力密度0.5〜0.8[W/cm2]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱ア
ニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
Subsequently, a
The
An insulating film containing silicon is formed as 0 [nm]. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 [nm]. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when using silicon oxide, TEOS (Tetraethyl
Orthosilicate) and O 2 are mixed, the reaction pressure is 40 [Pa], the substrate temperature is 300 to 400 [° C.], and the high frequency (13.56 [MHz]) power density is 0.5 to 0.8 [W / cm 2]. ] Can be formed by discharging. The silicon oxide film thus produced can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].
そして、ゲート絶縁膜5006上にゲート電極を形成するための第1の導電膜5007
と第2の導電膜5008とを積層形成する。本実施例では、第1の導電層5007をタン
タル(Ta)で50〜100[nm]の厚さに形成し、第2の導電層5009をタングステン(
W)で100〜300[nm]の厚さに形成する(図6(A))。
Then, a first
And a second
W) to a thickness of 100 to 300 [nm] (FIG. 6A).
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。
この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極として使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲ
ート電極には不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造
を有する窒化タンタル(TaN)を10〜50[nm]程度の厚さでTaの下地に形成しておく
とα相のTa膜を容易に得ることが出来る。
The Ta film is formed by sputtering, and a Ta target is sputtered with Ar.
In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 [μΩcm] and can be used as a gate electrode, but the resistivity of the β-phase Ta film is about 180 [μΩcm] and is not suitable for the gate electrode. is there. In order to form an α-phase Ta film, tantalum nitride (TaN) having a crystal structure close to that of the α-phase of Ta is formed on the Ta base with a thickness of about 10 to 50 [nm]. A Ta film can be easily obtained.
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他にも6
フッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[
μΩcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗
化する。このことより、スパッタ法による場合、純度99.9999[%]のWターゲット
を用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成
することにより、抵抗率9〜20[μΩcm]を実現することが出来る。
When forming a W film, it is formed by sputtering using W as a target. Other 6
It can also be formed by a thermal CVD method using tungsten fluoride (WF 6 ). In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is 20 [
[μΩcm] or less is desirable. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. From this, in the case of the sputtering method, by using a W target having a purity of 99.9999 [%] and further forming a W film with sufficient consideration so that impurities are not mixed in the gas phase during film formation, A resistivity of 9 to 20 [μΩcm] can be realized.
なお、本実施例においては、第1の導電膜5007をTa、第2の導電膜5008をW
としたが、特に限定されず、いずれもTa、W、Mo、Al、Cuから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い
。本実施例以外の他の組み合わせの一例としては、第1の導電膜をTaN、第2の導電膜
をWとする組み合わせ、第1の導電膜をTaN、第2の導電膜をAlとする組み合わせ、
第1の導電膜をTaN、第2の導電膜をCuとする組み合わせ等が望ましい。
Note that in this embodiment, the first
However, it is not particularly limited, and any of them may be formed of an element selected from Ta, W, Mo, Al, and Cu, or an alloy material or a compound material containing the element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. As an example of another combination other than the present embodiment, a combination in which the first conductive film is TaN, the second conductive film is W, the first conductive film is TaN, and the second conductive film is Al. ,
A combination of TaN as the first conductive film and Cu as the second conductive film is desirable.
次に、レジストによるマスク5009を形成し、電極および配線を形成するための第1
のエッチング処理を行う。本実施例ではICP(Inductively coupled plasma:誘導結合
型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とを混合し、1[Pa]
の圧力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマ
を生成して行う。基板側(試料ステージ)にも100[W]のRF電力を投入し、実質的に負
の自己バイアス電圧を印加する。CF4とCl2とを混合した場合にはW膜およびTa膜と
も同程度にエッチングされる。
Next, a resist
Etching process is performed. In this embodiment, an ICP (Inductively coupled plasma) etching method is used, and CF 4 and Cl 2 are mixed in an etching gas and 1 [Pa].
500 [W] RF (13.56 [MHz]) power is applied to the coil-type electrode at a pressure of 1 to generate plasma. An RF power of 100 [W] is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. When CF 4 and Cl 2 are mixed, the W film and the Ta film are etched to the same extent.
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基
板側に印加するバイアス電圧の効果とにより第1の導電膜および第2の導電膜の端部がテ
ーパー形状となる。テーパー部の角度は15〜45°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、10〜20[%]の割合
でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜
4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露
出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチン
グ処理により第1の導電層5010a〜5013aと第2の導電層5010b〜5013
bからなる第1の形状の導電層5010〜5013を形成する。このとき、ゲート絶縁膜
5006においては、第1の形状の導電層5010〜5013で覆われない領域は20〜
50[nm]程度エッチングされて薄くなった領域が形成される(図6(B))。
Under the above etching conditions, the end portions of the first conductive film and the second conductive film are tapered due to a suitable mask shape by the resist and the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °.
In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of 10 to 20%. The selection ratio of the silicon oxynitride film to the W film is 2 to 2.
4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 [nm] by the over-etching process. Thus, the first conductive layers 5010a to 5013a and the second conductive layers 5010b to 5013 are formed by the first etching process.
First-shaped
A thinned region is formed by etching about 50 [nm] (FIG. 6B).
そして、第1のドーピング処理を行い、N型を付与する不純物元素を添加する(図6(B
))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオン
ドープ法にあたっての条件は、ドーズ量を1×1013〜5×1014[atoms/cm2]とし、加
速電圧を60〜100[keV]とする。N型を付与する不純物元素としては、15族に属す
る元素、典型的にはリン(P)または砒素(As)を用いるが、ここではPを用いる。この場
合、導電層5010〜5013がN型を付与する不純物元素に対するマスクとなり、自己
整合的に第1の不純物領域5014〜5016が形成される。この第1の不純物領域50
14〜5016には、1×1020〜1×1021[atoms/cm3]の濃度範囲でN型を付与する
不純物元素を添加する。
Then, a first doping process is performed, and an impurity element imparting N-type is added (FIG. 6B
)). The doping process may be performed by an ion doping method or an ion implantation method. The conditions for the ion doping method are a dose of 1 × 10 13 to 5 × 10 14 [atoms / cm 2 ] and an acceleration voltage of 60 to 100 [keV]. As the impurity element imparting N-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but P is used. In this case, the
14 to 5016 is doped with an impurity element imparting N-type in a concentration range of 1 × 10 20 to 1 × 10 21 [atoms / cm 3 ].
次に、第2のエッチング処理を行う(図6(C))。同様にICPエッチング法を用い、エ
ッチング用ガスにCF4とCl2とO2とを混合して、1[Pa]の圧力でコイル型の電極に5
00[W]のRF電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも50
[W]のRF電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する
。このような条件により第2の導電層であるWを異方性エッチングし、かつ、それより遅
いエッチング速度で第1の導電層であるTaを異方性エッチングして第2の形状の導電層
5017〜5020(第1の導電層5017a〜5020aおよび第2の導電層5017
b〜5020b)を形成する。このとき、ゲート絶縁膜5006においては、第2の形状
の導電層5017〜5020で覆われない領域はさらに20〜50[nm]程度エッチングさ
れて薄くなった領域が形成される。
Next, a second etching process is performed (FIG. 6C). Similarly, using an ICP etching method, CF 4 , Cl 2, and O 2 are mixed in an etching gas, and a coil-type electrode is formed at a pressure of 1 [Pa].
An RF power of 00 [W] is supplied to generate plasma. 50 on the substrate side (sample stage)
[W] RF power is applied, and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the second conductive layer W is anisotropically etched, and the first conductive layer Ta is anisotropically etched at a slower etching rate to form the second shape conductive layer. 5017 to 5020 (first conductive layers 5017a to 5020a and second
b-5020b). At this time, in the
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と
塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6の蒸気圧が極端に高く、その他
のWCl5、TaF5、TaCl5については同程度である。従って、CF4とCl2の混合
ガスでは、W膜およびTa膜共にエッチングされる。しかし、この混合ガスに適量のO2
を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に
発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、
TaはFが増大しても、相対的にエッチング速度の増加は少ない。また、TaはWに比較
して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物
はフッ素や塩素と反応しないため、さらにTa膜のエッチング速度は低下することとなる
。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となる。
The etching reaction of the W film or Ta film with the mixed gas of CF 4 and Cl 2 can be estimated from the generated radicals or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and Ta fluorides and chlorides are compared, the vapor pressure of WF 6 , which is a fluoride of W, is extremely high, and the other WCl 5 , TaF 5 , and TaCl 5 are similar. Therefore, both the W film and the Ta film are etched with a mixed gas of CF 4 and Cl 2 . However, an appropriate amount of O 2
When CF 4 is added, CF 4 and O 2 react to become CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. on the other hand,
As for Ta, even if F increases, the etching rate increases relatively little. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 . Since Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film is further reduced. Therefore, it becomes possible to make a difference in the etching rate between the W film and the Ta film.
そして、第2のドーピング処理を行う(図6(D))。この場合、第1のドーピング処理よ
りもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素ドーピングす
る。例えば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm2]のドーズ量で行
い、図6(B)で島状の半導体層に形成された第1の不純物領域の内側に新たな不純物領域
を形成する。ドーピングは、第2の導電層5017b〜5020bを不純物元素に対する
マスクとして用い、第1の導電層5017a〜5020aの下側の領域にも不純物元素が
添加されるようにしてドーピングする。
こうして、第1の導電層と重なる第2の不純物領域5021〜5023が形成される。
Then, a second doping process is performed (FIG. 6D). In this case, doping is performed with an impurity element that imparts N-type as a condition of a high acceleration voltage by lowering the dose than in the first doping process. For example, the acceleration voltage is set to 70 to 120 [keV] with a dose of 1 × 10 13 [atoms / cm 2 ], and the first impurity region formed in the island-shaped semiconductor layer in FIG. A new impurity region is formed inside. Doping is performed by using the second conductive layers 5017b to 5020b as masks against the impurity elements and adding the impurity elements to the lower regions of the first conductive layers 5017a to 5020a.
Thus,
続いて、第3のエッチング処理を行う(図7(A))。ここでは、エッチング用ガスにCl
2を用い、ICPエッチング装置を用いて行う。本実施例では、Cl2のガス流量比を60
[sccm]とし、1 [Pa]の圧力でコイル型の電極に350[W]のRF電力を投入してプラズ
マを生成してエッチングを70秒行った。基板側(試料ステージ)にもRF電力を投入し、
実質的に負の自己バイアス電圧を印加する。第3のエッチングにより、第1の導電層が後
退して第3の形状の導電層5024〜5027(第1の導電層5024a〜5027aお
よび第2の導電層5024b〜5027b)が形成され、第2の不純物領域5021〜5
023は、第1の導電層と重なる第2の不純物領域5028a〜5030aと、第1の導
電層と重ならない第3の不純物領域5028b〜5030bとなる。
Subsequently, a third etching process is performed (FIG. 7A). Here, the etching gas is Cl
2 and using an ICP etching apparatus. In this embodiment, the gas flow rate ratio of Cl 2 is set to 60.
[sccm], RF power of 350 [W] was applied to the coil-type electrode at a pressure of 1 [Pa], plasma was generated, and etching was performed for 70 seconds. Apply RF power to the substrate side (sample stage),
A substantially negative self-bias voltage is applied. The third etching causes the first conductive layer to recede to form third-shaped
023 becomes
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体
層と重なる第3の形状の導電層5024〜5026が、TFTのゲート電極として機能す
る。また、第3の形状の導電層5027は、ソース信号線として機能する。
Through the above steps, impurity regions are formed in each island-shaped semiconductor layer. The third shape
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元
素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行
う。その他に、レーザーアニール法、ラピッドサーマルアニール法(RTA法)を適用する
ことが出来る。熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の
窒素雰囲気中で400〜700[℃]、代表的には500〜600[℃]で行うものであり、
本実施例では500[℃]で4時間の熱処理を行う。ただし、5024〜5027に用いた
配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とす
る)を形成した後で熱活性化を行うことが望ましい。
Subsequently, for the purpose of controlling the conductivity type, a step of activating the impurity element added to each island-shaped semiconductor layer is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method and a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, oxygen concentration is 1 [ppm] or less, preferably 0.1 [ppm] or less in a nitrogen atmosphere at 400 to 700 [° C.], typically 500 to 600 [° C.],
In this embodiment, heat treatment is performed at 500 [° C.] for 4 hours. However, when the wiring material used for 5024 to 5027 is vulnerable to heat, it is desirable to perform thermal activation after forming an interlayer insulating film (mainly silicon) in order to protect the wiring and the like.
さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間
の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された
水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱
水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によ
って行っても良い。
Further, a heat treatment is performed at 300 to 450 [° C.] for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another method of thermal hydrogenation for hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be used.
次いで、図7(B)に示すように、第1の層間絶縁膜5031を、酸化窒化シリコン膜で
100〜200[nm]の厚さで形成する。その上に有機絶縁物材料からなる第2の層間絶縁
膜5032を形成した後、第1の層間絶縁膜5031、第2の層間絶縁膜5032、およ
びゲート絶縁膜5006に対してコンタクトホールを開口し、配線材料による膜を形成し
て各配線5033〜5037および接続電極5038をパターニングした後、接続電極5
038に接するように画素電極5039をパターニング形成する。
Next, as shown in FIG. 7B, a first
A
本明細書においては、配線5033〜5037および接続電極5038までが形成され
た状態での基板を、アクティブマトリクス基板よ表記する。
In this specification, a substrate in which wirings 5033 to 5037 and
第2の層間絶縁膜5032としては、ポリイミド、ポリアミド、アクリル、BCB(ベ
ンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第2の層間絶縁膜50
32は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例では
TFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ま
しくは1〜5[μm](さらに好ましくは2〜4[μm])とすれば良い。
As the second
Since 32 has a strong meaning of flattening, acrylic having excellent flatness is desirable. In this embodiment, the acrylic film is formed with a film thickness that can sufficiently flatten the step formed by the TFT. Preferably, it may be 1 to 5 [μm] (more preferably 2 to 4 [μm]).
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、N
型の不純物領域5014〜5016、およびソース信号線5027、ゲート信号線(図示
せず)、電流供給線(図示せず)およびゲート電極5024〜5026に達する(図示せず)
コンタクトホールをそれぞれ形成する。
The contact hole is formed by dry etching or wet etching, and N
Each contact hole is formed.
また、配線5033〜5038として、Ti膜を100[nm]、Tiを含むAl膜を30
0[nm]、Ti膜を150[nm]、スパッタ法で連続形成した3層積層の膜を所望の形状にパ
ターニングして形成する。勿論、他の導電性材料を用いても良い。
Further, as the
A three-layer laminated film continuously formed by a sputtering method with a thickness of 0 [nm], a Ti film of 150 [nm], and patterned into a desired shape is formed. Of course, other conductive materials may be used.
また、本実施例では、画素電極(反射電極)5039として、MgAg等を用いて200
[nm]の厚さで形成、パターニングを行う。画素電極5039を接続電極5038と重なる
ように配置することでコンタクトを取っている。
In this embodiment, as the pixel electrode (reflection electrode) 5039, MgAg or the like is used.
Formation and patterning are performed with a thickness of [nm]. Contact is made by arranging the
次に、図7(C)に示すように、アクリル等の有機材料を用いて、絶縁膜を1〜3[μm]
程度の厚さに形成し、画素電極5039に対応する位置に開口部を形成して第3の層間絶
縁膜5040を形成する。開口部を形成する際、側壁の形状がテーパー状となるようにエ
ッチングを行うのが望ましい。側壁が十分になだらかな形状でないと、段差に起因するE
L層の劣化や段切れ等が顕著な問題となる。
Next, as shown in FIG. 7C, the insulating film is made 1 to 3 [μm] using an organic material such as acrylic.
A third
Deterioration of the L layer, disconnection, and the like are significant problems.
続いて、EL層5041を、真空蒸着法を用いて形成した後、対向電極(透明電極)50
42を形成する。EL層の膜厚は80〜200[um](典型的には100〜120[nm])、画
素電極(透明電極)5042の膜厚は110[nm]とすれば良い。
Subsequently, after the
42 is formed. The film thickness of the EL layer may be 80 to 200 [um] (typically 100 to 120 [nm]), and the film thickness of the pixel electrode (transparent electrode) 5042 may be 110 [nm].
この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対し
て、順次EL層および画素電極(透明電極)を形成する。ただし、EL層は溶液に対する耐
性に乏しいため、フォトリソグラフィ技術を用いることなく各色個別に形成しなくてはな
らない。そこでメタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的にEL層お
よび画素電極(透明電極)を形成するのが望ましい。
In this step, an EL layer and a pixel electrode (transparent electrode) are sequentially formed for a pixel corresponding to red, a pixel corresponding to green, and a pixel corresponding to blue. However, since the EL layer has poor resistance to the solution, it must be formed individually for each color without using a photolithography technique. Therefore, it is desirable to cover other than the desired pixel with a metal mask or the like and selectively form the EL layer and the pixel electrode (transparent electrode) only at necessary portions.
ここでは、RGBに対応した3種類のEL素子を形成する方式を用いているが、白色発
光のEL素子とカラーフィルタを組み合わせた方式、青色または青緑発光のEL素子と蛍
光体(蛍光性の色変換層:CCM)とを組み合わせた方式等を用いても良い。
Here, a method of forming three types of EL elements corresponding to RGB is used, but a method of combining a white light emitting EL element and a color filter, a blue or blue green light emitting EL element, and a phosphor (fluorescent material). A method combining a color conversion layer (CCM) may be used.
なお、EL層5041としては公知の材料を用いることが出来る。公知の材料としては
、駆動電圧を考慮すると有機材料を用いるのが望ましい。
Note that a known material can be used for the
ここまでの工程で、MgAgでなる陰極、EL層、透明導電膜でなる陽極とが形成され
る。次いで、窒化珪素膜でなるパッシベーション膜を保護膜5043として50〜300
[nm]の厚さに形成する。この保護膜5043によって、EL層を水分等から保護する。
Through the steps so far, a cathode made of MgAg, an EL layer, and an anode made of a transparent conductive film are formed. Next, a passivation film made of a silicon nitride film is used as a
It is formed to a thickness of [nm]. This
なお、実際には図7(C)の状態まで完成したら、さらに外気に曝されないように、気密
性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム
等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シー
リング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置
したりするとEL素子の信頼性が向上する。
In actuality, when the state shown in FIG. 7C is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) or a light-transmitting material having high hermeticity and low outgassing is used so as not to be exposed to the outside air. It is preferable to package (enclose) with a sealing material. At this time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプ
リントサーキット:FPC)を取り付けて製品として完成する。
このような出荷出来る状態にまでした状態を本明細書中では発光装置という。
In addition, when the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal routed from the element or circuit formed on the substrate and the external signal terminal is attached. Completed as a product.
In this specification, such a state that can be shipped is referred to as a light emitting device.
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を4枚(島状半導体層パターン、第1配線パターン(ゲート配線、島状のソース
配線、容量配線)、コンタクトホールパターン、第2配線パターン(接続電極含む))とする
ことができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与す
ることができる。
Further, according to the steps shown in this embodiment, the number of photomasks necessary for the production of the active matrix substrate is four (an island semiconductor layer pattern, a first wiring pattern (a gate wiring, an island source wiring, a capacitor wiring). ), A contact hole pattern, and a second wiring pattern (including connection electrodes). As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.
実施例2に示した工程において、駆動回路および画素を構成するTFTは、通常のシン
グルゲート構造を有するTFTであるが、本発明は、図10(C)に示すように、活性層を
挟んで複数のゲート電極を有する構造のTFTを用いて実施しても良い。以下に、作製工
程について説明する。
In the process shown in
コーニング社の#7059ガラスや#1737ガラス等に代表されるバリウムホウケイ
酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤7001上に、導電性材料で
なる導電膜を形成し、パターニングによって、図10(A)に示すように下部ゲート電極7
002を形成する。下部ゲート電極を構成する材質として、導電性材料であれば特に限定
はしないが、代表的にはTa、W等を用いると良い。
A conductive film made of a conductive material is formed on a
002 is formed. The material constituting the lower gate electrode is not particularly limited as long as it is a conductive material, but typically Ta, W, or the like may be used.
次いで、第1の絶縁膜7003を形成する。第1の絶縁膜7003としては、酸化窒化
シリコンを用いて10〜50[nm]の厚さで形成する。
Next, a first
第1の絶縁膜7003を形成した時点での表面は、図10(A)に示すように、下部ゲー
ト電極7002に起因した凹凸を有している。以後の作製工程を考えると、この凹凸を平
坦化することが望ましい。ここで、平坦化の手法としては、CMP(Chemical Mechanical
Polishing)を用いる。CMPとは、研磨対象物の表面に化学的な処理を施すことによっ
て研磨しやすい状態とし、その後機械的な研磨を施すことで、精密な平滑面を得るための
研磨方法の1つである。
The surface at the time when the first insulating
Polishing) is used. CMP is one of polishing methods for obtaining a precise smooth surface by applying a chemical treatment to the surface of an object to be polished so that the surface is easily polished and then mechanically polishing.
第1の絶縁膜7003の上に、平坦化膜7004として酸化シリコン膜もしくは酸化窒
化シリコン膜を0.5〜1[μm]の厚さに成膜する。平坦化膜7004に対するCMPの
研磨剤(スラリー)には、例えば塩化シリコンガスを熱分解して得られるフュームドシリカ
粒子をKOH添加水溶液に分散したものを用いると良い。CMPにより、平坦化膜700
4を0.5〜1[μm]程度研磨除去して、表面を平坦化する。
A silicon oxide film or a silicon oxynitride film is formed as a
4 is polished and removed by about 0.5 to 1 [μm] to flatten the surface.
こうして、図10(B)に示すように、表面が平坦化された状態が得られる。以後、実施
例4に従ってTFTを形成し、周辺回路および画素を形成すれば良い。
In this way, a state in which the surface is flattened is obtained as shown in FIG. Thereafter, TFTs may be formed in accordance with
ここで作製されたTFTは、活性層を挟むようにして重なり合う、ゲート電極と下部ゲ
ート電極とを有する。ここで、スイッチング回路等のように、応答の迅速性が要求される
場合には、下部ゲート電極7002と、ゲート電極7006との両方に信号を入力するよ
うにして用いる。両ゲート電極に同じ信号が入力されることによって、活性層におけるチ
ャネル領域の空乏化が早く進み、電界効果移動度が上昇して電流能力を高くすることが出
来るため、迅速な応答性が期待出来る。
The TFT manufactured here has a gate electrode and a lower gate electrode that overlap with each other with an active layer interposed therebetween. Here, when quick response is required, such as a switching circuit, a signal is input to both the
一方、画素部における駆動用TFTのように、特性の均一化、またオフリーク電流の低
減が要求される場合には、ゲート電極には信号を入力し、下部ゲート電極は、ある一定電
位に固定するようにして用いる。このときのある一定電位とは、その電位をTFTのゲー
ト電極に印加したとき、確実にOFFするような電位とする。代表的には、TFTがNチ
ャネル型である場合はVSS等の低電位側電源に、TFTがPチャネル型である場合は、
VDD等の高電位電源に接続すると良い。このようにした場合、下部ゲート電極を持たな
い構造のTFTに比べ、しきい値電圧のばらつきを低減することが出来る。さらにオフリ
ーク電流の低減も期待出来るため、有効である。
On the other hand, when the characteristics are required to be uniform and the off-leakage current is reduced as in the driving TFT in the pixel portion, a signal is input to the gate electrode and the lower gate electrode is fixed to a certain potential. Used as described above. The certain constant potential at this time is a potential that reliably turns off when the potential is applied to the gate electrode of the TFT. Typically, when the TFT is an N-channel type, the power source is a low potential side power source such as VSS, and when the TFT is a P-channel type,
It is preferable to connect to a high potential power source such as VDD. In this case, variation in threshold voltage can be reduced as compared with a TFT having a structure having no lower gate electrode. Furthermore, it is effective because it can be expected to reduce the off-leakage current.
本実施例においては、実施形態にて示した画素を有する発光装置を作製した例について
述べる。
In this example, an example of manufacturing a light-emitting device having the pixel described in the embodiment mode will be described.
図4に、発光装置の概略図を示す。基板400の中央部に、画素部401が配置されて
いる。図4には特に図示していないが、1画素の構成は図1に示した通りである。画素部
401の周辺には、ソース信号線を制御するための、ソース信号線駆動回路402および
、ゲート信号線を制御するための、ゲート信号線駆動回路407が配置されている。ゲー
ト信号線駆動回路407は、図4においては画素部401の両側に対称配置しているが、
片側のみの配置であっても良い。ただし、回路動作の効率や信頼性等の面から、両側に対
称配置とするのが望ましい。
FIG. 4 shows a schematic diagram of the light emitting device. A
It may be arranged only on one side. However, it is desirable to arrange them symmetrically on both sides in terms of circuit operation efficiency and reliability.
ソース信号線駆動回路402、ゲート信号線駆動回路407を駆動するために外部より
入力される信号は、FPC410を介して入力される。本実施例においては、FPC41
0より入力される信号は、一般的に用いられているICの駆動電圧に沿ったものであり、
その電圧振幅が小さいため、レベルシフタ406によって電圧振幅の変換を受けた上で、
ソース信号線駆動回路402、およびゲート信号線駆動回路407へと入力される。
Signals input from the outside for driving the source signal
The signal input from 0 is in line with the commonly used IC drive voltage,
Since the voltage amplitude is small, after receiving the voltage amplitude conversion by the
The signal is input to the source signal
図13は、ソース信号線駆動回路の構成を示したものである。シフトレジスタ1303
、バッファ1304、第1のラッチ回路1305、第2のラッチ回路1306を有する。
図20においては、バッファは図示していないが、シフトレジスタ以下の負荷が大きい場
合などには、図13に示すようにバッファを設けてもよい。
FIG. 13 shows the configuration of the source signal line driving circuit.
, A
Although the buffer is not shown in FIG. 20, when the load below the shift register is large, a buffer may be provided as shown in FIG.
ソース信号線駆動回路には、ソース側クロック信号(SCLK)、ソース側クロック反転
信号(SCLKb)、ソース側スタートパルス(SSP)、走査方向切替信号(LR)、走査方
向切替反転信号(LRb)、デジタル映像信号(Data1〜3)が入力される。このうち、
クロック信号、スタートパルスは、レベルシフタ1301、1302によって振幅変換を
受けた後に入力される。
The source signal line driver circuit includes a source side clock signal (SCLK), a source side clock inverted signal (SCLKb), a source side start pulse (SSP), a scanning direction switching signal (LR), a scanning direction switching inverted signal (LRb), Digital video signals (
The clock signal and the start pulse are input after undergoing amplitude conversion by the
図14に、シフトレジスタの構成を示す。図14(A)に示したブロック図において、1
400で示したブロックが1段分のサンプリングパルスを出力するパルス出力回路であり
、図14(A)のシフトレジスタは、n段(nは自然数、1<n)のパルス出力回路によって
構成されている。
FIG. 14 shows the structure of the shift register. In the block diagram shown in FIG.
The block indicated by 400 is a pulse output circuit that outputs a sampling pulse for one stage, and the shift register in FIG. 14A is configured by a pulse output circuit of n stages (n is a natural number, 1 <n). Yes.
図14(B)は、パルス出力回路の構成を詳細に示したものである。ここで、TFT14
07、1408、1409、1410は、走査方向切替のために設けられたスイッチ用T
FTであり、走査方向切替信号(LR)、走査方向切替反転信号(LRb)によって、左右走
査方向の切替を行う。
FIG. 14B shows the configuration of the pulse output circuit in detail. Here, TFT14
07, 1408, 1409, and 1410 are switch Ts provided for switching the scanning direction.
It is an FT, and the horizontal scanning direction is switched by a scanning direction switching signal (LR) and a scanning direction switching inversion signal (LRb).
順方向走査の場合、サンプリングパルスの出力は、1段目、2段目、・・・、n−1段
目、n段目の順であり、逆方向走査の場合、サンプリングパルスの出力は、n段目、n−
1段目、・・・、2段目、1段目の順である。
In the case of forward scanning, the output of the sampling pulse is in the order of the first stage, the second stage,..., The (n−1) th stage, and the nth stage. n-th stage, n-
First stage,..., Second stage, first stage.
パルス出力回路本体は、TFT1401〜1406および、容量1411からなる。あ
るk段目(kは自然数、1<k<n)のパルス出力回路において、TFT1401、140
4のゲート電極と、TFT1402、1403のゲート電極にはそれぞれ、k−1段目の
パルス出力回路からの出力パルスもしくは、k+1段目のパルス出力回路からの出力パル
スのいずれかが入力される。なお、k=1、すなわち初段のパルス出力回路におけるTF
T1401、1404のゲート電極および、k=n、すなわち最終段のパルス出力回路に
おけるTFT1402、1403のゲート電極には、スタートパルス(SP)が入力される
。
The pulse output circuit main body includes
4 and the gate electrodes of the
The start pulse (SP) is input to the gate electrodes of T1401 and 1404 and k = n, that is, the gate electrodes of the
順走査方向のときは、走査方向切替信号(LR)はHi電位、走査方向切替反転信号(L
Rb)はLo電位が入力される。よってTFT1407、1410がONし、TFT14
01、1404のゲート電極には、k−1段目のパルス出力回路からの出力パルスが入力
される。一方、TFT1402、1403のゲート電極には、k+1段目のパルス出力回
路からの出力パルスが入力される。
In the forward scanning direction, the scanning direction switching signal (LR) is a Hi potential and the scanning direction switching inversion signal (L
The Lo potential is input to Rb). Therefore, the
The output pulses from the (k−1) th stage pulse output circuit are input to the
ここで、順方向走査の場合を例として、詳細な回路動作について説明する。図15に示
したタイミングチャートを参照する。
Here, a detailed circuit operation will be described by taking forward scanning as an example. Reference is made to the timing chart shown in FIG.
あるk段目のパルス出力回路において、TFT1401、1404のゲート電極にk−
1段目のパルス出力回路からの出力パルスが入力されて(k=1、すなわち初段の場合は
スタートパルスが入力される)Hi電位となり、TFT1401、1404がONする(図
15 1501参照)。これにより、TFT1405のゲート電極の電位はVDD側に引
き上げられ(図15 1502参照)、その電位がVDD−VthNとなったところでTF
T1401がOFFし、浮遊状態となる。この時点で、TFT1405のゲート・ソース
間電圧は、そのしきい値を上回っており、TFT1405がONする。一方、TFT14
02、1403のゲート電極には、まだパルス入力はなく、Lo電位のままであるので、
OFFしている。よってTFT1406のゲート電極の電位はLo電位であり、OFFし
ているので、出力端子(SR Out)は、TFT1405の入力電極に入力されるクロッ
ク信号(SCLK、SCLKbのいずれか一方)がHi電位になるのに伴い、パルス出力回
路の出力端子(SR Out)の電位がVDD側に引き上げられる(図15 1503参照)
。ただし、ここまでの状態では、パルス出力回路の出力端子(SR Out)の電位は、T
FT1405のゲート電極の電位VDD−VthNに対し、さらにしきい値分だけ降下し
た、VDD−2(VthN)までしか上昇し得ない。
In a k-th pulse output circuit, the gate electrodes of the
An output pulse from the first-stage pulse output circuit is input (k = 1, that is, a start pulse is input in the first stage), and becomes Hi potential, and the
T1401 is turned OFF, and a floating state is entered. At this time, the gate-source voltage of the
The
OFF. Therefore, since the potential of the gate electrode of the
. However, in the state so far, the potential of the output terminal (SR Out) of the pulse output circuit is T
It can only rise to VDD-2 (VthN), which is further lowered by a threshold value with respect to the potential VDD-VthN of the gate electrode of FT1405.
ここで、TFT1405のゲート電極と出力電極との間には、容量1411が設けられ
ており、さらに今、TFT1405のゲート電極は浮遊状態にあるため、パルス出力回路
の出力端子(SR Out)の電位が上昇、すなわちTFT1405の出力電極の電位が上
昇するのに伴い、TFT1405のゲート電極の電位は、容量1411の働きによって、
VDD−VthNからさらに引き上げられる。この動作によって、TFT1405のゲー
ト電極の電位は、最終的にはVDD+VthNよりも高い電位となる(図15 1502
参照)。パルス出力回路の出力端子(SR Out)の電位は、TFT1405のしきい値
に影響されることなく、VDDまで正常に上昇する(図15 1503参照)。
Here, since a
Further raised from VDD-VthN. By this operation, the potential of the gate electrode of the
reference). The potential of the output terminal (SR Out) of the pulse output circuit normally rises to VDD without being affected by the threshold value of the TFT 1405 (see FIG. 15 1503).
同様にして、k+1段目のパルス出力回路より、パルスが出力される(図15 150
4参照)。k+1段目の出力パルスは、k段目に帰還してTFT1402、1403のゲ
ート電極に入力される。TFT1402、1403のゲート電極の電位がHiとなってO
Nし、TFT1405のゲート電極の電位はVSS側に引き下げられてTFT1405が
OFFする。同時にTFT1406のゲート電極の電位がHi電位となってONし、k段
目のパルス出力回路の出力端子(SR Out)の電位はLo電位となる。
Similarly, a pulse is output from the pulse output circuit at the (k + 1) th stage (FIG. 15 150).
4). The output pulse at the (k + 1) th stage is fed back to the kth stage and input to the gate electrodes of the
N, the potential of the gate electrode of the
以後、最終段まで同様の動作により、順次VDD−VSS間の振幅を有するパルスが出
力される。逆方向走査においても、回路の動作は同様である。
Thereafter, pulses having an amplitude between VDD and VSS are sequentially output by the same operation up to the final stage. The circuit operation is the same in reverse scanning.
最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのま
まTFT1405を通過して出力され続ける(図15 1507参照)。
よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いること
が出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるた
め、同様にサンプリングパルスとして用いることが出来ない。
よって本実施例にて示した回路においては、必要な段数+2段のパルス出力回路を用いて
シフトレジスタを構成し、両端をダミー段として扱っている(図13において、バッファ
1304が接続されていない両端のパルス出力回路がダミー段に該当する)。それでも、
最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、
スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスター
トパルスが入力された時点で最終段の出力が停止するようにしている。
In the final stage, since there is no pulse that is fed back from the next stage, the clock signal continues to be output through the TFT 1405 (see FIG. 15 1507).
Therefore, the output pulse of the last pulse output circuit cannot be used as a sampling pulse. Similarly, in the case of reverse scanning, since the output pulse at the first stage becomes the final output, it cannot be used as a sampling pulse as well.
Therefore, in the circuit shown in this embodiment, a shift register is configured by using a required number of stages + 2 stages of pulse output circuits, and both ends are treated as dummy stages (in FIG. 13, the
The final output needs to be stopped in some way before the next horizontal period begins,
The start pulse is used as the input of the first stage and the period input of the last stage, and the output of the last stage is stopped when the start pulse is input in the next horizontal period.
図16は、本実施例の発光装置に用いているバッファ1304の構成を示している。図
16(A)に示すように、1601〜1604の4段構成となっており、初段のみ1入力1
出力型、2段目以降は2入力2出力型としている。
FIG. 16 shows the configuration of the
The output type, the second and subsequent stages are the 2-input 2-output type.
初段のユニット1601の回路構成を図16(B)示す。信号は、TFT1652、16
54のゲート電極とに入力される。TFT1651のゲート電極は、入力電極と接続され
ている。TFT1652、1654のゲート電極にHi電位が入力されてONすると、T
FT1653のゲート電極の電位はLo電位となり、その結果、出力端子(Out)はLo
電位となる。TFT1652、1654のゲート電極にLo電位が入力されてOFFして
いるとき、TFT1651はゲート電極と入力電極が接続されて常にONしているので、
TFT1653のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量
1655による結合によって、出力はHi電位となる。
FIG. 16B shows a circuit configuration of the
54 gate electrodes. The gate electrode of the
The potential of the gate electrode of FT1653 becomes Lo potential, and as a result, the output terminal (Out) becomes Lo.
It becomes a potential. When the Lo potential is input to the gate electrodes of the
The potential of the gate electrode of the
なお、TFT1651、TFT1652の関係として、TFT1651は、ゲート電極
と入力電極とが接続されているため、TFT1652がONしたとき、TFT1651、
TFT1652がともにONしていることになる。この状態でTFT1653のゲート電
極の電位がLo電位となる必要があるため、TFT1651のチャネル幅を、TFT16
52に対して小さく設計する必要がある。TFT1653のゲート電極1つを充電できる
だけの能力があれば十分なので、TFT1651のチャネル幅は最小限で良い。また、T
FT1651を小さくすることで、TFT1652がONしている期間のVDD−TFT
1651−TFT1652−VSS間の貫通パスによる消費電流の増加を最小限とするこ
とが出来る。
Note that as a relation between the
Both
It is necessary to design a size smaller than 52. The channel width of the
By reducing FT1651, VDD-TFT during the period when TFT1652 is ON
An increase in current consumption due to a through path between 1651-TFT1652-VSS can be minimized.
図16(C)は、2段目以降に用いているユニットの回路構成を示している。TFT16
52のゲート電極への入力は初段のものと同様であり、加えてTFT1651のゲート電
極に、前段の入力を反転入力として用いている。このようにすることで、TFT1651
、1652は排他的にON、OFFし、図16(B)の構成における、VDD−TFT16
51−TFT1652−VSS間の貫通パスをなくすことが出来る。
FIG. 16C shows a circuit configuration of units used in the second and subsequent stages. TFT16
The input to the gate electrode 52 is the same as that of the first stage, and in addition, the input of the previous stage is used as the inverting input to the gate electrode of the
1652 are exclusively turned on and off, and the VDD-TFT 16 in the configuration of FIG.
A through path between 51-TFT1652-VSS can be eliminated.
図17は、本実施例の発光装置に用いているクロック信号用レベルシフタ(A)、スター
トパルス用レベルシフタ(B)の構成を示している。基本構成は、初段をレベルシフタ、2
段目以降をバッファとした4段構成としており、前述のバッファ回路と同様である。VD
DLO−VSS間の振幅を有する信号を入力し、VDD−VSS間の振幅を有する出力信号
を得る(ここで、|VDDLO|<|VDD|)。
FIG. 17 shows the configuration of the clock signal level shifter (A) and the start pulse level shifter (B) used in the light emitting device of this embodiment. The basic configuration is that the first stage is a level shifter, 2
It has a four-stage configuration with the first and subsequent stages as buffers, and is similar to the buffer circuit described above. VD
A signal having an amplitude between D LO and VSS is input, and an output signal having an amplitude between VDD and VSS is obtained (where | VDD LO | <| VDD |).
クロック信号用レベルシフタの場合、初段は1入力1出力型であり、2段目以降は2入
力1出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている
。
In the case of a clock signal level shifter, the first stage is a 1-input 1-output type, and the second and subsequent stages are 2-input 1-output types. For each input, each other's input is used as an inverting input.
スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。 In the case of the start pulse level shifter, the configuration is the same as that of the buffer described above.
レベルシフタの初段に用いているユニットの回路構成を図17(C)に、2段目以降に用
いているユニットの回路構成を図17(D)に示す。
それぞれの回路構成および動作は、図16(B)(C)に示したものと同様であり、初段に入
力される信号の振幅がVDDLO−VSS間である点のみが異なる。
FIG. 17C shows the circuit configuration of the unit used in the first stage of the level shifter, and FIG. 17D shows the circuit configuration of the unit used in the second and subsequent stages.
Each circuit configuration and operation are the same as those shown in FIGS. 16B and 16C, except that the amplitude of the signal input to the first stage is between VDD LO and VSS.
TFT1752のゲート電極に入力される信号がHi電位のとき、TFT1752がO
Nし(ただし、入力信号の振幅の絶対値|VDDLO−VSS|が、TFT1752のしきい
値の絶対値|VthN|よりも確実に大きい場合)、TFT1753のゲート電極の電位は
VSS側に引き下げられる。よって出力端子(Out)にはLo電位が現れる。一方、TF
T1752のゲート電極に入力される信号がLo電位のととき、TFT1752がOFF
し、TFT1751を通じて、TFT1753のゲート電極の電位はVDD側に引き上げ
られる。以後の動作は前述のバッファと同様である。
When the signal input to the gate electrode of the
(However, when the absolute value | VDD LO −VSS | of the amplitude of the input signal is surely larger than the absolute value | VthN | of the threshold value of the TFT 1752), the potential of the gate electrode of the
When the signal input to the gate electrode of T1752 is Lo potential, TFT1752 is OFF
Through the
この構成のレベルシフタの特徴として、高電位側(VDD側)に接続されたTFT175
1の制御に、入力信号を直接ゲート電極に入力しない点がある。故に、入力信号の振幅が
小さい場合においても、TFT1751のしきい値に関係なく、TFT1753のゲート
電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。
As a feature of the level shifter of this configuration, the TFT 175 connected to the high potential side (VDD side).
One control is that an input signal is not directly input to the gate electrode. Therefore, even when the amplitude of the input signal is small, the potential of the gate electrode of the
図18は、本実施例の発光装置に用いている第1および第2のラッチ回路の構成を示し
ている。従来CMOS構成のラッチ回路の構成例としては、図21(A)に示すように、2
個のインバータをループ状に接続した保持部と、保持タイミングを制御するスイッチとか
ら構成されるものが一般的であり、さらにD−FF(フリップフロップ)回路を用いた図2
1(B)の構成も挙げられる。図21(C)は、最も簡単なDRAM構成によるものであり、
保持部はインバータと容量によって構成され、第1のラッチ回路(LAT1)、第2のラッ
チ回路(LAT2)のインバータに入力する信号の電位を容量が保持する構成である。本実
施例においては、最も構成の簡単な図21(C)の構成のものを用いた。
FIG. 18 shows the configuration of the first and second latch circuits used in the light emitting device of this embodiment. As a configuration example of a latch circuit having a conventional CMOS configuration, as shown in FIG.
2 is generally composed of a holding unit in which a plurality of inverters are connected in a loop and a switch for controlling holding timing, and further uses a D-FF (flip-flop) circuit.
A configuration of 1 (B) is also included. FIG. 21C shows the simplest DRAM configuration.
The holding unit includes an inverter and a capacitor, and the capacitor holds the potential of a signal input to the inverter of the first latch circuit (LAT1) and the second latch circuit (LAT2). In this embodiment, the simplest configuration shown in FIG. 21C was used.
図18に示すラッチ回路は、図21(C)のアナログスイッチを1個のNチャネル型TF
Tに置き換え、CMOSインバータを、4つのNチャネル型TFTと容量からなるNMO
Sインバータに置き換えた構成となっている。
The latch circuit shown in FIG. 18 has the analog switch of FIG.
Replaced with T, CMOS inverter is replaced by NMO consisting of 4 N-channel TFTs and capacitors
The configuration is replaced with an S inverter.
TFT1850の入力電極より、デジタル映像信号が入力され(Data In)、ゲー
ト電極にサンプリングパルスが入力されて(Pulse In)TFT1850がONする
と、デジタル映像信号がTFT1851〜1854および容量1855でなるインバータ
に入力され、その極性が反転して出力される。また、デジタル映像信号は、容量1856
を用いて保持される。
When a digital video signal is input from the input electrode of the TFT 1850 (Data In), a sampling pulse is input to the gate electrode (Pulse In), and the
Is held using.
第2のラッチ回路においても同様の動作によって、ラッチパルス(LAT)の入力タイミ
ングに従ってデジタル映像信号の書き込み、保持がなされる。
In the second latch circuit, the digital video signal is written and held according to the input timing of the latch pulse (LAT) by the same operation.
図12は、ゲート信号線駆動回路の回路構成を示したものである。シフトレジスタ12
03、バッファ1204を有する。
FIG. 12 shows a circuit configuration of the gate signal line driving circuit. Shift register 12
03, and has a
ゲート信号線駆動回路には、ゲート側クロック信号(GCLK)、ゲート側クロック反転
信号(GLKb)、ゲート側スタートパルス(GSP)が入力される。これらの入力信号は、
レベルシフタ1201、1202によって振幅変換を受けた後に入力される。
A gate side clock signal (GCLK), a gate side clock inversion signal (GLKb), and a gate side start pulse (GSP) are input to the gate signal line driver circuit. These input signals are
Input after amplitude conversion is performed by
なお、シフトレジスタ1203、バッファ1204、スタートパルス用レベルシフタ1
201、クロック信号用レベルシフタ1202の構成および動作に関しては、ソース信号
線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
The
201, the configuration and operation of the clock
図19中、αで示される行のゲート信号線は、1行目の画素においては、前の行のゲー
ト信号線選択パルス入力を得られないため、ダミー段(1行目の画素におけるリフレッシ
ュ動作専用)として設けたものである。
In FIG. 19, since the gate signal line in the row indicated by α cannot obtain the gate signal line selection pulse input in the previous row in the pixel in the first row, the dummy stage (refresh operation in the pixel in the first row) Dedicated).
ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示
装置は、単一極性のTFTのみを用いて構成することで工程中のドーピング工程の一部を
削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の
項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラ
ップ法を応用した回路を用いることによって解決することが可能となった。
A display device manufactured using the driving circuit introduced here and the pixel shown in the embodiment mode of the present invention is configured by using only a single-polarity TFT so that a part of the doping process in the process is performed. The number of photomasks can be reduced. Furthermore, the problem described in the above-mentioned problem section, such as an increase in current consumption by expanding the signal amplitude, can be solved by using a circuit to which the bootstrap method is applied.
本発明の発光装置は、様々な電子機器に用いられている表示装置の作製に適用が可能で
ある。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯
電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話
等が挙げられる。それらの一例を図19に示す。
The light-emitting device of the present invention can be applied to manufacture of display devices used in various electronic devices. Examples of such electronic devices include portable information terminals (electronic notebooks, mobile computers, mobile phones, etc.), video cameras, digital cameras, personal computers, televisions, mobile phones, and the like. An example of these is shown in FIG.
図19(A)はOLEDディスプレイであり、筐体3001、支持台3002、表示部3
003等により構成されている。本発明は、表示部3003に適用が可能である。
FIG. 19A shows an OLED display, which includes a housing 3001, a
003 or the like. The present invention can be applied to the
図19(B)はビデオカメラであり、本体3011、表示部3012、音声入力部301
3、操作スイッチ3014、バッテリー3015、受像部3016等により構成されてい
る。本発明は、表示部3012に適用が可能である。
FIG. 19B illustrates a video camera, which includes a main body 3011, a display portion 3012, and an
3, an
図19(C)はノート型のパーソナルコンピュータであり、本体3021、筐体3022
、表示部3023、キーボード3024等により構成されている。本発明は、表示部30
23に適用が可能である。
FIG. 19C illustrates a laptop personal computer, which includes a main body 3021 and a
, A
23 can be applied.
図19(D)は携帯情報端末であり、本体3031、スタイラス3032、表示部303
3、操作ボタン3034、外部インターフェイス3035等により構成されている。本発
明は、表示部3033に適用が可能である。
FIG. 19D illustrates a portable information terminal, which includes a
3, an operation button 3034, an
図19(E)は音響再生装置、具体的には車載用のオーディオ装置であり、本体3041
、表示部3042、操作スイッチ3043、3044等により構成されている。本発明は
表示部3042に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
FIG. 19E illustrates a sound reproducing device, specifically an in-vehicle audio device.
, A
図19(F)はデジタルカメラであり、本体3051、表示部(A)3052、接眼部30
53、操作スイッチ3054、表示部(B)3055、バッテリー3056等により構成さ
れている。本発明は、表示部(A)3052および表示部(B)3055に適用が可能である
。
FIG. 19F illustrates a digital camera, which includes a main body 3051, a display portion (A) 3052, and an eyepiece 30.
53, an
図19(G)は携帯電話であり、本体3061、音声出力部3062、音声入力部306
3、表示部3064、操作スイッチ3065、アンテナ3066等により構成されている
。本発明は、表示部3064に適用が可能である。
FIG. 19G illustrates a mobile phone, which includes a
3, a
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこ
とを付記する。
It should be noted that the examples shown in the present embodiment are only examples and are not limited to these applications.
Claims (8)
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第4のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第6のトランジスタのゲートは、前記第8のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第10のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのゲートは、前記第9のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第12のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。 Having first to twelfth transistors,
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
One of a source and a drain of the fifth transistor is electrically connected to one of a source and a drain of the sixth transistor;
One of a source and a drain of the seventh transistor is electrically connected to one of a source and a drain of the eighth transistor;
One of the source and the drain of the ninth transistor is electrically connected to one of the source and the drain of the tenth transistor;
One of the source and the drain of the eleventh transistor is electrically connected to one of the source and the drain of the twelfth transistor,
A gate of the first transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the second transistor is electrically connected to a gate of the fourth transistor;
A gate of the third transistor is electrically connected to one of a source and a drain of the first transistor;
A gate of the fifth transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the sixth transistor is electrically connected to a gate of the eighth transistor;
A gate of the seventh transistor is electrically connected to one of a source and a drain of the fifth transistor;
A gate of the ninth transistor is electrically connected to one of a source and a drain of the third transistor;
A gate of the tenth transistor is electrically connected to one of a source and a drain of the seventh transistor;
A gate of the eleventh transistor is electrically connected to one of a source and a drain of the ninth transistor;
The gate of the twelfth transistor is electrically connected to one of a source and a drain of the seventh transistor.
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方と前記第4のトランジスタのソース又はドレインの他方と前記第6のトランジスタのソース又はドレインの他方と前記第8のトランジスタのソース又はドレインの他方と前記第10のトランジスタのソース又はドレインの他方と前記第12のトランジスタのソース又はドレインの他方とは、互いに電気的に接続され、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第4のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第6のトランジスタのゲートは、前記第8のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第10のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのゲートは、前記第9のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第12のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。 Having first to twelfth transistors,
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
One of a source and a drain of the fifth transistor is electrically connected to one of a source and a drain of the sixth transistor;
One of a source and a drain of the seventh transistor is electrically connected to one of a source and a drain of the eighth transistor;
One of the source and the drain of the ninth transistor is electrically connected to one of the source and the drain of the tenth transistor;
One of the source and the drain of the eleventh transistor is electrically connected to one of the source and the drain of the twelfth transistor,
The other of the source and drain of the second transistor, the other of the source and drain of the fourth transistor, the other of the source and drain of the sixth transistor, the other of the source and drain of the eighth transistor, and the The other of the source or the drain of the tenth transistor and the other of the source or the drain of the twelfth transistor are electrically connected to each other;
A gate of the first transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the second transistor is electrically connected to a gate of the fourth transistor;
A gate of the third transistor is electrically connected to one of a source and a drain of the first transistor;
A gate of the fifth transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the sixth transistor is electrically connected to a gate of the eighth transistor;
A gate of the seventh transistor is electrically connected to one of a source and a drain of the fifth transistor;
A gate of the ninth transistor is electrically connected to one of a source and a drain of the third transistor;
A gate of the tenth transistor is electrically connected to one of a source and a drain of the seventh transistor;
A gate of the eleventh transistor is electrically connected to one of a source and a drain of the ninth transistor;
The gate of the twelfth transistor is electrically connected to one of a source and a drain of the seventh transistor.
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方と前記第4のトランジスタのソース又はドレインの他方と前記第6のトランジスタのソース又はドレインの他方と前記第8のトランジスタのソース又はドレインの他方と前記第10のトランジスタのソース又はドレインの他方と前記第12のトランジスタのソース又はドレインの他方とには、同じ電位が供給され、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第4のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第6のトランジスタのゲートは、前記第8のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第10のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのゲートは、前記第9のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第12のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。 Having first to twelfth transistors,
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
One of a source and a drain of the fifth transistor is electrically connected to one of a source and a drain of the sixth transistor;
One of a source and a drain of the seventh transistor is electrically connected to one of a source and a drain of the eighth transistor;
One of the source and the drain of the ninth transistor is electrically connected to one of the source and the drain of the tenth transistor;
One of the source and the drain of the eleventh transistor is electrically connected to one of the source and the drain of the twelfth transistor,
The other of the source and drain of the second transistor, the other of the source and drain of the fourth transistor, the other of the source and drain of the sixth transistor, the other of the source and drain of the eighth transistor, and the The same potential is supplied to the other of the source or drain of the tenth transistor and the other of the source or drain of the twelfth transistor,
A gate of the first transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the second transistor is electrically connected to a gate of the fourth transistor;
A gate of the third transistor is electrically connected to one of a source and a drain of the first transistor;
A gate of the fifth transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the sixth transistor is electrically connected to a gate of the eighth transistor;
A gate of the seventh transistor is electrically connected to one of a source and a drain of the fifth transistor;
A gate of the ninth transistor is electrically connected to one of a source and a drain of the third transistor;
A gate of the tenth transistor is electrically connected to one of a source and a drain of the seventh transistor;
A gate of the eleventh transistor is electrically connected to one of a source and a drain of the ninth transistor;
The gate of the twelfth transistor is electrically connected to one of a source and a drain of the seventh transistor.
前記画素部は、第1の基板に形成され、
前記駆動回路は、前記第1の基板に形成され、
前記駆動回路は、第1乃至第12のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第4のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第6のトランジスタのゲートは、前記第8のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第10のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのゲートは、前記第9のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第12のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする表示装置。 A pixel portion and a drive circuit;
The pixel portion is formed on a first substrate,
The drive circuit is formed on the first substrate,
The drive circuit includes first to twelfth transistors,
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
One of a source and a drain of the fifth transistor is electrically connected to one of a source and a drain of the sixth transistor;
One of a source and a drain of the seventh transistor is electrically connected to one of a source and a drain of the eighth transistor;
One of the source and the drain of the ninth transistor is electrically connected to one of the source and the drain of the tenth transistor;
One of the source and the drain of the eleventh transistor is electrically connected to one of the source and the drain of the twelfth transistor,
A gate of the first transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the second transistor is electrically connected to a gate of the fourth transistor;
A gate of the third transistor is electrically connected to one of a source and a drain of the first transistor;
A gate of the fifth transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the sixth transistor is electrically connected to a gate of the eighth transistor;
A gate of the seventh transistor is electrically connected to one of a source and a drain of the fifth transistor;
A gate of the ninth transistor is electrically connected to one of a source and a drain of the third transistor;
A gate of the tenth transistor is electrically connected to one of a source and a drain of the seventh transistor;
A gate of the eleventh transistor is electrically connected to one of a source and a drain of the ninth transistor;
A display device, wherein a gate of the twelfth transistor is electrically connected to one of a source and a drain of the seventh transistor.
前記画素部は、第1の基板に形成され、
前記駆動回路は、前記第1の基板に形成され、
前記駆動回路は、第1乃至第12のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方と前記第4のトランジスタのソース又はドレインの他方と前記第6のトランジスタのソース又はドレインの他方と前記第8のトランジスタのソース又はドレインの他方と前記第10のトランジスタのソース又はドレインの他方と前記第12のトランジスタのソース又はドレインの他方とは、互いに電気的に接続され、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第4のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第6のトランジスタのゲートは、前記第8のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第10のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのゲートは、前記第9のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第12のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする表示装置。 A pixel portion and a drive circuit;
The pixel portion is formed on a first substrate,
The drive circuit is formed on the first substrate,
The drive circuit includes first to twelfth transistors,
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
One of a source and a drain of the fifth transistor is electrically connected to one of a source and a drain of the sixth transistor;
One of a source and a drain of the seventh transistor is electrically connected to one of a source and a drain of the eighth transistor;
One of the source and the drain of the ninth transistor is electrically connected to one of the source and the drain of the tenth transistor;
One of the source and the drain of the eleventh transistor is electrically connected to one of the source and the drain of the twelfth transistor,
The other of the source and drain of the second transistor, the other of the source and drain of the fourth transistor, the other of the source and drain of the sixth transistor, the other of the source and drain of the eighth transistor, and the The other of the source or the drain of the tenth transistor and the other of the source or the drain of the twelfth transistor are electrically connected to each other;
A gate of the first transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the second transistor is electrically connected to a gate of the fourth transistor;
A gate of the third transistor is electrically connected to one of a source and a drain of the first transistor;
A gate of the fifth transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the sixth transistor is electrically connected to a gate of the eighth transistor;
A gate of the seventh transistor is electrically connected to one of a source and a drain of the fifth transistor;
A gate of the ninth transistor is electrically connected to one of a source and a drain of the third transistor;
A gate of the tenth transistor is electrically connected to one of a source and a drain of the seventh transistor;
A gate of the eleventh transistor is electrically connected to one of a source and a drain of the ninth transistor;
A display device, wherein a gate of the twelfth transistor is electrically connected to one of a source and a drain of the seventh transistor.
前記画素部は、第1の基板に形成され、
前記駆動回路は、前記第1の基板に形成され、
前記駆動回路は、第1乃至第12のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方と前記第4のトランジスタのソース又はドレインの他方と前記第6のトランジスタのソース又はドレインの他方と前記第8のトランジスタのソース又はドレインの他方と前記第10のトランジスタのソース又はドレインの他方と前記第12のトランジスタのソース又はドレインの他方とには、同じ電位が供給され、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第4のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第6のトランジスタのゲートは、前記第8のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのゲートは、前記第5のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第10のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第11のトランジスタのゲートは、前記第9のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第12のトランジスタのゲートは、前記第7のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする表示装置。 A pixel portion and a drive circuit;
The pixel portion is formed on a first substrate,
The drive circuit is formed on the first substrate,
The drive circuit includes first to twelfth transistors,
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
One of a source and a drain of the fifth transistor is electrically connected to one of a source and a drain of the sixth transistor;
One of a source and a drain of the seventh transistor is electrically connected to one of a source and a drain of the eighth transistor;
One of the source and the drain of the ninth transistor is electrically connected to one of the source and the drain of the tenth transistor;
One of the source and the drain of the eleventh transistor is electrically connected to one of the source and the drain of the twelfth transistor,
The other of the source and drain of the second transistor, the other of the source and drain of the fourth transistor, the other of the source and drain of the sixth transistor, the other of the source and drain of the eighth transistor, and the The same potential is supplied to the other of the source or drain of the tenth transistor and the other of the source or drain of the twelfth transistor,
A gate of the first transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the second transistor is electrically connected to a gate of the fourth transistor;
A gate of the third transistor is electrically connected to one of a source and a drain of the first transistor;
A gate of the fifth transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the sixth transistor is electrically connected to a gate of the eighth transistor;
A gate of the seventh transistor is electrically connected to one of a source and a drain of the fifth transistor;
A gate of the ninth transistor is electrically connected to one of a source and a drain of the third transistor;
A gate of the tenth transistor is electrically connected to one of a source and a drain of the seventh transistor;
A gate of the eleventh transistor is electrically connected to one of a source and a drain of the ninth transistor;
A display device, wherein a gate of the twelfth transistor is electrically connected to one of a source and a drain of the seventh transistor.
FPCと、を有し、
前記半導体装置は、請求項1乃至請求項6のいずれか一項に記載の半導体装置であり、
前記表示装置は、請求項1乃至請求項6のいずれか一項に記載の表示装置であることを特徴とする表示モジュール。 A semiconductor device or a display device;
FPC, and
The semiconductor device is the semiconductor device according to any one of claims 1 to 6,
The display module according to claim 1, wherein the display device is a display device according to claim 1.
操作スイッチ、バッテリー、受像部、又はアンテナの少なくとも一と、を有し、
前記半導体装置は、請求項1乃至請求項6のいずれか一項に記載の半導体装置であり、
前記表示装置は、請求項1乃至請求項6のいずれか一項に記載の表示装置であり、
前記表示モジュールは、請求項1乃至請求項6のいずれか一項に記載の表示モジュールであることを特徴とする電子機器。 A semiconductor device, a display device or a display module;
And at least one of an operation switch, a battery, an image receiving unit, or an antenna,
The semiconductor device is the semiconductor device according to any one of claims 1 to 6,
The display device is the display device according to any one of claims 1 to 6,
The electronic device according to claim 1, wherein the display module is the display module according to claim 1.
Priority Applications (1)
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Applications Claiming Priority (1)
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JP2016090008A JP6212161B2 (en) | 2016-04-28 | 2016-04-28 | Semiconductor device, display device, display module, and electronic apparatus |
Related Parent Applications (1)
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JP2015049119A Division JP6023833B2 (en) | 2015-03-12 | 2015-03-12 | Semiconductor device, display device, display module, and electronic apparatus |
Related Child Applications (2)
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