JP2016111058A - Manufacturing method for semiconductor light-emitting element, and semiconductor light-emitting element - Google Patents

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大輔 矢島
大輔 矢島
鶴岡 和之
和之 鶴岡
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ウシオ電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method for a semiconductor light-emitting element and the semiconductor light-emitting element, capable of forming, at a low cost, an accurate photonic structure on a light-emitting surface.SOLUTION: A manufacturing method for a semiconductor light-emitting element includes: a step of forming a photosensitive material layer on a fluorescent substrate surface or a functional material layer surface; a step of generating interference light in which longer directions of interference fringes cross at a predetermined angle by crossing, at a predetermined interference angle, beams of light obtained by dividing output light of a coherent light source into two or more, to perform an interference exposure on the photosensitive material layer by using the interference light; a step of removing an area irradiated with the interference light or a non-irradiated area of the photosensitive material layer after the interference exposure, to form a micro pattern on the photosensitive material layer; and a step of performing etching on the fluorescent substrate or the functional material layer by using the micro pattern on the photosensitive material layer, to obtain a photonic structure.SELECTED DRAWING: Figure 1

Description

本発明は、表面にフォトニック構造を備えてなる半導体発光素子の製造方法及び半導体発光素子に関する。 The present invention relates to a manufacturing method and a semiconductor light emitting element of the semiconductor light emitting element comprising comprises a photonic structure on the surface.

従来、窒化物半導体により形成された半導体層を有するLED等の半導体発光素子が知られている。 Conventionally, semiconductor light-emitting device such as an LED is known which has a semiconductor layer formed of a nitride semiconductor.
このような半導体発光素子の製造方法として、例えば特許文献1に記載の技術がある。 As a method for producing such a semiconductor light emitting device, for example, a technique described in Patent Document 1. この技術は、光取出し効率を増加させるために、光出射面を構成する半導体層の表面に凹凸部を形成したものである。 This technique, in order to increase the light extraction efficiency is obtained by forming an uneven portion on the surface of the semiconductor layer constituting the light emitting surface.

特許第4207781号公報 Patent No. 4207781 Publication

LEDの光出射面に凹凸構造を形成する方法としては、アルカリエッチングにより表面粗さを増大する方法が実用的な方法として知られている。 As a method for forming the uneven structure on the light emitting surface of the LED, a method of increasing the surface roughness by alkali etching is known as a practical way. しかしながら、この方法により得られる構造は完全な周期構造ではなく、ある程度のランダム性を持っている。 However, the structure obtained by this method is not a complete periodic structure, have some randomness.
ところが、既存の放電灯等に置き換わる光源として高出力LEDが社会全般に求められており、更なる光取出し効率向上のため、光出射面におけるフォトニック構造を構成する凹凸構造を、ランダムなものではなく制御された形状を有するものとしたいとの要求が高まっている。 However, high-power LED as a light source to replace an existing discharge lamp or the like has been required to the public at large, for further light extraction efficiency, an uneven structure constituting the photonic structure in the light emitting surface, but random is demands for those having no controlled shape is increasing. しかしながら、アルカリエッチングを用いた方法では、形状の厳密な制御は不可能である。 However, the method using the alkaline etching, strict control of the shape is not possible.

LEDの光出射面に、形状が制御されたフォトニック構造を形成するための表面微細加工方法としては、NIL(ナノインプリントリソグラフィ)によるパターニングを行う方法が考えられる。 On the light emitting surface of the LED, as the surface micromachining method for forming a photonic structure which shape is controlled, it is considered a method of performing patterning by NIL (nanoimprint lithography).
NILは研究が盛んであり、マスターモールドを用意すれば容易に微細加工の量産化が実現できるという利点がある。 NIL research is flourishing, mass production of easily fine processing by preparing a master mold can be advantageously realized. しかしながら、実際には、ワークとマスターモールドとの都度接触が必要な方法であるため、適用には様々な課題がある。 However, in practice, since a method contact is required every time the workpiece and the master mold, there are various problems in application. 具体的には、マスターモールドの形状の劣化、フォトレジスト充填時の気泡混入によるパターン形成不良、パーティクルの混入による転写不良などである。 Specifically, the deterioration of the shape of the master mold, patterning defect due to mixing of bubbles during the photoresist filling, bad, etc. transcription by incorporation of the particles. また原理的に、反りの大きいワークには適用が困難である。 Also in principle, the warping of a large workpiece is difficult to apply. これらの理由から、NILは量産時の歩留まりが低く、高精度なパターニングには不向きである。 For these reasons, NIL is a low yield during mass production, is not suitable for high-precision patterning.

さらに、NILはコスト面でも課題がある。 Furthermore, NIL is a problem in cost. NILではワークとマスターモールドとの都度接触により、マスターモールドの劣化が生じ、定期的な交換が必要となる。 By contact each with the NIL in the work and the master mold, the deterioration of the master mold occurs and must be replaced regularly. マスターモールドは、広い面積に微細な形状が精度よく形成されたものであり、比較的高価な加工法である電子ビーム加工やKrFステッパによるリソパターニングが不可欠である。 Master mold is for fine shape in a wide area is accurately formed, it is essential litho patterning by electron beam processing, a KrF stepper is a relatively expensive processing methods. そのため、量産時にはランニングコストの増加が課題となる。 Therefore, an increase in the running cost is an issue at the time of mass production. また、設計変更のたびに新しいマスターモールドが必要となるため、開発用途や少量多品種の生産にも不向きである。 Further, since the new master mold is required for each design changes, it is not suitable to the production of development applications and high-mix low-volume.
そこで、本発明は、低コストで、光出射面に高精度なフォトニック構造を形成することができる半導体発光素子の製造方法及び半導体発光素子を提供することを課題としている。 Accordingly, the present invention is a low cost, has an object to provide a manufacturing method and a semiconductor light emitting element of the semiconductor light emitting element capable of forming a highly accurate photonic structure in the light emitting surface.

上記課題を解決するために、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、コヒーレント光源の出力光を2以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて、前記感光性材料層の干渉露光を行うステップと、前記干渉露光後の感光性材料層における前記干渉光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして前 In order to solve the above problem, one aspect of the method for manufacturing the semiconductor light emitting device according to the present invention, a semiconductor layer including a light emitting layer is provided on a substrate, a semiconductor having a photonic structure in the light emitting surface of the semiconductor layer the method for manufacturing a light emitting element, are crossed forming a photosensitive material layer on the surface of the light emitting surface side of the semiconductor layer, the light branching the output light of the coherent light source into two or more at a predetermined interference angle Te longitudinal interference fringes generated interference light that intersects at a predetermined angle, in using the interference light and performing interference exposure of the photosensitive material layer, the photosensitive material layer after the interference exposure removing the irradiated areas or the non-irradiated areas of the interference light, and forming a fine pattern on the photosensitive material layer, using a fine pattern of the photosensitive material layer, before etching the semiconductor layer 光出射面に前記フォトニック構造を得るステップと、を含む。 Comprising the steps of obtaining the photonic structure in the light emitting surface.

このように、干渉露光により微細パターンを形成する。 Thus, to form a fine pattern by the interference exposure. 干渉露光は微細フォトマスクを用いずに微細パターン露光が可能であり、ワークに対して接触する要素がない。 Interference exposure is capable of fine pattern exposure without using a fine photomask, no elements that contact the workpiece. そのため、従来のナノインプリント法等と比較して、量産時の歩留まりを高めることができる。 Therefore, in comparison with the conventional nanoimprinting method or the like, increasing the yield during mass production. また、ナノインプリント法のように高価なマスターモールドを必要としないため、低コストで高精度なパターニングが可能となる。 Moreover, since it does not require an expensive master mold as nanoimprinting, it is possible to accurately patterned at a low cost. したがって、発光層を含む半導体層の光出射面に二次元周期的な微細パターンが形成された半導体発光素子を容易且つ精度良く製造することができる。 Therefore, it is possible to manufacture easily and accurately semiconductor light emitting device two-dimensionally periodic fine pattern on the light emitting surface of the semiconductor layer is formed comprising a light-emitting layer.

また、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップでは、前記感光性材料層に形成される微細パターンが正方配列となるよう干渉露光を行ってもよい。 In the above-described method for fabricating a semiconductor light emitting element, wherein in the step of performing interference exposure, the photosensitive material layer in a fine pattern to be formed may be subjected to interference exposure so as to be square array. すなわち、干渉縞の長手方向が90°交差するように干渉露光すれば、正方配列のモスアイ構造を得ることができる。 That is, the longitudinal direction of the interference fringes if interference exposure to cross 90 °, it is possible to obtain a moth-eye structure of the square array.
さらに、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップでは、前記感光性材料層に形成される微細パターンが三方配列となるよう干渉露光を行ってもよい。 Further, in the above-described method for manufacturing the semiconductor light emitting element, wherein in the step of performing interference exposure, the photosensitive material layer in a fine pattern to be formed may be subjected to interference exposure so as to be a three-way arrangement. すなわち、干渉縞の長手方向が60°交差するように干渉露光すれば、三方配列のモスアイ構造を得ることができる。 That is, the longitudinal direction of the interference fringes if interference exposure to cross 60 °, it is possible to obtain a moth-eye structure of the three-way arrangement. この場合、正方配列のモスアイ構造と比較して細密構造とすることができる。 In this case, it is possible to fine structure in comparison with moth-eye structure of the square array.

また、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップは、前記感光性材料層に対して複数回の干渉露光を行うステップであって、第2回目以降の干渉露光における干渉縞の長手方向を、第1回目の干渉露光における干渉縞の長手方向と所定角度で交差させてもよい。 In the above-described method for fabricating a semiconductor light emitting device, the step of performing the interference exposure is a step of performing interference exposure a plurality of times with respect to the photosensitive material layer, the interference in the interference exposure of the second or subsequent pattern of the longitudinal direction may be crossed in the longitudinal direction at a predetermined angle of the interference fringes in the first interference exposure. このように、干渉露光を複数回実施することで、容易に所望の微細パターンを形成することができる。 Thus, the interference exposure by a plurality of times, it is possible to easily form a desired fine pattern.
さらにまた、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップでは、前記第1回目の干渉露光を行った後に、前記基板を前記所定角度回転させ、前記第2回目以降の干渉露光を行ってもよい。 Furthermore, in the above-described method for manufacturing the semiconductor light emitting element, in the step of performing the interference exposure, after performing the interference exposure of the first time, the substrate is the predetermined angle, the second and subsequent interference exposure it may be carried out. このように、基板を回転させることで、容易に複数回露光を実現することができる。 Thus, by rotating the substrate, it is possible to easily realize a plurality of times exposure.

さらに、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、前記感光性材料層を露光するステップと、前記露光後の感光性材料層における前記露光光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして、当該半導体層の光出射面側の表面に前記フォトニック構造を得るステップと、を含む。 Further, one embodiment of the method for manufacturing the semiconductor light emitting device according to the present invention, a semiconductor layer including a light emitting layer is provided on the substrate, the manufacturing method of the semiconductor light-emitting device having a photonic structure in the light emitting surface of the semiconductor layer there are, steps and the steps of exposing the photosensitive material layer, the irradiation area of ​​the exposure light at the photosensitive material layer after the exposure to form a photosensitive material layer on the surface of the light emitting surface side of said semiconductor layer or the non-irradiated area is removed, the forming a fine pattern on the photosensitive material layer, using a fine pattern of the photosensitive material layer, by etching the semiconductor layer, the light emitting surface of the semiconductor layer comprising the steps of obtaining the photonic structure on the surface side, the.
これにより、光出射面にフォトニック構造を有する半導体発光素子を適切に作製することができる。 Thus, the semiconductor light-emitting device having a photonic structure in the light emitting surface can be appropriately manufactured.

また、上記の半導体発光素子の製造方法において、前記エッチングを行う前に、前記感光性材料層に形成された微細パターンに対して熱処理を行い、当該微細パターンを整形するステップをさらに含んでもよい。 In the above-described method for fabricating a semiconductor light-emitting device, before the etching, the heat treatment is performed with respect to fine pattern formed on the light-sensitive material layer may further include the step of shaping the fine pattern.
このように、熱処理工程により微細パターンを整形するので、形成後の微細パターンの精度をより向上させることができる。 Thus, since shaping a fine pattern by a heat treatment process, it is possible to further improve the accuracy of the formation after a fine pattern. また、この熱処理工程により、微細パターンの幅を広げ、互いに隣接する凸部の間隔を狭くすることもできる。 Further, by the heat treatment step, widen the fine pattern, it is also possible to narrow the interval between the convex portions adjacent to each other. すなわち、より密に配列されたモスアイ形状のフォトニック構造を形成することができる。 That is, it is possible to form a more densely arranged photonic structure moth-eye shape.

さらに、上記の半導体発光素子の製造方法において、前記感光性材料層は、ガラス転移点を有する材料から構成されており、前記微細パターンを整形するステップでは、前記熱処理として、ガラス転移温度を上回る温度で前記感光性材料層に形成された微細パターンを加熱する処理を行ってもよい。 Further, in the above-described method for manufacturing the semiconductor light emitting element, the light-sensitive material layer is composed of a material having a glass transition point, in the step of shaping the fine pattern, as the heat treatment, a temperature above the glass transition temperature in a process may be performed for heating the fine pattern formed on the photosensitive material layer.
このように、ガラス転移温度を上回る温度で加熱する処理を施すことで、異方性を有する形状(例えば、楕円形状)の微細パターンを、表面張力により正円形状に自然に整形することができる。 In this way, by performing a process of heating at a temperature above the glass transition temperature, the shape having anisotropy (e.g., elliptical) a fine pattern can be shaped naturally a round shape by the surface tension . また、これにより、感光性材料層に形成された微細パターンをマスクとして用い、基板若しくは基板上に設けられた機能材料層をエッチングして除去した際に、真円形状の底面を持つ精度の良いモスアイ構造を形成することができる。 This also, using a fine pattern formed on the photosensitive material layer as a mask, when the functional material layer provided on the substrate or on the substrate was removed by etching, a highly accurate with perfect circular bottom it can form a moth-eye structure.

また、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、コヒーレント光源の出力光を2以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて前記半導体層の光出射面を干渉露光し、前記半導体層の光出射面の一部を除去して前記フォトニック構造を得るステップを含む。 Another embodiment of the method for manufacturing the semiconductor light emitting device according to the present invention, a semiconductor layer including a light emitting layer is provided on the substrate, the manufacturing method of the semiconductor light-emitting device having a photonic structure in the light emitting surface of the semiconductor layer there are, by intersecting the light branching the output light of the coherent light source into two or more at a predetermined interference angle, the longitudinal direction of the interference fringes generated interference light that intersects at a predetermined angle, said by using the interference light the light emitting surface of the semiconductor layer and interference exposure, including the step of obtaining said photonic structure by removing a portion of the light emitting surface of the semiconductor layer.
このように、干渉露光により微細パターンを形成するので、従来のナノインプリント法等と比較して、量産時の歩留まりを高めることができると共に、低コストで高精度なパターニングが可能となる。 Thus, since to form a fine pattern by the interference exposure, as compared with the conventional nanoimprinting method, it is possible to increase the yield in mass production, it is possible to accurately patterned at a low cost. したがって、発光層を含む半導体層の光出射面に微細パターンが形成された半導体発光素子を容易且つ精度良く製造することができる。 Accordingly, the semiconductor light emitting element fine pattern on the light emitting surface of the semiconductor layer including a light emitting layer is formed can be easily and accurately manufactured.

また、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、前記半導体層の表面に微細パターン構成層を形成するステップと、前記微細パターン構成層に微細パターンを形成するステップと、前記微細パターンに対して熱処理を行い、当該微細パターンを整形するステップと、前記微細パターンを用いて、前記半導体層をエッチングして前記光出射面に前記フォトニック構造を得るステップと、を含む。 Another embodiment of the method for manufacturing the semiconductor light emitting device according to the present invention, a semiconductor layer including a light emitting layer is provided on the substrate, the manufacturing method of the semiconductor light-emitting device having a photonic structure in the light emitting surface of the semiconductor layer step a and, wherein the perform the steps of forming a fine pattern structure layer on the surface of the semiconductor layer, and forming a fine pattern on the fine pattern structure layer, the heat treatment on the fine pattern, shaping the fine pattern When using the fine pattern, comprising the steps of: obtaining the photonic structure to the light emission surface by etching the semiconductor layer.

このように、露光、現像して得られる微細パターンを熱処理して整形するので、当該微細パターンの精度を向上させることができる。 Thus, exposure, since the shaping by heat-treating fine pattern obtained by developing, thereby improving the accuracy of the fine pattern. したがって、かかる感光性材料層の微細パターンをマスクとして用い、発光層を含む半導体層の光出射面を微細パターンに従ってエッチングすることで、上記光出射面の表面に、凸状の構造体が二次元周期的に密に配列されたモスアイ形状のフォトニック構造が形成された半導体発光素子を精度良く製造することができる。 Thus, using a fine pattern according photosensitive material layer as a mask, by etching in accordance with a fine pattern of light emitting surface of the semiconductor layer including a light emitting layer, the surface of the light emitting surface, the convex structures are two-dimensional the semiconductor light emitting device photonic structure of periodically densely arrayed moth-eye shape is formed can be accurately manufactured.
さらに、本発明に係る半導体発光素子の一態様は、上記のいずれかの製造方法により製造する。 Further, one embodiment of a semiconductor light-emitting device according to the present invention are prepared by any of the manufacturing methods described above. これにより、高精度な微細パターンを有する半導体発光素子とすることができる。 This makes it possible to the semiconductor light emitting device having a high-precision fine pattern.

本発明によれば、露光工程において干渉露光を行うので、感光性材料層からなる微細パターンを低コストで高精度に形成することが可能となる。 According to the present invention, since the interference exposure in the exposure step, it is possible to form a fine pattern made of a photosensitive material layer with high accuracy at low cost. したがって、発光層を含む半導体層の光出射面に高精度なフォトニック構造が形成された半導体発光素子を、低コストで製造することができる。 Thus, a semiconductor light emitting device high-precision photonic structure is formed on the light emitting surface of the semiconductor layer including a light emitting layer, it can be manufactured at low cost.

第1の実施形態の露光装置を示す概略構成図である。 It is a schematic block diagram showing an exposure apparatus of the first embodiment. 露光光の照射状態を示す図である。 Is a diagram showing an irradiation state of the exposure light. 1回目の露光方法の一例を示す図である。 Is a diagram illustrating an example of a first exposure process. 2回目の露光方法の一例を示す図である。 Is a diagram illustrating an example of a second exposure process. 90°配向時の露光強度分布を示す図である。 It shows an exposure intensity distribution at the time of 90 ° orientation. 90°配向時のレジストパターン形状を示す図である。 It is a diagram showing a resist pattern at the time of 90 ° orientation. 60°配向時の露光強度分布を示す図である。 It shows an exposure intensity distribution at the time of 60 ° orientation. 60°配向時のレジストパターン形状を示す図である。 Is a diagram illustrating a 60 ° resist pattern shape during orientation. 熱処理によるレジストパターンの整形例を示す図である。 It is a diagram showing a shaping example of a resist pattern by heat treatment. 熱処理によるレジストパターンの整形例を示す図である。 It is a diagram showing a shaping example of a resist pattern by heat treatment. 熱処理前のレジストパターンの一例を示す断面図である。 Is a cross-sectional view showing an example of the resist pattern before the heat treatment. 熱処理前のレジストパターンの一例を示す断面図である。 Is a cross-sectional view showing an example of the resist pattern before the heat treatment. 熱処理によるレジストパターンの整形例を示す断面図である。 It is a sectional view showing a shaping example of a resist pattern by heat treatment. 熱処理によるレジストパターンの整形例を示す平面図である。 It is a plan view showing a shaping example of a resist pattern by heat treatment. 熱処理によるレジストパターンの整形例を示す平面図である。 It is a plan view showing a shaping example of a resist pattern by heat treatment. 熱処理によるレジストパターンの整形例を示す平面図である。 It is a plan view showing a shaping example of a resist pattern by heat treatment. LEDの構成例を示す図である。 It is a diagram illustrating a configuration example the LED. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. LEDの製造方法を説明する図である。 Method of manufacturing an LED is a diagram illustrating a. 二光束干渉露光方法を用いた表面加工プロセスを示す図である。 It is a diagram showing a surface treatment process using two-beam interference exposure method. 第2の実施形態の露光装置を示す概略構成図である。 It is a schematic block diagram showing an exposure apparatus of the second embodiment. 角度可変ミラーの機構の一例を示す図である。 Is a diagram illustrating an example of a mechanism for tilting the mirror. 多光束干渉露光方法の概略図である。 It is a schematic diagram of a multiple-beam interference exposure method.

以下、本発明の実施の形態を図面に基づいて説明する。 Hereinafter, an embodiment of the present invention with reference to the accompanying drawings.
(第1の実施形態) (First Embodiment)
図1は、本実施形態の露光装置を示す概略構成図である。 Figure 1 is a schematic block diagram showing an exposure apparatus of the present embodiment.
図中、符号1は露光装置である。 In the figure, reference numeral 1 is an exposure apparatus. 露光装置1は、光源2と、ビームエキスパンダ3と、打ち下ろしミラー4と、シャッター5と、ビーム分岐素子6と、折り返しミラー7a,7bと、集光レンズ8a,8bと、ピンホール9a,9bと、コリメートレンズ10a,10bとを備える。 The exposure apparatus 1 includes a light source 2, a beam expander 3, a mirror 4 downhill, a shutter 5, a beam splitter 6, the folding mirror 7a, and 7b, the condenser lens 8a, and 8b, pin hole 9a, comprising a 9b, the collimating lens 10a, and 10b. また、露光装置1は、ステージ11と、吸着盤12と、コントローラ20と、ステージ駆動回路21とを備える。 The exposure device 1 includes a stage 11, the suction cups 12, a controller 20, a stage drive circuit 21.

光源2は、コヒーレント光を出射するコヒーレント光源であり、例えば、波長λが266nmのレーザー光を出射する半導体励起固体レーザーである。 Light source 2 is a coherent light source for emitting a coherent light, for example, a semiconductor-excited solid state laser wavelength λ emits a laser beam of 266 nm. 光源2が出射したレーザー光B0は、ビームエキスパンダ3によってビーム径が拡大され、打ち下ろしミラー4によってその光路が偏向される。 Laser beam B0 that the light source 2 is emitted is enlarged beam diameter by a beam expander 3, the light path is deflected by the mirror 4 downhill.
シャッター5は、レーザー光出射のON/OFFを切り替えるためのものであり、ミラー4とビーム分岐素子6との間に配置する。 The shutter 5 is for switching the ON / OFF of the laser beam emitted is disposed between the mirror 4 and the beam splitter 6. このシャッター5の開閉は、コントローラ20が制御する。 Opening and closing of the shutter 5, the controller 20 controls.

ビーム分岐素子6は、1本のレーザー光を分岐して2本のレーザー光を生成するものである。 Beam splitter 6, and generates two laser beams by branching a single laser beam. このビーム分岐素子6は、例えば、石英等の表面に施した微細な凹凸形状による形状効果を用いてその機能を実現する凹凸型回折素子である。 The beam splitter 6 is, for example, an uneven type diffraction element to implement the function using a shape effect due to fine irregularities subjected the surface of the quartz.
ビーム分岐素子6により生成された2本のレーザー光B1,B2は、それぞれ折り返しミラー7a,7bによって光路偏向され、集光レンズ8a,8bに入射する。 Laser beam B1, B2 of the two produced by the beam splitter 6 are each folding mirror 7a, the optical path deflected by 7b, is incident on the condenser lens 8a, 8b.
集光レンズ8aによる集光後のレーザー光はピンホール9aに入射され、そのビーム径が拡大された後、コリメートレンズ10aでコリメートされる。 Laser light after condensing by the condensing lens 8a is incident on the pinhole 9a, the after the beam diameter is expanded, collimated by the collimator lens 10a. このようにして、コリメートされたレーザー光B3を得る。 In this manner, a laser beam B3 which is collimated. 同様に、集光レンズ8bによる集光後のレーザー光はピンホール9bに入射され、そのビーム径が拡大された後、コリメートレンズ10bでコリメートされる。 Similarly, the laser light after condensing by the condensing lens 8b is incident on the pinhole 9b, the after the beam diameter is expanded, collimated by the collimator lens 10b. このようにして、コリメートされたレーザー光B4を得る。 In this manner, a laser beam B4 collimated.

ここで、ピンホール9a,9bは、空間フィルタとして機能し、集光レンズ8a,8bまでの光路で生じたビーム波面の乱れを取り除くために用いる。 Here, the pinhole 9a, 9b acts as a spatial filter is used to remove the condenser lens 8a, a beam wavefront generated in the optical path up to 8b turbulence. また、コリメートレンズ10a,10bは、レーザー光の波面を理想的な平面波とするために用いる。 Further, a collimator lens 10a, 10b is used to the wavefront of the laser light and an ideal plane wave.
2本のレーザー光B3,B4は、図2に示すように、所定の干渉角度2θで交差させる。 Two laser beam B3, B4, as shown in FIG. 2, are crossed at a predetermined interference angle 2 [Theta]. これにより、ワーク(基板)Wの上部で二つのレーザー光B3,B4の干渉による干渉縞を生成し、これをワークWに露光光として照射する。 Thus, to generate the interference by the interference fringes of the work (substrate) two laser beam B3 at the top of W, B4, irradiated as the exposure light which the workpiece W. すなわち、1回の露光でワークW上にストライプ状のラインアンドスペースのパターンを転写する。 That is, to transfer the pattern of the stripe-shaped line and space on the work W in a single exposure.

このように、ビームエキスパンダ3、打ち下ろしミラー4、シャッター5、ビーム分岐素子6、折り返しミラー7a,7b、集光レンズ8a,8b、ピンホール9a,9b及びコリメートレンズ10a,10bから構成される光学系素子によって、光源2の出力光を2分岐した光を干渉角度2θで交差させ、干渉光を発生する。 Thus configured, the beam expander 3, downhill mirror 4, a shutter 5, a beam splitter 6, the folding mirror 7a, 7b, a condenser lens 8a, 8b, pinhole 9a, 9b and the collimator lens 10a, from 10b by an optical system device, the output light of the light source 2 are crossed at 2 branched optical interference angle 2 [Theta], generating interference light. この光学系素子のうち、ビーム分岐素子6からワークWまでの間の素子一式は対になるように設けられており、ビーム分岐素子6で分岐した2本のレーザー光をそれぞれワークWまで誘導、整形し、ワークW上で干渉させるようになっている。 Among the optical system elements, derived from the beam splitter 6 to the element set is provided so as to be paired, two each workpiece W laser light branched by the beam splitter 6 until the workpiece W, shaping, and is adapted to interference on the work W.
なお、レーザー光B3,B4のビーム径(1/e 2 )は、ビームエキスパンダ3や集光レンズ8a,8b、コリメートレンズ10a,10bでの倍率によって任意に決めることができる。 The beam diameter of the laser beam B3, B4 (1 / e 2 ) , the beam expander 3 and the condenser lens 8a, 8b, a collimator lens 10a, can be arbitrarily determined by the magnification at 10b. 当該ビーム径の大きさは、用途に合わせて適宜設定する。 Size of the beam diameter is set appropriately according to the application.

図1に戻って、ワークWは、ステージ11に設けられた吸着盤12上に固定されている。 Returning to FIG. 1, the workpiece W is fixed on the suction cups 12 provided on the stage 11. ここで、ワークWとしては、例えば、表面に感光性材料層(例えば、フォトレジスト等)が形成された基板を用いることができる。 Here, the workpiece W, for example, a photosensitive material layer on the surface (e.g., photoresist or the like) it is possible to use a substrate which has been formed. また、ワークWとして、表面に機能材料層が設けられた基板上に感光性材料層を形成した基板を用いることもできる。 Further, as the work W, it is also possible to use a substrate formed with the light-sensitive material layer on a substrate features surface material layer is provided. ここで、上記基板としては、表面に発光層を含む半導体層が設けられた基板を用いることができる。 Here, as the substrate, a substrate having a semiconductor layer including a light emitting layer is provided on the surface.
このようなワークWを干渉光で露光し現像することにより、感光性材料層(フォトレジスト等)に、複数の凸部が配列されてなる微細パターンを形成することができる。 By exposed and developed such a workpiece W in the interference light, can be formed on the photosensitive material layer (photoresist or the like), a fine pattern having a plurality of protrusions are arrayed. このとき、基板に塗布されたレジストが、光照射部分が現像液に溶解するポジ型である場合、上記の露光方法を用いて露光し現像することにより、光照射されていない箇所が残存したレジストパターンを得ることができる。 Resist this time, the resist is coated on the substrate, when the light irradiation section is a positive soluble in a developing solution by exposure is developed by using the above exposure method, the portion that is not irradiated with light remained it is possible to obtain a pattern. 一方、レジストが、光照射部分が架橋して現像液に溶解しなくなるネガ型である場合には、上記の露光方法を用いて露光し現像することにより、光照射された箇所が現像後に残存したレジストパターンを得ることができる。 On the other hand, the resist, when the light irradiated portion is a negative no longer dissolved in the developing solution crosslinked by exposure is developed by using the above exposure method, portions that are irradiated with light remained after development resist pattern can be obtained.

ステージ11は、ワークW面に対してXY方向に移動する自由度を有しており、コントローラ20は、ステージ駆動回路21を駆動制御することで、ステージ11をXY方向に移動することが可能となっている。 Stage 11 has the freedom to move relative to the workpiece W surface in the XY direction, the controller 20, by driving and controlling the stage drive circuit 21, it is possible to move the stage 11 in the XY direction going on. すなわち、ワークWは、ステージ11をXY方向に移動することでXY方向に移動する。 That is, the workpiece W is moved in the XY direction by moving the stage 11 in the XY direction. ここで、X方向とは図1の左右方向であり、Y方向とは図1の紙面垂直方向である。 Here, the X direction is the horizontal direction of FIG. 1, the Y-direction is a direction perpendicular to the paper surface of FIG.

本実施形態では、ワークWに対して複数回露光を行う。 In the present embodiment, a plurality of times exposed to the workpiece W. その際、1回目の露光では、例えば図3に示すように、Y方向に伸びるストライプ状の干渉パターンをワークWに照射する。 At that time, in the first exposure, for example, as shown in FIG. 3, to irradiate the stripes of the interference pattern extending in the Y direction to the work W. そして、2回目以降の露光では、1回目の干渉パターン(第一の干渉パターン)に対してストライプ状の干渉パターンを所定角度回転させ、これを第二の干渉パターンとしてワークWに照射する。 Then, in the second and subsequent exposure, the stripe-shaped interference pattern rotated by a predetermined angle with respect to the first interference pattern (the first interference pattern), is irradiated to the workpiece W so as the second interference pattern.
すなわち、2回目の回転角度(配向角度)を例えば90°とした場合、図4に示すように、第二の干渉パターンとして、X方向に伸びるストライプ状の干渉パターンをワークWに照射することになる。 That is, when the second rotation angle (orientation angle) for example 90 °, as shown in FIG. 4, as the second interference pattern, a stripe-shaped interference pattern that extends in the X direction to be irradiated to the workpiece W Become. これにより、ワークWには、第一の干渉パターンと第二の干渉パターンとを重畳したパターンが照射される。 Accordingly, the workpiece W, superimposed pattern is irradiated with the first interference pattern and a second interference pattern.

ここで、上記配向角度δは90°に限定されず、0°<δ≦90°の範囲内で任意に設定可能である。 Here, the orientation angle [delta] is not limited to 90 °, it can be set arbitrarily within the range of 0 ° <δ ≦ 90 °. 当該配向角度を変化させることで、ワークWに照射するパターンの形状を変化させることができる。 By changing the orientation angle, it is possible to change the shape of the pattern to be irradiated to the workpiece W.
なお、2回目以降の露光を行う際には、干渉パターンを回転させてもよいし、ワークWを保持するステージ11を回転させてもよい。 Note that for light exposure of the second and subsequent, to the interference pattern may be rotated, it may rotate the stage 11 for holding a workpiece W. ステージ11を回転させる方法の方が、容易に複数回干渉露光を実現することができ好ましい。 Towards a method of rotating the stage 11, it is possible to easily realize a plurality of times interference exposure preferred.

図5は、配向角度を90°とした場合の露光強度分布を机上計算した結果を示す図である。 Figure 5 is a graph showing the results of desk calculating the exposure intensity distribution in a case where the orientation angle and 90 °. 図5において、上段は3次元強度分布、下段は2次元強度分布を模式的に示しており、1回目の露光、2回目の露光、1回目と2回目の合計の露光強度分布についてそれぞれ示している。 5, the upper part 3-dimensional intensity distribution, lower schematically illustrates a two-dimensional intensity distribution, the first exposure, the second exposure, shows first and each for a total exposure intensity distribution of the second there. このように、1回目の露光と2回目の露光とで干渉縞の長手方向が90°交差する場合、合計2回の露光により照射パターンは格子状となり、非照射部分P1の形状(ドットパターン)はXY平面図において略正円となる。 Thus, if the longitudinal direction of the interference fringes in the first exposure and the second exposure intersect 90 °, the irradiation pattern becomes a lattice form by exposure of a total of 2 times, the shape of the non-irradiated portion P1 (dot pattern) becomes substantially a circle in the XY plane view.
したがって、レジストがポジ型である場合、現像後は円柱が残存したレジストパターンを得ることができる。 Accordingly, if the resist is a positive, after development can be obtained a resist pattern cylinder remained. この場合、図6に示すように、円柱状の微細パターン(ドット)P1は正方配列で配列される。 In this case, as shown in FIG. 6, a cylindrical fine pattern (dot) P1 are arranged in a square array.

図7は、配向角度を60°とした場合の露光強度分布を机上計算した結果を示す図である。 Figure 7 is a graph showing the results of desk calculating the exposure intensity distribution in a case where the orientation angle and 60 °. この図6も図5と同様に、上段は3次元強度分布、下段は2次元強度分布を模式的に示している。 FIG 6 also similar to FIG. 5, the upper part 3-dimensional intensity distribution, whereas the lower part indicates a two-dimensional intensity distribution schematically. このように、1回目の露光と2回目の露光とで干渉縞の長手方向が60°交差する場合、非照射部分P1の形状(ドットパターン)はXY平面図において略楕円となる。 Thus, if the longitudinal direction of the interference fringes in the first exposure and the second exposure intersect 60 °, the shape of the non-irradiated portion P1 (dot pattern) is substantially elliptical in the XY plane view.
したがって、レジストがポジ型である場合、現像後は楕円柱が残存したレジストパターンを得ることができる。 Accordingly, if the resist is a positive, after development can be obtained a resist pattern in which elliptic cylinder remained. この場合、図8に示すように、楕円柱状の微細パターン(ドット)P1は三方配列で配列される。 In this case, as shown in FIG. 8, elliptical columnar fine pattern (dot) P1 are arranged in a three-way arrangement.
このように、配向角度が60°の場合は、配向角度が90°の場合と比較してドットのピッチが狭くなる。 Thus, when the orientation angle is 60 °, the pitch of the dot becomes narrow orientation angle as compared with the case of 90 °. すなわち、配向角度を変更することで、任意の面内密度を有するレジストパターンを作製することができる。 That is, by changing the orientation angle, it is possible to form a resist pattern having an arbitrary plane density.

また、本実施形態では、得られたレジストパターンに対して熱処理を加え、パターン形状を整形する処理を実施してもよい。 Further, in the present embodiment, heat treatment was added to the obtained resist pattern may be performed a process of shaping a pattern shape.
本発明者らは、上記の露光及び現像により得られたレジストパターンに熱処理を加えることで、パターン形状を真円状に整形することができることを見出した。 The present inventors have found that heat treatment in the resist pattern obtained by the exposure and development, found that it is possible to shape the pattern shape to a true circle. そこで、本実施形態では、レジストパターンを、レジストのガラス転移温度を上回る温度で加熱し、レジストパターンを真円状に整形する。 Therefore, in this embodiment, the resist pattern, the glass transition temperature of the resist is heated at a temperature above shapes the resist pattern to a true circle.
図9は、図8に示すレジストパターンに対して、ガラス転移温度以下で熱処理を実施した結果を示す図である。 Figure 9 is a diagram showing a resist pattern shown in FIG. 8, a result of the heat treatment at a temperature lower than the glass transition temperature. ここでは、ガラス転移温度がおよそ140℃〜150℃のレジストに対し、加熱温度を150℃、加熱時間を10分として熱処理を施した。 Here, the resist having a glass transition temperature of approximately 140 ℃ ~150 ℃, 150 ℃ heating temperature, heat-treated the heating time as 10 minutes. 図9に示すように、ガラス転移温度以下での熱処理では、熱処理後のパターンP2は熱処理前のパターンP1から変化せず、整形は行われなかった。 As shown in FIG. 9, heat treatment at below the glass transition temperature, the pattern P2 after the heat treatment does not change from the pattern P1 of the pre-heat treatment, shaping was performed.

これに対して、図8に示すレジストパターンに対して、ガラス転移温度を超える温度で熱処理を実施すると、レジストパターンが整形されることが確認できた。 In contrast, the resist pattern shown in FIG. 8, when carrying out the heat treatment at a temperature above the glass transition temperature, it was confirmed that the resist pattern is shaped. この結果を図10に示す。 The results are shown in Figure 10.
ここでは、ガラス転移温度がおよそ140℃〜150℃のレジストに対し、加熱温度を200℃、加熱時間を10分として熱処理を施した。 Here, the resist having a glass transition temperature of approximately 140 ° C. to 150 DEG ° C., 200 ° C. The heating temperature, heat-treated the heating time as 10 minutes. このように、ガラス転移温度を超える温度での熱処理では、レジストパターンが整形され、熱処理後のパターンP2は正円形状となった。 Thus, the heat treatment at a temperature above the glass transition temperature, the resist pattern is shaped, the pattern P2 after heat treatment became a round shape. すなわち、熱処理により楕円形状のレジストパターンを正円形状に整形することができ、三方配列で正円形状のドットパターンが得られる。 That is, the heat treatment makes it possible to shape the resist pattern of the elliptical shape a round shape, a round shape of the dot pattern can be obtained with a three-way arrangement.

上述したように、配向角度を任意の角度に設定することで、任意の面内密度を有するレジストパターンを作製することができる。 As described above, the orientation angle by setting an arbitrary angle, it is possible to form a resist pattern having an arbitrary plane density. したがって、任意の配向角度での露光と、現像後の熱処理とを実施することで、任意の面内密度で正円形状を有するレジストパターンを作製することができる。 Accordingly, the exposure at any orientation angle, by implementing a heat treatment after development, can be produced resist pattern having a round shape in any plane density.
そして、このようにして得られた熱処理後のレジストをマスクとして用い、レジストに直下に位置する半導体層をエッチングして除去することで、半導体層の表面に凸状の構造体が二次元周期的に配置されたモスアイ構造を有する基板上構造体を作製することができる。 Then, using the resist after heat treatment obtained in this manner as a mask, the semiconductor layer located immediately below the resist by removing by etching, convex structures on the surface of the semiconductor layer is two-dimensionally periodic arranged moth eye structure can be manufactured on a substrate structure having. 上述したように、熱処理後のレジストパターンは正円に整形されているため、真円形状の底面を有する高精度なモスアイ構造を作製することが可能となる。 As described above, the resist pattern after the heat treatment because it is shaped into a circle, it is possible to manufacture a highly accurate moth-eye structure having a circular shape of the bottom surface.

さらに、上記熱処理においては、加熱温度や加熱時間などの加熱条件を調整し、レジストパターンのドットの大きさを調整するようにしてもよい。 Further, in the above heat treatment, by adjusting the heating conditions such as heating temperature and heating time may be adjusted dot size of the resist pattern.
図11は、熱処理前のレジストパターンの一例を示す断面図である。 Figure 11 is a cross-sectional view showing an example of the resist pattern before the heat treatment. 例えば、配向角度が60°である場合、図12に示すように、レジストパターンはXY平面において三方配列で楕円形状を有する。 For example, if the orientation angle is 60 °, as shown in FIG. 12, the resist pattern has an elliptical shape with three sides arranged in the XY plane. このように、配向角度が60°である場合、熱処理前のドット(微細構造体)P1の形状は楕円柱状であり、その断面形状は図11に示すように略四角形である。 Thus, when the orientation angle is 60 °, the shape of the pre-heat treatment dots (fine structure) P1 is elliptic cylindrical, its cross-sectional shape is substantially square as shown in FIG. 11.

この状態から上記の熱処理を施すと、微細構造体P1は、図13に示すように、頂点から基板に近づくにつれて半径方向の幅が広がった半球形状の微細構造体P2に整形される。 When subjected to the above heat treatment in this state, the fine structure P1, as shown in FIG. 13, is shaped in the microstructure P2 hemispherical spread the radial width as it approaches from the top to the substrate. ここで、熱処理の加熱条件は、加熱温度を185℃、加熱時間を10分とした。 Here, the heating conditions of the heat treatment, 185 ° C. The heating temperature, the heating time was set to 10 minutes. このときのXY平面における微細構造体P2の形状は、図14に示すように正円となるため、隣接する微細構造体の間隔が狭くなり、図13の楕円に比べ密接した配置とすることができる。 Shape of the fine structure P2 in the XY plane at this time, since the perfect circle as shown in FIG. 14, the spacing between adjacent microstructures is narrowed, be a closely spaced arrangement compared to the ellipse of Figure 13 it can.

また、熱処理の加熱条件を調整し、加熱温度を215℃、加熱時間を10分とした場合の熱処理後のレジストパターンの断面図を図15に示す。 Further, by adjusting the heating condition of the heat treatment, 215 ° C. The heating temperature, the cross-sectional view of a resist pattern after the heat treatment in the case that the heating time is 10 minutes it is shown in Figure 15. 図15に示す熱処理後の微細構造体P2は、図13に示す熱処理後の微細構造体P2と比較して高さの低い潰れた半球形状となっている。 Microstructure after heat treatment shown in FIG. 15 P2 has a compared to low collapsed hemispherical height and microstructure P2 after heat treatment shown in FIG. 13. また、XY平面における微細構造体P2の形状は、図16に示すように、図14に示す微細構造体P2と比較して半径の大きい正円となっている。 The shape of the fine structure P2 in the XY plane, as shown in FIG. 16, has a large circle of radius compared to the microstructure P2 shown in FIG. 14.
このように、加熱温度を高くすると、加熱時間が同じであっても、ドット径は大きくなり、隣接する微細構造体との間隔が狭くなる。 Thus, the higher the heating temperature, even the heating time is the same, the dot diameter increases, the distance between adjacent microstructures is narrower. すなわち、レジストパターンにおいて隣接する微細構造体との間隔を狭くし、より密接した配置とすることができる。 That is, it is possible to reduce the distance between adjacent microstructures in a resist pattern, a more closely spaced arrangement.
このように、加熱条件を調整することで、熱処理後のドット径を調整し、微細構造体の面内密度を調整することができる。 Thus, by adjusting the heating condition, it is possible to adjust the dot diameter after the heat treatment, for adjusting the plane density of the fine structure.
なお、ここでは加熱温度を変化させる場合について説明したが、加熱時間を変化させることでも、同様に熱処理後のドット径を調整することができる。 Here, the description has been given of the case of changing the heating temperature, also by changing the heating time, it is possible to adjust the dot diameter after the heat treatment similarly. また、所望のドット径(面内密度)を得るための加熱条件は、レジストの材料やレジストの下にある基板の材料等に応じて適宜設定することができる。 The heating conditions to obtain the desired dot diameter (in-plane density) can be appropriately set according to the material of the substrate underlying the resist material and resist.

上記の基板上構造体の製造方法は、半導体発光素子の製造方法に適用することができる。 Method of manufacturing a substrate structure described above can be applied to a method of manufacturing a semiconductor light-emitting device. 以下、半導体発光素子の構成について具体的に説明する。 Hereinafter, specifically describes the structure of the semiconductor light emitting element.
図17は、半導体発光素子であるLEDの構成例を示す図である。 Figure 17 is a diagram showing a configuration example of an LED is a semiconductor light emitting element.
半導体発光素子100は、支持基板111、導電層120、絶縁層121、半導体層130、及び電極142を含んで構成される。 The semiconductor light emitting element 100 is configured support substrate 111, conductive layer 120, the insulating layer 121, semiconductor layer 130, and includes an electrode 142. 半導体層130は、p型半導体層131、発光層133、及びn型半導体層135が下からこの順に積層されて形成される。 The semiconductor layer 130, p-type semiconductor layer 131, light emitting layer 133 and the n-type semiconductor layer 135, are formed stacked in this order from the bottom. 図17に示す半導体発光素子100は、電極142と支持基板111の間に電圧を印加して発光層133に電流を流すことで、発光層133で光が生じ、この光が紙面上方向に取り出される。 The semiconductor light emitting device 100 shown in FIG. 17, by flowing between the electrode 142 a current to the light-emitting layer 133 by applying a voltage between the supporting substrate 111, the light generated in the light emitting layer 133, taken out the light in the upward direction of the paper surface It is. また、発光層133で生じた光のうち、下向きに進行した光については、導電層120に含まれる反射電極119によって反射することで進行方向が上向きに変えられて、紙面上方向に取り出される。 Further, of the light generated in the light emitting layer 133, the light that has traveled downward, the traveling direction by reflecting by the reflection electrode 119 contained in the conductive layer 120 is changed upwards, it is taken out in the upward direction of the paper surface.

以下、各構造の詳細につき説明する。 Below, it will be described in detail of each structure.
(支持基板111) (Support substrate 111)
支持基板111は、例えばCuW、W、Moなどの導電性基板、又はSiなどの半導体基板で構成される。 Supporting substrate 111, for example CuW, W, a conductive substrate such as Mo, or composed of a semiconductor substrate such as Si.
(導電層120) (Conductive layer 120)
支持基板11の上層には、多層構造からなる導電層120が形成されている。 The upper layer of the support substrate 11, a conductive layer 120 made of multi-layer structure is formed. この導電層120は、本実施形態では、ハンダ層113、ハンダ層115、保護層117及び反射電極119を含む。 The conductive layer 120, in this embodiment, comprises a solder layer 113, solder layer 115, protective layer 117 and the reflective electrode 119.
ハンダ層113及びハンダ層115は、例えばAu−Sn、Au−In、Au−Cu−Sn、Cu−Sn、Pd−Sn、Snなどで構成される。 Solder layer 113 and the solder layer 115, for example, Au-Sn, Au-In, Au-Cu-Sn, Cu-Sn, Pd-Sn, constituted like in Sn. 後述するように、これらのハンダ層113とハンダ層115は、支持基板111上に形成されたハンダ層113と、別の基板上に形成されたハンダ層115を対向させた後に、両者を貼り合わせることで形成されたものである。 As described below, these solder layer 113 and the solder layer 115 includes a solder layer 113 formed on the supporting substrate 111, after made to face a solder layer 115 formed on another substrate, bonded to each other be those formed with.

保護層117は、例えばPt系の金属(TiとPtの合金)、W、Mo、Niなどで構成される。 Protective layer 117 is, for example, Pt-based metal (an alloy of Ti and Pt), W, Mo, Ni composed like. 後述するように、ハンダ層を介した貼り合わせの際、ハンダを構成する材料が後述する反射電極119側に拡散し、反射率が落ちることによる発光効率の低下を防止する機能を果たしている。 As described below, when the bonding through the solder layer, and plays a function of the material constituting the solder diffuses into the reflection electrode 119 side to be described later, to prevent a decrease in luminous efficiency due to the reflectance falls.
反射電極119は、例えばAg系の金属(NiとAgの合金)、Al、Rhなどで構成される。 Reflective electrode 119, for example, Ag-based metal (an alloy of Ni and Ag), Al, Rh composed like. 本窒化物半導体発光素子100は、発光層133から放射された光を、図17の紙面上方向に取り出すことを想定しており、反射電極119は、発光層133から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。 This nitride semiconductor light emitting device 100, light emitted from the light emitting layer 133, it is assumed that the taken in the upward direction of the paper surface in FIG. 17, the reflective electrode 119, the light emitted downward from the light emitting layer 133 It plays a function of increasing the luminous efficiency by reflecting upwardly.
なお、導電層120は、一部において半導体層130と接触しており、支持基板111と電極142の間に電圧が印加されると、支持基板111、導電層120、LED層130、及び電極142を介して、電極142に接続されている不図示のボンディングワイヤへと流れる電流経路が形成される。 The conductive layer 120 is in contact with the semiconductor layer 130 in part, the voltage between the supporting substrate 111 and the electrode 142 is applied, the supporting substrate 111, conductive layer 120, LED layers 130, and electrode 142 via a current path to a bonding wire (not shown) connected to the electrode 142 is formed.

(絶縁層121) (Insulating layer 121)
絶縁層121は、例えばSiO 2、 SiN、Zr 、AlN、Al などで構成される。 Insulating layer 121 is composed for example SiO 2, SiN, Zr 2 O 3, AlN, etc. Al 2 O 3. この絶縁層121は、上面がp型半導体層131の底面と接触している。 The insulating layer 121 has an upper surface is in contact with the bottom surface of the p-type semiconductor layer 131. なお、この絶縁層121は、後述するように素子分離時におけるエッチングストッパー層としての機能を有すると共に、支持基板111の基板面に平行な方向に電流を拡げる機能も有する。 Incidentally, the insulating layer 121 also has a function to expand has a function as an etching stopper layer during isolation as described below, the current in a direction parallel to the substrate surface of the support substrate 111.
(半導体層130) (Semiconductor layer 130)
上述したように、半導体層130は、p型半導体層131、発光層133、及びn型半導体層135が下からこの順に積層されて形成される。 As described above, the semiconductor layer 130, p-type semiconductor layer 131, light emitting layer 133 and the n-type semiconductor layer 135, are formed stacked in this order from the bottom.
(p型半導体層131) (P-type semiconductor layer 131)
p型半導体層131は、例えばAl Ga 1−m N(0<m<1)で構成される層(正孔供給層)とGaNで構成される層(保護層)を含む多層構造で構成される。 p-type semiconductor layer 131, composed of a multilayer structure including, for example, Al m Ga 1-m N layer composed of (0 <m <1) (hole supply layer) and layer composed of GaN (protective layer) It is. いずれの層も、Mg、Be、Zn、Cなどのp型不純物がドープされている。 Any of the layers, Mg, Be, Zn, a p-type impurity such as C is doped.

(発光層133) (Light-emitting layer 133)
発光層133は、例えばInGaNからなる井戸層とAlGaNからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。 Emitting layer 133, for example, a barrier layer made of well layers and AlGaN made of InGaN is formed by a semiconductor layer having a multiple quantum well structure formed by repeated. これらの層はアンドープでもp型又はn型にドープされていても構わない。 These layers may be doped with p-type or n-type in undoped.
(n型半導体層135) (N-type semiconductor layer 135)
n型半導体層135は、Al Ga 1−n N(0<n≦1)で構成される層(電子供給層)と、GaNで構成される保護層とを含む多層構造である。 n-type semiconductor layer 135, layer composed of Al n Ga 1-n N ( 0 <n ≦ 1) and (electron supply layer) is a multi-layer structure including a formed protective layer in GaN. 少なくともAl Ga 1−n N(0<n≦1)で構成される層には、Si、Ge、S、Se、Sn、Teなどのn型不純物がドープされており、特にSiがドープされているのが好ましい。 The layer composed of at least Al n Ga 1-n N ( 0 <n ≦ 1), Si, Ge, S, Se, Sn, n type impurities such as Te are doped, particularly Si doped and What it is preferable.
また、n型半導体層135は、上面に凹凸からなるフォトニック構造が形成されている。 Further, n-type semiconductor layer 135, photonic structure consisting of irregularities on the upper surface is formed. これは発光層133から上方に向けて放射された光(及び反射電極119から上向きに放射される反射光)が、n型半導体層135の表面で下向きに反射される光量を減らして、素子外への取り出し光量を高めることを目的としたものである。 This reduces the amount of light emitted upward from the light emitting layer 133 (and the reflected light upward emitted from the reflective electrode 119) are reflected downward by the surface of the n-type semiconductor layer 135, outside the element it is intended to enhance the light extraction amount to.

(電極142) (Electrode 142)
電極142はn型半導体層135の上層に形成され、例えばCr−Auで構成されるn型電極で構成される。 Electrode 142 is formed above the n-type semiconductor layer 135, and a n-type electrode made of, for example, Cr-Au. より詳細には、電極142は、絶縁層121が形成された領域の真上位置に係るn型半導体層135の上層に形成されている。 More particularly, electrode 142 is formed above the n-type semiconductor layer 135 according to the position immediately above the region where the insulating layer 121 is formed. これにより、電極下方に導電性の低い材料が形成されるため、電流が印加された場合に発光層133内を水平方向に電流を拡げる効果が得られる。 Thereby, the low conductivity material is formed under the electrode, the effect of spreading the current light-emitting layer 133 when the current is applied in the horizontal direction is obtained.
この電極142には、例えばAu、Cuなどで構成されるボンディングワイヤ(不図示)が連絡され、このワイヤの他方は、発光素子1が配置されている基板の給電パターン(不図示)などに接続される。 The electrode 142, such as Au, a bonding wire (not shown) composed of Cu or the like is contacted, the other of the wire is connected, such as the power supply pattern of the substrate on which the light-emitting element 1 is placed (not shown) It is.
なお、図17では、露出されている半導体層130の側面及び上面を、保護用の絶縁層141で覆っている。 In FIG 17, a side surface and upper surface of the semiconductor layer 130 which is exposed, is covered with an insulating layer 141 for protection. この絶縁層141は、例えばSiNで構成することができる。 The insulating layer 141 may be made of, for example, SiN.

以下、図17に示した半導体発光素子100の製造プロセスにつき図面を参照して説明する。 Hereinafter will be described with reference to the accompanying drawings the manufacturing process of the semiconductor light emitting device 100 shown in FIG. 17. なお、この製造プロセスはあくまで一例であり、ガスの流量、炉内温度、炉内圧力等は適宜調整して構わない。 Note that this manufacturing process is only an example, the gas flow rate, furnace temperature, furnace pressure, etc. may be appropriately adjusted.
(ステップS1) (Step S1)
図18に示すように、サファイア基板161上にエピ層140を形成する。 As shown in FIG. 18, to form an epitaxial layer 140 on a sapphire substrate 161. このステップS1は、例えば以下の手順により行われる。 This step S1 is carried out, for example, by the following procedure.
〈サファイア基板161の準備〉 <Preparation of the sapphire substrate 161>
まず、c面サファイア基板161のクリーニングを行う。 First, cleaning the c-plane sapphire substrate 161. このクリーニングは、より具体的には、例えばMOCVD(Metal Organic Chemical Vapor Deposition:有機金属化学気相蒸着)装置の処理炉内にc面サファイア基板161を配置し、処理炉内に流量が10slmの水素ガスを流しながら、炉内温度を例えば1150℃に昇温することにより行われる。 The cleaning, and more specifically, for example, MOCVD: a c-plane sapphire substrate 161 (Metal Organic Chemical Vapor Deposition MOCVD) device processing furnace arranged, hydrogen flow rate into the processing furnace 10slm while passing gas, it is carried out by raising the furnace temperature, for example to 1150 ° C..

〈アンドープ層136の形成〉 <Formation of the undoped layer 136>
次に、c面サファイア基板161の表面に、GaNよりなる低温バッファ層を形成し、更にその上層にGaNよりなる下地層を形成する。 Next, the surface of the c-plane sapphire substrate 161, to form a low-temperature buffer layer of GaN, further forming a base layer made of GaN thereon. これら低温バッファ層及び下地層がアンドープ層136に対応する。 These low-temperature buffer layer and the base layer corresponds to the undoped layer 136.
アンドープ層136の、より具体的な形成方法は例えば以下の通りである。 Undoped layers 136, more specific forming method is as follows, for example. まず、МОCVD装置の炉内圧力を100kPa、炉内温度を480℃とする。 First, the furnace pressure МОCVD device 100 kPa, the furnace temperature and 480 ° C.. そして、処理炉内にキャリアガスとして流量がそれぞれ5slmの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が50μmol/minのトリメチルガリウム(TMG)及び流量が250000μmol/minのアンモニアを処理炉内に68秒間供給する。 Then, while the flow rate as a carrier gas into the processing furnace flushed with nitrogen gas and hydrogen gas, respectively 5 slm, as a source gas, trimethylgallium flow rate 50μmol / min (TMG) and flow rate 250000μmol / min ammonia treatment furnace It supplies 68 seconds. これにより、c面サファイア基板61の表面に、厚みが20nmのGaNよりなる低温バッファ層を形成する。 Thus, the surface of the c-plane sapphire substrate 61 to form a low-temperature buffer layer thickness is from 20 nm GaN of.

次に、MOCVD装置の炉内温度を1150℃に昇温する。 Then, raising the furnace temperature of the MOCVD apparatus 1150 ° C.. そして、処理炉内にキャリアガスとして流量が20slmの窒素ガス及び流量が15slmの水素ガスを流しながら、原料ガスとして、流量が100μmol/minのTMG及び流量が250000μmol/minのアンモニアを処理炉内に30分間供給する。 Then, while the nitrogen gas and the flow rate of the flow rate of the carrier gas into the processing furnace 20slm is flowing hydrogen gas 15 slm, as a source gas, flow rate of ammonia of TMG and flow rate 250000μmol / min of 100 [mu] mol / min into the processing furnace supplies for 30 minutes. これにより、第1バッファ層の表面に、厚みが1.7μmのGaNよりなる下地層を形成する。 Thus, the surface of the first buffer layer, a base layer having a thickness of GaN of 1.7 [mu] m.

〈n型半導体層135の形成〉 <Formation of n-type semiconductor layer 135>
次に、アンドープ層136の上層にAl Ga 1−n N(0<n≦1)の組成からなるn型半導体層135を形成する。 Next, an n-type semiconductor layer 135 having the composition of the upper undoped layer 136 Al n Ga 1-n N (0 <n ≦ 1).
n型半導体層135のより具体的な形成方法は、例えば以下の通りである。 More specific method for forming the n-type semiconductor layer 135 are, for example, as follows. まず、引き続き炉内温度を1150℃とした状態で、MOCVD装置の炉内圧力を30kPaとする。 First, continue in a state where the furnace temperature was 1150 ° C., the furnace pressure in the MOCVD apparatus to 30 kPa. そして、処理炉内にキャリアガスとして流量が20slmの窒素ガス及び流量が15slmの水素ガスを流しながら、原料ガスとして、流量が94μmol/minのTMG、流量が6μmol/minのトリメチルアルミニウム(TMA)、流量が250000μmol/minのアンモニア及び流量が0.025μmol/minのテトラエチルシランを処理炉内に40分間供給する。 Then, while the nitrogen gas and the flow rate of the flow rate 20slm as a carrier gas into the processing furnace flushed with hydrogen gas 15 slm, as a raw material gas, the flow rate of 94μmol / min TMG, trimethylaluminum flow rate 6μmol / min (TMA), supplies 40 minutes flow rate 250000μmol / min of ammonia and the flow rate is 0.025μmol / min tetraethyl silane treatment furnace. これにより、例えばAl 0.06 Ga 0.94 Nの組成を有し、Si濃度が3×10 19 /cm で、厚みが2μmのn型半導体層135がアンドープ層136の上層に形成される。 Thus, for example, it has a composition of Al 0.06 Ga 0.94 N, in Si concentration 3 × 10 19 / cm 3, n -type semiconductor layer 135 having a thickness of 2μm is formed on the upper undoped layer 136 .

この工程の後、必要に応じてICP装置を用いてn型半導体層135を削ることで、n型半導体層135の厚みを調整するものとしても構わない。 After this step, by cutting the n-type semiconductor layer 135 using the ICP device as needed, it may be used to adjust the thickness of the n-type semiconductor layer 135.
更にこの後、TMAの供給を停止すると共に、それ以外の原料ガスを6秒間供給することにより、電子供給層の上層に厚みが5nmのn型GaNよりなる保護層を形成するものとしてもよい。 Furthermore Thereafter, it stops the supply of TMA, by supplying the other of the source gas 6 seconds, or as forming a protective layer thickness on the upper layer of the electron supply layer made of n-type GaN of 5 nm.
なお、ここでは、n型半導体層135に含まれるn型不純物をSiとして説明しているが、その他のn型不純物としては、Ge、S、Se、Sn及びTeなどを用いることができる。 Here, although the n-type impurity contained in n-type semiconductor layer 135 is described as Si, Other n-type impurities, may be used Ge, S, Se, and Sn, and Te.

〈発光層133の形成〉 <Formation of light emitting layer 133>
次に、n型半導体層135の上層に、InGaNで構成される井戸層及びn型AlGaNで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層133を形成する。 Next, the upper layer of the n-type semiconductor layer 135, forming a light-emitting layer 133 having a multiple quantum well structure barrier layer composed of well layers and n-type AlGaN composed of InGaN are periodically repeated.
具体的には、まずMOCVD装置の炉内圧力を100kPa、炉内温度を830℃とする。 Specifically, first, the furnace pressure in the MOCVD apparatus 100 kPa, and the furnace temperature 830 ° C.. そして、処理炉内にキャリアガスとして流量が15slmの窒素ガス及び流量が1slmの水素ガスを流しながら、原料ガスとして、流量が10μmol/minのTMG、流量が12μmol/minのトリメチルインジウム(TMI)及び流量が300000μmol/minのアンモニアを処理炉内に48秒間供給するステップを行う。 Then, while the flow rate as a carrier gas into the processing furnace flushed with nitrogen gas and the flow rate is 1slm hydrogen gas 15 slm, as a source gas flow rate is 10 .mu.mol / min TMG, flow rate 12 [mu] mol / min trimethylindium (TMI) and flow performs the step of providing 48 seconds ammonia treatment furnace of 300000μmol / min. その後、流量が10μmol/minのTMG、流量が1.6μmol/minのTMA、0.002μmol/minのテトラエチルシラン及び流量が300000μmol/minのアンモニアを処理炉内に120秒間供給するステップを行う。 Then, TMG flow rate is 10 .mu.mol / min, the flow rate of 1.6μmol / min TMA, for 120 seconds supplying step 0.002μmol / min tetraethyl silane and flow rate 300000μmol / min ammonia treatment furnace of performing. 以下、これらの2つのステップを繰り返すことにより、厚みが2nmのInGaNよりなる井戸層及び厚みが7nmのn型AlGaNよりなる障壁層による15周期の多重量子井戸構造を有する発光層133が、n型半導体層135の表面に形成される。 Hereinafter, by repeating these two steps, the light emitting layer 133 having a thickness having a multiple quantum well structure 15 cycle by barrier layers well layer and the thickness made of InGaN is formed of n-type AlGaN of 7nm of 2nm is, n-type It is formed on the surface of the semiconductor layer 135.

〈p型半導体層131の形成〉 <Formation of p-type semiconductor layer 131>
次に、発光層133の上層に、Al Ga 1−m N(0≦m<1)で構成されるp型半導体層131を形成する。 Next, the upper layer of the light-emitting layer 133, to form an Al m Ga 1-m N ( 0 ≦ m <1) p -type semiconductor layer 131 comprised of.
具体的には、MOCVD装置の炉内圧力を100kPaに維持し、処理炉内にキャリアガスとして流量が15slmの窒素ガス及び流量が25slmの水素ガスを流しながら、炉内温度を1025℃に昇温する。 Specifically, heating the furnace pressure in the MOCVD apparatus was maintained at 100 kPa, while the nitrogen gas and the flow rate of the flow rate of the carrier gas into the processing furnace 15slm is flowing hydrogen gas 25 slm, the furnace temperature to 1025 ° C. to. その後、原料ガスとして、流量が35μmol/minのTMG、流量が20μmol/minのTMA、流量が250000μmol/minのアンモニア及びp型不純物をドープするための流量が0.1μmol/minのビスシクロペンタジエニルマグネシウム(Cp Mg)を処理炉内に60秒間供給する。 Then, as the raw material gas, the flow rate of 35 [mu] mol / min TMG flow rate of 20 [mu] mol / min TMA flow rate for the flow rate to dope the ammonia and the p-type impurity of 250000μmol / min of 0.1 [mu] mol / min bis cyclopentadienyl 60 seconds supplied into the processing furnace magnesium enyl (Cp 2 Mg). これにより、発光層133の表面に、厚みが20nmのAl 0.3 Ga 0.7 Nの組成を有する正孔供給層を形成する。 Thus, the surface of the light-emitting layer 133, to form a hole supply layer thickness having the composition of 20nm of Al 0.3 Ga 0.7 N. その後、TMAの流量を4μmol/minに変更して原料ガスを360秒間供給することにより、厚みが120nmのAl 0.13 Ga 0.87 Nの組成を有する正孔供給層を形成する。 Then, by supplying the raw material gas 360 seconds by changing the flow rate of TMA to 4μmol / min, to form a hole supply layer thickness having the composition of 120nm of Al 0.13 Ga 0.87 N. これらの正孔供給層によりp型半導体層131が形成される。 p-type semiconductor layer 131 is formed by these holes supply layer.

更にその後、TMAの供給を停止すると共に、Cp Mgの流量を0.2μmol/minに変更して原料ガスを20秒間供給することにより、厚みが5nmのp型GaNよりなるコンタクト層を形成する。 Thereafter, to stop the supply of TMA, by which to change the flow rate of Cp 2 Mg to 0.2 .mu.mol / min supplying a source gas for 20 seconds to form a contact layer having a thickness of p-type GaN of 5nm .
なお、ここでは、p型半導体層131に含まれるp型不純物をMgとして説明しているが、その他のp型不純物としては、Be、Zn、及びCなどを用いることができる。 Here, although the p-type impurity contained in the p-type semiconductor layer 131 is described as Mg, as the other p-type impurities, may be used Be, Zn, and C and the like.
このようにしてサファイア基板161上に、アンドープ層136、n型半導体層135、発光層133及びp型半導体層131からなるエピ層140が形成される。 On the sapphire substrate 161 in this manner, an undoped layer 136, n-type semiconductor layer 135, light emitting layer 133 and the epi layer 140 made of p-type semiconductor layer 131 is formed.

(ステップS2) (Step S2)
次に、ステップS1で得られたウェハに対して活性化処理を行う。 Then, an activation process on the wafer obtained in step S1. より具体的には、RTA(Rapid Thermal Anneal:急速加熱)装置を用いて、窒素雰囲気下中650℃で15分間の活性化処理を行う。 More specifically, RTA: using (Rapid Thermal Anneal rapid heating) device, the activation treatment for 15 minutes at 650 ° C. in a nitrogen atmosphere.
(ステップS3) (Step S3)
次に、図19に示すように、p型半導体層131の上層の所定箇所に絶縁層121を形成する。 Next, as shown in FIG. 19, an insulating layer 121 on the upper layer of the predetermined portion of the p-type semiconductor layer 131. より具体的には、後の工程で電極142を形成する領域の下方に位置する箇所に絶縁層121を形成するのが好ましい。 More specifically, after the in point located below the region for forming the electrode 142 at step preferably formed an insulating layer 121. 絶縁層121としては、例えばSiO を膜厚200nm程度成膜する。 As the insulating layer 121, for example, a SiO 2 to a thickness of 200nm approximately deposition. なお成膜する材料は絶縁性材料であればよく、例えばSiN、Al でも良い。 Incidentally material deposited may be any insulating material may for example SiN, even Al 2 O 3.

(ステップS4) (Step S4)
図20に示すように、p型半導体層131及び絶縁層121の上面を覆うように、導電層120を形成する。 As shown in FIG. 20, so as to cover the upper surface of the p-type semiconductor layer 131 and the insulating layer 121, a conductive layer 120. ここでは、反射電極119、保護層117、及びハンダ層115を含む多層構造の導電層120を形成する。 Here, a conductive layer 120 having a multi-layered structure including a reflective electrode 119, the protective layer 117 and the solder layer 115,.
導電層120のより具体的な形成方法は例えば以下の通りである。 More specific forming method of the conductive layer 120 are as follows, for example. まず、スパッタ装置にてp型半導体層131及び絶縁層121の上面を覆うように、膜厚0.7nmのNi及び膜厚120nmのAgを全面に成膜して、反射電極119を形成する。 First, so as to cover the upper surface of the p-type semiconductor layer 131 and the insulating layer 121 by a sputtering apparatus, an Ag Ni and thickness 120nm of thickness 0.7nm was deposited on the entire surface to form a reflective electrode 119. 次に、RTA装置を用いてドライエアー雰囲気中で400℃、2分間のコンタクトアニールを行う。 Next, a contact annealing 400 ° C., 2 minutes in dry air atmosphere using an RTA apparatus.

次に、電子線蒸着装置(EB装置)にて反射電極119の上面(Ag表面)に、膜厚100nmのTiと膜厚200nmのPtを3周期成膜することで、保護層117を形成する。 Next, the upper surface of the reflective electrode 119 by an electron beam vapor deposition apparatus (EB apparatus) (Ag surface), by three cycles deposited Pt Ti and thickness 200nm of thickness 100 nm, to form a protective layer 117 . 更にその後、保護層117の上面(Pt表面)に、膜厚10nmのTiを蒸着させた後、Au80%Sn20%で構成されるAu−Snハンダを膜厚3μm蒸着させることで、ハンダ層115を形成する。 Thereafter, the upper surface of the protective layer 117 (Pt surface), after depositing a Ti film thickness 10 nm, by which the thickness 3μm deposited Au-Sn solder composed of Au80% Sn20%, the solder layer 115 Form.
なお、このハンダ層115の形成ステップにおいて、サファイア基板161とは別に準備された支持基板111の上面にもハンダ層113を形成するものとして構わない(図21参照)。 Incidentally, in this formation step of the solder layer 115, but may as forming a solder layer 113 on the upper surface of the support substrate 111 which has been prepared separately from the sapphire substrate 161 (see FIG. 21). このハンダ層113は、ハンダ層115と同一の材料で構成されるものとしてよく、次のステップにおいてハンダ層113と接合されることで、サファイア基板161と支持基板111が貼り合わせられる。 The solder layer 113 may as being made of the same material as the solder layer 115, that is joined to the solder layer 113 in a next step, sapphire substrate 161 and the supporting substrate 111 are bonded. なお、この支持基板111としては、構造の項で前述したように、例えばCuWが用いられる。 As the supporting substrate 111, as described above in the section of the structure, for example, CuW is used.

(ステップS5) (Step S5)
次に、図22に示すように、サファイア基板161と支持基板111とを貼り合わせる。 Next, as shown in FIG. 22, bonding the sapphire substrate 161 and the supporting substrate 111. より具体的には、280℃の温度、0.2MPaの圧力下で、ハンダ層115と支持基板111の上層に形成されたハンダ層113とを貼り合せる。 More specifically, a temperature of 280 ° C., under a pressure of 0.2 MPa, bonding the solder layer 113 formed on the upper layer of the solder layer 115 and the supporting substrate 111.
(ステップS6) (Step S6)
次に、図23に示すように、サファイア基板161を剥離する。 Next, as shown in FIG. 23, separating the sapphire substrate 161. より具体的には、サファイア基板161を上に、支持基板111を下に向けた状態で、サファイア基板161側から図中矢印で示すようにKrFエキシマレーザを照射して、サファイア基板161とエピ層140の界面を分解させることでサファイア基板161の剥離を行う。 More specifically, on the sapphire substrate 161, in a state where the supporting substrate 111 facing downward, by irradiating KrF excimer laser as shown in the figure from the sapphire substrate 161 side arrows, the sapphire substrate 161 and the epitaxial layer performing separation of the sapphire substrate 161 by decomposing the 140 interface. サファイア161はレーザが通過する一方、その下層のGaN(アンドープ層136)はレーザを吸収するため、この界面が高温化してGaNが分解される。 While sapphire 161 which laser passes, the underlying GaN (undoped layer 136) is to absorb the laser, GaN is decomposed the interface is heated to a high temperature. これによってサファイア基板161が剥離される。 This sapphire substrate 161 is peeled off.
その後、ウェハ上に残存しているGaN(アンドープ層136)を、塩酸などを用いたウェットエッチング、ICP装置を用いたドライエッチングによって除去し、n型半導体層135を露出させる。 Thereafter, a GaN (undoped layer 136) remaining on the wafer, wet etching using hydrochloric acid, is removed by dry etching using the ICP device, to expose the n-type semiconductor layer 135. なお、本ステップS6においてアンドープ層136が除去されて、p型半導体層131、発光層133、及びn型半導体層135がこの順に積層されてなる半導体層130が残存する。 Incidentally, an undoped layer 136 is removed in this step S6, p-type semiconductor layer 131, light emitting layer 133 and the n-type semiconductor layer 135, the semiconductor layer 130 which are laminated in this order remains.

(ステップS7) (Step S7)
次に、図24に示すように、隣接する素子同士を分離する。 Next, as shown in FIG. 24, for separating adjacent devices from each other. 具体的には、隣接素子との境界領域に対し、ICP装置を用いて絶縁層121の上面が露出するまで半導体層130をエッチング(メサエッチング)する。 Specifically, with respect to the boundary region between the adjacent elements, the semiconductor layer 130 to the upper surface of the insulating layer 121 is exposed using an ICP apparatus for etching (mesa etching). 絶縁層121はエッチングストッパーとしての機能を果たす。 Insulating layer 121 functions as an etching stopper. この工程により、隣接する素子同士が溝を介して分離される。 This step adjacent devices from each other are separated through grooves.
(ステップS8) (Step S8)
次に、図25に示すようにn型半導体層135の表面に凹凸を形成する。 Next, forming irregularities on the surface of the n-type semiconductor layer 135 as shown in FIG. 25. 具体的には、後述する[二光束干渉露光方法を用いた表面加工プロセス]に示す方法に従い、凹凸で構成されるフォトニック構造の形成を行う。 Specifically, according to the method shown in the surface treatment process using two-beam interference exposure method] described later, performs formation of the photonic structure composed of irregularity. このとき、後に電極142を形成する箇所に対しては、凹凸を形成しないものとしても構わない。 In this case, for the portions for forming the electrodes 142 after, it may be as not forming irregularities. これらの箇所に凹凸を形成しないことで、電極を形成する箇所のn型半導体層135の表面が平坦な状態のまま維持される。 By not forming irregularities on these places, the surface of the n-type semiconductor layer 135 of the portion for forming the electrode is maintained in the flat state. 電極形成箇所のn型半導体層135の表面を平坦な状態のまま維持することで、ワイヤボンディングを行う際に電極142とn型半導体層135の界面にボイドが発生するのを防ぐ効果が得られる。 The surface of the n-type semiconductor layer 135 of the electrode forming portions to maintain remain flat state, the effect of preventing the occurrence of voids in the obtained interface between the electrode 142 and the n-type semiconductor layer 135 in performing wire bonding .

(ステップS9) (Step S9)
次に、図26に示すように、n型半導体層135の上面に電極142を形成する。 Next, as shown in FIG. 26, to form the electrode 142 on the upper surface of the n-type semiconductor layer 135. より具体的には、膜厚100nmのCrと膜厚3μmのAuからなる電極を形成後、窒素雰囲気中で250℃1分間のシンタリングを行う。 More specifically, after forming an electrode made of Au and Cr and the film thickness 3μm with a thickness of 100 nm, performing sintering of 250 ° C. 1 minute in a nitrogen atmosphere.
その後の工程としては、露出されている半導体層130の側面及び上面を絶縁層141で覆う。 The subsequent step, covering the side surfaces and upper surface of the semiconductor layer 130 which is exposed by the insulating layer 141. より具体的には、EB装置にてSiO 膜を形成する。 More specifically, a SiO 2 film is formed by EB device. なおSiN膜を形成しても構わない。 Incidentally it is also possible to form the SiN film. そして、各素子同士を例えばレーザダイシング装置によって分離し、支持基板111の裏面を例えばAgペーストにてパッケージと接合し、電極142に対してワイヤボンディングを行う。 Then, separated by the respective devices from each other, for example, a laser dicing apparatus, the back surface joined to the package by, for example, Ag paste of the supporting substrate 111, wire bonding is performed to the electrode 142. 例えば、50gの荷重でΦ100μmのボンディング領域にAuからなるワイヤを連結させることで、ワイヤボンディングを行う。 For example, by connecting a wire made of Au in the bonding region of Φ100μm at a load of 50 g, wire bonding is performed. これにより、図17に示す半導体発光素子100が形成される。 Thus, the semiconductor light emitting device 100 shown in FIG. 17 is formed.

以下、上記のステップS8で実施する[二光束干渉露光方法を用いた表面加工プロセス]について説明する。 The following describes [surface processing process using two-beam interference exposure method] implemented in step S8 described above.
図27は、二光束干渉露光方法を用いた表面加工プロセスを示す図である。 Figure 27 is a diagram showing a surface treatment process using two-beam interference exposure method.
先ず、図27(a)に示すように、表面に発光層を含む半導体層35が設けられた基板30を準備する。 First, as shown in FIG. 27 (a), preparing a substrate 30 on which the semiconductor layer 35 is provided including a light-emitting layer on the surface. 半導体層35の光出射面40は、例えばnAlGaN層である。 Light emitting surface 40 of the semiconductor layer 35 is, for example, nAlGaN layer. これら半導体層35及びnAlGaN層40は、例えばスパッタ成膜法により基板30上に形成されている。 These semiconductor layers 35 and nAlGaN layer 40 is formed, for example, on the substrate 30 by a sputtering method.
そして、第一工程として、図27(b)に示すように、半導体層35の光出射面であるnAlGaN層40の表面に感光性材料層(例えば、フォトレジスト等)50を形成し、第二工程として、上述した二光束干渉露光を複数回行い、フォトレジスト50を露光する。 Then, as a first step, as shown in FIG. 27 (b), a photosensitive material layer on the surface of the nAlGaN layer 40 is a light emitting surface of the semiconductor layer 35 (e.g., photoresist or the like) to form a 50 second as a step, performed several times two-beam interference exposure described above, exposing the photoresist 50.

次に、第三工程として、露光後のフォトレジスト50を現像する。 Next, as a third step, developing the photoresist 50 after exposure. これにより、例えばフォトレジスト50における干渉光の照射エリアが除去され、図27(c)に示す微細パターン51が形成される。 Thus, for example, a photo irradiation area of ​​the interference light in the resist 50 is removed, a fine pattern 51 shown in FIG. 27 (c) is formed. この微細パターン51はドットパターンを有する。 The fine pattern 51 has a dot pattern.
次に、第四工程として、第三工程で得られたフォトレジスト50の微細パターン51に対して熱処理(楕円補正)を施し、微細パターン51を整形する。 Next, as the fourth step, heat treatment (elliptical correction) performed with respect to the fine pattern 51 of the photoresist 50 obtained in the third step, shaping the fine pattern 51. その際、例えばホットプレート等を用いて熱処理を行う。 At that time, a heat treatment is carried out by using, for example, a hot plate or the like. これにより、図27(d)に示す断面半球形状の微細パターン52を得る。 This gives a fine pattern 52 of the cross-section hemispherical shape shown in FIG. 27 (d).

次に、第五工程として、第四工程で得られた微細パターン52をマスクとして用いて、nAlGaN層40をエッチングする。 Next, as a fifth step, by using a fine pattern 52 obtained in the fourth step as a mask, to etch the nAlGaN layer 40. その後、フォトレジスト50の微細パターン52を除去し、図27(e)に示す微細パターン41を得る。 Then, to remove the fine pattern 52 of the photoresist 50, to obtain a fine pattern 41 shown in FIG. 27 (e).
次に、最終工程として、第五工程で得られたnAlGaN層40の微細パターン41に対してスパッタリングを行い、図27(f)に示すモスアイ形状のフォトニック構造42を有する半導体発光素子を得る。 Then, obtained as a final step, carried out sputtering with respect to the fifth fine pattern 41 of nAlGaN layer 40 obtained in the step, the semiconductor light-emitting device having a photonic structure 42 of moth-eye shape shown in FIG. 27 (f).

以上のように、本実施形態では、コヒーレント光源の出力光を2分岐した光を所定の干渉角度で交差させて発生した干渉光を用いてフォトレジストの干渉露光を行う。 As described above, in the present embodiment, the interference exposure of the photoresist using interference light generated by intersecting the light 2 branches the output light of the coherent light source at a predetermined interference angle. このとき、二光束干渉露光を複数回行い、2回目以降の干渉露光で照射する干渉縞の長手方向を、1回目の干渉露光で照射する干渉縞の長手方向と所定の配向角度で交差させるようにする。 At this time, perform multiple two-beam interference exposure, the longitudinal direction of the interference fringes to be irradiated by the interference exposure of the second or subsequent, so as to intersect the longitudinal direction and a predetermined orientation angle of the interference pattern to be irradiated by the first interference exposure to. そして、露光後に現像工程を実施し、微細なレジストパターンを得る。 Then, a development process was performed after the exposure, to obtain a fine resist pattern.
二光束干渉露光は微細フォトマスクを用いずに微細パターン露光が可能であり、ワークに対して接触する要素がない。 Two-beam interference exposure is capable of fine pattern exposure without using a fine photomask, there is no element to contact with the workpiece. すなわち、NIL(ナノインプリントリソグラフィ)のようにワークとマスターモールドとの都度接触が必要な方法と比較して、歩留まりを高くすることができる。 That, NIL compared to how the contact is required every time the workpiece and the master mold as (nanoimprint lithography), it is possible to increase the yield.

また、二光束干渉露光は非常に深い焦点深度で露光可能であるため、ワークの平坦度が不問である。 Further, since the two-beam interference exposure can be exposed at a very deep focal depth, the flatness of the workpiece is unquestioned. 例えば、ナノインプリント法では、仮にワークが反っていると、当該ワークの破損や転写不良が発生するおそれがある。 For example, the nano-imprinting method, if the workpiece is warped, there is a possibility that damage or poor transfer of the workpiece occurs. したがって、二光束干渉露光を採用することで、仮にワークが反っていても精度良く露光することができる。 Therefore, by employing the two-beam interference exposure can be exposed even accurately though if the workpiece is warped.
また、ナノインプリント法では、ワークとマスターモールドとの都度接触によりマスターモールドの劣化が生じるため、マスターモールドの管理が必要となるが、二光束干渉露光では、上記のような管理を必要とすることなく品質安定性を確保することができる。 Further, the nano-imprinting method, the deterioration of the master mold by contact every time the workpiece and the master mold is produced, it is necessary to manage the master mold, in the two-beam interference exposure, without the need for management as mentioned above it is possible to ensure the quality stability. さらに、二光束干渉露光では、ナノインプリント法のように消耗品である高価なマスターモールドを必要としないため、その分のコストを削減することができる。 Furthermore, in the two-beam interference exposure, because it does not require an expensive master mold is a consumable as nanoimprint method, it is possible to reduce the cost of that amount.

さらに、LED(GaNやAlNなどの単結晶)に対して有効な加工方法であり一般に実施されているアルカリエッチングでは、ランダムな形状の凹凸構造しか形成することができないが、二光束干渉露光では、微小な凸部が周期的に配列したモスアイ構造を形成することができる。 Furthermore, in the alkaline etching with respect to LED (single crystal such as GaN and AlN) it is generally carried out is an effective processing method, but can only form uneven structure of random shapes, with two-beam interference exposure, can be of convex portion to form periodically arranged the moth-eye structure. そのため、アルカリエッチングを用いた方法よりもLEDの光取出し効率を向上させることができる。 Therefore, it is possible to improve the LED light extraction efficiency than a method using the alkaline etching.

なお、図27に示す例では、nAlGaN層40の表面に感光性材料層(例えば、フォトレジスト等)50を形成し、この感光性材料層に対して露光及び現像して得た微細なレジストパターンに対して熱処理を行うことで、レジストパターンの整形を行っているが、これに限定されるものではない。 In the example shown in FIG. 27, a photosensitive material layer on the surface of the nAlGaN layer 40 (e.g., photoresist or the like) to form a 50, fine resist pattern obtained by exposure and development with respect to the photosensitive material layer by performing heat treatment on, it is performed the shaping of the resist pattern, but is not limited thereto. 他の例としては、nAlGaN層40上に微細パターン構成層(例えば、ガラス転移点を有する樹脂層等)50を形成し、この表面に、露光及び現像以外の例えばNILや熱エンボス加工法などにより微細パターン51を形成し、該微細パターン51に対して熱処理を行って整形することで得られた微細パターン52をマスクとして用いて、nAlGaN層40をエッチングすることもできる。 As another example, NAlGaN layer 40 fine pattern structure layer on (e.g., a resin layer or the like having a glass transition point) to form a 50, on the surface, such as by exposure and for example NIL and hot embossing method other than the developing forming a fine pattern 51, by using a fine pattern 52 obtained by shaping heat treatment is performed with respect to the fine pattern 51 as a mask, it is also possible to etch the nAlGaN layer 40.
表面構造の違いによる光取り出し効率の違いを比較した結果を表1に示す。 The results of comparison the difference in light extraction efficiency due to a difference in surface structure shown in Table 1.

ここで、光取り出し効率とは、励起発光(発光素子の内部で生じた光)に対する素子外部に取り出せる光の割合をいう。 Here, the light extraction efficiency refers to the percentage of light which can be extracted outside the device with respect to the excitation light emission (light generated inside the light-emitting element). 表1に示すように、フラット形状と比較すると、表面に凹凸構造が形成されている場合(アルカリエッチングによるランダム表面、モスアイ構造)の方が光取り出し効率が向上していることがわかる。 As shown in Table 1, when compared with a flat shape, it can be seen that the (random surface, moth-eye structure by alkali etching) is the light extraction efficiency is more improved when the concave-convex structure is formed on the surface. さらに、ランダム表面とモスアイ構造とを比較すると、モスアイ構造の方が光取り出し効率が高いこともわかる。 Furthermore, when comparing the random surface and moth-eye structure, it can also be seen that high efficiency light extraction towards the moth-eye structure.

また、現像工程を行って得られた微細パターンに対して熱処理を行い、当該微細パターンを整形すれば、レジストパターンの精度をより向上させることができる。 Further, a heat treatment with respect to the fine pattern obtained by performing a development process, when shaping the fine pattern, it is possible to further improve the accuracy of the resist pattern. このとき、熱処理として、ガラス転移温度を上回る温度で加熱する処理を行うことで、異方性を有する微細パターンを、表面張力により等方性を有する微細パターンに自然に整形することができる。 At this time, as the heat treatment, by performing the process of heating at a temperature above the glass transition temperature, a fine pattern having anisotropy, it is possible to shape naturally fine pattern having isotropic by surface tension.
したがって、上記のフォトレジストを用いてエッチング加工を施すことにより、微細な凸部が2次元周期的に配列され、制御されたモスアイ形状を有するフォトニック構造体を得ることができる。 Therefore, by performing etching by using the photoresist, minute projections are two-dimensionally periodically arranged, it is possible to obtain a photonic structure having a controlled moth-eye shape. その結果、光の取り出し効率をより向上させることができる。 As a result, it is possible to improve the light extraction efficiency.

また、本実施形態では、上記の干渉露光工程において、配向角度を調整することで、レジストパターンの配列を変更することができる。 Further, in the present embodiment, in the above-mentioned interference exposure process, by adjusting the orientation angle, you can change the sequence of the resist pattern. さらに、上記の熱処理工程において、加熱条件を調整することで、レジストパターンの形状を変更することができる。 Further, in the heat treatment step, by adjusting the heating condition, it is possible to change the shape of the resist pattern. したがって、任意の配列、任意の面内密度を有するモスアイ構造を作製することができる。 Accordingly, any sequence, the moth-eye structure having any plane density can be manufactured.

(第2の実施形態) (Second Embodiment)
次に、本発明の第2の実施形態について説明する。 Next, a description will be given of a second embodiment of the present invention.
この第2の実施形態は、上述した第1の実施形態において、折り返しミラー7a,7bが固定ミラーであったのに対し、角度可変ミラーとしたものである。 The second embodiment, in the first embodiment described above, while the folding mirror 7a, 7b was fixed mirror is obtained by the variable-angle mirror.
図28は、第2の実施形態の露光装置を示す概略構成図である。 Figure 28 is a schematic block diagram showing an exposure apparatus of the second embodiment.
この露光装置1は、図1の露光装置1において折り返しミラー7a,7bを角度可変ミラー17a,17bとしたことを除いては、図1に示す露光装置1と同様の構成を有する。 The exposure apparatus 1, except that the folding mirror 7a, and 7b angle variable mirror 17a, and 17b in the exposure apparatus 1 of FIG. 1 has a configuration similar to that of the exposure apparatus 1 shown in FIG. したがって、ここでは図1と同一構成を有する部分には同一符号を付し、構成の異なる部分を中心に説明する。 Thus, where the same reference numerals are given to portions having the same configuration as FIG. 1, it will be mainly described different parts of configurations.

角度可変ミラー17a,17bは、光入射面の角度を変更可能に構成されており、当該光入射面の角度を変更することで干渉角度θを所望の角度に変化させる。 Tilting mirrors 17a, 17b is capable of changing the angle of the light incident surface, the interference angle θ is changed to a desired angle by changing the angle of the light incident surface. 干渉角度θを変えることにより、基板に形成されるストライプ状の干渉パターンのピッチを自在に変更することができる。 By changing the interference angle theta, it is possible to change the pitch of the stripe-shaped interference pattern formed on the substrate freely.
図29は、角度可変ミラー17a及び17bの機構を示す図である。 Figure 29 is a diagram showing a mechanism of a variable-angle mirror 17a and 17b. 角度可変ミラー17aと17bとは同一構成を有するため、ここでは角度可変見ミラー17aの機構についてのみ図示している。 Have the same configuration and the variable-angle mirror 17a and 17b, is shown here only mechanism variable angle viewed mirror 17a.

角度可変ミラー17a(以下、単に「ミラー」という)は、干渉角度θを任意の角度に調整するための素子で、ビーム分岐素子6で分岐されたビーム(分岐ビーム)B1がなす直線上を移動し、且つ紙面垂直軸周りに角度を変えることができる。 Angle variable mirror 17a (hereinafter, simply referred to as "mirror") is moved by elements for adjusting the interference angle θ at any angle, beam branched by the branching element 6 beams (branch beam) straight line that B1 forms and, and it is possible to change the angle about the plane vertical axis. 当該ミラー17aで反射されたビーム(ミラー反射ビーム)B5は、ワークW上の所定の位置に向けられ、もう片方のミラーからのミラー反射ビームとワークW上で結合し、干渉縞を形成する。 Beam (mirror reflected beam) B5 reflected in the mirror 17a is directed to a predetermined position on the workpiece W, attached on the mirror the reflected beam and the workpiece W from the other mirror to form an interference pattern. すなわち、ミラー17aの法線は、分岐ビームB1とミラー反射ビームB5とがなす角の二等分線となる。 That is, the normal of the mirror 17a includes a branch beams B1 and mirror reflected beam B5 is bisector of the angle.
ミラー17aの法線を所定の方向に保ったまま干渉角度θを調整する方法として、例えば、図29(a)及び(b)に示すようなT字型のフレームTを持つリンク機構を用いる方法がある。 The normal of the mirror 17a as a method for adjusting the left interference angle θ was maintained in a predetermined direction, for example, a method of using a link mechanism having a frame T of the T-shaped as shown in FIG. 29 (a) and (b) there is. T字フレームTには3つのスライダSが設けられ、そのうちの2つは分岐ビームB1及びミラー反射ビームB5がなす直線上をそれぞれ移動し、残りの1つにはミラー17aが取り付けられ、T字フレームT上を移動する。 The T-shaped frame T is provided with three sliders S, two of which a straight line formed by the branch beams B1 and mirror reflected beam B5 respectively move, remaining One mirror 17a mounted, T- to move on the frame T.

また、ミラー17aの回転軸は分岐ビームB1及びミラー反射ビームB5の交点位置で拘束されている。 Further, the rotation axis of the mirror 17a is restrained by the intersection of the branch beams B1 and mirror reflected beam B5. 干渉角度θを調整する際には、図29(a)から図29(b)のように、ミラー17aの法線方向が、分岐ビームB1とミラー反射ビームB5とがなす角の二等分線を維持したまま、所定の方向へ変化する。 When adjusting the interference angle θ, as shown in FIG. 29 (b) from FIG. 29 (a), the normal direction of the mirror 17a is bisector of branch beams B1 and mirror reflected beam B5 and angle formed while maintaining the changes in a predetermined direction.
この干渉角度θは、駆動部(アクチュエータ)22を用いて調整する。 The interference angle θ is adjusted using a drive unit (actuator) 22. 駆動部22は、ミラー反射ビームB5のなす直線上に配置されたフレームに作用し、干渉角度θを調整する。 Drive unit 22 acts on the arranged frames form a straight line of the mirror reflected beam B5, adjusts the interference angle theta. なお、駆動部22は、T字フレームTに作用して干渉角度θを調整する構成であってもよい。 The drive unit 22 may be configured to adjust the interference angle θ acts on the T-frame T.

このように、本実施形態の露光装置は、ビーム分岐素子6で2以上に分岐した光が所望の角度で交差するように、分岐したそれぞれの光を基板へ向けて偏向する角度可変ミラー17a,17bを備えるので、基板に形成されるストライプ状の干渉パターンのピッチを自在に変更することができる。 Thus, the exposure apparatus of this embodiment, as the light branched by the beam splitter 6 into two or more intersect at a desired angle, the angle variable mirror 17a to deflect toward branched respective light into the substrate, since comprises 17b, it is possible to change the pitch of the stripe-shaped interference pattern formed on the substrate freely. すなわち、複数回露光によって得られるレジストパターンのピッチ(面内密度)を自在に変更することができる。 In other words, it is possible to change the pitch of the resist pattern obtained by multiple exposure of a (plane density) freely.

(変形例) (Modification)
なお、上記実施形態においては、二光束干渉露光について説明したが、ビームを2以上に分岐させ、それらを一度に基板へと照射する、所謂多光束干渉露光を採用してもよい。 In the above embodiment has been described two-beam interference exposure, branches the beam into two or more, they irradiated to the substrate at a time, may be adopted a so-called multiple beam interference exposure. ビームの分岐手段には、例えば、レーザーを複数のビームに分岐させる回折光学素子を用いてもよい。 The branching unit of the beam, for example, may be used a diffractive optical element that splits the laser into a plurality of beams. 多光束干渉露光で、例えば、2つのビームの干渉パターンを90°回転させて重畳させる方法と同様の結果を得るためには、図30に示すように、ビームを4分岐させて、分岐ビームと基板の法線がなす4つの面が90°ずつ配向し、かつ、基板に入射する際に向かい合う2つの分岐ビームがなす角度が所定の干渉角度となるように、光学部品を配置すればよい。 In multiple-beam interference exposure, for example, in order to obtain two beams interference pattern 90 ° and rotated similar to the method for superimposing the results of, as shown in FIG. 30, with 4 branches the beam, branch beam and four surface normal forms of the substrate are oriented by 90 °, and, as the angle formed by the two branches beams facing when it enters the substrate has a predetermined interference angle, it may be arranged optical components.
また、上記実施形態においては、干渉露光工程、現像工程、及びエッチング工程を経て半導体層の光出射面にフォトニック構造を形成する場合について説明したが、例えば高出力パルスレーザーによるレーザーアブレーションを利用し、干渉光のパターンを直接、半導体層の光出射面に加工してもよい。 In the embodiment described above, the interference exposure process, developing process, and has been described the case of forming a photonic structure in the light emitting surface of the semiconductor layer through the etching process, using a laser ablation for example by a high output pulse laser , a pattern of the interference light may be directly processed on the light emitting surface of the semiconductor layer.

(応用例) (Application Example)
上記実施形態においては、二光束干渉露光により得られたレジストパターンを熱処理により整形する場合について説明したが、別の露光方法(例えば、ナノインプリント法やステッパ等)により得られた微細パターンを上述した熱処理により整形することもできる。 In the above embodiment has described the case of shaping by heat treatment of the resist pattern obtained by the two-beam interference exposure, another exposure method (for example, a nanoimprint method, a stepper or the like) and the fine pattern obtained by the above-described heat treatment It can also be shaped by. 例えば、ナノインプリント法により得られた微細パターンに対して上記の熱処理を施すことにより、互いに隣接する微細な凸部の間の隙間を小さくし、解像度を上げることができる。 For example, by performing the heat treatment with respect to the fine pattern obtained by nanoimprinting method, to reduce the gap between the minute projections which are adjacent to each other, it is possible to increase the resolution. すなわち、当該熱処理により微細パターンを整形可能となることで、微細パターンの解像度の限界を超えることができる。 That is, by the possible shaping a fine pattern by the heat treatment, it is possible to exceed the limit of a fine pattern resolution.

従来、レジストパターンの表面に対してプラズマで膜をデポジションし、当該レジストパターンの幅を広げる技術が知られており、当該技術を用いることにより、互いに隣接する微細な凸部の間の隙間を小さくすることも考えられる。 Conventionally, the membrane with the plasma and deposition to the surface of the resist pattern, widen the width of the resist pattern are known techniques, by using the technology, the gap between the minute projections which are adjacent to each other to be smaller also be considered. しかしながら、この場合、プラズマの分布によっては精度良く膜を形成することができない場合がある。 However, in this case, the distribution of the plasma may not be able to accurately formed film. これに対して、本実施形態の熱処理を適用すれば、精度良くレジストパターンを整形することができ、適切に解像度を上げることができる。 In contrast, by applying the heat treatment of the present embodiment, it is possible to shape the accuracy resist pattern, can be increased appropriately resolution.

1…露光装置、2…光源、3…ビームエキスパンダ、4…打ち下ろしミラー、5…シャッター、6…ビーム分岐素子、7a,7b…折り返しミラー、8a,8b…集光レンズ、9a,9b…ピンホール、10a,10b…コリメートレンズ、11…ステージ、12…吸着盤、20…コントローラ、21…ステージ駆動回路、30…基板、40…機能材料層、41…微細パターン、42…モスアイ構造、50…フォトレジスト、51…微細パターン(熱処理前)、52…微細パターン(熱処理後)、100…半導体発光素子、111…支持基板、113、115…ハンダ層、117…保護層、119…反射電極、120…導電層、121…絶縁層、130…半導体層、131…p型半導体層、133…発光層、135…n型半導体層、141… 1 ... exposure apparatus, 2 ... light source, 3 ... beam expander, 4 ... downhill mirror, 5 ... shutter, 6 ... beam splitter, 7a, 7b ... folding mirror, 8a, 8b ... condenser lens, 9a, 9b ... pinholes, 10a, 10b ... collimator lens, 11 ... stage, 12 ... suction cups, 20 ... controller, 21 ... stage driver, 30 ... substrate, 40 ... functional material layer, 41 ... fine pattern, 42 ... moth, 50 ... photoresist 51 ... fine pattern (before heat treatment), 52 ... fine pattern (after heat treatment), 100 ... semiconductor light-emitting element, 111 ... supporting substrate, 113, 115 ... solder layer, 117 ... protective layer, 119 ... reflective electrode, 120 ... conductive layer, 121 ... insulating layer, 130 ... semiconductor layer, 131 ... p-type semiconductor layer, 133 ... light-emitting layer, 135 ... n-type semiconductor layer, 141 ... 縁層、142…電極、W…ワーク(基板) Marginal, 142 ... electrode, W ... workpiece (substrate)

Claims (11)

  1. 基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、 Semiconductor layer including a light emitting layer is provided on the substrate, a manufacturing method of a semiconductor light-emitting device having a photonic structure in the light emitting surface of the semiconductor layer,
    前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、 Forming a photosensitive material layer on the surface of the light emitting surface side of the semiconductor layer,
    コヒーレント光源の出力光を2以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて、前記感光性材料層の干渉露光を行うステップと、 The light branching the output light of the coherent light source into two or more by intersecting at a predetermined interference angle, the longitudinal direction of the interference fringes generated interference light that intersects at a predetermined angle, by using the interference light, the photosensitive and performing interference exposure of the material layer,
    前記干渉露光後の感光性材料層における前記干渉光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、 A step of the removing the irradiated areas or the non-irradiated areas of the interference light in the light-sensitive material layer after interference exposure to form a fine pattern on the photosensitive material layer,
    前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして前記光出射面に前記フォトニック構造を得るステップと、を含むことを特徴とする半導体発光素子の製造方法。 Using said fine pattern of the photosensitive material layer, a method of manufacturing a semiconductor light emitting device characterized by comprising the steps of: obtaining the photonic structure to the light emission surface by etching the semiconductor layer.
  2. 前記干渉露光を行うステップでは、 In the step of performing said interference exposure,
    前記感光性材料層に形成される微細パターンが正方配列となるよう干渉露光を行うことを特徴とする請求項1に記載の半導体発光素子の製造方法。 The method of manufacturing a semiconductor light emitting device according to claim 1, wherein the photosensitive material layer to be formed fine pattern and performing interference exposure so as to be square array.
  3. 前記干渉露光を行うステップでは、 In the step of performing said interference exposure,
    前記感光性材料層に形成される微細パターンが三方配列となるよう干渉露光を行うことを特徴とする請求項1に記載の半導体発光素子の製造方法。 The method of manufacturing a semiconductor light emitting device according to claim 1, wherein the photosensitive material layer in a fine pattern to be formed and performing interference exposure so as to be a three-way arrangement.
  4. 前記干渉露光を行うステップは、前記感光性材料層に対して複数回の干渉露光を行うステップであって、 The step of performing the interference exposure is a step of performing interference exposure a plurality of times with respect to the photosensitive material layer,
    第2回目以降の干渉露光における干渉縞の長手方向を、第1回目の干渉露光における干渉縞の長手方向と所定角度で交差させることを特徴とする請求項1〜3のいずれか1項に記載の半導体発光素子の製造方法。 The longitudinal direction of the interference fringes in the interference exposure of the second and subsequent, according to claim 1, characterized in that to cross the longitudinal direction at a predetermined angle of the interference fringes in the first interference exposure the method of manufacturing the semiconductor light emitting element.
  5. 前記干渉露光を行うステップでは、 In the step of performing said interference exposure,
    前記第1回目の干渉露光を行った後に、前記基板を前記所定角度回転させ、前記第2回目以降の干渉露光を行うことを特徴とする請求項4に記載の半導体発光素子の製造方法。 Wherein after the first round of interference exposure, the substrate is the predetermined angle, a method of manufacturing a semiconductor light emitting device according to claim 4, characterized in that the interference exposure of the second and subsequent times.
  6. 基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、 Semiconductor layer including a light emitting layer is provided on the substrate, a manufacturing method of a semiconductor light-emitting device having a photonic structure in the light emitting surface of the semiconductor layer,
    前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、 Forming a photosensitive material layer on the surface of the light emitting surface side of the semiconductor layer,
    前記感光性材料層を露光するステップと、 A step of exposing the photosensitive material layer,
    前記露光後の感光性材料層における前記露光光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、 A step of the removing the irradiated areas or the non-irradiation area of ​​the exposure light at the photosensitive material layer after exposure to form a fine pattern on the photosensitive material layer,
    前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして、当該半導体層の光出射面側の表面に前記フォトニック構造を得るステップと、を含むことを特徴とする半導体発光素子の製造方法。 Using a fine pattern of the photosensitive material layer, wherein the semiconductor layer is etched, the semiconductor light emitting device characterized by comprising the steps of obtaining the photonic structure on the surface of the light emitting surface side of the semiconductor layer, the the method of production.
  7. 前記エッチングを行う前に、前記感光性材料層に形成された微細パターンに対して熱処理を行い、当該微細パターンを整形するステップをさらに含むことを特徴とする請求項1〜6のいずれか1項に記載の半導体発光素子の製造方法。 Before performing the etching, the heat treatment is performed with respect to the fine pattern formed on the photosensitive material layer, any one of claims 1 to 6, further comprising the step of shaping the fine pattern the method of manufacturing a semiconductor light emitting device according to.
  8. 前記感光性材料層は、ガラス転移点を有する材料から構成されており、 The photosensitive material layer is composed of a material having a glass transition point,
    前記微細パターンを整形するステップでは、前記熱処理として、ガラス転移温度を上回る温度で前記感光性材料層に形成された微細パターンを加熱する処理を行うことを特徴とする請求項7に記載の半導体発光素子の製造方法。 In the step of shaping the fine pattern, as the heat treatment, the semiconductor light emitting according to claim 7, characterized in that performing the process of heating the temperature fine pattern formed on the photosensitive material layer above the glass transition temperature manufacturing method for the device.
  9. 基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、 Semiconductor layer including a light emitting layer is provided on the substrate, a manufacturing method of a semiconductor light-emitting device having a photonic structure in the light emitting surface of the semiconductor layer,
    コヒーレント光源の出力光を2以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて前記半導体層の光出射面を干渉露光し、前記半導体層の光出射面の一部を除去して前記フォトニック構造を得るステップを含むことを特徴とする半導体発光素子の製造方法。 The light branching the output light of the coherent light source into two or more by intersecting at a predetermined interference angle, the interference fringes longitudinal direction is generated an interference light that intersect at a predetermined angle, of the semiconductor layer using the interference light the light emission surface interference exposure method of manufacturing a semiconductor light emitting device characterized by comprising the step of obtaining said photonic structure by removing a portion of the light emitting surface of the semiconductor layer.
  10. 基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、 Semiconductor layer including a light emitting layer is provided on the substrate, a manufacturing method of a semiconductor light-emitting device having a photonic structure in the light emitting surface of the semiconductor layer,
    前記半導体層の表面に微細パターン構成層を形成するステップと、 Forming a fine pattern structure layer on the surface of the semiconductor layer,
    前記微細パターン構成層に微細パターンを形成するステップと、 Forming a fine pattern on the fine pattern structure layer,
    前記微細パターンに対して熱処理を行い、当該微細パターンを整形するステップと、 Performing heat treatment to said fine pattern, a step of shaping the fine pattern,
    前記微細パターンを用いて、前記半導体層をエッチングして前記光出射面に前記フォトニック構造を得るステップと、を含むことを特徴とする半導体発光素子の製造方法。 Using said fine pattern, a method of manufacturing a semiconductor light emitting device characterized by comprising the steps of: obtaining the photonic structure to the light emission surface by etching the semiconductor layer.
  11. 前記請求項1〜10のいずれか1項に記載の製造方法により製造されたことを特徴とする半導体発光素子。 The semiconductor light emitting device characterized by being manufactured by the method according to any one of the claims 1-10.
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