JP2016092771A - A/d converter - Google Patents

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昇吾 彦坂
Shogo Hikosaka
昇吾 彦坂
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株式会社デンソー
Denso Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a cyclic A/D converter capable of improving an S/N ratio.SOLUTION: A residual voltage generating circuit 12 generates a residual voltage obtained by amplifying a difference voltage between a voltage that an input voltage is sample-and-hold processed and a predetermined analog voltage. An input switching circuit 12 inputs any one of an external signal voltage Vin and the voltage Vout outputted from the residual voltage generating circuit 12 into an A/D conversion circuit 2 and the residual voltage generating circuit 12. A control circuit 10 sets an analog voltage in the residual voltage generating circuit 12 to a voltage corresponding to a D/A conversion value of a digital conversion value outputted from the A/D conversion circuit 2, and performs an A/D conversion operation by cycling the external signal voltage Vin through an input switching circuit 13, the A/D conversion circuit 2, and the residual voltage generating circuit 12. At the time of performing, a sample voltage is accumulated by performing a plurality of sample-and-hold processing, and the control circuit allows the residual voltage to be generated by the residual voltage generating circuit 12 based on the voltage as an accumulated result.SELECTED DRAWING: Figure 1

Description

本発明は、巡回型のA/D変換器に関する。   The present invention relates to a cyclic A / D converter.
半導体を用いて構成される圧力センサや加速度センサなどは検出信号のレベルが微小であることから、一般に増幅処理が行われたものがセンサ信号として外部に出力される。また、このようなセンサ信号は、A/D変換した後に例えば直線性を補正するため等の信号処理が行われるため、A/D変換処理についても高いS/N比(Signal to Noise ratio)が要求される。センサ信号をA/D変換するために使用される巡回型のA/D変換器として、例えば分解能を柔軟に設定可能な構成や、信号の様々出力形式に対応可能な構成が特許文献1,2に開示されている。   A pressure sensor, an acceleration sensor, or the like configured using a semiconductor has a very small detection signal level, and therefore, an amplified signal is generally output to the outside as a sensor signal. In addition, since such sensor signals are subjected to signal processing such as correction of linearity after A / D conversion, a high S / N ratio (Signal to Noise ratio) is also obtained for A / D conversion processing. Required. As a cyclic A / D converter used for A / D conversion of a sensor signal, for example, a configuration in which resolution can be set flexibly and a configuration in which various output formats of signals can be supported are disclosed in Patent Documents 1 and 2. Is disclosed.
特開2011−228778号公報JP 2011-228778 A 特開2011−205109号公報JP 2011-205109 A
しかしながら、これらのA/D変換器では、S/N比を向上させることについては特段の対策がなされておらず、基本的には入力信号をサンプルホールドしてA/D変換するだけである。その結果、入力信号は、各スイッチのオン抵抗やアンプが発生する熱雑音等がそのまま重畳された状態となっており、S/N比が良好であるとは言い難い。
本発明は上記事情に鑑みてなされたものであり、その目的は、S/N比を向上させることが可能な巡回型のA/D変換器を提供することにある。
However, in these A / D converters, no special measures are taken to improve the S / N ratio, and basically, the input signal is sampled and held and A / D converted. As a result, the input signal is in a state where the on-resistance of each switch, the thermal noise generated by the amplifier, etc. are superimposed as it is, and it is difficult to say that the S / N ratio is good.
The present invention has been made in view of the above circumstances, and an object thereof is to provide a cyclic A / D converter capable of improving the S / N ratio.
請求項1記載のA/D変換器によれば、残余電圧生成回路は、入力される電圧をサンプルホールド処理した電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する。入力切替回路は、外部信号電圧及び残余電圧生成回路から出力される電圧のうち何れか一方を、A/D変換回路及び残余電圧生成回路に入力する。   According to the A / D converter of the first aspect, the residual voltage generating circuit generates a residual voltage obtained by amplifying a difference voltage between a voltage obtained by sample-holding the input voltage and a predetermined analog voltage. The input switching circuit inputs one of the external signal voltage and the voltage output from the residual voltage generation circuit to the A / D conversion circuit and the residual voltage generation circuit.
制御回路は、残余電圧生成回路におけるアナログ電圧を、A/D変換回路から出力されるデジタル変換値のD/A変換値に対応する電圧とした上で、外部信号電圧を入力切替回路、A/D変換回路及び残余電圧生成回路を通して巡回させることによりA/D変換動作を実行する。但し、その際に、サンプルホールド処理を複数回実行させてサンプル電圧を累積させ、その累積結果である電圧について残余電圧生成回路に残余電圧を生成させて、A/D変換動作を実行する。   The control circuit uses the analog voltage in the residual voltage generation circuit as a voltage corresponding to the D / A conversion value of the digital conversion value output from the A / D conversion circuit, and converts the external signal voltage to the input switching circuit, A / The A / D conversion operation is performed by circulating through the D conversion circuit and the residual voltage generation circuit. However, at that time, the sample hold process is executed a plurality of times to accumulate the sample voltage, the residual voltage is generated by the residual voltage generation circuit for the voltage that is the result of the accumulation, and the A / D conversion operation is executed.
すなわち、サンプルホールド処理を複数回実行してサンプル電圧を累積させると、各回路素子等に起因してサンプル電圧に含まれている雑音(ノイズ)の成分が平均化されて抑圧されるので、S/N比が向上する。したがって、累積させたサンプル電圧をA/D変換することで、得られる変換値の精度を向上させることができる。   That is, when the sample hold process is executed a plurality of times and the sample voltage is accumulated, noise components included in the sample voltage due to each circuit element and the like are averaged and suppressed. / N ratio is improved. Therefore, the accuracy of the conversion value obtained can be improved by A / D converting the accumulated sample voltage.
請求項8記載のA/D変換器によれば、残余電圧生成回路は、A/D変換回路の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する。入力回路は、残余電圧生成回路から出力される電圧をA/D変換回路及び残余電圧生成回路に入力する。入力切替回路は、外部信号電荷を、演算増幅器の入力端子に入力するか否かを切替える。   According to the A / D converter of the eighth aspect, the residual voltage generation circuit generates a residual voltage obtained by amplifying a difference voltage between the input voltage of the A / D conversion circuit and a predetermined analog voltage. The input circuit inputs the voltage output from the residual voltage generation circuit to the A / D conversion circuit and the residual voltage generation circuit. The input switching circuit switches whether or not the external signal charge is input to the input terminal of the operational amplifier.
制御回路は、外部信号電荷を入力切替回路を介して残余電圧生成回路に入力し、その残余電圧生成回路から外部信号電荷に応じた電圧を出力させる電圧変換動作を実行する。その電圧変換動作を複数回繰り返した後に、残余電圧生成回路におけるアナログ電圧をA/D変換回路から出力されるデジタル変換値のD/A変換値とした上で、外部信号電荷の変換電圧を入力回路、A/D変換回路及び残余電圧生成回路通して巡回させることでA/D変換動作を実行する。   The control circuit inputs an external signal charge to the residual voltage generation circuit via the input switching circuit, and executes a voltage conversion operation for outputting a voltage corresponding to the external signal charge from the residual voltage generation circuit. After the voltage conversion operation is repeated a plurality of times, the analog voltage in the residual voltage generation circuit is set to the D / A conversion value of the digital conversion value output from the A / D conversion circuit, and the conversion voltage of the external signal charge is input. The A / D conversion operation is performed by circulating through the circuit, the A / D conversion circuit, and the residual voltage generation circuit.
すなわち、請求項8の構成においても、外部信号電荷の電圧変換動作を複数回繰り返すことで、各回路素子等に起因して外部信号電荷に含まれている雑音の成分が平均化されて抑圧されるので、S/N比が向上する。したがって、累積させたサンプル電圧をA/D変換することで、得られる変換値の精度を向上させることができる。   That is, in the configuration of claim 8 as well, by repeating the voltage conversion operation of the external signal charge a plurality of times, the noise component contained in the external signal charge due to each circuit element or the like is averaged and suppressed. Therefore, the S / N ratio is improved. Therefore, the accuracy of the conversion value obtained can be improved by A / D converting the accumulated sample voltage.
第1実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of the cyclic A / D converter showing the first embodiment サンプルホールド処理及びA/D変換動作を示すタイミングチャートTiming chart showing sample hold processing and A / D conversion operation (a)はサンプルホールド処理の一例、(b)は(a)のサンプルホールド処理に対応するフィルタの周波数特性、(c)は(b)のフィルタによるノイズ成分の低減率を示す図(A) is an example of a sample and hold process, (b) is a frequency characteristic of a filter corresponding to the sample and hold process of (a), and (c) is a diagram showing a noise component reduction rate by the filter of (b). 第2実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of a cyclic A / D converter showing a second embodiment サンプルホールド処理及びA/D変換動作を示すタイミングチャートTiming chart showing sample hold processing and A / D conversion operation 第3実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of a cyclic A / D converter showing a third embodiment サンプルホールド処理及びA/D変換動作を示すタイミングチャートTiming chart showing sample hold processing and A / D conversion operation 第4実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of a cyclic A / D converter showing a fourth embodiment 第5実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of the cyclic A / D converter showing the fifth embodiment 第6実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of a cyclic A / D converter showing a sixth embodiment C/V変換動作及びA/D変換動作を示すタイミングチャートTiming chart showing C / V conversion operation and A / D conversion operation 第7実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of a cyclic A / D converter showing a seventh embodiment 第8実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of a cyclic A / D converter showing an eighth embodiment C/V変換動作及びA/D変換動作を示すタイミングチャートTiming chart showing C / V conversion operation and A / D conversion operation 第9実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration of a cyclic A / D converter showing a ninth embodiment 第10実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration of a cyclic A / D converter showing the tenth embodiment 第11実施形態を示す巡回型A/D変換器の電気的構成図Electrical configuration diagram of a cyclic A / D converter showing an eleventh embodiment
(第1実施形態)
図1に示す第1実施形態の巡回型A/D変換器1は、特許文献1の図1に開示されている構成をベースとしており、各構成要素の符号も上記図1と同じものを使用している。すなわち、A/D変換器1は、A/D変換回路2、オペアンプ4(演算増幅器)、制御回路10、コンデンサアレイ回路11、残余電圧生成回路12及び入力切替回路13等を備えて構成されている。
(First embodiment)
The cyclic A / D converter 1 according to the first embodiment shown in FIG. 1 is based on the configuration disclosed in FIG. 1 of Patent Document 1, and the same reference numerals as those in FIG. doing. That is, the A / D converter 1 includes an A / D conversion circuit 2, an operational amplifier 4 (operational amplifier), a control circuit 10, a capacitor array circuit 11, a residual voltage generation circuit 12, an input switching circuit 13, and the like. Yes.
但し、スイッチS8〜S10については、本実施形態で使用しないため削除されており、コンデンサCF1及びCF2の一端はオペアンプ4の出力端子に直結され、他端はコモンライン14に直結されている。また、スイッチS6,S7が切替え接続されるローレベルの基準電圧線Vrefmは、グランド(GND)とは異なる電位に設定されている。加えて本実施形態では、制御回路10によりADC/DAC機能を切替えて、D/A変換したデジタル値を外部に出力する構成部分は不要である。そして、本実施形態では、制御回路10による制御内容が特許文献1とは異なっている。   However, the switches S8 to S10 are omitted because they are not used in the present embodiment, and one ends of the capacitors CF1 and CF2 are directly connected to the output terminal of the operational amplifier 4 and the other ends are directly connected to the common line 14. In addition, the low-level reference voltage line Vrefm to which the switches S6 and S7 are switched and connected is set to a potential different from the ground (GND). In addition, in the present embodiment, a configuration part that switches the ADC / DAC function by the control circuit 10 and outputs the D / A converted digital value to the outside is unnecessary. In the present embodiment, the content of control by the control circuit 10 is different from that in Patent Document 1.
次に、本実施形態の作用について説明する。特許文献1において、制御回路10は、信号入力端子3に与えられる入力信号電圧Vin(外部信号電圧)について、最初にサンプルホールド処理を行うと共に直ちに初回のA/D変換動作を行っている(図4の第1ステップ参照)。   Next, the operation of this embodiment will be described. In Patent Document 1, the control circuit 10 first performs a sample-hold process on the input signal voltage Vin (external signal voltage) applied to the signal input terminal 3 and immediately performs the first A / D conversion operation (FIG. 1). 4 first step).
これに対して本実施形態では、制御回路10は、図2に示すように、サンプルホールド処理を複数回繰り返し実行することで、コンデンサCS1,CS2(第1,第2のコンデンサ),CF1,CF2(第3のコンデンサ)を充電する電荷によってサンプル電圧を累積させる。そして、その累積させたサンプル電圧について特許文献1と同様にA/D変換を行う。以下、上記の処理手順について詳述する。   On the other hand, in the present embodiment, as shown in FIG. 2, the control circuit 10 repeatedly performs the sample-and-hold process a plurality of times, so that capacitors CS1, CS2 (first and second capacitors), CF1, CF2 The sample voltage is accumulated by the charge for charging the (third capacitor). Then, A / D conversion is performed on the accumulated sample voltage in the same manner as in Patent Document 1. Hereinafter, the above processing procedure will be described in detail.
<リセット及びサンプルフェーズSa1>
このフェーズでは、スイッチS1をオフ、スイッチS2,S3をオン、スイッチS4,S5をオフ、スイッチS6,S7を入力信号電圧Vin側、スイッチS11をオンにする。この時、コンデンサCS1,CS2に充電される電荷QCSは、
QCS=(CS1+CS2)×Vin …(1)
となり、コンデンサCF1,CF2に充電される電荷QCFは、
QCF=(CF1+CF2)×0=0 …(2)
となる。
<Reset and sample phase Sa1>
In this phase, the switch S1 is turned off, the switches S2 and S3 are turned on, the switches S4 and S5 are turned off, the switches S6 and S7 are turned on, and the switch S11 is turned on. At this time, the charge QCS charged in the capacitors CS1 and CS2 is
QCS = (CS1 + CS2) × Vin (1)
The charge QCF charged in the capacitors CF1 and CF2 is
QCF = (CF1 + CF2) × 0 = 0 (2)
It becomes.
<ホールドフェーズH1>
続くホールドフェーズでは、例えばスイッチS6を基準電圧Vrefp(ハイレベル)側、スイッチS7を基準電圧Vrefm(ローレベル)側に切り替えて、スイッチS11をオフにする。この時、コンデンサCS1,CS2に充電される電荷QCSは、
QCS=CS1×Vrefp+CS2×Vrefm …(3)
となり、コンデンサCF1,CF2に充電される電荷QCFは、
QCF=(CF1+CF2)×Vout …(4)
となる。
<Hold phase H1>
In the subsequent hold phase, for example, the switch S6 is switched to the reference voltage Vrefp (high level) side, the switch S7 is switched to the reference voltage Vrefm (low level) side, and the switch S11 is turned off. At this time, the charge QCS charged in the capacitors CS1 and CS2 is
QCS = CS1 × Vrefp + CS2 × Vrefm (3)
The charge QCF charged in the capacitors CF1 and CF2 is
QCF = (CF1 + CF2) × Vout (4)
It becomes.
ここで、電荷保存則より、フェーズSa1の総電荷である(1)式と(2)式の和と、フェーズH1の総電荷である(3)式と(4)式との和が等しいので、
(CS1+CS2)×Vin=CS1×Vrefp+CS2×Vrefm
+(CF1+CF2)×Vout …(5)
となる。(5)式よりオペアンプ4の出力電圧Voutを求めると、
となる。そして、(6)式において、CF1=CF2=CS1=CS2,
Vrefp=Vref/2,Vrefm=−Vref/2に設定すれば、Vout=Vinとなる。尚、例えばVref=5Vであれば、Vrefp=2.5V,Vrefm=−2.5Vになる。
Here, according to the law of conservation of charge, the sum of the expressions (1) and (2) that are the total charges of the phase Sa1 and the sum of the expressions (3) and (4) that are the total charges of the phase H1 are equal. ,
(CS1 + CS2) × Vin = CS1 × Vrefp + CS2 × Vrefm
+ (CF1 + CF2) × Vout (5)
It becomes. When the output voltage Vout of the operational amplifier 4 is obtained from the equation (5),
It becomes. In the equation (6), CF1 = CF2 = CS1 = CS2,
If Vrefp = Vref / 2 and Vrefm = −Vref / 2 are set, Vout = Vin. For example, if Vref = 5V, Vrefp = 2.5V and Vrefm = −2.5V.
<サンプルフェーズSa2>
このフェーズでは、スイッチS2,S3をオフ、スイッチS4,S5をオン、スイッチS6,S7を出力電圧Vout側にする。この時、コンデンサCS1,CS2に充電される電荷QCSは(1)式と同じであり、コンデンサCF1,CF2に充電される電荷QCFは、
QCF=(CF1+CF2)×Vin …(7)
となる。
<Sample phase Sa2>
In this phase, the switches S2 and S3 are turned off, the switches S4 and S5 are turned on, and the switches S6 and S7 are set to the output voltage Vout side. At this time, the charge QCS charged in the capacitors CS1 and CS2 is the same as the equation (1), and the charge QCF charged in the capacitors CF1 and CF2 is
QCF = (CF1 + CF2) × Vin (7)
It becomes.
<ホールドフェーズH2>
続くホールドフェーズH2では、各スイッチをフェーズH1と同様の状態に切り替える。この時、コンデンサCS1,CS2に充電される電荷QCSと、コンデンサCF1,CF2に充電される電荷QCFは、それぞれ(3)式、(4)式と同じである。すると、同じく電荷保存則より、
(CS1+CS2)×Vin+(CF1+CF2)×Vin
=CS1×Vrefp+CS2×Vrefm …(8)
となる。(8)式よりオペアンプ4の出力電圧Voutを求めると、
となるが、各コンデンサの容量及び基準電圧Vrefp,Vrefmについて上述した設定条件より、Vout=2・Vinとなる。
<Hold phase H2>
In the subsequent hold phase H2, each switch is switched to the same state as in the phase H1. At this time, the charge QCS charged in the capacitors CS1 and CS2 and the charge QCF charged in the capacitors CF1 and CF2 are the same as the equations (3) and (4), respectively. Then, from the law of conservation of charge,
(CS1 + CS2) × Vin + (CF1 + CF2) × Vin
= CS1 * Vrefp + CS2 * Vrefm (8)
It becomes. When the output voltage Vout of the operational amplifier 4 is obtained from the equation (8),
However, Vout = 2 · Vin from the setting conditions described above for the capacitance of each capacitor and the reference voltages Vrefp and Vrefm.
以降、サンプルフェーズ及びホールドフェーズを同様に繰り返し実行すると、A回目のサンプルフェーズSaAにおける出力電圧Voutは(A−1)Vinになり、A回目のホールドフェーズHAにおける出力電圧VoutはA・Vinになる。そして、ホールドフェーズHAにおいて一連のサンプルホールド処理を終了すると共に、スイッチS1をオペアンプ4の出力端子側に切替えて、1.5ビットのA/D変換回路2により電圧A・Vinについて初回のA/D変換動作を行う。以降のA/D変換動作については、特許文献1と同様である。   Thereafter, when the sample phase and the hold phase are repeatedly executed in the same manner, the output voltage Vout in the A-th sample phase SaA becomes (A-1) Vin, and the output voltage Vout in the A-th hold phase HA becomes A · Vin. . Then, a series of sample and hold processes are completed in the hold phase HA, and the switch S1 is switched to the output terminal side of the operational amplifier 4, and the first A / D Vin is applied to the voltage A · Vin by the 1.5-bit A / D conversion circuit 2. D conversion operation is performed. The subsequent A / D conversion operation is the same as that of Patent Document 1.
次に、上記の動作に伴うノイズの抑圧作用について説明する。前述のように、A/D変換器1を構成している各スイッチのオン抵抗やオペアンプ4等がノイズ(熱雑音等)を発生させるため、A/D変換動作において扱うアナログ電圧信号には、そのノイズが重畳されている。例えば図3(a)に示すように、サンプルホールド処理を6回繰り返した後、A/D変換動作に移行することを想定する。この時、サンプルホールド処理を6回繰り返す制御を伝達関数H(z)で表すと、
H(z)=(1+z−1+z−2+z−3+z−4+z−5)/6 …(10)
となる。すなわち、上記の伝達関数H(z)は、FIR(Finite Impulse Response)フィルタに対応する。尚、1/6は、ゲインを合せるための係数である。
Next, the noise suppression effect accompanying the above operation will be described. As described above, the on-resistance of each switch constituting the A / D converter 1 and the operational amplifier 4 and the like generate noise (thermal noise, etc.). Therefore, the analog voltage signal handled in the A / D conversion operation includes The noise is superimposed. For example, as shown in FIG. 3A, it is assumed that the sample-and-hold process is repeated six times and then the operation shifts to the A / D conversion operation. At this time, if the control for repeating the sample hold process six times is expressed by a transfer function H (z),
H (z) = (1 + z −1 + z −2 + z −3 + z −4 + z −5 ) / 6 (10)
It becomes. That is, the above transfer function H (z) corresponds to an FIR (Finite Impulse Response) filter. Note that 1/6 is a coefficient for adjusting the gain.
この伝達関数H(z)の周波数特性は、図3(b)に示すようにサンプリング周波数をfsとすると、周波数fs/2と、そこから周波数±fs/5,±2fs/5離れたポイントにノッチが生じる特性となる。また、通過域のゲインは、周波数0及びfsをピークとして、周波数fs/2にかけて次第に減衰している。このフィルタ特性によりノイズ成分が抑圧される。   As shown in FIG. 3B, the frequency characteristic of the transfer function H (z) is as follows. When the sampling frequency is fs, as shown in FIG. 3B, the frequency fs / 2 is separated from the frequency ± fs / 5 and ± 2 fs / 5. It becomes the characteristic which a notch arises. Further, the gain in the pass band gradually attenuates from the frequency 0 and fs to the frequency fs / 2. The noise component is suppressed by this filter characteristic.
図3(c)は、表計算用ソフトウェアであるExcel(登録商標)上で発生させた乱数について、サンプルホールド処理の繰り返し回数(加算回数)を変化させた場合に出力されるノイズの低減率を示している。サンプルホールド処理を6回繰り返した場合の低減率は40%強であり、これは凡そ1/√(6)倍となっている。尚、加算回数をA回とした場合の伝達関数H(z)の一般式は、(11)式で表される。
ここで、以上のようにして最終的に得られるA/D変換値は、電圧A・VinをA/D変換したものである。したがって、外部信号電圧VinのA/D変換値は、得られたデータに1/Aを乗じて求める。
FIG. 3C shows the reduction rate of noise output when the number of repetitions (number of additions) of the sample and hold process is changed for a random number generated on Excel (registered trademark) which is a spreadsheet software. Show. When the sample hold process is repeated 6 times, the reduction rate is a little over 40%, which is about 1 / √ (6) times. Note that the general expression of the transfer function H (z) when the number of additions is A is expressed by Expression (11).
Here, the A / D conversion value finally obtained as described above is an A / D conversion of the voltage A · Vin. Therefore, the A / D conversion value of the external signal voltage Vin is obtained by multiplying the obtained data by 1 / A.
以上のように本実施形態によれば、残余電圧生成回路12は、入力される電圧をサンプルホールド処理した電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する。入力切替回路12は、外部信号電圧Vin及び残余電圧生成回路12から出力される電圧Voutのうち何れか一方を、A/D変換回路2及び残余電圧生成回路12に入力する。制御回路10は、残余電圧生成回路12におけるアナログ電圧を、A/D変換回路2から出力されるデジタル変換値のD/A変換値に対応する電圧とした上で、外部信号電圧Vinを入力切替回路13、A/D変換回路2及び残余電圧生成回路12を通して巡回させることによりA/D変換動作を実行する。   As described above, according to the present embodiment, the residual voltage generation circuit 12 generates a residual voltage obtained by amplifying a difference voltage between a voltage obtained by sample-holding an input voltage and a predetermined analog voltage. The input switching circuit 12 inputs either the external signal voltage Vin or the voltage Vout output from the residual voltage generation circuit 12 to the A / D conversion circuit 2 and the residual voltage generation circuit 12. The control circuit 10 changes the analog voltage in the residual voltage generation circuit 12 to a voltage corresponding to the D / A conversion value of the digital conversion value output from the A / D conversion circuit 2 and switches the input of the external signal voltage Vin. An A / D conversion operation is performed by circulating through the circuit 13, the A / D conversion circuit 2, and the residual voltage generation circuit 12.
そして、本実施形態の制御回路10は、サンプルホールド処理を複数回実行させてサンプル電圧を累積させ、その累積結果である電圧について残余電圧生成回路12に残余電圧を生成させてA/D変換動作を実行する。これにより、各回路素子等に起因してサンプル電圧に含まれている雑音の成分が平均化されて抑圧されるので、S/N比が向上する。したがって、累積させたサンプル電圧をA/D変換することで、得られた変換値の精度を向上させることができる。   Then, the control circuit 10 of the present embodiment causes the sample and hold process to be executed a plurality of times, accumulates the sample voltage, causes the residual voltage generation circuit 12 to generate a residual voltage for the voltage resulting from the accumulation, and performs an A / D conversion operation. Execute. As a result, noise components included in the sample voltage due to each circuit element and the like are averaged and suppressed, so that the S / N ratio is improved. Therefore, the accuracy of the obtained converted value can be improved by A / D converting the accumulated sample voltage.
また、残余電圧生成回路12を、コンデンサCS1,CS2の一端を共通側電極として、スイッチS2,S3を介してコモンライン14に接続されると共にスイッチS4,S5を介してグランドに接続され、他端を非共通側電極として、スイッチS6,S7を介して基準電圧端子5,グランド及び入力切替回路13のうちの何れかに接続されるコンデンサアレイ回路11と、コモンライン14の電圧を入力とし残余電圧Voutを出力するオペアンプ4と、オペアンプ4の入出力端子間に接続されるコンデンサCF1,CF2とを備えて構成する。   Further, the residual voltage generation circuit 12 is connected to the common line 14 via the switches S2 and S3, and connected to the ground via the switches S4 and S5, with one end of the capacitors CS1 and CS2 as a common side electrode, and the other end. Is the non-common side electrode, and the capacitor array circuit 11 connected to any one of the reference voltage terminal 5, the ground and the input switching circuit 13 via the switches S6 and S7, and the voltage of the common line 14 as an input, the residual voltage An operational amplifier 4 that outputs Vout and capacitors CF1 and CF2 connected between input and output terminals of the operational amplifier 4 are provided.
そして、制御回路10は、入力切替回路13を介してコンデンサCS1,CS2に対し外部信号電圧Vinに応じた電荷を設定することで初回のサンプル処理を行い、続いて、コンデンサCS1,CS2の非共通側電極をそれぞれ基準電圧端子5,グランドの何れかに接続し、コンデンサCS1,CS2とコンデンサCF1,CF2との間で電荷再分配を行うことでホールド処理を行う。2回目以降のサンプル処理では、コンデンサCS1,CS2の他端をオペアンプ4の出力端子に接続する。したがって、制御回路10がスイッチS1〜S7及びS11を切替え制御するだけで、サンプルホールド処理を繰り返し実行することができる。   Then, the control circuit 10 performs the initial sample processing by setting the electric charge according to the external signal voltage Vin to the capacitors CS1 and CS2 via the input switching circuit 13, and subsequently the non-common of the capacitors CS1 and CS2 The side electrodes are connected to either the reference voltage terminal 5 or the ground, respectively, and hold processing is performed by performing charge redistribution between the capacitors CS1 and CS2 and the capacitors CF1 and CF2. In the second and subsequent sample processing, the other ends of the capacitors CS1 and CS2 are connected to the output terminal of the operational amplifier 4. Therefore, the sample and hold process can be repeatedly executed only by the control circuit 10 performing switching control of the switches S1 to S7 and S11.
また、制御回路10は、ホールド処理において、コンデンサCS1の非共通側電極をハイレベルの基準電圧端子5(Vrefp)に接続し、コンデンサCS2の非共通側電極を、ローレベルの基準電圧Vrefmに接続するようにした。これにより、サンプル処理とホールド処理の前後で、例えば(3)式で表される電荷QCSにより決まるコモンライン14の電位が、オペアンプ4の基準電圧;グランドに等しくなる。したがって、A/D変換器1の内部が、充電電荷の増大によって飽和状態になることを抑制できる。   In the hold process, the control circuit 10 connects the non-common side electrode of the capacitor CS1 to the high-level reference voltage terminal 5 (Vrefp), and connects the non-common side electrode of the capacitor CS2 to the low-level reference voltage Vrefm. I tried to do it. Thereby, before and after the sample process and the hold process, the potential of the common line 14 determined by, for example, the charge QCS represented by the equation (3) becomes equal to the reference voltage of the operational amplifier 4; Therefore, the inside of the A / D converter 1 can be suppressed from being saturated due to an increase in the charge charge.
(第2実施形態)
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図4に示すように、第2実施形態のA/D変換器21は、外部信号電圧Vinを、入力バッファ(ドライバ)22を介して信号入力端子3に与える構成である。すなわち、サンプルホールド処理を繰り返し実行すると、それに伴いサンプリング周波数が低下することになる。
(Second Embodiment)
Hereinafter, the same parts as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different parts will be described. As shown in FIG. 4, the A / D converter 21 according to the second embodiment has a configuration in which an external signal voltage Vin is supplied to the signal input terminal 3 via an input buffer (driver) 22. That is, when the sample hold process is repeatedly executed, the sampling frequency is lowered accordingly.
そこで、入力バッファ22を介すことで外部信号電圧Vinをより速くセトリングさせて、サンプルフェーズ及びホールドフェーズをより速く実行させる。加えて、例えば図5に示すように、サンプルホールド処理の繰り返し回数を最小の2回に設定することで、サンプリング周波数の低下を抑制する。   Therefore, the external signal voltage Vin is settled faster through the input buffer 22, and the sample phase and hold phase are executed faster. In addition, for example, as shown in FIG. 5, by setting the number of repetitions of the sample hold process to the minimum two times, a decrease in the sampling frequency is suppressed.
(第3実施形態)
図6に示すように、第3実施形態のA/D変換器23は、第2実施形態のA/D変換器21について、コンデンサCF1,CF2に並列に、スイッチS12,コンデンサCF3(第4のコンデンサ)及びスイッチS12の直列回路を接続したものである。また、コンデンサCF3の両端とグランドとの間には、スイッチS12(バー)が接続されている。そして、制御回路24は、スイッチS12及びS12(バー)のオンオフも制御する。尚、2つのスイッチS12は同時にオンオフされ、スイッチS12(バー)のオンオフは、スイッチS12と逆になるように制御される。
(Third embodiment)
As shown in FIG. 6, the A / D converter 23 of the third embodiment is similar to the A / D converter 21 of the second embodiment in that a switch S12, a capacitor CF3 (fourth A series circuit of a capacitor) and a switch S12. A switch S12 (bar) is connected between both ends of the capacitor CF3 and the ground. The control circuit 24 also controls the on / off of the switches S12 and S12 (bar). The two switches S12 are simultaneously turned on and off, and the on / off of the switch S12 (bar) is controlled to be opposite to that of the switch S12.
次に、第3実施形態の作用について説明する。図7に示すように、スイッチS12はサンプルホールド処理を繰り返し実行する期間中にオンされる。すなわち、コンデンサCF3は、コンデンサCF1,CF2に並列接続された状態になる。そして、A回目のホールドフェーズHAが終了した以降のA/D変換動作中は、スイッチS12はオフされて、スイッチS12(バー)がオンされるように制御される。すなわち、コンデンサCF3は、コンデンサCF1,CF2より切り離される。以下、第1実施形態と同様に説明する。   Next, the operation of the third embodiment will be described. As shown in FIG. 7, the switch S12 is turned on during a period in which the sample hold process is repeatedly executed. That is, the capacitor CF3 is connected in parallel to the capacitors CF1 and CF2. Then, during the A / D conversion operation after the A-th hold phase HA ends, the switch S12 is turned off and the switch S12 (bar) is turned on. That is, the capacitor CF3 is disconnected from the capacitors CF1 and CF2. Hereinafter, it demonstrates similarly to 1st Embodiment.
<リセット及びサンプルフェーズSa1>
このフェーズにおいて、コンデンサCS1,CS2に充電される電荷QCSは、
QCS=(CS1+CS2)×Vin …(12)
となり、コンデンサCF1〜CF3に充電される電荷QCFは、
QCF=(CF1+CF2+CF3)×0=0 …(13)
となる。
<Reset and sample phase Sa1>
In this phase, the charge QCS charged in the capacitors CS1 and CS2 is
QCS = (CS1 + CS2) × Vin (12)
The charge QCF charged in the capacitors CF1 to CF3 is
QCF = (CF1 + CF2 + CF3) × 0 = 0 (13)
It becomes.
<ホールドフェーズH1>
このフェーズにおいて、コンデンサCS1,CS2に充電される電荷QCSは、
QCS=CS1×Vrefp+CS2×Vrefm …(14)
となり、コンデンサCF1〜CF3に充電される電荷QCFは、
QCF=(CF1+CF2+CF3)×Vout …(15)
となる。
<Hold phase H1>
In this phase, the charge QCS charged in the capacitors CS1 and CS2 is
QCS = CS1 × Vrefp + CS2 × Vrefm (14)
The charge QCF charged in the capacitors CF1 to CF3 is
QCF = (CF1 + CF2 + CF3) × Vout (15)
It becomes.
電荷保存則より、
(CS1+CS2)×Vin=CS1×Vrefp+CS2×Vrefm
+(CF1+CF2+CF3)×Vout …(16)
となる。(16)式よりオペアンプ4の出力電圧Voutを求めると、
となる。そして、(17)式において、CF1=CF2=CF3=CS1=CS2,
Vrefp=Vref/2,Vrefm=−Vref/2に設定すれば、Vout=2・Vin/3となる。
From the law of conservation of charge,
(CS1 + CS2) × Vin = CS1 × Vrefp + CS2 × Vrefm
+ (CF1 + CF2 + CF3) × Vout (16)
It becomes. When the output voltage Vout of the operational amplifier 4 is obtained from the equation (16),
It becomes. In the equation (17), CF1 = CF2 = CF3 = CS1 = CS2,
If Vrefp = Vref / 2 and Vrefm = −Vref / 2 are set, Vout = 2 · Vin / 3.
<サンプルフェーズSa2>
このフェーズにおいて、コンデンサCS1,CS2に充電される電荷QCSは(12)式と同じであり、コンデンサCF1〜CF3に充電される電荷QCFは、
QCF=(CF1+CF2+CF3)×2・Vin/3 …(18)
となる。
<Sample phase Sa2>
In this phase, the charges QCS charged in the capacitors CS1 and CS2 are the same as in the equation (12), and the charges QCF charged in the capacitors CF1 to CF3 are
QCF = (CF1 + CF2 + CF3) × 2 · Vin / 3 (18)
It becomes.
<ホールドフェーズH2>
続くホールドフェーズH2では、各スイッチをフェーズH1と同様の状態に切り替える。この時、コンデンサCS1,CS2に充電される電荷QCSと、コンデンサCF1,CF2に充電される電荷QCFは、それぞれ(14)式、(15)式と同じである。すると、同じく電荷保存則より、
(CS1+CS2)×Vin+(CF1+CF2+CF3)×2・Vin/3
=CS1×Vrefp+CS2×Vrefm+(CF1+CF2+CF3)×Vout
…(19)
となる。(19)式よりオペアンプ4の出力電圧Voutを求めると、
となるが、各コンデンサの容量及び基準電圧Vrefp,Vrefmについて上述した設定条件より、Vout=2・(2・Vin/3)となる。
<Hold phase H2>
In the subsequent hold phase H2, each switch is switched to the same state as in the phase H1. At this time, the charge QCS charged in the capacitors CS1 and CS2 and the charge QCF charged in the capacitors CF1 and CF2 are the same as the equations (14) and (15), respectively. Then, from the law of conservation of charge,
(CS1 + CS2) × Vin + (CF1 + CF2 + CF3) × 2 · Vin / 3
= CS1 × Vrefp + CS2 × Vrefm + (CF1 + CF2 + CF3) × Vout
... (19)
It becomes. When the output voltage Vout of the operational amplifier 4 is obtained from the equation (19),
However, Vout = 2 · (2 · Vin / 3) from the setting conditions described above for the capacitance of each capacitor and the reference voltages Vrefp and Vrefm.
以降、サンプルフェーズ及びホールドフェーズを同様に繰り返し実行すると、A回目のサンプルフェーズSaAにおける出力電圧Voutは(A−1)・(2・Vin/3)になり、A回目のホールドフェーズHAにおける出力電圧VoutはA・(2・Vin/3)になる。すなわち、第1実施形態に比較して出力電圧Voutが2/3になる。   Thereafter, when the sample phase and the hold phase are repeatedly executed in the same manner, the output voltage Vout in the Ath sample phase SaA becomes (A-1) · (2 · Vin / 3), and the output voltage in the Ath hold phase HA. Vout becomes A · (2 · Vin / 3). That is, the output voltage Vout is 2/3 as compared with the first embodiment.
以上のように第3実施形態によれば、コンデンサCF1,CF2に対し、スイッチS12を介して並列に接続可能なコンデンサCF3を備え、制御回路24は、サンプルホールド処理を実行する際に、コンデンサCF3をコンデンサCF1,CF2に並列に接続するようにした。したがって、A/D変換器23の内部で電圧が飽和することを抑制できる。   As described above, according to the third embodiment, the capacitor CF3 that can be connected in parallel to the capacitors CF1 and CF2 via the switch S12 is provided, and the control circuit 24 performs the capacitor CF3 when executing the sample hold processing. Are connected in parallel to the capacitors CF1 and CF2. Therefore, it is possible to suppress voltage saturation within the A / D converter 23.
(第4実施形態)
図8に示すように、第4実施形態のA/D変換器25は、加算器8の出力側にデジタル処理部26(データ処理部)を配置したものである。第1実施形態で述べたように、A/D変換器1において最終的に得られたA/D変換値は、電圧A・VinをA/D変換したものであるから、デジタル処理部26により1/Aを乗じることで電圧Vinに応じたA/D変換値を外部に出力する。例えば、メモリ27にサンプルホールド処理の繰り返し回数(電圧Vinの加算回数)Aを書き込み設定することで、制御回路10Aがその回数Aに応じてサンプルホールド処理を実行する。そして、デジタル処理部26も、メモリ27に設定された回数Aに基づいてA/D変換値に係数1/Aを乗じる。
(Fourth embodiment)
As shown in FIG. 8, the A / D converter 25 of the fourth embodiment has a digital processing unit 26 (data processing unit) arranged on the output side of the adder 8. As described in the first embodiment, the A / D conversion value finally obtained in the A / D converter 1 is obtained by A / D converting the voltage A · Vin. By multiplying 1 / A, an A / D conversion value corresponding to the voltage Vin is output to the outside. For example, by writing and setting the number of repetitions of the sample and hold process (the number of additions of the voltage Vin) A in the memory 27, the control circuit 10A executes the sample and hold process according to the number of times A. The digital processing unit 26 also multiplies the A / D conversion value by the coefficient 1 / A based on the number of times A set in the memory 27.
尚、電圧Vinのサンプルホールド処理をA回繰り返した後、MビットでA/D変換し、1/Aを乗じた場合のA/D変換値とノイズレベルは、以下で表される。
A/D変換値:Vout[LSB@Mbit]
ノイズレベル:Vn/√(A)×[LSB@Mbit]
サンプルホールド処理を1回しか行わなければ、ノイズレベルはVn[LSB@Mbit]になる。
以上のように第4実施形態によれば、A/D変換器25に、A/D変換値をサンプルホールド処理の実行回数で除算して出力するデジタル処理部26を備えたので、別途A/D変換器24の外部においてA/D変換値の除算処理を行う必要がなくなる。
Note that the A / D conversion value and the noise level when the sample-and-hold processing of the voltage Vin is repeated A times, A / D conversion is performed with M bits, and 1 / A is multiplied are expressed as follows.
A / D conversion value: Vout [LSB @ Mbit]
Noise level: Vn / √ (A) × [LSB @ Mbit]
If the sample and hold process is performed only once, the noise level is Vn [LSB @ Mbit].
As described above, according to the fourth embodiment, the A / D converter 25 includes the digital processing unit 26 that divides the A / D conversion value by the number of executions of the sample hold process and outputs the result. There is no need to perform A / D conversion value division processing outside the D converter 24.
(第5実施形態)
図9に示すように、第5実施形態のA/D変換器31は、外部信号電圧Vinが差動信号Vinp,Vinmとして入力される場合に対応した構成であり、特許文献1の図16に相当している。A/D変換回路32は正側,負側入力端子を備えており、正側入力端子にはスイッチS1pが、負側入力端子にはスイッチS1mがそれぞれ接続されている。残余電圧生成回路33を構成するオペアンプ34(演算増幅器)も、差動入出力に対応した構成であり、反転入力端子と正側出力端子との間にはスイッチS11pが接続され、非反転入力端子と負側出力端子との間にはスイッチS11mが接続されている。
(Fifth embodiment)
As shown in FIG. 9, the A / D converter 31 of the fifth embodiment has a configuration corresponding to the case where the external signal voltage Vin is input as the differential signals Vinp and Vinm. It corresponds. The A / D conversion circuit 32 includes positive and negative input terminals, and a switch S1p is connected to the positive input terminal, and a switch S1m is connected to the negative input terminal. The operational amplifier 34 (operational amplifier) that constitutes the residual voltage generation circuit 33 is also configured to support differential input / output, and a switch S11p is connected between the inverting input terminal and the positive output terminal, and the non-inverting input terminal. And a negative output terminal are connected to a switch S11m.
そして、A/D変換回路32の正側入力端子には、スイッチS1pを介して正側外部信号電圧Vinpと、オペアンプ34の正側出力電圧Voutpとが切替えて入力される。また、負側入力端子には、スイッチS1mを介して負側外部信号電圧Vinmと、オペアンプ34の負側出力電圧Voutmとが切替えて入力される。   Then, the positive external signal voltage Vinp and the positive output voltage Voutp of the operational amplifier 34 are switched and input to the positive input terminal of the A / D conversion circuit 32 via the switch S1p. Further, the negative side input signal is switched to the negative side external signal voltage Vinm and the negative side output voltage Voutm of the operational amplifier 34 via the switch S1m.
コンデンサCF1p,CF2pの一端はオペアンプ34の正側出力端子に接続され、他端はオペアンプ34の反転入力端子に接続されている。コンデンサCS1p,CS2pの一端は、それぞれスイッチS6p,S7pに接続されており、他端はそれぞれスイッチS2p,S3pを介してオペアンプ34の反転入力端子に接続されている。また、コンデンサCS1p,CS2pの他端は、それぞれスイッチS4p,S5pを介してグランドに接続されている。   One end of the capacitors CF1p and CF2p is connected to the positive output terminal of the operational amplifier 34, and the other end is connected to the inverting input terminal of the operational amplifier 34. One ends of the capacitors CS1p and CS2p are connected to the switches S6p and S7p, respectively, and the other ends are connected to the inverting input terminal of the operational amplifier 34 via the switches S2p and S3p, respectively. The other ends of the capacitors CS1p and CS2p are connected to the ground via switches S4p and S5p, respectively.
オペアンプ34の非反転入力端子側については、コンデンサCF1m,CF2m,CS1m,CS2m及びスイッチS2m〜S7mによって、反転入力端子側と対称に構成されている。そして、コンデンサアレイ回路35は、コンデンサCS1p,CS2p,CS1m,CS2mにより構成されている。また、入力切替回路36は、スイッチS1p〜S7p,S1m〜S7mによって構成されている。制御回路37は、スイッチS1p〜S7p,S1m〜S7m,スイッチS11p,S11mのオンオフを制御する。   The non-inverting input terminal side of the operational amplifier 34 is configured symmetrically with the inverting input terminal side by capacitors CF1m, CF2m, CS1m, CS2m and switches S2m to S7m. The capacitor array circuit 35 includes capacitors CS1p, CS2p, CS1m, and CS2m. The input switching circuit 36 includes switches S1p to S7p and S1m to S7m. The control circuit 37 controls on / off of the switches S1p to S7p, S1m to S7m, and the switches S11p and S11m.
尚、第2実施形態のように、サンプルホールド処理をより速く実行する必要がある場合には、正側(Vsp),負側(Vsm)の外部信号電圧を差動ドライバ(入力バッファ)38により受けて、正側外部信号電圧Vinp,負側外部信号電圧Vinmを出力すれば良い。そして、A/D変換器31は第1実施形態等と同様に、正側外部信号電圧Vinp,負側外部信号電圧Vinmの差電圧についてサンプルホールド処理を複数回実行した後、A/D変換を行う。   When it is necessary to execute the sample and hold process faster as in the second embodiment, the external signal voltages on the positive side (Vsp) and negative side (Vsm) are supplied by the differential driver (input buffer) 38. In response, the positive external signal voltage Vinp and the negative external signal voltage Vinm may be output. As in the first embodiment, the A / D converter 31 performs sample / hold processing a plurality of times on the difference voltage between the positive external signal voltage Vinp and the negative external signal voltage Vinm, and then performs A / D conversion. Do.
以上のように第5実施形態によれば、A/D変換器31は、入力信号電圧VinpとVinmとの差電圧についてサンプルホールド処理を複数回繰り返してA/D変換するので、第1実施形態と同様にノイズ成分を抑圧できると共に、外部からのコモンモードノイズも有効に除去することができる。したがって、ノイズによる誤変換を一層防止することができる。   As described above, according to the fifth embodiment, the A / D converter 31 performs A / D conversion by repeating the sample and hold process a plurality of times for the difference voltage between the input signal voltages Vinp and Vinm. The noise component can be suppressed similarly to the above, and the common mode noise from the outside can be effectively removed. Therefore, erroneous conversion due to noise can be further prevented.
(第6実施形態)
図10及び図11は第6実施形態であり、本発明を特許文献2の構成に適用した場合を示す。図10に示す巡回型A/D変換器41は、特許文献2の図1に開示されている構成をベースとしており、各構成要素の符号は、上記図1と同じものを100番台で示している。すなわち、A/D変換器41は、切替回路105(入力回路)、マルチプライングD/A変換器(残余電圧生成回路)106、A/D変換回路107、制御回路108、オペアンプ109(演算増幅器)、コンデンサアレイ回路110等からなる特許文献2の構成にスイッチS17(リセットスイッチ回路)を追加したもので、スイッチS17は、信号入力端子103とグランドとの間に接続されている。
(Sixth embodiment)
10 and 11 show a sixth embodiment, and shows a case where the present invention is applied to the configuration of Patent Document 2. FIG. The cyclic A / D converter 41 shown in FIG. 10 is based on the configuration disclosed in FIG. 1 of Patent Document 2, and the same reference numerals as those in FIG. Yes. That is, the A / D converter 41 includes a switching circuit 105 (input circuit), a multiplying D / A converter (residual voltage generation circuit) 106, an A / D conversion circuit 107, a control circuit 108, and an operational amplifier 109 (operational amplifier). ), A switch S17 (reset switch circuit) is added to the configuration of Patent Document 2 including the capacitor array circuit 110 and the like, and the switch S17 is connected between the signal input terminal 103 and the ground.
また、制御回路108については、容量式加速度センサのセンサエレメント101(信号源)に駆動電圧VDD(ハイレベル)、VGND(ローレベル)を印加する駆動回路としての機能も備えていることを明示している。制御回路108の出力端子には、2つのNOTゲート42及び43が直列に接続されており、NOTゲート42の出力端子がセンサエレメント101の端子FE2に接続され、NOTゲート43の出力端子が同端子FE1に接続される。センサエレメント101は、等価回路的に2つのコンデンサCE1及びCE2の直列回路で表され、上記の端子FE1,FE2は直列回路の両端である。   The control circuit 108 also clearly indicates that it also has a function as a drive circuit that applies drive voltages VDD (high level) and VGND (low level) to the sensor element 101 (signal source) of the capacitive acceleration sensor. ing. Two NOT gates 42 and 43 are connected in series to the output terminal of the control circuit 108, the output terminal of the NOT gate 42 is connected to the terminal FE2 of the sensor element 101, and the output terminal of the NOT gate 43 is the same terminal. Connected to FE1. The sensor element 101 is represented by a series circuit of two capacitors CE1 and CE2 in an equivalent circuit, and the terminals FE1 and FE2 are both ends of the series circuit.
A/D変換器41は、信号入力端子103に入力される信号電荷Sin(コンデンサCE1、CE2の静電容量の変化,外部信号電荷に相当)をC/V変換した上で増幅し、その増幅した電圧をA/D変換してNビットのA/D変換コードを出力する。また、A/D変換器41は、信号入力端子104に入力された信号電圧Vinを増幅し、その増幅した電圧をA/D変換してNビットのA/D変換コードを出力することも可能である。   The A / D converter 41 performs C / V conversion on the signal charge Sin (change in capacitance of the capacitors CE1 and CE2, which corresponds to the external signal charge) input to the signal input terminal 103, and amplifies the amplified signal charge. The converted voltage is A / D converted and an N-bit A / D conversion code is output. The A / D converter 41 can also amplify the signal voltage Vin input to the signal input terminal 104, A / D convert the amplified voltage, and output an N-bit A / D conversion code. It is.
次に、第6実施形態の作用について説明する。
(1)C/V変換動作
図11に示すフェーズAにおいて、制御回路108は、増幅動作及びA/D変換動作に先立ってC/V変換動作(電圧変換動作に相当)を実行する。すなわち、センサエレメント101の端子FE1に駆動電圧VDD、端子FE2に駆動電圧VGNDを印加して、切替回路105をマルチプライングD/A変換器106側、スイッチS10、S11を切替回路105側に切り替える。
Next, the operation of the sixth embodiment will be described.
(1) C / V Conversion Operation In phase A shown in FIG. 11, the control circuit 108 executes a C / V conversion operation (corresponding to a voltage conversion operation) prior to the amplification operation and the A / D conversion operation. That is, the driving voltage VDD is applied to the terminal FE1 and the driving voltage VGND is applied to the terminal FE2 of the sensor element 101, and the switching circuit 105 is switched to the multiplying D / A converter 106 side and the switches S10 and S11 are switched to the switching circuit 105 side. .
また、スイッチS1(入力切替回路)、S2、S13、S14、S16をオン、スイッチS3、S12(スイッチ回路)、S15、S17をオフにし、コンデンサCG(第1の積分コンデンサ)、CS10及びCS11(アレイコンデンサ)、CF(第2の積分コンデンサ)の電荷を初期化する(sampling)。この電荷初期化動作は、C/V変換動作の「リセット」に相当する。   Further, the switches S1 (input switching circuit), S2, S13, S14, and S16 are turned on, the switches S3, S12 (switch circuit), S15, and S17 are turned off, and the capacitors CG (first integrating capacitor), CS10, and CS11 ( The charge of the array capacitor) and CF (second integration capacitor) is initialized. This charge initialization operation corresponds to “reset” of the C / V conversion operation.
続くフェーズでは、端子FE1,FE2に印加する駆動電圧のレベルを反転させて、スイッチS14をオフにし、コンデンサCFに信号電荷Sinで電荷設定する(Sampling)。この電荷設定動作は、C/V変換動作の「変換」に相当する。ここで、電荷保存則より、フェーズAにおける総電荷とフェーズBにおける総電荷とが等しいので、
CE1×VDD+CE2×VGND
=CG×Vo1+CE1×VGND+CE1×VDD …(20a)
尚、Vo1はフェーズBにおけるオペアンプ109の出力電圧である。
In the subsequent phase, the level of the drive voltage applied to the terminals FE1 and FE2 is inverted, the switch S14 is turned off, and the capacitor CF is set with the signal charge Sin (Sampling). This charge setting operation corresponds to “conversion” of the C / V conversion operation. Here, from the charge conservation law, the total charge in phase A is equal to the total charge in phase B.
CE1 x VDD + CE2 x VGND
= CG * Vo1 + CE1 * VGND + CE1 * VDD (20a)
Vo1 is the output voltage of the operational amplifier 109 in phase B.
また、この時のセンサエレメント101の容量変化をΔC1とすると、
CE1=CE+ΔC1/2,CE2=CE−ΔC1/2であるから、(20a)式より出力電圧Vo1を求めると、
Vo1=ΔC1/CG(VDD−VGND) …(21)
となる。
Further, when the capacitance change of the sensor element 101 at this time is ΔC1,
Since CE1 = CE + ΔC1 / 2 and CE2 = CE−ΔC1 / 2, the output voltage Vo1 is obtained from the equation (20a).
Vo1 = ΔC1 / CG (VDD−VGND) (21)
It becomes.
次のフェーズC(リセットフェーズ)では、端子FE1、FE2に印加する駆動電圧のレベルを再び反転させて、スイッチS17をオン、スイッチS1をオフにする(リセット)。続くフェーズD(変換フェーズ)では、端子FE1、FE2に印加する駆動電圧のレベルをまた反転させて、スイッチS17をオフ、スイッチS1をオンにする(変換)。以降、フェーズC,Dを同様に繰り返し実行した後、(2)増幅動作及び(3)A/D変換動作を実行する。これらの動作は特許文献2と同様に実行される。   In the next phase C (reset phase), the level of the drive voltage applied to the terminals FE1 and FE2 is inverted again to turn on the switch S17 and turn off the switch S1 (reset). In the subsequent phase D (conversion phase), the level of the drive voltage applied to the terminals FE1 and FE2 is inverted again to turn off the switch S17 and turn on the switch S1 (conversion). Thereafter, after repeatedly executing phases C and D in the same manner, (2) amplification operation and (3) A / D conversion operation are executed. These operations are executed in the same manner as in Patent Document 2.
電荷保存則より、フェーズCにおける総電荷とフェーズDにおける総電荷とが等しいので、
CE1×VDD+CE2×VGND+Vo1
=CG×Vo2+CE1×VGND+CE1×VDD …(22)
尚、Vo2はフェーズDにおけるオペアンプ109の出力電圧である。
From the charge conservation law, the total charge in phase C is equal to the total charge in phase D.
CE1 x VDD + CE2 x VGND + Vo1
= CG * Vo2 + CE1 * VGND + CE1 * VDD (22)
Vo2 is an output voltage of the operational amplifier 109 in the phase D.
また、この時のセンサエレメント101の容量変化をΔC2とすると、
CE1=CE+ΔC2/2,CE1=CE−ΔC2/2であるから、(22)式より出力電圧Vo2を求めると、
Vo2=Vo1+ΔC2/CG(VDD−VGND) …(23)
となる。
In addition, when the capacitance change of the sensor element 101 at this time is ΔC2,
Since CE1 = CE + ΔC2 / 2 and CE1 = CE−ΔC2 / 2, when the output voltage Vo2 is obtained from the equation (22),
Vo2 = Vo1 + ΔC2 / CG (VDD−VGND) (23)
It becomes.
したがって、C/V変換動作をN回繰り返し実行した後のオペアンプ109の出力電圧VoNは、
となる。すなわち、出力電圧VoNは、電位差(VDD−VGND)にゲインΔCx/CGを乗じてN回加算した電圧である。
Therefore, the output voltage VoN of the operational amplifier 109 after performing the C / V conversion operation N times is
It becomes. That is, the output voltage VoN is a voltage obtained by multiplying the potential difference (VDD−VGND) by the gain ΔCx / CG and adding N times.
以上のように第6実施形態によれば、マルチプライングD/A変換器106は、A/D変換回路107の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成し、スイッチS5は、D/A変換器106から出力される電圧VoをA/D変換回路107及びD/A変換器106に入力する。スイッチS1は、信号電荷Sinを、D/A変換器106の入力端子に入力するか否かを切替える。   As described above, according to the sixth embodiment, the multiplying D / A converter 106 generates a residual voltage obtained by amplifying the difference voltage between the input voltage of the A / D conversion circuit 107 and a predetermined analog voltage, The switch S5 inputs the voltage Vo output from the D / A converter 106 to the A / D conversion circuit 107 and the D / A converter 106. The switch S1 switches whether to input the signal charge Sin to the input terminal of the D / A converter 106.
制御回路108は、信号電荷SinをスイッチS1を介してD/A変換器106に入力し、D/A変換器106から信号電荷Sinに応じた電圧を出力させるC/V変換動作を複数回繰り返して実行する。そして、出力電圧Voを、A/D変換回路107から出力されるデジタル変換値のD/A変換値とした上で、信号電荷Sinの変換電圧を切替回路105、A/D変換回路107及びD/A変換器106を通して巡回させてA/D変換動作を実行する。   The control circuit 108 inputs the signal charge Sin to the D / A converter 106 via the switch S1, and repeats the C / V conversion operation for outputting a voltage corresponding to the signal charge Sin from the D / A converter 106 a plurality of times. And execute. The output voltage Vo is set to the D / A conversion value of the digital conversion value output from the A / D conversion circuit 107, and the conversion voltage of the signal charge Sin is changed to the switching circuit 105, the A / D conversion circuit 107, and D. The A / D conversion operation is performed by circulating through the / A converter 106.
具体的には、D/A変換器106を、コンデンサCS10,CS11の一端が共通側電極としてコモンライン111に接続され、他端が非共通側電極として複数の基準電圧線(Vrefp,Vrefm)に接続されるコンデンサアレイ回路110と、コモンライン111の電圧を入力とするオペアンプ109と、コモンライン111からオペアンプ109に至る信号経路に介在するスイッチS12と、オペアンプ109の入出力端子間に接続可能な積分コンデンサCF,CGとを備えて構成した。   Specifically, in the D / A converter 106, one end of the capacitors CS10 and CS11 is connected to the common line 111 as a common side electrode, and the other end is connected to a plurality of reference voltage lines (Vrefp, Vrefm) as non-common side electrodes. The capacitor array circuit 110 to be connected, the operational amplifier 109 that receives the voltage of the common line 111, the switch S12 that is interposed in the signal path from the common line 111 to the operational amplifier 109, and the input / output terminal of the operational amplifier 109 can be connected. An integrating capacitor CF, CG was provided.
そして、信号電荷Sinをグランドに放電してリセットするためのスイッチS17を備え、制御回路108は、スイッチS17をオフにしてコンデンサCF,CGを初期化し、続いてコンデンサCGをオペアンプ109の入出力端子間に接続すると共に、スイッチS17をオフした状態で、スイッチS1を介して信号電荷Sinに応じた電荷をコンデンサCF,CGに設定する。また、オペアンプ109からコンデンサCF,CGの端子電圧に応じた変換電圧Voを出力することで初回のC/V変換動作を実行する。   The control circuit 108 includes a switch S17 for discharging the signal charge Sin to the ground and resetting it. The control circuit 108 turns off the switch S17 to initialize the capacitors CF and CG. Subsequently, the capacitor CG is connected to the input / output terminal of the operational amplifier 109. In addition, while the switch S17 is turned off, charges corresponding to the signal charge Sin are set in the capacitors CF and CG via the switch S1. Further, the first C / V conversion operation is executed by outputting the conversion voltage Vo corresponding to the terminal voltages of the capacitors CF and CG from the operational amplifier 109.
以降のC/V変換動作は、スイッチS1をオフにして信号電荷Sinの入力を行わずにスイッチS17をオンにするフェーズCと、スイッチS17をオフにすると共に、スイッチS1をオンにして信号電荷Sinの入力を行うフェーズDとを繰り返し実行する。これにより、変換電圧Voを累積して第1実施形態と同様にノイズレベルを抑圧できる。したがって、A/D変換値の精度を向上させることができる。   In the subsequent C / V conversion operation, the switch S1 is turned off to turn on the switch S17 without inputting the signal charge Sin, and the switch S17 is turned off and the switch S1 is turned on to turn on the signal charge. Phase D in which Sin is input is repeatedly executed. Thereby, the conversion voltage Vo can be accumulated and the noise level can be suppressed as in the first embodiment. Therefore, the accuracy of the A / D conversion value can be improved.
(第7実施形態)
図12に示す第7実施形態の巡回型A/D変換器51は、第6実施形態の構成を、信号電荷が、差動信号電荷Sinp,Sinmとして入力される場合に対応した構成であり、特許文献2の図8に開示されている構成に相当する。すなわち、A/D変換器51は、スイッチS1p,S1m(入力切替回路)、切替回路105p,105m(入力回路)、A/D変換回路132、マルチプライングD/A変換器(残余電圧生成回路)133、オペアンプ134(演算増幅器)、制御回路135、コンデンサアレイ回路110p,110m等からなる特許文献2の構成にスイッチS17p,S17m(リセットスイッチ回路)を追加したものである。制御回路135は、NOTゲート42及び43を介してセンサエレメント101の端子FE(コンデンサCE1及びCE2の共通接続点)に駆動電圧を出力する。
(Seventh embodiment)
The cyclic A / D converter 51 of the seventh embodiment shown in FIG. 12 has a configuration corresponding to the case where the signal charge is input as the differential signal charges Sinp and Sinm in the configuration of the sixth embodiment. This corresponds to the configuration disclosed in FIG. That is, the A / D converter 51 includes switches S1p and S1m (input switching circuit), switching circuits 105p and 105m (input circuit), an A / D conversion circuit 132, and a multiplying D / A converter (residual voltage generation circuit). ) 133, an operational amplifier 134 (operational amplifier), a control circuit 135, a capacitor array circuit 110p, 110m, and the like. In this configuration, switches S17p, S17m (reset switch circuit) are added. The control circuit 135 outputs a drive voltage to the terminal FE of the sensor element 101 (a common connection point between the capacitors CE1 and CE2) via the NOT gates 42 and 43.
A/D変換器51の動作タイミングチャートは、第6実施形態の図11に示したものと同様であり、正側、負側の対応する各スイッチのオンオフは同じく制御される。電荷保存則より、フェーズAにおける総電荷とフェーズBにおける総電荷とが等しいので、
CE1×VDD=CG×Vop1+CE1×VGND …(25)
CE2×VDD=CG×Vom1+CE2×VGND …(26)
尚、Vop1,Vom1はフェーズBにおけるオペアンプ134の正側、負側出力電圧である。
The operation timing chart of the A / D converter 51 is the same as that shown in FIG. 11 of the sixth embodiment, and ON / OFF of the corresponding switches on the positive side and the negative side is similarly controlled. From the charge conservation law, the total charge in phase A is equal to the total charge in phase B.
CE1 × VDD = CG × Vop1 + CE1 × VGND (25)
CE2 × VDD = CG × Vom1 + CE2 × VGND (26)
Vop1 and Vom1 are the positive and negative output voltages of the operational amplifier 134 in the phase B.
(25)式より(26)式を減算して(Vop1−Vom1)を求めると、
Vop1−Vom1=(CE1−CE2)/CG×(VDD−VGND)…(27)
また、CE1=CE+ΔC1/2,CE2=CE−ΔC1/2であるから、
Vop1−Vom1=ΔC1/CG×(VDD−VGND) …(28)
となる。
When (Vop1−Vom1) is obtained by subtracting equation (26) from equation (25),
Vop1−Vom1 = (CE1−CE2) / CG × (VDD−VGND) (27)
Since CE1 = CE + ΔC1 / 2 and CE2 = CE−ΔC1 / 2,
Vop1−Vom1 = ΔC1 / CG × (VDD−VGND) (28)
It becomes.
また、電荷保存則より、フェーズCにおける総電荷とフェーズDにおける総電荷とが等しいので、
CE1×VDD+CG×Vop1=CG×Vop2+CE1×VGND …(29)
CE2×VDD+CG×Vom1=CG×Vom2+CE2×VGND …(30)
尚、Vop2,Vom2はフェーズBにおけるオペアンプ134の正側、負側出力電圧である。
Also, from the charge conservation law, the total charge in phase C and the total charge in phase D are equal,
CE1 × VDD + CG × Vop1 = CG × Vop2 + CE1 × VGND (29)
CE2 × VDD + CG × Vom1 = CG × Vom2 + CE2 × VGND (30)
Vop2 and Vom2 are the positive and negative output voltages of the operational amplifier 134 in phase B.
(29)式より(30)式を減算して(Vop2−Vom2)を求めると、
Vop2−Vom2=(Vop1−Vom1)
+(CE1−CE2)/CG×(VDD−VGND) …(31)
また、CE1=CE+ΔC2/2,CE1=CE−ΔC2/2であるから、
Vop2−Vom2=(Vop1−Vom1)
+ΔC2/CG×(VDD−VGND) …(32)
となる。
When (Vop2-Vom2) is obtained by subtracting equation (30) from equation (29),
Vop2-Vom2 = (Vop1-Vom1)
+ (CE1-CE2) / CG × (VDD−VGND) (31)
Also, since CE1 = CE + ΔC2 / 2 and CE1 = CE−ΔC2 / 2,
Vop2-Vom2 = (Vop1-Vom1)
+ ΔC2 / CG × (VDD−VGND) (32)
It becomes.
したがって、C/V変換動作をN回繰り返し実行した後の差電圧(VopN−VomN)は、
となる。すなわち、差電圧(VopN−VomN)は、電位差(VDD−VGND)にゲインΔCx/CGを乗じてN回加算した電圧である。
Therefore, the differential voltage (VopN−VomN) after the C / V conversion operation is repeated N times is
It becomes. That is, the difference voltage (VopN−VomN) is a voltage obtained by multiplying the potential difference (VDD−VGND) by N times by multiplying the gain ΔCx / CG.
以上のように第7実施形態によれば、A/D変換器51は、スイッチS1p,S1m、スイッチS17p,S17m、切替回路105p,105m、A/D変換回路132、マルチプライングD/A変換器133を用いて差動動作可能に構成した。これにより、第6実施形態と同様にノイズ成分を抑圧できると共に、外部からのコモンモードノイズも有効に除去できる。したがって、ノイズによる誤変換を一層防止することができる。   As described above, according to the seventh embodiment, the A / D converter 51 includes the switches S1p and S1m, the switches S17p and S17m, the switching circuits 105p and 105m, the A / D conversion circuit 132, and the multiplying D / A conversion. The device 133 is configured to be capable of differential operation. As a result, noise components can be suppressed as in the sixth embodiment, and common mode noise from the outside can also be effectively removed. Therefore, erroneous conversion due to noise can be further prevented.
(第8実施形態)
図13に示すように、第8実施形態のA/D変換器51Aは、第7実施形態のA/D変換器51の接続を若干変更したもので、スイッチS17pの一端は、グランドに替えてオペアンプ134の非反転入力端子(スイッチS1mにおける信号電荷Sinmの出力側端子)に接続されており、スイッチS17mの一端も、グランドに替えてオペアンプ134の反転入力端子(スイッチS1pにおける信号電荷Sinpの出力側端子)に接続されている。
(Eighth embodiment)
As shown in FIG. 13, the A / D converter 51A of the eighth embodiment is obtained by slightly changing the connection of the A / D converter 51 of the seventh embodiment, and one end of the switch S17p is changed to the ground. It is connected to the non-inverting input terminal of the operational amplifier 134 (the output side terminal of the signal charge Sinm in the switch S1m). One end of the switch S17m is also replaced with the ground, and the inverting input terminal of the operational amplifier 134 (the output of the signal charge Sinp in the switch S1p). Side terminal).
次に、第8実施形態の作用について説明する。図14に示すように、フェーズA及び駆動電圧をVGNDに切替えた直後のフェーズB1(第1C/V変換動作)については、第7実施形態と同様である。したがって、電荷保存則に基づきフェーズAとフェーズB1とについて成り立つ式より得られる差電圧(Vop1−Vom1)は、(28)式と同じである。   Next, the operation of the eighth embodiment will be described. As shown in FIG. 14, the phase B1 (first C / V conversion operation) immediately after the phase A and the drive voltage are switched to VGND are the same as in the seventh embodiment. Therefore, the difference voltage (Vop1−Vom1) obtained from the equation that holds for the phase A and the phase B1 based on the law of conservation of charge is the same as the equation (28).
そして、制御回路135Aは、駆動電圧をVDDに切替えるタイミングよりも若干速く、各スイッチをフェーズCの状態に切り替える。この状態を、フェーズB1から切り替わったフェーズB2(第2C/V変換動作)とする。その後、駆動電圧をVDDに切替えた状態を第8実施形態のフェーズCとする。この場合、フェーズB2における総電荷とフェーズCにおける総電荷とについての電荷保存則より、
CE1×VGND+CG×Vop1=CG×Vop2+CE1×VDD …(34)
CE2×VGND+CG×Vom1=CG×Vom2+CE2×VDD …(35)
(34)式より(35)式を減算して(Vop2−Vom2)を求めると(32)式が得られる。したがって、C/V変換動作をN回繰り返し実行した後の差電圧(VopN−VomN)は、(33)式と同じになる。
The control circuit 135A switches each switch to the phase C state slightly faster than the timing for switching the drive voltage to VDD. This state is defined as phase B2 (second C / V conversion operation) switched from phase B1. Thereafter, the state where the drive voltage is switched to VDD is referred to as phase C of the eighth embodiment. In this case, from the charge conservation law for the total charge in phase B2 and the total charge in phase C,
CE1 * VGND + CG * Vop1 = CG * Vop2 + CE1 * VDD (34)
CE2 × VGND + CG × Vom1 = CG × Vom2 + CE2 × VDD (35)
When (Vop2−Vom2) is obtained by subtracting (35) from (34), (32) is obtained. Therefore, the differential voltage (VopN−VomN) after the C / V conversion operation is repeatedly executed N times is the same as the equation (33).
以上のように第8実施形態によれば、センサエレメント101は、コンデンサCE1,CE2の直列回路の共通接続点である端子FEに駆動電圧VDD,VGNDを交互に与えた場合、前記直列回路の両端の端子FE1,FE2に、正側,負側の信号電荷Sinp,Sinmを発生させる。そして、A/D変換器51Aは、スイッチS1p,S1mにおける信号電荷Sinp,Sinmの入力側端子と、オペアンプ134の非反転入力端子、反転入力端子との間をそれぞれ断続するためのスイッチS17p,S17mを備える。   As described above, according to the eighth embodiment, when the sensor elements 101 alternately apply the drive voltages VDD and VGND to the terminal FE that is a common connection point of the series circuit of the capacitors CE1 and CE2, both ends of the series circuit are provided. The positive and negative signal charges Sinp and Sinm are generated at the terminals FE1 and FE2. Then, the A / D converter 51A includes switches S17p and S17m for switching between the input side terminals of the signal charges Sinp and Sinm in the switches S1p and S1m and the non-inverting input terminal and the inverting input terminal of the operational amplifier 134, respectively. Is provided.
制御回路135Aは、センサエレメント101の端子FEに駆動電圧を印加すると共に、スイッチS1p,S1mオフにしてコンデンサCFp,CGp,CFm,CGmを初期化する。続いて、コンデンサCGp,CGmをオペアンプ134の入出力端子間に接続すると共に、スイッチS17p,S17mをオフした状態で、スイッチS1p,S1mを介して信号電荷Sinp,Sinmに応じた電荷をコンデンサCFp〜CGmに設定し、オペアンプ134からコンデンサCFp〜CGmの端子電圧に応じた変換電圧Vop1,Vom1を出力することで初回のC/V変換動作を実行する。   The control circuit 135A applies a drive voltage to the terminal FE of the sensor element 101 and turns off the switches S1p and S1m to initialize the capacitors CFp, CGp, CFm, and CGm. Subsequently, the capacitors CGp and CGm are connected between the input and output terminals of the operational amplifier 134, and with the switches S17p and S17m turned off, the charges corresponding to the signal charges Sinp and Sinm are passed through the switches S1p and S1m. The first C / V conversion operation is executed by setting the CGm and outputting the conversion voltages Vop1 and Vom1 according to the terminal voltages of the capacitors CFp to CGm from the operational amplifier 134.
以降のC/V変換動作は、スイッチS17p,S17mをオンにすると共にスイッチS1p,S1mをオフにして信号電荷Sinpをオペアンプ134の非反転入力端子に入力すると共に信号電荷Sinmをオペアンプ134の反転入力端子に入力し、端子FEに初回のC/V変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第1C/V変換動作と、スイッチS17p,S17mをオフにすると共にスイッチS1p,S1mをオンにして信号電荷Sinpをオペアンプ134の反転入力端子に入力すると共に信号電荷Sinmをオペアンプ134の非反転入力端子に入力した後に、第1C/V変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第2C/V変換動作とを繰り返し実行する。   In the subsequent C / V conversion operation, the switches S17p and S17m are turned on, the switches S1p and S1m are turned off, the signal charge Sinp is input to the non-inverting input terminal of the operational amplifier 134, and the signal charge Sinm is input to the inverting input of the operational amplifier 134. A first C / V conversion operation in which charge is transferred by setting a drive voltage at a level different from that of the first C / V conversion operation to the terminal FE, and switches S17p and S17m are turned off and switches S1p, After S1m is turned on and the signal charge Sinp is input to the inverting input terminal of the operational amplifier 134 and the signal charge Sinm is input to the non-inverting input terminal of the operational amplifier 134, a driving voltage of a level different from the first C / V conversion operation is set. Then, the second C / V conversion operation for performing charge transfer is repeatedly executed.
これにより、センサエレメント101の端子FEに印加する駆動電圧のエッジが変化する毎にC/V変換動作が行われるので、第7実施形態におけるリセットフェーズが不要となる。したがって、同じレベルの変換電圧Voを得るために必要なC/V変換動作の実行時間が第7実施形態の1/2になり、A/D変換結果をより速く得ることが可能になる。   As a result, the C / V conversion operation is performed every time the edge of the drive voltage applied to the terminal FE of the sensor element 101 changes, so that the reset phase in the seventh embodiment becomes unnecessary. Therefore, the execution time of the C / V conversion operation necessary to obtain the conversion voltage Vo at the same level is ½ that of the seventh embodiment, and the A / D conversion result can be obtained more quickly.
(第9実施形態)
図15に示すように、第9実施形態のA/D変換器61は、第1実施形態の構成を用いて、センサエレメント101が発生させる信号電荷SinをC/V変換する。この場合、センサエレメント101を構成するコンデンサCE及びCE2の共通接続点である端子FEを、スイッチS12を介してオペアンプ4の反転入力端子に接続する共に、スイッチS13を介してグランドに接続する。また、制御回路62は、第6実施形態と同様にNOTゲート42及び43を介して、センサエレメント101の両端に駆動電圧を印加する。このように構成すれば、コンデンサCF1,CF2の容量に、センサエレメント101の容量変化ΔCを加算してA/D変換することができる。
(Ninth embodiment)
As shown in FIG. 15, the A / D converter 61 of the ninth embodiment performs C / V conversion on the signal charge Sin generated by the sensor element 101 using the configuration of the first embodiment. In this case, the terminal FE, which is a common connection point of the capacitors CE and CE2 constituting the sensor element 101, is connected to the inverting input terminal of the operational amplifier 4 through the switch S12 and to the ground through the switch S13. Further, the control circuit 62 applies a drive voltage to both ends of the sensor element 101 via NOT gates 42 and 43 as in the sixth embodiment. If comprised in this way, capacitance change (DELTA) C of the sensor element 101 can be added to the capacity | capacitance of capacitor | condenser CF1, CF2, and A / D conversion can be carried out.
(第10実施形態)
図16に示すように、第10実施形態のA/D変換器71は、第5実施形態の構成を用いてセンサエレメント101が発生させる信号電荷SinをC/V変換する。この場合、センサエレメント101の一端FE1を、スイッチS13pを介してオペアンプ34の反転入力端子に接続する共に、スイッチS14pを介してグランドに接続する。また、センサエレメント101の他端FE2を、スイッチS13mを介してオペアンプ34の非反転入力端子に接続する共に、スイッチS14mを介してグランドに接続する。
(10th Embodiment)
As illustrated in FIG. 16, the A / D converter 71 of the tenth embodiment performs C / V conversion on the signal charge Sin generated by the sensor element 101 using the configuration of the fifth embodiment. In this case, one end FE1 of the sensor element 101 is connected to the inverting input terminal of the operational amplifier 34 via the switch S13p and to the ground via the switch S14p. Further, the other end FE2 of the sensor element 101 is connected to the non-inverting input terminal of the operational amplifier 34 via the switch S13m, and is connected to the ground via the switch S14m.
そして、制御回路72は第9実施形態と同様に、NOTゲート42及び43を介して、センサエレメント101の端子FEに駆動電圧を印加する。このように構成すれば、コンデンサCF1p,CF2p,CF1m,CF2mの容量に、センサエレメント101の容量変化ΔCを加算してA/D変換することができる。   Then, the control circuit 72 applies a drive voltage to the terminal FE of the sensor element 101 via the NOT gates 42 and 43 as in the ninth embodiment. With this configuration, the capacitance change ΔC of the sensor element 101 can be added to the capacitance of the capacitors CF1p, CF2p, CF1m, and CF2m to perform A / D conversion.
(第11実施形態)
図17に示すように、第11実施形態のA/D変換器81は、第10実施形態の構成において、第8実施形態と同様にスイッチS14p,S14mの一端を、グランドに替えてそれぞれオペアンプ34の非反転入力端子,反転入力端子に接続した構成である。このように構成すれば、第10実施形態の構成においても、第8実施形態と同様にC/V変換に要する時間を短縮できる。
(Eleventh embodiment)
As shown in FIG. 17, the A / D converter 81 according to the eleventh embodiment is similar to the eighth embodiment except that one end of each of the switches S14p and S14m is replaced with the ground in the configuration of the tenth embodiment. The configuration is connected to the non-inverting input terminal and the inverting input terminal. With this configuration, the time required for C / V conversion can be shortened in the configuration of the tenth embodiment as in the eighth embodiment.
(その他の実施形態)
尚、本発明は上記した、又は図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
ローレベルの基準電圧Vrefmは必ずしも負電圧にする必要はなく、例えばグランドレベルでも良く、要は基準電圧Vrefpよりも低い電位であれば良い。
A/D変換回路2の分解能は1.5ビットに限らず適宜変更可能である。
(Other embodiments)
In addition, this invention is not limited to each embodiment described above or described in drawing, The following deformation | transformation or expansion is possible.
The low-level reference voltage Vrefm is not necessarily a negative voltage, and may be, for example, a ground level, or may be a potential lower than the reference voltage Vrefp.
The resolution of the A / D conversion circuit 2 is not limited to 1.5 bits and can be changed as appropriate.
第2,第3,第7〜第11実施形態の構成に、第4実施形態のデジタル処理部26を適用しても良い。
第4実施形態において、メモリ27は必要に応じて設ければ良く、加算回数Aを固定値にしても良い。
例えば第1実施形態のホールド処理において、コンデンサCS1,CS2の非共通側電極に与える基準電圧を何れもハイレベルにしたり、何れもローレベルにしても良い。
The digital processing unit 26 of the fourth embodiment may be applied to the configurations of the second, third, and seventh to eleventh embodiments.
In the fourth embodiment, the memory 27 may be provided as necessary, and the number of additions A may be a fixed value.
For example, in the hold processing according to the first embodiment, the reference voltage applied to the non-common side electrodes of the capacitors CS1 and CS2 may be set to a high level or both may be set to a low level.
図面中、1はA/D変換器、2はA/D変換回路、4はオペアンプ(演算増幅器)、5は基準電圧端子(基準電圧線)、10は制御回路、11、11p、11mはコンデンサアレイ回路、12は残余電圧生成回路、13は入力切替回路、14はコモンライン、25はデジタル信号処理部(信号処理部)、CS1、CS1p、CS1mは第1のコンデンサ、CS2、CS2p、CS2mは第2のコンデンサ、CF1、CF2、CF、CFp、CFmは第3のコンデンサ、GNDはグランド端子(基準電圧線)、S31、S31p、S31mはスイッチ(入力切替回路)を示す。   In the drawings, 1 is an A / D converter, 2 is an A / D converter circuit, 4 is an operational amplifier (operational amplifier), 5 is a reference voltage terminal (reference voltage line), 10 is a control circuit, 11, 11p, and 11m are capacitors. An array circuit, 12 is a residual voltage generation circuit, 13 is an input switching circuit, 14 is a common line, 25 is a digital signal processing unit (signal processing unit), CS1, CS1p, CS1m are first capacitors, CS2, CS2p, CS2m are The second capacitor, CF1, CF2, CF, CFp, and CFm are third capacitors, GND is a ground terminal (reference voltage line), and S31, S31p, and S31m are switches (input switching circuits).

Claims (13)

  1. A/D変換回路(2、21、32)と、
    入力される電圧をサンプルホールド処理した電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路(12、33)と、
    外部信号電圧及び前記残余電圧生成回路から出力される電圧のうち何れか一方を前記A/D変換回路及び前記残余電圧生成回路に入力する入力切替回路(13、35)と、
    前記残余電圧生成回路を制御すると共に、前記残余電圧生成回路におけるアナログ電圧を前記A/D変換回路から出力されるデジタル変換値のD/A変換値に対応する電圧とした上で、前記外部信号電圧を前記入力切替回路、前記A/D変換回路及び前記残余電圧生成回路を通して巡回させることによりA/D変換動作を実行する制御回路(10,62,72)とを備え、
    前記制御回路は、前記サンプルホールド処理を複数回実行させてサンプル電圧を累積させ、その累積結果である電圧について、前記残余電圧生成回路に残余電圧を生成させて前記A/D変換動作を実行することを特徴とするA/D変換器。
    An A / D conversion circuit (2, 21, 32);
    A residual voltage generation circuit (12, 33) for generating a residual voltage obtained by amplifying a difference voltage between a voltage obtained by sampling and holding an input voltage and a predetermined analog voltage;
    An input switching circuit (13, 35) for inputting any one of an external signal voltage and a voltage output from the residual voltage generation circuit to the A / D conversion circuit and the residual voltage generation circuit;
    The residual voltage generation circuit is controlled, and an analog voltage in the residual voltage generation circuit is set to a voltage corresponding to a D / A conversion value of a digital conversion value output from the A / D conversion circuit. A control circuit (10, 62, 72) that performs an A / D conversion operation by circulating a voltage through the input switching circuit, the A / D conversion circuit, and the residual voltage generation circuit;
    The control circuit executes the A / D conversion operation by causing the residual voltage generation circuit to generate a residual voltage for the voltage obtained as a result of the accumulation by performing the sample hold process a plurality of times and accumulating the sample voltage. An A / D converter characterized by the above.
  2. 前記残余電圧生成回路は、
    第1及び第2のコンデンサ(CS1,CS2)を備え、当該第1及び第2のコンデンサの一端が共通側電極としてコモンラインに接続され、他端が非共通側電極として複数の基準電圧線及び前記入力切替回路のうちの何れかに接続されるコンデンサアレイ回路(11)と、
    前記コモンラインの電圧を入力とし前記残余電圧を出力する演算増幅器(4,34)と、
    前記演算増幅器の入出力端子間に接続される第3のコンデンサ(CF1,CF2)とを備えて構成され、
    前記制御回路は、前記入力切替回路を介して前記第1及び第2のコンデンサに対し前記外部信号電圧に応じた電荷を設定することで初回のサンプル処理を行い、
    続いて、前記第1及び第2のコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続し、前記第1及び第2のコンデンサと前記第3のコンデンサとの間で電荷再分配を行うことでホールド処理を行い、
    2回目以降のサンプル処理では、前記第1及び第2のコンデンサの他端を前記演算増幅器の出力端子に接続することを特徴とする請求項1記載のA/D変換器。
    The residual voltage generation circuit includes:
    The first and second capacitors (CS1, CS2) are provided, one end of the first and second capacitors is connected to the common line as a common side electrode, and the other end is a plurality of reference voltage lines as non-common side electrodes, A capacitor array circuit (11) connected to any of the input switching circuits;
    An operational amplifier (4, 34) for inputting the voltage of the common line and outputting the residual voltage;
    A third capacitor (CF1, CF2) connected between the input and output terminals of the operational amplifier,
    The control circuit performs an initial sample process by setting a charge corresponding to the external signal voltage to the first and second capacitors via the input switching circuit,
    Subsequently, the non-common side electrodes of the first and second capacitors are respectively connected to any of the plurality of reference voltage lines, and electric charges are generated between the first and second capacitors and the third capacitor. Hold process by redistribution,
    2. The A / D converter according to claim 1, wherein in the second and subsequent sample processing, the other ends of the first and second capacitors are connected to an output terminal of the operational amplifier.
  3. 前記複数の基準電圧線により与えられる基準電圧がハイ及びローの二値レベルであり、
    前記制御回路は、前記ホールド処理において、前記第1及び第2のコンデンサの何れか一方の非共通側電極を前記ハイレベルの基準電圧線に接続し、他方の非共通側電極を、前記ローレベルの基準電圧線に接続することを特徴とする請求項2記載のA/D変換器。
    The reference voltage provided by the plurality of reference voltage lines is a binary level of high and low;
    In the hold process, the control circuit connects the non-common side electrode of one of the first and second capacitors to the high-level reference voltage line, and connects the other non-common side electrode to the low level. The A / D converter according to claim 2, wherein the A / D converter is connected to a reference voltage line.
  4. 前記第3のコンデンサに対し、並列に接続可能な第4のコンデンサ(CF3)を備え、
    前記制御回路は、前記サンプルホールド処理を実行する際に、前記第4のコンデンサを前記第3のコンデンサに並列に接続することを特徴とする請求項2又は3記載のA/D変換器。
    A fourth capacitor (CF3) connectable in parallel to the third capacitor;
    4. The A / D converter according to claim 2, wherein the control circuit connects the fourth capacitor to the third capacitor in parallel when executing the sample hold processing. 5.
  5. 前記残余電圧生成回路の入力側に、入力バッファ(22)を配置したことを特徴とする請求項1から4の何れか一項に記載のA/D変換器。   The A / D converter according to any one of claims 1 to 4, wherein an input buffer (22) is arranged on an input side of the residual voltage generation circuit.
  6. 前記A/D変換回路(32)、前記残余電圧生成回路(33)、及び前記入力切替回路(35)は、それぞれ差動動作可能に構成されていることを特徴とする請求項1から5の何れか一項に記載のA/D変換器。   6. The A / D conversion circuit (32), the residual voltage generation circuit (33), and the input switching circuit (35) are configured to be capable of differential operation, respectively. The A / D converter according to any one of the above.
  7. A/D変換値を、前記サンプルホールド処理の実行回数で除算して出力するデータ処理部(26)を備えたことを特徴とする請求項1から6の何れか一項に記載のA/D変換器。   The A / D according to any one of claims 1 to 6, further comprising a data processing unit (26) for dividing and outputting an A / D conversion value by the number of executions of the sample and hold process. converter.
  8. A/D変換回路(107)と、
    このA/D変換回路の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路(106)と、
    前記残余電圧生成回路から出力される電圧を前記A/D変換回路及び前記残余電圧生成回路に入力する入力回路(105)と、
    外部信号電荷を、前記残余電圧生成回路の入力端子に入力するか否かを切替える入力切替回路(S1)と、
    前記外部信号電荷を前記入力切替回路を介して前記残余電圧生成回路に入力し、その残余電圧生成回路から前記外部信号電荷に応じた電圧を出力させる電圧変換動作を複数回繰り返して実行し、
    その後、前記残余電圧生成回路におけるアナログ電圧を前記A/D変換回路から出力されるデジタル変換値のD/A変換値とした上で、前記外部信号電荷の変換電圧を前記入力回路、前記A/D変換回路及び前記残余電圧生成回路を通して巡回させることによりA/D変換動作を実行する制御回路(108,135)とを備えたことを特徴とするA/D変換器。
    An A / D conversion circuit (107);
    A residual voltage generation circuit (106) for generating a residual voltage obtained by amplifying a difference voltage between the input voltage of the A / D conversion circuit and a predetermined analog voltage;
    An input circuit (105) for inputting a voltage output from the residual voltage generation circuit to the A / D conversion circuit and the residual voltage generation circuit;
    An input switching circuit (S1) for switching whether or not to input an external signal charge to the input terminal of the residual voltage generation circuit;
    The external signal charge is input to the residual voltage generation circuit via the input switching circuit, and a voltage conversion operation for outputting a voltage corresponding to the external signal charge from the residual voltage generation circuit is repeatedly performed a plurality of times,
    After that, the analog voltage in the residual voltage generation circuit is set as the D / A conversion value of the digital conversion value output from the A / D conversion circuit, and the conversion voltage of the external signal charge is set as the input circuit, the A / D An A / D converter comprising: a control circuit (108, 135) that executes an A / D conversion operation by circulating through a D conversion circuit and the residual voltage generation circuit.
  9. 前記残余電圧生成回路は、
    1または複数のアレイコンデンサ(CS10,CS11)を備え、当該各アレイコンデンサの一端が共通側電極としてコモンライン(111)に接続され、他端が非共通側電極として複数の基準電圧線に接続されるコンデンサアレイ回路(110)と、
    前記コモンラインの電圧を入力とする演算増幅器(109,134)と、
    前記コモンラインから前記演算増幅器に至る信号経路に介在するスイッチ回路(S12)と、
    前記演算増幅器の入出力端子間に接続可能な積分コンデンサ(CF,CG)とを備えて構成されることを特徴とする請求項8記載のA/D変換器
    The residual voltage generation circuit includes:
    One or a plurality of array capacitors (CS10, CS11) are provided, and one end of each array capacitor is connected to the common line (111) as a common side electrode, and the other end is connected to a plurality of reference voltage lines as a non-common side electrode. A capacitor array circuit (110),
    An operational amplifier (109, 134) that receives the voltage of the common line as an input;
    A switch circuit (S12) interposed in a signal path from the common line to the operational amplifier;
    9. An A / D converter according to claim 8, comprising an integrating capacitor (CF, CG) connectable between input and output terminals of the operational amplifier.
  10. 前記外部信号電荷を、グランドに放電してリセットするためのリセットスイッチ回路(S17)を備え、
    前記制御回路(108)は、
    前記リセットスイッチ回路をオフにして、前記積分コンデンサを初期化し、
    続いて前記積分コンデンサを前記演算増幅器の入出力端子間に接続すると共に、前記リセットスイッチ回路をオフした状態で、前記入力切替回路を介して前記外部信号電荷に応じた電荷を前記積分コンデンサに設定し、前記演算増幅器から前記積分コンデンサの端子電圧に応じた変換電圧を出力することで初回の電圧変換動作を実行し、
    以降の電圧変換動作は、前記入力切替回路による前記外部信号電荷の入力を行わずに前記リセットスイッチ回路をオンにするリセットフェーズと、
    前記リセットスイッチ回路をオフにすると共に、前記入力切替回路による前記外部信号電荷の入力を行う変換フェーズとを繰り返し実行することを特徴とする請求項9記載のA/D変換器。
    A reset switch circuit (S17) for discharging and resetting the external signal charge to the ground;
    The control circuit (108)
    Turning off the reset switch circuit to initialize the integrating capacitor;
    Subsequently, the integration capacitor is connected between the input and output terminals of the operational amplifier, and the charge corresponding to the external signal charge is set in the integration capacitor via the input switching circuit with the reset switch circuit turned off. The first voltage conversion operation is executed by outputting a conversion voltage corresponding to the terminal voltage of the integration capacitor from the operational amplifier,
    The subsequent voltage conversion operation includes a reset phase in which the reset switch circuit is turned on without inputting the external signal charge by the input switching circuit,
    10. The A / D converter according to claim 9, wherein the reset switch circuit is turned off and a conversion phase in which the external signal charge is input by the input switching circuit is repeatedly executed. 11.
  11. 前記A/D変換回路(132)、前記残余電圧生成回路(133)、前記入力回路(105p,105m)、前記入力切替回路(S1p,S1m)及び前記リセットスイッチ回路(S17p,S17m)は、それぞれ差動動作可能に構成されていることを特徴とする請求項10記載のA/D変換器。   The A / D conversion circuit (132), the residual voltage generation circuit (133), the input circuit (105p, 105m), the input switching circuit (S1p, S1m) and the reset switch circuit (S17p, S17m) are respectively 11. The A / D converter according to claim 10, wherein the A / D converter is configured to be capable of differential operation.
  12. 前記外部信号電荷を発生する信号源(101)の等価回路が2つのコンデンサ(CE1,CE2)の直列回路で表され、前記2つのコンデンサの共通接続点(FE)に二値レベルの駆動電圧を交互に与えた場合の前記直列回路の両端に、正側,負側の外部信号電荷を発生させるもので、
    前記A/D変換回路(132)、前記残余電圧生成回路(133)、前記入力回路及び前記入力切替回路(105p,105m)は、それぞれ差動動作可能に構成され、
    正側,負側の入力切替回路における外部信号電荷の入力側端子と、負側,正側の入力切替回路における外部信号電荷の出力側端子との間をそれぞれ断続するための正側及び負側スイッチ回路(S17p,S17m)を備え、
    前記制御回路(135)は、前記信号源に前記駆動電圧を印加すると共に、
    前記正側及び負側スイッチ回路をオフにして、前記積分コンデンサを初期化し、
    続いて前記積分コンデンサを前記演算増幅器の入出力端子間に接続すると共に、前記信号経路に介在するスイッチ回路をオフした状態で、前記入力切替回路を介して当該外部信号電荷に応じた電荷を前記積分コンデンサに設定し、前記演算増幅器から前記積分コンデンサの端子電圧に応じた変換電圧を出力することで初回の電圧変換動作を実行し、
    以降の電圧変換動作は、前記正側及び負側スイッチ回路をオンにすると共に前記入力切替回路による前記外部信号電荷の入力を行わずに、前記信号源の共通接続点に前記初回の電圧変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第1電圧変換動作と、
    前記正側及び負側スイッチ回路をオフにすると共に前記入力切替回路により前記外部信号電荷を入力させた後に、前記第1電圧変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第2電圧変換動作とを繰り返し実行することを特徴とする請求項9記載のA/D変換器。
    An equivalent circuit of the signal source (101) that generates the external signal charge is represented by a series circuit of two capacitors (CE1, CE2), and a binary level drive voltage is applied to a common connection point (FE) of the two capacitors. It generates positive and negative external signal charges at both ends of the series circuit when applied alternately.
    The A / D conversion circuit (132), the residual voltage generation circuit (133), the input circuit, and the input switching circuit (105p, 105m) are each configured to be capable of differential operation,
    Positive side and negative side for intermittent connection between the external signal charge input side terminal in the positive side and negative side input switching circuit and the external signal charge output side terminal in the negative side and positive side input switching circuit, respectively A switch circuit (S17p, S17m) is provided.
    The control circuit (135) applies the drive voltage to the signal source,
    Turning off the positive and negative switch circuits to initialize the integrating capacitor;
    Subsequently, the integration capacitor is connected between the input and output terminals of the operational amplifier, and with the switch circuit interposed in the signal path turned off, the charge corresponding to the external signal charge is passed through the input switching circuit. Set the integration capacitor, and execute the first voltage conversion operation by outputting the conversion voltage according to the terminal voltage of the integration capacitor from the operational amplifier,
    In the subsequent voltage conversion operation, the first voltage conversion operation is performed at the common connection point of the signal source without turning on the positive and negative side switch circuits and inputting the external signal charge by the input switching circuit. A first voltage conversion operation for setting a driving voltage of a level different from that and performing charge transfer;
    After the positive-side and negative-side switch circuits are turned off and the external signal charge is input by the input switching circuit, the charge transfer is performed by setting a drive voltage at a level different from that of the first voltage conversion operation. The A / D converter according to claim 9, wherein the two-voltage conversion operation is repeatedly executed.
  13. A/D変換値を、前記電圧変換処理の実行回数で除算して出力するデータ処理部を備えたことを特徴とする請求項8から12の何れか一項に記載のA/D変換器。   The A / D converter according to any one of claims 8 to 12, further comprising a data processing unit that divides an A / D conversion value by the number of executions of the voltage conversion process and outputs the divided value.
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