JP2015233262A - 信号処理装置 - Google Patents
信号処理装置 Download PDFInfo
- Publication number
- JP2015233262A JP2015233262A JP2014120092A JP2014120092A JP2015233262A JP 2015233262 A JP2015233262 A JP 2015233262A JP 2014120092 A JP2014120092 A JP 2014120092A JP 2014120092 A JP2014120092 A JP 2014120092A JP 2015233262 A JP2015233262 A JP 2015233262A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- time code
- input
- frame
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Studio Devices (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
【課題】外部の同期信号にクロックを同期させた後、電源がオフされた場合でも、電源オン時に、タイムコードを精度よく合わせることが可能な信号処理装置を提供すること。【解決手段】クロック生成手段と、前記クロックに基づいて、同期信号を生成するタイミング生成手段と、動画信号のフレームに同期したフレームパルスを生成するフレームカウンタと、外部から基準信号とタイムコードとを入力する入力手段と、基準信号が入力されている場合に基準信号と同期信号との位相差に対応した信号をクロック生成手段に出力すると共に位相差に対応した信号を記憶し、基準信号が入力されていない場合に、記憶した信号をクロック生成手段に出力すると共に、タイムコードが入力されていない場合にフレームパルスに応じてタイムコードを更新する制御手段とを備え、電源オフの間もフレームパルスを生成してタイムコードを更新すると共に、電源オンに応じて、同期信号をフレームパルスに同期させる。【選択図】 図2
Description
本発明は、信号処理装置に関する。
従来、放送用或いは業務用のカメラには、外部で発生する基準信号に対し同期を合わせることで、複数の映像機器間で映像信号の位相と周波数を合わせる機能がある。これをゲンロック(Generater Lock)と呼ぶ。
また、この種の装置では、ゲンロックを行った後に外部からの同期信号入力が無くなった状態でも、映像信号の位相と周波数が、複数の映像機器間で数時間に渡ってずれていかないことが要求されることがある。これは、複数のビデオカメラで撮影された映像信号を編集する際に、タイムコードを参照することで編集を容易にするためである。複数のカメラ間で同期信号の周波数がずれ、それに伴いタイムコードが付加されるフレームがずれていくと、オフセットを加えるなど編集が面倒になるからである。ここで言うずれが生じないレベルとは、例えば、数時間にわたってフレームのずれが発生しない程度の精度を指す。例えば9時間経過した際に1フレームずれるなら、約1ppm程度の精度である。
ゲンロックの動作と、ゲンロックを行った後に同期信号を外して運用する際の従来例を、図7を用いて説明する。同図において、VCXO709は27MHzを生成する電圧制御水晶発振器であり、VCXO709の生成するクロックを、カメラ系全体のマスタークロックとして用いる。タイミング生成部705はVCXO709の生成したマスタークロックを分周することで水平同期信号Hと垂直同期信号Vを生成し、これら同期信号がカメラ系全体に配られる。水平同期信号Hが位相比較部703に加えられる。
端子701に外部同期信号が加えられると、同期分離部702が水平同期信号を分離し位相比較部703に出力するとともに、外部同期信号が加えられたことをシステムコントローラ704に通知する。位相比較手段703はタイミング生成手段705が出力するカメラ内部の水平同期信号と、外部から加えられた水平同期信号の位相を比較し、その位相差をループフィルタ706に出力する。
ループフィルタ706は、加えられた位相差を積分することで周波数を算出し、スイッチ707のA端子に加えるとともに、当該周波数をシステムコントローラに出力する。スイッチ707は、外部同期信号が加えられている時は、システムコントローラ704にてA側に切り替えられる。ループフィルタ706が出力した周波数値がデジタル−アナログ変換器708でアナログ電圧に変換され、電圧値がVCXO709に加えられて周波数が調整される。これにより、外部から与えられた同期信号に位相が合うように、VCXO709が出力するマスタークロックが調整される。
端子701に加えられる外部同期信号が無くなった際は、同期分離部702がこれを検出し、システムコントローラ704に伝える。システムコントローラ704は、いままで同期信号が端子701に加えられていた時にループフィルタ706から読み出しておいた周波数を示すデジタル値をスイッチ707に加えるとともに、スイッチ707をB側に切換える。これにより、DA変換器708を通じてVCXO709に、いままで同期信号が端子701に加えられていた時と同じ周波数を生成させる。
前述のように、ゲンロックの後、電源がオフされた場合、それぞれのカメラのタイムコードがずれてしまう。そのため、複数のカメラで記録した映像信号を、タイムコードを参照して編集する場合に、タイムコードに適宜オフセットを付ける必要が生じて面倒となってしまう課題があった。
本発明は、前記の様な問題を解決し、外部の同期信号にクロックを同期させた後、電源がオフされた場合でも、電源オン時に、タイムコードを精度よく合わせることが可能な装置を提供することを目的とする。
本発明に係る信号処理装置の構成は、入力される制御信号に対応した周波数のクロックを生成するクロック生成手段と、前記クロックに基づいて、同期信号を生成するタイミング生成手段と、前記同期信号に応じて動画信号を処理する処理手段と、前記クロックに基づいて、前記動画信号のフレームに同期したフレームパルスを生成するフレームカウンタと、外部から基準信号とタイムコードとを入力する入力手段と、前記入力手段により前記基準信号が入力されている場合に、前記基準信号と前記同期信号との位相差に対応した信号を前記制御信号として前記クロック生成手段に出力すると共に前記位相差に対応した信号を記憶し、前記入力手段により前記基準信号が入力されていない場合に、前記記憶した信号を前記制御信号として前記クロック生成手段に出力すると共に、前記入力手段によりタイムコードが入力されていない場合に、前記フレームパルスに応じて前記タイムコードを更新する制御手段とを備え、前記制御手段は、電源オフの指示に応じて、前記タイミング生成手段及び前記処理手段に対する電力供給を停止して、前記記憶した信号を前記制御信号として前記クロック生成手段に出力すると共に、前記電源オフの指示の後も前記クロック生成手段、前記フレームカウンタ及び前記制御手段への電力供給を継続し、前記フレームカウンタからのフレームパルスに応じてタイムコードを更新し、電源オンの指示に応じて、前記タイミング生成手段及び前記処理手段に対する電力供給を開始すると共に、前記前記フレームカウンタからのフレームパルスを前記タイミング生成手段に出力して、前記フレームパルスと前記同期信号とを同期させる。
外部の同期信号にクロックを同期させた後、電源がオフされた場合でも、電源オン時に、タイムコードを精度よく合わせることが可能となる。
本発明の実施形態における信号処理装置の構成を、図1を用いて説明する。図1において、101はレンズ、102は撮像素子、103はCDS・AD、104は色分離部、105はホワイトバランス設定部、106はAGC、107はニー・ガンマ補正部、108はマトリクス、109は描画部である。また、110、111はスイッチ、112はDA変換器、113は液晶パネルである。また、114はデジタル出力処理部、115はアンプ、116はデジタル出力端子、117はメモリ、118は圧縮・伸張部、119は記録用フラッシュメモリ、120は外部同期入力端子、121はタイミング生成部である。また、122はシステムコントローラである。システムコントローラは、マイクロコンピュータ(CPU)、メモリなどを有する。また、不図示の操作スイッチからの電源オンの指示、或いは、電源オフの指示がシステムコントローラ122に出力される。また、操作スイッチからの、記録開始、停止、或いは、モード変更等の各種の指示がシステムコントローラ122に出力される。システムコントローラ122は、電源オン、オフの指示に応じて、信号処理装置の各部に対する、不図示の電源部からの電力供給を制御する。
被写体を撮影した画像はレンズ101を通り撮像素子102上に結像する。撮像素子102は結像した画像を電気信号に変換し、結果をCDS・AD103に加える。CDS・AD103は加えられた撮像素子の信号を、低域ノイズを除去しつつ多値のデジタル信号に変換し、結果を色分離部104に加える。
色分離部104は撮像素子102の各画素上に貼られている色フィルタの配置に基づきRGBの3原色を分離し、結果をホワイトバランス設定手段105に加える。ホワイトバランス設定部105は得られたRGBの3原色信号から白やグレーに近い部分を検出し、当該部分が無彩色になるように色バランスを調整することでホワイトバランスを取り、結果をAGC106に加える。
AGC106は、画像の輝度が所望の値になるように、ゲインを調整、あるいは図示しないレンズの絞りモーターを駆動することでゲインを調整し、結果をニー・ガンマ補正部107に加える。ニー・ガンマ補正部107は、加えられた画像信号にニー補正・ガンマ補正を施し、結果をマトリクス108に加える。マトリクス108は、加えられたRGB信号に演算を施すことにより、輝度信号Yと2つの色差信号Pb・Prを算出し、結果を描画手段109とスイッチ110に加える。
スイッチ110は、システムコントローラ122で切換えられ、記録時はR側に切換えられることで、撮影された動画信号がメモリ117に一旦蓄えられ、圧縮・伸張部118でMPEG2やAVCHD(H.264)などの方式に従い圧縮される。圧縮された動画信号は記録媒体であるフラッシュメモリ119に記録される。また、後述のように、システムコントローラ122からのタイムコードが動画信号に付加されて記録される。また、描画部109に加えられた動画信号は、電池残量や記録残量、記録中マークや中央マークなどのオンスクリーン表示を重畳され、結果がスイッチ111に加えられる。
スイッチ111はスイッチ110に連動している。記録時はR側に切換えられることで、オンスクリーン表示を重畳された画像信号がDAC112とデジタル出力処理手段114に加えられる。DAC112は加えられた画像信号をアナログ信号に変換し、液晶パネル113に表示させる。デジタル出力処理部114はSDI(シリアルデジタルインターフェース)やHDMI(登録商標)などのデジタルインターフェース規格に従った処理を行い、アンプ115を介して出力端子116にデジタル画像を出力する。
再生時は、スイッチ110、111はP側に切換えられる。フラッシュメモリ119から読み出された画像信号が、圧縮・伸張手段118で伸張され、メモリ117に記憶される。その後、メモリ117からの動画信号がスイッチ110、111を経由して、DAC112とデジタル出力処理部114に加えられ、液晶パネル113に表示、出力端子116に出力される。
また、端子120に外部から、複数のビデオカメラを使う際に、同期を合わせるための基準として、外部同期が加えられる。タイミング生成部121は、端子120から外部同期が加えられた場合は当該同期信号に従い、加えられない場合は自走で内部同期信号を発生させて信号処理装置の全体のタイミングを制御するための同期信号を発生させる。
タイミング生成部121を、図2を用いて詳しく説明する。図2において、120は外部同期入力端子、202は同期分離部、203はSMPTE 12M−1に準拠のタイムコード入力端子、204は位相比較器、205はループフィルタ、206はスイッチである。また、207はサイン波生成部、208は位相比較器、209はTCXO(温度補償水晶発振器)、210は比較信号生成部、211はタイムコード解析部、212はDA変換器、213はVCXO(電圧制御水晶発振器)である。また、214はタイミング生成部、215はフレームカウンタ、216はスイッチ、217はデコーダである。
端子120に加えられた外部同期信号(基準信号)は、同期分離部202で同期分離され、分離された水平同期信号が位相比較器204に加えられる。また、外部同期信号が加えられているかどうかの検出信号がシステムコントローラ122に加えられる。端子203に加えられたバイフェーズ変調されたタイムコード信号は、タイムコード解析部211でデコードされ、結果がシステムコントローラ122に加えられる。このように外部同期信号とそれに同期したタイムコードを複数の装置に同時に加えることで、加えられた機器全ての同期とタイムコードを合わせる。また、システムコントローラ122は、端子203からのタイムコードの入力が無い場合、フレームカウンタ215からのフレームパルスに応じて、タイムコードの値を更新する。
位相比較器204のもう一方の入力には、後述するタイミング生成部214が出力した水平同期信号が加えられており、それらの位相比較結果がループフィルタ205に加えられる。ループフィルタ205は係数器251、252、加算器253・256、リミッタ254、レジスタ255で構成される。係数器251を経て加算器256に至るゲイン系のパスと、係数器252から加えられて加算器253、リミッタ254、レジスタ255で構成される積分系のパスとが加算器256で加えられることで、ループフィルタを構成している。
ループフィルタ205のレジスタ255に蓄えられた積分値が、システムコントローラ122から読み出せるように構成されている。積分系のレジスタ255には、PLLループがロックしている際に、外部から入力された同期信号の周波数誤差の平均値が蓄えられる。そのため、レジスタ255を読み出すことにより、外部同期信号の周波数誤差をシステムコントローラ122で把握することができる。積分系のパスを保持するレジスタなので、読み出される数値は急変することは無く、安定している。
ループフィルタ205の出力はスイッチ206に加えられる。スイッチ206のもう一方の入力には、システムコントローラ122からの設定値が加えられており、システムコントローラ122によって切り替えられる。スイッチ206の出力は、クロック周波数の制御信号としてサイン波生成部207に加えられる。サイン波生成部207は加えられた入力値に従った周波数のサイン波を発生し、結果を位相比較部208に加える。具体的にはサイン波生成部207は、加算器281、282、レジスタ283、サイン波テーブル284で構成されている。また、サイン波生成部207のクロック端子には、TCXO209の出力がクロックとして加えられている。TCXO209は温度補償された水晶発振器であり、温度変化の影響をほとんど受けずに決められた周波数のクロックを発生し、サイン波生成部207に与える。TCXOの温度に対する周波数変化は、例えば周囲温度が−30度〜85度で±1ppm程度である。ここでは26MHzのクロックを生成するTCXOを使用するものとする。
加算器281、282の具体的なビット配分を、図3を用いて説明する。301がレジスタ283から加算器281に加えられている数値であり、ここでは図のように31ビット幅であるとする。入力値は302に示すように符号無し11ビットの数値であり、対応する数値の無い上位ビットは0詰めして加算する。さらに加算器282にて定数を加算する。ここでは定数は8710223(図3の303に示すように16進数で84E84F)とし、結果の304でレジスタ283を更新する。加算で生じた31ビットを越えるオーバーフローは無視する。
そして305に示す加算結果304の上位8ビットをサインテーブルに加えて、加えた0〜255の8ビット値で1周期となるサイン波形を発生させる。31ビットのレジスタ283が一巡する周期は、サイン波生成部207に加えられている入力値302をxとすると、2^31÷(8710223+x)÷26e6となる。サインテーブルから出力されるサイン波の周波数は、その逆数で(1)式のように表わすことができる。
周波数=26e6×(8710223+x)÷2^31…(1)
加えた0〜2047の11ビットの入力値により、上記(1)式で表わされる周波数のサイン波を発生し、温度特性はTCXO209の特性で定まるフルデジタルの安定したサイン波発振器を構成している。具体的な周波数は以下の通りである。
加えた0〜2047の11ビットの入力値により、上記(1)式で表わされる周波数のサイン波を発生し、温度特性はTCXO209の特性で定まるフルデジタルの安定したサイン波発振器を構成している。具体的な周波数は以下の通りである。
x=0 周波数=105.45636kHz(−117ppm)
x=1024 周波数=105.46875kHz(0ppm)
x=2047 周波数=105.48114kHz(+117ppm)
サイン波生成部207の出力は位相比較部208に加えられる。位相比較部208のもう一方の端子には、後述する比較信号生成部210からのサイン波が加えられており、位相比較部208は、加えられた2つのサイン波の位相を比較し、位相差に応じた値を生成しDA変換器212に加える。具体的には位相比較手段208は乗算器と低域通過フィルタで構成されている。二つのサイン波を乗算して、以下の積和の公式(2)により生成される位相差に関係する差の成分cos(α−β)と位相和に関係する成分cos(α+β)のうち、後者を低域通過フィルタで除去する。これにより、位相差に関係する成分のみを抽出し、結果をDA変換器212に出力する。
x=1024 周波数=105.46875kHz(0ppm)
x=2047 周波数=105.48114kHz(+117ppm)
サイン波生成部207の出力は位相比較部208に加えられる。位相比較部208のもう一方の端子には、後述する比較信号生成部210からのサイン波が加えられており、位相比較部208は、加えられた2つのサイン波の位相を比較し、位相差に応じた値を生成しDA変換器212に加える。具体的には位相比較手段208は乗算器と低域通過フィルタで構成されている。二つのサイン波を乗算して、以下の積和の公式(2)により生成される位相差に関係する差の成分cos(α−β)と位相和に関係する成分cos(α+β)のうち、後者を低域通過フィルタで除去する。これにより、位相差に関係する成分のみを抽出し、結果をDA変換器212に出力する。
sinαsinβ=−1/2{cos(α+β)−cos(α−β)}…(2)
DA変換器212は加えられたデジタルデータに応じたアナログ電圧を生成し、結果をVCXO213に加える。VCXO213は電圧制御水晶発振器であり、加えられた電圧に応じて発振周波数を、例えば±150ppm程度、可変させることが可能な水晶発振器である。ここではVCXO213の中心周波数は27MHzであるとする。VCXO213の発生したクロックは、信号処理装置のマスタークロックとして用いられるとともに、比較信号生成部210、タイミング生成部214、フレームカウンタ215に加えられる。
DA変換器212は加えられたデジタルデータに応じたアナログ電圧を生成し、結果をVCXO213に加える。VCXO213は電圧制御水晶発振器であり、加えられた電圧に応じて発振周波数を、例えば±150ppm程度、可変させることが可能な水晶発振器である。ここではVCXO213の中心周波数は27MHzであるとする。VCXO213の発生したクロックは、信号処理装置のマスタークロックとして用いられるとともに、比較信号生成部210、タイミング生成部214、フレームカウンタ215に加えられる。
比較信号生成部210は、加えられた27MHzのVCXO出力を8ビットのカウンタで計数し、その結果である0〜255の数値をサイン波テーブルに加えることで、0〜255で1周期となるサイン波形を発生させる。27MHz±150ppmの出力を256分周しているので、生成されるサイン波の周波数は、105.46875kHz±150ppmとなる。当該サイン波を位相比較部208のもう一方の入力端子に加える。
ループフィルタ205の出力を、サイン波生成部207に加えることで、温度補償された105kHz程度のサイン波を発生させ、位相比較器208に加える。位相比較器208の出力はDA変換器212でアナログ信号に変換されてVCXO213を制御する。VCXO213の生成したクロックは、比較信号生成部210で分周され、低周波に変換されて位相比較手段208で位相ロックする、というフィードバックループを構成している。
ループフィルタ205の出力を、サイン波生成部207に加えてTCXOで安定した低周波のサイン波を発生させ、それに位相ロックするようにVCXO213を制御させる。これにより、結果的に、VCXOにTCXO並みの温度補償を持たせ、しかも式(3)に従うような直線性を持たせ、個々のVCXOによる中心周波数のばらつきを無くすことができる。
VCXO213の発振周波数FVCXO=サイン波生成手段207の発生周波数×比較信号生成手段210の分周数…(3)
ここで、端子120より外部同期が入力されている時に、スイッチ206をA側に倒した状態で、ループフィルタ205のレジスタ255に蓄えられた積分値をシステムコントローラ122で定期的に読み出しておく。端子120からケーブルが引き抜かれ、外部同期が無くなった場合、システムコントローラ122は、外部同期が加えられていた際に読み出したレジスタ255の積分値をスイッチ206に出力し、スイッチ206をB側に切り替える。これにより、外部同期が入力されていた時の周波数を保持することができ、温度や電圧変動の影響を受けることなく、TCXOの精度で定まるようになり、格段に精度良くタイムコードの連続性を保つことができる。
ここで、端子120より外部同期が入力されている時に、スイッチ206をA側に倒した状態で、ループフィルタ205のレジスタ255に蓄えられた積分値をシステムコントローラ122で定期的に読み出しておく。端子120からケーブルが引き抜かれ、外部同期が無くなった場合、システムコントローラ122は、外部同期が加えられていた際に読み出したレジスタ255の積分値をスイッチ206に出力し、スイッチ206をB側に切り替える。これにより、外部同期が入力されていた時の周波数を保持することができ、温度や電圧変動の影響を受けることなく、TCXOの精度で定まるようになり、格段に精度良くタイムコードの連続性を保つことができる。
本実施形態において、サイン波生成部207に入力されるデジタル値xに相関のある周波数を出力する様子を、図5を用いて説明する。図5では横軸が与えられたデジタル値xであり、例えば符号なし11ビットである0〜2047である。縦軸が生成される周波数であり、例えば±117ppmである。点線で示された501が図7における910の特性を示し、VCXOの裸特性から中心付近では感度(Δ周波数/Δ電圧)が高く、上下限に近い±117ppm付近ではグラフが寝てきている。また、温度変化などの外的要因で発振周波数が、例えば501’に示すようにずれてしまうことがある。このようなずれは、水晶片の機械的な特性を用いて周波数を可変しているVCXOではある程度仕方がないことである。図7のスイッチ907をA側に倒した場合に構成されるループが閉じている状態では、フィードバックループによって補償されるので問題にはならない。スイッチ907がB側に倒された場合は、フィードバックループがオープンになり、501から501’のような特性の変化はそのまま発振周波数のずれになってしまう。
図2の291の点線部分の特性を図5の502に示す。これは式(4)の式をグラフ化したものであり、特性は直線となり、TCXOがクロックを生成しているので温度の影響はほとんど受けない。291に内蔵されたVCXO213は、単体特性は従来同様に若干曲っており、温度の影響も受ける。本実施形態では、加えられた入力デジタル値xからTCXOのクロックを基準に低周波のサイン波形Sを作り、それとVCXO213出力をN分周したサイン波Rとを位相ロックさせる。結果的にVCXOの発振周波数がS×Nとなるように、フィードバック制御させることにより、VCXO213の特性の上記曲がりや温度に対する影響はフィードバック補償され、入力xに比例した周波数Fが出力できる。
タイミング生成部214は、VCXO213が出力する27MHzのクロックを分周することで、水平同期信号(HD)と垂直同期信号(VD)を生成し、信号処理装置の各部に出力するとともに、デコーダ217に加える。フレームカウンタ215はVCXO213が出力する27MHzのクロックを分周して、1フレームに1回、定められた位置、例えばフレームの先頭でパルスを発生し、システムコントローラ122に割り込み信号として出力する。また、フレームカウンタ215は、システムコントローラ122で制御されるスイッチ216を介して、後述するタイミングでタイミング生成部214に対し、リセット信号としてのパルスを出力する。デコーダ217は、加えられた水平同期信号(HD)と垂直同期信号(VD)を用いてフレームのあらかじめ定められた位置、例えばフレームの先頭を検出する。そして、その結果をフレームカウンタ215に加えることでタイミング生成部214とフレームカウンタ215との同期を取る。
続いて、電源オフ時のタイミングとタイムコードの維持と電源再投入時の動作について説明する。電源オフ中にタイムコードを精度良く継続させる所定のモード(以下「タイミング継続モード」と呼ぶ)を設ける。当該モード時は、図2のタイミング生成部214を含む信号処理装置の各部と同期分離部202、位相比較部204、ループフィルタ205については、電源オフの指示により、電力の供給を停止する。一方、システムコントローラ122を含む図2の残りの部分は、電源オフの指示の後も電力供給を継続させる。ただし、システムコントローラ122におけるCPUをスリープモードにさせる等により、省電力を図ることも可能である。
初期電源オンからタイミング継続モードを経由した場合の関連各部の動作とそのタイミングについて、図4を用いて説明する。図4において、横軸は時間であり、401は初期電源オン、402は電源オフ、403は電源が再投入されたタイミングをそれぞれ示している。404はタイミング生成手段214が出しているフレームタイミング(例えばフレームの先頭タイミング)を示し、405はフレームカウンタ215が出しているフレームタイミングを示している。
406は、初期電源オンで回路が立ち上がり、スタートしたフレームタイミングを示し、それ以降402のタイミングまで、一定の間隔でフレームタイミングが出ている様子を示している。406の次のフレームタイミングでフレームカウンタ405にデコーダ217を経由して同期が取られ、これ以降、フレームカウンタ405も、タイミング生成手段214と同じタイミングで同期して動くようになる。フレームカウンタ405は1フレームに1回のパルスを発生し、通常はOFFしているスイッチ216とシステムコントローラ122に加える。システムコントローラ122は加えられた1フレームに1回のパルスを用いて、タイムコードをカウントアップさせる。
次に402で、前記の様に信号処理装置の各部やタイミング生成部214への電力供給が停止される。一方、フレームカウンタ405は、フレームタイミングの計測を継続する。また、電源オフの指示の後、フレームカウンタ215からシステムコントローラ122に対して、割り込みパルスが出力される。システムコントローラ122は、この割り込み信号により、タイムコードのカウントを行う。そのため、電源オフ中であっても、タイムコードのカウントが継続して行われる。
403でタイミング継続モードが終了し、ユーザにより電源ボタンがオンされると、システムコントローラ122は、スイッチ216を所定の時間閉じる。例えば、電源オンの指示の後、1フレーム期間、スイッチ216を閉じる。これにより、フレームカウンタ215からタイミング生成部214に対し、フレームパルスが供給される。タイミング生成部214は、フレームカウンタ214からのフレームパルスにより、HDとVDのタイミングをリセットし、VCXO213が出力する27MHzのクロックを分周する処理を開始する。これにより、HDとVDのタイミングが再設定される。
タイミング生成部214がマスターのカウンタなので、スイッチ216は通常はオフされており、電源オンの指示により、タイミング継続モードが終了した時にだけ閉じられる。これらの動作により、電源オフの期間の前後でフレームタイミングとタイムコードは継続される。その元となるVCXO213の生成するマスタークロックは、TCXO209で精度が保たれているので、電源オフ・オンを経由しても、格段に精度良くタイムコードの連続性を保つことができる。
システムコントローラ122の処理を、図6に示すフローチャートを用いて説明する。システムコントローラ122は、内部のメモリに記憶された値を、スイッチ206に出力する(S601)。なお、本実施形態では、出荷直後、或いは、所定のリセット処理により、システムコントローラ122の内部のメモリには、中心の周波数、例えば27MHzちょうどに相当する値が記憶される。次に、スイッチ206をB側に切り替える(S602)。そして、外部からの基準同期信号が入力されているか否かを判別する(S603)。基準同期信号が入力されている場合、システムコントローラ122は、スイッチ206をA側に切り替え(S604)、レジスタ255の出力を所定の周期で読み出し、内部のメモリに記憶する(S605)。また、S603で、外部からの基準同期信号が入力されていない場合、システムコントローラ122は、メモリに記憶された値をスイッチ206に出力し(S615)、スイッチ206をB側に切り替える(S616)。
次に、システムコントローラ122は、ユーザにより電源オフの指示があったか否かを判別する(S606)。電源オフの指示がない場合は、S603に戻る。一方、電源オフの指示があった場合、システムコントローラ122は、メモリに記憶された値をスイッチ206に出力し(S607)、スイッチ206をB側に切り替える(S608)。そして、前述の様に、図2の一部の構成を除いて、信号処理装置の各部に対する電力供給を停止する(S609)。その後、フレームカウンタ215からのフレームパルスが入力されたか否かを判別し(S610)。フレームパルスが入力された場合、タイムコードを更新する(S611)。
また、フレームパルスが入力されない場合、システムコントローラ122は、ユーザから電源オンの指示があったか否かを判別する(S612)。電源オンの指示が無い場合はS610に戻る。電源オンの指示があった場合、システムコントローラ122は、電力供給を停止していた各部への電力供給を開始する(S613)。そして、所定期間、スイッチ216を閉じて、フレームカウンタ215からのフレームパルスをタイミング生成部214に供給させる(S614)。そして、S603に戻る。
以上述べてきたように、本実施形態によれば、外部からの基準同期信号に対してクロックを同期させたのち、電源をオフした場合であっても、再度電源をオンした場合に、タイムコードの連続性を保つことができる。
そのため、複数の装置で記録した映像信号を後で編集する際にも、フレームずれによる編集のしにくさを解消できる。
101 レンズ、102 撮像素子、103 CDS・AD、104 色分離部、
105 ホワイトバランス設定部、106 AGC、107 ニー・ガンマ補正部、
108 マトリクス、109 描画部
105 ホワイトバランス設定部、106 AGC、107 ニー・ガンマ補正部、
108 マトリクス、109 描画部
Claims (5)
- 入力される制御信号に対応した周波数のクロックを発生する発生手段と、
前記クロックに基づいて、同期信号を生成するタイミング生成手段と、
前記同期信号に応じて動画信号を処理する処理手段と、
前記クロックに基づいて、前記動画信号のフレームに同期したフレームパルスを生成するフレームカウンタと、
外部から基準信号とタイムコードとを入力する入力手段と、
前記入力手段により前記基準信号が入力されている場合に、前記基準信号と前記同期信号との位相差に対応した信号を前記制御信号として前記発生手段に出力すると共に前記位相差に対応した信号を記憶し、前記入力手段により前記基準信号が入力されていない場合に、前記記憶した信号を前記制御信号として前記発生手段に出力すると共に、前記入力手段によりタイムコードが入力されていない場合に、前記フレームパルスに応じて前記タイムコードを更新する制御手段とを備え、
前記制御手段は、電源オフの指示に応じて、前記タイミング生成手段及び前記処理手段に対する電力供給を停止して、前記記憶した信号を前記制御信号として前記発生手段に出力すると共に、前記電源オフの指示の後も前記発生手段、前記フレームカウンタ及び前記制御手段への電力供給を継続し、前記フレームカウンタからのフレームパルスに応じてタイムコードを更新し、電源オンの指示に応じて、前記タイミング生成手段及び前記処理手段に対する電力供給を開始すると共に、前記フレームカウンタからのフレームパルスを前記タイミング生成手段に出力して、前記フレームパルスと前記同期信号とを同期させることを特徴とする信号処理装置。 - 前記基準信号と前記同期信号との位相差を検出する位相比較手段を備え、前記制御手段は、前記入力手段により前記基準信号が入力されている場合、前記位相比較手段の出力を定期的に入力して記憶することを特徴とする請求項1に記載の信号処理装置。
- 前記発生手段は、前記制御信号の値を所定の周期で繰り返し加算する手段と、前記加算結果に対応したサイン波を生成する手段とを有することを特徴とする請求項1に記載の信号処理装置。
- 前記発生手段は、温度補償された水晶発振器からの信号に応じて前記加算を行うことを特徴とする請求項3に記載の信号処理装置。
- 前記動画信号と前記タイムコードとを記録する記録手段を備えることを特徴とする請求項1に記載の信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014120092A JP2015233262A (ja) | 2014-06-11 | 2014-06-11 | 信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014120092A JP2015233262A (ja) | 2014-06-11 | 2014-06-11 | 信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015233262A true JP2015233262A (ja) | 2015-12-24 |
Family
ID=54934477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014120092A Pending JP2015233262A (ja) | 2014-06-11 | 2014-06-11 | 信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015233262A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023044925A1 (zh) * | 2021-09-27 | 2023-03-30 | 深圳市大疆创新科技有限公司 | 时间码同步方法、装置、摄像装置和计算机可读存储介质 |
-
2014
- 2014-06-11 JP JP2014120092A patent/JP2015233262A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023044925A1 (zh) * | 2021-09-27 | 2023-03-30 | 深圳市大疆创新科技有限公司 | 时间码同步方法、装置、摄像装置和计算机可读存储介质 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62236214A (ja) | 周波数安定化回路 | |
US20100061406A1 (en) | Clock synchronization method for use in communication system for transmitting at least one of video data and audio data | |
JP5697376B2 (ja) | 信号処理装置 | |
KR101445206B1 (ko) | 촬상장치 | |
JP2015233262A (ja) | 信号処理装置 | |
JP4812693B2 (ja) | 撮像装置におけるフレーム同期方法および装置 | |
JPH07219485A (ja) | 液晶表示装置 | |
US7327401B2 (en) | Display synchronization signal generation apparatus and method in analog video signal receiver | |
JPH089419A (ja) | ディジタル周波数自動調節回路 | |
JP2002033659A (ja) | Crtモニタ用pllシステム | |
US7068915B1 (en) | Method and apparatus for controlling display time point of MPEG bit stream of recording medium | |
US20030112371A1 (en) | Apparatus and method for generating clock signal | |
JP4666393B2 (ja) | タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法 | |
JP2009100315A (ja) | 映像信号処理システム及び表示方法 | |
JP2016009964A (ja) | 信号処理装置 | |
JPH0832833A (ja) | ビデオシステムパルス生成回路 | |
KR100317289B1 (ko) | 디지털 티브이의 동기신호 보정장치 | |
JP2015023521A (ja) | 記録装置 | |
KR100677202B1 (ko) | 고화질 디지털 티브이의 적응형 클럭 발생장치 | |
JPH09130641A (ja) | クロック同期装置、ビデオカメラ装置およびテレビジョン方式変換装置 | |
KR100186447B1 (ko) | 영상/음성 동기제어 가능한 엠펙 디코딩 시스템 | |
JP2000050150A (ja) | 撮像装置 | |
KR100370073B1 (ko) | 디지털 방송의 vcr 녹화용 출력을 위한 프레임 싱크제어 장치 및 방법 | |
JP2010219756A (ja) | 信号処理装置 | |
JPH06302109A (ja) | 記録再生装置 |