JP2015212910A - 遊技機 - Google Patents
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Abstract
【解決手段】リセット対象となるCPU401と、リセット信号をCPU401に入力可能なWD−IC402と、CPU401のリセット制御を行うCPU232と、を備えた。CPU401は、CPU232に対してCPU401の状態を示す状態信号を継続的に供給し、CPU232は、CPU401から状態信号が供給されている間はWD−IC402に対してリセットパルスを供給してその内蔵タイマをリセットさせ、状態信号が所定時間以上入力されない場合にはリセットパルスの供給を停止して、WD−IC402にCPU401に対してリセット信号を入力させる。
【選択図】図4
Description
例えば、特許文献1には、演出制御基板や音声制御基板等の監視対象CPUからのクロック信号(状態信号)が入力されない期間が所定期間以上になると、制御信号をHIGHレベルからリセットレベルとしてのLOWレベルに固定することで(リセット信号を出力することで)CPUをリセットする機能(ウォッチドッグ機能)を有する電源基板が開示されている。
このようなウォッチドッグ機能は、電源基板と各制御基板間にとどまらず、例えば、液晶基板(画像制御基板)や液晶中継基板といった基板が備えるCPU間で行うことも可能である。
制御信号は、HIGHまたはリセットレベルのLOWに固定される信号である。制御信号に不要なノイズが乗ることで波形変化が生ずると、正常に動作しているはずのCPUがリセットしまう。この結果、遊技、演出に支障をきたし、遊技者の興趣は削がれざるを得ない。
本発明は上記の問題点を鑑みてなされたものであり、CPUに不要なリセットが発生することがなく遊技者の興趣を維持することが可能な遊技機を提供することを目的とする。
第1の形態の遊技機は、リセット対象となる第1マイクロコンピュータと、該第1マイクロコンピュータをリセットさせるリセット手段と、前記第1マイクロコンピュータのリセット制御を行う第2マイクロコンピュータと、を備え、前記第2マイクロコンピュータは、前記リセット手段に対して間欠的なパルス信号を供給し、前記リセット手段は、前記第2マイクロコンピュータから供給されるパルスの有無に応じて前記第1マイクロコンピュータをリセットする遊技機を特徴とする。
第2の形態の遊技機は、請求項1に記載の遊技機において、リセット手段は、定期的にクリアパルスを受けない限り前記第1マイクロコンピュータを強制的にリセットするウォッチドッグタイマであり、前記第2マイクロコンピュータが供給する前記パルス信号は、前記クリアパルスであることを特徴とする。
図1は、本発明の実施形態に係る遊技機の一例としてのパチンコ機の構成例を示した正面図、図2は本発明の実施形態に係る遊技機の遊技盤の正面図である。
ガラス枠310は、遊技盤2の前方(遊技者側)において遊技領域3を視認可能に覆うガラス板(図示しない)を支持している。
また、ガラス枠310には、回動操作されることにより遊技領域3に向けて遊技球を発射させる操作ハンドル311と、音声出力装置(スピーカ)312と、複数のランプを有する上下の演出用照明装置313a、313bと、押圧操作により演出態様を変更させるための演出ボタン314と、左右の演出用可動照明装置320L、320Rが設けられている。
演出用可動照明装置320L、320Rは、ガラス枠310の左上隅及び右上隅に設けられている。
演出用可動照明装置320L、320Rは、図示しない可動照明部を備えており、可動照明部を収納(閉塞)した状態から可動照明部を開放(突出)した状態に自動的に変動させることができるように構成されている。
さらに、ガラス枠310の下側には、受皿ユニット315が設けられている。受皿ユニット315には、複数の遊技球を貯留する球皿部が設けられており、この球皿部は、操作ハンドル311の方向側に遊技球が流下するように下りの傾斜を有している。そして、遊技者が操作ハンドル311を回動させると、遊技球が遊技領域3に発射されることとなる。
上記のようにして発射された遊技球がレール5a、5b間を上昇して球戻り防止片5cを超えると、遊技領域3に到達し、その後、遊技領域3内を落下する。このとき、遊技領域3に設けられた複数の釘や風車によって、遊技球は予測不能に落下することとなる。
図1、図2において、遊技領域3の中央には開口部3Aが形成されており、開口部3Aの周縁に沿って遊技球の流下に影響を与える飾り部材6が設けられている。この飾り部材6の略中央部分(開放部)であって遊技盤2の背面側には、液晶表示装置等からなる画像表示装置7が設けられている。
また、遊技領域3の中央下側の領域には、遊技球が入球可能な始動領域を構成する第1始動口13及び第2始動口14が設けられている。
第2始動口14は、第2始動口開閉扉14bを有しており、第2始動口開閉扉14bが閉状態に維持される第1の態様と、第2始動口開閉扉14bが開状態となる第2の態様とに可動制御される。従って、第2始動口14は、第1の態様にあるときには遊技球の入賞機会がなく、第2の態様にあるときには遊技球の入賞機会が増すこととなる。
飾り部材6の左右両側の領域にはゲート15が設けられ、さらに飾り部材6の右側の領域には、大入賞領域である第1大入賞口16及び第2大入賞口17が設けられている。
このため、飾り部材6右側のゲート15、第1大入賞口16及び第2大入賞口17には、操作ハンドル311を大きく回動させ、強い力で打ち出された遊技球でないと、遊技球が通過または入賞しないように構成されている。
第1大入賞口16は、遊技盤2に形成された開口部から構成されている。第1大入賞口16の下部には、遊技盤面側からガラス板側(前面側)に突出可能な第1大入賞口開閉扉16bが設けられており、この第1大入賞口開閉扉16bが遊技盤面側に突出する開放状態と、遊技盤面に埋没する閉鎖状態とに可動制御される。そして、第1大入賞口開閉扉16bが遊技盤面に突出していると、遊技球を第1大入賞口16内に導く受け皿として機能し、遊技球が第1大入賞口16に入球可能となる。第1大入賞口16には第1大入賞口検出スイッチ16aが設けられており、第1大入賞口検出スイッチ16aが遊技球の入球を検出すると、予め設定された賞球(例えば15個の遊技球)が払い出される。
さらに遊技領域3の最下部の領域には、一般入賞口18、第1始動口13、第2始動口14、第1大入賞口16及び第2大入賞口17のいずれにも入球しなかった遊技球を排出するためのアウト口19が設けられている。
一般入賞口18に遊技球が入賞すると、所定の賞球(例えば10個の遊技球)が払い出される。
上記第1特別図柄表示装置20は、第1始動口13に遊技球が入球したことを契機として行われた特別遊技抽選の結果と、特別遊技抽選の結果が大当たりの場合は大当たりのラウンド回数を報知するものである。第2特別図柄表示装置21は、第2始動口14に遊技球が入球したことを契機として行われた特別遊技抽選の結果と、特別遊技抽選の結果が大当たりの場合は大当たりのラウンド回数を報知するためのものである。
ここで、「補助図柄抽選」とは、遊技球がゲート15を通過したときに、補助図柄判定用乱数値を取得し、取得した補助図柄判定用乱数値が「当たり」に対応する乱数値であるかどうかの判定する処理をいう。
この補助図柄抽選の結果についても、ゲート15を遊技球が通過して即座に抽選結果が報知されるわけではなく、補助図柄表示装置22において補助図柄用のLEDが点滅等の変動表示を行い、所定の変動時間を経過したところで、補助図柄の抽選結果に対応する補助図柄が停止表示して、遊技者に抽選結果が報知される。
これら両保留は、夫々上限保留個数を4個に設定し、その保留個数は、第1保留表示手段である表示領域9の第1特別図柄保留表示器23と第2特別図柄保留表示器24とに表示される。
受皿ユニット315の上面には、一般的にチャンスボタンと呼ばれる演出ボタン314が配置されている。演出ボタン314の操作は、演出ボタンスイッチ(SW)314a(図3参照)が設けられており、例えば遊技中における特定のリーチ演出に際し、演出ボタン314の操作を促すガイダンスが画像表示装置7に表示されている間有効となる。
図3に示す遊技制御装置には、遊技の進行を制御する主制御基板として遊技制御基板211が設けられている。また副制御基板として、演出制御基板221、画像制御基板231、ランプ制御基板241、払出制御基板251等が設けられている。
遊技制御基板211は、CPU212、ROM213、及びRAM214等を有し、当該遊技機の主たる制御を行う。
第1特別図柄表示装置20及び第2特別図柄表示装置21は、特別図柄を変動表示させ所定時間経過後に当該変動表示を停止させることにより特別図柄が大当たりまたは小当たりに当選したか否かを表示する。また、補助図柄表示装置22は、遊技球がゲート15内のゲートSW15aを通過したときに、補助図柄を変動表示させ、所定時間経過後に当該変動表示を停止させることにより補助図柄が当たりに当選したか否かを表示する。
なお、本実施形態の遊技制御基板211は、第1特別図柄の保留球と第2特別図柄の保留球とが共に保留されている場合は、第2特別図柄の保留球を優先的に消化するように構成されている。
演出制御基板221は、CPU222、ROM223、RAM224、RTC(リアルタイムクロック)225等を有し、遊技演出全体の制御を行う。
演出制御基板221には、画像及び音声の制御を行う画像制御基板231、各種ランプ及び演出役物の制御を行うランプ制御基板241、及び演出ボタンスイッチ314aが接続されている。
またランプ制御基板241は、演出制御基板221の指示に基づいて可動役物装置などの制御も行う。このため、図1、図2には示していないが遊技盤2に演出用可動役物装置331が設けられている場合、ランプ制御基板241には演出用可動役物装置331も接続される。
また払出制御基板251には、枠用外部情報端子基板270が接続されている。
盤用外部情報端子基板260は、遊技盤の各種情報を外部に出力するための端子基板である。また枠用外部情報端子基板270は、枠の各種情報を外部に出力するための端子基板である。
図4は、本実施形態におけるリセット機構の一例を説明する図である。
図3のブロック図に示した画像制御基板231は、実際には、液晶中継基板400を介して画像表示装置(液晶モジュール)7と接続されている。
液晶中継基板400は画像制御基板231と画像表示装置7との間で画像データを中継するための基板である。
本実施形態の遊技機において、液晶中継基板400は、リセット制御対象としてのCPU401、本発明の特徴たるリセット手段としてのWD−IC(ウォッチドッグIC)402(詳しくは後述する)、制御プログラムを格納したROM403、制御プログラムやデータを展開するRAM404を備えている。
なお、図5、図6は、従来の遊技機におけるリセット機構を説明する概念図であり、図7は、従来のリセット機構が抱えていた問題を説明する概念図である。
図5に示すように、従来の遊技機では、リセット制御をされる側である液晶中継基板400が備えるCPU401(以下、被制御側CPUと記載する)は、リセット制御を行う側の画像制御基板231が備えるCPU232(以下、制御側CPUと記載する)に対し、常に状態信号としてのクロック信号(パルス)を供給している。
制御側CPU232は、被制御側CPU401からクロック信号が入力されている間は、被制御側CPU401が正常に動作しているものと判断して、被制御側CPU401のリセット端子に対しHIGHレベルの制御信号を継続して入力している(HIGH固定出力)。
LOWレベルの制御信号を入力された被制御側CPU401はリセットし、再び図5に示すように正常なパルスの状態信号を制御側CPU232に入力するようになる。
これを受けて、制御側CPU232は、再びHIGHレベル固定の制御信号を被制御側CPU401のリセット端子に入力し始める。
しかしながら、上記のように制御信号はHIGHレベルの信号とLOWレベルの信号からなる信号である。従って、ノイズの影響を受けやすく、波形が変化し易いという問題がある。
すなわち、図7に示すようにHIGHレベルの制御信号に対してノイズが乗ると信号レベルが意図せずにLOWレベルに落ちるなど波形に乱れが生じ、それによって被制御側CPU401が意図せずにリセットしてしまう不具合がある。
従来は、被制御側CPU401のリセット端子付近にノイズフィルタを設置する等の対策をとっていたが、パチンコ遊技機等の遊技機はノイズが大きいため、誤動作を完全に防ぐことは難しかった。
本実施形態に係るリセット機構は、このような問題点を解決しようとするものである。
図8、図9、図10は本実施形態に係るリセット機構を説明する概念図である。
図11は、本実施形態に係るリセット機構による効果を説明する図である。
上記と同様に、図8乃至図11では、本実施形態に係るリセット機構の一例として、画像制御基板231が液晶中継基板400のリセット制御を行う場合の例を説明する。
図8に示すように、被制御側の液晶中継基板400が備えるCPU401(被制御側CPU)は、制御側の画像制御基板231が備えるCPU232(制御側CPU)に対し、状態信号としてのクロック信号(パルス)を供給している。これは、従来の構成と同様である。
そして、このWD−IC402が画像制御基板231の制御側CPU232(第1マイクロコンピュータ)から制御信号の供給を受けるように構成した。
制御側CPU232が送出する制御信号に含まれるパルスは、すなわちWD−IC402の内蔵タイマをリセットするためのクリアパルスCPである。
実際は、クリアパルスCPは被制御側CPU401が送出する状態信号を被制御側CPU401にそのまま返す(中継する)信号であるが、WD−IC402のタイマのリセット制御に用いる信号であるため、本明細書では制御信号と別名を付して説明する
また、制御側CPU232、被制御側CPU401の間では、これらの状態信号、制御信号とは別に、状態確認コマンド、応答コマンドのやりとりを行うが、これについては下記に詳述する。
その一方で制御側CPU232は、図9に示すように、状態信号のパルスの供給が停止した場合には、WD−IC402に対する制御信号(クリアパルス)の供給を停止する(あるいはHIGHを含まないLOW固定の制御信号をWD−IC402に供給する)。
より具体的には、WD−IC402は、例えば一周期の長さが時間T(例えば2ms)のクリアパルスCPが一つ入力される度にタイマをリセットするように構成されている。
WD−IC402は、内蔵タイマによってタイマリセット後のクリアパルスが入力されるまでの期間を計時しており、所定の期間内にクリアパルスCPが入力されないと、リセット信号を被制御側CPU401のリセット端子に入力する。
この所定の期間が、WD−IC402のリセット周期である(タイマをリセットする周期ではなく、リセット信号を出力する周期)。
例えば、WD−IC402のリセット周期はクリアパルスの一周期Tと同等とし、タイマリセットからクリアパルスがその一周期分の時間入力されないと、CPUにリセット信号を入力する。
下記に説明するように、WD−IC402のリセット周期はクリアパルス一周期分に限らず、クリアパルス数周期分(例えば3周期)、あるいは、クリアパルスの周期単位ではなく他の任意の時間であってもよい。
それを受けた被制御側CPU401は制御側CPU232に対して応答コマンドを送信する。
このような制御を行う理由は以下の通りである。すなわち、被制御側CPU401のメインの処理系が正常に動作して状態信号を送出していたとしても、一部の機能、例えば他基板との処理コマンドのやりとりに用いる通信レジスタのみが機能を停止しており正常な通信が行えなくなっているような場合もありえる。
これにより、状態信号を送出していることで表面上は正常に動作しているように見えるCPUに対しても、別系統の不具合有無の判断系統を備えることで、適切にリセットを行うことが可能である。
制御側CPU232は、状態確認フラグの状態を見て、クリアパルスの供給有無を決定する。
このような状態確認コマンドの用途を鑑みると、制御側CPU232が状態確認コマンドを送信する周期はWD−IC402によるリセット周期よりも短く設定することが望ましい。
それに対し、状態確認コマンドの送信周期がWD−IC402によるリセット周期よりも短ければ、被制御側CPUの再起動完了後状態確認フラグ=02であったとしても、状態確認コマンドを送って状態確認フラグ=01とし、リセット周期到達前の次のクリアパルス周期にはクリアパルスの送出を行うことが出来るので、被制御側CPU401に不要なリセット(再起動)をさせることがない。
リセット周期がクリアパルス一周期分であれば、状態確認コマンドの送信周期をそれよりも短くし、リセット周期がクリアパルス複数周期分、あるいはそれ以外の任意の期間であれば、これらの期間よりも短い周期で状態確認コマンドを送信する。
すなわち、図11(a)に示すように、WD−IC402は、制御側CPU232から供給される周期的なクリアパルスCPを含む制御信号にノイズが乗って一時的に波形が乱れたとしても、その後、パルス波形が回復し、継続してパルスが送出されるのであれば、クリアパルスに周期Tとは異なる周期T’のパルスが数個増えたに過ぎない。
従って、WD−IC402はこの波形の乱れを無視し、通常のパルスが入力された場合と同様にタイマをリセットするのである。
その結果、被制御側CPU401のリセット端子に対するリセット信号の入力を行わないため、被制御側CPU401が(問題が発生していないのにかかわらず)無用にリセットすることはない。
このような構成としたことで、ノイズによって制御信号(クリアパルス)に不具合が発生したとしても、被制御側CPU401に無用なリセットを発生させず遊技における支障が起きないようにすることが可能である。
このようにすることで、例えばリセット動作中の被制御側CPU401に対し、再びリセット信号を入力させることが無くなるため、被制御側CPUに不要なリセットが発生しないようにすることが出来る。
なお、図12乃至図14に示す処理は、制御側CPU232によるメイン処理に対する割り込み処理として順次所定周期で実行される処理であるが、ここではメイン処理に含まれるその他の処理については説明を省略する。
図12は、画像制御基板のCPUが実行する状態確認コマンド送信処理を説明するフローチャートである。
制御側CPUである画像制御基板のCPU232(以下、制御側CPU232)は、ステップS1001において、被制御側CPUである液晶中継基板のCPU401(以下、被制御側CPU401)に対して所定周期で状態確認コマンドを送信する。
制御側CPU232は、ステップ1101において、被制御側CPU401から応答コマンドを受信した否かを判断する。
応答コマンドを受信したと判断した場合(ステップS1101でYes)、制御側CPU232は、ステップS1102において、正常応答を示す状態確認フラグ=01をRAM234にセットして今回の状態確認制御処理を終了する。
ステップS1101で応答コマンドを受信していないと判断した場合、制御側CPU232は、ステップS1103において、何らかの外的・内的要因によるコマンド送信遅れを考慮して、ステップS1101の判断から所定期間が経過したか否かを判断する。
所定期間が経過したと判断した場合(ステップS1103でYes)、制御側CPU232は、非正常応答(応答無し)を示す状態確認フラグ=02をRAM234にセットして今回の状態確認制御処理を終了する。
制御側CPUである画像制御基板のCPU232は、ステップS1201において、被制御側CPUである液晶中継基板のCPU401から状態信号を受信した否かを判断する。
状態信号を受信した(パルス有り)と判断した場合(ステップS1201でYes)、制御側CPU232はさらに、ステップS1202において、状態確認フラグが正常応答を示す01であるか否かを判断する。
状態確認フラグが01であれば(ステップS1202でYes)、CPU232は、ステップS1203においてクリアパルスを含む制御信号をWD−IC402に送出する。
ステップS1201で状態信号を受信していない(パルス無し)と判断した場合、制御側CPU232は、そのまま制御信号送信処理を終了する。
リセット手段であるWD−IC402は、ステップS1301において、画像制御基板231の制御側CPU232から制御信号(クリアパルス)を受信したか否かを判断する。
クリアパルスを受信した(パルス有り)と判断した場合(ステップS1301でYes)、WD−IC402は、ステップS1302において、内蔵タイマをリセットする。当然、この場合は、被制御側CPU401に対してリセット信号を入力することはない。
リセット周期に達している場合(ステップS1303でYes)、ステップS1304において、被制御CPU401にリセット信号を入力してリセットさせる。
リセット周期に達していなければ(ステップS1303でNo)、そのまま何もせずにリセット制御処理を終了する。
また、状態信号を送出していることで表面上は正常に動作しているように見えるCPUに対しても別系統の不具合有無の判断系統を備えることにより適切にリセットを行うことが可能である。
また、中継基板と制御基板との間に限らず、例えば演出制御基板221と画像制御基板231との間、演出制御基板221とランプ制御基板241との間といった、メイン/サブの関係を有するその他の制御基板間においても、被制御側の基板にWD−ICを備えることで、本実施形態のリセット制御を適用することが出来る。
上記した第1の実施形態では、WD−IC402は、1周期のクリアパルスごと内蔵タイマのリセットを行って、被制御側CPU401の無用なリセットを回避している。
すなわち、WD−IC402のリセット周期がパルス一周期T分の期間であることを意味する。
従って、一周期Tのパルスの期間だけLOW固定となると(制御信号が入力されない)、クリアパルスが入力されないとして、リセット信号を被制御側CPUに入力している。
ただし、被制御側CPU401に特に状態異常が発生していなくとも、何らかの理由によって被制御側CPU401による状態信号の送信、制御側CPU232による制御信号の送出に遅延が生じる場合がある。
その場合、その遅延がパルス一周期分の期間であれば、WD−IC402のタイマはリセットされず、被制御側CPU401は、それ自体に問題が発生していないにもかかわらず、強制的にリセットされてしまう。
このような事態が頻発すると遊技の進行に深刻な影響があるのは言うまでも無い。
すなわち、WD−IC402のリセット周期を、クリアパルス1周期分とした第1の実施形態とは異なり、複数パルス周期、例えばクリアパルス3周期分などとした。
これはつまり、クリアパルス1周期ごとにタイマリセットを行うものの、1周期クリアパルスが入力されないからといって直ぐにCPUをリセットするのではなく、前回のタイマリセット後、クリアパルスがその3周期分の期間受信されなかった場合に、WD−IC402は、リセット信号を被制御側CPU401に入力してリセットさせることを意味する。
このようにすることで、クリアパルスが多少遅延をしても、WD−IC402のタイマは正常にリセットされ、被制御側CPU401の無用にリセットがかからなくなるという効果が得られる。
制御フローは、第1の実施形態(図12乃至図15)と同様であり、図15のステップS1303で判断されるリセット周期の期間が異なるのみである。
ただし、WD−IC402のリセット周期をあまりに長く設定し過ぎると、実際に被制御側CPU401に不具合が生じることで状態信号が途切れ、これを受けて制御側CPU232が制御信号のパルスを停止した場合であっても、被制御側CPU401のリセットが遅れることとなるため注意が必要である。
なお、上記の実施形態では、制御側CPU232から被制御側CPU401に対して状態確認コマンドを送信し、それに対する応答コマンドによって被制御側CPU401の状態を確認していた。
それに対し、状態確認コマンドとして別途コマンドを用いることなく、その他の演出制御に用いるコマンド、例えば画像制御基板231から液晶中継基板400に送信する描画指示用のコマンドや演出制御基板221から画像制御基板231やランプ制御基板241に送信する制御コマンドを用いて被制御側CPUの状態確認を行っても良い。
その場合、図13のフローチャートに示す制御とは異なり、制御側CPUは、制御コマンドを送信後、所定時間以内に被制御側CPUから応答コマンドが帰ってきたときに状態確認フラグ01をセットし、所定時間以内に応答コマンドが帰ってこなければ、状態確認フラグ02をセットするといった処理を行う。
このように構成することで、既存周知の遊技機にも本発明の特徴を適用することが出来る。
また、本発明の遊技機は、パチンコ機のみならず、スロットマシン、その他表示装置を有する遊技機、ゲーム機一般に適用することが出来る。
第1の形態の遊技機は、リセット対象となる第1マイクロコンピュータと、該第1マイクロコンピュータをリセットさせるリセット手段と、前記第1マイクロコンピュータのリセット制御を行う第2マイクロコンピュータと、を備え、前記第2マイクロコンピュータは、前記リセット手段に対して間欠的なパルス信号を供給する供給手段と、前記第1のマイクロコンピュータから供給される第1の信号及び第2の信号の状態に応じて前記第1マイクロコンピュータをリセットさせるか否かを判定する判定手段と、を備え、前記判定手段によって前記第1マイクロコンピュータをリセットさせると判断した場合、前記供給手段による前記パルス信号の供給を停止し、前記リセット手段は、前記第2マイクロコンピュータから供給される前記パルス信号の有無に応じて前記第1マイクロコンピュータをリセットする遊技機を特徴とする。
Claims (2)
- リセット対象となる第1マイクロコンピュータと、
該第1マイクロコンピュータをリセットさせるリセット手段と、
前記第1マイクロコンピュータのリセット制御を行う第2マイクロコンピュータと、を備え、
前記第2マイクロコンピュータは、前記リセット手段に対して間欠的なパルス信号を供給し、
前記リセット手段は、前記第2マイクロコンピュータから供給されるパルスの有無に応じて前記第1マイクロコンピュータをリセットすることを特徴とする遊技機。 - 請求項1に記載の遊技機において、
リセット手段は、定期的にクリアパルスを受けない限り前記第1マイクロコンピュータを強制的にリセットするウォッチドッグタイマであり、
前記第2マイクロコンピュータが供給する前記パルス信号は、前記クリアパルスであることを特徴とする遊技機。
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2014
- 2014-05-07 JP JP2014095898A patent/JP6068388B2/ja not_active Expired - Fee Related
Patent Citations (6)
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