JP2015203831A - Display drive circuit and display driver ic - Google Patents

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JP2015203831A JP2014084360A JP2014084360A JP2015203831A JP 2015203831 A JP2015203831 A JP 2015203831A JP 2014084360 A JP2014084360 A JP 2014084360A JP 2014084360 A JP2014084360 A JP 2014084360A JP 2015203831 A JP2015203831 A JP 2015203831A
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西村 英一
Hidekazu Nishimura
英一 西村
典弘 榎本
Norihiro Enomoto
典弘 榎本
利行 引地
Toshiyuki Hikichi
利行 引地
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シナプティクス・ディスプレイ・デバイス合同会社
Synaptics Display Device Llc
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Abstract

PROBLEM TO BE SOLVED: To adjust slew rates of all source amplifiers to be uniform to each other even if the chip size of a display driver IC is increased and thereby make the luminance characteristics of a display panel within lines equal to each other.SOLUTION: A display driver IC includes: a plurality of source amplifiers; a plurality of gradation level selection circuits supplying input level to the respective source amplifiers; a gradation level generation circuit supplying gradation level to the gradation level selection circuit through a gradation line; and a bias control circuit adjusting bias current of the source amplifier. The bias control circuit adjusts the bias current of each source amplifier based on the wiring length of the gradation line to the gradation level selection circuit corresponding to the source amplifier from the gradation level generation circuit. The bias current of each source amplifier is adjusted so as to cancel a difference between gradation line level restoration times due to wiring resistance of the gradation line, and a slew rate of each source amplifier is adjusted to be uniform among all the source amplifiers.

Description

本発明は、表示駆動回路及び表示ドライバIC(Integrated Circuit)に関し、特に高精細の表示パネルに接続される表示駆動回路及び表示ドライバICに好適に利用できるものである。   The present invention relates to a display drive circuit and a display driver IC (Integrated Circuit), and can be suitably used particularly for a display drive circuit and a display driver IC connected to a high-definition display panel.
表示パネルに接続されてそのソース電極を駆動する表示ドライバICは、表示パネルの高解像度、高精細化に伴い、ソース電極の負荷が増大し、合せてソース出力チャネル数が増加している。液晶表示(LCD:Liquid Crystal Display)パネルなどの表示パネルは、複数の走査電極(ゲート電極とも呼ばれる)と複数の信号電極(ソース電極とも呼ばれる)を備え、その交点に画素容量(液晶容量)を備える。表示の解像度は画素の数であり、ライン数(ゲート電極数)と1ライン当たりの画素数(ソース電極数に対応)の積によって規定される。表示ドライバICは、表示パネルの1辺に実装されるので、ライン数(ゲート電極数)の増加に伴って、遠端の画素容量までの配線長が長くなり配線抵抗が大きくなる。また、遠端と近端の画素容量では、配線抵抗の大きさの差が大きくなる。このような背景により、表示ドライバICでは、表示パネルの高解像度、高精細化に伴って、ソース電極の負荷が増大している。   In display driver ICs that are connected to a display panel and drive the source electrode, the load on the source electrode increases with the increase in resolution and definition of the display panel, and the number of source output channels also increases. A display panel such as a liquid crystal display (LCD) panel includes a plurality of scanning electrodes (also called gate electrodes) and a plurality of signal electrodes (also called source electrodes), and a pixel capacitance (liquid crystal capacitance) at the intersection. Prepare. The display resolution is the number of pixels, and is defined by the product of the number of lines (number of gate electrodes) and the number of pixels per line (corresponding to the number of source electrodes). Since the display driver IC is mounted on one side of the display panel, as the number of lines (the number of gate electrodes) increases, the wiring length to the far-end pixel capacitance increases and the wiring resistance increases. Further, the difference in wiring resistance between the pixel capacitors at the far end and near end becomes large. Due to such a background, in the display driver IC, the load on the source electrode is increased as the display panel has higher resolution and higher definition.
特許文献1には、このような表示ドライバICのソース電極駆動回路(ソースアンプ)に好適であり、駆動能力を維持したまま消費電力を削減することが可能な容量性負荷駆動回路が開示されている。ソース電極駆動回路において、駆動対象の容量性負荷までの距離(配置)に基づいて、スルーレートが調整される。   Patent Document 1 discloses a capacitive load drive circuit that is suitable for a source electrode drive circuit (source amplifier) of such a display driver IC and can reduce power consumption while maintaining drive capability. Yes. In the source electrode drive circuit, the slew rate is adjusted based on the distance (arrangement) to the capacitive load to be driven.
特開2008−139697号公報JP 2008-139697 A
特許文献1について本発明者が検討した結果、以下のような新たな課題があることがわかった。   As a result of examination of the patent document 1 by the present inventors, it has been found that there are the following new problems.
特許文献1においては、ソース電極駆動回路(ソースアンプ)から表示パネル上の負荷容量(画素容量)までの配線抵抗については考慮されているが、表示ドライバIC内部の配線抵抗については考慮されていない。表示ドライバICでは、表示パネルのソース電極に接続される端子が配置される辺に沿って、多数のソース電極駆動回路(ソースアンプ)が配置される。ソースアンプは、供給される複数の階調電圧から画像データに基づいて1つの階調電圧を選択または複数の階調電圧から中間的な階調電圧を生成して、接続されるソース電極を駆動するアナログ電圧を出力する。このとき、チップサイズの増加に伴い、階調電圧を各ソースアンプに供給する階調線等のチップ内配線は長配線化する。長配線化が進むと階調線、電源ラインが高抵抗化し、各々の供給回路から近端側と遠端側のソースアンプで、階調線レベル復帰時間や電源ドロップからの復帰時間に差が生じることがわかった。これに伴って、階調線の供給回路から近端側に配置されるソースアンプのスルーレートと、遠端側に配置されるソースアンプのスルーレートに差が発生し、表示パネルの輝度特性にばらつきを生じさせる恐れがあることがわかった。   In Patent Document 1, the wiring resistance from the source electrode driving circuit (source amplifier) to the load capacitance (pixel capacitance) on the display panel is considered, but the wiring resistance inside the display driver IC is not considered. . In the display driver IC, a large number of source electrode drive circuits (source amplifiers) are arranged along the side where the terminals connected to the source electrodes of the display panel are arranged. The source amplifier selects one gradation voltage from a plurality of supplied gradation voltages based on image data or generates an intermediate gradation voltage from a plurality of gradation voltages, and drives the connected source electrode Output analog voltage. At this time, as the chip size increases, intra-chip wiring such as gradation lines for supplying gradation voltages to each source amplifier becomes longer. As the wiring becomes longer, the resistance of the gradation line and power supply line becomes higher, and there is a difference in the recovery time from the gradation line level and the recovery time from the power supply drop in the near-end and far-end source amplifiers from each supply circuit. I found it to happen. Along with this, there is a difference between the slew rate of the source amplifier arranged on the near-end side from the gradation line supply circuit and the slew rate of the source amplifier arranged on the far-end side, resulting in the luminance characteristics of the display panel. It has been found that there is a risk of causing variations.
本発明の目的は、表示ドライバICのチップサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることである。   An object of the present invention is to adjust the slew rate of all the source amplifiers to be equal even when the chip size of the display driver IC is increased, and to align the luminance characteristics within the line of the display panel.
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。   Means for solving such problems will be described below, but other problems and novel features will become apparent from the description of the present specification and the accompanying drawings.
一実施の形態によれば、下記の通りである。   According to one embodiment, it is as follows.
すなわち、本発明の一実施の形態は、複数のソースアンプと、それぞれに入力レベルを供給する複数の階調レベル選択回路と、階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、ソースアンプのバイアス電流を調整するバイアス制御回路とを備える表示駆動回路または表示ドライバICである。バイアス制御回路は、各ソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への階調レベル生成回路からの階調線の配線長に基づいて調整する。階調線の配線抵抗に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流が調整され、各ソースアンプのスルーレートは、全てのソースアンプで均等になるように調整される。   That is, according to an embodiment of the present invention, a plurality of source amplifiers, a plurality of gradation level selection circuits that respectively supply input levels, and a gradation level that is supplied to the gradation level selection circuit by gradation lines. A display driving circuit or a display driver IC including a tone level generation circuit and a bias control circuit that adjusts the bias current of the source amplifier. The bias control circuit adjusts the bias current of each source amplifier based on the wiring length of the gradation line from the gradation level generation circuit to the gradation level selection circuit corresponding to the source amplifier. The bias current of each source amplifier is adjusted so as to cancel the difference in the gradation line level recovery time due to the wiring resistance of the gradation line, and the slew rate of each source amplifier is made equal for all the source amplifiers. Adjusted to
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。   The effect obtained by the one embodiment will be briefly described as follows.
すなわち、表示ドライバICのチップサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。尚本願において、スルーレートについて「均等」の用語は、数学的に厳密に等しいことを意味するものではなく、表示パネルのライン内での輝度特性の差が視覚によって認識されない範囲内の偏差を含んで等しいことを意味する。また、「均等になるように調整」の用語は、均等にするような方向に調整することを意味し、結果的に均等になっていることを要件としない。   That is, even when the chip size of the display driver IC is increased, it is possible to adjust the slew rate of all the source amplifiers to be equal, and to align the luminance characteristics within the line of the display panel. In this application, the term “equal” in terms of slew rate does not mean that it is mathematically strictly equal, but includes a deviation within a range in which the difference in luminance characteristics within the line of the display panel is not visually recognized. Means equal. Further, the term “adjustment to be equal” means that adjustment is performed in a direction that makes equality, and does not require that the result is equal.
図1は、本発明に係る表示駆動回路(表示ドライバIC)が搭載される電子機器の構成例を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration example of an electronic device in which a display driving circuit (display driver IC) according to the present invention is mounted. 図2は、表示駆動回路(表示ドライバIC)の構成例を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration example of a display driving circuit (display driver IC). 図3は、表示駆動回路(表示ドライバIC)のレイアウトの一例を模式的に示す説明図である。FIG. 3 is an explanatory diagram schematically showing an example of the layout of the display drive circuit (display driver IC). 図4は、ソースアンプバイアス制御回路の構成例を示す回路図である。FIG. 4 is a circuit diagram showing a configuration example of the source amplifier bias control circuit. 図5は、ソースアンプの構成例を示す回路図である。FIG. 5 is a circuit diagram showing a configuration example of the source amplifier. 図6は、表示駆動回路(表示ドライバIC)のレイアウトの一実施の形態を模式的に示す説明図である。FIG. 6 is an explanatory diagram schematically showing an embodiment of the layout of the display drive circuit (display driver IC). 図7は、実施形態1のソースアンプブロックの構成例を示す回路図である。FIG. 7 is a circuit diagram illustrating a configuration example of the source amplifier block according to the first embodiment. 図8は、実施形態2及び実施形態3のソースアンプブロックの構成例を示す回路図である。FIG. 8 is a circuit diagram illustrating a configuration example of the source amplifier block according to the second and third embodiments. 図9は、実施形態2のソースアンプバイアス制御回路の構成例を示す回路図である。FIG. 9 is a circuit diagram illustrating a configuration example of the source amplifier bias control circuit according to the second embodiment. 図10は、実施形態3のソースアンプバイアス制御回路の構成例を示す回路図である。FIG. 10 is a circuit diagram illustrating a configuration example of the source amplifier bias control circuit according to the third embodiment. 図11は、実施形態2及び実施形態3のソースアンプブロックの配置及びソースアンプバイアス制御回路からの配線の一例を模式的に示す説明図である。FIG. 11 is an explanatory diagram schematically illustrating an example of the arrangement of the source amplifier blocks and the wiring from the source amplifier bias control circuit according to the second and third embodiments. 図12は、図11に示されるレイアウト(配置・配線)におけるバイアス電流の分布を示すグラフである。FIG. 12 is a graph showing a bias current distribution in the layout (placement / wiring) shown in FIG. 図13は、実施形態2及び実施形態3のソースアンプブロックの配置及びソースアンプバイアス制御回路からの配線の別の一例を模式的に示す説明図である。FIG. 13 is an explanatory diagram schematically illustrating another example of the arrangement of the source amplifier blocks and the wiring from the source amplifier bias control circuit according to the second and third embodiments. 図14は、図13に示されるレイアウト(配置・配線)におけるバイアス電流の分布を示すグラフである。FIG. 14 is a graph showing a bias current distribution in the layout (placement / wiring) shown in FIG. 図15は、本願の発明者が見出した課題及び本願発明の効果を説明するための説明図である。FIG. 15 is an explanatory diagram for explaining the problems found by the inventors of the present application and the effects of the present invention.
1.実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
1. First, an outline of a typical embodiment disclosed in the present application will be described. Reference numerals in the drawings referred to in parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.
〔1〕<階調線の配線長に基づいてバイアス制御されるソースアンプ>
本願において開示される代表的な実施の形態は、複数のソースアンプ(4_1〜4_n)と、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路(5_1〜5_n)と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路(13)と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路(14)とを備える、表示駆動回路(1)であって、以下のように構成される。前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する。
[1] <Source amplifier whose bias is controlled based on the wiring length of the gradation line>
A representative embodiment disclosed in the present application includes a plurality of source amplifiers (4_1 to 4_n), a plurality of gradation level selection circuits (5_1 to 5_n) for supplying input levels to the source amplifiers, A display drive circuit comprising a gradation level generation circuit (13) for supplying gradation levels to the gradation level selection circuit by means of gradation lines, and a bias control circuit (14) for adjusting bias currents of the plurality of source amplifiers. (1), which is configured as follows. The bias control circuit adjusts the bias currents of the plurality of source amplifiers based on the wiring length of the gradation line from the gradation level generation circuit to the gradation level selection circuit corresponding to the source amplifier.
これにより、表示ドライバIC(1)のチップサイズが増大したときにも、全てのソースアンプ(4_1〜4_n)のスルーレートが均等になるように調整し、表示パネル(2)のライン内での輝度特性を揃えることができる。階調レベル生成回路(13)から各ソースアンプまでの階調線の配線長(配線抵抗)に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流を制御することができ、全てのソースアンプのスルーレートが均等になるように調整することができるからである。   As a result, even when the chip size of the display driver IC (1) is increased, the slew rate of all the source amplifiers (4_1 to 4_n) is adjusted to be equal, and the line in the display panel (2) is adjusted. Brightness characteristics can be aligned. The bias current of each source amplifier is controlled so as to cancel the difference in the gradation line level recovery time caused by the wiring length (wiring resistance) of the gradation line from the gradation level generation circuit (13) to each source amplifier. This is because the slew rate of all the source amplifiers can be adjusted to be equal.
〔2〕<ブロック毎にバイアス電流を調整>
項1において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループ(L1〜L4,R1〜R4)に分けられ、前記バイアス制御回路は、前記グループ毎に、ソースアンプのバイアス電流を調整する。
[2] <Adjust bias current for each block>
In Item 1, the plurality of source amplifiers are divided into a plurality of groups (L1 to L4, R1 to R4) based on the wiring lengths of the gradation lines, and the bias control circuit includes a source for each group. Adjust the bias current of the amplifier.
これにより、バイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができる。   Thereby, the bias control circuit is simplified, and the size of the circuit added for controlling the bias of the source amplifier and the area of the added wiring can be suppressed.
〔3〕<バイアス電流供給配線をブロック間で短絡>
項2において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線は、互いに隣接するグループの境界で短絡される。
[3] <Bias current supply wiring short-circuited between blocks>
In item 2, the bias current control lines supplied from the bias control circuit to the groups of the plurality of source amplifiers are short-circuited at the boundary between adjacent groups.
これにより、隣接するブロック間でのバイアス電流の不連続が解消される。   This eliminates the discontinuity of the bias current between adjacent blocks.
〔4〕<ソースアンプのバイアス制御信号受信側で電流増幅率を調整>
項1において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる。
[4] <Adjusting current gain on the source amplifier bias control signal receiving side>
In Item 1, the bias control circuit forms a current mirror with the plurality of source amplifiers, and the current amplification factors of the current mirrors of the plurality of source amplifiers can be adjusted.
これにより、バイアス制御回路から複数のソースアンプへのバイアス制御配線の数は、従来と同様となり、本発明を実施するための増加を抑えることができる。   As a result, the number of bias control lines from the bias control circuit to the plurality of source amplifiers becomes the same as the conventional one, and an increase for carrying out the present invention can be suppressed.
〔5〕<ソースアンプのバイアス電流増幅率を調整するレジスタ>
項4において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループ(L1〜L4,R1〜R4)に分けられ、前記バイアス制御回路は、前記グループ毎に、前記カレントミラーの電流増幅率を設定可能なレジスタ(21_L1〜21_L4,21_R1〜21_R4)を有する。
[5] <Register for adjusting bias current amplification factor of source amplifier>
In Item 4, the plurality of source amplifiers are divided into a plurality of groups (L1 to L4, R1 to R4) based on the wiring length of the gradation lines, and the bias control circuit is configured to It has registers (21_L1 to 21_L4, 21_R1 to 21_R4) that can set the current amplification factor of the current mirror.
これにより、項2と同様にバイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができ、各グループのソースアンプのバイアス電流は、レジスタに設定されるディジタル値によってブロック(グループ)毎に制御される。   As a result, the bias control circuit is simplified as in the item 2, and the scale of the circuit added for controlling the bias of the source amplifier and the area of the added wiring can be suppressed, and the source of each group The bias current of the amplifier is controlled for each block (group) by a digital value set in the register.
〔6〕<ブロック毎のバイアス制御回路>
項2において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路(31_L1〜31_L4,31_R1〜31_R4)を前記グループ毎に備え、前記ソースアンプのバイアス電流は前記グループ毎に調整されることができる。
[6] <Bias control circuit for each block>
In Item 2, the bias control circuit includes a bias supply circuit (31_L1 to 31_L4, 31_R1 to 31_R4) for controlling bias currents of the plurality of source amplifiers for each group, and the bias current of the source amplifier is set for each group. Can be adjusted to.
これにより、項2と比較してバイアス制御回路から複数のソースアンプへのバイアス制御配線の数は増えるが、ソースアンプ自体は従来と同様となり、本発明を実施するためのソースアンプの回路規模の増加を抑えることができる。   As a result, the number of bias control lines from the bias control circuit to the plurality of source amplifiers is increased as compared with the item 2, but the source amplifier itself is the same as the conventional one, and the circuit scale of the source amplifier for carrying out the present invention is increased. The increase can be suppressed.
〔7〕<ブロック毎のバイアス制御回路(基準電流源を共有)>
項6において、前記バイアス制御回路は、1個の基準電流源(30)と、各グループに対応する前記バイアス供給回路(31_L1〜31_L4,31_R1〜31_R4)とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーはグループ毎に電流増幅率を調整されることができる。
[7] <Bias control circuit for each block (shared reference current source)>
In Item 6, the bias control circuit includes one reference current source (30) and the bias supply circuits (31_L1 to 31_L4, 31_R1 to 31_R4) corresponding to each group, and the bias supply circuit Each constitute a current mirror with the reference current source, and the current mirror can be adjusted in current amplification factor for each group.
これにより、簡略なバイアス制御回路が提供される。各ブロック(グループ)に対応するバイアス供給回路の電流増幅率は、例えばブロック(グループ)毎に設けられたレジスタ(22_L1〜22_L4,22_R1〜22_R4)によって設定される。   This provides a simple bias control circuit. The current amplification factor of the bias supply circuit corresponding to each block (group) is set by, for example, registers (22_L1 to 22_L4, 22_R1 to 22_R4) provided for each block (group).
〔8〕<ブロック毎のバイアス制御回路(個別の基準電流源)>
項6において、前記バイアス制御回路は、各グループに対応する前記バイアス供給回路(31_L1〜31_L4,31_R1〜31_R4)と、それぞれに対応する複数の基準電流源(30_L1〜30_L4,30_R1〜30_R4)を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源はグループ毎に電流値を調整されることができる。
[8] <Bias control circuit for each block (individual reference current source)>
In Item 6, the bias control circuit includes the bias supply circuit (31_L1 to 31_L4, 31_R1 to 31_R4) corresponding to each group and a plurality of reference current sources (30_L1 to 30_L4, 30_R1 to 30_R4) corresponding to each group. Each of the bias supply circuits forms a current mirror with the reference current source, and the reference current source can have a current value adjusted for each group.
これにより、簡略なバイアス制御回路が提供される。各ブロック(グループ)に対応するバイアス供給回路の基準電流源の電流値は、例えばブロック(グループ)毎に設けられたレジスタ(23_L1〜23_L4,23_R1〜23_R4)によって設定される。   This provides a simple bias control circuit. The current value of the reference current source of the bias supply circuit corresponding to each block (group) is set by, for example, registers (23_L1 to 23_L4, 23_R1 to 23_R4) provided for each block (group).
〔9〕<バイアス電流供給配線をブロック間で短絡>
項6、項7または項8において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線(BIP11〜14,BIN11〜14)は、互いに隣接するグループの境界で短絡される。
[9] <Bias current supply wiring short-circuited between blocks>
Item 6, Item 7 or Item 8, wherein bias current control lines (BIP11-14, BIN11-14) supplied from the bias control circuit to the groups of the plurality of source amplifiers are boundaries between adjacent groups. Is short-circuited.
これにより、項3と同様に、隣接するブロック(グループ)間でのバイアス電流の不連続が解消される。   Thereby, similarly to the item 3, the discontinuity of the bias current between the adjacent blocks (groups) is eliminated.
〔10〕<表示ドライバIC>
項1から項9のうちのいずれか1項において、前記表示駆動回路は、単一半導体基板上に形成される。
[10] <Display driver IC>
In any one of Items 1 to 9, the display driving circuit is formed on a single semiconductor substrate.
これにより、本発明の表示駆動回路を備える表示ドライバICを提供することができる。   Thereby, a display driver IC including the display driving circuit of the present invention can be provided.
〔11〕<レイアウト>
項10において、前記複数のソースアンプと前記複数の階調レベル選択回路とは、前記半導体基板の長手方向に配列され、前記階調レベル生成回路と前記バイアス制御回路は、それぞれ前記複数のソースアンプと前記複数の階調レベル選択回路と配列される前記長手方向の概ね中央に配置される。
[11] <Layout>
In item 10, the plurality of source amplifiers and the plurality of gradation level selection circuits are arranged in a longitudinal direction of the semiconductor substrate, and the gradation level generation circuit and the bias control circuit are respectively connected to the plurality of source amplifiers. And the plurality of gradation level selection circuits are arranged approximately at the center in the longitudinal direction.
これにより、階調線の配線長は、複数の階調レベル選択回路が配置される、前記長手方向(左右方向とする)の幅の約1/2に抑えることができる。前記複数のソースアンプのバイアス電流は左右対称に制御され、または、左右に非対称性がある場合には左右独立に制御されることによって、ソースアンプのスルーレートが左右対称になるように調整することができる。ここで、「中央」「左右対称」とは、数学的に厳密な「中央」「左右対称」を意味するものではなく、工業的な仕様に基づく誤差を許容する。このときの工業的仕様は、例えば、表示パネルに表示される画像の輝度が、その画像を見るユーザにとって左右の輝度差を視認することができない程度を基準として規定される。   Thereby, the wiring length of the gradation line can be suppressed to about ½ of the width in the longitudinal direction (left and right direction) where a plurality of gradation level selection circuits are arranged. The bias currents of the plurality of source amplifiers are controlled symmetrically, or when there is left-right asymmetry, they are controlled independently so that the slew rate of the source amplifiers is symmetrical. Can do. Here, “center” and “right / left symmetry” do not mean mathematically exact “center” and “left / right symmetry”, but allow errors based on industrial specifications. The industrial specification at this time is defined on the basis of, for example, the degree to which the luminance of an image displayed on the display panel cannot visually recognize the luminance difference between the left and right for the user viewing the image.
〔12〕<階調線の配線長に基づいてソースアンプのバイアス電流を制御する表示ドライバIC>
本願において開示される代表的な実施の形態は、複数のソースアンプ(4_1〜4_n)と、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路(5_1〜5_n)と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路(13)と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路(14)とを備える、表示ドライバIC(1)であって、以下のように構成される。
[12] <Display driver IC for controlling bias current of source amplifier based on wiring length of gradation line>
A representative embodiment disclosed in the present application includes a plurality of source amplifiers (4_1 to 4_n), a plurality of gradation level selection circuits (5_1 to 5_n) for supplying input levels to the source amplifiers, A display driver IC comprising a gradation level generation circuit (13) for supplying gradation levels to the gradation level selection circuit by gradation lines, and a bias control circuit (14) for adjusting bias currents of the plurality of source amplifiers. (1), which is configured as follows.
前記複数のソースアンプと前記複数の階調レベル選択回路とが長手方向に配列され、前記階調線は前記階調レベル生成回路から前記長手方向に配線され、前記複数の階調レベル生成回路は、前記階調線にそれぞれ接続される。前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する。   The plurality of source amplifiers and the plurality of gradation level selection circuits are arranged in a longitudinal direction, the gradation lines are wired in the longitudinal direction from the gradation level generation circuit, and the plurality of gradation level generation circuits are Are connected to the gradation lines. The bias control circuit adjusts the bias currents of the plurality of source amplifiers based on the wiring length of the gradation line from the gradation level generation circuit to the gradation level selection circuit corresponding to the source amplifier.
これにより、表示ドライバIC(1)のチップサイズが増大したときにも、全てのソースアンプ(4_1〜4_n)のスルーレートが均等になるように調整し、表示パネル(2)のライン内での輝度特性を揃えることができる。階調レベル生成回路(13)から各ソースアンプまでの階調線の配線長(配線抵抗)に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流を制御することができ、全てのソースアンプのスルーレートが均等になるように調整することができるからである。   As a result, even when the chip size of the display driver IC (1) is increased, the slew rate of all the source amplifiers (4_1 to 4_n) is adjusted to be equal, and the line in the display panel (2) is adjusted. Brightness characteristics can be aligned. The bias current of each source amplifier is controlled so as to cancel the difference in the gradation line level recovery time caused by the wiring length (wiring resistance) of the gradation line from the gradation level generation circuit (13) to each source amplifier. This is because the slew rate of all the source amplifiers can be adjusted to be equal.
〔13〕<ブロック毎にバイアス電流を調整>
項12において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域(L1〜L4,R1〜R4)に分けて配置され、前記バイアス制御回路は、前記領域毎にソースアンプのバイアス電流を調整する。
[13] <Adjust bias current for each block>
In Item 12, the plurality of source amplifiers and the plurality of gradation level selection circuits are divided into a plurality of regions (L1 to L4, R1 to R4), and the bias control circuit is provided for each region. Adjust the bias current.
これにより、バイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができる。   Thereby, the bias control circuit is simplified, and the size of the circuit added for controlling the bias of the source amplifier and the area of the added wiring can be suppressed.
〔14〕<バイアス電流供給配線をブロック間で短絡>
項13において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される。
[14] <Bias current supply wiring short-circuited between blocks>
In item 13, the bias current control lines supplied from the bias control circuit to the source amplifiers in the respective regions are short-circuited at the boundaries between the adjacent regions.
これにより、隣接するブロック(領域)間でのバイアス電流の不連続が解消される。   This eliminates the discontinuity of the bias current between adjacent blocks (regions).
〔15〕<ソースアンプのバイアス制御信号受信側で電流増幅率を調整>
項12において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる。
[15] <Adjusting current gain on the source amplifier bias control signal receiving side>
In Item 12, the bias control circuit forms a current mirror with the plurality of source amplifiers, and the current amplification factor of the current mirror can be adjusted for each of the plurality of source amplifiers.
これにより、バイアス制御回路から複数のソースアンプへのバイアス制御配線の数は、従来と同様となり、本発明を実施するための増加を抑えることができる。   As a result, the number of bias control lines from the bias control circuit to the plurality of source amplifiers becomes the same as the conventional one, and an increase for carrying out the present invention can be suppressed.
〔16〕<ソースアンプのバイアス電流増幅率を調整するレジスタ>
項15において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域(L1〜L4,R1〜R4)に分けて配置され、前記バイアス制御回路は、前記領域毎に前記カレントミラーの電流増幅率を設定可能なレジスタ(21_L1〜21_L4,21_R1〜21_R4)を有する。
[16] <Register for adjusting bias current amplification factor of source amplifier>
In item 15, the plurality of source amplifiers and the plurality of gradation level selection circuits are divided into a plurality of regions (L1 to L4, R1 to R4), and the bias control circuit is configured to generate the current for each region. It has registers (21_L1 to 21_L4, 21_R1 to 21_R4) that can set the current amplification factor of the mirror.
これにより、項13と同様にバイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができ、各ブロック(領域)のソースアンプのバイアス電流は、レジスタに設定されるディジタル値によってブロック(領域)毎に制御される。   As a result, the bias control circuit is simplified similarly to the item 13, and the scale of the circuit added to control the bias of the source amplifier and the area of the added wiring can be suppressed, and each block (region) is controlled. ) Source amplifier bias current is controlled for each block (area) by a digital value set in the register.
〔17〕<ブロック毎のバイアス制御回路>
項13において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路(31_L1〜31_L4,31_R1〜31_R4)を前記領域毎に備え、前記ソースアンプのバイアス電流は前記領域毎に調整されることができる。
[17] <Bias control circuit for each block>
In Item 13, the bias control circuit includes bias supply circuits (31_L1 to 31_L4, 31_R1 to 31_R4) for controlling bias currents of the plurality of source amplifiers for each region, and the bias current of the source amplifier is for each region. Can be adjusted to.
これにより、項13と比較してバイアス制御回路から複数のソースアンプへのバイアス制御配線の数は増えるが、ソースアンプ自体は従来と同様となり、本発明を実施するためのソースアンプの回路規模の増加を抑えることができる。   As a result, the number of bias control lines from the bias control circuit to the plurality of source amplifiers is increased as compared with the item 13, but the source amplifier itself is the same as the conventional one, and the circuit scale of the source amplifier for carrying out the present invention is increased. The increase can be suppressed.
〔18〕<ブロック毎のバイアス制御回路(基準電流源を共有)>
項17において、前記バイアス制御回路は、1個の基準電流源(30)と、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路(31_L1〜31_L4,31_R1〜31_R4)とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーは領域毎に電流増幅率を調整されることができる。
[18] <Bias control circuit for each block (shared reference current source)>
In Item 17, the bias control circuit includes one reference current source (30) and the bias supply circuits (31_L1 to 31_L4, 31_R1 to 31_R4) for supplying a bias current to the source amplifiers in the respective regions. The bias supply circuit forms a current mirror with the reference current source, and the current mirror can be adjusted in current amplification factor for each region.
これにより、簡略なバイアス制御回路が提供される。各ブロック(領域)に対応するバイアス供給回路の電流増幅率は、例えばブロック(領域)毎に設けられたレジスタ(22_L1〜22_L4,22_R1〜22_R4)によって設定される。   This provides a simple bias control circuit. The current amplification factor of the bias supply circuit corresponding to each block (area) is set by, for example, registers (22_L1 to 22_L4, 22_R1 to 22_R4) provided for each block (area).
〔19〕<ブロック毎のバイアス制御回路(個別の基準電流源)>
項17において、前記バイアス制御回路は、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路(31_L1〜31_L4,31_R1〜31_R4)と、それぞれに対応する複数の基準電流源(30_L1〜30_L4,30_R1〜30_R4)を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源は領域毎に電流値を調整されることができる。
[19] <Bias control circuit for each block (individual reference current source)>
In Item 17, the bias control circuit includes a bias supply circuit (31_L1 to 31_L4, 31_R1 to 31_R4) that supplies a bias current to the source amplifier in each region, and a plurality of reference current sources (30_L1 to 30_L4) corresponding thereto. 30_R1 to 30_R4), and each of the bias supply circuits forms a current mirror with the reference current source, and the current value of each of the reference current sources can be adjusted for each region.
これにより、簡略なバイアス制御回路が提供される。各ブロック(領域)に対応するバイアス供給回路の基準電流源の電流値は、例えばブロック(領域)毎に設けられたレジスタ(23_L1〜23_L4,23_R1〜23_R4)によって設定される。   This provides a simple bias control circuit. The current value of the reference current source of the bias supply circuit corresponding to each block (area) is set by, for example, registers (23_L1 to 23_L4, 23_R1 to 23_R4) provided for each block (area).
〔20〕<バイアス電流供給配線をブロック間で短絡>
項17、項18または項19において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される。
[20] <Bias current supply wiring is short-circuited between blocks>
In the item 17, the item 18 or the item 19, the control line for the bias current supplied from the bias control circuit to the source amplifier in each region is short-circuited at a boundary between adjacent regions.
これにより、項14と同様に、隣接するブロック(領域)間でのバイアス電流の不連続が解消される。   Thereby, similarly to the item 14, the discontinuity of the bias current between the adjacent blocks (regions) is eliminated.
2.実施の形態の詳細
実施の形態について更に詳述する。
2. Details of Embodiments Embodiments will be further described in detail.
〔実施形態1〕
図1は、本発明に係る表示駆動回路(表示ドライバIC)1が搭載される電子機器100の構成例を示すブロック図である。電子機器100は、本発明に係る電子機器の一例であり、例えばPDA(Personal Digital Assistant)や携帯電話機などの携帯端末の一部を構成し、表示パネル2、表示駆動回路(表示ドライバIC)1及びホストプロセッサ3を備える。電子機器100では、ホストプロセッサ3から供給される画像データが、表示駆動回路(表示ドライバIC)1によって表示パネル2に表示される。
Embodiment 1
FIG. 1 is a block diagram illustrating a configuration example of an electronic device 100 in which a display driving circuit (display driver IC) 1 according to the present invention is mounted. The electronic device 100 is an example of an electronic device according to the present invention, and constitutes a part of a portable terminal such as a PDA (Personal Digital Assistant) or a mobile phone, and includes a display panel 2, a display drive circuit (display driver IC) 1. And a host processor 3. In the electronic device 100, image data supplied from the host processor 3 is displayed on the display panel 2 by the display drive circuit (display driver IC) 1.
電子機器100は、さらにタッチパネル、タッチパネルコントローラ、タッチ検出のためのサブプロセッサなどを含んで構成されてもよい。このとき、表示駆動回路1とタッチパネルコントローラ、或いはさらにサブプロセッサやホストプロセッサ3が、単一の半導体チップ上に形成され、又は例えばマルチチップモジュールとして1個のパッケージに搭載されて1個の半導体装置として形成されてもよい。また、表示パネル2とタッチパネルは、互いに重ね合せて実装されても良く、これらが一体として製造されたインセル構成でも、個別に製造されて重ね合わされたオンセル構成でも良い。ホストプロセッサ3は画像データを生成し、表示駆動回路(表示ドライバIC)1は、ホストプロセッサ3から受け取った画像データを表示パネル2に表示するための表示制御を行う。また、ホストプロセッサ3は、接触イベント(タッチ)が発生したときの位置座標のデータをサブプロセッサから取得し、表示パネル2における位置座標のデータと表示駆動回路(表示ドライバIC)1に与えて表示させた画面との関係から、タッチパネルの操作による入力を解析するように構成されても良い。さらに、ホストプロセッサ3に、通信制御ユニット、画像処理ユニット、音声処理ユニット、及びその他アクセラレータなどが内蔵され或いは接続されることによって、電子機器100は例えば携帯端末として構成される。   Electronic device 100 may further include a touch panel, a touch panel controller, a sub processor for touch detection, and the like. At this time, the display drive circuit 1 and the touch panel controller, or further, the sub processor or the host processor 3 are formed on a single semiconductor chip, or mounted in one package as, for example, a multichip module, and thus one semiconductor device. May be formed. Further, the display panel 2 and the touch panel may be mounted so as to overlap each other, and may be an in-cell configuration in which they are manufactured as an integral unit or an on-cell configuration in which they are manufactured separately and stacked. The host processor 3 generates image data, and the display drive circuit (display driver IC) 1 performs display control for displaying the image data received from the host processor 3 on the display panel 2. Further, the host processor 3 acquires position coordinate data when a touch event (touch) occurs from the sub-processor, and provides the position coordinate data on the display panel 2 and the display drive circuit (display driver IC) 1 for display. The input by the operation of the touch panel may be analyzed based on the relationship with the displayed screen. Furthermore, the electronic device 100 is configured as, for example, a portable terminal by incorporating or connecting a communication control unit, an image processing unit, an audio processing unit, and other accelerators to the host processor 3.
表示パネル2には、横方向に形成された走査電極としてのゲート配線G1〜Gmと縦方向に形成された信号電極としてのソース配線S1〜Snとが配置され、その交点部分には表示セルが配置される。表示セルは、図中に破線で囲まれる領域に例示されるように、ゲート配線にゲート端子がソース配線にソース端子が接続されるトランスファゲートTrと、トランスファゲートTrのドレイン端子と共通電圧Vcomの間に形成された、例えば液晶などの画素容量Cによって構成される。トランスファゲートTrの構造は対称であり、上述のドレイン端子とソース端子の関係は逆でもよい。走査電極であるゲート配線G1〜Gmは、表示パネル2に形成されたゲート駆動回路15によって走査駆動される。ゲート駆動回路15を構成する回路素子は、例えば表示パネル2のガラス基板上に形成された薄膜トランジスタ(TFT:Thin Film Transistor)を使って構成される。このとき、ゲート駆動回路15はゲートインパネル(GIP:Gate In Panel)と呼ばれる。ゲート駆動回路(GIP)15を制御するための信号Gctlは、表示駆動回路(表示ドライバIC)1から供給される。例えば、ゲート駆動回路(GIP)15がシフトレジスタで構成されているとき、供給される信号Gctlには、シフト動作のためのクロックや開始フラグ、シフト方向やシフト動作をイネーブル/ディセーブルする信号などが含まれる。信号電極としてのソース配線S1〜Snには、表示駆動回路(表示ドライバIC)1から、直接またはデマルチプレクサを介して、表示されるべき輝度に対応する階調レベルの信号が印加され、走査電極によって選択されたラインの画素容量Cが並列に充電される。表示パネル2が液晶表示パネルの場合、画素容量Cに保持される電荷によって形成される電界の大きさにより、液晶の偏光の大きさが決まり、光の透過量即ちその画素の輝度が決まる。画素容量Cは次のフレームで同じラインが選択され新たな表示レベルが充電されるまで、電荷を保持して同じ輝度を表示する。画素容量Cに表示レベルに対応する電荷を転送するために、走査電極と信号電極を上述のように駆動することを、表示駆動と称し、表示駆動期間(略して表示期間と言う場合も含む)は、表示駆動が行われる期間を意味する。表示パネル2の構成は、図示された例に制限されず任意である。例えば、ゲート駆動回路15を備える代わりに、ゲート配線G1〜Gmが表示駆動回路(表示ドライバIC)1によって直接駆動される構成とすることもできる。   On the display panel 2, gate lines G1 to Gm as scan electrodes formed in the horizontal direction and source lines S1 to Sn as signal electrodes formed in the vertical direction are arranged, and display cells are arranged at the intersections. Be placed. The display cell includes a transfer gate Tr having a gate terminal connected to a gate line and a source terminal connected to a source line, a drain terminal of the transfer gate Tr, and a common voltage Vcom as illustrated in a region surrounded by a broken line in the drawing. A pixel capacitor C such as a liquid crystal formed between them is formed. The structure of the transfer gate Tr is symmetric, and the relationship between the drain terminal and the source terminal described above may be reversed. The gate lines G <b> 1 to Gm that are scan electrodes are scan-driven by a gate drive circuit 15 formed in the display panel 2. The circuit elements constituting the gate drive circuit 15 are configured by using, for example, thin film transistors (TFTs) formed on the glass substrate of the display panel 2. At this time, the gate drive circuit 15 is called a gate in panel (GIP). A signal Gctl for controlling the gate drive circuit (GIP) 15 is supplied from the display drive circuit (display driver IC) 1. For example, when the gate drive circuit (GIP) 15 is configured by a shift register, the supplied signal Gctl includes a clock for the shift operation, a start flag, a signal for enabling / disabling the shift direction and the shift operation, and the like. Is included. A signal having a gradation level corresponding to the luminance to be displayed is applied from the display drive circuit (display driver IC) 1 directly or via a demultiplexer to the source lines S1 to Sn as signal electrodes. The pixel capacitors C of the line selected by the above are charged in parallel. When the display panel 2 is a liquid crystal display panel, the magnitude of the polarization of the liquid crystal is determined by the magnitude of the electric field formed by the charge held in the pixel capacitor C, and the amount of transmitted light, that is, the luminance of the pixel is determined. The pixel capacitor C holds the charge and displays the same luminance until the same line is selected in the next frame and a new display level is charged. Driving the scanning electrode and the signal electrode as described above in order to transfer the charge corresponding to the display level to the pixel capacitor C is referred to as display driving and includes a display driving period (also referred to as a display period for short). Means a period during which display driving is performed. The configuration of the display panel 2 is not limited to the illustrated example and is arbitrary. For example, instead of providing the gate drive circuit 15, the gate lines G <b> 1 to Gm can be directly driven by the display drive circuit (display driver IC) 1.
図2は、表示駆動回路(表示ドライバIC)1の構成例を示すブロック図である。表示駆動回路1は、ホストインターフェース9と、制御部8と、フレームメモリ7と、ラインラッチ6と、ソースアンプブロック40と、ソースアンプバイアス制御回路14と、階調レベル生成回路13と、ゲート制御信号駆動回路12と、電源回路11とを含んで構成される。   FIG. 2 is a block diagram illustrating a configuration example of the display drive circuit (display driver IC) 1. The display driving circuit 1 includes a host interface 9, a control unit 8, a frame memory 7, a line latch 6, a source amplifier block 40, a source amplifier bias control circuit 14, a gradation level generation circuit 13, and gate control. The signal drive circuit 12 and the power supply circuit 11 are included.
表示駆動回路1は、ホストインターフェース9を介してホストプロセッサ3と接続され、制御コマンドを受信し、各種パラメータを送受信し、さらに表示パネル2に表示すべき画像データを高速に受信し、垂直同期信号(Vsync)及び水平同期信号(Hsync)などのタイミング情報も合わせて受信する。ホストインターフェース9は、例えば表示デバイスの標準的な通信インターフェースの1つである、MIPI−DSI(Mobile Industry Processor Interface Display Serial Interface)に準拠するインターフェースであってもよい。制御部8は、ホストプロセッサ3から受信した制御コマンドやパラメータを保持するコマンドレジスタ(不図示)とパラメータレジスタ(不図示)を備え、それに基づいて各回路の動作、例えばゲート制御信号駆動回路12からゲート駆動回路15の制御信号Gctlを出力させる動作、を制御する。制御部8は、ホストインターフェース9を介してホストプロセッサ3から受信する画像データを、フレームメモリ7に書き込む。フレームメモリ7は、例えばSRAM(Static Random Access Memory)で構成される。フレームメモリ7から1ライン分の画像データがラインラッチ6に読み出され、ラインラッチ6は1ライン分の画像データを並列にソースアンプブロック40に供給する。ソースアンプブロック40は、ソース配線S1〜Snを駆動するためのソースアンプ4_1〜4_nと、それぞれのソースアンプに階調レベルを入力する階調レベル選択回路5_1〜5_nとを含んで構成される。階調レベル選択回路5_1〜5_nには、階調レベル生成回路13から、多階調のアナログ階調電圧が供給されている。階調レベル選択回路5_1〜5_nは、それぞれ、供給される多階調のアナログ階調電圧の中からラインラッチ6から入力される画像データに対応する、1つの階調レベルを選択し、または、複数の階調レベルを選択してそれらから中間の階調レベルを生成して、接続されるソースアンプ4_1〜4_nに供給する。ソースアンプ4_1〜4_nは、図2に例示されるように、演算増幅器で構成されるボルテージフォロワアンプであり、供給される階調レベルを電流増幅して、接続される表示パネル2の信号電極であるソース配線S1〜Snを駆動する。ソースアンプ4_1〜4_nには、ソースアンプバイアス制御回路14からバイアス電圧が供給されている。   The display driving circuit 1 is connected to the host processor 3 via the host interface 9, receives control commands, transmits / receives various parameters, receives image data to be displayed on the display panel 2 at a high speed, and generates vertical synchronization signals. Timing information such as (Vsync) and horizontal synchronization signal (Hsync) is also received. The host interface 9 may be an interface compliant with MIPI-DSI (Mobile Industry Processor Interface Display Serial Interface), which is one of standard communication interfaces of display devices, for example. The control unit 8 includes a command register (not shown) for holding control commands and parameters received from the host processor 3 and a parameter register (not shown). Based on the command register, the operation of each circuit, for example, from the gate control signal drive circuit 12 is performed. The operation of outputting the control signal Gctl of the gate drive circuit 15 is controlled. The control unit 8 writes image data received from the host processor 3 via the host interface 9 in the frame memory 7. The frame memory 7 is composed of, for example, an SRAM (Static Random Access Memory). Image data for one line is read from the frame memory 7 to the line latch 6, and the line latch 6 supplies the image data for one line to the source amplifier block 40 in parallel. The source amplifier block 40 includes source amplifiers 4_1 to 4_n for driving the source lines S1 to Sn and gradation level selection circuits 5_1 to 5_n for inputting gradation levels to the respective source amplifiers. The gradation level selection circuits 5_1 to 5_n are supplied with multi-gradation analog gradation voltages from the gradation level generation circuit 13. Each of the gradation level selection circuits 5_1 to 5_n selects one gradation level corresponding to the image data input from the line latch 6 from the supplied multi-gradation analog gradation voltages, or A plurality of gradation levels are selected, intermediate gradation levels are generated therefrom, and supplied to the connected source amplifiers 4_1 to 4_n. As illustrated in FIG. 2, the source amplifiers 4_1 to 4_n are voltage follower amplifiers configured by operational amplifiers. The source amplifiers 4_1 to 4_n are signal electrodes of the connected display panel 2 by amplifying a supplied gradation level. A certain source wiring S1 to Sn is driven. A bias voltage is supplied from the source amplifier bias control circuit 14 to the source amplifiers 4_1 to 4_n.
電源回路11は、昇圧回路、降圧回路、安定化回路(レギュレータ)などを含んで構成され、外部から供給される電源VDD/VSSから、表示駆動回路(表示ドライバIC)1内の各回路で使用される内部電源を生成し供給する。内部電源は、図2には明示されない電源アンプによって低インピーダンスとされる。   The power supply circuit 11 includes a step-up circuit, a step-down circuit, a stabilization circuit (regulator), and the like, and is used in each circuit in the display drive circuit (display driver IC) 1 from the power supply VDD / VSS supplied from the outside. Generate and supply internal power. The internal power supply is brought to a low impedance by a power amplifier not explicitly shown in FIG.
上述の表示駆動回路(表示ドライバIC)1は、フレームメモリ7を内蔵する構成例について説明したが、フレームメモリを内蔵しない構成も採用し得る。フレームメモリ7を内蔵する構成例では、表示する画像が静止画の場合に、1フレームの静止画をフレームメモリ7に保持し、繰り返し読み出して表示することにより、静止画が表示される期間のホストプロセッサ3からの画像データの転送を省略することができる。一方、フレームメモリを内蔵しない構成ではチップ面積が小さくて済み、コストが低減される。   The above-described display drive circuit (display driver IC) 1 has been described with respect to the configuration example in which the frame memory 7 is incorporated. However, a configuration in which the frame memory is not incorporated may be employed. In the configuration example in which the frame memory 7 is built in, when the image to be displayed is a still image, the still image of one frame is held in the frame memory 7 and repeatedly read and displayed, thereby displaying the host during the period in which the still image is displayed. Transfer of image data from the processor 3 can be omitted. On the other hand, a configuration without a built-in frame memory requires a small chip area and reduces costs.
図3は、表示駆動回路(表示ドライバIC)1のレイアウトの一例を模式的に示す説明図である。表示駆動回路(表示ドライバIC)1は、図示は省略されているが、表示パネル2のソース配線S1〜Snを駆動する端子(パッド)を備えるので、その端子が配列される方向、図3では横方向(これを長辺方向と呼ぶ)に長いチップとなる。ソースアンプブロック40は、例えば左右に分けて配置され、その中央部分にソースアンプバイアス制御回路14が配置される。階調レベル生成回路13も同様に概ね中央に配置され、左右に階調線が配線される。図示は省略されているが、階調線からは、ソースアンプブロック40に含まれる階調レベル選択回路5_1〜5_nに対してさらに配線される。また、ソースアンプ4_1〜4_nに電源を供給する電源アンプも、ソースアンプバイアス制御回路14に近い位置に配置される。階調レベル生成回路13、ソースアンプバイアス制御回路14、及び電源アンプを、長辺方向の中央に配置して、階調線、バイアス配線、及び電源配線を、それぞれ左右に配線することにより、長辺方向のどちらかの一端に配置した場合と比較して、配線長を概ね1/2に低減することができる。   FIG. 3 is an explanatory diagram schematically showing an example of the layout of the display drive circuit (display driver IC) 1. Although not shown, the display drive circuit (display driver IC) 1 includes terminals (pads) for driving the source wirings S1 to Sn of the display panel 2, and therefore, in the direction in which the terminals are arranged, in FIG. The chip is long in the lateral direction (this is called the long side direction). The source amplifier block 40 is arranged, for example, divided into left and right, and the source amplifier bias control circuit 14 is arranged at the center thereof. Similarly, the gradation level generation circuit 13 is also arranged approximately at the center, and gradation lines are wired on the left and right. Although not shown, the gradation lines are further wired to the gradation level selection circuits 5_1 to 5_n included in the source amplifier block 40. A power amplifier that supplies power to the source amplifiers 4_1 to 4_n is also disposed near the source amplifier bias control circuit 14. The gradation level generation circuit 13, the source amplifier bias control circuit 14, and the power supply amplifier are arranged in the center in the long side direction, and the gradation line, the bias wiring, and the power supply wiring are wired to the left and right, respectively. Compared with the case where the wiring is arranged at one end in the side direction, the wiring length can be reduced to approximately ½.
図4は、ソースアンプバイアス制御回路14の構成例を示す回路図である。ソースアンプバイアス制御回路14は、基準電流源30とバイアス供給回路31によって構成される。基準電流源30は電流源300とNチャネルMOSFET(MN0)によって構成され、バイアス供給回路31は、2個のNチャネルMOSFET、MN9とMN10と、2個のPチャネルMOSFET、MP9とMP10とによって構成される。MN0とMN9によってカレントミラーが構成され、MN9のサイズを可変とすることにより、電流源300によって規定される電流値が、MN0とMN9のサイズ(相互コンダクタンス)の比にしたがって増幅されて、バイアス供給回路31に供給される。バイアス供給回路31もまた、MP9とMP10とによってカレントミラーが構成され、後述のソースアンプ4の差動段等に対して、バイアス線BIP1とBIN1によりPチャネル側とNチャネル側のバイアス電圧をそれぞれ供給する。   FIG. 4 is a circuit diagram showing a configuration example of the source amplifier bias control circuit 14. The source amplifier bias control circuit 14 includes a reference current source 30 and a bias supply circuit 31. The reference current source 30 is composed of a current source 300 and an N-channel MOSFET (MN0), and the bias supply circuit 31 is composed of two N-channel MOSFETs, MN9 and MN10, and two P-channel MOSFETs, MP9 and MP10. Is done. A current mirror is configured by MN0 and MN9, and by making the size of MN9 variable, the current value defined by the current source 300 is amplified in accordance with the ratio of the sizes (transconductance) of MN0 and MN9 to supply a bias. This is supplied to the circuit 31. The bias supply circuit 31 also has a current mirror composed of MP9 and MP10, and bias voltages on the P channel side and the N channel side are respectively applied to the differential stage of the source amplifier 4 and the like to be described later by bias lines BIP1 and BIN1. Supply.
図5は、ソースアンプ4の構成例を示す回路図である。ソースアンプ4は、差動段と中間段と出力段からなる演算増幅器であり、出力Voutが差動入力の一方にフィードバックされて、ボルテージフォロワアンプが構成されている。差動段は、3個のPチャネルMOSFET、MP1〜MP3と、3個のNチャネルMOSFET、MN1〜MN3とによって構成される。MP1とMN1にはバイアス線BIP1とBIN1がそれぞれ接続され、ソースアンプバイアス制御回路14のMP9とNN10との間でカレントミラーを構成して、ソースアンプ4にバイアス電流を与えるテール電流源として機能する。一方の差動入力であるMP2とMN2のゲート端子にはVoutからのフィードバックが接続され、他方の差動入力であるMP3とMN3のゲート端子には、Vinが入力される。中間段は、4個のPチャネルMOSFET、MP4〜MP7と、4個のNチャネルMOSFET、MN4〜MN7とによって構成される。MP4とMP6とMN6とMN4で構成されるレールと、MP5とMP7とMN7とMN5で構成されるレールとの2本のレールが、同じ電流値の電流を流すように構成され、差動段への2つの入力VinとVoutの差に従って、差動段から入力される電流と、差動段に引き抜かれる電流とによって、差動電圧が生成され出力段へ出力される。MP6とMN6、MP7とMN7は、それぞれゲート端子への入力が図示を省略されているが、これらのゲート端子は例えば一定電圧に固定され、MP6とMN6、MP7とMN7がそれぞれ負荷抵抗として機能するように構成されている。出力段は、1個のPチャネルMOSFET、MP8と、1個のNチャネルMOSFET、MN8と、それぞれのドレイン端子とゲート端子の間に接続されたフィードバック容量CpとCnとによって構成される。中間段から入力される差動電圧を電流増幅して、Voutを出力する。   FIG. 5 is a circuit diagram illustrating a configuration example of the source amplifier 4. The source amplifier 4 is an operational amplifier including a differential stage, an intermediate stage, and an output stage, and an output Vout is fed back to one of the differential inputs to constitute a voltage follower amplifier. The differential stage is composed of three P-channel MOSFETs, MP1 to MP3, and three N-channel MOSFETs, MN1 to MN3. Bias lines BIP1 and BIN1 are connected to MP1 and MN1, respectively, and a current mirror is formed between MP9 and NN10 of the source amplifier bias control circuit 14, and functions as a tail current source for supplying a bias current to the source amplifier 4. . Feedback from Vout is connected to the gate terminals of MP2 and MN2, which are one differential input, and Vin is input to the gate terminals of MP3 and MN3, which are the other differential inputs. The intermediate stage is composed of four P-channel MOSFETs, MP4 to MP7, and four N-channel MOSFETs, MN4 to MN7. The two rails, MP4, MP6, MN6, and MN4, and MP5, MP7, MN7, and MN5, are configured to flow currents of the same current value to the differential stage. According to the difference between the two inputs Vin and Vout, a differential voltage is generated and output to the output stage by the current input from the differential stage and the current drawn to the differential stage. MP6 and MN6 and MP7 and MN7 are not shown in the input to the gate terminals, but these gate terminals are fixed at a constant voltage, for example, and MP6 and MN6 and MP7 and MN7 function as load resistors, respectively. It is configured as follows. The output stage includes one P-channel MOSFET, MP8, one N-channel MOSFET, MN8, and feedback capacitors Cp and Cn connected between the respective drain terminals and gate terminals. The differential voltage input from the intermediate stage is current-amplified and Vout is output.
図6は、表示駆動回路(表示ドライバIC)1のレイアウトの一実施の形態を模式的に示す説明図である。図3に示されるレイアウトと同様であるが、ソースアンプブロック40が、左右でそれぞれ4つのブロック(領域)L1〜L4とR1〜R4に分けられている。分割数は任意であるが、各ブロック(領域)は、階調線、バイアス配線、及び電源配線の配線長に基づいて分割されている。ソースアンプバイアス制御回路14が、ブロック(領域)毎にソースアンプ4のバイアス電流を調整することができるように構成される。ブロック(領域)毎のソースアンプ4のバイアス電流は、階調レベル生成回路13から各ソースアンプまでの階調線の配線長(配線抵抗)に起因する階調線レベル復帰時間の差を相殺するように制御され、全てのソースアンプのスルーレートが均等になるように調整される。電源配線の配線長(配線抵抗)に起因して、ソースアンプのスルーレートに差が生じる場合は、この差が相殺されるように、ブロック(領域)毎のソースアンプ4のバイアス電流が制御される。ソースアンプのバイアス電流に代えて、他の方法によってスルーレートが均等になるように調整してもよい。   FIG. 6 is an explanatory view schematically showing an embodiment of the layout of the display drive circuit (display driver IC) 1. Although the layout is the same as that shown in FIG. 3, the source amplifier block 40 is divided into four blocks (areas) L1 to L4 and R1 to R4 on the left and right sides. Although the number of divisions is arbitrary, each block (region) is divided based on the wiring length of the gradation line, the bias wiring, and the power supply wiring. The source amplifier bias control circuit 14 is configured to be able to adjust the bias current of the source amplifier 4 for each block (region). The bias current of the source amplifier 4 for each block (area) cancels the difference in the gradation line level return time caused by the wiring length (wiring resistance) of the gradation line from the gradation level generation circuit 13 to each source amplifier. The slew rate of all source amplifiers is adjusted to be equal. When a difference occurs in the slew rate of the source amplifier due to the wiring length (wiring resistance) of the power supply wiring, the bias current of the source amplifier 4 for each block (region) is controlled so that this difference is canceled out. The Instead of the bias current of the source amplifier, the slew rate may be adjusted to be equal by another method.
これにより、表示駆動回路(表示ドライバIC)1のチップサイズが増大したときにも、全てのソースアンプ4_1〜4_nのスルーレートが均等になるように調整し、表示パネル2のライン内での輝度特性を揃えることができる。   As a result, even when the chip size of the display driver circuit (display driver IC) 1 increases, the slew rate of all the source amplifiers 4_1 to 4_n is adjusted to be uniform, and the luminance within the line of the display panel 2 is adjusted. The characteristics can be aligned.
図15は、本願の発明者が見出した課題及び本願発明の効果を説明するための説明図である。横軸は時刻であり、縦軸方向には上から順に、データ、階調線、ソースアンプ4の電源ライン、入力及び出力の波形が、模式的に示される。データはラインラッチ6から階調レベル選択回路5に供給されるディジタル信号である。階調線は、階調レベル生成回路13から、各階調レベル選択回路5に供給されるアナログの階調レベル信号であり、階調レベル選択回路5によって非選択状態から選択状態に変化する1本の階調線の電圧レベルが示される。階調線は、本来はその電圧が一定に保たれているが、時刻t1でデータが変化するのに伴って、階調レベル選択回路5によって非選択状態から選択状態に変化すると負荷が変動するため、一時的にその電圧が低下する。負荷は容量性であり、階調線の配線抵抗の大きさに依存して、電圧低下の大きさと復帰までの時間が変化する。階調レベル生成回路13の近端では、配線抵抗は最小であるので電圧低下と復帰時間は最小となるが、遠端では配線抵抗が最大であるので電圧低下と復帰時間も最大となる。ソースアンプ4の電源ラインについても同様である。電源電圧は、本来一定の値に保たれているが、データの変化に伴ってソースアンプ4が動作するために、過渡的に動作電流が大きくなり、一時的に電源電圧が低下する。電源の電圧低下の大きさと復帰までの時間は、電源線の配線抵抗の大きさに依存する。ソースアンプ4に電源を供給する電源アンプの近端では、配線抵抗は最小であるので電圧低下と復帰時間は最小となるが、遠端では配線抵抗が最大であるので電圧低下と復帰時間も最大となる。ソースアンプ4の入力は階調線の一時的な電圧低下の影響を受け、ソースアンプ4の出力は電源ラインの一時的な電圧低下の影響もさらに受けて、スルーレートにばらつきが発生する。階調レベル生成回路13と電源アンプの近端ではスルーレートは最大であり、遠端では最小となる。これに伴って、セットリング時間は近端では短く遠端では長くなるため、遠端においてはセットリング時間の要求仕様t2を満たせなくなる恐れが発生する。   FIG. 15 is an explanatory diagram for explaining the problems found by the inventors of the present application and the effects of the present invention. The horizontal axis represents time, and in the vertical axis direction, data, gradation lines, power lines of the source amplifier 4, input and output waveforms are schematically shown in order from the top. The data is a digital signal supplied from the line latch 6 to the gradation level selection circuit 5. A gradation line is an analog gradation level signal supplied from the gradation level generation circuit 13 to each gradation level selection circuit 5, and one line that changes from the non-selected state to the selected state by the gradation level selection circuit 5. The voltage levels of the gradation lines are shown. The voltage of the gradation line is originally kept constant, but the load fluctuates when the gradation level selection circuit 5 changes from the non-selected state to the selected state as the data changes at time t1. Therefore, the voltage temporarily decreases. The load is capacitive, and the magnitude of the voltage drop and the time to return vary depending on the magnitude of the wiring resistance of the gradation line. At the near end of the gradation level generation circuit 13, the wiring resistance is minimum and thus the voltage drop and the recovery time are minimum. However, at the far end, the wiring resistance is maximum and the voltage drop and the recovery time are also maximum. The same applies to the power supply line of the source amplifier 4. Although the power supply voltage is originally maintained at a constant value, since the source amplifier 4 operates as data changes, the operating current increases transiently and the power supply voltage temporarily decreases. The magnitude of the power supply voltage drop and the recovery time depend on the wiring resistance of the power supply line. At the near end of the power amplifier that supplies power to the source amplifier 4, the wiring resistance is minimum, so the voltage drop and recovery time are minimum. At the far end, the wiring resistance is maximum, so the voltage drop and recovery time are also maximum. It becomes. The input of the source amplifier 4 is affected by the temporary voltage drop of the gradation line, and the output of the source amplifier 4 is further affected by the temporary voltage drop of the power supply line, resulting in variations in the slew rate. The slew rate is maximum at the near end of the gradation level generation circuit 13 and the power amplifier, and is minimum at the far end. Along with this, the settling time is short at the near end and long at the far end, so that there is a possibility that the required specification t2 of the settling time cannot be satisfied at the far end.
これに対して本願発明では、近端側のバイアス電流を小さくし遠端側のバイアス電流を大きくすることによって、すべてのソースアンプ4_1〜4_nでのスルーレートを概ね均等にするような方向で調整することができる。これにより、表示駆動回路(表示ドライバIC)1の長手方向のサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。また、近端側でのソースアンプの消費電力を低減することができ、遠端側ではセットリング時間についての仕様を満足するために十分なマージンを確保することができる。   On the other hand, in the present invention, the bias current on the near end side is decreased and the bias current on the far end side is increased, so that the slew rates of all the source amplifiers 4_1 to 4_n are adjusted in a substantially uniform direction. can do. As a result, even when the size of the display drive circuit (display driver IC) 1 in the longitudinal direction increases, the slew rate of all the source amplifiers is adjusted to be uniform, and the luminance characteristics within the line of the display panel are adjusted. Can be aligned. In addition, the power consumption of the source amplifier on the near end side can be reduced, and a sufficient margin can be secured on the far end side to satisfy the specifications for the settling time.
ここで、図6に示される実施の形態では、ソースアンプブロック40が左右それぞれ4個のブロック(領域)L1〜L4とR1〜R4に分割され、ブロック(領域)毎のソースアンプ4のバイアス電流が制御される。分割されたブロック(領域)単位での制御であるため、そのブロック(領域)に含まれる複数のソースアンプ4の間ではスルーレートを調整し、均一化することができない。しかしながら、上記の通り、表示パネルのライン内での輝度特性を揃えることができていれば十分であり、全てのソースアンプのスルーレートは均等になる方向に調整されれば良く、結果的に均等になっている必要はない。分割数を多くすることにより、より正確に(より偏差の少ない)均等に近付けることができる一方、そのための回路やレイアウト上のオーバーヘッドは大きくなり、所謂トレードオフの関係にある。本願において、スルーレートについて「均等」及び「均一」の用語は、厳密に等しいことを意味するものではなく、上述のトレードオフを考慮した範囲内の偏差を含んで等しいことを意味する。   Here, in the embodiment shown in FIG. 6, the source amplifier block 40 is divided into four blocks (regions) L1 to L4 and R1 to R4 on the left and right sides, and the bias current of the source amplifier 4 for each block (region). Is controlled. Since the control is performed in units of divided blocks (areas), the slew rate cannot be adjusted and uniformized among the plurality of source amplifiers 4 included in the block (area). However, as described above, it is sufficient if the luminance characteristics within the lines of the display panel can be made uniform, and it is sufficient that the slew rates of all the source amplifiers are adjusted to be equal, and as a result, equal There is no need to be. By increasing the number of divisions, it is possible to achieve a more accurate (with less deviation) equality, while the overhead for the circuit and layout for that purpose becomes large, which is a so-called trade-off relationship. In this application, the terms “equal” and “uniform” with respect to slew rate do not mean exactly equal, but mean equal, including deviations within a range that takes into account the trade-offs described above.
ソースアンプのスルーレートを調整する方法として、回路定数を変更する方法と動作条件を変更する方法がある。本願では動作条件を変更する方法の一つとして、バイアスを調整する方法について、以下に詳しく説明する。バイアスを調整する方法に代えて、回路定数を変更する方法や、他の動作条件を変更する方法を採用してもよい。   As a method of adjusting the slew rate of the source amplifier, there are a method of changing circuit constants and a method of changing operating conditions. In the present application, as one of the methods for changing the operating condition, a method for adjusting the bias will be described in detail below. Instead of the method of adjusting the bias, a method of changing circuit constants or a method of changing other operating conditions may be employed.
図7は、実施形態1のソースアンプブロック40の構成例を示す回路図である。ソースアンプブロック40の右側の4ブロック(領域)R1〜R4のみが示され、各ブロック(領域)に対応してバイアス電流調整用のレジスタ21_R1〜21_R4が設けられている。図示を省略された左側の4ブロック(領域)L1〜L4には、それぞれに対応してレジスタ21_L1〜21_L4が設けられている。レジスタ21_R1〜21_R4と21_L1〜21_L4は、必ずしもソースアンプブロック40内に設けられる必要はなく、他の回路ブロック、例えば制御部8に設けられてもよい。各ブロック(領域)には複数のソースアンプ4が含まれるが、紙面の制約のため、図7には、ブロック(領域)R1に含まれる2個のソースアンプの差動段のみが示され、中間段と出力段、及び他のソースアンプは省略されている。   FIG. 7 is a circuit diagram illustrating a configuration example of the source amplifier block 40 according to the first embodiment. Only four blocks (regions) R1 to R4 on the right side of the source amplifier block 40 are shown, and bias current adjusting registers 21_R1 to 21_R4 are provided corresponding to the respective blocks (regions). Registers 21_L1 to 21_L4 are provided corresponding to the left four blocks (areas) L1 to L4 (not shown). The registers 21_R1 to 21_R4 and 21_L1 to 21_L4 are not necessarily provided in the source amplifier block 40, and may be provided in another circuit block, for example, the control unit 8. Each block (area) includes a plurality of source amplifiers 4, but due to space limitations, FIG. 7 shows only the differential stages of the two source amplifiers included in the block (area) R1, The intermediate stage, the output stage, and other source amplifiers are omitted.
図7に示されるソースアンプ4は、図5に示されるソースアンプと比較して、差動段におけるテール電流源として機能する、図5のMP1とMN1に代わって、6個のPチャネルMOSFET、MP1aとMP1bとMP1cとMP1saとMP1sbとMP1scと、6個のNチャネルMOSFET、MN1aとMN1bとMN1cとMN1saとMN1sbとMN1scとが設けられている。中間段と出力段の構成は図5と同様である。MP1aとMP1bとMP1cにはBIP1が入力されており、ソースアンプバイアス制御回路14(図4参照)のMP9とのカレントミラーを構成し、それぞれのサイズWpa/Lpa、Wpb/Lpb、Wpc/Lpcに応じて、MP9に流れる電流に比例する電流値の電流源として機能する。WpaとLpaはそれぞれMP1aのゲート幅とゲート長であり、サイズとして「Wpa/Lpa」の表記は、MP1aの相互コンダクタンスgmがWpa/Lpaに比例することから慣用される表記であり、本願明細書で引用する他の図面も含め、他のMOSFETについても同様である。   Compared with the source amplifier shown in FIG. 5, the source amplifier 4 shown in FIG. 7 functions as a tail current source in the differential stage, and replaces MP1 and MN1 in FIG. MP1a, MP1b, MP1c, MP1sa, MP1sb and MP1sc, six N-channel MOSFETs, MN1a, MN1b, MN1c, MN1sa, MN1sb and MN1sc are provided. The configurations of the intermediate stage and the output stage are the same as those in FIG. BIP1 is input to MP1a, MP1b, and MP1c, and constitutes a current mirror with MP9 of the source amplifier bias control circuit 14 (see FIG. 4), and the respective sizes Wpa / Lpa, Wpb / Lpb, and Wpc / Lpc are set. Accordingly, it functions as a current source having a current value proportional to the current flowing through MP9. Wpa and Lpa are the gate width and gate length of MP1a, respectively. As the size, the expression “Wpa / Lpa” is a notation that is commonly used because the mutual conductance gm of MP1a is proportional to Wpa / Lpa. The same applies to other MOSFETs including other drawings cited in (1).
MP1saとMP1sbとMP1scは、それぞれMP1aとMP1bとMP1cに接続され、スイッチとして機能する。電流源として機能するMP1aとMP1bとMP1cのうちのどれが、MP2とMP3に接続されるかが、R1用レジスタ21_R1から供給される制御信号によって制御される。R1用レジスタ21_R1から供給される制御信号をbpa、bpb、bpcとし、それぞれがアサートされるとき値「1」をとり、ネゲートされるとき値「0」をとるとすると、ソースアンプ4のPチャネル側のバイアス電流は、ソースアンプバイアス制御回路14のMP9に流れる電流に対して、以下の比例定数によって規定される。   MP1sa, MP1sb, and MP1sc are connected to MP1a, MP1b, and MP1c, respectively, and function as switches. Which of MP1a, MP1b, and MP1c that functions as a current source is connected to MP2 and MP3 is controlled by a control signal supplied from the R1 register 21_R1. Assuming that the control signals supplied from the R1 register 21_R1 are bpa, bpb, and bpc, and take the value “1” when asserted and the value “0” when negated, the P channel of the source amplifier 4 The bias current on the side is defined by the following proportionality constant with respect to the current flowing through the MP9 of the source amplifier bias control circuit 14.
bpa×Wpa/Lpa+bpb×Wpb/Lpb+bpc×Wpc/Lpc
Nチャネル側についても、6個のNチャネルMOSFET、MN1aとMN1bとMN1cとMN1saとMN1sbとMN1scの機能は、上述のPチャネル側と同様であり、ソースアンプ4のNチャネル側のバイアス電流は、ソースアンプバイアス制御回路14のMN10に流れる電流に対して、以下の比例定数によって規定される。
bpa × Wpa / Lpa + bpb × Wpb / Lpb + bpc × Wpc / Lpc
Also on the N channel side, the functions of the six N channel MOSFETs, MN1a, MN1b, MN1c, MN1sa, MN1sb, and MN1sc are the same as those of the above P channel side, and the bias current on the N channel side of the source amplifier 4 is The current flowing in MN10 of the source amplifier bias control circuit 14 is defined by the following proportionality constant.
bna×Wna/Lna+bnb×Wnb/Lnb+bnc×Wnc/Lnc
ソースアンプブロック40を構成する8ブロック(領域)R1〜R4とL1〜L4に含まれるソースアンプ4は、ソースアンプバイアス制御回路14から供給されるBIP1とBIN1は全てのブロックに共通に供給されるが、それぞれのブロック(領域)に対応するレジスタ21_R1〜21_R4と21_L1〜21_L4に設定される値により、ブロック(領域)毎に独立にバイアス電流が調整される。図7に示される例では、PチャネルとNチャネルが各3ビットの制御値によって調整され、8階調から全てのスイッチがオフされる場合を除く残り7階調で、バイアス電流が制御される。これにより、ソースアンプバイアス制御回路14を図4に示される回路から変更する必要はなく、また、BIP1とBIN1の配線の本数を増やすことなく、ソースアンプ4のバイアス電流をブロック(領域)毎に独立に制御することができる。尚、バイアス電流の制御値を3ビットとしたのは、一例に過ぎず、ビット数は任意に変更することができる。
bna × Wna / Lna + bnb × Wnb / Lnb + bnc × Wnc / Lnc
In the source amplifiers 4 included in the eight blocks (areas) R1 to R4 and L1 to L4 constituting the source amplifier block 40, BIP1 and BIN1 supplied from the source amplifier bias control circuit 14 are commonly supplied to all blocks. However, the bias current is independently adjusted for each block (area) by the values set in the registers 21_R1 to 21_R4 and 21_L1 to 21_L4 corresponding to the respective blocks (areas). In the example shown in FIG. 7, the P channel and the N channel are adjusted by the control value of 3 bits each, and the bias current is controlled in the remaining 7 gradations except when all switches are turned off from 8 gradations. . Thereby, it is not necessary to change the source amplifier bias control circuit 14 from the circuit shown in FIG. 4, and the bias current of the source amplifier 4 is changed for each block (region) without increasing the number of wirings of BIP1 and BIN1. It can be controlled independently. Note that the control value of the bias current is 3 bits is merely an example, and the number of bits can be arbitrarily changed.
〔実施形態2〕
図8は、実施形態2及び実施形態3のソースアンプブロック40の構成例を示す回路図である。図7と同様に、ソースアンプブロック40の右側の4ブロック(領域)R1〜R4のみが示され、ブロック(領域)R1の1個のソースアンプ4の差動段のみが示され、中間段と出力段、及び他のソースアンプは省略されている。図7のソースアンプブロック40ではバイアス線BIP1とBIN1がそれぞれすべてのソースアンプに共通に接続されるが、本実施形態2である図8のソースアンプブロック40では、それぞれのブロック(領域)R1〜R4に対応して、それぞれ独立のバイアス線BIP11〜BIP14とBIN11〜BIN14が接続されている。個々のソースアンプ4は、図5に示されるソースアンプ4と同じ回路構成である。
[Embodiment 2]
FIG. 8 is a circuit diagram illustrating a configuration example of the source amplifier block 40 according to the second and third embodiments. As in FIG. 7, only the four blocks (regions) R1 to R4 on the right side of the source amplifier block 40 are shown, only the differential stage of one source amplifier 4 in the block (region) R1 is shown, The output stage and other source amplifiers are omitted. In the source amplifier block 40 of FIG. 7, the bias lines BIP1 and BIN1 are commonly connected to all the source amplifiers. However, in the source amplifier block 40 of FIG. Corresponding to R4, independent bias lines BIP11 to BIP14 and BIN11 to BIN14 are connected. Each source amplifier 4 has the same circuit configuration as that of the source amplifier 4 shown in FIG.
図9は、実施形態2のソースアンプバイアス制御回路14の構成例を示す回路図である。図4に示されるソースアンプバイアス制御回路14とは異なり、1個の基準電流源30と各ブロック(領域)R1〜R4にそれぞれ対応する、バイアス供給回路31_R1〜31_R4とレジスタ22_R1〜22_R4によって構成される。ブロック(領域)L1〜L4に対応するバイアス供給回路31_L1〜31_L4とレジスタ22_L1〜22_L4は、図示が省略されている。各バイアス供給回路31_R1〜31_R4は同じ回路で構成され、代表して31_R1のみが図示される。バイアス供給回路31_R1は、図4に示されるバイアス供給回路31のMN9に代えて、6個のNチャネルMOSFET、MN9aとMN9bとMN9cとMN9saとMN9sbとMN9scとが設けられている。MN9aとMN9bとMN9cのゲート端子には基準電流源30のMN0のドレイン端子とゲート端子からの配線が接続されて、MN0とのカレントミラーが構成され、MN9aとMN9bとMN9cは、それぞれのサイズWna/Lna、Wnb/Lnb、Wnc/Lncに応じて、MP9に流れる電流に比例する電流値の電流源として機能する。MN9saとMN9sbとMN9scは、それぞれMN9aとMN9bとMN9cに接続され、スイッチとして機能する。電流源として機能するMN9aとMN9bとMN9cのうちのどれが、MP9に接続されるかが、R1用レジスタ22_R1から供給される制御信号によって制御される。R1用レジスタ22_R1から供給される制御信号をbna、bnb、bncとし、それぞれがアサートされるとき値「1」をとり、ネゲートされるとき値「0」をとるとすると、BIP11によって規定されるソースアンプ4のバイアス電流は、基準電流源30のMN0に流れる電流に対して、以下の比例定数によって規定される。   FIG. 9 is a circuit diagram illustrating a configuration example of the source amplifier bias control circuit 14 according to the second embodiment. Unlike the source amplifier bias control circuit 14 shown in FIG. 4, it is constituted by one reference current source 30 and bias supply circuits 31_R1 to 31_R4 and registers 22_R1 to 22_R4 respectively corresponding to the blocks (regions) R1 to R4. The The bias supply circuits 31_L1 to 31_L4 and the registers 22_L1 to 22_L4 corresponding to the blocks (areas) L1 to L4 are not illustrated. Each of the bias supply circuits 31_R1 to 31_R4 is configured by the same circuit, and only 31_R1 is illustrated as a representative. The bias supply circuit 31_R1 includes six N-channel MOSFETs, MN9a, MN9b, MN9c, MN9sa, MN9sb, and MN9sc, instead of the MN9 of the bias supply circuit 31 shown in FIG. The gate terminals of MN9a, MN9b, and MN9c are connected to the wiring from the drain terminal and the gate terminal of MN0 of the reference current source 30 to form a current mirror with MN0. MN9a, MN9b, and MN9c have their respective sizes Wna. / Lna, Wnb / Lnb, and Wnc / Lnc function as a current source having a current value proportional to the current flowing through MP9. MN9sa, MN9sb, and MN9sc are connected to MN9a, MN9b, and MN9c, respectively, and function as switches. Which of the MN9a, MN9b, and MN9c that functions as a current source is connected to the MP9 is controlled by a control signal supplied from the R1 register 22_R1. If the control signal supplied from the R1 register 22_R1 is bna, bnb, bnc, and takes the value “1” when asserted and takes the value “0” when negated, the source defined by the BIP11 The bias current of the amplifier 4 is defined by the following proportionality constant with respect to the current flowing through MN0 of the reference current source 30.
bna×Wna/Lna+bnb×Wnb/Lnb+bnc×Wnc/Lnc
MP10とMN10に流れる電流もこれがミラーされているので、BIN11によって規定されるソースアンプ4のバイアス電流も同様である。ソースアンプ4のバイアス電流は、3ビットの制御値によって調整され、8階調から全てのスイッチがオフされる場合を除く残り7階調で制御される。
bna × Wna / Lna + bnb × Wnb / Lnb + bnc × Wnc / Lnc
Since the current flowing through MP10 and MN10 is also mirrored, the bias current of the source amplifier 4 defined by BIN11 is the same. The bias current of the source amplifier 4 is adjusted by a 3-bit control value, and is controlled with the remaining 7 gradations except when all switches are turned off from 8 gradations.
ブロック(領域)R1〜R4のそれぞれに対応して、レジスタ22_R1〜22_R4とバイアス供給回路31_R1〜31_R4と、バイアス線BIP11〜BIP14とBIN11〜BIN14が設けられているので、ブロック(領域)R1〜R4のソースアンプ4のバイアス電流は、ブロック(領域)毎にそれぞれ独立に制御することができる。   Since the registers 22_R1 to 22_R4, the bias supply circuits 31_R1 to 31_R4, and the bias lines BIP11 to BIP14 and BIN11 to BIN14 are provided corresponding to the blocks (areas) R1 to R4, the blocks (areas) R1 to R4 are provided. The bias current of the source amplifier 4 can be controlled independently for each block (region).
これにより、本実施形態2によっても、ソースアンプブロック40において、階調レベル生成回路13から近端側のブロック(領域)のソースアンプ4のバイアス電流を小さくし遠端側のバイアス電流を大きくすることによって、すべてのソースアンプ4_1〜4_nでのスルーレートを概ね均等にするように調整することができる。したがって、表示駆動回路(表示ドライバIC)1の長手方向のサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。   Thereby, also in the second embodiment, in the source amplifier block 40, the bias current of the source amplifier 4 in the block (region) on the near end side from the gradation level generation circuit 13 is reduced and the bias current on the far end side is increased. As a result, the slew rates of all the source amplifiers 4_1 to 4_n can be adjusted to be approximately equal. Therefore, even when the size of the display drive circuit (display driver IC) 1 in the longitudinal direction increases, the slew rate of all the source amplifiers is adjusted to be uniform, and the luminance characteristics in the lines of the display panel are made uniform. be able to.
図7を引用して説明した実施形態1では、全てのソースアンプ4_1〜4_nにトランジスタを追加したが、本実施形態では、バイアス線の配線数は増えるものの、ソースアンプ4には素子を追加する必要はなく、全体として追加するトランジスタの数を少なく抑えることができる。   In the first embodiment described with reference to FIG. 7, transistors are added to all the source amplifiers 4_1 to 4_n. However, in this embodiment, although the number of bias lines is increased, elements are added to the source amplifier 4. It is not necessary, and the number of transistors added as a whole can be reduced.
なお、レジスタ22_R1〜22_R4とレジスタ22_L1〜22_L4(不図示)は、ソースアンプバイアス制御回路14内に設けられても良いし、他の回路ブロック、例えば制御部8に設けられてもよい。また、レジスタ22_R1〜22_R4に格納される制御値を3ビットとして説明したのは一例に過ぎず、ビット数は任意に変更することができる。   The registers 22_R1 to 22_R4 and the registers 22_L1 to 22_L4 (not shown) may be provided in the source amplifier bias control circuit 14, or may be provided in another circuit block, for example, the control unit 8. In addition, the control values stored in the registers 22_R1 to 22_R4 are described as 3 bits only as an example, and the number of bits can be arbitrarily changed.
図11は、実施形態2のソースアンプブロック40の右側の各ブロック(領域)R1〜R4の配置及びソースアンプバイアス制御回路14からのバイアス線BIN11〜BIN14の配線の一例を模式的に示す説明図である。Pチャネル側のバイアス線BIP11〜BIP14の配線は、図示されるバイアス線BIN11〜BIN14の配線と同様であるが、図示は省略されている。ソースアンプブロック40の左側の各ブロック(領域)L1〜L4についても図示される右側と同様であるが、図示は省略されている。抵抗R111〜R114,R122〜R124,R133〜R134,R144は、バイアス線BIN11〜BIN14の配線抵抗を模式的に示している。実際は分布定数であるが、集中定数の抵抗として示される。抵抗R111〜R114の値は、ブロック(領域)R1の長手方向の幅に相当する配線長によって決まる同じ値となる。抵抗RR122〜R124,R133〜R134,R144の値も同様に、ブロック(領域)R2,R3,R4の長手方向の幅に相当する配線長によってそれぞれ決まる同じ値となる。BIN11〜BIN14の配線抵抗は、それぞれ、R111のみ、R112+R122、R113+R123+R133、R114+R124+R134+R144となる。配線抵抗は、近端程小さく遠端ほど大きい。   FIG. 11 is an explanatory diagram schematically illustrating an example of the arrangement of the blocks (regions) R1 to R4 on the right side of the source amplifier block 40 and the wiring of the bias lines BIN11 to BIN14 from the source amplifier bias control circuit 14 according to the second embodiment. It is. The wiring of the bias lines BIP11 to BIP14 on the P channel side is the same as the wiring of the bias lines BIN11 to BIN14 shown in the drawing, but is not shown. The blocks (regions) L1 to L4 on the left side of the source amplifier block 40 are the same as those shown on the right side, but are not shown. Resistors R111 to R114, R122 to R124, R133 to R134, and R144 schematically indicate wiring resistances of the bias lines BIN11 to BIN14. Although it is actually a distributed constant, it is shown as a lumped constant resistance. The values of the resistors R111 to R114 are the same values determined by the wiring length corresponding to the width in the longitudinal direction of the block (region) R1. Similarly, the values of the resistors RR122 to R124, R133 to R134, and R144 have the same value determined by the wiring length corresponding to the width in the longitudinal direction of the blocks (regions) R2, R3, and R4. The wiring resistances of BIN11 to BIN14 are R111 only, R112 + R122, R113 + R123 + R133, and R114 + R124 + R134 + R144, respectively. The wiring resistance is smaller at the near end and larger at the far end.
図12は、図11に示されるレイアウト(配置・配線)におけるバイアス電流の分布を示すグラフである。横軸はソースアンプバイアス制御回路14からの距離であり、縦軸にはソースアンプ4のバイアス電流の値が、模式的に示される。バイアス電流が全てのソースアンプ4_1〜4_nについて同じ値である場合には、階調レベル生成回路13に近いブロック(領域)R1から順に遠いブロック(領域)R4に向かって、ソースアンプ4のスルーレートは低下する。これを相殺して概ね均等のスルーレートにするために、バイアス電流は、近いブロック(領域)R1から順に遠いブロック(領域)R4に向かって大きくなるように設定される。   FIG. 12 is a graph showing a bias current distribution in the layout (placement / wiring) shown in FIG. The horizontal axis represents the distance from the source amplifier bias control circuit 14, and the vertical axis schematically shows the value of the bias current of the source amplifier 4. When the bias current has the same value for all the source amplifiers 4_1 to 4_n, the slew rate of the source amplifier 4 is gradually increased from the block (area) R1 closer to the gradation level generation circuit 13 toward the block (area) R4 that is sequentially farther away. Will decline. In order to offset this and obtain a substantially uniform slew rate, the bias current is set so as to increase from the closest block (region) R1 toward the farther block (region) R4.
これにより、すべてのソースアンプ4_1〜4_nでのスルーレートを概ね均等にするような方向で調整することができる。   As a result, the slew rates of all the source amplifiers 4_1 to 4_n can be adjusted in a direction that is substantially uniform.
図13は、実施形態2のソースアンプブロック40の右側の各ブロック(領域)R1〜R4の配置及びソースアンプバイアス制御回路14からのバイアス線BIN11〜BIN14の配線の別の一例を模式的に示す説明図である。左側の各ブロック(領域)L1〜L4とバイアス線BIP11〜BIP14の配線が省略されている点などは、図11と同様である。バイアス線BIN12がBIN11とブロック(領域)R1とR2の境界付近で互いに接続され、バイアス線BIN13がBIN11とブロック(領域)R2とR3の境界付近で互いに接続され、バイアス線BIN14がBIN11とブロック(領域)R3とR4の境界付近で互いに接続されている点が、図11と異なる。   FIG. 13 schematically shows another example of the arrangement of the blocks (regions) R1 to R4 on the right side of the source amplifier block 40 and the wiring of the bias lines BIN11 to BIN14 from the source amplifier bias control circuit 14 in the second embodiment. It is explanatory drawing. The left blocks (areas) L1 to L4 and the bias lines BIP11 to BIP14 are omitted in the same manner as in FIG. Bias line BIN12 is connected to BIN11 near the boundary between blocks (regions) R1 and R2, bias line BIN13 is connected to each other near the boundary between BIN11 and blocks (region) R2 and R3, and bias line BIN14 is connected to BIN11 and block (region). Region) It is different from FIG. 11 in that it is connected to each other in the vicinity of the boundary between R3 and R4.
図14は、図13に示されるレイアウト(配置・配線)におけるバイアス電流の分布を示すグラフである。図12と同様に、横軸はソースアンプバイアス制御回路14からの距離であり、縦軸にはソースアンプ4のバイアス電流の値が、模式的に示される。ソースアンプ4のスルーレートが近端から遠端に向かって低下するのを相殺して概ね均等にするために、バイアス電流は、近いブロック(領域)R1から順に遠いブロック(領域)R4に向かって大きくなるように設定される。各ブロック(領域)R1〜R4に設定されるバイアス電流は、ブロック(領域)毎に設定されるため、図12に示されるように、同じブロック内では同じ値を取り、階段状となり、ブロック(領域)の境界で不連続となる。しかし図13に示されるように、ブロック(領域)の境界付近でバイアス線を短絡することにより、実際にソースアンプ4に流れるバイアス電流は、ブロック(領域)の境界でも連続とすることができる。   FIG. 14 is a graph showing a bias current distribution in the layout (placement / wiring) shown in FIG. As in FIG. 12, the horizontal axis represents the distance from the source amplifier bias control circuit 14, and the vertical axis schematically represents the value of the bias current of the source amplifier 4. In order to cancel out the decrease in the slew rate of the source amplifier 4 from the near end to the far end and to make it almost equal, the bias current is directed from the near block (region) R1 to the far block (region) R4 in order. Set to be larger. Since the bias current set in each block (region) R1 to R4 is set for each block (region), as shown in FIG. 12, it takes the same value in the same block and becomes stepped. It becomes discontinuous at the boundary of (region). However, as shown in FIG. 13, by short-circuiting the bias line in the vicinity of the block (region) boundary, the bias current that actually flows through the source amplifier 4 can be continuous even at the block (region) boundary.
これにより、ブロック(領域)の境界において、ソースアンプ4のスルーレートが不連続に変化することがないようにすることができる。ブロック(領域)の境界に対応して表示パネル2のライン内で隣接する画素においてソースアンプ4のスルーレートの不連続に起因して、輝度特性に不連続が生じる恐れがあるが、これを防止することができる。   Thereby, it is possible to prevent the slew rate of the source amplifier 4 from changing discontinuously at the block (region) boundary. There is a risk of discontinuity in luminance characteristics due to discontinuity of the slew rate of the source amplifier 4 in adjacent pixels in the line of the display panel 2 corresponding to the block (area) boundary, but this is prevented. can do.
〔実施形態3〕
図10は、実施形態3のソースアンプバイアス制御回路14の構成例を示す回路図である。図9に示されるソースアンプバイアス制御回路14とは異なり、基準電流源30_R1〜30_R4とバイアス供給回路31_R1〜31_R4から成り、ブロック(領域)R1〜R4に対応する4個のソースアンプバイアス制御回路14_R1〜14_R4と、レジスタ23_R1〜23_R4とによって構成される。ブロック(領域)L1〜L4に対応するソースアンプバイアス制御回路14_L1〜14_L4とレジスタ23_L1〜23_L4は、図示が省略されている。4個のソースアンプバイアス制御回路14_R1〜14_R4は同じ回路で構成され、代表して14_R1のみが図示される。基準電流源30_R1には、図4に示され基準電流源30の電流源300に代えて、3個の電流源300a、300b、300cと、3個のPチャネルMOSFET、MP0saとMP0sbとMP0scとが設けられている。3個のPチャネルMOSFET、MP0saとMP0sbとMP0scはスイッチとして機能し、オンすることによって選択された電流源300a、300b、300cの合計の電流値が、基準電流源30_R1によってバイアス供給回路31_R1に供給される電流の基準値となり、この基準値によってブロック(領域)R1のソースアンプ4のバイアス電流の値が規定される。換言すれば、レジスタ23_R1に格納される値によって、3個のPチャネルMOSFET、MP0saとMP0sbとMP0scがオン/オフ制御され、ブロック(領域)R1のソースアンプ4のバイアス電流の値が調整される。
[Embodiment 3]
FIG. 10 is a circuit diagram illustrating a configuration example of the source amplifier bias control circuit 14 according to the third embodiment. Unlike the source amplifier bias control circuit 14 shown in FIG. 9, four source amplifier bias control circuits 14_R1 each composed of reference current sources 30_R1 to 30_R4 and bias supply circuits 31_R1 to 31_R4 and corresponding to the blocks (regions) R1 to R4. To 14_R4 and registers 23_R1 to 23_R4. The source amplifier bias control circuits 14_L1 to 14_L4 and the registers 23_L1 to 23_L4 corresponding to the blocks (areas) L1 to L4 are not shown. The four source amplifier bias control circuits 14_R1 to 14_R4 are composed of the same circuit, and only 14_R1 is shown as a representative. The reference current source 30_R1 includes three current sources 300a, 300b, and 300c, three P-channel MOSFETs, MP0sa, MP0sb, and MP0sc, instead of the current source 300 of the reference current source 30 shown in FIG. Is provided. The three P-channel MOSFETs, MP0sa, MP0sb, and MP0sc function as switches, and the total current value of the current sources 300a, 300b, and 300c selected by being turned on is supplied to the bias supply circuit 31_R1 by the reference current source 30_R1 The value of the bias current of the source amplifier 4 in the block (region) R1 is defined by this reference value. In other words, the three P-channel MOSFETs, MP0sa, MP0sb, and MP0sc are on / off controlled by the value stored in the register 23_R1, and the bias current value of the source amplifier 4 in the block (region) R1 is adjusted. .
これにより、本実施形態3に示されるソースアンプバイアス制御回路14を用いても、ソースアンプブロック40において、階調レベル生成回路13から近端側のブロック(領域)のソースアンプ4のバイアス電流を小さくし遠端側のバイアス電流を大きくすることによって、すべてのソースアンプ4_1〜4_nでのスルーレートを概ね均等にするような方向で調整することができる。したがって、表示駆動回路(表示ドライバIC)1の長手方向のサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。   As a result, even when the source amplifier bias control circuit 14 shown in the third embodiment is used, the bias current of the source amplifier 4 in the block (region) on the near end side from the gradation level generation circuit 13 in the source amplifier block 40 is changed. By reducing the bias current on the far end side and increasing the bias current, the slew rates of all the source amplifiers 4_1 to 4_n can be adjusted in a direction that is substantially uniform. Therefore, even when the size of the display drive circuit (display driver IC) 1 in the longitudinal direction increases, the slew rate of all the source amplifiers is adjusted to be uniform, and the luminance characteristics in the lines of the display panel are made uniform. be able to.
尚、レジスタ23_R1〜23_R4に格納される制御値を3ビットとして説明したのは一例に過ぎず、ビット数は任意に変更することができる。   The control values stored in the registers 23_R1 to 23_R4 are described as three bits only as an example, and the number of bits can be arbitrarily changed.
また、本実施形態3においても、図11に示されるように、ソースアンプブロック40の各ブロック(領域)を配置し、ソースアンプバイアス制御回路14からバイアス線BIN11〜BIN14とBIP11〜BIP14を配線することができる。この場合、各ソースアンプにおけるバイアス電流は、図12に示されるのと同様の分布となる。ソースアンプバイアス制御回路14からバイアス線BIN11〜BIN14とBIP11〜BIP14を図13に示されるように変更した場合には、各ソースアンプにおけるバイアス電流は、図14に示されるのと同様の分布となり、実施形態2において説明したのと同様の作用効果を得ることができる。   Also in the third embodiment, as shown in FIG. 11, each block (region) of the source amplifier block 40 is arranged, and the bias lines BIN11 to BIN14 and BIP11 to BIP14 are wired from the source amplifier bias control circuit 14. be able to. In this case, the bias current in each source amplifier has a distribution similar to that shown in FIG. When the bias lines BIN11 to BIN14 and BIP11 to BIP14 are changed as shown in FIG. 13 from the source amplifier bias control circuit 14, the bias current in each source amplifier has a distribution similar to that shown in FIG. The same effects as those described in the second embodiment can be obtained.
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.
例えば、ソースアンプのスルーレートを均等にする方法として、バイアス電流を制御する方法について説明したが、ソースアンプの回路定数をスイッチで制御する方法や、アナログ信号によって調整する方法に変更してもよい。また、ソースアンプを構成する演算増幅器は他の回路方式の演算増幅器、例えばテール電流源をPチャネルかNチャネルの一方にのみ備えるもの等に変更することも可能である。   For example, the method for controlling the bias current has been described as a method for equalizing the slew rate of the source amplifier. However, the method may be changed to a method for controlling the circuit constants of the source amplifier with a switch or a method for adjusting with an analog signal. . The operational amplifier constituting the source amplifier can be changed to an operational amplifier of another circuit system, for example, a tail current source provided only in one of the P channel and the N channel.
1 表示駆動回路(表示ドライバIC)
2 表示パネル
3 ホストプロセッサ
4 ソースアンプ
5 階調レベル選択回路
40 ソースアンプブロック
6 ラインラッチ
7 フレームメモリ
8 制御部
9 ホストインターフェース
11 電源回路
12 ゲート制御信号駆動回路
13 階調レベル生成回路
14ソースアンプバイアス制御回路
15 ゲートインパネル(GIP)
21、22、23 レジスタ
30 基準電流源
300 電流源
31 バイアス供給回路
100 電子機器
MN0〜MN10,MN1a〜MN1c,MN9a〜MN9c NチャネルMOSFET
MN1sa〜MN1sc,MN9sa〜MN9sc NチャネルMOSFET(スイッチMOS)
MP1〜MP10,MP1a〜MP1c PチャネルMOSFET
MP0sa〜MP0sc,MP1sa〜MP1sc PチャネルMOSFET(スイッチMOS)
Tr トランスファゲート
C 画素容量
Cn,Cp フィードバック容量
R111〜R144 配線抵抗
R1〜R4,L1〜L4 ソースアンプブロックの各ブロック(領域)
1. Display drive circuit (display driver IC)
2 Display Panel 3 Host Processor 4 Source Amplifier 5 Gradation Level Selection Circuit 40 Source Amplifier Block 6 Line Latch 7 Frame Memory 8 Control Unit 9 Host Interface 11 Power Supply Circuit 12 Gate Control Signal Drive Circuit 13 Gradation Level Generation Circuit 14 Source Amplifier Bias Control circuit 15 Gate-in panel (GIP)
21, 22, 23 Register 30 Reference current source 300 Current source 31 Bias supply circuit 100 Electronic equipment MN0 to MN10, MN1a to MN1c, MN9a to MN9c N-channel MOSFET
MN1sa to MN1sc, MN9sa to MN9sc N-channel MOSFET (switch MOS)
MP1-MP10, MP1a-MP1c P-channel MOSFET
MP0sa to MP0sc, MP1sa to MP1sc P-channel MOSFET (switch MOS)
Tr transfer gate C pixel capacitance Cn, Cp feedback capacitance R111 to R144 Wiring resistance R1 to R4, L1 to L4 Each block (area) of the source amplifier block

Claims (20)

  1. 複数のソースアンプと、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路とを備え、
    前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する、表示駆動回路。
    A plurality of source amplifiers, a plurality of gradation level selection circuits for supplying an input level to each of the source amplifiers, a gradation level generation circuit for supplying gradation levels to the gradation level selection circuit by a gradation line, A bias control circuit for adjusting a bias current of the plurality of source amplifiers,
    The bias control circuit adjusts bias currents of the plurality of source amplifiers based on a wiring length of a gradation line from the gradation level generation circuit to a gradation level selection circuit corresponding to the source amplifier. Driving circuit.
  2. 請求項1において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループに分けられ、前記バイアス制御回路は、前記グループ毎に、ソースアンプのバイアス電流を調整する、表示駆動回路。   The plurality of source amplifiers according to claim 1, wherein the plurality of source amplifiers are divided into a plurality of groups based on a wiring length of the gradation line, and the bias control circuit adjusts a bias current of the source amplifier for each of the groups. Display drive circuit.
  3. 請求項2において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線は、互いに隣接するグループの境界で短絡される、表示駆動回路。   3. The display drive circuit according to claim 2, wherein control lines for bias current supplied from the bias control circuit to the groups of the plurality of source amplifiers are short-circuited at the boundary between adjacent groups.
  4. 請求項1において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる、表示駆動回路。   The display according to claim 1, wherein the bias control circuit forms a current mirror with the plurality of source amplifiers, and the plurality of source amplifiers can each adjust a current amplification factor of the current mirror. Driving circuit.
  5. 請求項4において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループに分けられ、前記バイアス制御回路は、前記グループ毎に、前記カレントミラーの電流増幅率を設定可能なレジスタを有する、表示駆動回路。   5. The plurality of source amplifiers according to claim 4, wherein the plurality of source amplifiers are divided into a plurality of groups based on a wiring length of the gradation line, and the bias control circuit sets a current amplification factor of the current mirror for each group. A display driver circuit having a possible register.
  6. 請求項2において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路を前記グループ毎に備え、前記ソースアンプのバイアス電流は前記グループ毎に調整されることができる、表示駆動回路。   The bias control circuit according to claim 2, wherein the bias control circuit includes a bias supply circuit that controls a bias current of the plurality of source amplifiers for each group, and the bias current of the source amplifier can be adjusted for each group. Display drive circuit.
  7. 請求項6において、前記バイアス制御回路は、1個の基準電流源と、各グループに対応する前記バイアス供給回路とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーはグループ毎に電流増幅率を調整されることができる、表示駆動回路。   7. The bias control circuit according to claim 6, wherein the bias control circuit includes one reference current source and the bias supply circuit corresponding to each group, and each of the bias supply circuits is connected to the reference current source. A display driving circuit which constitutes a current mirror, and the current mirror can be adjusted in current amplification factor for each group.
  8. 請求項6において、前記バイアス制御回路は、各グループに対応する前記バイアス供給回路と、それぞれに対応する複数の基準電流源を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源はグループ毎に電流値を調整されることができる、表示駆動回路。   7. The bias control circuit according to claim 6, wherein the bias control circuit includes the bias supply circuit corresponding to each group and a plurality of reference current sources corresponding to each group, and each of the bias supply circuits is connected to the reference current source. A display drive circuit that forms a current mirror between the reference current sources, and a current value of each of the reference current sources can be adjusted for each group.
  9. 請求項6において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線は、互いに隣接するグループの境界で短絡される、表示駆動回路。   7. The display drive circuit according to claim 6, wherein a control line for bias current supplied from the bias control circuit to each group of the plurality of source amplifiers is short-circuited at a boundary between adjacent groups.
  10. 請求項1において、単一半導体基板上に形成された、表示駆動回路。   The display drive circuit according to claim 1, formed on a single semiconductor substrate.
  11. 請求項10において、前記複数のソースアンプと前記複数の階調レベル選択回路とは、前記半導体基板の長手方向に配列され、前記階調レベル生成回路と前記バイアス制御回路は、それぞれ前記複数のソースアンプと前記複数の階調レベル選択回路と配列される前記長手方向の概ね中央に配置される、表示駆動回路。   11. The plurality of source amplifiers and the plurality of gradation level selection circuits are arranged in a longitudinal direction of the semiconductor substrate, and the gradation level generation circuit and the bias control circuit are respectively connected to the plurality of sources. A display driving circuit arranged at an approximate center in the longitudinal direction in which an amplifier and the plurality of gradation level selection circuits are arranged.
  12. 複数のソースアンプと、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路とを備え、
    前記複数のソースアンプと前記複数の階調レベル選択回路とが長手方向に配列され、前記階調線は前記階調レベル生成回路から前記長手方向に配線され、前記複数の階調レベル生成回路は、前記階調線にそれぞれ接続され、
    前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する、表示ドライバIC。
    A plurality of source amplifiers, a plurality of gradation level selection circuits for supplying an input level to each of the source amplifiers, a gradation level generation circuit for supplying gradation levels to the gradation level selection circuit by a gradation line, A bias control circuit for adjusting a bias current of the plurality of source amplifiers,
    The plurality of source amplifiers and the plurality of gradation level selection circuits are arranged in a longitudinal direction, the gradation lines are wired in the longitudinal direction from the gradation level generation circuit, and the plurality of gradation level generation circuits are , Connected to the gradation lines,
    The bias control circuit adjusts bias currents of the plurality of source amplifiers based on a wiring length of a gradation line from the gradation level generation circuit to a gradation level selection circuit corresponding to the source amplifier. Driver IC.
  13. 請求項12において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域に分けて配置され、前記バイアス制御回路は、前記領域毎にソースアンプのバイアス電流を調整する、表示ドライバIC。   13. The display according to claim 12, wherein the plurality of source amplifiers and the plurality of gradation level selection circuits are arranged in a plurality of regions, and the bias control circuit adjusts a bias current of the source amplifier for each of the regions. Driver IC.
  14. 請求項13において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される、表示ドライバIC。   14. The display driver IC according to claim 13, wherein a control line for bias current supplied from the bias control circuit to the source amplifier in each region is short-circuited at a boundary between adjacent regions.
  15. 請求項12において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる、表示ドライバIC。   13. The display according to claim 12, wherein the bias control circuit forms a current mirror with the plurality of source amplifiers, and each of the plurality of source amplifiers can adjust a current amplification factor of the current mirror. Driver IC.
  16. 請求項15において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域に分けて配置され、前記バイアス制御回路は、前記領域毎に前記カレントミラーの電流増幅率を設定可能なレジスタを有する、表示ドライバIC。   16. The plurality of source amplifiers and the plurality of gradation level selection circuits according to claim 15 are arranged in a plurality of regions, and the bias control circuit can set a current amplification factor of the current mirror for each region. Display driver IC having a simple register.
  17. 請求項13において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路を前記領域毎に備え、前記ソースアンプのバイアス電流は前記領域毎に調整されることができる、表示ドライバIC。   14. The bias control circuit according to claim 13, wherein the bias control circuit includes a bias supply circuit that controls bias currents of the plurality of source amplifiers for each region, and the bias current of the source amplifier can be adjusted for each region. Display driver IC.
  18. 請求項17において、前記バイアス制御回路は、1個の基準電流源と、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーは領域毎に電流増幅率を調整されることができる、表示ドライバIC。   18. The bias control circuit according to claim 17, wherein the bias control circuit includes one reference current source and the bias supply circuit that supplies a bias current to a source amplifier in each region, and each of the bias supply circuits includes the reference current source. A display driver IC which forms a current mirror with a current source, and the current mirror can adjust a current amplification factor for each region.
  19. 請求項17において、前記バイアス制御回路は、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路と、それぞれに対応する複数の基準電流源を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源は領域毎に電流値を調整されることができる、表示ドライバIC。   The bias control circuit according to claim 17, wherein the bias control circuit includes a bias supply circuit that supplies a bias current to a source amplifier in each region, and a plurality of reference current sources corresponding to the bias supply circuits. A display driver IC that forms a current mirror with the reference current source, and the reference current source can have a current value adjusted for each region.
  20. 請求項17において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される、表示ドライバIC。   18. The display driver IC according to claim 17, wherein a control line for bias current supplied from the bias control circuit to the source amplifier in each region is short-circuited at a boundary between adjacent regions.
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WO2018059102A1 (en) * 2016-09-30 2018-04-05 Boe Technology Group Co., Ltd. Method for driving display panel, data source and display apparatus
US10878760B2 (en) 2018-03-20 2020-12-29 Samsung Display Co., Ltd. Display device having a variable pixel block boundary

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017181701A (en) * 2016-03-30 2017-10-05 ラピスセミコンダクタ株式会社 Display driver
WO2018059102A1 (en) * 2016-09-30 2018-04-05 Boe Technology Group Co., Ltd. Method for driving display panel, data source and display apparatus
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