JP2015126190A - Semiconductor light-emitting element, image forming apparatus, image display device, and manufacturing method of semiconductor light-emitting element - Google Patents
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Abstract
Description
本発明は、複数の発光部を一次元(直線状)、或いは二次元(平面状)に配列することよりなる半導体発光素子及びその製造方法、この半導体発光素子を用いた画像形成装置及び画像表示装置に関する。 The present invention relates to a semiconductor light-emitting element and a method for manufacturing the same, and an image forming apparatus and an image display using the semiconductor light-emitting element. Relates to the device.
半導体薄膜発光素子を、放熱性の高いメタル層上に直接分子間力を用いて接合する際、ボンディング面としてAuGeNi合金層を用いる構造が提案されている(例えば、特許文献1参照)。AuGeNi合金層を最表面に形成することにより、熱履歴を加えた際の再結晶化によるヒロック、及びボイドの発生を抑制する効果があることが実験的に確認されており、良好な平坦面が維持されることにより全工程を完了した際においても、強固な接合力が維持されることを特徴としている。 A structure in which an AuGeNi alloy layer is used as a bonding surface when a semiconductor thin film light-emitting element is directly bonded onto a metal layer with high heat dissipation using an intermolecular force has been proposed (for example, see Patent Document 1). It has been experimentally confirmed that the formation of the AuGeNi alloy layer on the outermost surface has the effect of suppressing the generation of hillocks and voids due to recrystallization when a thermal history is applied. Even when all the steps are completed by being maintained, a strong bonding force is maintained.
しかしながら、AuGeNiをボンディングメタルとして最表面に用いるために、密着性向上層としてTiを用いた場合に発生する共晶化を防ぐためにバリアメタルとして化学的に安定なPtを用いた場合、半導体薄膜発光素子に合せてボンディングメタルをウェットエッチングすることが困難であるため、ダイシング時において、ボンディングメタルとその下層の平坦化膜との界面において膜剥がれを引き起こし、ダイシングによりチップ化される半導体発光素子を安定的に制作することができなかった。 However, when AuGeNi is used as the bonding metal on the outermost surface, when using chemically stable Pt as the barrier metal in order to prevent eutectic generation when Ti is used as the adhesion improving layer, semiconductor thin film light emission Since it is difficult to wet-etch the bonding metal in accordance with the element, during dicing, the film is peeled off at the interface between the bonding metal and the underlying flattening film, and the semiconductor light-emitting element that is made into a chip by dicing is stabilized. I couldn't make it.
本発明による半導体発光素子は、
接合基板と、前記接合基板上に形成したボンディングメタルと、複数の発光部を有し、前記ボンディングメタル上に接合した半導体薄膜発光素子とを備え、
前記ボンディングメタルは、最表層をAuGeNiで形成し、前記接合基板との密着性向上層をNiで形成し、前記発光部を一次元或いは二次元に配列したことを特徴とする。
The semiconductor light emitting device according to the present invention is
A bonding substrate; a bonding metal formed on the bonding substrate; and a semiconductor thin-film light emitting element having a plurality of light emitting portions and bonded onto the bonding metal,
The bonding metal is characterized in that an outermost layer is formed of AuGeNi, an adhesion improving layer with the bonding substrate is formed of Ni, and the light emitting portions are arranged one-dimensionally or two-dimensionally.
本発明による半導体発光素子の製造方法は、
接合基板上に平坦化膜を形成する工程と、前記平坦化層上に、密着性向上層としてのNi層とボンディング面の最表層としてのAuGeNi層で構成されるボンティングメタルを形成する工程と、複数の発光部を有する半導体薄膜発光素子を前記ボンディング面に接合する工程と、前記ボンディングメタルの、ダイシング領域に存在する部分を除くようにウェットエッチングによりパターニングする工程と、前記ダイシング領域でダイシングする工程とを有することを特徴とする。
A method for manufacturing a semiconductor light emitting device according to the present invention includes:
Forming a planarizing film on the bonding substrate; and forming a bonding metal comprising an Ni layer as an adhesion improving layer and an AuGeNi layer as an outermost layer of the bonding surface on the planarizing layer; A step of bonding a semiconductor thin film light emitting element having a plurality of light emitting portions to the bonding surface, a step of patterning by wet etching so as to remove a portion of the bonding metal existing in the dicing region, and dicing in the dicing region And a process.
本発明によれば、ダイシング前に、エッチングによりダイシングラインからボンディングメタルを除くことができるため、ダイシングによって半導体発光素子がダメージを受けるのを防止できる。 According to the present invention, since the bonding metal can be removed from the dicing line by etching before dicing, the semiconductor light emitting element can be prevented from being damaged by dicing.
実施の形態1.
図1は、本発明による実施の形態1の半導体発光素子101の断面構造を示す断面構造図であり、図2(a)は半導体発光素子101の平面構造を示す平面図であり、同図(b)は同図(a)の点線囲み部分の部分拡大図である。図1の断面構造は、図2(b)におけるA−A線間を同矢印方向から見た断面に相当する。また図3〜図5は、半導体発光素子101の製作プロセスの説明に供する製作過程図であり、図6〜図8は、半導体薄膜発光素子108の製作プロセスの説明に供する製作過程図である。尚、図6〜図8において、各図(a)は外観斜視図であり、各図(b)は、線枠500で切り取った部分の部分断面図である。
Embodiment 1 FIG.
FIG. 1 is a cross-sectional structure diagram showing a cross-sectional structure of a semiconductor light-emitting
以下に、図1及び図2に示す構成の半導体発光素子101の製造過程について、図3〜図8を参照しながら説明する。
Hereinafter, a manufacturing process of the semiconductor
Si基板からなりLED駆動回路を備える形成基板102は、公知の半導体プロセスによってSi駆動回路を形成することができる。そして図3(a)に示すように、形成基板102の表面には、例えばSiN、SiO2などによるパッシベーション膜103が、例えば5000Å〜10000Åの膜厚で成膜される。尚、ここでは便宜上、1つのチップを切り出した状態で製造工程を説明するが、実際には、縦方向及び横方向に同様の半導体発光素子が複数配列されるウェハ形状にて、後述の制作プロセスを実施するものである。
The
図3(b)に示すように、形成基板102上に成膜されるパッシベーション膜103の表面において、後々の工程で半導体薄膜発光素子108を接合する領域に対して、形成基板102の構造物による表面ラフネス、及びパッシベーション膜103の表面ラフネスを抑制するための平坦化膜104を形成する。尚、平坦化膜104は、例えば塗布することにより成膜可能なポリイミド樹脂、或いはノボラック系樹脂などの有機絶縁膜より成膜することができ、それらの材料を感光性材料にすることで、任意の領域のみに平坦化膜104を形成することができる。そして、平坦化膜104の表面ラフネス(Rpv)は2nm以下であることが望ましい。ここでは、形成基板102、パッシベーション膜103、及び平坦化膜104が接合基板に相当する。
As shown in FIG. 3B, the surface of the
図3(c)に示すように、平坦化膜104上に、密着性向上層としてのNi層105を用い、更にボンディング面の最表層としてAuGeNi層106を成膜する(図1参照)。これらのNi層105及びAuGeNi層106を組み合わせることでボンディングメタル107を構成する。
As shown in FIG. 3C, an
尚、ボンディングメタル107は、後々のプロセスにおいて、その上に直接接合される半導体薄膜発光素子108の下側コンタクト層109(図1参照)と電気的コンタクト(オーミックコンタクト)を取ることができる。従って、ボンディングメタル107の一部を延伸させ、形成基板102上に設けた下側電極接続パッド120と結線することで、半導体薄膜発光素子108における下側コンタクト層109と形成基板102とを電気的に接続する。
The
AuGeNi層106(図1参照)の各元素の組成比、Au:Ge:Niは、86〜94wt%:3〜7wt%:3〜7wt%であることが望ましく、ここでは例えば90wt%:5wt%:5wt%の組成比を想定している。また、Ni層105及びAuGeNi層106は、公知の蒸着法、或いはスパッタ法により成膜でき、Ni層105の膜厚は、例えば100Å〜1000Å、AuGeNi層の膜厚は、例えば500Å〜5000Åで成膜することができる。
The composition ratio of each element of the AuGeNi layer 106 (see FIG. 1), Au: Ge: Ni, is preferably 86 to 94 wt%: 3 to 7 wt%: 3 to 7 wt%, and here, for example, 90 wt%: 5 wt% : A composition ratio of 5 wt% is assumed. The
ここで別途製作されてボンディングメタル107上に接合される半導体薄膜発光素子108(図4参照)の構成及び制作過程について、図6〜図8の制作過程図を参照しながら説明する。
Here, the structure and production process of the semiconductor thin film light emitting element 108 (see FIG. 4) separately manufactured and bonded onto the
先ず、図6に示すように、半導体薄膜発光素子108の層構造が形成されたエピタキシャルウェハ117を用意する。このエピタキシャルウェハ117には、後々のプロセスにおいて形成基板102上へ接合する半導体薄膜発光素子108となる層が成長基板118上にエピタキシャル成長されている。
First, as shown in FIG. 6, an
そして半導体薄膜発光素子108となる層は、図6(b)に示すように、下側から少なくとも、下側コンタクト層109、下側クラッド層110、発光層111、上側クラッド層112、及び上側コンタクト層113より形成することができ、これらの下側コンタクト層109〜上側コンタクト層ll3までを、後々の工程で成長基板118から剥離可能とするための犠性層119を、成長基板ll8と下側コンタクト層109の間に成長しておく。
6B, at least the
尚、成長基板118には、例えばGaAs基板を用いることができ、各層の例として、下側コンタクト層109にはn−GaAs、下側クラッド層110にはn−AlaGa1−aAs(0<a<1)、発光層111には、井戸層を(Alb1Ga1―b1)b2In1−b2P(0≦b1,b2≦1,b1+b2=1)、障壁層を(Alc1,Ga1−c1)c2In1−c2P(0≦c1,c2≦1,c1+c2=1)とする量子井戸を複数積層することより成るMQW構造、或いはp−AldGal−dAs或いはn−AldGa1−dAs(0<d<1)からなるダブルヘテロ構造、上側クラッド層112にはp−AleGa1−eAs(0<e<1)、最後に上側コンタクト層113にはp−GaAs或いはp−GaPの半導体材料を用いることができる。そして犠牲層119にはAlAsの半導体材料を用いることができる。
As the
そして上記した各々の半導体層は、成長基板118上に公知の有機金属気相成長法(Metal Organic Chemical Vapor Deposition :MOCVD)、或いは分子線エピタキシー(Molecular Beam Epitaxy:MBE)により成長することができる。
Each of the semiconductor layers described above can be grown on the
次に上記したエピタキシャルウェハ117を用いて、以下のように半導体薄膜発光素子108を作製する。
Next, using the above-described
まず発光メサ114(図7(b))として残したい領域にフォトレジストを形成し、その状態で上側コンタクト層113から下側コンタクト層109に至るまでを燐酸、過酸化水素水、及び水からなるエッチャントによりエッチングする。そして発光メサ114を形成した後フォトレジストを除去し、図7に示すような半導体薄膜発光素子108として扱うサイズとなる短冊状の形状にフォトレジストを形成し、その状態で下側コンタクト層109から犠牲層119までを除去することで、犠牲層119の端面がエッチング端面として露出する深さまでエピタキシャルウェハ117をエッチングする。
First, a photoresist is formed in a region to be left as the light emitting mesa 114 (FIG. 7B), and in that state, the region from the
そして上記フォトレジストを除去した後、発光メサ114を保護するため、別途レジストで保護し、その状態で犠牲層119を、例えばフッ化水素酸、或いは塩酸によりエッチングすることで、図8に示すように半導体薄膜発光素子108を成長基板118から剥がし、薄膜化する。従って、下側コンタクト層109は、各発光メサ114に共通する下側共通電極として作用する。
Then, after removing the photoresist, in order to protect the
以上のようにして形成される半導体薄膜発光素子108を、図4(a)に示すようにボンディングメタル107上に移動し、下側コンタクト層109の裏面(下面)がボンディングメタル107の表面(上面)と接するように接合する(図4(b)参照)。この接合は分子間力を用いて接合することができ、熱履歴を加えることで、下側コンタクト層109とボンディングメタル107の表層であるAuGeNi106(図1参照)とで良好なオーミックコンタクトを得ることができる。
The semiconductor thin film
尚、本接合プロセスにおいては、接合装置の接合精度、及びワークにおける線膨張係数の違いなどから生じる接合精度により、高精度に接合したとしてもプラスマイナス3μm程度の実装ずれが生じる場合がある。 In this joining process, there is a case where a mounting deviation of about plus or minus 3 μm may occur even if the joining is performed with high precision due to the joining precision caused by the joining precision of the joining apparatus and the linear expansion coefficient of the workpiece.
ここでは、図4(c)に示すように、接合した半導体薄膜発光素子108の接合位置に合せてその近傍までボンディングメタル107をウェットエッチングし、上記したような実装ずれが生じて、ダイシングラインが接合した半導体薄膜発光素子108に近い位置となった場合においても、ダイシングブレード122とボンディングメタル107とが接触することなくダイシングが可能となるようにしている。尚、ここでのボンディングメタル107のウェットエッチングは、ボンディングメタル107のパターンが素子内側にのみ形成されるように行なうことも可能である。
Here, as shown in FIG. 4C, the
このウェットエッチングに際しては、パターンとして残すボンディングメタル107の領域をフォトレジストで保護しておき、最表面のAuGeNi層106(図1)をヨウ化カリウム、ヨウ素、及び水からなるエッチャントによりエッチングし、次にNi層105(図1)を、塩酸を用いてエッチングする。尚、Ni層105が例えば200Å以下と薄膜である場合、AuGeNi層106をヨウ化カリウム、ヨウ素、及び水からなるエッチャントによりエッチングすることで、同時にNi層105もエッチングすることもできる。
In this wet etching, the region of the
次に、図1、図2、及び図5(a)に示すように、接続端子部等の所定領域を除いて、例えばSiN或いはSiO2からなる層間絶縁膜116を公知のプラズマCVDを用いて成膜する。そして形成基板102上に設けられる上側電極接続パッド121と、半導体薄膜発光素子108の発光メサ114における最表面の上側コンタクト層113とを、上側接続配線115を用いて接続する。尚、上側接続配線115は、公知の蒸着法、或いはスパッタ法により成膜することができる。
Next, as shown in FIGS. 1, 2, and 5 (a), an
最後に、図5(b)、(c)に示すように、ダイシングブレード122により、長手側はある程度ラフにダイシングし、その後に短手側を高精度にダイシングすることで、一次元(直線状)のLEDアレイ素子である個々の半導体発光素子101を小片化する。
Finally, as shown in FIGS. 5B and 5C, the long side is diced roughly to some extent by a
ここで、密着性向上層としてNi層105を用い、ボンディング面の層としてAuGeNi層106を成膜した構成としたボンディングメタル107について更に説明する。
Here, the
上記組み合わせのボンディングメタル107とすることによりウェットエッチングが可能となるため、ダイシング前のウェットエッチングにより、実装する半導体薄膜発光素子108に合せてパターニングすることができる。このため、半導体薄膜発光素子108をボンディングメタル107上へ実装する際に実装ずれが生じてダイシングラインが半導体薄膜発光素子108の近傍になったとしても、ボンディングメタル107にダイシングブレード122が接触しないため、ダイシングの際に発生する平坦化膜104とボンディングメタル107と界面における剥がれを防ぐことができる。
Since the wet etching can be performed by using the
従って、ダイシングライン近傍に発光メサ114(図5参照)が形成される半導体発光素子(一次元LEDアレイ素子)101においても、安定してブレードダイシング工程を行うことができる。その結果、例えば比較例として後述する図23(a)に示すプリント配線基板517上に、複数の半導体発光素子101(501に対応)を一次元的にLEDアレイ実装する場合においても、隣接素子とのクリアランスを小さく、高精度に実装することができるようになる。
Therefore, the blade dicing process can be stably performed also in the semiconductor light emitting element (one-dimensional LED array element) 101 in which the light emitting mesa 114 (see FIG. 5) is formed in the vicinity of the dicing line. As a result, for example, even when a plurality of semiconductor light emitting elements 101 (corresponding to 501) are one-dimensionally mounted on a printed
また、上記組み合わせのボンディングメタル107を用いることにより、半導体薄膜発光素子108をボンディングメタル107上へ接合した後、素子形成完了に至るまでに加わる熱履歴を想定した、350℃での1時間保持実験においても、図11の実験結果に示すように、ヒロック及びボイドが発生しないことが実験的に確認されている。従って、上記組み合わせのボンディングメタル107を用いることで、ウェットエッチングが可能で、且つ良好なボンディング状態を維持することができる半導体発光素子を作製することができる。
Further, by using the
尚、図11において、同図(a)は、スパッタ法により成膜した直後のAuGeNi層106の表面ラフネスの測定結果を示し、同図(b)は、更に素子形成完了に至るまでに加わる熱履歴を想定した350℃、1時間保持実験を行った後のAuGeNi層106の表面ラフネスの測定結果を示している。また、ここでいう表面ラフネス(Rpv)とは、具体的にはボンディングメタル表面における微小領域(例えば5μm角の領域)における山(ピーク)と谷(バレー)との典型的な高低差を意味する。また、表面ラフネスは、具体的には、原子間力顕微鏡(AFM:Atomic Force Microscope)を用いて測定される。
11A shows the measurement result of the surface roughness of the
ここで比較例として、密着性向上層としてTiを用いた場合について説明する。 Here, as a comparative example, a case where Ti is used as the adhesion improving layer will be described.
蒸着法或いはスパッタ法で、基板上へAu系メタル材料を成膜する際、密着性向上層としてTiを用いることができる。しかし、密着性向上層としてTiを設け、その上にボンディングメタル最表面となるAuGeNiを成膜した場合、例えば350°C以上の熱履歴が加わることにより、TiとAuGeNiが共晶化してヒロック及びボイドが発生し、典型的な表面ラフネス(Rpv)が約15nmと大きくなることが図19に示す実験データより確認されている。 When an Au-based metal material is formed on the substrate by vapor deposition or sputtering, Ti can be used as the adhesion improving layer. However, when Ti is provided as an adhesion improving layer and AuGeNi which is the outermost surface of the bonding metal is formed thereon, for example, a thermal history of 350 ° C. or more is applied, so that Ti and AuGeNi are eutectic and hillock and It has been confirmed from the experimental data shown in FIG. 19 that voids are generated and the typical surface roughness (Rpv) increases to about 15 nm.
尚、同図(a)は、スパッタ法により成膜した直後のAuGeNi層の表面ラフネスの測定結果を示し、同図(b)は、更に素子形成完了に至るまでに加わる熱履歴を想定した350℃、1時間保持実験を行った後のAuGeNi層の表面ラフネスの測定結果を示している。 FIG. 4A shows the measurement result of the surface roughness of the AuGeNi layer immediately after film formation by the sputtering method, and FIG. 4B further shows the thermal history applied until the element formation is completed. The measurement result of the surface roughness of the AuGeNi layer after conducting a holding experiment at 1 ° C. for 1 hour is shown.
また、ここで示した実験データにおけるボンディングメタル構成としてはTi、AuGeNiの膜厚をそれぞれ200Å、1000Åとしている。更にここでいう表面ラフネス(Rpv)とは、具体的にはポンディングメタル表面における微小領域(例えば5μm角の領域)における山(ピーク)と谷(バレー)との典型的な高低差を意味する。また、表面ラフネスは、具体的には、原子間力顕微鏡(AFM:Atomic Force Microscope)を用いて測定される。 Further, as the bonding metal configuration in the experimental data shown here, the film thicknesses of Ti and AuGeNi are 200 mm and 1000 mm, respectively. Furthermore, the surface roughness (Rpv) here means a typical height difference between a peak (peak) and a valley (valley) in a minute region (for example, a 5 μm square region) on the surface of the bonding metal. . Further, the surface roughness is specifically measured using an atomic force microscope (AFM: Atomic Force Microscope).
一方、上記した共晶化による凹凸の発生を防ぐ手法として、TiとAuGeNiの間にバリアメタルとしてPtを用いる方法がある。これにより、熱履歴を加えた際の共晶化を大幅に防ぐことができることが図20に示す実験データにより確認されている。図20の結果は、熱履歴後の状態を示す同図(b)においてもヒロック及びボイドの発生を防ぐことができ、典型的な表面ラフネス(Rpv)を約1nm以下に抑える事ができることを示している。尚、図20における実験データは、Ti、Pt、及びAuGeNiの各層厚を200Å、500Å及び1000Åとして行なった実験によるものである。 On the other hand, there is a method of using Pt as a barrier metal between Ti and AuGeNi as a method for preventing the occurrence of unevenness due to eutectic formation. Thus, it has been confirmed from the experimental data shown in FIG. 20 that eutecticization when a thermal history is applied can be largely prevented. The result of FIG. 20 shows that generation of hillocks and voids can be prevented even in the same figure (b) showing the state after the thermal history, and the typical surface roughness (Rpv) can be suppressed to about 1 nm or less. ing. Note that the experimental data in FIG. 20 is based on experiments conducted with Ti, Pt, and AuGeNi layer thicknesses of 200 mm, 500 mm, and 1000 mm.
以上のように、ボンディングメタル構成としてTi/Pt/AuGeNiの三層とすることで、熱履歴を加えた際においても良好な平坦面を維持することができるため、分子間力を用いて安定的に半導体薄膜発光素子を接合することができることが想定できる。 As described above, by using three layers of Ti / Pt / AuGeNi as a bonding metal structure, a good flat surface can be maintained even when a thermal history is applied, and therefore stable using intermolecular force. It can be assumed that the semiconductor thin film light emitting element can be bonded to the substrate.
ここで、上記構造(Ti/Pt/AuGeNi)のボンディングメタル505を用いたLEDプリントヘッド用の一次元LEDアレイ素子501(半導体発光素子)を他の比較例として図21、図22に示す。図21は、比較例としての一次元LEDアレイ素子501の断面構造を示す断面構造図であり、図22(a)は一次元LEDアレイ素子501の平面構造を示す平面図であり、同図(b)は同図(a)の点線囲み部分の部分拡大図である。尚、図21の断面構造は、図22(b)におけるF−F線間を同矢印方向から見た断面に相当する。
Here, a one-dimensional LED array element 501 (semiconductor light emitting element) for an LED print head using the
Si基板からなりLED駆動回路を備える形成基板502上に成膜される、例えばSiN或いはSiO2よりなるパッシベーション膜503の上には、形成基板502の構造物による表面ラフネス、及びパッシベーション膜503の表面ラフネスを緩和するための平坦化膜504が形成されている。尚、平坦化膜504は、例えば塗布することにより成膜可能なポリイミド樹脂、或いはノボラック系樹脂などの有機絶縁膜より形成することができる。また、それらの材料を感光性とすることで、任意の領域にパターニングすることができる。
The surface roughness of the
次に平坦化膜504上に、スパッタ法或いは蒸着法により、Ti/Pt/AuGeNiよりなるボンディングメタル505を成膜する。そしてこのボンディングメタル505上に、単結晶半導体からなる、例えば5μm以下の膜厚よりなる半導体薄膜発光素子506を、例えば分子間力を用いて接合する。半導体薄膜発光素子506には、発光メサ512が一次元アレイ状に形成されており、下側コンタクト層507により連結されるように形成することができる。また発光メサ512は、少なくとも下側クラッド層508、発光層509、上層クラッド層510、及び上側コンタクト層511により構成することができる。
Next, a
そして上側コンタクト層511と、形成基板502上に設けられた上側電極接続パッド516とは、公知の蒸着法或いはスパッタ法により形成可能な上側電極接続配線513により結線する。そして下側コンタクト層507は、分子間力によりボンディングメタル505と接合を行い、接合後に熱履歴を加えることで良好なオーミック面を形成することができる。そしてボンディングメタル505と、形成基板502に設けられた下側電極接続用パッド515は、ポンディングメタル505の一部を延伸することで結線することができる。
The
上記プロセスにおいて、半導体薄膜発光素子506を形成基板502に接合する際、接合装置の接合公差、或いはワーク構成より発生する接合公差を考慮すると、少なくともプラスマイナス3μm前後のボンディングずれが発生する。
In the above process, when the semiconductor thin film
一方、図23(a)は、上記した一次元LEDアレイ素子501を使用した、LEDプリンタ用の一次元LEDアレイ発光装置を構成するLEDプリントヘッドの外観斜視図であり、同図(b)は、同図(a)に点線で囲む部分を拡大した部分拡大平面図である。
On the other hand, FIG. 23A is an external perspective view of an LED print head that constitutes a one-dimensional LED array light-emitting device for an LED printer using the above-described one-dimensional
LEDプリンタ用のLEDプリントヘッドとしては、図23に示すように、一次元LEDアレイ素子501を、プリント配線基板517上に高精度に一次元LEDアレイ実装する必要がある。一般的にLEDプリントヘッドは、発光部ピッチを600dpi(42.3μmピッチに相当)、或いは1200dpi(21.165μmピッチに相当)で作製しており、一次元実装する一次元LEDアレイ素子501間の実装クリアランスは非常に狭く、例えば600dpiであれば約20μm以下、1200dpiであれば約10μm以下に収める必要があり、これらの制約の下で、更に上記したように形成基板502と半導体薄膜発光素子506とのボンディング公差、プラスマイナス3μmを考慮する必要がある。
As an LED print head for an LED printer, it is necessary to mount a one-dimensional
チップ間のクリアランスを安定化させるためには、一次元LEDアレイ素子501の外形を形成するダイシングにおいて、発光メサ512に合せて一次元LEDアレイ素子501を形成する必要がある。但し、このダイシングの際、平坦化膜504上に形成するTi/Pt/AuGeNiよりなるボンディングメタル505は、一般的に、ポリイミド樹脂或いはノボラック系樹脂よりなる有機絶縁膜である平坦化膜504とは密着力が弱い。
In order to stabilize the clearance between chips, it is necessary to form the one-dimensional
図24は、一次元LEDアレイ素子501のダイシングプロセスを示す説明図であり、同図(a)は、ダイシングを行う前の一次元LEDアレイ素子501の外観斜視図であり、同図(b)は、ダイシングが正常に行われた様子を示し、同図(c)はダイシングが正常に行われず、ボンディングメタル505に剥がれが生じた様子を示している。
FIG. 24 is an explanatory diagram showing a dicing process of the one-dimensional
図24に示すブレードダイシングの際に、ダイシングブレード518からの物理的ダメージ、或いはダイシングブレード518を冷却するために用いるジェット水洗によるダメージにより、例えば同図(c)に示すように、平坦化膜504とボンディングメタル505界面における膜剥がれが生じ、その結果、発光メサ512の破損が発生する可能性が高かった。
In the blade dicing shown in FIG. 24, due to physical damage from the
上記膜剥がれを防ぐ方法としては、前記した実施の形態1で説明したように、ダイシングの前、半導体薄膜発光素子506を形成基板502(図21)上へ接合した後に、この半導体薄膜発光素子506の接合位置に合せて、ボンディングメタル505をダイシング領域から除くため、より内側にパターニングする方法が効果的である。
As a method for preventing the film peeling, as described in the first embodiment, the semiconductor thin film
ここでTi/Pt/AuGeNiよりなるボンディングメタル505をウェットエッチングする手法の一例を記述する。まず最表層として用いるAuGeNiは、ヨウ化カリウム、ヨウ素、水からなるエッチャントを用いて容易にエッチングすることができ、密着性向上層として用いるTiは、塩酸などで容易にエッチングすることができる。しかしながら、バリアメタルとして用いるPtは非常に化学的に安定であり、ウェットエッチングによりエッチングすることが困難であった。
Here, an example of a technique for wet etching the
従って、ここで挙げた比較例による一次元LEDアレイ素子501では、ブレードダイシングの際に、ダイシングブレード518とボンディングメタル505とが接触してしまい、その振動等により平坦化膜504とボンディングメタル505界面における膜剥がれが生じ、その結果、発光メサ512の破損が発生する可能性が高かった。
Accordingly, in the one-dimensional
次に本実施の形態1の変形例について説明する。 Next, a modification of the first embodiment will be described.
図9(a)は、二次元(平面状)のLEDアレイ発光素子である半導体発光素子123を4組、プリント基板124上に配列した形態を示す斜視図であり、同図(b)は、同図(a)に点線で囲む部分を拡大した部分拡大平面図であり、図10は、図9(b)におけるB−B線間を同矢印方向から見た半導体発光素子123の断面構造を示す断面図である。従って、図10においてプリント基板124は含まれていない。
FIG. 9A is a perspective view showing a form in which four sets of semiconductor
尚、図10に示す半導体発光素子123は、後述するブレードダイシングされた後の形態を示すものであるが、半導体発光素子123の形成過程の以下の説明においては、便宜上、ダイシングする前の状態を想定して説明する場合がある。
10 shows a form after blade dicing, which will be described later, in the following description of the process of forming the semiconductor
図9に示すようにプリント配線基板124へ実装される二次元の半導体発光素子123は、図10に示すように形成基板125上に形成されており、この形成基板125には、Si基板、放熱性を考慮したメタル基板、又は表面ラフネスを非常に小さくするように最表面を形成することが容易なガラス基板を用いることができるが、ここではSi基板を想定して記載する。
As shown in FIG. 9, the two-dimensional semiconductor
Si基板からなる形成基板125の最表面は、後のプロセスにおいて形成する、カソード共通配線を兼ねた複数のボンディングメタル129を、各々電気的に分離する必要があるため、絶縁膜126を成膜しておく。尚、絶縁膜126は、例えば公知のプラズマCVDにより成膜可能なSiNあるいはSiO2とすることができる。更には形成基板125がSi基板の場合、熱酸化膜を形成することでSi基板最表面に絶縁膜126を形成することができる。尚、ここでは、形成基板125及び絶縁膜126が接合基板に相当する。
On the outermost surface of the
この絶縁膜126の上に、密着性向上層としてのNi層127を用い、更にボンディング面の最表層としてのAuGeNi層128を成膜する。これらのNi層127及びAuGeNi層128を組み合わせることでボンディングメタル129を構成する。そしてボンディングメタル129上に、例えば下側から少なくとも、下側コンタクト層130、下側クラッド層131、発光層132、上側クラッド層133、及び上側コンタクト層134からなる半導体薄膜発光素子l35を、その下側コンタクト層130の下面がボンディングメタルl29と接するように分子間力を用いて接合する。
On this insulating
尚、ここでは、半導体薄膜発光素子135が発光ピクセル138毎に分割された形状となっているが、前記した本実施の形態の一次元のLEDアレイ発光素子である半導体発光素子101の半導体薄膜発光素子108(図1参照)のように、下側コンタクト層130(図1では109)により連結することもできる。また、ここでの半導体薄膜発光素子135からなる発光ピクセル138は、例えば20μm、40μmなどと、高精細に作製することができる。
Here, the semiconductor thin film
次に、図9(b)、図10に示すように、接続端子部等の所定領域を除いて、例えばSiN或いはSiO2からなる層間絶縁膜137を公知のプラズマCVDを用いて成膜する。そして複数配列された半導体薄膜発光素子108の隣接する発光ピクセル138の上側コンタクト層134間を接続する上側共通接続配線136を、例えば公知の蒸着法、或いはスパッタ法により成膜する。
Next, as shown in FIG. 9B and FIG. 10, an
そして上記した二次元の半導体発光素子123をブレードダイシングによりダイシングする前に、ボンディングメタル129がダイシングラインにかからないように、接合した半導体薄膜発光素子135の接合位置に合せてその近傍までボンディングメタル129のウェットエッチングを行う。そして上記ボンディングメタル129をウェットエッチングした後、ダイシングを行うことで半導体発光素子(二次元LEDアレイ発光素子)123を小片化する。尚、ここでのボンディングメタル129のウェットエッチングは、ボンディングメタル129のパターンが素子内側にのみ形成されるように行なうことも可能である。
Before the two-dimensional semiconductor light-emitting
そして切り出した半導体発光素子(二次元LED発光素子)123を、図9に示すように、そのダイシング端面を付き当ててプリント基板124上に高精度実装することにより、つなぎ目が目立たない、高精細かつ大面積な表示装置を作製することができる。
Then, as shown in FIG. 9, the cut-out semiconductor light emitting device (two-dimensional LED light emitting device) 123 is mounted on the printed
尚、上記したように、半導体発光素子123をプリント基板124上に実装した後、プリント基板124上に実装された半導体発光素子(二次元LEDアレイ発光素子)123を、例えばマトリックス駆動等により発光させるものであるが、これらの駆動方法についての詳細な説明は省略する。
As described above, after the semiconductor
ここで、密着性向上層としてNi層127を用い、ボンディング面の層としてAuGeNi層1128を成膜した構成としたボンディングメタル107について更に説明する。
Here, the
上記組み合わせのボンディングメタル129とすることによりウェットエッチングが可能となるため、ダイシング前のウェットエッチングにより、実装する半導体薄膜発光素子135に合せてパターニングすることができる。このため、半導体薄膜発光素子135をボンディングメタル129上へ実装する際に実装ずれが生じてダイシングラインが半導体薄膜発光素子135の近傍になったとしても、ボンディングメタル129にダイシングブレードが接触しないため、ダイシングの際に発生する絶縁膜126とボンディングメタル129と界面における剥がれを防ぐことができる。
By using the
従って、ダイシングライン近傍に半導体薄膜発光素子135による発光ピクセル138が形成される半導体発光素子(二次元LEDアレイ発光素子)123においても、安定してブレードダイシング工程を行うことができる。その結果、表示装置用プリント配線基板124上に、半導体発光素子(二次元LEDアレイ発光素子)123を隣接素子とのクリアランス小さく、高精度に実装することができるようになる。
Therefore, the blade dicing process can be performed stably also in the semiconductor light emitting device (two-dimensional LED array light emitting device) 123 in which the
また、上記組み合わせのボンディングメタル129を用いることにより、半導体薄膜発光素子108をボンディングメタル129上へ接合した後、素子形成完了に至るまでに加わる熱履歴を想定した350℃での1時間保持実験においても、前記したボンディングメタル107(図1参照)の場合と同様にヒロック及びボイドが発生しないことが実験的に確認されている。従って、上記組み合わせのボンディングメタル129を用いることで、ウェットエッチングが可能、且つ良好なボンディング状態を維持することができる発光素子を作製することができる。
Further, by using the
以上のように、本実施の形態の半導体発光素子によれば、半導体薄膜発光素子の接合位置に応じて、ダイシング前にボンディングメタルをウェットエッチングによりパターニングすることができる。そのため、半導体薄膜発光素子の接合ずれが生じた場合にも、ダイシングラインにボンディングメタル129が掛からないようにすることが可能となり、ダイシングライン近傍に発光メサ、或いは発光ピクセルが存在しても安定したダイシングが可能となる。
As described above, according to the semiconductor light emitting device of the present embodiment, the bonding metal can be patterned by wet etching before dicing according to the bonding position of the semiconductor thin film light emitting device. Therefore, even when the semiconductor thin film light emitting element is displaced, it is possible to prevent the
また、本実施の形態によるボンディングメタルでは、熱履歴を加えてもヒロック及びボイドの発生が防げるため、全てのプロセス完了後においても、良好なボンディング面の表面ラフネスを維持することができ、安定した一次元、或いは二次元の半導体発光素子(LEDアレイ発光素子)の作製が可能となる。 In addition, in the bonding metal according to the present embodiment, generation of hillocks and voids can be prevented even when a thermal history is applied, so that the surface roughness of a good bonding surface can be maintained even after the completion of all processes, and stable. A one-dimensional or two-dimensional semiconductor light emitting element (LED array light emitting element) can be manufactured.
実施の形態2.
図12は、本発明による実施の形態2の半導体発光素子201の断面構造を示す断面構造図であり、図13〜図14は、半導体発光素子201の製作プロセスの説明に供する製作過程図である。
Embodiment 2. FIG.
FIG. 12 is a cross-sectional structure diagram showing a cross-sectional structure of the semiconductor
この半導体発光素子201が前記した図1に示す実施の形態1の半導体発光素子101と主に異なる点は、ダイシングが行われる端部形状であり、またそのダイシング方法である。従って、この半導体発光素子201が、前記した実施の形態1の半導体発光素子101と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。
The semiconductor
図12に示すように、半導体発光素子201は、Si基板からなりLED駆動回路を備える形成基板202上に、パッシベーション層203を成膜し、その表面において半導体薄膜発光素子108を接合する領域に対して、形成基板202の構造物による表面ラフネス、及びパッシベーション膜203の表面ラフネスを抑制するための平坦化膜204を形成する。平坦化膜204上には、密着性向上層としてのNi層105を用い、更にボンディング面の最表層としてAuGeNi層106を成膜する。これらのNi層105及びAuGeNi層106を組み合わせることでボンディングメタル107を構成する。
As shown in FIG. 12, the semiconductor
ここでは、これ等の各層の主な構成及び素材は、前記した実施の形態1の半導体発光素子101と同じであるが、形成基板202、パッシベーション層203、平坦化膜204のダイシング方法がことなり、これに伴って、これらの端部形状が前記した半導体発光素子101と異なる。
Here, the main structures and materials of these layers are the same as those of the semiconductor
ここでの半導体発光素子201は、ダイシングに至るまでの制作プロセスが、前記した実施の形態1の半導体発光素子101の場合と同様である。従って、図13(a)に示す製造段階は、前記した実施の形態1で説明した図5(a)に示す製造段階に相当し、この段階までにボンディングメタル107がウェットエッチングされて、後述するように、ドライエッチングによるディープエッチングする領域からボンディングメタルが除去され、層間絶縁膜116が成膜され、更に上側接続配線115が形成されている。
In the semiconductor
以下、ドライエッチングによるディープエッチング処理について説明する。 Hereinafter, the deep etching process by dry etching will be described.
図13(b)に示すように、ディープエッチングする領域以外の発光部等の領域をフォトレジスト211より事前に保護しておき、CF4による層間絶縁膜116のドライエッチング、O2アッシングによる平坦化膜204のドライエッチング、更にはSF6によるSi基板からなる形成基板202のドライエッチングなど、各種のドライエッチングを組み合わせることにより、半導体発光素子201の端部においてドライエッチングを行うことで、図13(c)に示すようにダイシングライン部をディープエッチングする。そしてディープエッチング後、図13(d)に示すようにフォトレジスト211を除去する。尚、同図では示さないが、この段階で、複数の半導体発光素子201がディープエッチングで残留した連結部205を介して複数連続しているものである。
As shown in FIG. 13B, regions such as the light emitting portion other than the region to be deep etched are protected in advance by the
その後、図14(a)に示すように、表面保護テープ213を貼り合わせた後、形成基板202における裏面方向より、バックグラインダー212によるバックグラインドにより、ディープエッチングで残した連結部205を除去し、図14(b)に示すように、個々の半導体発光素子201を分離して小片化する。
Thereafter, as shown in FIG. 14A, after bonding the surface
尚、上記ディープエッチングの短手方向端面は、ボンディングメタル207をマスクとしてディープエッチングすることもできる。 Note that the end surface in the short direction of the deep etching can be deep etched using the bonding metal 207 as a mask.
ここで、ディープエッチングとバックグラインドとの組み合わせによりダイシングについて更に説明する。 Here, dicing will be further described by a combination of deep etching and back grinding.
本実施の形態で説明した、ディープエッチングとバックグラインドの組み合わせによりダイシングするドライダイシング工程においては、予めボンディングメタル107をウェットエッチングし、ダイシングラインより除去するため、ディープエッチングにより全ての層をエッチングすることができるようになる。即ち、ダイシングブレードによる物理的なダイシング工程ではなく、ケミカルエッチングによるドライダイシングによるダイシング工程としているため、半導体発光素子(一次元LEDアレイ発光素子)201の短手端面を、前記した実施の形態1の半導体発光素子101以上に発光メサ114に近づけることができる。
In the dry dicing process in which dicing is performed by a combination of deep etching and back grinding described in this embodiment, the
以上のように、本実施の形態の半導体発光素子によれば、半導体薄膜発光素子の接合位置に応じて、ドライダイシング前にボンディングメタルをウェットエッチングによりパターニングすることができる。即ち、ボンディングメタルなどが存在すると因難になってしまうディープエッチングに対しても、事前にウェットエッチング処理することによりディープエッチングライン上からボンディングメタルを除去することがでる。 As described above, according to the semiconductor light emitting device of the present embodiment, the bonding metal can be patterned by wet etching before dry dicing according to the bonding position of the semiconductor thin film light emitting device. That is, it is possible to remove the bonding metal from the deep etching line by performing a wet etching process in advance even for deep etching that would be difficult if there is a bonding metal or the like.
そのため、半導体薄膜発光素子の接合ずれが生じた場合にも、ディープエッチングラインにボンディングメタルが掛からないようにすることが可能となり、ディープエッチングライン近傍に発光メサ、或いは発光ピクセルが存在してもディープエッチングによりすべての層をエッチングすることができ、ドライダイシングを適用することができる。 For this reason, even when a semiconductor thin film light emitting element is misaligned, it is possible to prevent bonding metal from being applied to the deep etching line, and even if a light emitting mesa or light emitting pixel is present in the vicinity of the deep etching line All layers can be etched by etching, and dry dicing can be applied.
また、本実施の形態によるボンディングメタルでは、熱履歴を加えてもヒロック及びボイドの発生が防げるため、全てのプロセス完了後においても、良好なボンディング面の表面ラフネスを維持することができ、安定した一次元、或いは二次元LEDアレイ発光素子の作製が可能となる。 In addition, in the bonding metal according to the present embodiment, generation of hillocks and voids can be prevented even when a thermal history is applied, so that the surface roughness of a good bonding surface can be maintained even after the completion of all processes, and stable. A one-dimensional or two-dimensional LED array light-emitting element can be manufactured.
実施の形態3.
図15は、実施の形態1で説明した半導体発光素子(一次元LEDアレイ発光素子)101或いは実施の形態2で説明した半導体発光素子(一次元LEDアレイ発光素子)201の使用例として、露光装置310に採用した本実施の形態のLEDプリンタ301の要部構成を概略的に示す構成図である。
FIG. 15 shows an exposure apparatus as an example of use of the semiconductor light-emitting element (one-dimensional LED array light-emitting element) 101 described in the first embodiment or the semiconductor light-emitting element (one-dimensional LED array light-emitting element) 201 described in the second embodiment. 3 is a configuration diagram schematically showing a main configuration of the
画像形成装置としてのLEDプリンタ301は、イエロー(Y)、マゼンタ(M)、シアン(C)、及びブラック(K)の4色を印刷可能なカラー用電子写真式プリンタとしての構成を備え、同図に示すように、各色の画像を、電子写真方式を用いて形成する4つのプロセスユニット302〜305を有している。プロセスユニット302〜305は、記録用紙306の搬送経路(図15に一点鎖線で示す)307に沿ってタンデムに配置されている。
An
これらプロセスユニット302〜305の内部構成は共通しているため、例えばシアンのプロセスユニット304を例に取り、これらの内部構成を説明する。
Since the internal configurations of these
プロセスユニット304には、感光体ドラム308が矢印方向に回転可能に配置され、この感光体ドラム308の周囲には、その回転方向上流側から順に、感光体ドラム308の表面に電荷を供給して帯電させる帯電装置309、帯電された感光体ドラム308の表面に選択的に光を照射して静電潜像を形成する露光装置310が配設される。尚、この露光装置310は、実施の形態1で説明した半導体発光素子101或いは実施の形態2で説明した半導体発光素子201を、LEDプリンタ301の一次元LEDアレイ光源として用いている。
In the
更に、静電潜像が形成された感光体ドラム308の表面に、シアンのトナーを付着させて現像を発生させる現像装置311、感光体ドラム308上のトナーの現像を記録用紙306に転写した際に残留した転写残トナーを除去するクリーニング装置312が配設される。尚、これら各装置に用いられているドラム又はローラは、後述するように、図示しない駆動源からギアなどを経由して動力が伝達されて回転する。
Further, a developing
LEDプリンタ301は、その下部に、記録用紙306を堆積した状態で収納する用紙カセット313を装着し、その上方には記録用紙306を1枚ずつ分離させて搬送するためのホッピングローラ314を備えている。更に、記録用紙306の搬送方向における、ホッピングローラ314の下流側には、ピンチローラ315,316と共に記録用紙306を挟持することによって、記録用紙30を搬送する搬送ローラ318、及び記録用紙306の斜行を修正し、プロセスユニット302に搬送するレジストローラ317を配設している。これらのホッピングローラ314、搬送ローラ318及びレジストローラ317は、図示されない駆動源からギア等を経由して動力が伝達され回転する。
The
プロセスユニット302〜305の各感光体ドラム308に対向する位置には、それぞれ導電性のゴム等によって形成された転写ローラ319が配設されている。これら転写ローラ319には、感光体ドラム308上に付着されたトナーによるトナー像を記録用紙306に転写する転写時に、各感光体ドラム308の表面電位とこれら各転写ローラ319の表面電位に電位差を持たせるための電圧が印加される。
A
定着装置324は、記録用紙306上に転写されたトナーを加圧・加熱することによって定着する。これより下流の排出ローラ320とピンチローラ321、及び排出ローラ322とピンチローラ323は、定着装置324から排出された記録用紙306をスタッカ部325に搬送する。これら定着装置324、排出ローラ320等は、図示しない駆動源からギアなどを経由して動力が伝達され回転される。
The fixing
以上の構成において、LEDプリンタ301は、用紙カセット313に積載された記録用紙306を、ホッピングローラ314により1枚ずつ分離し、搬送ローラ318、レジストローラ316、及びピンチローラ315,316により、斜行を矯正しながらプロセスユニット302〜305へ搬送する。
In the above configuration, the
搬送された記録用紙306が、各プロセスユニット302〜305の、感光体ドラム308と対向する転写ローラ319の間を通過する過程で、各色のトナー像を順次重ねて転写し、定着装置324によって転写されたトナー像を記録用紙306に定着する。その後、定着された記録用紙306を、排出ローラ320,322等によってスタッカ部325に排出する。
As the conveyed
ここでは、実施の形態1で説明した半導体発光素子101或いは実施の形態2で説明した半導体発光素子201を、LEDプリンタ301の一次元LEDアレイ光源として、露光装置310で採用しているため、例えば図23に示すようなプリント配線基板517上に複数の半導体発光素子(一次元LEDアレイ発光素子)101,201を実装する際、隣接チップとのクリアランスを安定的に確保できる。
Here, since the semiconductor
以上のように、実施の形態1で説明した半導体発光素子101或いは実施の形態2で説明した半導体発光素子201を、一次元LEDアレイ光源として採用した本実施の形態のLEDプリンタ301によれば、各半導体発光素子には、それぞれの実施の形態で記述した効果が得られるため、複数の一次元LEDアレイ発光素子を一次元実装する際、安定的に一次元実装が可能となる他、各一次元LEDアレイ発光素子における素子端部ドットと短手方向の端面の距離を狭くすることができる。そのため、より高精細な一次元LEDアレイ発光装置(LEDプリントヘッド)の創出が可能となる。
As described above, according to the
実施の形態4.
図16は、実施の形態1で説明した半導体発光素子(一次元LEDアレイ発光素子)101或いは実施の形態2で説明した半導体発光素子(一次元LEDアレイ発光素子)201の使用例として、ヘッドマウントディスプレイ(Head Mount Display:以下HMDと称す)画像形成ユニット402に採用した本実施の形態のHMD401の外観斜視図であり、図17は、HMD401の要部構成を示す概略構成図である。
Embodiment 4 FIG.
FIG. 16 shows a head mount as an example of use of the semiconductor light-emitting element (one-dimensional LED array light-emitting element) 101 described in the first embodiment or the semiconductor light-emitting element (one-dimensional LED array light-emitting element) 201 described in the second embodiment. FIG. 17 is an external perspective view of the
図16に示すように、画像表示装置としてのHMD401は、内部にHMD画像形成ユニット402を設置し、このHMD画像形成ユニット402から出射されるスキャニング像を、HMD画像形成ユニット402の前方に設置した反射面403を介してその前方に、正立し且つ拡大された虚像による表示像404を形成する。尚、反射面403を非透過型とすることにより非透過型HMDとし、また反射面403をハーフミラーとすることにより光学透過型HMDとすることができる。
As shown in FIG. 16, an
図17を参照しながら、HMD401について、HMD画像形成ユニット402の構成も含め更に説明する。
With reference to FIG. 17, the
同図に示すように、HMD画像形成ユニット402は、画像形成光源として一次元LEDアレイ素子405を用い、その上方に配置する走査ミラー406により一次元画像をスキャニングさせて二次元画像を作り出す。そして走査ミラー406により反射された光線の先に凸レンズ407を配置する。尚、走査ミラー406と凸レンズ407の位置関係は、凸レンズ407の前焦点距離内に走査ミラー406を配置し、その距離を調整することにより所望の倍率を作り出す。
As shown in the figure, the HMD
尚、ここでの一次元LEDアレイ素子405は、実施の形態1で説明した半導体発光素子101或いは実施の形態2で説明した半導体発光素子201としてもよいし、またこれらの半導体発光素子を複数、例えば図23に示すようにプリント配線基板517上に直線状に隣接して実装したものとしてもよい。
Here, the one-dimensional
上記したように走査ミラー406と凸レンズ407を上記した位置関係でHMD画像形成ユニット402内に設置することにより、凸レンズ407からレンズ後方へ出射される光線は、レンズ後方からみて拡大された正立虚像を形成する光線となる。この光線を、更に反射面403を介して視点409に向けて反射させることにより、反射面403の前方に拡大された虚像による表示像404を形成する。尚、ここでは、拡大された正立虚像を形成するために凸レンズ407を用いたが、ターニングミラーとしても機能させることを目的とした凹面鏡を用いることもできる。
As described above, by installing the
ここでは、実施の形態1で説明した半導体発光素子101或いは実施の形態2で説明した半導体発光素子201を、一次元LEDアレイ素子405として採用しているため、例えば図23に示すようにプリント配線基板517上に複数の半導体発光素子(一次元LEDアレイ発光素子)101,201を一元的に実装して大画面化に対応させる際に、隣接チップとの間に生じるギャップを極力小さくすることができる。
Here, since the semiconductor
以上のように、実施の形態1で説明した半導体発光素子101或いは実施の形態2で説明した半導体発光素子201を、一次元LEDアレイ素子405として採用した本実施の形態のHMD401によれば、各半導体発光素子には、それぞれの実施の形態で記述した効果が得られるため、半導体発光素子を一次元実装する際、安定的に一次元実装が可能となる他、各半導体発光素子における素子端部ドットと短手方向の端面の距離を狭くすることができる。そのため、より高精細なHMDの創出が可能となる。
As described above, according to the
実施の形態5.
図18は、実施の形態1の変形例で説明した二次元のLEDアレイ発光素子である半導体発光素子123(図9参照)の使用例として、ディスプレイに採用した本実施の形態の携帯端末451に採用した例を示すもので、同図(a)は携帯端末451を開いたときの外観斜視図であり、同図(b)は携帯端末451を閉じたときの外観斜視図である。
Embodiment 5 FIG.
FIG. 18 shows an example of use of the semiconductor light emitting device 123 (see FIG. 9) which is a two-dimensional LED array light emitting device described in the modification of the first embodiment. FIG. 4A is an external perspective view when the
携帯端末451の画像表示部としては、一般的に、ダイアル操作確認、アドレス帳内容の確認、メールの作成及びその内容確認、インターネットコンテンツの閲覧、ワンセグ視聴などの情報を表示するメインモニター452と、時刻、電波受信状態、着信情報などの一部情報のみを表示するバックモニター453がある。携帯端末は、屋外で使用することが多く、画像表示装置としてのメインモニター452及びバックモニター453の輝度が十分でない場合、視認性が悪いため外光を遮断しなければ情報を確認することができない場合がある。
As an image display unit of the
ここでは、実施の形態1の変形例で説明した二次元のLEDアレイ発光素子である半導体発光素子123(図9参照)をLEDディスプレイとして、メインモニター452やバックモニター453に採用しているため、例えば図9で説明したように、複数の二次元LEDアレイ発光素子を二次元に高精度実装することができ、隣接チップとの間に生じるギャップを極力小さくすることができる。
Here, the semiconductor light emitting device 123 (see FIG. 9), which is the two-dimensional LED array light emitting device described in the modification of the first embodiment, is used as the LED display in the
以上のように、実施の形態1の変形例で説明した二次元のLEDアレイ発光素子である半導体発光素子123(図9参照)を、メインモニター452やバックモニター453に採用した本実施の形態の携帯端末によれば、前記した実施の形態1,2で記述した効果が得られるため、二次元LEDアレイ発光素子をプリント配線基板上に二次元実装する際、安定的に二次元実装が可能となる他、各発光素子における素子端部ドットとダイシング端面との距離を極力狭くすることができる。そのため、画像表示装置としての高精細なLEDディスプレイの創出が可能となる。
As described above, the semiconductor light-emitting element 123 (see FIG. 9) that is a two-dimensional LED array light-emitting element described in the modification of the first embodiment is used in the
尚、前記した特許請求の範囲、及び実施の形態の説明において、「上」、「下」といった言葉を使用したが、これらは便宜上であって、半導体発光素子を配置する状態における絶対的な位置関係を限定するものではない。 In the above claims and the description of the embodiments, the words “upper” and “lower” are used for the sake of convenience, and the absolute position in the state in which the semiconductor light emitting element is arranged. It does not limit the relationship.
101 半導体発光素子、 102 形成基板、 103 パッシベーション膜、 104 平坦化膜、 105 Ni層、 106 AuGeNi層、 107 ボンディングメタル、 108 半導体薄膜発光素子、 109 下側コンタクト層、 110 下側クラッド層、 111 発光層、 112 上側クラッド層、 113 上側コンタクト層、 114 発光メサ、 115 上側接続配線、 116 層間絶縁膜、 117 エピタキシャルウェハ、 118 成長基板、 119 犠性層、 120 下側電極接続パッド、 121 上側電極接続パッド、 122 ダイシングブレード、 123 半導体発光素子、 124 プリント基板、 125 形成基板、 126 絶縁膜、 127 Ni層、 128 AuGeNi層、 129 ボンディングメタル、 130 下側コンタクト層、 131 下側クラッド層、 132 発光層、 133 上側クラッド層、 134 上側コンタクト層、 l35 半導体薄膜発光素子、 136 上側共通接続配線、 137 層間絶縁膜、 138 発光ピクセル、 201 半導体発光素子、 202 形成基板、 203 パッシベーション層、 204 平坦化膜、 205 連結部、 211 フォトレジスト、 212 バックグラインダー、 213 表面保護テープ、 301 LEDプリンタ、 302 プロセスユニット、 303 プロセスユニット、 304 プロセスユニット、 305 プロセスユニット、 306 記録用紙、 307 搬送経路、 308 感光体ドラム、 309 帯電装置、 310 露光装置、 311 現像装置、 312 クリーニング装置、 313 用紙カセット、 314 ホッピングローラ、 315 ピンチローラ、 316 ピンチローラ、 317 レジストローラ、 318 搬送ローラ、 319 転写ローラ、 320 排出ローラ、 321 ピンチローラ、 322 排出ローラ、 323 ピンチローラ、 324 定着器、 325 スタッカ部、 401 HMD、 402 HMD画像形成ユニット、 403 反射面、 404 表示像、 405 一次元LEDアレイ素子、 406 走査ミラー、 407 凸レンズ、 409 視点、 451 携帯端末、 452 メインモニター、 453 バックモニター。
DESCRIPTION OF SYMBOLS 101 Semiconductor light emitting element, 102 formation board, 103 passivation film, 104 planarization film, 105 Ni layer, 106 AuGeNi layer, 107 bonding metal, 108 semiconductor thin film light emitting element, 109 lower contact layer, 110 lower clad layer, 111 light emission Layer, 112 upper cladding layer, 113 upper contact layer, 114 light emitting mesa, 115 upper connection wiring, 116 interlayer insulating film, 117 epitaxial wafer, 118 growth substrate, 119 sacrificial layer, 120 lower electrode connection pad, 121 upper electrode connection Pad, 122 dicing blade, 123 semiconductor light emitting device, 124 printed circuit board, 125 forming substrate, 126 insulating film, 127 Ni layer, 128 AuGeNi layer, 129 bonding metal, 130 lower contact layer, 13 Lower clad layer, 132 light emitting layer, 133 upper clad layer, 134 upper contact layer, 135 semiconductor thin film light emitting element, 136 upper common connection wiring, 137 interlayer insulating film, 138 light emitting pixel, 201 semiconductor light emitting element, 202 formation substrate, 203 Passivation layer, 204 flattening film, 205 connecting part, 211 photoresist, 212 back grinder, 213 surface protective tape, 301 LED printer, 302 process unit, 303 process unit, 304 process unit, 305 process unit, 306 recording paper, 307 Conveyance path, 308 Photosensitive drum, 309 Charging device, 310 Exposure device, 311 Developing device, 312 Cleaning device, 313 Paper cassette, 314 Hopping roller, 315 pins Roller 316 pinch roller 317 registration roller 318 transport roller 319 transfer roller 320 discharge roller 321 pinch roller 322 discharge roller 323 pinch roller 324 fixing device 325 stacker unit 401 HMD 402 HMD image forming unit , 403 reflecting surface, 404 display image, 405 one-dimensional LED array element, 406 scanning mirror, 407 convex lens, 409 viewpoint, 451 mobile terminal, 452 main monitor, 453 back monitor.
Claims (14)
前記接合基板上に形成したボンディングメタルと、
複数の発光部を有し、前記ボンディングメタル上に接合した半導体薄膜発光素子と
を備え、
前記ボンディングメタルは、最表層をAuGeNiで形成し、前記接合基板との密着性向上層をNiで形成し、
前記発光部を一次元或いは二次元に配列したことを特徴とする半導体発光素子。 A bonded substrate;
A bonding metal formed on the bonding substrate;
A semiconductor thin-film light-emitting element having a plurality of light-emitting portions and bonded onto the bonding metal,
The bonding metal has an outermost layer formed of AuGeNi, and an adhesion improving layer with the bonding substrate is formed of Ni.
A semiconductor light emitting device, wherein the light emitting portions are arranged one-dimensionally or two-dimensionally.
前記平坦化層上に、密着性向上層としてのNi層とボンディング面の最表層としてのAuGeNi層で構成されるボンティングメタルを形成する工程と、
複数の発光部を有する半導体薄膜発光素子を前記ボンディング面に接合する工程と、
前記ボンディングメタルの、ダイシング領域に存在する部分を除くようにウェットエッチングによりパターニングする工程と、
前記ダイシング領域でダイシングする工程と
を有することを特徴とする半導体発光素子の製造方法。 Forming a planarization film on the bonding substrate;
Forming a bonding metal composed of an Ni layer as an adhesion improving layer and an AuGeNi layer as an outermost layer of a bonding surface on the planarizing layer;
Bonding a semiconductor thin-film light-emitting element having a plurality of light-emitting portions to the bonding surface;
Patterning by wet etching so as to remove the portion of the bonding metal existing in the dicing region;
And a step of dicing in the dicing region.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020181924A (en) * | 2019-04-26 | 2020-11-05 | 日亜化学工業株式会社 | Manufacturing method of light-emitting device |
JP2021097112A (en) * | 2019-12-16 | 2021-06-24 | 株式会社沖データ | Semiconductor device, light emitting substrate, optical print head, image forming apparatus, and method for manufacturing semiconductor device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009060148A (en) * | 2008-12-15 | 2009-03-19 | Oki Data Corp | Display device |
JP2009290242A (en) * | 2002-11-11 | 2009-12-10 | Oki Data Corp | Semiconductor device, optical print head, and image forming apparatus |
JP2013074171A (en) * | 2011-09-28 | 2013-04-22 | Oki Data Corp | Light-emitting device, light-emitting element array, and image display apparatus |
JP2013149911A (en) * | 2012-01-23 | 2013-08-01 | Nichia Chem Ind Ltd | Semiconductor device |
-
2013
- 2013-12-27 JP JP2013271535A patent/JP6097682B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290242A (en) * | 2002-11-11 | 2009-12-10 | Oki Data Corp | Semiconductor device, optical print head, and image forming apparatus |
JP2009060148A (en) * | 2008-12-15 | 2009-03-19 | Oki Data Corp | Display device |
JP2013074171A (en) * | 2011-09-28 | 2013-04-22 | Oki Data Corp | Light-emitting device, light-emitting element array, and image display apparatus |
JP2013149911A (en) * | 2012-01-23 | 2013-08-01 | Nichia Chem Ind Ltd | Semiconductor device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020181924A (en) * | 2019-04-26 | 2020-11-05 | 日亜化学工業株式会社 | Manufacturing method of light-emitting device |
JP7256382B2 (en) | 2019-04-26 | 2023-04-12 | 日亜化学工業株式会社 | Method for manufacturing light emitting device |
JP2021097112A (en) * | 2019-12-16 | 2021-06-24 | 株式会社沖データ | Semiconductor device, light emitting substrate, optical print head, image forming apparatus, and method for manufacturing semiconductor device |
JP7306253B2 (en) | 2019-12-16 | 2023-07-11 | 沖電気工業株式会社 | Semiconductor device, light emitting substrate, optical print head, image forming apparatus, and method for manufacturing semiconductor device |
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