JP2015122094A5 - - Google Patents

Claims (20)

1. 命令のラインをプリフェッチする方法であって、
   第１のキャッシュ内の第２の命令の第２のフェッチアドレスのミスを示すインジケーションを受け取ることを備え、前記第２のフェッチアドレスが、第１の命令の第１のアドレスに対して非連続的であるか連続的であるかが決定され、
   前記方法はさらに、
   前記インジケーションに応答して、
   前記第２のフェッチアドレスが非連続的であることを条件として、
   前記第２のフェッチアドレスに基づいて、第２のキャッシュから第１の命令のラインをフェッチし、前記第２のキャッシュから第２の命令のラインをプリフェッチし、
   ここで、前記第２の命令のラインは、前記第１の命令のラインの次の連続キャッシュラインか、または分岐履歴テーブルもしくは分岐予測ロジックからの情報にしたがった非連続キャッシュラインであり、
   前記第２のフェッチアドレスが連続的であることを条件として、
   前記第２の命令のラインをプリフェッチすることなく、前記第２のフェッチアドレスに基づいて、前記第２のキャッシュから前記第１の命令のラインをフェッチする、
   方法。
2. 前記第２のフェッチアドレスが非連続的であることを条件として、前記第２の命令のラインをプリフェッチすることは、前記第１の命令のラインをフェッチすることと、前記第２の命令のラインをプリフェッチすることを結合することによって長データ転送を可能にすることを備える請求項１に記載の方法。
3. 前記第２の命令は、前記第１の命令の後にフェッチされる請求項１に記載の方法。
4. 前記第２のフェッチアドレスは、前記第１のキャッシュに結合されたプロセッサ内のロジックによって、または、前記第２のフェッチアドレスを前記第１のフェッチアドレスと比較することによって、非連続的であると識別される請求項１に記載の方法。
5. 前記第２のフェッチアドレスに関連付けられた非連続動作は、分岐動作である請求項１に記載の方法。
6. 前記第２の命令のラインは、前記第１の命令のライン内の既定の閾値位置に関係する前記第１の命令のライン内の前記第２の命令の位置をさらに条件としてプリフェッチされる請求項１に記載の方法。
7. 前記第２の命令のラインは、前記第１の命令のラインに対して非連続的である請求項１に記載の方法。
8. 前記第２のフェッチアドレスに関連付けられた動作は、非連続的であり、復帰動作またはサブルーチンコール動作を含む請求項１に記載の方法。
9. 前記第２のフェッチアドレスは、連続的である場合、前記第１のフェッチアドレスに対して連続的であるメモリアクセスのターゲットであり、
   前記第２のフェッチアドレスは、非連続的である場合、前記第１のフェッチアドレスに対して非連続的であるメモリアクセスのターゲットである請求項１に記載の方法。
10. システムであって、
    第２の命令の第２のフェッチアドレスが命令キャッシュ内でミスしたという通知を生成するように構成された命令キャッシュを備え、前記第２のフェッチアドレスが、第１の命令の第２のアドレスとの関係において非連続的であるか連続的であるかが決定され、
    前記システムはさらに、
    前記通知に応答して、
    前記第２のフェッチアドレスが非連続的であることを条件として、
    前記第２のフェッチアドレスに基づいて、第２のキャッシュから第１の命令のラインをフェッチし、前記第２のキャッシュから第２の命令のラインをプリフェッチし、
    ここで、前記第２の命令のラインは、前記第１の命令のラインの次の連続キャッシュラインか、または分岐履歴テーブルもしくは分岐予測ロジックからの情報にしたがった非連続キャッシュラインであり、
    前記第２のフェッチアドレスが連続的であることを条件として、
    前記第２のキャッシュからの前記第２の命令のラインをプリフェッチすることなく、前記第２のフェッチアドレスに基づいて、前記第２のキャッシュからの前記第１の命令のラインをフェッチするように構成された
    ロジックと、
    を備えるシステム。
11. 前記第２のフェッチアドレスは、前記第１のアドレスに対して非連続的であるか否かを判定するように構成されたキャッシュ制御ユニットをさらに備え、前記第１のアドレスは、前記第２のフェッチアドレスの前の第１のフェッチアドレスを含んでいる請求項１０に記載のシステム。
12. 前記プリフェッチされた第２の命令のラインは、前記命令キャッシュへの長データ転送において提供される請求項１０に記載のシステム。
13. 前記第２の命令のラインは、前記第１の命令のラインに対して連続的である請求項１０に記載のシステム。
14. 前記第２の命令のラインは、前記第１の命令のラインに対して非連続的である請求項１０に記載のシステム。
15. 第２の命令の第２のフェッチアドレスが第１のキャッシュ内でミスしたという通知を受け取ることであって、前記第２のフェッチアドレスが、第１の命令の第１のフェッチアドレスとの関係が非連続的であるか否かが決定され、
    前記通知に応答して、
    前記第２のフェッチアドレスが非連続的であることに基づいて、第１の動作を実行することであって、
    前記第１の動作は、前記第２のフェッチアドレスに基づいて、第２のキャッシュから第１の命令のラインをフェッチし、前記第２のキャッシュからの第２の命令のラインをプリフェッチすることを備え、
    ここで、前記第２の命令のラインは、前記第１の命令のラインの次の連続キャッシュラインか、または分岐履歴テーブルもしくは分岐予測ロジックからの情報にしたがった非連続キャッシュラインであり、
    前記第２のフェッチアドレスが連続的であることに基づいて、第２の動作を実行することであって、
    前記第２の動作は、前記第２の命令のラインをプリフェッチすることなく、前記第２のフェッチアドレスに基づいて、前記第２のキャッシュから前記第１の命令のラインをフェッチすること
    を備える方法。
16. 前記第２の命令のラインは、前記第１の命令のラインに対して非連続的である請求項１５に記載の方法。
17. 前記第２の命令は、前記第１の命令に関して次の命令である請求項１５に記載の方法。
18. 前記第２のフェッチアドレスを前記第１のフェッチアドレスと比較することに基づいて、前記第２のフェッチアドレスが、非連続的な動作に関連付けられているか否かを決定することをさらに備える請求項１５に記載の方法。
19. 前記第２のフェッチアドレスが、前記第１のフェッチアドレスに関連付けられて、非連続的であるか連続的であるか、フェッチアドレスキャッシュライン位置が閾値キャッシュライン位置を越えているか否かを決定することをさらに備える請求項１５に記載の方法。
20. 前記第１の動作は、前記フェッチアドレスキャッシュライン位置が前記閾値キャッシュライン位置を越えていることを条件とし、
    前記第２の動作は、前記フェッチアドレスキャッシュライン位置が前記閾値キャッシュライン位置を越えていないことを条件とし、
    前記フェッチアドレスキャッシュライン位置は、前記第２のフェッチアドレスに関連し、前記閾値キャッシュライン位置は、前記第１の命令のラインに関連している、請求項１９に記載の方法。