JP2015076679A - ソースフォロア回路 - Google Patents

Abstract

【課題】定電流を増加させることなく、負荷電流による出力電圧の変動を抑制する。【解決手段】トランジスタＮＭ１のゲートに基準電圧ＶＧを供給し、ソースに電流源Ｃ１の一端とトランジスタＭＰ１のドレインとを接続する。トランジスタＮＭ１のドレインと電源電圧ＶＤＤとの間に電流検出部１２を接続しその出力をトランジスタＭＰ１のゲートに供給する。トランジスタＭＰ１のソースを電源電圧ＶＤＤに接続し、ドレインを電流源Ｃ１とトランジスタＮＭ１のソースと出力電圧Ｖｏｕｔの出力端とに接続する。負荷電流Ｉｌｏａｄが増加してトランジスタＮＭ１を流れる電流が増加し、トランジスタＭＰ１のゲート電圧が閾値電圧Ｖｔｈｐを超えると、負荷電流Ｉｌｏａｄを補うようにトランジスタＭＰ１に電流ＩＭＰが流れ、トランジスタＮＭ１へ流れる電流の増加分ΔＩが抑制され、オーバドライブ電圧Ｖｏｖの増加が抑えられて出力電圧Ｖｏｕｔの低下が抑制される。【選択図】 図１

Description

本発明は、Ｌｏｗ Ｄｒｏｐ Ｏｕｔ（ＬＤＯ）のソースフォロワ回路に関する。

近年、プロセス技術の改良などにより、微細化が進み、デジタル回路等の電源電圧が下がってきている。
しかし、周辺回路のコストダウンのため、デジタル回路等に電源電圧を供給するためのデジタル電源専用に、電源を持つことは敬遠され、ＬＳＩ内部で電源を生成する必要性が高まってきている。

従来、このような電源電圧を生成するＬＤＯ回路として、安定性確保の容易さから、図７のようなフォロワタイプを選択する場合がある（例えば、特許文献１参照）。
図７に示すＬＤＯ回路は、リファレンス電圧生成回路（Ｒｅｆｗｒｅｎｃｅ Ｖｏｌｔａｇｅ）１１と、ソースフォロア回路を構成するＮチャネル型ＭＯＳトランジスタ（以後、トランジスタという。）ＮＭ１および電流源Ｃ１と、を備えている。電源電圧ＶＤＤとトランジスタＮＭ１と電流原Ｃ１とを含む回路が、電源電圧としての出力電圧Ｖｏｕｔを出力する回路を構成している。

トランジスタＮＭ１のゲートは、基準電圧ＶＧを生成するリファレンス電圧生成回路１１に接続され、トランジスタＮＭ１のドレインは電源電圧ＶＤＤに接続され、トランジスタＮＭ１のソースは、定電流ＩＡを流す電流源Ｃ１に接続されている。そして、トランジスタＮＭ１のソースからＶｏｕｔが出力電圧として出力され、負荷に供給される。
このようなソースフォロワ回路を用いたＬＤＯ回路では、基準電圧ＶＧから、オーバドライブ電圧Ｖｏｖ＋閾値電圧Ｖｔｈｎだけ下がった電圧が出力電圧Ｖｏｕｔ（Ｖｏｕｔ＝ＶＧ−Ｖｏｖ−Ｖｔｈｎ）として出力される。このオーバドライブ電圧Ｖｏｖは、トランジスタＮＭ１のサイズと電流源Ｃ１が流す定電流ＩＡによって決定される。

特開２０１１−０９０６７６号公報

しかしながら、従来のソースフォロワ回路を用いたＬＤＯ回路では、負荷電流によって出力電圧値が低下するという問題がある。以下に、図７を伴って具体的に説明する。
まず、負荷電流Ｉｌｏａｄが無い場合、ソースフォロワ回路のトランジスタＮＭ１にＩＡの電流が流れたときのオーバドライブ電圧Ｖｏｖは、
Ｖｏｖ＝ＶＧ−Ｖｏｕｔ−Ｖｔｈｎ
＝｛（ＩＡ／Ｋ′）×（Ｌ／Ｗ）｝^１／２
となる。

なお、式中のＫ′は半導体固有定数、ＬはトランジスタＮＭ１のチャンネル長さ、Ｗはそのチャネル幅である。
次に、負荷電流Ｉｌｏａｄ＝定電流ＩＡである場合、ソースフォロワ回路のトランジスタＮＭ１には、２ＩＡの電流が流れる。そのため、その時のオーバドライブ電圧Ｖｏｖ′は、
Ｖｏｖ′＝ＶＧ−Ｖｏｕｔ′−Ｖｔｈｎ
＝２^１／２×｛（ＩＡ／Ｋ′）×（Ｌ／Ｗ）｝^１／２
＝２^１／２×Ｖｏｖ
となる。

したがって、出力電圧Ｖｏｕｔはオーバドライブ電圧Ｖｏｖに依存するため（Ｖｏｕｔ＝ＶＧ−Ｖｏｖ−Ｖｔｈｎ）、負荷電流が増加することによって出力電圧Ｖｏｕｔは低下する。この影響を小さくするためには、定電流ＩＡを大きくすることで改善されるが、消費電力及びエリアが増大してしまう。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、定電流を増加させることなく、負荷電流による出力電圧の変動を抑制するソースフォロア回路を提供することである。

本発明の一態様は、第一の電流源（例えば図１の、電流源Ｃ１）と第一のＭＯＳトランジスタ（例えば図１の、Ｎチャネル型ＭＯＳトランジスタＮＭ１）とを備えたソースフォロワ回路であり、前記第一のＭＯＳトランジスタに流れる電流値を検出する電流検出部（例えば図１の、電流検出部１２）と、前記電流検出部で検出した電流値に基づいて、ソースフォロア回路の出力に電流を流し込むか、又は、前記出力から電流を引き込む第二の電流源（例えば図１の、Ｐチャネル型ＭＯＳトランジスタＭＰ１）と、を備えることを特徴とするソースフォロワ回路、である。

前記第二の電流源は第二のＭＯＳトランジスタ（例えば図１の、Ｐチャネル型ＭＯＳトランジスタＭＰ１）であってよい。
前記電流検出部は、検出した電流値を電圧値として出力し、前記第二の電流源は、前記電圧値に基づいて、前記出力に電流を流し込むか、又は、前記出力から電流を引き込むようになっていてよい。

前記電流検出部は抵抗成分であってよい。
前記第一のＭＯＳトランジスタのゲートの入力端にバッファ回路（例えば図５のバッファ回路２１）を設け、前記バッファ回路を介して前記第一のＭＯＳトランジスタのゲートにリファレンス電圧を供給するようになっていてよい。
本発明の他の態様は、電流源（例えば図１の、電流源Ｃ１）とＮチャネル型ＭＯＳトランジスタ（例えば図１の、Ｎチャネル型ＭＯＳトランジスタＮＭ１）とを備えたソースフォロワ回路であり、前記Ｎチャネル型ＭＯＳトランジスタのドレインと電源電圧との間に接続される抵抗成分（例えば図１の、電流検出部１２）と、ゲートが前記Ｎチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが、ソースフォロア回路の出力端に接続されるＰチャネル型ＭＯＳトランジスタ（例えば図１の、Ｐチャネル型ＭＯＳトランジスタＭＰ１）と、を備えることを特徴とするソースフォロワ回路、である。

本発明の他の態様は、電流源（例えば図３の、電流源Ｃ２）とＰチャネル型ＭＯＳトランジスタ（例えば図３の、Ｐチャネル型ＭＯＳトランジスタＭＰ２）を備えたソースフォロワ回路であり、前記Ｐチャネル型ＭＯＳトランジスタのドレインと接地電圧との間に接続される抵抗成分（例えば図３の、電流検出部１２）と、ゲートが前記Ｐチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが、ソースフォロア回路の出力端に接続されるＮチャネル型ＭＯＳトランジスタ（例えば図３の、Ｎチャネル型ＭＯＳトランジスタＮＭ２）と、を備えることを特徴とするソースフォロワ回路、である。
前記抵抗成分は抵抗素子であってもよい。

本発明の一態様によれば、定電流を増加させることなく、負荷電流による出力電圧の変動を抑制することができる。

第１実施形態におけるソースフォロア回路の一例を示す構成図である。 電流検出部として抵抗性の素子を用いた場合のソースフォロア回路の一例を示す構成図である。 第２実施形態におけるソースフォロア回路の一例を示す構成図である。 第３実施形態におけるソースフォロア回路の一例を示す構成図である。 第４実施形態におけるソースフォロア回路の一例を示す構成図である。 第５実施形態におけるソースフォロア回路の一例を示す構成図である。 従来のソースフォロア回路の一例を示す構成図である。

以下、本発明の実施形態を、図面を用いて説明する。
＜第１実施形態＞
図１を用いて本発明の第１実施形態を説明する。
図１は、Ｎチャネル型ソースフォロア回路を使用してＬＤＯを図るようにしたソースフォロア回路の一例を示す構成図である。

図１に示すソースフォロア回路は、リファレンス電圧生成回路（Ｒｅｆｅｒｅｎｃｅ Ｖｏｌｔａｇｅ）１１と、ソースフォロア部を構成するＮチャネル型ＭＯＳトランジスタ（以下、単にトランジスタという）ＮＭ１および電流源Ｃ１と、電流検出部（Ｃｕｒｒｅｎｔ Ｄｅｔｅｃｔｉｏｎ）１２と、Ｐチャネル型ＭＯＳトランジスタ（以下、単にトランジスタという）ＭＰ１と、を備える。電源電圧ＶＤＤと電流検出部１２とトランジスタＮＭ１と電流原Ｃ１と、トランジスタＭＰ１とを含む回路が、電源電圧としての出力電圧Ｖｏｕｔを出力する電圧出力回路を構成している。

トランジスタＮＭ１のゲートに、基準電圧ＶＧを生成するリファレンス電圧生成回路１１が接続され、トランジスタＮＭ１のドレインと電源電圧ＶＤＤとの間に、流れる電流値に基づいて電圧を出力する電流検出部１２が接続されている。
トランジスタＮＭ１のソースに、電流を供給する電流源Ｃ１の一端と、トランジスタＭＰ１のドレインとが接続され、電流原Ｃ１の他端は接地電圧に接続されている。トランジスタＮＭ１のソースの電圧が出力電圧Ｖｏｕｔとして負荷に供給される。

一方、トランジスタＭＰ１のゲートは電流検出部１２に接続され、トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続される。トランジスタＭＰ１のドレインは、電流源Ｃ１とトランジスタＮＭ１のソースと出力電圧Ｖｏｕｔの出力端とに接続される。
続いて、図１に示すソーフフォロア回路の動作について説明する。
ここでは、トランジスタＮＭ１に流れる電流を電圧として出力する電流検出部１２として抵抗素子を用い、例えば、図２のような電圧出力回路を構成した場合について説明する。この場合、トランジスタＭＮ１のドレイン電圧が電流検出部１２の出力電圧としてトランジスタＭＰ１のゲートに入力される。

まず、負荷電流Ｉｌｏａｄが流れていない時、トランジスタＭＰ１のゲート電圧Ｖａは次式（１）で表される。
Ｖａ＝ＶＤＤ−Ｒ×ＩＡ ……（１）
ここで、抵抗性素子の抵抗値Ｒは、負荷電流Ｉｌｏａｄが流れていないときのゲート電圧ＶａがトランジスタＭＰ１の閾値電圧Ｖｔｈｐを超えない程度の値に設定しておく。

次に、負荷電流Ｉｌｏａｄが増加した場合、トランジスタＭＰ１のゲート電圧Ｖａ′は次式（２）で表すことができる。なお、式（２）中のΔＩは、トランジスタＮＭ１に流れる電流の増加分である。
Ｖａ′＝ＶＤＤ−Ｒ×（ＩＡ＋ΔＩ） ……（２）
ゲート電圧Ｖａが、トランジスタＭＰ１の閾値電圧Ｖｔｈｐを超えると、トランジスタＭＰ１から負荷電流Ｉｌｏａｄを補うようにトランジスタＭＰ１に電流ＩＭＰが流れる。

したがって、負荷電流Ｉｌｏａｄが流れている状態で、トランジスタＮＭ１へ流れる電流の増加分ΔＩは、ΔＩ＝（Ｉｌｏａｄ−ＩＭＰ）となる。
このように、負荷電流Ｉｌｏａｄが流れても、トランジスタＮＭ１に流れる電流を検出しその検出値に基づいて、負荷電流Ｉｌｏａｄの増加分を補うようにトランジスタＭＰ１に電流ＩＭＰが流れるため、トランジスタＮＭ１の電流増加分を抑えることができる。そのため、トランジスタＮＭ１のオーバドライブ電圧Ｖｏｖの増加が抑えられ、結果的に出力電圧Ｖｏｕｔの低下を抑制することができる。

なお、ここでは、電流検出部１２として抵抗素子を用いた場合について説明したが、これに限るものではなく、抵抗成分としては、抵抗素子以外にも、ダイオード接続されたＭＯＳ、ＭＯＳスイッチや、ダイオード接続されたＭＯＳで構成された電流ミラー回路等、電流値の変化に応じた電圧値を出力することができる素子であれば適用することができる。

＜第２実施形態＞
次に、図３を用いて、本発明の第２実施形態を説明する。
図３はＰチャネル型ソースフォロア回路を使用してＬＤＯを図るようにしたソースフォロア回路の一例を示す構成図である。
第２実施形態におけるソースフォロア回路は、図３に示すように、リファレンス電圧生成回路１１と、ソースフォロア部を構成するＰチャネル型ＭＯＳトランジスタ（以下、単にトランジスタという）ＭＰ２および電流源Ｃ２と、電流検出部１２と、Ｎチャネル型ＭＯＳトランジスタ（以下、単にトランジスタという）ＮＭ２と、を備える。電源電圧ＶＤＤと電流源Ｃ２とトランジスタＭＰ２と電流検出部１２とトランジスタＮＭ２と、を含む回路が、電源電圧としての出力電圧Ｖｏｕｔを出力する電圧出力回路を構成している。

トランジスタＭＰ２のゲートに、基準電圧ＶＧを供給するリファレンス電圧生成回路１１が接続され、ドレインには、流れる電流によって電圧上昇分が決まる電流検出部１２が接続される。トランジスタＭＰ２のソースと電源電圧ＶＤＤとの間に電流源Ｃ２が接続され、トランジスタＭＰ２のソースから出力電圧Ｖｏｕｔが負荷に供給される。
トランジスタＮＭ２のゲートは電流検出部１２に接続され、電流検出部１２の検出電圧がゲート電圧ＶａとしてトランジスタＮＭ２のゲートに供給される。トランジスタＮＭ２のドレインはトランジスタＭＰ２のソースおよび出力電圧Ｖｏｕｔの出力端に接続され、トランジスタＮＭ２のソースは接地電圧に接続される。

続いて、図３のソースフォロア回路の動作について説明する。
電流検出部１２の電圧を生成するための素子として、例えば、図２に示す第１実施形態と同様に抵抗性の素子を用いてソースフォロア回路を構成した場合、負荷電流Ｉｌｏａｄが流れていない時、トランジスタＮＭ２のゲート電圧Ｖａは、次式（３）で表される。
Ｖａ＝Ｒ×ＩＡ ……（３）
ここで、Ｌｅｖｅｌ ｓｈｉｆｔ素子としての抵抗性素子の抵抗値Ｒは、負荷電流Ｉｌｏａｄが流れていないときのゲート電圧ＶａがトランジスタＭＮ２の閾値電圧Ｖｔｈｎを超えない程度の値に設定しておく。

次に、負荷電流Ｉｌｏａｄが増加した場合、トランジスタＮＭ２のゲート電圧Ｖａ′は次式（４）で表すことができる。
Ｖａ′＝Ｒ×（ＩＡ＋ΔＩ） ……（４）
ゲート電圧Ｖａ（Ｖａ′）が、トランジスタＮＭ２の閾値電圧Ｖｔｈｎを超えると、負荷電流Ｉｌｏａｄの増加分を流すように、トランジスタＮＭ２に電流ＩＭＮが流れる。

したがって、負荷電流Ｉｌｏａｄが流れている状態で、トランジスタＭＰ２へ流れる電流の増加分ΔＩは、ΔＩ＝（Ｉｌｏａｄ−ＩＭＮ）となる。
このように、負荷電流Ｉｌｏａｄが流れても、トランジスタＭＰ２に流れる電流を検出しその検出値に基づいて、負荷電流Ｉｌｏａｄの増加分を流すようにトランジスタＮＭ２に電流ＩＭＮが流れるため、トランジスタＭＰ２の電流増加分を抑えることができる。そのため、トランジスタＭＰ２のオーバドライブ電圧Ｖｏｖの増加が抑えられ、結果的に出力電圧Ｖｏｕｔの低下を抑制することができる。

この第２実施形態においても、電流検出部１２として抵抗性素子を用いた場合について説明したが、これに限るものではなく、抵抗成分としては、抵抗素子以外にも、ダイオード接続されたＭＯＳ、ＭＯＳスイッチや、ダイオード接続されたＭＯＳで構成された電流ミラー回路等、電流値の変化に応じた電圧値を出力することができる素子であれば適用することができる。

＜第３実施形態＞
次に、図４を用いて本発明の第３実施形態を説明する。
この第３実施形態におけるソーフフォロア回路は、Ｎチャネル型ソースフォロア回路を使用してＬＤＯを図るようにした図１に示す第１実施形態におけるソースフォロア回路において、バッファ回路を追加したものである。
すなわち、図４に示すように、リファレンス電圧生成回路１１とトランジスタＮＭ１のゲートとの間にバッファ回路（Ｂｕｆｆｅｒ）２１を挿入し、バッファ回路２１の出力ＶＢをトランジスタＮＭ１のゲートに入力している。

このようにバッファ回路２１を挿入することによって、急峻な負荷電流変動による電圧の瞬間的な変動が、リファレンス電圧生成回路１１側へ伝搬することを抑制することができるため、リファレンス電圧生成回路１１の出力電圧ＶＧを一定に保つことができる。その結果、リファレンス電圧生成回路１１の安定性を容易に確保することができる。
なお、図４において、図１に示す第１実施形態におけるソースフォロア回路における同一部には同一符号を付与している。

＜第４実施形態＞
次に、図５を用いて本発明の第４実施形態を説明する。
この第４実施形態におけるソースフォロア回路は、Ｐチャネル型ソースフォロア回路を使用してＬＤＯを図るようにした図３に示す第２実施形態におけるソースフォロア回路においてバッファ回路を追加したものである。
すなわち、図５に示すように、リファレンス電圧生成回路１１とトランジスタＭＰ２のゲートとの間にバッファ回路（Ｂｕｆｆｅｒ）２１を挿入し、バッファ回路２１の出力ＶＢをトランジスタＭＰ２のゲートに供給している。

この場合もバッファ回路２１を挿入することによって、急峻な負荷電流変動による電圧の瞬間的な変動が、リファレンス電圧生成回路１１側へ伝搬することを抑制することができるため、リファレンス電圧生成回路１１の出力電圧ＶＧを一定に保つことができる。その結果、リファレンス電圧生成回路１１の安定性を容易に確保することができる。
なお、図５において、図３に示す第２実施形態におけるソースフォロア回路における同一部には同一符号を付与している。

＜第５実施形態＞
次に、図６を用いて本発明の第５実施形態を説明する。
図６に示すように、この第５実施形態におけるソースフォロア回路は、図７に示す従来のフォロワタイプのＬＤＯに、第１実施形態におけるソースフォロア回路を組み合わせたものである。
すなわち、図６に示すように、第５実施形態におけるソースフォロア回路は、リファレンス電圧生成回路１１と、第１ソースフォロア部ＳＦ１と第２ソースフォロア部ＳＦ２とを備える。

第１ソースフォロア部ＳＦ１は、図７に示す従来のソースフォロア回路と同一構成を有し、Ｎチャネル型ＭＯＳトランジスタ（以下、単にトランジスタという）ＮＭ１１、電流源Ｃ１１が、それぞれ図７に示すＮチャネル型ＭＯＳトランジスタＮＭ１、電流源Ｃ１に対応している。
第２ソースフォロア部ＳＦ２は、図１に示す第１実施形態におけるソースフォロア回路と同一構成を有し、Ｎチャネル型ＭＯＳトランジスタ（以下、単にトランジスタという）ＮＭ１２、電流源Ｃ１２およびその定電流ＩＢ、Ｐチャネル型ＭＯＳトランジスタＭＰ１１がそれぞれ、図１に示すＮチャネル型ＭＯＳトランジスタＮＭ１、電流源Ｃ１およびその定電流ＩＡ、Ｐチャネル型ＭＯＳトランジスタＭＰ１に対応している。

そして、リファレンス電圧生成回路１１からの基準電圧ＶＧが、トランジスタＮＭ１１およびＮＭ１２のゲートに入力され、トランジスタＮＭ１１およびＮＭ１２のソースとトランジスタＭＰ１１のドレインとが共通に接続され、出力電圧Ｖｏｕｔとして負荷に供給される。
このように、ソースフォロア部を多段に接続することによって、負荷の急峻な電流変動に対する応答性が向上する。

なお、第５実施形態では、従来のＮチャネル型のソースフォロア回路と第１実施形態におけるＮチャネル型のソースフォロア回路とを組み合わせた場合について説明したが、同様に、従来のＰチャネル型のソースフォロア回路と第２実施形態におけるＰチャネル型のソースフォロア回路とを組み合わせることも可能であり、この場合も同等の作用効果を得ることができる。

また、この場合も、バッファ回路を設け、リファレンス電圧生成回路からの基準電圧ＶＧを、バッファ回路を介して各ソースフォロア部に入力するように構成してもよい。
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

１１ リファレンス電圧生成回路（Ｒｅｆｅｒｅｎｃｅ Ｖｏｌｔａｇｅ）
１２ 電流検出部（Ｃｕｒｒｅｎｔ Ｄｅｔｅｃｔｉｏｎ）
２１ バッファ回路（Ｂｕｆｆｅｒ）
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２ 電流源
ＭＰ１、ＭＰ２、ＭＰ１１ Ｐチャネル型ＭＯＳトランジスタ
ＮＭ１、ＮＭ２、ＮＭ１１、ＮＭ１２ Ｎチャネル型ＭＯＳトランジスタ

Claims (8)

1. 第一の電流源と第一のＭＯＳトランジスタとを備えたソースフォロワ回路であり、
   前記第一のＭＯＳトランジスタに流れる電流値を検出する電流検出部と、
   前記電流検出部で検出した電流値に基づいて、ソースフォロア回路の出力に電流を流し込むか、又は、前記出力から電流を引き込む第二の電流源と、
   を備えることを特徴とするソースフォロワ回路。
2. 前記第二の電流源は第二のＭＯＳトランジスタであることを特徴とする請求項１に記載のソースフォロワ回路。
3. 前記電流検出部は、検出した電流値を電圧値として出力し、
   前記第二の電流源は、前記電圧値に基づいて、前記出力に電流を流し込むか、又は、前記出力から電流を引き込むことを特徴とする請求項１又は請求項２に記載のソースフォロワ回路。
4. 前記電流検出部は抵抗成分であることを特徴とする請求項１から請求項３のいずれか１項に記載のソースフォロワ回路。
5. 前記第一のＭＯＳトランジスタのゲートの入力端にバッファ回路を設け、
   前記バッファ回路を介して前記第一のＭＯＳトランジスタのゲートにリファレンス電圧を供給することを特徴とする請求項１から請求項４のいずれか１項に記載のソースフォロア回路。
6. 電流源とＮチャネル型ＭＯＳトランジスタとを備えたソースフォロワ回路であり、
   前記Ｎチャネル型ＭＯＳトランジスタのドレインと電源電圧との間に接続される抵抗成分と、
   ゲートが前記Ｎチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが、ソースフォロア回路の出力端に接続されるＰチャネル型ＭＯＳトランジスタと、
   を備えることを特徴とするソースフォロワ回路。
7. 電流源とＰチャネル型ＭＯＳトランジスタとを備えたソースフォロワ回路であり、
   前記Ｐチャネル型ＭＯＳトランジスタのドレインと接地電圧との間に接続される抵抗成分と、
   ゲートが前記Ｐチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが、ソースフォロア回路の出力端に接続されるＮチャネル型ＭＯＳトランジスタと、
   を備えることを特徴とするソースフォロワ回路。
8. 前記抵抗成分が、抵抗素子であることを特徴とする請求項４、請求項６および請求項７のいずれか１項に記載のソースフォロワ回路。

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