JP2015060996A - Display device and semiconductor device - Google Patents

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信美 斉藤
Nobumi Saito
信美 斉藤
上田 知正
Tomomasa Ueda
知正 上田
雄也 前田
Yuya Maeda
雄也 前田
健太郎 三浦
Kentaro Miura
健太郎 三浦
慎太郎 中野
Shintaro Nakano
慎太郎 中野
竜則 坂野
Tatsunori Sakano
竜則 坂野
山口 一
Hajime Yamaguchi
一 山口
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株式会社東芝
Toshiba Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a display device and a semiconductor device with high reliability.SOLUTION: According to an embodiment, the display device including a first electrode, a second electrode, an organic light-emitting layer, a first transistor, and a second transistor is provided. The first electrode is light-transmissive. The second electrode faces the first electrode. The organic light-emitting layer is provided between the first electrode and the second electrode. The first transistor includes a first semiconductor layer, a first conductive part, a second conductive part, a first gate electrode, and a first gate insulating film. The second transistor includes a second semiconductor layer, a third conductive part, a fourth conductive part, a second gate electrode, and a second gate insulating film. The amount of hydrogen contained in the first gate insulating film is larger than the amount of hydrogen contained in the second gate insulating film.

Description

本発明の実施形態は、表示装置及び半導体装置に関する。 Embodiments of the present invention relates to a display device and a semiconductor device.

有機EL(Electro-Luminescence)素子に流れる電流を、薄膜トランジスタによって制御するアクティブマトリクス方式の表示装置がある。 The current flowing through the organic EL (Electro-Luminescence) element, there is an active matrix display device controlled by a thin film transistor. 表示装置に用いられる半導体装置がある。 There is a semiconductor device used in a display device. こうした表示装置及び半導体装置において、信頼性の向上が望まれる。 In such a display device and a semiconductor device, improvement in reliability is desired.

特開2004−103957号公報 JP 2004-103957 JP

本発明の実施形態は、高信頼性の表示装置及び半導体装置を提供する。 Embodiments of the present invention provides a display device and a semiconductor device of high reliability.

本発明の実施形態によれば、第1電極と、第2電極と、有機発光層と、第1トランジスタと、第2トランジスタと、を備えた表示装置が提供される。 According to an embodiment of the present invention, a first electrode, a second electrode, and an organic light emitting layer, a first transistor, a display device including a second transistor, it is provided. 前記第1電極は、光透過性である。 It said first electrode is light-transmissive. 前記第2電極は、前記第1電極と対向する。 The second electrode is opposed to the first electrode. 前記有機発光層は、前記第1電極と前記第2電極との間に設けられる。 The organic light emitting layer is provided between the first electrode and the second electrode. 前記第1トランジスタは、第1半導体層と、第1導電部と、第2導電部と、第1ゲート電極と、第1ゲート絶縁膜と、を含む。 Wherein the first transistor includes a first semiconductor layer, a first conductive portion, a second conductive section, a first gate electrode, a first gate insulating film. 前記第1半導体層は、第1部分と、第2部分と、前記第1部分と前記第2部分との間に設けられた第3部分と、を含む。 The first semiconductor layer includes a first portion, a second portion, and a third portion disposed between said first portion and said second portion. 前記第1導電部は、前記第1電極及び前記第2電極の一方と電気的に接続されるとともに、前記第1部分と電気的に接続される。 Said first conductive portion, wherein while being electrically connected to one of the first electrode and the second electrode is connected to the first portion and electrically. 前記第2導電部は、前記第1導電部と離間し、前記第2部分と電気的に接続される。 The second conductive portion, apart from the first conductive part is connected to the second portion and electrically. 前記第1ゲート電極は、前記第1導電部及び前記第2導電部と離間し、前記第3部分と対向する。 It said first gate electrode is spaced apart from the first conductive portion and the second conductive portion, opposite to the third portion. 前記第1ゲート絶縁膜は、前記第3部分と前記第1ゲート電極との間に設けられる。 The first gate insulating film is provided between the third portion and the first gate electrode. 前記第2トランジスタは、第2半導体層と、第3導電部と、第4導電部と、第2ゲート電極と、第2ゲート絶縁膜と、を含む。 The second transistor comprises a second semiconductor layer, a third conductive portion, a fourth conductive portion, and a second gate electrode, a second gate insulating film. 前記第2半導体層は、第4部分と、第5部分と、前記第4部分と前記第5部分との間に設けられた第6部分と、を含む。 Said second semiconductor layer includes a fourth portion, a fifth portion, and a sixth portion disposed between said fourth portion and the fifth portion. 前記第3導電部は、前記第1導電部、前記第2導電部及び前記第1ゲート電極のいずれかと電気的に接続されるとともに、前記第4部分と電気的に接続される。 The third conductive portion, said first conductive portion, or a is electrically connected to the second conductive portion and the first gate electrode is the fourth portion electrically connected. 前記第4導電部は、前記第3導電部と離間し、前記第5部分と電気的に接続される。 Said fourth conductive portion, spaced apart from the third conductive portion is connected to said fifth portion and electrically. 前記第2ゲート電極は、前記第3導電部及び前記第4導電部と離間し、前記第6部分と対向する。 The second gate electrode is spaced apart from the third conductive portion and the fourth conductive portion, opposite to the sixth portion. 前記第2ゲート絶縁膜は、前記第6部分と前記第2ゲート電極との間に設けられる。 The second gate insulating film is provided between said sixth portion and said second gate electrode. 前記第1ゲート絶縁膜に含まれる水素の量は、前記第2ゲート絶縁膜に含まれる水素の量よりも多い。 The amount of hydrogen contained in the first gate insulating film is greater than the amount of hydrogen contained in the second gate insulating film.

第1の実施形態に係る表示装置を模式的に表す断面図である。 The display device according to the first embodiment is a cross-sectional view schematically showing. 第1の実施形態に係る表示装置を模式的に表す等価回路図である。 The display device according to the first embodiment is an equivalent circuit diagram schematically showing. 図3(a)及び図3(b)は、薄膜トランジスタの電流−電圧特性の一例を表すグラフ図である。 FIGS. 3 (a) and 3 (b), a current of a thin film transistor - a graph showing an example of the voltage characteristics. 図4(a)及び図4(b)は、薄膜トランジスタの特性の一例を表すグラフ図である。 FIGS. 4 (a) and 4 (b) is a graph showing an example of characteristics of the thin film transistor. 第2の実施形態に係る表示装置を模式的に表す断面図である。 The display device according to the second embodiment is a cross-sectional view schematically showing. 第2の実施形態に係る別の表示装置を模式的に表す断面図である。 Another display device according to the second embodiment is a cross-sectional view schematically showing. 第3の実施形態に係る表示装置を模式的に表す断面図である。 The display device according to the third embodiment is a cross-sectional view schematically showing. 第4の実施形態に係る表示装置を模式的に表す断面図である。 The display device according to the fourth embodiment is a cross-sectional view schematically showing. 第5の実施形態に係る半導体装置を模式的に表す断面図である。 The semiconductor device according to a fifth embodiment is a cross-sectional view schematically showing.

以下に、各実施の形態について図面を参照しつつ説明する。 Hereinafter, will be described with reference to the drawings each of the embodiments.
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。 The drawings are schematic or conceptual. The relationship between the thickness and width of each portion, and the size ratio between the portions, not necessarily the same as actual ones. また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。 Further, even when the same portion in some cases the dimensions or ratios by drawing represented differently.
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。 In the specification and the drawings, and a detailed description is given the same reference numerals, components similar to those previously described with reference to earlier figures omitted.

(第1の実施形態) (First Embodiment)
図1は、第1の実施形態に係る表示装置を模式的に表す断面図である。 Figure 1 is a cross-sectional view showing a display device according to the first embodiment schematically.
図1に表したように、表示装置110は、第1電極11と、第2電極12と、有機発光層13と、第1トランジスタ21と、第2トランジスタ22と、を備える。 As shown in FIG. 1, the display device 110 includes a first electrode 11, and the second electrode 12, an organic luminescent layer 13, a first transistor 21, a second transistor 22, a.

第1電極11は、光透過性を有する。 The first electrode 11 is light transmissive. 第2電極12は、第1電極11と対向する。 The second electrode 12 faces the first electrode 11. この例では、第2電極12が、光反射性である。 In this example, the second electrode 12 is light reflective. 第2電極12の光反射率は、第1電極11の光反射率よりも高い。 Light reflectivity of the second electrode 12 is higher than the light reflectance of the first electrode 11. 第2電極12は、光透過性でもよい。 The second electrode 12 may be a light transmissive. 例えば、第1電極11が、陽極であり、第2電極12が、陰極である。 For example, the first electrode 11, an anode, the second electrode 12 is a cathode. 第1電極11を陰極とし、第2電極12を陽極としてもよい。 The first electrode 11 is a cathode, the second electrode 12 may be an anode. 第1電極11は、例えば、画素電極と呼ばれる場合もある。 The first electrode 11 is, for example, also be referred to as a pixel electrode.

有機発光層13は、第1電極11と第2電極12との間に設けられる。 The organic light-emitting layer 13 is provided between the first electrode 11 and the second electrode 12. 有機発光層13は、第1電極11及び第2電極12と電気的に接続される。 The organic light-emitting layer 13 is electrically connected to the first electrode 11 and the second electrode 12. 有機発光層13は、例えば、第1電極11の少なくとも一部に接し、第2電極12の少なくとも一部と接する。 The organic light-emitting layer 13, for example, at least a portion of the first electrode 11 in contact, in contact with at least a portion of the second electrode 12.

第1電極11、第2電極12及び有機発光層13により、有機EL型の発光素子部15が形成される。 First electrode 11, the second electrode 12 and the organic luminescent layer 13, the light emitting element 15 of the organic EL type is formed. より詳しくは、有機発光層13の第1電極11及び第2電極12のそれぞれと電気的に接続された部分において、発光素子部15が形成される。 More specifically, in each of the electrically connected portion of the first electrode 11 and the second electrode 12 of the organic light emitting layer 13, the light emitting element portion 15 is formed. 第1電極11と第2電極12との間に電流を流す。 Applying a current between the first electrode 11 and the second electrode 12. これにより、有機発光層13から光が放出される。 Thus, light is emitted from the organic light emitting layer 13. 有機発光層13から放出された光は、第1電極11を透過する。 Light emitted from the organic emission layer 13 is transmitted through the first electrode 11.

発光素子部15の発光は、第1トランジスタ21及び第2トランジスタ22によって駆動される。 Light emission of the light emitting element section 15 is driven by a first transistor 21 and second transistor 22. 表示装置110において、複数の発光素子部15と、複数の第1トランジスタ21と、複数の第2トランジスタ22と、の組み合わせが、マトリクス状に並べて配置される。 In the display device 110, a plurality of light emitting element section 15, a plurality of first transistor 21, a plurality of second transistor 22, a combination of, are arranged in a matrix. 複数の第1トランジスタ21及び複数の第2トランジスタ22の駆動を制御することにより、複数の発光素子部15の発光を制御する。 By controlling the driving of the plurality of first transistor 21 and a plurality of second transistor 22 controls the light emission of the plurality of light emitting elements 15. これにより、表示装置110において、画像が表示される。 Thus, in the display device 110, an image is displayed. 表示装置110は、有機ELを用いたアクティブマトリクス型の表示装置である。 Display device 110 is an active matrix display device using an organic EL.

ここで、第1電極11と第2電極12と有機発光層13との積層方向に対して平行な方向をZ軸方向とする。 Here, the Z-axis direction and a direction parallel to the first electrode 11 to the stacking direction of the second electrode 12 and the organic light emitting layer 13. Z軸方向に対して垂直な1つの方向をX軸方向とする。 As an X-axis direction one direction perpendicular to the Z-axis direction. X軸方向及びZ軸方向に対して垂直な方向をY軸方向とする。 The Y-axis direction and the direction perpendicular to the X-axis direction and the Z-axis direction. Z軸方向は、例えば、第1電極11、第2電極12及び有機発光層13のそれぞれの膜面に対して垂直である。 Z-axis direction is, for example, the first electrode 11 are perpendicular to each film surface of the second electrode 12 and the organic light emitting layer 13. Z軸方向は、例えば、第1電極11、第2電極12及び有機発光層13のそれぞれの厚さ方向と同義である。 Z-axis direction is, for example, the first electrode 11, is synonymous with the respective thickness direction of the second electrode 12 and the organic light emitting layer 13.

第1トランジスタ21は、第1半導体層30と、第1導電部31と、第2導電部32と、第1ゲート電極33と、第1ゲート絶縁膜34と、を含む。 The first transistor 21 includes a first semiconductor layer 30, the first conductive portion 31, and the second conductive portion 32, a first gate electrode 33, a first gate insulating film 34.

第1半導体層30は、第1部分30aと、第2部分30bと、第1部分30aと第2部分30bとの間の第3部分30cと、を含む。 The first semiconductor layer 30 includes a first portion 30a, a second portion 30b, and a third portion 30c between the first portion 30a and second portion 30b.

第1導電部31は、第1電極11及び第2電極12の一方と電気的に接続されるとともに、第1部分30aと電気的に接続される。 The first conductive portion 31, while a is electrically connected to the first electrode 11 and the second electrode 12 is electrically connected to the first portion 30a. この例では、第1導電部31が、第1電極11と電気的に接続される。 In this example, the first conductive portion 31 is electrically connected to the first electrode 11. 第2導電部32は、第1導電部31と離間し、第2部分30bと電気的に接続される。 The second conductive portion 32, separated from the first conductive portion 31 is electrically connected to the second portion 30b. 例えば、第1導電部31と第2導電部32との一方が、ドレインであり、他方が、ソースである。 For example, the first conductive portion 31 is one of the second conductive part 32, the drain, the other is the source.

第1ゲート電極33は、第1導電部31及び第2導電部32と離間し、第3部分30cと対向する。 The first gate electrode 33 is separated from the first conductive portion 31 and the second conductive portion 32, it faces the third portion 30c. 第1ゲート電極33は、例えば、Z軸方向において、第3部分30cと対向する。 The first gate electrode 33 is, for example, in the Z-axis direction, opposite to the third portion 30c. 第1ゲート絶縁膜34は、第3部分30cと第1ゲート電極33との間に設けられる。 The first gate insulating film 34 is provided between the third portion 30c and the first gate electrode 33.

第2トランジスタ22は、第2半導体層40と、第3導電部41と、第4導電部42と、第2ゲート電極43と、第2ゲート絶縁膜44と、を含む。 The second transistor 22 includes a second semiconductor layer 40, and the third conductive portion 41, and the fourth conductive portion 42, and the second gate electrode 43, and the second gate insulating film 44.

第2半導体層40は、第4部分40aと、第5部分40bと、第4部分40aと第5部分40bとの間の第6部分40cと、を含む。 The second semiconductor layer 40 includes a fourth portion 40a, a fifth portion 40b, and a sixth portion 40c between the fourth portion 40a and the fifth portion 40b, a.

第3導電部41は、第4部分40aと電気的に接続される。 The third conductive portion 41 is electrically connected to the fourth portion 40a. また、第3導電部41は、図示を省略した配線などを介して、第1導電部31、第2導電部32及び第1ゲート電極33のいずれかと電気的に接続される。 The third conductive portion 41 via a wiring which is not shown, the first conductive portion 31 is electrically connected to any of the second conductive portion 32 and the first gate electrode 33. 第4導電部42は、第3導電部41と離間し、第5部分40bと電気的に接続される。 The fourth conductive portion 42, separated from the third conductive portion 41, is the fifth part 40b electrically connected. 例えば、第3導電部41と第4導電部42との一方が、ドレインであり、他方が、ソースである。 For example, one of the third conductive portion 41 and the fourth conductive portion 42 is a drain, the other is the source.

第2ゲート電極43は、第3導電部41及び第4導電部42と離間し、第6部分40cと対向する。 The second gate electrode 43 is separated from the third conductive portion 41 and the fourth conductive portion 42, facing the sixth portion 40c. 第2ゲート電極43は、例えば、Z軸方向において、第6部分40cと対向する。 The second gate electrode 43 is, for example, in the Z-axis direction, opposite to the sixth portion 40c. 第2ゲート絶縁膜44は、第6部分40cと第2ゲート電極43との間に設けられる。 The second gate insulating film 44 is provided between the sixth portion 40c and the second gate electrode 43.

表示装置110は、例えば、基板50と、バリア層51と、保護層52と、平坦化層53と、バンク層54と、封止層55と、をさらに備える。 Display device 110 may be, for example, further includes a substrate 50, a barrier layer 51, and the protective layer 52, the planarizing layer 53, a bank layer 54, a sealing layer 55, a. これらの各部は、表示装置110に適宜設けられ、省略可能である。 These units are provided as appropriate to the display device 110, it can be omitted.

基板50は、主面50aを有する。 Substrate 50 has a principal surface 50a. 主面50aは、例えば、Z軸方向に対して垂直な面である。 The major surface 50a is, for example, a plane perpendicular to the Z-axis direction. 基板50には、例えば、光透過性を有する材料が用いられる。 The substrate 50, for example, a material having optical transparency is used. 基板50には、例えば、ガラス材料や樹脂材料が用いられる。 The substrate 50, for example, a glass material or a resin material is used. 基板50は、例えば、可撓性をさらに有する。 Substrate 50 is, for example, further includes flexibility. この場合、基板50には、例えば、ポリイミドなどの可撓性を有する樹脂材料が用いられる。 In this case, the substrate 50, for example, a resin material having flexibility such as polyimide is used.

バリア層51は、主面50aの上に設けられる。 Barrier layer 51 is provided on the major surface 50a. バリア層51は、例えば、基板50側からの水分の浸入を抑制する。 Barrier layer 51 is, for example, to retard penetration of moisture from the substrate 50 side. バリア層51には、例えば、シリコン酸化膜、シリコン窒化膜、または、シリコン酸窒化膜などが用いられる。 The barrier layer 51, for example, a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is used.

第1トランジスタ21及び第2トランジスタ22は、主面50aの上に設けられる。 The first transistor 21 and second transistor 22 is provided on the main surface 50a. この例では、第1トランジスタ21及び第2トランジスタ22が、バリア層51の上に設けられる。 In this example, the first transistor 21 and second transistor 22 is provided on the barrier layer 51. 第1トランジスタ21及び第2トランジスタ22は、例えば、バリア層51の上に並べて設けられる。 The first transistor 21 and second transistor 22 is provided, for example, side by side on the barrier layer 51.

第1ゲート電極33及び第2ゲート電極43は、バリア層51の上に設けられる。 The first gate electrode 33 and the second gate electrode 43 is provided on the barrier layer 51. 第1ゲート電極33及び第2ゲート電極43には、例えば、モリブデンタングステン(MoW)、モリブデンタンタル(MoTa)及びタングステン(W)などの高融点金属が用いられる。 The first gate electrode 33 and the second gate electrode 43, for example, molybdenum-tungsten (MoW), a refractory metal such as molybdenum, tantalum (MoTa) and tungsten (W) is used. 第1ゲート電極33及び第2ゲート電極43の材料は、例えば、ヒロック対策を施したAlを主成分とするAl合金や、より低抵抗のCuなどでもよい。 The material of the first gate electrode 33 and the second gate electrode 43 is, for example, an Al alloy containing Al as a main component subjected to hillock measures, or the like may be more low-resistance Cu.

第1ゲート絶縁膜34は、第1ゲート電極33の上に設けられる。 The first gate insulating film 34 is provided on the first gate electrode 33. 第2ゲート絶縁膜44は、第2ゲート電極43の上に設けられる。 The second gate insulating film 44 is provided on the second gate electrode 43. この例では、第2ゲート絶縁膜44が、第1ゲート絶縁膜34と連続している。 In this example, the second gate insulating film 44 is continuous with the first gate insulating film 34. 第1ゲート絶縁膜34及び第2ゲート絶縁膜44は、例えば、連続した1つの絶縁層56である。 The first gate insulating film 34 and the second gate insulating film 44 is, for example, one insulating layer 56 continuous. 例えば、絶縁層56が、第1ゲート電極33の上、第2ゲート電極43の上、及び、バリア層51の上に設けられる。 For example, the insulating layer 56, on the first gate electrode 33, on the second gate electrode 43, and is provided on the barrier layer 51. 第1ゲート絶縁膜34は、例えば、絶縁層56の一部であり、第2ゲート絶縁膜44は、例えば、絶縁層56の別の一部である。 The first gate insulating film 34 is, for example, a part of the insulating layer 56, the second gate insulating film 44 is, for example, which is another part of the insulating layer 56. 絶縁層56は、例えば、絶縁性と光透過性とを有する。 Insulating layer 56 is, for example, and an insulating and light transmissive.

第1ゲート絶縁膜34は、第2ゲート絶縁膜44と離間していてもよい。 The first gate insulating film 34 may be spaced from the second gate insulating film 44. 第1ゲート絶縁膜34は、少なくとも第1半導体層30と第1ゲート電極33との間に存在していればよい。 The first gate insulating film 34 may exist at least between the first semiconductor layer 30 and the first gate electrode 33. 第2ゲート絶縁膜44は、少なくとも第2半導体層40と第2ゲート電極43との間に存在していればよい。 The second gate insulating film 44 may exist between at least the second semiconductor layer 40 and the second gate electrode 43.

第1ゲート絶縁膜34及び第2ゲート絶縁膜44(絶縁層56)には、例えば、シリコン酸化膜(例えば、SiO )、シリコン窒化膜(例えば、SiN )、及び、シリコン酸窒化膜(SiON)の少なくともいずれかが用いられる。 The first gate insulating film 34 and the second gate insulating film 44 (insulating layer 56), for example, a silicon oxide film (e.g., SiO 2), silicon nitride film (e.g., SiN x), and, a silicon oxynitride film ( At least one of SiON) is used. この例において、第1ゲート絶縁膜34の材料は、第2ゲート絶縁膜44の材料と実質的に同じである。 In this example, the material of the first gate insulating film 34 is a material substantially the same as that of the second gate insulating film 44.

また、この例では、第1ゲート絶縁膜34の厚さt1が、第2ゲート絶縁膜44の厚さt2よりも厚い。 In this example, the thickness t1 of the first gate insulating film 34 is thicker than the thickness t2 of the second gate insulating film 44. 厚さt1は、換言すれば、第1ゲート絶縁膜34のZ軸方向の長さである。 The thickness t1 is, in other words, the Z-axis direction of the first gate insulating film 34 is long. 厚さt2は、換言すれば、第2ゲート絶縁膜44のZ軸方向の長さである。 The thickness t2 is, in other words, the Z-axis direction of the second gate insulating film 44 is long. 厚さt1は、例えば、10nm以上1000nm以下である。 The thickness t1 is, for example, 10nm or more 1000nm or less. 厚さt2は、例えば、5nm以上500nm以下である。 The thickness t2 is, for example, 5nm or more 500nm or less.

この例では、第1ゲート絶縁膜34の材料が、第2ゲート絶縁膜44の材料と実質的に同じである。 In this example, the material of the first gate insulating film 34, a material substantially the same as that of the second gate insulating film 44. 従って、第1ゲート絶縁膜34の単位体積当たりの水素の濃度は、第2ゲート絶縁膜44の単位体積当たりの水素の濃度と実質的に同じである。 Therefore, the concentration of hydrogen per unit volume of the first gate insulating film 34 is the concentration substantially the same as that of hydrogen per unit volume of the second gate insulating film 44. 一方、第1ゲート絶縁膜34の体積は、第2ゲート絶縁膜44の体積よりも大きい。 On the other hand, the volume of the first gate insulating film 34 is greater than the volume of the second gate insulating film 44. 従って、第1ゲート絶縁膜34に含まれる水素の量は、第2ゲート絶縁膜44に含まれる水素の量よりも多い。 Therefore, the amount of hydrogen contained in the first gate insulating film 34 is greater than the amount of hydrogen contained in the second gate insulating film 44.

第1半導体層30は、第1ゲート絶縁膜34の上に設けられる。 The first semiconductor layer 30 is provided on the first gate insulating film 34. 第2半導体層40は、第2ゲート絶縁膜44の上に設けられる。 The second semiconductor layer 40 is provided on the second gate insulating film 44. すなわち、この例において、第1トランジスタ21及び第2トランジスタ22は、いわゆるボトムゲート型である。 That is, in this example, the first transistor 21 and second transistor 22 is a so-called bottom-gate type.

第1半導体層30及び第2半導体層40は、例えば、ガリウム、亜鉛、錫、珪素の少なくともいずれかと、インジウムと、を含む酸化物を含む。 The first semiconductor layer 30 and the second semiconductor layer 40 includes, for example, gallium, zinc, tin, and at least one of silicon, an oxide containing indium, a. すなわち、第1半導体層30及び第2半導体層40は、例えば、InとGaとZnとを含む酸化物膜(すなわち、In−Ga−Zn−O酸化物膜)である。 That is, the first semiconductor layer 30 and the second semiconductor layer 40 is, for example, an oxide film containing In, Ga and Zn (i.e., In-Ga-Zn-O oxide film). また、第1半導体層30及び第2半導体層40は、InとZnとを含む酸化物膜(すなわち、In−Zn−O酸化物膜)でも良い。 The first semiconductor layer 30 and the second semiconductor layer 40, the oxide film containing In and Zn (i.e., In-Zn-O oxide film) may be used. また、第1半導体層30及び第2半導体層40は、InとZnとSiを含む酸化物膜(すなわち、In−Zn−Si−O酸化物膜)でも良い。 The first semiconductor layer 30 and the second semiconductor layer 40, the oxide film containing In, Zn and Si (i.e., In-Zn-Si-O oxide film) may be used. 以下、In−Ga−Zn−O酸化物膜を総称して、「InGaZnO膜」と言うことにする。 Hereinafter collectively an In-Ga-Zn-O oxide film, will be referred to as "InGaZnO film".

なお、第1半導体層30の材料は、第2半導体層40の材料と同じでもよいし、異なってもよい。 The material of the first semiconductor layer 30 may be the same as the material of the second semiconductor layer 40 may be different. 第1半導体層30及び第2半導体層40は、例えば、n形の導電性またはp形の導電性を有する。 The first semiconductor layer 30 and the second semiconductor layer 40 has, for example, the conductivity of the conductive or p-type n-type. 以下、この例では、第1半導体層30及び第2半導体層40がn形である場合として説明する。 Hereinafter, in this example, first semiconductor layer 30 and the second semiconductor layer 40 is described as if it is n-type.

この例では、第1トランジスタ21が、第1チャネル保護膜35をさらに含み、第2トランジスタ22が、第2チャネル保護膜45をさらに含む。 In this example, the first transistor 21 further includes a first channel protective layer 35, the second transistor 22 further includes a second channel protective film 45. 第1チャネル保護膜35は、第1半導体層30の第3部分30cの上に設けられる。 The first channel protective layer 35 is provided on the third portion 30c of the first semiconductor layer 30. 第2チャネル保護膜45は、第2半導体層40の第6部分40cの上に設けられる。 The second channel protective film 45 is provided on the sixth portion 40c of the second semiconductor layer 40. 第1チャネル保護膜35は、第1半導体層30を保護する。 The first channel protective film 35 protects the first semiconductor layer 30. 第2チャネル保護膜45は、第2半導体層40を保護する。 The second channel protective layer 45 protects the second semiconductor layer 40. 第1チャネル保護膜35及び第2チャネル保護膜45には、例えば、シリコン酸化膜が用いられる。 The first channel protective layer 35 and the second channel protective film 45, for example, a silicon oxide film is used.

第1導電部31は、少なくとも第1半導体層30の第1部分30aの上に設けられる。 The first conductive portion 31 is provided on the first portion 30a of the at least first semiconductor layer 30. 第1導電部31は、例えば、第1部分30aに接する。 The first conductive portion 31 is, for example, contact with the first portion 30a. これにより、第1導電部31が、第1半導体層30と電気的に接続される。 Thus, the first conductive portion 31 is electrically connected to the first semiconductor layer 30.

第2導電部32は、少なくとも第1半導体層30の第2部分30bの上に設けられる。 The second conductive portion 32 is provided on the second portion 30b of the at least first semiconductor layer 30. 第2導電部32は、例えば、第2部分30bに接する。 The second conductive portion 32 is, for example, in contact with the second portion 30b. これにより、第2導電部32が、第1半導体層30と電気的に接続される。 Accordingly, the second conductive portion 32 is electrically connected to the first semiconductor layer 30. これにより、第1ゲート電極33に電圧を印加することで、第1半導体層30にチャネルが発生し、第1導電部31と第2導電部32との間に電流が流れる。 Thus, by applying a voltage to the first gate electrode 33, the channel is generated in the first semiconductor layer 30, the first conductive portion 31 a current flows between the second conductive portion 32.

第3導電部41は、少なくとも第2半導体層40の第4部分40aの上に設けられる。 The third conductive portion 41 is provided on at least a second fourth portion 40a of the semiconductor layer 40. 第3導電部41は、例えば、第4部分40aに接する。 The third conductive portion 41, for example, in contact with the fourth portion 40a. これにより、第3導電部41が、第2半導体層40と電気的に接続される。 Accordingly, the third conductive portion 41 is electrically connected to the second semiconductor layer 40.

第4導電部42は、少なくとも第2半導体層40の第5部分40bの上に設けられる。 The fourth conductive portion 42 is provided on at least a second fifth portion 40b of the semiconductor layer 40. 第4導電部42は、例えば、第5部分40bに接する。 The fourth conductive portion 42 is, for example, in contact with the fifth portion 40b. これにより、第4導電部42が、第2半導体層40と電気的に接続される。 Thus, the fourth conductive portion 42 is electrically connected to the second semiconductor layer 40. これにより、第2ゲート電極43に電圧を印加することで、第2半導体層40にチャネルが発生し、第3導電部41と第4導電部42との間に電流が流れる。 Thus, by applying a voltage to the second gate electrode 43, the channel in the second semiconductor layer 40 is generated, a third conductive portion 41 a current flows between the fourth conductive portion 42.

第1導電部31、第2導電部32、第3導電部41及び第4導電部42のそれぞれには、例えば、Ti、Al及びMoなどが用いられる。 The first conductive portion 31, the second conductive portion 32, to each of the third conductive portion 41 and the fourth conductive portion 42 is, for example, Ti, and Al and Mo are used. 第1導電部31、第2導電部32、第3導電部41及び第4導電部42のそれぞれは、例えば、Ti、Al及びMoの少なくともいずれかを含む積層体でもよい。 The first conductive portion 31, the second conductive portion 32, each of the third conductive portion 41 and the fourth conductive portion 42, for example, Ti, or a laminated body including at least one of Al and Mo.

この例において、第1導電部31は、第1チャネル保護膜35の一部の上に設けられている。 In this example, the first conductive portion 31 is provided on a portion of the first channel protective film 35. 第1導電部31は、例えば、第1チャネル保護膜35の一部を覆う。 The first conductive portion 31, for example, cover a portion of the first channel protective film 35. 第2導電部32は、第1チャネル保護膜35の別の一部の上に設けられている。 The second conductive portion 32 is provided on another part of the first channel protective film 35. 第2導電部32は、例えば、第1チャネル保護膜35の別の一部を覆う。 The second conductive portion 32 is, for example, to cover another part of the first channel protective film 35.

この例において、第3導電部41は、第2チャネル保護膜45の一部の上に設けられている。 In this example, the third conductive portion 41 is provided on a portion of the second channel protective film 45. 第3導電部41は、例えば、第2チャネル保護膜45の一部を覆う。 The third conductive portion 41, for example, cover a portion of the second channel protective film 45. 第4導電部42は、第2チャネル保護膜45の別の一部の上に設けられている。 The fourth conductive portion 42 is provided on another part of the second channel protective film 45. 第4導電部42は、例えば、第2チャネル保護膜45の別の一部を覆う。 The fourth conductive portion 42, for example, to cover another portion of the second channel protective film 45.

第1チャネル保護膜35の一部は、第1導電部31及び第2導電部32に覆われない。 A portion of the first channel protective film 35, not covered with the first conductive portion 31 and the second conductive portion 32. 換言すれば、第1チャネル保護膜35の一部は、例えば、X−Y平面(上面50aと平行な平面)に投影した時に、第1導電部31及び第2導電部32のそれぞれと重ならない。 In other words, a portion of the first channel protective layer 35 is, for example, when projected onto the X-Y plane (upper surface 50a parallel to the plane), do not overlap with each of the first conductive portion 31 and the second conductive portion 32 .

第2チャネル保護膜45の一部は、第3導電部41及び第4導電部42に覆われない。 A part of the second channel protective film 45, not covered with the third conductive portion 41 and the fourth conductive portion 42. 換言すれば、第2チャネル保護膜45の一部は、例えば、X−Y平面に投影した時に、第3導電部41及び第4導電部42のそれぞれと重ならない。 In other words, a portion of the second channel protective film 45, for example, when projected onto the X-Y plane, do not overlap with each of the third conductive portion 41 and the fourth conductive portion 42.

このように構成された第1トランジスタ21及び第2トランジスタ22では、例えば、薄型化が容易になる。 In the first transistor 21 and second transistor 22 configured as described above, for example, it facilitates thinning. 例えば、第1トランジスタ21及び第2トランジスタ22の厚さ(Z軸方向の長さ)を抑制することができる。 For example, it is possible to suppress the thickness of the first transistor 21 and second transistor 22 (the length in the Z-axis direction).

保護層52は、第1トランジスタ21の上、第2トランジスタ22の上、及び、絶縁層56の上に設けられる。 Protective layer 52 on the first transistor 21, on the second transistor 22, and is provided over the insulating layer 56. 保護層52は、第1トランジスタ21及び第2トランジスタ22を覆う。 Protective layer 52 covers the first transistor 21 and second transistor 22. 保護層52は、絶縁性を有する。 Protective layer 52 has an insulating property. 保護層52は、例えば、光透過性をさらに有する。 Protective layer 52 is, for example, further having optical transparency. 保護層52には、第1導電部31の一部を露呈させる開口52aが設けられている。 The protective layer 52, an opening 52a is provided for exposing a portion of the first conductive portion 31. 保護層52は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のいずれかが用いられる。 Protective layer 52 is, for example, a silicon oxide film, or a silicon nitride film and a silicon oxynitride film is used.

平坦化層53は、保護層52の上に設けられる。 Planarization layer 53 is provided on the protective layer 52. 平坦化層53は、例えば、絶縁性と光透過性とを有する。 Planarization layer 53 is, for example, and an insulating and light transmissive. 平坦化層53には、第1導電部31の一部を露呈させる開口53aが設けられている。 The planarization layer 53, an opening 53a is provided for exposing a portion of the first conductive portion 31. 開口53aは、X−Y平面に投影した時に、保護層52の開口52aと重なる位置に設けられる。 Opening 53a, when projected onto the X-Y plane, is provided at a position that overlaps with the opening 52a of the protective layer 52. 平坦化層53には、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のいずれかが用いられる。 The planarization layer 53, for example, a silicon oxide film, or a silicon nitride film and a silicon oxynitride film is used.

第1電極11は、平坦化層53の上に設けられる。 The first electrode 11 is provided on the planarization layer 53. 第1電極11には、例えば、導電性と光透過性とを有する材料が用いられる。 The first electrode 11, for example, a material having a conductivity and optical transparency is used. 第1電極11には、例えば、ITOなどが用いられる。 The first electrode 11, for example, ITO is used. 第1電極11の一部11aは、開口52a及び開口53aに入り込んでいる。 Some 11a of the first electrode 11 intrudes into the opening 52a and the opening 53a. 一部11aは、例えば、第1導電部31に接する。 Some 11a, for example, in contact with the first conductive portion 31. これにより、第1電極11が、第1導電部31と電気的に接続される。 Thus, the first electrode 11 is electrically connected to the first conductive portion 31.

バンク層54は、平坦化層53の上及び第1電極11の一部の上に設けられる。 Bank layer 54 is provided on a portion of the upper and the first electrode 11 of the planarization layer 53. バンク層54は、第1電極11の一部を露呈させる。 Bank layer 54, exposing a portion of the first electrode 11. バンク層54は、例えば、発光素子部15となる領域を区画する。 Bank layer 54, for example, to define a region to be a light emitting element section 15. バンク層54には、例えば、絶縁性を有する材料が用いられる。 The bank layer 54 is, for example, a material is used having an insulating property. バンク層54には、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のいずれかが用いられる。 The bank layer 54 is, for example, a silicon oxide film, or a silicon nitride film and a silicon oxynitride film is used.

有機発光層13は、第1電極11の上及びバンク層54の上に設けられる。 The organic light-emitting layer 13 is provided on the upper and the bank layer 54 of the first electrode 11. 有機発光層13は、例えば、第1電極11のバンク層54から露呈した部分において、第1電極11と接触する。 The organic light-emitting layer 13, for example, in the portion which is exposed from the bank layer 54 of the first electrode 11, in contact with the first electrode 11. 有機発光層13には、例えば、正孔輸送層と、発光層と、電子輸送層と、を積層させた積層体が用いられる。 The organic light-emitting layer 13, for example, a hole transport layer, a light emitting layer, an electron transporting layer, the laminate obtained by laminating is used.

第2電極12は、有機発光層13の上に設けられる。 The second electrode 12 is provided on the organic light emitting layer 13. 第2電極12には、導電性を有する材料が用いられる。 The second electrode 12, a material having conductivity is used. 第2電極12には、例えば、Alが用いられる。 The second electrode 12, for example, Al is used.

この例では、有機発光層13から放出される光が、第1電極11、平坦化層53、保護層52、絶縁層56、バリア層51及び基板50を透過して表示装置110の外部に出射される。 In this example, the light emitted from the organic light emitting layer 13 is emitted, the first electrode 11, a planarizing layer 53, protective layer 52, the insulating layer 56, to the outside of the barrier layer 51 and the display device 110 passes through the substrate 50 It is. すなわち、この例において、表示装置110は、いわゆるボトムエミッション型である。 That is, in this example, the display device 110 is a so-called bottom emission type.

例えば、基板50の上に第2電極12を設け、第2電極12の上に有機発光層13を設け、有機発光層13の上に第1電極11を設けることにより、基板50と反対側に向けて光を出射させてもよい。 For example, the second electrode 12 provided on the substrate 50, the organic light-emitting layer 13 provided on the second electrode 12, by providing the first electrode 11 on the organic light-emitting layer 13, on the opposite side of the substrate 50 it may be emitting light toward. すなわち、表示装置110は、トップエミッション型でもよい。 That is, the display device 110 may be a top emission type. 表示装置110をトップエミッション型とする場合、基板50、バリア層51、絶縁層56、保護層52及び平坦化層53のそれぞれは、光透過性を有しなくてもよい。 If a top emission type display device 110, the substrate 50, the barrier layer 51, the insulating layer 56, each of the protective layer 52 and the planarizing layer 53 may not have optical transparency. 例えば、基板50は、紙やステンレスなどの非光透過性の基体と、基体の上に設けられた絶縁層と、を含むものでもよい。 For example, the substrate 50 includes a non-light-transmissive substrate such as paper and stainless steel, an insulating layer provided on a substrate, it may be intended to include.

例えば、表示装置110において、保護層52と平坦化層53との間や、平坦化層53と第1電極11との間などに、カラーフィルタを設けてもよい。 For example, in the display device 110, and between the protective layer 52 and the planarizing layer 53, such as between the planarizing layer 53 and the first electrode 11 may be provided with a color filter. これにより、例えば、所望の色に光を出射させることができる。 Thus, for example, it can emit light in a desired color.

封止層55は、第2電極12の上に設けられる。 The sealing layer 55 is provided on the second electrode 12. 封止層55は、第2電極12及び有機発光層13を覆う。 The sealing layer 55 covers the second electrode 12 and the organic light emitting layer 13. 封止層55は、例えば、第2電極12及び有機発光層13を保護する。 The sealing layer 55, for example, to protect the second electrode 12 and the organic light emitting layer 13. 封止層55には、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のいずれかが用いられる。 The sealing layer 55, for example, a silicon oxide film, or a silicon nitride film and a silicon oxynitride film is used.

図2は、第1の実施形態に係る表示装置を模式的に表す等価回路図である。 Figure 2 is an equivalent circuit diagram illustrating a display device according to the first embodiment schematically.
図2に表したように、表示装置110は、例えば、発光素子部15と、駆動トランジスタ60と、書き込みトランジスタ61と、発光制御トランジスタ62と、Vth検出トランジスタ63と、リセットトランジスタ64と、コンデンサ65、66と、電源線67と、信号線68と、を含む。 As shown in FIG. 2, the display device 110 is, for example, a light emitting element section 15, a driving transistor 60, a writing transistor 61, and the light emission control transistor 62, and Vth detection transistor 63, a reset transistor 64, a capacitor 65 includes a 66, a power supply line 67, a signal line 68, a. 各トランジスタ60〜64は、例えば、Nチャネル型の薄膜トランジスタである。 Each transistor 60-64 is, for example, an N-channel type thin film transistor.

駆動トランジスタ60のソースは、発光素子部15のアノードと電気的に接続されている。 The source of the driving transistor 60 is electrically connected to the anode of the light emitting element portion 15. 駆動トランジスタ60のソースは、例えば、第1電極11と電気的に接続される。 The source of the drive transistor 60, for example, is electrically connected to the first electrode 11. 駆動トランジスタ60のドレインは、発光制御トランジスタ62のソースと電気的に接続されている。 Drain of the driving transistor 60 is the source electrically connected to the light emission control transistor 62. 駆動トランジスタ60のゲートは、コンデンサ65の一端、及び、Vth検出トランジスタ63のドレインと電気的に接続されている。 The gate of the driving transistor 60, one end of the capacitor 65, and are electrically connected to the drain of the Vth detection transistor 63.

書き込みトランジスタ61のドレインは、信号線68と電気的に接続されている。 The drain of the write transistor 61 is electrically connected to a signal line 68. 書き込みトランジスタ61のソースは、コンデンサ65の他端と電気的に接続されている。 The source of the write transistor 61 is electrically connected to the other end of the capacitor 65. 書き込みトランジスタ61のソースは、コンデンサ65を介して駆動トランジスタ60のゲートと電気的に接続される。 The source of the write transistor 61 is electrically connected to the gate of the driving transistor 60 through the capacitor 65. 書き込みトランジスタ61のゲートは、図示を省略したゲート線(信号線)と電気的に接続されている。 The gate of the write transistor 61 is electrically connected to a gate line which is not shown (signal lines).

発光制御トランジスタ62のドレインは、電源線67と電気的に接続されている。 The drain of the light emission control transistor 62 is electrically connected to a power supply line 67. 発光制御トランジスタ62のゲートは、図示を省略したゲート線と電気的に接続されている。 Emission gate of the control transistor 62 is connected to the gate lines and electrically (not shown).

Vth検出トランジスタ63のソースは、駆動トランジスタ60のドレインと電気的に接続されている。 Vth source of the detection transistor 63 is electrically coupled to the drain of the driving transistor 60. Vth検出トランジスタ63のゲートは、図示を省略したゲート線と電気的に接続されている。 Vth gate of the detection transistor 63 is connected to the gate lines and electrically (not shown).

リセットトランジスタ64のドレインは、コンデンサ65の他端と電気的に接続されている。 The drain of the reset transistor 64 is electrically connected to the other end of the capacitor 65. リセットトランジスタ64のドレインは、コンデンサ65を介して駆動トランジスタ60のゲートと電気的に接続される。 The drain of the reset transistor 64 is electrically connected to the gate of the driving transistor 60 through the capacitor 65. リセットトランジスタ64のソースは、図示を省略したリセット線と電気的に接続されている。 Source of the reset transistor 64 is connected to a reset line electrically (not shown). リセットトランジスタ64のゲートは、図示を省略したゲート線と電気的に接続されている。 The gate of the reset transistor 64 is omitted from the gate lines and electrically connects the illustrated.

コンデンサ66の一端は、電源線67と電気的に接続されている。 One end of the capacitor 66 is electrically connected to a power supply line 67. コンデンサ66の他端は、コンデンサ65の他端と電気的に接続されている。 The other end of the capacitor 66 is electrically connected to the other end of the capacitor 65.

表示装置110においては、発光素子部15を発光させる場合に、まず、各トランジスタ61〜64のうちのリセットトランジスタ64のみをオンにし、残りをオフにする。 In the display device 110, in the case of the light emitting element section 15, first, only the reset transistor 64 of the transistors 61 to 64 turn on and off the remainder. これにより、コンデンサ65の両端の電圧が、リセット線に設定されたリセット電圧と実質的に同じになる。 Thus, the voltage across the capacitor 65 becomes the set reset voltage substantially the same as the reset line. すなわち、駆動トランジスタ60のゲート電圧が、リセット電圧と実質的に同じになる。 That is, the gate voltage of the driving transistor 60 becomes the reset voltage substantially the same.

この後、リセットトランジスタ64をオフにし、Vth検出トランジスタ63をオンにする。 Thereafter, to turn off the reset transistor 64 to turn on the Vth detecting transistor 63. これにより、駆動トランジスタ60がオンになり、コンデンサ65に蓄積された電荷に応じて、駆動トランジスタ60のドレイン−ソース間に電流が流れる。 Accordingly, the driving transistor 60 is turned on, depending on the charge stored in the capacitor 65, the drain of the driving transistor 60 - current flows between the source.

コンデンサ65の電圧が駆動トランジスタ60の閾値電圧Vth以下になると、駆動トランジスタ60がオフになり、駆動トランジスタ60に電流が流れなくなる。 When the voltage of the capacitor 65 falls below the threshold voltage Vth of the driving transistor 60, the driving transistor 60 is turned off, no current flows to the driving transistor 60. これにより、コンデンサ65の両端の電圧が、駆動トランジスタ60の閾値電圧Vthと実質的に同じになる。 Thus, the voltage across the capacitor 65 becomes the threshold voltage Vth substantially the same as that of the driving transistor 60. すなわち、駆動トランジスタ60の閾値電圧Vthが検出される。 That is, the threshold voltage Vth of the driving transistor 60 is detected.

続いて、Vth検出トランジスタ63をオフにし、書き込みトランジスタ61をオンにする。 Then, turn off the Vth detection transistor 63, to turn the write transistor 61. これにより、コンデンサ65の電圧を、信号線68に設定された電圧にする。 Accordingly, the voltage of the capacitor 65 and the voltage set to the signal line 68. より詳しくは、コンデンサ65の電圧が、信号線68の電圧をコンデンサ65とコンデンサ66との容量比で分圧した電圧に設定される。 More specifically, the voltage of the capacitor 65 is set to the voltage of the signal line 68 to the voltage divided by the capacitance ratio between the capacitor 65 and the capacitor 66.

続いて、書き込みトランジスタ61をオフにし、発光制御トランジスタ62をオンにする。 Subsequently, the write transistor 61 is turned off, to turn on the light emission control transistor 62. これにより、コンデンサ65に設定された電圧に応じた電流が、駆動トランジスタ60のドレイン−ソース間、及び、発光素子部15に流れる。 A current according to the voltage set on the capacitor 65 is, the drain of the driving transistor 60 - between the source and flowing through the light emitting element section 15. これにより、発光素子部15が、発光する。 Thus, the light emitting element portion 15 emits light.

各トランジスタ61〜64のそれぞれのゲートには、例えば、各トランジスタ61〜64のそれぞれをオフ状態にする際に、負の電圧が印加される。 The respective gates of the transistors 61 to 64, for example, each of the transistors 61 to 64 when in the OFF state, a negative voltage is applied. これにより、各トランジスタ61〜64でのリークの発生を抑制することができる。 Thus, it is possible to suppress the occurrence of leakage in the respective transistors 61 to 64. 一方、駆動トランジスタ60のゲートには、概ね正の電圧が印加される。 On the other hand, to the gate of the driving transistor 60, a generally positive voltage is applied.

駆動トランジスタ60のゲート電圧は、例えば、0V以上10V以下である。 The gate voltage of the driving transistor 60 is, for example, 10V or less than 0V. 駆動トランジスタ60をオフ状態にする時の駆動トランジスタ60のゲート電圧は、例えば、0V以上5V以下である。 The gate voltage of the driving transistor 60 when the driving transistor 60 in the off state, for example, less than 0V 5V. 駆動トランジスタ60をオン状態にする時の駆動トランジスタ60のゲート電圧は、例えば、1V以上10V以下である。 The gate voltage of the driving transistor 60 when the driving transistor 60 in the ON state is, for example, 1V or more than 10V.

各トランジスタ61〜64のそれぞれのゲート電圧は、例えば、−20V以上30V以下である。 Each of the gate voltage of each transistor 61 to 64, for example, at 30V or less than -20 V. 各トランジスタ61〜64のそれぞれにおいて、オフ状態にする時のゲート電圧は、例えば、−20V以上0V以下である。 In each of the transistors 61 to 64, the gate voltage at the time of the OFF state is, for example, 0V or less than -20 V. 各トランジスタ61〜64のそれぞれにおいて、オン状態にする時のゲート電圧は、例えば、0V以上30V以下である。 In each of the transistors 61 to 64, the gate voltage when the ON state is, for example, 30V or less than 0V.

各トランジスタ61〜64のそれぞれのゲート電圧の絶対値は、例えば、駆動トランジスタ60のゲート電圧の絶対値よりも大きい。 The absolute value of each of the gate voltages of the transistors 61 to 64, for example, greater than the absolute value of the gate voltage of the driving transistor 60. なお、「オン状態」とは、例えば、閾値電圧以上の電圧がゲートに印加されている状態である。 Note that the "ON state", for example, a state in which the threshold voltage or higher is applied to the gate. 「オフ状態」とは、例えば、閾値電圧未満の電圧がゲートに印加されている状態である。 The "off-state", for example, a state in which the voltage lower than the threshold voltage is applied to the gate.

図1で表した第1トランジスタ21は、例えば、駆動トランジスタ60に相当する。 The first transistor 21, represented by FIG. 1, for example, corresponds to the driving transistor 60. 駆動トランジスタ60とは、例えば、発光素子部15への供給電流を制御する薄膜トランジスタである。 And the driving transistor 60 is, for example, a thin film transistor for controlling the current supplied to the light emitting element section 15.

第2トランジスタ22は、例えば、書き込みトランジスタ61、発光制御トランジスタ62、Vth検出トランジスタ63、及び、リセットトランジスタ64の少なくともいずれかに相当する。 The second transistor 22 is, for example, the write transistor 61, the light emission control transistor 62, Vth detection transistor 63, and, corresponding to at least one of the reset transistor 64. 各トランジスタ61〜64は、いわゆるスイッチトランジスタである。 Each transistor 61 to 64 is a so-called switch transistor.

第2トランジスタ22においては、第3導電部41が、第1トランジスタ21の第1導電部31、第2導電部32及び第1ゲート電極33のいずれかと電気的に接続される。 In the second transistor 22, third conductive portion 41, the first conductive portion 31 of the first transistor 21 is electrically connected to any of the second conductive portion 32 and the first gate electrode 33. 例えば、第3導電部41が、駆動トランジスタ60のドレイン、ソース及びゲートのいずれかと電気的に接続される。 For example, third conductive portion 41, the drain of the driving transistor 60 is electrically connected to one of a source and a gate.

第1トランジスタ21は、駆動トランジスタ60に限ることなく、例えば、第1電極11及び第2電極12の一方と電気的に接続される第1導電部31を含み、かつ、負の電圧を第1ゲート電極33に印加する必要のない任意のトランジスタでよい。 The first transistor 21 is not limited to the driving transistor 60, for example, comprise either a first conductive portion 31 is electrically connected to the first electrode 11 and the second electrode 12, and a negative voltage first may be any of the transistors do not need to be applied to the gate electrode 33.

第2トランジスタ22は、上記の各トランジスタ61〜64に限ることなく、例えば、第1導電部31、第2導電部32及び第1ゲート電極33のいずれかと電気的に接続される第3導電部41を含み、かつ、第2ゲート電極43に負の電圧が印加される任意のトランジスタでよい。 The second transistor 22 is not limited to the transistors 61 to 64 described above, for example, the first conductive portion 31, the third conductive portion or to be electrically connected to the second conductive portion 32 and the first gate electrode 33 It includes a 41, and may be any of a transistor a negative voltage is applied to the second gate electrode 43. なお、負の電圧とは、例えば、ゲートに設定されている電位が、ソースに設定されている電位よりも低い状態である。 Note that the negative voltage, for example, the potential is set to the gate is a lower than the potential that is set to the source.

なお、第1トランジスタ21の第1ゲート絶縁膜34及び第2トランジスタ22の第2ゲート絶縁膜44のそれぞれは、例えば、駆動ストレスのデューティ比に関わり、またリーク発生の致命度に依る。 Note that each of the first gate insulating film 34 and the second gate insulating film 44 of the second transistor 22 of the first transistor 21, for example, involved in the duty ratio of the driving stress, also depends on the criticality of the leak occurs. 例えば、周辺のゲートドライバ回路を構成する薄膜トランジスタも、第2トランジスタ22と同様に形成されるのが好ましい。 For example, thin film transistors forming the gate driver circuit of the peripheral, preferably formed in the same manner as the second transistor 22.

本願発明者は、複数の試料を作製して実験を行うことにより、InGaZnO膜を含む薄膜トランジスタの特性について評価を行った。 The inventors have, by conducting experiments to produce a plurality of samples were evaluated the characteristics of the thin film transistor including InGaZnO film. 実験では、ゲート電圧を変化させてドレイン電流を測定することにより、各試料の電流−電圧特性を取得した。 In the experiment, by measuring the drain current by changing the gate voltage, current of each sample - obtained voltage characteristics. 実験では、光照射下でゲートに負の電圧(負バイアスストレス)を印加した。 In the experiment, negative voltage to the gate under light irradiation (negative bias stress) is applied. すなわち、負バイアスストレスの印加前後での電流−電圧特性の変化を取得した。 That is, the current before and after application of a negative bias stress - obtaining the change in the voltage characteristics.

図3(a)及び図3(b)は、薄膜トランジスタの電流−電圧特性の一例を表すグラフ図である。 FIGS. 3 (a) and 3 (b), a current of a thin film transistor - a graph showing an example of the voltage characteristics.
図3(a)は、第1試料の負バイアスストレス印加前の特性S1Aと、負バイアスストレス印加後の特性S1Bと、を表す。 FIGS. 3 (a) represents a negative bias stressing characteristic before S1A of the first sample, and a characteristic S1B after applying a negative bias stress. 図3(b)は、第2試料の負バイアスストレス印加前の特性S2Aと、負バイアスストレス印加後の特性S2Bと、表す。 FIG. 3 (b), a negative bias stress before application properties S2A of the second sample, and characteristics S2B after applying a negative bias stress represents. 図3(a)及び図3(b)において、横軸は、ゲート電圧Vg(V)であり、縦軸は、ドレイン電流Id(A)である。 In FIGS. 3 (a) and 3 (b), the horizontal axis represents the gate voltage Vg (V), the vertical axis represents the drain current Id (A).

第1試料では、ゲート絶縁膜の厚さを350nmにした。 In the first sample was the thickness of the gate insulating film 350 nm. 第2試料では、ゲート絶縁膜の厚さを175nmにした。 In the second sample was the thickness of the gate insulating film 175 nm. すなわち、第2試料のゲート絶縁膜の厚さは、第1試料のゲート絶縁膜の厚さの半分とした。 That is, the thickness of the gate insulating film of the second sample was a half of the thickness of the gate insulating film of the first sample. また、第1試料及び第2試料では、450nm以下の波長を含む光を試料に入射させた状態で、一定時間負バイアスストレスを印加し、その前後で電流−電圧特性の測定を行った。 In the first sample and second sample, in a state in which light including wavelengths below 450nm is incident on the sample, by applying a negative bias stress certain time, current before and after - was measured voltage characteristic.

図3(a)に表したように、第1試料では、負バイアスストレスの印加によって、閾値電圧が、大きくマイナス側にシフトした。 As shown in FIG. 3 (a), in the first specimen, by application of a negative bias stress, the threshold voltage was largely shifted to the minus side. このように、光の入射する環境では、負のゲート電圧に対する耐性が劣化し易いことが分かった。 Thus, in environments where incident light is resistant to negative gate voltage was found to be easily degraded.

表示装置では、有機発光層から放出される光や外光などが薄膜トランジスタに入射する。 In the display device, such as light and outside light emitted from the organic light emitting layer is incident on the thin film transistor. このため、表示装置及び表示装置に用いられる薄膜トランジスタにおいては、光が入射した場合の、負のゲート電圧に対する特性の劣化を抑制することが望まれる。 Therefore, in the thin film transistor used for a display device and a display device, when light is incident, it is desirable to suppress the deterioration of the characteristics for negative gate voltage.

図3(b)に表したように、第2試料では、第1試料に比べて、光照射下での負のゲート電圧に対する特性の劣化が抑制されている。 As shown in FIG. 3 (b), in the second sample, as compared to the first sample, the characteristic degradation of for negative gate voltage under light irradiation is suppressed. このように、InGaZnO膜を含む薄膜トランジスタにおいては、ゲート絶縁膜を薄くすることで、光照射下での負のゲート電圧に対する特性の劣化を抑制できることが分かった。 Thus, in the TFT including the InGaZnO film, by reducing the gate insulating film, it has been found that is possible to suppress the deterioration of the characteristics for negative gate voltage under light irradiation.

これは、TFTの製造工程のアニール処理においてゲート絶縁膜からInGaZnO膜に拡散する水素の量に起因していると考えられる。 This is considered to be due to the amount of hydrogen diffused from the gate insulating film InGaZnO film in the annealing process in the manufacturing process of the TFT. ゲート絶縁膜を薄くすることにより、ゲート絶縁膜に含まれる水素の量が低下する。 By thinning the gate insulating film, the amount of hydrogen contained in the gate insulating film is lowered. 従って、アニールにおいて、ゲート絶縁膜からInGaZnO膜に拡散する水素の量も低下する。 Thus, in the annealing, also reduced the amount of hydrogen diffused from the gate insulating film InGaZnO film. これにより、特性の劣化が抑制されたと考えられる。 Thus, considered deterioration of the characteristics is suppressed.

本願発明者は、ゲート絶縁膜の厚さと初期閾値電圧との関係性についても評価を行った。 The present inventors have also evaluated the relationship between the thickness and the initial threshold voltage of the gate insulating film. 本願発明者は、さらに、ゲートに正の電圧を一定時間印加したストレス試験前後での電流−電圧特性の変化についても評価を行った。 The present inventor has further gate to a positive voltage current before and after applying the stress tests certain time - were also evaluated for changes in voltage characteristics.

図4(a)及び図4(b)は、薄膜トランジスタの特性の一例を表すグラフ図である。 FIGS. 4 (a) and 4 (b) is a graph showing an example of characteristics of the thin film transistor. 図4(a)は、ゲート絶縁膜の厚さと初期閾値電圧との関係性を表すグラフ図である。 Figure 4 (a) is a graph showing the relationship between the thickness and the initial threshold voltage of the gate insulating film. 図4(a)の横軸は、ゲート絶縁膜の膜厚T(nm)であり、縦軸は、初期閾値電圧Vth(V)である。 The horizontal axis in FIG. 4 (a) is a thickness of the gate insulating film T (nm), the vertical axis represents the initial threshold voltage Vth (V).
図4(b)は、初期閾値電圧と初期閾値電圧の変化量との関係性を表すグラフ図である。 4 (b) is a graph showing the relationship between the change amount of the initial threshold voltage and the initial threshold voltage. 図4(b)の横軸は、初期閾値電圧Vth(V)であり、縦軸は、初期閾値電圧の変化量Dv(V)である。 The horizontal axis in FIG. 4 (b), the initial threshold voltage Vth (V), the vertical axis is the change amount of the initial threshold voltage Dv (V). 変化量Dvとは、詳しくは、正バイアスストレス試験後の閾値電圧からストレス試験前の閾値電圧(初期値閾値電圧)を引いた値である。 The variation Dv, more particularly, a value obtained by subtracting the threshold voltage before the stress test from the threshold voltage after positive bias stress test (initial value threshold voltage). すなわち、ストレス試験前の閾値電圧をVth1とし、ストレス試験後の閾値電圧をVth2とするとき、変化量Dvは、Dv=Vth2−Vth1である。 That is, the threshold voltage before stress testing and Vth1, when the threshold voltage after stress test and Vth2, variation Dv is Dv = Vth2-Vth1.

図4(a)に表したように、初期閾値電圧Vthは、ゲート絶縁膜の膜厚Tを薄くする程、高くなる。 As shown in FIG. 4 (a), the initial threshold voltage Vth is enough to reduce the film thickness T of the gate insulating film becomes higher. ゲート絶縁膜の膜厚Tを薄くすると、初期閾値電圧Vthが正側にシフトする。 When reducing the thickness T of the gate insulating film, the initial threshold voltage Vth is shifted to the positive side.

図4(b)に表したように、変化量Dvは、初期閾値電圧Vthが高くなる程、大きくなる。 As shown in FIG. 4 (b), the change amount Dv is, as the initial threshold voltage Vth increases, increases. すなわち、InGaZnO膜を含む薄膜トランジスタでは、初期閾値電圧Vthが高い程、正のゲート電圧に対する耐性が劣化し易いことが分かった。 That is, in the TFT including the InGaZnO film, the higher the initial threshold voltage Vth, resistance to positive gate voltage was found to be easily degraded. 従って、正のゲート電圧に対しては、ゲート絶縁膜を厚くする。 Thus, for positive gate voltage, a thick gate insulating film. これにより、正のゲート電圧に対する耐性を高めることができる。 This can increase resistance to positive gate voltage. 例えば、TFTの製造工程のアニール処理において、ゲート絶縁膜からInGaZnO膜に適度に水素を供給する。 For example, in the annealing process of the TFT manufacturing process, and supplies a suitably hydrogen InGaZnO film from the gate insulating film. これにより、正のゲート電圧に対する耐性を高めることができると考えられる。 Accordingly, it is considered possible to improve the resistance to positive gate voltage.

このように、InGaZnO膜を含む薄膜トランジスタにおいては、ゲート絶縁膜を薄くすると、光照射下での負のゲート電圧に対する耐性を高めることができる反面、正のゲート電圧に対して劣化し易くなることが分かった。 Thus, in the TFT including the InGaZnO film and thinning the gate insulating film, although capable of increasing the resistance to negative gate voltage under light irradiation, may easily deteriorated by positive gate voltage I understood. すなわち、ゲート絶縁膜に含まれる水素の量を少なくする程、負のゲート電圧に対する耐性を高めることができる反面、正のゲート電圧に対して劣化し易くなると考えられる。 That is, as to reduce the amount of hydrogen contained in the gate insulating film, although capable of increasing the resistance to negative gate voltage, is considered to be easily deteriorated by positive gate voltage. これは、本願発明者の検討によって見出された新たな効果である。 This is a new effect found by study of the present inventors.

本実施形態に係る表示装置110では、第1トランジスタ21の第1ゲート絶縁膜34の厚さt1を、第2トランジスタ22の第2ゲート絶縁膜44の厚さt2よりも厚くしている。 In the display device 110 according to the present embodiment, the thickness t1 of the first gate insulating film 34 of the first transistor 21 is thicker than the thickness t2 of the second gate insulating film 44 of the second transistor 22. すなわち、主に正のゲート電圧が第1ゲート電極33に印加される第1トランジスタ21においては、第1ゲート絶縁膜34の厚さt1を厚くする。 That is, the main positive gate voltage in the first transistor 21 to be applied to the first gate electrode 33, to increase the thickness t1 of the first gate insulating film 34. そして、主に負のゲート電圧が第2ゲート電極43に印加される第2トランジスタ22においては、第2ゲート絶縁膜44の厚さt2を薄くする。 The main negative gate voltage in the second transistor 22 to be applied to the second gate electrode 43, to reduce the thickness t2 of the second gate insulating film 44. これにより、第1トランジスタ21において、正のゲート電圧に対する耐性を高めることができる。 Thus, in the first transistor 21, it is possible to enhance the resistance to positive gate voltage. 第1トランジスタ21の信頼性を高めることができる。 It is possible to improve the reliability of the first transistor 21. そして、第2トランジスタ22において、負のゲート電圧に対する耐性を高めることができる。 Then, the second transistor 22, it is possible to enhance the resistance to negative gate voltage. 第2トランジスタ22の信頼性を高めることができる。 It is possible to improve the reliability of the second transistor 22. これにより、表示装置110において、高い信頼性を得ることができる。 Thus, in the display device 110, it is possible to obtain high reliability.

次に、表示装置110の製造方法の一例について説明する。 Next, an example of a manufacturing method of the display device 110.
表示装置110の製造においては、まず、基板50としてのガラス基板の主面50a上に、SiN層を、PE−CVD法で200nm成膜する。 In the manufacture of the display device 110, first, on a glass substrate major surface 50a of the substrate 50, a SiN layer is 200nm formed by PE-CVD method. これにより、主面50a上にバリア層51を形成する。 Thus, a barrier layer 51 on the major surface 50a.

バリア層51の上に、Al膜とMo膜との積層膜を形成する。 On the barrier layer 51, to form a laminated film of Al film and the Mo film. 積層膜は、第1ゲート電極33及び第2ゲート電極43となる。 Film stack, a first gate electrode 33 and the second gate electrode 43. Al膜の厚さは、例えば、150nmである。 The thickness of the Al film is, for example, 150 nm. Mo膜の厚さは、例えば、30nmである。 The thickness of the Mo film is, for example, 30 nm. Al膜及びMo膜の成膜には、例えば、スパッタリングが用いられる。 The formation of the Al film and the Mo film, for example, sputtering is used. この後、積層膜を所定のパターンに加工することにより、積層膜から第1ゲート電極33と第2ゲート電極43とを形成する。 Thereafter, by processing the laminated film into a predetermined pattern to form a laminated film and the first gate electrode 33 and the second gate electrode 43. 積層膜の加工においては、例えば、フォトリソグラフィが用いられる。 In the processing of the multilayer film, for example, photolithography is used. エッチングには、例えば、燐酸、酢酸及び硝酸の混酸が用いられる。 The etching, for example, phosphoric acid, mixed acid of acetic acid and nitric acid is used.

絶縁層56となるSiO 膜を、例えばTEOS(Tetra Ethyl Ortho Silicate)を用いたプラズマCVD(PE−CVD:Plasma Enhanced Chemical Vapor Deposition)法で、例えば200nmの厚さで成膜する。 The SiO 2 film serving as the insulating layer 56, for example, TEOS (Tetra Ethyl Ortho Silicate) plasma CVD using: In (PE-CVD Plasma Enhanced Chemical Vapor Deposition) method, for example, is deposited to a thickness of 200 nm. この後、SiO 膜の第2ゲート電極43の上の部分を、フォトリソグラフィを用いて、エッチングし、100nmに薄膜化する。 Thereafter, the upper part of the second gate electrode 43 of the SiO 2 film, using photolithography and etching, a thin film to 100 nm. これにより、第1ゲート絶縁膜34と第2ゲート絶縁膜44とを形成する。 This forms a first gate insulating film 34 and the second gate insulating film 44. すなわち、第1ゲート絶縁膜34の厚さt1を、第2ゲート絶縁膜44の厚さt2よりも厚くする。 That is, the thickness t1 of the first gate insulating film 34 is thicker than the thickness t2 of the second gate insulating film 44.

絶縁層56の上に、第1半導体層30及び第2半導体層40となるInGaZnO膜(例えばIn −Ga −ZnO膜)を、リアクティブDCスパッタリング法で、例えば30nmの厚さで成膜する。 On the insulating layer 56, InGaZnO film to be the first semiconductor layer 30 and the second semiconductor layer 40 (for example, In 2 O 3 -Ga 2 O 3 -ZnO film), in the reactive DC sputtering method, for example, 30nm thick It is deposited in the of. この時、用いるターゲットの組成比は、例えば、In:Ga:Znの原子数比で、1:1:1である。 The composition ratio of this time, using the target, for example, an In: Ga: the atomic ratio of Zn, 1: 1: 1. 成膜時の酸素の分圧は、例えば、0.007Paである。 The partial pressure of oxygen during film formation, for example, 0.007 Pa. InGaZnO膜の成膜においては、加熱等を施さなくてもよい。 In forming the InGaZnO film may not subjected to heating. 従って、成膜温度は、数十℃程度である。 Therefore, the deposition temperature is several tens ℃ about.

この後、InGaZnO膜を、フォトリソグラフィにより、所定の形状に加工する。 Thereafter, the InGaZnO film, by photolithography, processed into a predetermined shape. これにより、InGaZnO膜から第1半導体層30と第2半導体層40とを形成する。 Thereby forming a first semiconductor layer 30 from the InGaZnO film and the second semiconductor layer 40. エッチング液には、例えば、シュウ酸を水で希釈したものが用いられる。 The etchant, for example, those diluted oxalic acid in water is used.

第1半導体層30及び第2半導体層40の上に、PE−CVD法などでSiO 膜を形成する。 On the first semiconductor layer 30 and the second semiconductor layer 40, an SiO 2 film or the like PE-CVD method. そして、フォトリソグラフィにより、SiO 膜を所定の形状に加工する。 Then, by photolithography, to process the SiO 2 film into a predetermined shape. これにより、SiO 膜から第1チャネル保護膜35及び第2チャネル保護膜45を形成する。 Thus, a first channel protective layer 35 and the second channel protective film 45 of SiO 2 film.

更に図示は省略するが、第1ゲート電極33の取出し部となる開口、及び、第2ゲート電極43の取出し部となる開口を、それぞれ絶縁層56に形成する。 Further although not shown, an opening serving as a take-out portion of the first gate electrode 33, and an opening serving as a take-out portion of the second gate electrode 43 is formed on each insulating layer 56. この後、50nmの厚さのMo膜、200nmの厚さのAl膜、及び、50nmの厚さのMo膜を、スパッタリングによって順次成膜し、所定の形状に形成する。 Thereafter, 50 nm of the thickness of the Mo film, 200 nm of the thickness of the Al film, and a Mo film having a thickness of 50 nm, sequentially deposited by sputtering, formed into a predetermined shape. これにより、Mo膜/Al膜/Mo膜の積層膜から、第1導電部31、第2導電部32、第3導電部41及び第4導電部42を形成する。 Thus, a laminated film of Mo film / Al film / Mo film, the first conductive portion 31, the second conductive part 32, a third conductive portion 41 and the fourth conductive portion 42.

保護層52としてSiO とSiN との積層膜をSiH ガスらを用いたPE−CVD法により形成する。 The laminated film of SiO 2 and SiN x is formed by PE-CVD method using SiH 4 Gasura as a protective layer 52. そして、第1導電部31、第2導電部32、第3導電部41及び第4導電部42のそれぞれの取り出し部分を保護層52に形成する。 Then, a first conductive portion 31, the second conductive portion 32, the respective take-out portion of the third conductive portion 41 and the fourth conductive portion 42 to the protective layer 52. 例えば、開口52aを形成する。 For example, to form an opening 52a. これにより、第1トランジスタ21及び第2トランジスタ22が完成する。 Accordingly, the first transistor 21 and second transistor 22 is completed.

プロセス直後の第1トランジスタ21及び第2トランジスタ22は、工程中の紫外線等のダメージを受けている。 The first transistor 21 and second transistor 22 immediately after the process is damaged such as ultraviolet rays in the process. このため、例えば、アニール炉でアニール処理(加熱処理)を施す。 Thus, for example, it performs annealing treatment (heat treatment) in an annealing furnace. アニール処理の温度は、例えば、250℃である。 Annealing temperature is, for example, 250 ° C.. アニール処理の時間は、例えば、1時間である。 Time of annealing is, for example, 1 hour.

続いて発光素子部15を形成する。 Followed by forming the light-emitting element 15. まず、HRC(有機絶縁膜)で保護層52の上に、平坦化層53を形成する。 First, on the protective layer 52 in HRC (organic insulating film), a planarization layer 53. そして、第1電極11のコンタクト部である開口53aを平坦化層53に形成する。 Then, to form an opening 53a is a contact portion of the first electrode 11 to the planarizing layer 53. 次に、ITOを成膜・パターニングして、平坦化層53の上に第1電極11を形成する。 Next, the ITO was deposited and patterned to form the first electrode 11 on the planarizing layer 53. HRCを用いて、平坦化層53の上及び第1電極11の上に、バンク層54を形成する。 With HRC, on the upper and the first electrode 11 of the planarization layer 53, to form a bank layer 54. この後、有機発光層13及び第2電極12を形成する。 Thereafter, an organic light-emitting layer 13 and the second electrode 12. 有機発光層13は、例えば、蒸着法によって形成する。 The organic light-emitting layer 13 is formed, for example, by vapor deposition. 第2電極12は、例えば、LiF膜とAl膜との積層膜を蒸着法により形成する。 The second electrode 12 is formed, for example, by vapor deposition laminate film of LiF film and Al film. そして、シリコン窒化膜と有機樹脂との積層膜を封止層55として形成し、発光素子部15の膜封止を行う。 Then, a laminated film of a silicon nitride film and the organic resin is formed as a sealing layer 55, performing film-sealing of the light emitting element portion 15.
以上により、表示装置110が完成する。 Consequently, the display device 110 is completed.

(第2の実施形態) (Second Embodiment)
図5は、第2の実施形態に係る表示装置を模式的に表す断面図である。 Figure 5 is a cross-sectional view showing a display device according to the second embodiment schematically.
図5に表したように、表示装置112では、第1ゲート絶縁膜34が、第1層34aと、第2層34bと、を含む。 As shown in FIG. 5, in the display device 112, the first gate insulating film 34 includes a first layer 34a, a second layer 34b, a. 第2層34bは、第1ゲート電極33と第1層34aとの間に設けられる。 The second layer 34b is provided between the first gate electrode 33 and the first layer 34a. 第1層34aは、例えば、第2ゲート絶縁膜44と連続している。 The first layer 34a is, for example, continuous with the second gate insulating film 44. 第1層34aの材料は、第2ゲート絶縁膜44の材料と実質的に同じである。 The material of the first layer 34a is a material substantially the same as that of the second gate insulating film 44. この例では、第1層34aと第2ゲート絶縁膜44とが、連続する1つの絶縁層56である。 In this example, a first layer 34a and the second gate insulating film 44, a single insulating layer 56 to be continuous.

第1層34aの厚さは、第2ゲート絶縁膜44の厚さと実質的に同じである。 The thickness of the first layer 34a has a thickness substantially the same as that of the second gate insulating film 44. すなわち、表示装置112では、第2層34bを設けることによって、第1ゲート絶縁膜34の厚さを第2ゲート絶縁膜44の厚さよりも厚くしている。 That is, in the display device 112, by providing the second layer 34b, and the thickness of the first gate insulating film 34 thicker than the thickness of the second gate insulating film 44. 第1層34aの厚さ及び第2ゲート絶縁膜44の厚さは、例えば、5nm以上500nm以下である。 The thickness and the thickness of the second gate insulating film 44 of the first layer 34a is, for example, 5nm or more 500nm or less. 第2層34bの厚さは、例えば、10nm以上1000nm以下である。 The thickness of the second layer 34b is, for example, 10nm or more 1000nm or less.

第2層34bの材料は、第1層34aの材料と同じでもよいし、異なってもよい。 Material of the second layer 34b may be the same as the material of the first layer 34a, it may be different. 例えば、第2層34bの水素濃度を、第1層34a及び第2ゲート絶縁膜44の水素濃度よりも高くする。 For example, the hydrogen concentration of the second layer 34b, is higher than the hydrogen concentration in the first layer 34a and the second gate insulating film 44. これにより、例えば、第1ゲート絶縁膜34に含まれる水素の量をより多くすることができ、第2ゲート絶縁膜44に含まれる水素の量をより少なくすることができる。 Thus, for example, it is possible to more increase the amount of hydrogen contained in the first gate insulating film 34, it is possible to further reduce the amount of hydrogen contained in the second gate insulating film 44. 例えば、第1トランジスタ21において、正のゲート電圧に対する耐性をより高めることができる。 For example, in the first transistor 21, it is possible to increase the resistance to positive gate voltage. 第2トランジスタ22において、負のゲート電圧に対する耐性をより高めることができる。 In the second transistor 22, it is possible to increase the resistance to negative gate voltage. これにより、表示装置112において、より高い信頼性を得ることができる。 Thus, in the display device 112, it is possible to obtain a higher reliability.

第1層34a及び第2ゲート絶縁膜44には、例えば、シリコン酸化膜が用いられる。 The first layer 34a and the second gate insulating film 44, for example, a silicon oxide film is used. 第2層34bには、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のいずれかが用いられる。 The second layer 34b, for example, a silicon oxide film, or a silicon nitride film and a silicon oxynitride film is used. 例えば、シリコン窒化膜は、シリコン酸化膜に比べて、水素の濃度を高くし易い。 For example, a silicon nitride film, as compared with the silicon oxide film, a higher concentration of hydrogen easily. このため、例えば、第1層34a及び第2ゲート絶縁膜44は、シリコン酸化膜とし、第2層34bは、シリコン窒化膜とする。 Thus, for example, the first layer 34a and the second gate insulating film 44, a silicon oxide film, the second layer 34b is a silicon nitride film. これにより、例えば、第1ゲート絶縁膜34に含まれる水素の量を多くし易くすることができる。 Thus, for example, it is possible to easily increase the amount of hydrogen contained in the first gate insulating film 34.

第1層34a及び第2層34bにシリコン酸化膜を用いる場合には、例えば、第1ゲート電極33及び第2ゲート電極43の形成後に、SiH /N O比が高い条件で第2層34bとなるSiO 膜を100nmの厚さで形成する。 In the case of using a silicon oxide film in the first layer 34a and second layer 34b, for example, after the formation of the first gate electrode 33 and the second gate electrode 43, a second layer with SiH 4 / N 2 O ratio is high condition the SiO 2 film serving as 34b is formed to a thickness of 100 nm. この後、フォトリソグラフィを用いてSiO 膜の第2ゲート電極43の上の部分をエッチング除去することにより、SiO 膜から第2層34bを形成する。 Thereafter, by a top part of the second gate electrode 43 of the SiO 2 film is removed by etching using photolithography to form a second layer 34b of SiO 2 film.

次に、SiH /N O比が低い条件で第1層34a及び第2ゲート絶縁膜44となるSiO 膜を50nm形成する。 Next, 50nm form an SiO 2 film serving as the SiH 4 / N 2 first layer 34a O ratio is low condition and the second gate insulating film 44. これにより、表示装置112の第1ゲート絶縁膜34及び第2ゲート絶縁膜44が形成される。 Thus, the first gate insulating film 34 and the second gate insulating film 44 of the display device 112 is formed.

第1層34aにシリコン酸化膜を用い、第2層34bにシリコン窒化膜を用いる場合には、例えば、第1ゲート電極33及び第2ゲート電極43の形成後に、第2層34bとなるSiN 膜を100nmの厚さで形成する。 The silicon oxide film is used for the first layer 34a, in the case of using the silicon nitride film in the second layer 34b, for example, after the formation of the first gate electrode 33 and the second gate electrode 43, SiN x as the second layer 34b film is formed to a thickness of 100 nm. この後、フォトリソグラフィを用いてSiN 膜の第2ゲート電極43の上の部分をエッチング除去することにより、SiN 膜から第2層34bを形成する。 Thereafter, by a top part of the second gate electrode 43 of the SiN x film is removed by etching using photolithography to form a second layer 34b from the SiN x film.

次に、SiH /N O比が低い条件で第1層34a及び第2ゲート絶縁膜44となるSiO 膜を50nm形成する。 Next, 50nm form an SiO 2 film serving as the SiH 4 / N 2 first layer 34a O ratio is low condition and the second gate insulating film 44. これにより、表示装置112の第1ゲート絶縁膜34及び第2ゲート絶縁膜44が形成される。 Thus, the first gate insulating film 34 and the second gate insulating film 44 of the display device 112 is formed.

図6は、第2の実施形態に係る別の表示装置を模式的に表す断面図である。 Figure 6 is a cross-sectional view illustrating another display device according to the second embodiment schematically.
図6に表したように、表示装置114では、第2層34bが、第2ゲート絶縁膜44と連続している。 As shown in FIG. 6, the display device 114, the second layer 34b, contiguous with the second gate insulating film 44. 第2層34bの材料は、第2ゲート絶縁膜44の材料と実質的に同じである。 Material of the second layer 34b is a material substantially the same as that of the second gate insulating film 44. この例では、第2層34bと第2ゲート絶縁膜44とが、連続する1つの絶縁層56である。 In this example, the second layer 34b and the second gate insulating film 44, a single insulating layer 56 to be continuous. 第2層34bの厚さは、第2ゲート絶縁膜44の厚さと実質的に同じである。 The thickness of the second layer 34b has a thickness substantially the same as that of the second gate insulating film 44. 第1層34aの厚さと第2層34bの厚さとの関係は、例えば、表示装置112の場合と反対である。 Relationship of the thickness of the second layer 34b of the first layer 34a is, for example, is opposite to that of the display device 112.

このように、第2層34bを第2ゲート絶縁膜44と連続させてもよい。 Thus, it may be the second layer 34b is continuous with the second gate insulating film 44. この場合、例えば、第2層34b及び第2ゲート絶縁膜44は、シリコン酸化膜とし、第1層34aは、シリコン窒化膜とする。 In this case, for example, the second layer 34b and the second gate insulating film 44, a silicon oxide film, the first layer 34a is directed to the silicon nitride film. これにより、例えば、第1ゲート絶縁膜34に含まれる水素の量を多くし易くすることができる。 Thus, for example, it is possible to easily increase the amount of hydrogen contained in the first gate insulating film 34.

(第3の実施形態) (Third Embodiment)
図7は、第3の実施形態に係る表示装置を模式的に表す断面図である。 Figure 7 is a cross-sectional view showing a display device according to a third embodiment schematically.
図7に表したように、表示装置116では、第1ゲート絶縁膜34の厚さが、第2ゲート絶縁膜44の厚さと実質的に同じである。 As shown in FIG. 7, the display device 116, the thickness of the first gate insulating film 34 is substantially the same as the thickness of the second gate insulating film 44. この例では、第1ゲート絶縁膜34の単位体積当たりの水素の濃度が、第2ゲート絶縁膜44の単位体積当たりの水素の濃度よりも高い。 In this example, the concentration of hydrogen per unit volume of the first gate insulating film 34 is higher than the concentration of hydrogen per unit volume of the second gate insulating film 44. すなわち、この例では、第1ゲート絶縁膜34の材料が、第2ゲート絶縁膜44の材料と異なる。 That is, in this example, the material of the first gate insulating film 34 is different from the material of the second gate insulating film 44.

この例において、第1ゲート絶縁膜34の単位体積当たりの水素の濃度は、例えば、10 20 (個/cm )以上10 22 (個/cm )以下である。 In this example, the concentration of hydrogen per unit volume of the first gate insulating film 34 is, for example, 10 20 (number / cm 3) or more 10 22 (number / cm 3) or less. 第2ゲート絶縁膜44の単位体積当たりの水素の濃度は、例えば、10 19 (個/cm )以上10 21 (個/cm )以下である。 The concentration of hydrogen per unit volume of the second gate insulating film 44 is, for example, 10 19 (number / cm 3) or more 10 21 (number / cm 3) or less.

このように、第1ゲート絶縁膜34及び第2ゲート絶縁膜44において、実質的に同じ厚さとし、水素の濃度を変化させてもよい。 Thus, in the first gate insulating film 34 and the second gate insulating film 44, substantially the same thickness Satoshi, it may change the concentration of hydrogen. 表示装置116においても、上記各実施形態と同様に、第1トランジスタ21において、正のゲート電圧に対する耐性を高めることができる。 In the display device 116, similarly to the above embodiments, the first transistor 21, it is possible to enhance the resistance to positive gate voltage. 第2トランジスタ22において、負のゲート電圧に対する耐性を高めることができる。 In the second transistor 22, it is possible to enhance the resistance to negative gate voltage. 表示装置116において、高い信頼性を得ることができる。 In the display device 116, it is possible to obtain high reliability.

(第4の実施形態) (Fourth Embodiment)
図8は、第4の実施形態に係る表示装置を模式的に表す断面図である。 Figure 8 is a cross-sectional view showing a display device according to the fourth embodiment schematically.
図8に表したように、表示装置118では、第1トランジスタ21及び第2トランジスタ22が、上記各実施形態と異なっている。 As shown in FIG. 8, the display device 118, the first transistor 21 and second transistor 22 is different from the above-described embodiments.

表示装置118においても、第1トランジスタ21は、第1半導体層30と、第1導電部31と、第2導電部32と、第1ゲート電極33と、第1ゲート絶縁膜34と、を含む。 In the display device 118, the first transistor 21 includes a first semiconductor layer 30, the first conductive portion 31, and the second conductive portion 32, a first gate electrode 33, a first gate insulating film 34, the . 第1導電部31は、第1部分30aと電気的に接続される。 The first conductive portion 31 is electrically connected to the first portion 30a. 第2導電部32は、第1導電部31と離間し、第2部分30bと電気的に接続される。 The second conductive portion 32, separated from the first conductive portion 31 is electrically connected to the second portion 30b. 第1ゲート電極33は、第1導電部31及び第2導電部32と離間し、第3部分30cと対向する。 The first gate electrode 33 is separated from the first conductive portion 31 and the second conductive portion 32, it faces the third portion 30c. 第1ゲート絶縁膜34は、第3部分30cと第1ゲート電極33との間に設けられる。 The first gate insulating film 34 is provided between the third portion 30c and the first gate electrode 33.

また、表示装置118においても、第2トランジスタ22は、第2半導体層40と、第3導電部41と、第4導電部42と、第2ゲート電極43と、第2ゲート絶縁膜44と、を含む。 Further, in the display device 118, the second transistor 22, a second semiconductor layer 40, and the third conductive portion 41, and the fourth conductive portion 42, and the second gate electrode 43, and the second gate insulating film 44, including. 第3導電部41は、第4部分40aと電気的に接続される。 The third conductive portion 41 is electrically connected to the fourth portion 40a. 第4導電部42は、第3導電部41と離間し、第5部分40bと電気的に接続される。 The fourth conductive portion 42, separated from the third conductive portion 41, is the fifth part 40b electrically connected. 第2ゲート電極43は、第3導電部41及び第4導電部42と離間し、第6部分40cと対向する。 The second gate electrode 43 is separated from the third conductive portion 41 and the fourth conductive portion 42, facing the sixth portion 40c. 第2ゲート絶縁膜44は、第6部分40cと第2ゲート電極43との間に設けられる。 The second gate insulating film 44 is provided between the sixth portion 40c and the second gate electrode 43.

一方、表示装置118では、第1トランジスタ21において、第1半導体層30が、バリア層51の上に設けられる。 On the other hand, the display device 118, the first transistor 21, the first semiconductor layer 30 is provided on the barrier layer 51. 第1ゲート絶縁膜34が、第1半導体層30の上に設けられる。 The first gate insulating film 34 is provided on the first semiconductor layer 30. 第1ゲート電極33が、第1ゲート絶縁膜34の上に設けられる。 The first gate electrode 33 is provided on the first gate insulating film 34. 第1導電部31が、第1部分30aの上に設けられる。 The first conductive portion 31 is provided on the first portion 30a. 第2導電部32が、第2部分30bの上に設けられる。 The second conductive portion 32 is provided on the second portion 30b.

同様に、表示装置118では、第2トランジスタ22において、第2半導体層40が、バリア層51の上に設けられる。 Similarly, the display device 118, the second transistor 22, the second semiconductor layer 40 is provided on the barrier layer 51. 第2ゲート絶縁膜44が、第2半導体層40の上に設けられる。 A second gate insulating film 44 is provided on the second semiconductor layer 40. 第2ゲート電極43が、第2ゲート絶縁膜44の上に設けられる。 The second gate electrode 43 is provided on the second gate insulating film 44. 第3導電部41が、第4部分40aの上に設けられる。 The third conductive portion 41 is provided on the fourth portion 40a. 第4導電部42が、第5部分40bの上に設けられる。 The fourth conductive portion 42 is provided on the fifth portion 40b.

すなわち、表示装置118では、第1トランジスタ21及び第2トランジスタ22が、いわゆるトップゲート型である。 That is, the display device 118, the first transistor 21 and second transistor 22, a so-called top-gate type. トップゲート型の第1トランジスタ21及び第2トランジスタ22において、第1ゲート絶縁膜34に含まれる水素の量を、第2ゲート絶縁膜44に含まれる水素の量よりも多くする。 In the first transistor 21 and second transistor 22 of the top gate type, the amount of hydrogen contained in the first gate insulating film 34, it is larger than the amount of hydrogen contained in the second gate insulating film 44. 例えば、第1ゲート絶縁膜34を厚くする。 For example, increasing the thickness of the first gate insulating film 34. または、第1ゲート絶縁膜34の水素の濃度を高くする。 Or, to increase the concentration of hydrogen in the first gate insulating film 34. これにより、表示装置118においても、上記各実施形態と同様に、表示装置118の信頼性を高くすることができる。 Thus, in the display device 118, similarly to the above embodiments, it is possible to increase the reliability of the display device 118.

この例では、絶縁層56の上に保護層58が設けられ、保護層58の上に第1導電部31、第2導電部32、第3導電部41及び第4導電部42が設けられる。 In this example, the protective layer 58 is provided on the insulating layer 56, the first conductive portion 31, the second conductive portion 32, the third conductive portion 41 and the fourth conductive portion 42 is provided on the protective layer 58. 保護層58は、必要に応じて設けられ、省略可能である。 Protective layer 58 is provided as necessary and may be omitted. 保護層58には、例えば、保護層52に関して説明した材料を用いることができる。 The protective layer 58, for example, can be used materials described with respect to the protective layer 52.

(第5の実施形態) (Fifth Embodiment)
図9は、第5の実施形態に係る半導体装置を模式的に表す断面図である。 Figure 9 is a cross-sectional view showing a semiconductor device according to a fifth embodiment schematically.
図9に表したように、半導体装置200は、第1トランジスタ21と、第2トランジスタ22と、を備える。 As shown in FIG. 9, the semiconductor device 200 includes a first transistor 21, a second transistor 22, a. 第1トランジスタ21及び第2トランジスタ22には、上記各実施形態で説明したいずれかのものを用いることができる。 The first transistor 21 and second transistor 22, can be used either as described in the above embodiments.

半導体装置200において、第1ゲート絶縁膜34に含まれる水素の量を、第2ゲート絶縁膜44に含まれる水素の量よりも多くする。 In the semiconductor device 200, the amount of hydrogen contained in the first gate insulating film 34, it is larger than the amount of hydrogen contained in the second gate insulating film 44. これにより、半導体装置200の信頼性を高めることができる。 Thus, it is possible to improve the reliability of the semiconductor device 200.

半導体装置200は、例えば、上記各実施形態で説明した表示装置110などの製造に用いられる。 The semiconductor device 200 is, for example, used in the manufacture of a display device 110 described in the above embodiments. 半導体装置200は、表示装置以外に用いてもよい。 The semiconductor device 200 may be used in addition to the display device.

実施形態によれば、高信頼性の表示装置及び半導体装置が提供される。 According to the embodiment, highly reliable display device and a semiconductor device is provided.

本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。 In the present specification, "perpendicular" and "parallel" refer to not only strictly perpendicular and strictly parallel but also include, for example, the fluctuation due to manufacturing processes, good long as it is substantially vertical and substantially parallel . 本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。 Herein, "provided on" state, also includes a state where the other conditions provided in direct contact, the other elements are provided being inserted between. 「積層される」状態は、互いに接して重ねられる状態の他に、間に他の要素が挿入されて重ねられる状態も含む。 "Laminated by" state, also includes a state where the other conditions are overlapped in contact with each other, other elements are superposed are inserted between. 「対向する」状態は、直接的に面する状態の他に、間に別の要素が挿入されて面する状態も含む。 "Opposite" state, in addition to the state facing directly, including a state where another element facing inserted between. 本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。 Herein, the term "electrically connected" includes the case where the other when connected in direct contact, is connected through an other conductive members.

以上、具体例を参照しつつ、本発明の実施の形態について説明した。 Above with reference to specific examples have been described embodiments of the present invention.
しかし、本発明の実施形態は、これらの具体例に限定されるものではない。 However, embodiments of the present invention is not limited to these specific examples. 例えば、表示装置及び半導体装置に含まれる、第1電極、第2電極、有機発光層、第1トランジスタ、第1半導体層、第1導電部、第2導電部、第1ゲート電極、第1ゲート絶縁膜、第2トランジスタ、第2半導体層、第3導電部、第4導電部、第2ゲート電極、第2ゲート絶縁膜、第1層、第2層、第1チャネル保護膜、及び、第2チャネル保護膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。 For example, it included in the display device and a semiconductor device, a first electrode, a second electrode, the organic luminescent layer, a first transistor, the first semiconductor layer, the first conductive portion, a second conductive portion, the first gate electrode, the first gate insulating film, a second transistor, a second semiconductor layer, the third conductive portion, a fourth conductive portion, the second gate electrode, the second gate insulating film, the first layer, the second layer, the first channel protective layer, and, the for the specific configuration of each element, such as a 2-channel protection film, as long as a person skilled in the art can similarly practice the invention and by appropriately selecting from known range, the same effect, the scope of the present invention It is included in the.
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。 Also, a combination within the extent of technical feasibility of any two or more components of the specific examples are included within the scope of the invention as long as including the spirit of the present invention.

その他、本発明の実施の形態として上述した表示装置及び半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置及び半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。 Other, based on the display device and a semiconductor device described above as an embodiment of the present invention, even a person skilled in the art all display devices and semiconductor devices may be modified are, as long as including the spirit of the present invention, within the scope of the present invention.

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 Other, within the spirit of the invention, those skilled in the art, which can conceive various modifications and should therefore be seen as within the scope of the present invention also such modifications and alterations .

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。 Have been described several embodiments of the present invention, these embodiments have been presented by way of example only, and are not intended to limit the scope of the invention. これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。 Indeed, the novel embodiments described herein may be embodied in other various forms, without departing from the spirit of the invention, various omissions, substitutions, and changes can be made. これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Such embodiments and modifications are included in the scope and spirit of the invention, and are included in the invention and the scope of their equivalents are described in the claims.

11…第1電極、 12…第2電極、 13…有機発光層、 15…発光素子部、 21…第1トランジスタ、 22…第2トランジスタ、 30…第1半導体層、 31…第1導電部、 32…第2導電部、 33…第1ゲート電極、 34…第1ゲート絶縁膜、 34a…第1層、 34b…第2層、 35…第1チャネル保護膜、 40…第2半導体層、 41…第3導電部、 42…第4導電部、 43…第2ゲート電極、 44…第2ゲート絶縁膜、 45…第2チャネル保護膜、 50…基板、 51…バリア層、 52…保護層、 53…平坦化層、 54…バンク層、 55…封止層、 56…絶縁層、 58…保護層、 60…駆動トランジスタ、 61…書き込みトランジスタ、 62…発光制御トランジスタ、 63…Vth検出トランジスタ、 64…リセット 11 ... first electrode, 12 ... second electrode, 13 ... organic light-emitting layer, 15 ... light-emitting element portion, 21 ... first transistor 22 ... second transistor, 30 ... first semiconductor layer, 31 ... first conductive portion, 32 ... second conductive portion, 33 ... first gate electrode, 34 ... first gate insulating film, 34a: first layer 34b ... second layer, 35 ... first channel protective film, 40 ... second semiconductor layer, 41 ... third conductive portion, 42 ... fourth conductive portion, 43 ... second gate electrode, 44 ... second gate insulating film, 45 ... second channel protective film, 50 ... substrate, 51 ... barrier layer, 52 ... protective layer, 53 ... flattening layer, 54 ... bank layer, 55 ... sealing layer, 56: insulating layer, 58 ... protective layer, 60 ... driving transistor, 61 ... write transistor, 62 ... light-emission control transistor, 63 ... Vth detection transistor, 64 …reset ランジスタ、 65、66…コンデンサ、 67…電源線、 68…信号線、 110、112、114、116、118…表示装置、 200…半導体装置 Transistors, 65, 66 ... capacitor, 67 ... power supply line, 68 ... signal line, 110,112,114,116,118 ... display device, 200 ... semiconductor device

Claims (10)

  1. 光透過性の第1電極と、 A light transmissive first electrode,
    前記第1電極と対向する第2電極と、 A second electrode facing the first electrode,
    前記第1電極と前記第2電極との間に設けられた有機発光層と、 An organic light emitting layer provided between the first electrode and the second electrode,
    第1トランジスタであって、 A first transistor,
    第1部分と、第2部分と、前記第1部分と前記第2部分との間に設けられた第3部分と、を含む第1半導体層と、 A first portion, a second portion, a third portion provided between said first portion and said second portion, a first semiconductor layer comprising,
    前記第1電極及び前記第2電極の一方と電気的に接続されるとともに、前記第1部分と電気的に接続される第1導電部と、 While being electrically connected to one of said first electrode and said second electrode, a first conductive portion that is connected to the first portion and electrically,
    前記第1導電部と離間し、前記第2部分と電気的に接続された第2導電部と、 Said spaced apart from the first conductive portion, said second portion and electrically connected to the second conductive portions,
    前記第1導電部及び前記第2導電部と離間し、前記第3部分と対向する第1ゲート電極と、 Spaced apart from the first conductive portion and the second conductive portion, and a first gate electrode that faces the third portion,
    前記第3部分と前記第1ゲート電極との間に設けられた第1ゲート絶縁膜と、 A first gate insulating film provided between the first gate electrode and the third portion,
    を含む第1トランジスタと、 A first transistor, including,
    第2トランジスタであって、 And a second transistor,
    第4部分と、第5部分と、前記第4部分と前記第5部分との間に設けられた第6部分と、を含む第2半導体層と、 A fourth portion, a fifth portion, a sixth portion disposed between said fourth portion and the fifth portion, and a second semiconductor layer containing,
    前記第1導電部、前記第2導電部及び前記第1ゲート電極のいずれかと電気的に接続されるとともに、前記第4部分と電気的に接続される第3導電部と、 The first conductive portion, and the second conductive portion and either of the first gate electrode is electrically connected, the third conductive portion which is the fourth portion electrically connected,
    前記第3導電部と離間し、前記第5部分と電気的に接続された第4導電部と、 Spaced apart from the third conductive portion, a fourth conductive portion, which is the fifth portion and electrically connected,
    前記第3導電部及び前記第4導電部と離間し、前記第6部分と対向する第2ゲート電極と、 Spaced apart from the third conductive portion and the fourth conductive portion, and a second gate electrode facing the sixth portion,
    前記第6部分と前記第2ゲート電極との間に設けられた第2ゲート絶縁膜と、 A second gate insulating film provided between the second gate electrode and the sixth portion,
    を含む第2トランジスタと、 And a second transistor, including,
    を備え、 Equipped with a,
    前記第1ゲート絶縁膜に含まれる水素の量は、前記第2ゲート絶縁膜に含まれる水素の量よりも多い表示装置。 Wherein the amount of hydrogen contained in the first gate insulating film is larger display device than the amount of hydrogen contained in the second gate insulating film.
  2. 前記第1ゲート絶縁膜の厚さは、前記第2ゲート絶縁膜の厚さよりも厚い請求項1記載の表示装置。 The thickness of the first gate insulating film, a display device of a thick claim 1 than the thickness of the second gate insulating film.
  3. 前記第1ゲート絶縁膜の単位体積当たりの水素の濃度は、前記第2ゲート絶縁膜の単位体積当たりの水素の濃度よりも高い請求項1または2に記載の表示装置。 The concentration of hydrogen per unit volume of the first gate insulating film, a display device according to a high claim 1 or 2 than the concentration of hydrogen per unit volume of the second gate insulating film.
  4. 前記第1ゲート絶縁膜の単位体積当たりの水素の濃度は、10 20 (個/cm )以上10 22 (個/cm )以下であり、 The concentration of hydrogen per unit volume of the first gate insulating film, 10 20 (number / cm 3) or more 10 22 (number / cm 3) or less,
    前記第2ゲート絶縁膜の単位体積当たりの水素の濃度は、10 19 (個/cm )以上10 21 (個/cm )以下である請求項3記載の表示装置。 The concentration of hydrogen per unit volume of the second gate insulating film, 10 19 (number / cm 3) or more 10 21 (number / cm 3) display device in which according to claim 3 or less.
  5. 前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜の少なくともいずれかを含む請求項1〜4のいずれか1つに記載の表示装置。 The first gate insulating film and the second gate insulating film, a silicon oxide film, a display device according to any one of claims 1 to 4 comprising at least one of the silicon nitride film and a silicon oxynitride film.
  6. 前記第1ゲート絶縁膜は、第1層と、前記第1ゲート電極と前記第1層との間に設けられた第2層と、を含む請求項1〜5のいずれか1つに記載の表示装置。 The first gate insulating film includes a first layer, according to any one of claims 1 to 5 and a second layer provided between the first layer and the first gate electrode display device.
  7. 前記第1層は、シリコン酸化膜及びシリコン窒化膜の一方を含み、 The first layer may include one of silicon oxide film and a silicon nitride film,
    前記第2層は、シリコン酸化膜及びシリコン窒化膜の他方を含む請求項6記載の表示装置。 And the second layer, the display device of claim 6, further comprising the other silicon oxide film and a silicon nitride film.
  8. 前記第1層は、シリコン酸化膜を含み、 The first layer may include a silicon oxide film,
    前記第2層は、シリコン窒化膜を含み、 The second layer includes a silicon nitride film,
    前記第2ゲート絶縁膜は、シリコン酸化膜を含む請求項7記載の表示装置。 The second gate insulating film, a display device of claim 7, including a silicon oxide film.
  9. 前記第1トランジスタは、第1チャネル保護膜をさらに含み、 Wherein the first transistor further comprises a first channel protective layer,
    前記第1ゲート絶縁膜は、前記第1ゲート電極の上に設けられ、 The first gate insulating film is provided on the first gate electrode,
    前記第1半導体層は、前記第1ゲート絶縁膜の上に設けられ、 Wherein the first semiconductor layer is provided on the first gate insulating film,
    前記第1チャネル保護膜は、前記第3部分の上に設けられ、 The first channel protective layer is provided on the third portion,
    前記第1導電部は、少なくとも前記第1部分の上に設けられ、 The first conductive portion is provided on at least the first portion,
    前記第2導電部は、少なくとも前記第2部分の上に設けられ、 The second conductive portion is provided on at least the second portion,
    前記第2トランジスタは、第2チャネル保護膜をさらに含み、 It said second transistor further comprises a second channel protective layer,
    前記第2ゲート絶縁膜は、前記第2ゲート電極の上に設けられ、 The second gate insulating film is provided on the second gate electrode,
    前記第2半導体層は、前記第2ゲート絶縁膜の上に設けられ、 It said second semiconductor layer is provided on the second gate insulating film,
    前記第2チャネル保護膜は、前記第6部分の上に設けられ、 The second channel protective layer is provided on the sixth portion,
    前記第3導電部は、少なくとも前記第5部分の上に設けられ、 The third conductive portion is provided on at least said fifth portion,
    前記第4導電部は、少なくとも前記第6部分の上に設けられる請求項1〜8のいずれか1つに記載の表示装置。 Said fourth conductive portion, a display device according to any one of claims 1 to 8 is provided on at least the sixth portion.
  10. 第1トランジスタであって、 A first transistor,
    第1部分と、第2部分と、前記第1部分と前記第2部分との間に設けられた第3部分と、を含む第1半導体層と、 A first portion, a second portion, a third portion provided between said first portion and said second portion, a first semiconductor layer comprising,
    前記第1部分と電気的に接続される第1導電部と、 A first conductive portion that is connected to the first portion and electrically,
    前記第1導電部と離間し、前記第2部分と電気的に接続された第2導電部と、 Said spaced apart from the first conductive portion, said second portion and electrically connected to the second conductive portions,
    前記第1導電部及び前記第2導電部と離間し、前記第3部分と対向する第1ゲート電極と、 Spaced apart from the first conductive portion and the second conductive portion, and a first gate electrode that faces the third portion,
    前記第3部分と前記第1ゲート電極との間に設けられた第1ゲート絶縁膜と、 A first gate insulating film provided between the first gate electrode and the third portion,
    を含む第1トランジスタと、 A first transistor, including,
    第2トランジスタであって、 And a second transistor,
    第4部分と、第5部分と、前記第4部分と前記第5部分との間に設けられた第6部分と、を含む第2半導体層と、 A fourth portion, a fifth portion, a sixth portion disposed between said fourth portion and the fifth portion, and a second semiconductor layer containing,
    前記第1導電部、前記第2導電部及び前記第1ゲート電極のいずれかと電気的に接続されるとともに、前記第4部分と電気的に接続される第3導電部と、 The first conductive portion, and the second conductive portion and either of the first gate electrode is electrically connected, the third conductive portion which is the fourth portion electrically connected,
    前記第3導電部と離間し、前記第5部分と電気的に接続された第4導電部と、 Spaced apart from the third conductive portion, a fourth conductive portion, which is the fifth portion and electrically connected,
    前記第3導電部及び前記第4導電部と離間し、前記第6部分と対向する第2ゲート電極と、 Spaced apart from the third conductive portion and the fourth conductive portion, and a second gate electrode facing the sixth portion,
    前記第6部分と前記第2ゲート電極との間に設けられた第2ゲート絶縁膜と、 A second gate insulating film provided between the second gate electrode and the sixth portion,
    を含む第2トランジスタと、 And a second transistor, including,
    を備え、 Equipped with a,
    前記第1ゲート絶縁膜に含まれる水素の量は、前記第2ゲート絶縁膜に含まれる水素の量よりも多い半導体装置。 The amount of hydrogen contained in the first gate insulating film, the semiconductor device higher than the amount of hydrogen contained in the second gate insulating film.
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