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JP2015056549A - Thin film transistor and manufacturing method of the same - Google Patents

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JP2015056549A
JP2015056549A JP2013189652A JP2013189652A JP2015056549A JP 2015056549 A JP2015056549 A JP 2015056549A JP 2013189652 A JP2013189652 A JP 2013189652A JP 2013189652 A JP2013189652 A JP 2013189652A JP 2015056549 A JP2015056549 A JP 2015056549A
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JP2013189652A
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Inventor
武司 園田
Takeshi Sonoda
武司 園田
日野 輝重
Terushige Hino
輝重 日野
Original Assignee
三菱電機株式会社
Mitsubishi Electric Corp
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Abstract

PROBLEM TO BE SOLVED: To inhibit the occurrence of disconnection and a leakage current of wiring which covers a semiconductor layer and improve reliability and manufacturing yield of a TFT substrate.SOLUTION: In a thin film transistor, an α-Si layer is processed into a two-layered tapered shape. This makes a contact area of an α-Si(i) layer with a source/drain small to enable inhibition of the occurrence of a leakage current, and a decrease in taper angle of the α-Si(i) layer eliminates the problem of coverage of the source/drain layer to inhibit the occurrence of defects such as disconnection and high resistance. Furthermore, a display device which eliminates abnormal display like display unevenness and has display stability.

Description

本発明は、液晶表示装置やエレクトロルミネセンス表示装置等に用いられる薄膜トランジスタに関する。 The present invention relates to a thin film transistor used in liquid crystal display devices and electroluminescence display devices.

薄膜トランジスタ(Thin-Film Transistor、以下、TFTと記す)は、スイッチング素子のひとつであり、たとえば液晶表示装置やエレクトロルミネセンス表示装置等のアレイ基板上にマトリクス状に複数形成されている。 TFT (Thin-Film Transistor, hereinafter referred to as TFT) is one of the switching elements, and a plurality formed in a matrix, for example a liquid crystal display device or an electroluminescent display device such as an array on a substrate. TFTの構造にはいくつかの種類があるが、半導体膜を用いたMOS型であってゲートが最下層にある逆スタガ型が一般的であり、その中でも半導体膜として非晶質シリコン(以下、α−Siと記すこともある)を用いたTFTが多数量産されている。 The structure of the TFT is several types, an inverted stagger type generally gate a MOS type using a semiconductor film is in the lowest layer, amorphous silicon as the semiconductor film among them (hereinafter, also) TFT using, referred to as the alpha-Si are many mass-produced.

α−Si層をパターニングする際に、α−Si層パターンのエッヂ部の仕上がり断面形状を順テーパー形状にすることにより、その上層に形成するソース・ドレイン電極配線層の被覆性(カバレッジ)を向上させ、ソース・ドレイン電極配線層の断線や電気的抵抗の増大を防止する方法が開示されている。 When patterning the alpha-Si layer, by a finished cross-sectional shape of the edge portion of the alpha-Si layer pattern forward tapered shape, improvement coverage of the source-drain electrode wiring layer formed on the upper layer (coverage) is not a method of preventing an increase in disconnection or electrical resistance of the source-drain electrode wiring layer is disclosed. (特許文献1) (Patent Document 1)

特開平6−196451号公報(図6) JP-6-196451 discloses (Fig. 6)

図8に、逆スタガ型TFTの平面配置の一例を示す。 8 shows an example of a plan layout of a reverse stagger type TFT. また、図9は、図8中においてZ1−Z2として示す部分の断面を示す図であり、バックライト等の光源からの光照射を受けている状況も図示している図である。 Further, FIG. 9 is a diagram showing a cross section of a portion shown as Z1-Z2 in the drawing 8 is a diagram also situations where irradiated by light from a light source such as a backlight are shown.

図8、9において、ゲート電極102上を覆うゲート絶縁膜103上に半導体層であるα−Si層104とオーミックコンタクト層105とが形成されている。 8 and 9, a gate insulating film 103 is a semiconductor layer on the alpha-Si layer 104 and the ohmic contact layer 105 covering the gate electrode 102 above is formed. α−Si層104とオーミックコンタクト層105上にはその両端を覆うようにしてソース・ドレイン電極106が形成されている。 On alpha-Si layer 104 and the ohmic contact layer 105 is the source-drain electrode 106 so as to cover both ends thereof are formed. ここで、ソース・ドレイン電極106とα−Si層104とが接触する領域をA1とし、領域A1を上面視から見た際の幅に相当する長さを底辺距離B1とする。 Here, a region where the source and drain electrodes 106 and the alpha-Si layer 104 is in contact with the A1, the length corresponding to the width when viewed area A1 from the top view and bottom distance B1. 光源BLからはゲート絶縁膜103、α−Si層104、ソース・ドレイン電極106の順で光が到達するように光が照射される。 From the light source BL gate insulating film 103, alpha-Si layer 104, the light as the light in the order of the source-drain electrode 106 is reached is irradiated.

特許文献1に記載された技術においては、α−Si層104のエッヂ部の断面形状をテーパー角度θ11を有する順テーパー形状にすることにより、上層であるソース・ドレイン電極106のカバレッジを向上させる効果を奏しているが、そのテーパー角度についてはさらに詳細な検討が必要となる。 In the technique described in Patent Document 1, by the cross-sectional shape of the edge portion of the alpha-Si layer 104 into a forward tapered shape having a taper angle [theta] 11, to improve the coverage of the source-drain electrode 106 is the upper effective Although frequently paid, it is necessary to more detailed study about the taper angle.

具体的には、α−Si層エッヂ部の断面形状のテーパー角度θ11が小さくなると、α−Si層とソース・ドレイン電極との接触領域A1の面積と底辺距離B1とが大きくなる。 Specifically, alpha-Si layer taper angle θ11 of the edge portion of the cross-sectional shape when smaller, the area and the bottom distance B1 of the contact area A1 between the alpha-Si layer and the source and drain electrodes increases. 底辺距離B1が大きくなることで、光源BLからの光エネルギーを受ける面積が大きくなり光リーク電流が増大し、さらに接触領域A1の面積が大きいことで、ソース・ドレイン電極とα−Si層との間の接合リーク電流が増大することとなる。 By base distance B1 is increased, from the light source BL area to receive light energy is light leakage current is greatly increased, by further area of ​​the contact region A1 is large, the source-drain electrode and the alpha-Si layer junction leakage current between is to be increased.

一方、逆にテーパー角度θ11を大きくすることで、A1とB1とを小さくする方法があるが、これについてはすでに記載したとおり、上層であるソース・ドレイン層のカバレッジが悪くなるため、ソース・ドレインの断線や高抵抗化という問題が生じることとなる。 On the other hand, by increasing the taper angle θ11 Conversely, there is a method of reducing the A1 and B1, as previously described for this, since the coverage of the source-drain layer is an upper layer becomes worse, the source-drain so that the problem of disconnection or high resistance occurs. 本発明はこのような問題を解消するためのものである。 The present invention is intended to solve such a problem.

本発明においては、基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたオーミックコンタクト層と、前記オーミックコンタクト層上に形成されて対向するソース電極とドレイン電極とを有し、前記ソース電極とドレイン電極の少なくとも一方は、前記半導体層のパターン端部と前記オーミックコンタクト層のパターン端部を覆い、前記半導体膜のパターン端部のテーパー角が前記オーミックコンタクト層のテーパー角よりも大きいことを特徴としている。 In the present invention, a gate electrode formed on a substrate, and the gate electrode covering the gate insulating film, a semiconductor layer formed on the gate insulating layer, an ohmic contact layer formed on said semiconductor layer , and a source electrode and a drain electrode which faces formed on the ohmic contact layer, at least one of the source electrode and the drain electrode, a pattern end portion of the ohmic contact layer and the pattern end portion of said semiconductor layer cover, the taper angle of the pattern end portions of the semiconductor film is characterized by greater than the taper angle of the ohmic contact layer.

半導体層を覆う配線の断線とリーク電流の発生とを抑制し、TFT基板の信頼性と製造歩留りを向上させる。 Suppressing the occurrence of breakage and leakage current of the wiring covering the semiconductor layer, to improve the reliability and production yield of the TFT substrate.

TFTの断面図と、端面の拡大図 And a cross-sectional view of a TFT, enlarged view of an end face 実施の形態1のドライエッチング方法に用いる装置の模式説明図 Schematic illustration of an apparatus used for the dry etching method of the first embodiment 実施の形態1に係るTFTのエッチング工程図 Etching process diagram of a TFT according to a first embodiment 実施の形態2に係るTFTのエッチング工程図 Etching process diagram of a TFT according to the second embodiment 実施の形態2に係るTFTのエッチング工程図 Etching process diagram of a TFT according to the second embodiment 実施の形態3のドライエッチング方法に用いる装置の模式説明図 Schematic illustration of an apparatus used for the dry etching method of the third embodiment 実施の形態4に係るFFSの半導体層の断面図 Sectional view of a FFS semiconductor layer according to the fourth embodiment 従来例に係るTFTの平面配置図 Flat layout view of a TFT according to a conventional example 従来例に係るTFTのα−Si形状 alpha-Si shape of a TFT according to the prior art

実施の形態1. The first embodiment.
<TFTの構造> <Structure of TFT>
図1(a)は本発明に係るTFTの断面図であり、図1(b)は図1(a)の一部を拡大した図である。 1 (a) is a sectional view of a TFT according to the present invention, FIG. 1 (b) is an enlarged view of a portion of FIG. 1 (a). 図1(a)において、基板1上にゲート電極2が形成され、ゲート電極2を覆うようにしてゲート絶縁膜3が形成されている。 1 (a), the gate electrode 2 is formed on a substrate 1, a gate insulating film 3 so as to cover the gate electrode 2 is formed. ゲート絶縁膜3上にα−Si等からなる半導体層4とオーミックコンタクト層5が形成され、その上層にソース・ドレイン電極6が形成されている。 The gate insulating semiconductor layer 4 and the ohmic contact layer 5 made of alpha-Si or the like on the film 3 is formed, the source and drain electrode 6 is formed thereon. なお、ソース電極とドレイン電極との間のオーミックコンタクト層5は除去されている。 Incidentally, the ohmic contact layer 5 between source electrode and the drain electrode is removed.

次に、破線の円で囲んだ箇所について図1(b)を用いて説明する。 Next, it will be explained with reference to FIG. 1 (b) for the portion surrounded by a broken line circle. 図1(b)において、半導体層4のパターン端部がゲート絶縁膜3と接する箇所において、半導体層4はテーパー角θ1のテーパー形状になるように形成されている。 In FIG. 1 (b), in place of the pattern end portion of the semiconductor layer 4 is in contact with the gate insulating film 3, the semiconductor layer 4 is formed so as to taper shape of the taper angle .theta.1. 同様に、オーミックコンタクト層5のパターン端部が下層の半導体層4と接する箇所において、オーミックコンタクト層5はテーパー角θ2のテーパー形状になるように形成されている。 Similarly, in the portion where the pattern end portion of the ohmic contact layer 5 is in contact with the underlying semiconductor layer 4, the ohmic contact layer 5 is formed to be tapered shape of the taper angle .theta.2.

また、ソース・ドレイン電極6と半導体層4とがテーパー形状において面として接触する領域をA2とし、領域A2を上面視から見た際の幅に相当する長さを底辺距離B2とする。 Further, a region in which the source and drain electrode 6 and the semiconductor layer 4 contacts the surface in a tapered shape and A2, a length corresponding to the width when viewed area A2 from the top view and bottom distance B2. 領域A2は言いかえれば、半導体層4のパターンの端部でもある。 In other areas A2 says, is also the end of the pattern of the semiconductor layer 4. 本発明に係るTFTにおいては、テーパー角θ1よりもテーパー角θ2を小さくすることを特徴としている。 In the TFT according to the present invention is characterized by reducing the taper angle θ2 than the taper angle .theta.1. たとえば、テーパー角θ1を65°〜75°にし、テーパー角θ2を30°〜45°の形状にしてもいい。 For example, the taper angle θ1 to 65 ° to 75 °, okay to the taper angle θ2 in the shape of 30 ° to 45 °.

ここで、半導体層4の領域A2におけるテーパー角θ1は、図7で示したテーパー角θ1よりも大きくすることができるが、その分、接触領域A2の面積やドレイン電極6と接触する底辺距離B2を図7に示す形態よりも小さくできる。 Here, taper angle θ1 in the region A2 of the semiconductor layer 4 can be made larger than the taper angle θ1 shown in FIG. 7, the base distance in contact correspondingly, the area and the drain electrode 6 of the contact area A2 B2 the can be made smaller than the embodiment shown in FIG. そのため、ソース・ドレイン電極と半導体層との間の接合リーク電流や、光リーク電流を減らすことができる。 Therefore, and junction leakage current between the source and drain electrode and the semiconductor layer, it is possible to reduce the light leakage current.

一方、このようにテーパー角θ1を大きくするとドレイン電極6の被覆性は悪化するが、θ2の角度をθ1よりも小さくしているため、被覆性の悪化は最小限に抑制される。 On the other hand, in this way the coverage of the drain electrode 6 Larger taper angle .theta.1 is worse, because they reduce the angle of θ2 than .theta.1, deterioration of coatability is minimized. これにより、接合リーク電流や光リーク電流を低減でき、かつ被覆性(カバレッジ)にも問題がなく、断線、高抵抗化の不良発生が抑えられる。 Thus, it is possible to reduce the junction leakage current and light leakage current, and the coverage (coverage) without any problems, disconnection, failure of the high resistance can be suppressed. また、θ2を低くするとドレイン電極6とオーミックコンタクト層5との接合面積が増えるので、ソース・ドレイン電極と半導体層との間の電気的な抵抗を下げることができる。 Further, since the bonding area between the drain electrode 6 and the ohmic contact layer 5 Lowering the θ2 is increased, it is possible to reduce the electrical resistance between the source and drain electrode and the semiconductor layer.

<TFTの製造方法> <Method of manufacturing the TFT>
次に、以上説明したTFTの構造に関する製造方法について説明する。 Next, a method for manufacturing on the structure of the TFT described above. ガラス等の透明絶縁材料からなる基板1上に、Al、Mo、Cr、Cu等の金属薄膜を成膜し、パターニングすることによりゲート電極2を形成する。 On a substrate 1 made of a transparent insulating material such as glass, it is deposited Al, Mo, Cr, a metal thin film of Cu or the like to form a gate electrode 2 by patterning. ゲート電極2上にプラズマCVD等の方法によりSiNやSiO2等のゲート絶縁膜3とα−Si(i)等の半導体層4とα−Siにリン等の元素を添加したα−Si(n)であるオーミックコンタクト層5を成膜した後、半導体層4とオーミックコンタクト層5とをパターニングする。 It was added an element such as phosphorus is formed on the gate electrode 2 in the semiconductor layer 4 and the alpha-Si of the gate insulating film 3, such as SiN or SiO2 α-Si (i) or the like by a method such as plasma CVD α-Si (n) after forming the ohmic contact layer 5 is patterned and the semiconductor layer 4 and the ohmic contact layer 5. 半導体層としてα−Siを用いた場合、パターニングの際にはエッチングを行うが、一般にドライエッチング法が用いられる。 When using the alpha-Si as a semiconductor layer, although the time of patterning etched, typically dry etching method is used. ここで、ドライエッチング法の詳細については、本発明の特徴であるテーパー形状との関連があるので後に詳細に説明する。 The details of the dry etching method will be described later in detail because it is relevant to the tapered shape that is characteristic of the present invention.

次に、オーミックコンタクト層5上にAl、Mo、Cr、Cu等の金属薄膜を成膜し、パターニングすることによりソース・ドレイン電極6を形成する。 Then, it deposited Al, Mo, Cr, a metal thin film of Cu or the like is formed on the ohmic contact layer 5, forming the source and drain electrode 6 by patterning. その後、ソース・ドレイン電極6で被覆されていないオーミクコンタクト層5を除去する。 Then, to remove the O-Miku contact layer 5 which is not covered with the source and drain electrodes 6. このようにして形成されたTFTに適宜、画素電極(図示せず)をドレイン電極6に接続した画素素子をマトリクス状に配置したうえで、電界により光学的な変化を生じる液晶やELのような材料を介して対向基板と接合することにより、液晶表示装置やエレクトロルミネセンス表示装置を形成する。 Thus appropriately TFT formed, after placing the pixel element connected pixel electrode (not shown) to the drain electrode 6 in a matrix, such as a liquid crystal or EL resulting optical changes by an electric field by bonding the counter substrate through the material to form a liquid crystal display device or an electroluminescence display device.

<ドライエッチング方法> <A dry etching method>
本実施の形態に係るTFTの形成において、半導体層とオーミックコンタクト層とのパターニングに用いるドライエッチング法とパターニングのテーパー形状とを関連させながら以下説明する。 In the formation of the TFT according to this embodiment, it will be described below while associating the dry etching and patterning tapered used for patterning the semiconductor layer and the ohmic contact layer.

まず、図2に、エッチングを行う平行平板型反応性イオンエッチング装置の主要部を模式的に示した断面図を示す。 First, FIG. 2 shows a cross-sectional view schematically showing a main part of a parallel plate type reactive ion etching apparatus for etching. 図2において、10はエッチング室、11は上部電極、12は基板ステージとなる下部電極、13はエッチングガスの導入管、14は真空ポンプ、15は高周波電源(13.56MHz)、16はエッチング処理される基板を示す。 2, 10 is the etching chamber, the upper electrode 11, 12 lower electrode serving as a substrate stage, 13 inlet tube of the etching gas, 14 a vacuum pump, 15 a high frequency power source (13.56 MHz), 16 is an etching process It shows the substrate to be.

エッチングの方法について説明する。 The etching method will be described. まず、処理される基板16がエッチング室10内に搬送されて下部電極12上に配置される。 First, a substrate 16 to be processed is placed on the lower electrode 12 is conveyed into the etching chamber 10. ついで、真空ポンプ14により10 −3 Pa以下の圧力に排気されているエッチング室10内にエッチングガスが導入される。 Then, the etching gas is introduced into the etching chamber 10 is evacuated by the vacuum pump 14 to a pressure below 10 -3 Pa. エッチングガスはエッチング室10外に設置したガス供給系(図示せず)より流量調節器(図示せず)を通じ、導入管13を通ってから上部電極11に設けられた多数の微小な穴を介してシャワー状にエッチング室10内に拡散して導入される。 Etching gas through the gas supply system has been installed outside the etching chamber 10 (not shown) flow controller (not shown), through a number of minute holes provided from through the introduction pipe 13 to the upper electrode 11 It is introduced by diffusing into the etching chamber 10 like a shower Te.

その後、高周波電源15によって上部電極11と下部電極12との間に周波数13.56MHzの交流電圧が印加されてプラズマが生じ、基板16上の膜がエッチングされる。 Thereafter, plasma is generated AC voltage having a frequency 13.56MHz is applied between the upper electrode 11 and lower electrode 12 by the high-frequency power source 15, film on the substrate 16 is etched. なお、上部電極11と下部電極12は基板16の温度上昇を防止するために水冷等で冷却が可能な構造となっている。 The upper electrode 11 and the lower electrode 12 has a structure capable cooled by water cooling or the like in order to prevent the temperature rise of the substrate 16.

以上説明したようなドライエッチング装置を用いて、本実施の形態では以下説明するように2段階のエッチングを行った。 Using a dry etching apparatus as described above, in this embodiment was etched in two stages as described below. まず、第1エッチング工程のパラメータについて説明をする。 First, the parameters of the first etching step will be described. ここで用いた混合ガスは、塩素原子とフッ素原子と酸素原子を含むガスである。 Mixed gas used here is a gas containing chlorine atom and a fluorine atom and an oxygen atom. 具体的には、SF :240sccm、HCl:210sccm、O (酸素):65sccmの混合ガスであり、ガス圧力は30Pa、高周波電力が800Wである。 Specifically, SF 6: 240sccm, HCl: 210sccm, O 2 ( oxygen): a mixed gas of 65 sccm, gas pressure 30 Pa, RF power is 800 W.

次に、第2エッチング工程のパラメータについて説明をする。 Next, the parameters of the second etching step will be described. ここで用いた混合ガスは、塩素原子とフッ素原子を含むガスである。 Mixed gas used here is a gas containing chlorine atom and fluorine atom. 具体的には、SF :240sccm、HCl:210sccmの混合ガスであり、ガス圧力は30Pa、高周波電力が800Wである。 Specifically, SF 6: 240sccm, HCl: a mixed gas of 210 sccm, gas pressure 30 Pa, RF power is 800 W.

エッチングは下部電極12の上に基板16を載置し、上記混合ガスの高周波プラズマ中で実施した。 Etching placing the substrate 16 on the lower electrode 12, it was carried out in a high frequency plasma of the mixed gas. また、第1エッチング工程と第2エッチング工程との間にはエッチングガスの供給を停止して、エッチング室10内を真空排気する時間を適宜設けている。 Further, between the first etching step and second etching step by stopping the supply of the etching gas, it is appropriately provided time to evacuate the etching chamber 10.

このような条件でエッチングした場合の半導体層4およびオーミックコンタクト層5のエッチング加工断面を図3(a)、図3(b)に示す。 Etching section 3 of the semiconductor layer 4 and the ohmic contact layer 5 in the case of etching under such conditions (a), illustrated in FIG. 3 (b). 図3(a)は、第1エッチング工程のエッチングを行った後の半導体層とオーミックコンタクト層の断面形状である。 Figure 3 (a) is a cross-sectional shape of the semiconductor layer and the ohmic contact layer after the etching of the first etching step. 図3(b)は、第2エッチング工程のエッチングを行った後の半導体層とオーミックコンタクト層の断面形状である。 Figure 3 (b) is a cross-sectional shape of the semiconductor layer and the ohmic contact layer after the etching of the second etching step.

図3(a)においては、半導体層4の上層のオーミックコンタクト層5がレジスト7をエッチングマスクとしてエッチングされた後の断面を示している。 In FIG. 3 (a), the upper layer of the ohmic contact layer 5 of the semiconductor layer 4 is shows a cross section after etching a resist 7 as an etching mask. 第1エッチング工程で用いるエッチング用の混合ガスにはO が含まれているため、オーミックコンタクト層5をエッチングする間にレジスト7もエッチングされることによりレジスト7の端部が後退し、オーミックコンタクト層5の端部のテーパー角度は比較的低く加工される。 Since the mixed gas for etching used in the first etching step contains O 2, the end portion of the resist 7 is retracted by a resist 7 is also etched during etching the ohmic contact layer 5, the ohmic contact taper angle of the end portion of the layer 5 are processed relatively low.

一方、図3(b)においては、レジスト7をエッチングマスクとして半導体層4をエッチングした状況を示している。 On the other hand, in FIG. 3 (b), shows a state in etching the semiconductor layer 4 a resist 7 as an etching mask. 第2エッチング工程で使用する混合ガスにおけるO の流量や分圧は、第1エッチング工程のそれよりも低いほうが望ましく、O を含まないのがなおよい。 Flow rate and the partial pressure of O 2 in the mixed gas used in the second etching step is lower more desirably than that of the first etching step, is still a good free of O 2. この場合、第2エッチング工程においては、第1エッチング工程に比べ、レジストに対するエッチングレートは低くなる。 In this case, in the second etching step, compared with the first etching step, the etching rate for the resist is lowered. そのため、第2エッチング工程のエッチングにおけるレジストの後退スピードも遅くなり、半導体層4は膜厚方向にエッチングされやすく、その結果、半導体層4の端部は高いテーパー角度で加工される。 Therefore, the resist retraction speed becomes slow in the etching of the second etching step, the semiconductor layer 4 is easily etched in the thickness direction, as a result, the end portion of the semiconductor layer 4 is processed with a high taper angle.

このように製造することにより図1で示したようなTFTが得られ、接合リーク電流や光リーク電流を低減でき、かつ被覆性(カバレッジ)にも問題がなく、断線、高抵抗化の不良発生が抑えられる。 Is TFT as shown in FIG. 1 is obtained by fabricating this way, can reduce the junction leakage current and light leakage current, and coverage (coverage) to be no problem, disconnection, high resistance failure It is suppressed.

実施の形態2. The second embodiment.
実施の形態1では、半導体層のテーパー角度よりもオーミックコンタクト層のテーパー角度を小さくしたが、さらに被覆性を高めたのが実施の形態2である。 In the first embodiment, but has a small taper angle of the ohmic contact layer than the taper angle of the semiconductor layer, is the second embodiment was further enhanced coverage.

実施の形態2に係るTFTの半導体層の断面形状を図4に示す。 The cross-sectional shape of the semiconductor layer of the TFT according to the second embodiment shown in FIG.
図4に示すように、オーミックコンタクト層5の端部Cに丸みを持たせることで、カバレッジが更に向上する。 As shown in FIG. 4, by providing a rounded end C of the ohmic contact layer 5, the coverage can be further improved.

このような形状を実現するために、図3(b)において半導体層4のエッチングが完了した後、アッシング時間を通常より長めに実施する。 To realize such a shape, after the etching of the semiconductor layer 4 has been completed in FIG. 3 (b), the usually longer implemented since the ashing time. かかるアッシングを行った後の断面図を図5に示す。 The cross-sectional view after performing this ashing shown in FIG. 図5において、オーミックコンタクト層5上のレジスト7のパターン端部は後退し、オーミックコンタクト層5が露出している。 5, the pattern end portion of the resist 7 on the ohmic contact layer 5 is retracted, is exposed ohmic contact layer 5. その後、再度、実施の形態1の第2エッチング工程を短時間行うことで、露出したオーミックコンタクト層5がエッチングされ、その結果オーミックコンタクト層5の端部Cが丸みを持つこととなる。 Then, again, by performing a short time a second etching step of the first embodiment, the ohmic contact layer 5 exposed is etched, the end C of the resulting ohmic contact layer 5 is to have a rounded.

実施の形態3. Embodiment 3.
実施の形態1ではドライエチング工程のエッチングモードを特定しなかったが、かかるドライエッチング工程では、反応性イオンエッチング(RIE)とプラズマエッチング(PE)を使い分けて半導体層を目的の形状にエッチングするのが実施の形態3に係るTFTの製造方法である。 Did not identify the etch mode embodiment 1, Doraiechingu step, in such a dry etching process, is to etch the semiconductor layer to a desired shape by selectively reactive ion etching (RIE) plasma etching (PE) it is a manufacturing method of a TFT according to a third embodiment.

RIEはパターンが微細化したいときに、レジスト寸法通りにレジストよりも下層にある材料をエッチングするために用いられるエッチング方法であり、エッチングされた材料の断面形状は矩形に近い形状、つまりパターン端部のテーパー角度はほぼ90°となる。 When RIE is the pattern desired to finer than the resist in the resist to scale an etching method used to etch the material in the lower layer, the cross-sectional shape of the etched material shape close to a rectangular, i.e. the pattern end taper angle is substantially 90 ° of.

一方、PEモードはRIEモードに比べると等方性の影響が大きいエッチング方法である。 On the other hand, PE mode is large etching method effects isotropic than the RIE mode.
この二つのエッチング方法を組み合わせることで、本発明に係るエッチング断面形状を実現することができる。 By combining these two etching methods, it is possible to realize the etching cross-sectional shape according to the present invention.

図6は、実施の形態3で使用するエッチング装置の主要部を模式的に示した断面図であり、平行平板型で上部電極11、下部電極12ともに高周波電源15と接続されているのが特徴である。 Figure 6 is a cross-sectional view schematically showing a main part of an etching apparatus used in the third embodiment, the upper electrode 11 in a parallel plate type, characterized by being connected to the lower electrode 12 both high frequency power supply 15 it is. それ以外の構造や付番については図2と同様であるので説明は省略する。 Description will For other structure and numbering are the same as FIG. 2 will be omitted.

まず第1エッチング工程をRIEモードで行い、図3(a)に示したような形状に加工する。 First performing a first etching process in RIE mode, to process the shape shown in FIG. 3 (a). その後、第2エッチング工程をPEモードで行うことで、図3(b)に示すようにテーパー角度がθ1>θ2となるような半導体層とオーミックコンタクト層の断面形状を形成できる。 Thereafter, the second etching step by performing a PE mode, can be formed the semiconductor layer and the ohmic contact layer of the cross-sectional shape such that the taper angle .theta.1> .theta.2 as shown in FIG. 3 (b). すなわち、このようにエッチングモードをエッチングの途中で変更しても実施の形態1と同様の効果を得ることができる。 That is, it is possible in this way be changed etching mode in the middle of the etching obtain the same effect as in the first embodiment. この製造方法は、RIEモードの異方性エッチングとPEモードの等方性を利用したものである。 This manufacturing method is obtained by utilizing an isotropic anisotropic etching and PE modes RIE mode.

なお、本実施の形態3におけるエッチング条件は、第1エッチング工程ではRIEモードであり、ガス流量:SF :90sccm、HCl:500sccm、He:230sccmでガス圧力が33Pa、RFパワーが960Wである。 The etching conditions in the third embodiment, in the first etching step is RIE mode, gas flow rate: SF 6: 90sccm, HCl: 500sccm, He: Gas pressure 230sccm is 33 Pa, RF power is 960 W. 第2エッチング工程では、PEモードであり、ガス流量がCF :300sccm、O :30sccmでガス圧が10Pa、RFパワーが1800Wである。 In the second etching step, a PE mode, the gas flow rate is CF 4: 300sccm, O 2: 10Pa gas pressure at 30 sccm, RF power is 1800W.

実施の形態4. Embodiment 4.
実施の形態1〜3で説明した半導体層の形状は、バックチャネルエッチ型TFTであれば適用できるものであり、さらにたとえばFFSであっても半透過であっても適用が可能である。 The shape of the semiconductor layer described in Embodiments 1 to 3, which can be applied to any back channel etch type TFT, and it is possible to further example applied even be semitransparent an FFS. FFSの場合で例えば特開2010−191410号公報に記載しているように、半導体層パターン上にソース・ドレイン電極が当該パターンからはみ出さないように形成されている構造であっても、半導体層のテーパー加工部の上層を画素電極が覆うようなFFSであれば、適用することは可能である。 As described in, for example, JP 2010-191410 discloses a case of FFS, have a structure in which source and drain electrode on the semiconductor layer pattern is formed so as not to protrude from the pattern, the semiconductor layer if the upper layer of the tapered portion are FFS to cover the pixel electrodes, it is possible to apply.

このような構造でも半導体層のテーパー加工部やパターン端部から、下地に半導体層が無い領域にまで画素電極が延在して形成されているため、本発明の実施の形態に示す形状を適用することにより、画素電極の断線を防ぐことができる。 From tapered portion and the pattern end portions of the semiconductor layer in such a structure, since the pixel electrode to a region semiconductor layer is not in base is formed to extend, apply the shape shown in the embodiment of the present invention by, it is possible to prevent disconnection of the pixel electrode. すなわち、断線が懸念される対象としてはソース・ドレイン電極には限定されない。 That is, the target disconnection is concerned not limited to source and drain electrodes.

このようにFFSに適用した場合の半導体層の断面図を図6に示す。 It shows a cross-sectional view of such a semiconductor layer when applied to the FFS in FIG. 図6においては、透明導電膜等からなる画素電極8がテーパー角θ1、θ2を有する半導体層4やオーミックコンタクト層5のテーパー部を覆っており、画素電極8の被覆性が改善されていることがわかる。 In Figure 6, the pixel electrode 8 is the taper angle θ1 formed of a transparent conductive film or the like covers the tapered portion of the semiconductor layer 4 and the ohmic contact layer 5 having a .theta.2, the coverage of the pixel electrode 8 is improved It is seen.

また、本願発明においては、θ1とθ2の2種類のテーパー角度を例にとって説明したが、2種類には限らない。 In the present invention has been described with two taper angle of θ1 and θ2 as an example, not limited to two. 3種類以上としてもよい。 It may be three or more. その際においても、上層のテーパー角度を下層のテーパー角度よりも小さくすると本発明の実施の形態と同様の効果が得られる。 Also in this case, the same effect as the embodiment of the present invention when the upper layer of the taper angle smaller than the lower taper angle is obtained.

1 基板、2 ゲート配線、3 ゲート絶縁層、4 半導体層、 1 substrate, 2 a gate wiring, third gate insulating layer, 4 semiconductor layer,
5 オーミックコンタクト層、6 ソース・ドレイン層、7 レジスト、8 画素電極11 上部電極、12 下部電極、13 ガスの導入管、14 真空ポンプ、 5 ohmic contact layer, 6 a source-drain layer, 7 a resist, 8 pixel electrode 11 upper electrode, 12 a lower electrode, 13 inlet tube of the gas, 14 a vacuum pump,
15 高周波電源、16 エッチング処理される基板、 15 high-frequency power source, 16 a substrate to be etched,
A α−Si(i)層とソース・ドレイン電極の接触距離、 Contact distance of A α-Si (i) layer and the source and drain electrodes,
B α−Si(i)層の底辺距離C オーミックコンタクト層の端部、 End of the base distance C ohmic contact layer of the B α-Si (i) layer,
θ1、θ2、θ11 テーパー角度 θ1, θ2, θ11 taper angle

Claims (6)

  1. 基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、 A gate electrode formed on a substrate, a gate insulating film covering the gate electrode,
    前記ゲート絶縁膜上に形成された半導体層と、 A semiconductor layer formed on the gate insulating film,
    前記半導体層上に形成されたオーミックコンタクト層と、 An ohmic contact layer formed on the semiconductor layer,
    前記オーミックコンタクト層上に形成されて対向するソース電極とドレイン電極とを有し、 And a source electrode and a drain electrode which faces formed on the ohmic contact layer,
    前記ソース電極とドレイン電極の少なくとも一方は、前記半導体層のパターン端部と前記オーミックコンタクト層のパターン端部を覆い、 At least one of the source electrode and the drain electrode covers the pattern end portions of the semiconductor layer pattern end portion and the ohmic contact layer,
    前記半導体膜のパターン端部のテーパー角が前記オーミックコンタクト層のテーパー角よりも大きいことを特徴とする薄膜トランジスタ。 TFT taper angle of the pattern end portion of the semiconductor film being greater than the taper angle of the ohmic contact layer.
  2. 前記オーミックコンタクト層のパターン端部が丸みを帯びていることを特徴とする請求項1に記載の薄膜トランジスタ。 The thin film transistor according to claim 1, characterized in that the pattern end portion of the ohmic contact layer is rounded.
  3. 基板上にゲート電極を形成する工程と、 Forming a gate electrode on a substrate,
    前記ゲート電極を覆うようにしてゲート絶縁膜を形成する工程と、 Forming a gate insulating film so as to cover the gate electrode,
    前記ゲート絶縁膜上に半導体層とオーミックコンタクト層とを成膜した後にパターン端部がテーパー形状を有するようにエッチングを行いパターニング形成する工程と、 A step of pattern edge form patterned etched to have a tapered shape after forming the semiconductor layer and the ohmic contact layer on the gate insulating film,
    前記オーミックコンタクト層の上層に導電膜を成膜して、少なくとも前記テーパー形状を覆うようにしてパターニングすることによりソース電極とドレイン電極とを形成する工程と、 And a conductive film on the upper layer of the ohmic contact layer, and forming a source electrode and a drain electrode by patterning so as to cover at least the tapered,
    を備えており、 Equipped with a,
    前記半導体膜と前記オーミックコンタクト層とのパターニングの際のエッチングにおいて、前記半導体膜のパターン端部のテーパー角が前記オーミックコンタクト層のパターン端部のテーパー角よりも大きくなるように加工することを特徴とする薄膜トランジスタの製造方法。 Wherein in the etching in the patterning of the semiconductor film and the ohmic contact layer, characterized in that the taper angle of the pattern end portions of the semiconductor film is processed to be larger than the taper angle of the pattern end portion of the ohmic contact layer a method of manufacturing the thin film transistor to be.
  4. 前記半導体膜と前記オーミックコンタクト層とのパターニングの際のエッチングは2段階で行い、 Etching in patterning of the semiconductor layer and the ohmic contact layer is carried out in two stages,
    第1エッチング工程においては、フッ素原子と塩素原子と酸素ガスを含む混合ガスを用い、 In the first etching step, using a mixed gas containing a fluorine atom and a chlorine atom and an oxygen gas,
    第2エッチング工程においては、酸素ガスを含まずにフッ素原子と塩素原子を含んだガスを用いることを特徴とする請求項3に記載の薄膜トランジスタの製造方法。 In the second etching step, a thin film transistor manufacturing method according to claim 3, characterized by using the included without the oxygen gas fluorine atom and a chlorine atom gas.
  5. 前記半導体膜と前記オーミックコンタクト層とのパターニングの際のエッチングにおいて前記第2エッチング工程の後にアッシングを行った後に、 After ashing after the second etching step in the etching in patterning of the semiconductor layer and the ohmic contact layer,
    再度、前記第2エッチング工程を行うことを特徴とする請求項4に記載の薄膜トランジスタの製造方法。 Again, method of manufacturing a thin film transistor according to claim 4, characterized in that the second etching step.
  6. 前記第1エッチング工程にはRIEモードを用い、前記第2エッチング工程にはPEモードを用いることを特徴とする請求項4に記載の薄膜トランジスタの製造方法。 The use of a RIE mode in the first etching step, the method of manufacturing a thin film transistor according to claim 4, in the second etching step is characterized by using a PE mode.
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