JP2015056471A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】サージ耐量の向上を図ることができる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第１電極及び第２電極を含む。第１半導体領域は第１導電形を有する。第１電極は、第１半導体領域とショットキー接合される。第２半導体領域は第２導電形を有し、第１半導体領域と第１電極との間に設けられる。第３半導体領域は第２導電形を有し、第１半導体領域と第１電極との間に設けられる。第３半導体領域は第１電極とオーミック接合される。第３半導体領域は、第１部分と、第１部分の深さよりも深い第２部分と、を有する。第３半導体領域の第１半導体領域側は、第１部分と第２部分とにより凹凸形状が構成される。第２電極は第１半導体領域の第１電極とは反対側に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
整流機能を有する半導体装置として、ショットキーバリア接合とｐｎ接合とを混在させたＪＢＳ（Junction Barrier Schottky）ダイオードが知られている。ＪＢＳダイオードは、ｎ形半導体領域内に形成された複数のｐ形半導体領域と、ｎ形半導体領域及びｐ形半導体領域に接するショットキーバリアメタルと、を有する。ＪＢＳダイオードは、逆方向バイアス時にｎ形半導体領域とショットキー電極との界面での電界を緩和して、リークを下げる構造である。半導体装置においては、サージ電圧などに対するさらなる耐量の向上を図ることが重要である。
特開２０１２−１７４８７８号公報
本発明の実施形態は、サージ電圧などに対する耐量の向上を図ることができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第１電極及び第２電極を含む。
前記第１半導体領域は、第１導電形を有する。
前記第１電極は、前記第１半導体領域の上に設けられる。
前記第２半導体領域は第２導電形を有し、前記第１半導体領域と前記第１電極との間に設けられる。
前記第３半導体領域は第２導電形を有し、前記第１半導体領域と前記第１電極との間に設けられる。前記第３半導体領域は、第１部分と、第１部分よりも深さの深い第２部分と、を有する。第３半導体領域の第１半導体領域側には、第１部分と第２部分とにより凹凸形状が構成される。
前記第２電極は前記第１半導体領域の前記第１電極とは反対側に設けられる。
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図２は、第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図３は、電界強度分布を例示する図である。 図４（ａ）〜図４（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図５（ａ）〜図５（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図６（ａ）及び図６（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 図７は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図８（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式的平面図である。
以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、＋の数が多いほど不純物濃度が相対的に高く、−の数が多いほど不純物濃度が相対的に低いことを示す。また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図１には、図２に示すＡ−Ａ線の模式的断面図が表される。図２において、アノード電極（第１電極）８１の下側にある構成は、破線で示される。
図１に表したように、本実施形態に係る半導体装置１１０は、ｎ−−形半導体領域（第１半導体領域）１１と、アノード電極（第１電極）８１と、第１ｐ形半導体領域（第２半導体領域）２０と、第２ｐ形半導体領域（第３半導体領域）３０と、カソード電極（第２電極）８２と、を備える。半導体装置１１０は、ＪＢＳダイオード及びアバランシェダイオードを含む。半導体装置１１０は、ｎ−形半導体領域（第４半導体領域）４０、ｐ＋形半導体領域（第５半導体領域）５０及びｐ−形半導体領域（第６半導体領域）６０の少なくともいずれかをさらに備えていてもよい。
ｎ−−形半導体領域１１は、例えばｎ＋形の基板１０の上に設けられる。基板１０には、例えば炭化珪素（ＳｉＣ）基板が用いられる。例えば、基板１０には六方晶のＳｉＣ（例えば、４Ｈ−ＳｉＣ）が含まれる。基板１０は、例えば昇華法によって作製されたＳｉＣのバルク基板である。基板１０には、ｎ形の不純物（例えば、窒素（Ｎ））がドーピングされている。基板１０の不純物の濃度は、例えば１×１０１８ｃｍ−３以上５×１０１８ｃｍ−３以下程度である。
ｎ−−形半導体領域１１は、基板１０の第１面１０ａ上に、例えばエピタキシャル成長によって形成された領域である。ｎ−−形半導体領域１１は、例えばＳｉＣを含む。ｎ−−形半導体領域１１には、ｎ形の不純物（例えば、Ｎ）が含まれる。ｎ−−形半導体領域１１の不純物の濃度は、例えば５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下程度である。ｎ−−形半導体領域１１の不純物の濃度は、基板１０の不純物の濃度よりも低い。本実施形態において、ｎ−−形半導体領域１１の不純物の濃度は、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下程度である。
ｎ−−形半導体領域１１の厚さは、半導体装置１１０の耐圧特性およびその他の特性の設計により決定される。ｎ−−形半導体領域１１の厚さは、例えば、耐圧６００ボルト（Ｖ）の場合、３．５マイクロメートル（μｍ）以上７μｍ程度以下である。
アノード電極８１は、ｎ−−形半導体領域１１とショットキー接合される。アノード電極８１は、ｎ−−形半導体領域１１の基板１０とは反対側に設けられる。本実施形態において、ｎ−−形半導体領域１１とアノード電極８１とを結ぶ方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向及びＸ方向と直交する方向をＹ方向とする。また、Ｚ方向に沿ってｎ−−形半導体領域１１からアノード電極８１へ向かう方向を上（上側）、その反対を下（下側）ということにする。
アノード電極８１は、ｎ−−形半導体領域１１の上に設けられる。アノード電極８１とｎ−−形半導体領域１１とのショットキー接合によって、ショットキーバリアダイオード（ＳＢＤ）が構成される。アノード電極８１には、例えばチタン（Ｔｉ）が用いられる。
第１ｐ形半導体領域２０は、ｎ−−形半導体領域１１とアノード電極８１との間に設けられる。第１ｐ形半導体領域２０は、アノード電極８１と接する。第１ｐ形半導体領域２０は、例えばＳｉＣを含む。
第１ｐ形半導体領域２０には、ｐ形の不純物（例えば、アルミニウム（Ａｌ）やボロン（Ｂ））が含まれる。第１ｐ形半導体領域２０の不純物の濃度は、例えば５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下程度である。本実施形態において、第１ｐ形半導体領域２０の不純物の濃度は、１×１０１８ｃｍ−３程度である。第１ｐ形半導体領域２０の厚さ（Ｚ方向の厚さ）は、例えば０．３μｍ以上１．２μｍ以下程度である。第１ｐ形半導体領域２０とｎ−−形半導体領域１１との境界には、ｐｎ接合が構成される。
図２に表したように、第１ｐ形半導体領域２０は、例えば一方向に延びて設けられる。本実施形態では、第１ｐ形半導体領域２０は、Ｙ方向に延びる。また、第１ｐ形半導体領域２０は、複数設けられていてもよい。複数の第１ｐ形半導体領域２０は、所定の間隔で平行に設けられていてもよい。なお、複数の第１ｐ形半導体領域２０のそれぞれは、島状に設けられていてもよい。
第２ｐ形半導体領域３０は、ｎ−−形半導体領域１１とアノード電極８１との間に設けられる。第２ｐ形半導体領域３０は、アノード電極８１とオーミック接合される。第２ｐ形半導体領域３０は、例えばＳｉＣを含む。
第２ｐ形半導体領域３０には、ｐ形の不純物（例えば、ＡｌやＢ）が含まれる。第２ｐ形半導体領域３０の不純物の濃度は、例えば５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下程度である。第２ｐ形半導体領域３０の不純物の濃度は、第１ｐ形半導体領域２０の不純物の濃度と実質的に同じでもよい。本実施形態において「実質的に同じ」は、同じ場合及び製造上の誤差を含む場合を意味する。
第２ｐ形半導体領域３０は、第１部分３０１と、第２部分３０２と、を有する。第１部分３０１は、深さ（第１の深さ）Ｄ１を有する。深さＤ１は、ｎ−−形半導体領域１１とアノード電極８１との境界からｎ−−形半導体領域１１側に向かうＺ方向の長さである。
第２部分３０２は、第１部分３０１と隣接する。第２部分３０２は、深さ（第２の深さ）Ｄ２を有する。深さＤ２は、ｎ−−形半導体領域１１とアノード電極８１との境界からｎ−−形半導体領域１１側に向かうＺ方向の長さである。深さＤ２は、深さＤ１よりも浅い。
第１部分３０１及び第２部分３０２によって、第２ｐ形半導体領域３０のｎ−−形半導体領域１１側の界面に凸形状と凹形状とが設けられる。半導体装置１１０では、複数の第１部分３０１と、複数の第２部分３０２とが設けられる。各第１部分３０１と、各第２部分３０２とは、Ｚ方向と直交する方向に交互に設けられる。これにより、第２ｐ形半導体領域３０のｎ−−形半導体領域１１側の界面には、複数の凸形状と、複数の凹形状とが設けられる。
図１に表した例では、複数の第１部分３０１と複数の第２部分３０２とがＸ方向に交互に配置されているが、Ｙ方向に交互に配置されていてもよい。また、複数の第１部分３０１と複数の第２部分３０２とは、Ｘ方向及びＹ方向のそれぞれに交互に配置されていてもよい。
第１の深さＤ１は、例えば０．３μｍ以上１．２μｍ以下程度である。第２の深さＤ２は、第１の深さＤ１の、例えば１０％以上９０％以下程度である。第２の深さＤ２は、例えば５０ナノメートル（ｎｍ）以上１０００ｎｍ以下程度である。第１の深さＤ１は、第１ｐ形半導体領域２０の深さと実質的に同じでもよい。
第２ｐ形半導体領域３０、ｎ−−形半導体領域１１及び基板１０によって、アバランシェダイオードが構成される。図２に表したように、第２ｐ形半導体領域３０は、Ｚ方向にみて、複数の第１ｐ形半導体領域２０の周りを囲むように設けられてもよい。第２ｐ形半導体領域３０は、Ｚ方向にみて、複数の第１ｐ形半導体領域２０の隣りに設けられていてもよい。
ｎ−形半導体領域４０は、ｎ−−形半導体領域１１と第２ｐ形半導体領域３０との間に設けられる。ｎ−形半導体領域４０は、第２ｐ形半導体領域３０と接する。すなわち、ｎ−形半導体領域４０は、第２ｐ形半導体領域３０のｎ−−形半導体領域１１側に設けられた凸形状及び凹形状を有する界面と接する。ｎ−形半導体領域４０は、例えばＳｉＣを含む。
ｎ−形半導体領域４０には、ｎ形の不純物（例えば、Ｎ）が含まれる。ｎ−形半導体領域４０の不純物の濃度は、例えば１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ｎ−形半導体領域４０の不純物の濃度は、ｎ−−形半導体領域１１の不純物の濃度よりも高い。本実施形態において、ｎ−形半導体領域４０の不純物の濃度は、２×１０１７ｃｍ−３程度である。
ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０とアノード電極８１との間に設けられる。ｐ＋形半導体領域５０は、例えば、第２ｐ形半導体領域３０の第１部分３０１とアノード電極８１との間に設けられる。ｐ＋形半導体領域５０は、アノード電極８１と接する。ｐ＋形半導体領域５０は、例えばＳｉＣを含む。
ｐ＋形半導体領域５０には、ｐ形の不純物（例えば、ＡｌやＢ）が含まれる。ｐ＋形半導体領域５０の不純物の濃度は、例えば２×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下程度である。ｐ＋形半導体領域５０の不純物の濃度は、第２ｐ形半導体領域３０の不純物の濃度よりも高い。ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０とアノード電極８１とを確実にオーミック接合させるために設けられる。本実施形態において、ｐ＋形半導体領域５０の不純物の濃度は、１×１０２０ｃｍ−３程度である。
複数の第１部分３０１が設けられている場合、ｐ＋形半導体領域５０は、複数の第１部分３０１のそれぞれとアノード電極８１との間に設けられていてもよい。ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０の内側（内部）に設けられていることが望ましい。すなわち、ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０によって囲まれていること、つまり、ｐ＋形半導体領域５０は、ｎ−−形半導体領域１１と接しないことが望ましい。これにより、リーク電流が抑制される。
ｐ＋形半導体領域５０とアノード電極８１との間には、オーミック接合を確実に行うためのオーミック電極（第３電極）８１ａが設けられていてもよい。オーミック電極８１ａの比抵抗は、アノード電極８１の比抵抗よりも低い。オーミック電極８１ａには、例えばニッケル（Ｎｉ）やニッケルシリサイドが用いられる。
カソード電極８２は、ｎ−−形半導体領域１１のアノード電極８１とは反対側に設けられる。本実施形態では、カソード電極８２は、基板１０の第２面１０ｂと接する。第２面１０ｂは、基板１０の第１面１０ａとは反対側の面である。カソード電極８２は、基板１０とオーミック接合される。カソード電極８２には、例えばＮｉが用いられる。
ｐ−形半導体領域６０は、第２ｐ形半導体領域３０に隣接して設けられる。ｐ−形半導体領域６０は、第２ｐ形半導体領域３０の端部３０ｅを囲むように設けられていてもよい。ｐ−形半導体領域６０は、ｐ形の不純物（例えば、ＡｌやＢ）を含む。ｐ−形半導体領域６０の不純物の濃度は、例えば１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ｐ−形半導体領域６０の不純物の濃度は、第２ｐ形半導体領域３０の不純物の濃度よりも低い。ｐ−形半導体領域６０は、半導体装置１１０の終端領域である。本実施形態において、ｐ−形半導体領域６０の不純物の濃度は、５×１０１７ｃｍ−３程度である。
半導体装置１１０において、Ｚ方向にみて、第２ｐ形半導体領域３０の端部３０ｅは、アノード電極８１の外周端８１ｅとｐ−形半導体領域６０との間に設けられる。すなわち、第２ｐ形半導体領域３０は、Ｚ方向にみて、アノード電極８１の内側から外側まで設けられる。
このような半導体装置１１０は、アノード電極８１、カソード電極８２、ｎ−−形半導体領域１１及び第１ｐ形半導体領域２０によって構成されるＪＢＳダイオードと、アノード電極８１、カソード電極８２、ｎ−−形半導体領域１１及び第２ｐ形半導体領域３０によって構成されるアバランシェダイオードと、を含む。アバランシェダイオードは、ＪＢＳダイオードと並列接続される。
次に、半導体装置１１０の動作について説明する。
半導体装置１１０のカソード電極８２に対してアノード電極８１が正になるよう(順方向)電圧を印加すると、アノード電極８１からショットキー障壁を越えた電子がｎ−−形半導体領域１１及び基板１０を介してカソード電極８２に流れる。さらに、所定の電圧（例えば、３Ｖ）を超えると、第２ｐ形半導体領域３０とｎ−−形半導体領域１１との界面に存在するｐｎ接合面を介してビルトインポテンシャルを超えた電子及びホールが流れる。
一方、カソード電極８２に対してアノード電極８１が負になるよう(逆方向)電圧を印加すると、電子はアノード電極８１とｎ−−形半導体領域１１との間のショットキー障壁を容易に超えることができず、電流の流れは抑制される。また、ｐｎ接合面の主にｎ−−形半導体領域１１側に空乏層が広がり、半導体装置１１０に電流はほとんど流れない。また、逆方向電圧が印加された際、第１ｐ形半導体領域２０によってアノード電極８１とｎ−−形半導体領域１１との界面での電界が緩和される。これにより、耐圧が向上する。
半導体装置１１０では、ＳＢＤによる低オン電圧と、ＰＮダイオードによる低オン抵抗との両立が達成される。
ここで、半導体装置１１０にアノード電極８１が負になるようなサージ電圧が印加された場合、第２ｐ形半導体領域３０の端部３０ｅに電界が集中しやすい。半導体装置１１０では、第２ｐ形半導体領域３０の第１部分３０１及び第２部分３０２の深さの相違によって、第２ｐ形半導体領域３０のｎ−−形半導体領域１１側の界面に凸形状及び凹形状が構成される。
この第２ｐ形半導体領域３０の形状の効果によって、凸形状及び凹形状が設けられていない場合に比べてｐｎ接合部分（第２ｐ形半導体領域３０とｎ−−形半導体領域１１との境界部分）での耐圧が低くなる。その結果、サージ電圧が印加された場合、第２ｐ形半導体領域３０のｎ−−形半導体領域１１側の界面でブレークダウンが発生しやすくなる。半導体装置１１０では、終端領域でのブレークダウンの集中を抑制し、終端領域での素子破壊を防止する。
第２ｐ形半導体領域３０でのブレークダウン電圧は、終端領域でのブレークダウン電圧よりも低くすることが望ましい。これにより、終端領域よりも早く第２ｐ形半導体領域３０の部分でブレークダウンが発生する。その結果、半導体装置１１０では、ブレークダウンによる終端領域での素子破壊が防止される。
また、半導体装置１１０では、第２ｐ形半導体領域３０において、第１部分３０１よりも浅く設けられた第２部分３０２によってリーク電流が抑制される。第２部分３０２を設けることにより、ショットキー界面にかかる電界を緩和することができ、高電圧のリークが抑制される。ここで、ショットキー部分はＪＢＳ構造で電界緩和を行っている。このため第２部分３０２を設けないと、第２ｐ形半導体領域３０の寸法もＪＢＳ寸法から逸脱できない。また、第２ｐ形半導体領域３０にはＮが注入されるため、ショットキー界面にかかる電界が増大する。第２部分３０２を設けることで、ＪＢＳ寸法と独立に第２ｐ形半導体領域３０の凹凸の周期を設定することができ、ショットキーリークとのトレードオフとは独立に第２ｐ形半導体領域３０のＮの注入濃度を最適な値に設定することができる。
図３は、電界強度分布を例示する図である。
図３の横軸はＸ方向の位置を表し、縦軸はＺ方向の位置を表している。図３には、第２ｐ形半導体領域３０の第１部分３０１での電界強度分布が表される。電界強度分布は、電界強度Ｅ１〜Ｅ７のそれぞれの等電界線によって表される。電界強度の値は、電界強度Ｅ１〜Ｅ７の順に小さくなる。
図３に表したように、第１部分３０１の特に隅部において電界強度が高いことが分かる。したがって、第２ｐ形半導体領域３０として第１部分３０１と第２部分３０２とを設けることで、第２ｐ形半導体領域３０の形状の効果による電界集中を発生させて、耐圧の低下を図る。なお、複数の第１部分３０１及び複数の第２部分３０２を設けることで、凹凸形状による電界集中の効果が高まる。
このように、半導体装置１１０では、第１部分３０１及び第２部分３０２を有する第２ｐ形半導体領域３０を設けることで、第２ｐ形半導体領域３０でブレークダウンを起こしやすくして、終端領域に集中したブレークダウンを抑制する。その結果、終端領域での素子破壊が防止される。すなわち、半導体装置１１０では、サージ電圧などに対する耐量が向上する。
次に、半導体装置１１０の製造方法について説明する。
図４（ａ）〜図６（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図４（ａ）に表したように、基板１０の第１面１０ａ上に、ｎ−−形半導体領域１１を形成する。基板１０には、例えば、ＳｉＣのバルク基板が用いられる。基板１０には、ｎ形の不純物（例えば、窒素（Ｎ））がドーピングされている。基板１０の不純物の濃度は、例えば１×１０１８ｃｍ−３以上５×１０１８ｃｍ−３以下程度である。
ｎ−−形半導体領域１１は、基板１０の第１面１０ａ上にエピタキシャル成長によって形成される。ｎ−−形半導体領域１１は、例えばＳｉＣを含む。ｎ−−形半導体領域１１には、ｎ形の不純物（例えば、Ｎ）が含まれる。ｎ−−形半導体領域１１の不純物の濃度は、例えば５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下程度である。ｎ−−形半導体領域１１の不純物の濃度は、基板１０の不純物の濃度よりも低い。
次に、図４（ｂ）に表したように、ｎ−−形半導体領域１１の上にマスクＭ１を形成し、開口ｈ１を設ける。開口ｈ１の位置は、ｐ−形半導体領域６０を形成する位置の上側である。そして、マスクＭ１の開口ｈ１を介してＡｌ等のｐ形不純物のイオンを注入する。
これにより、開口ｈ１の下のｎ−−形半導体領域１１にｐ形不純物によるイオン注入領域６０Ｐが形成される。その後、マスクＭ１を除去する。
次に、図４（ｃ）に表したように、ｎ−−形半導体領域１１の上にマスクＭ２を形成し、開口ｈ２１及びｈ２２を設ける。開口ｈ２１の位置は、第１ｐ形半導体領域２０を形成する位置の上側である。開口ｈ２２の位置は、第２ｐ形半導体領域３０の第１部分３０１を形成する位置の上側である。
なお、開口ｈ２１の形状、大きさ及びピッチによって、ＪＢＳダイオードの第１ｐ形半導体領域２０の形状、大きさ及びピッチが決定される。また、開口ｈ２２の形状、大きさ及びピッチによって、アバランシェダイオードの第２ｐ形半導体領域３０の第１部分３０１の形状、大きさ及びピッチが決定される。
そして、マスクＭ２の開口ｈ２１及びｈ２２を介してＡｌ等のｐ形不純物イオンを注入する。これにより、開口ｈ２１の下のｎ−−形半導体領域１１にｐ形不純物によるイオン注入領域２０Ｐが形成される。また、開口ｈ２２の下のｎ−−形半導体領域１１にｐ形不純物によるイオン注入領域３０１Ｐが形成される。その後、マスクＭ２を除去する。
次に、図５（ａ）に表したように、ｎ−−形半導体領域１１の上にマスクＭ３を形成し、開口ｈ３を設ける。開口ｈ３の位置は、イオン注入領域３０１Ｐの上側である。そして、マスクＭ３の開口ｈ３を介して、Ａｌ等のｐ形不純物のイオンを注入する。これにより、開口ｈ３の下のイオン注入領域３０１Ｐの表面側にｐ形不純物によるイオン注入領域５０Ｐが形成される。その後、マスクＭ３を除去する。
次に、図５（ｂ）に表したように、ｎ−−形半導体領域１１の上にマスクＭ４を形成し、開口ｈ４を設ける。開口ｈ４の範囲は、Ｚ方向にみて第２ｐ形半導体領域３０よりも内側の範囲である。そして、マスクＭ４の開口ｈ４を介して、Ｎ等のｎ形不純物のイオンを注入する。これにより、開口ｈ４の下のｎ−−形半導体領域１１及びイオン注入領域３０１Ｐの下側にｎ形不純物によるイオン注入領域４０Ｎが形成される。
次に、図５（ｃ）に表したように、先のイオン注入で用いたマスクＭ４を用いて、Ａｌ等のｐ形不純物イオンを注入する。これにより、開口ｈ４の下にｐ形不純物によるイオン注入領域３０２Ｐが形成される。この際、イオン注入の条件によって、イオン注入領域３０１Ｐの深さよりも浅い位置にイオン注入領域３０２Ｐが形成される。その後、マスクＭ４を除去する。
次に、熱拡散を行う。これにより、イオン注入領域２０Ｐ、３０１Ｐ、３０２Ｐ、４０Ｐ、５０Ｐ及び６０Ｐのイオンが活性化され、図６（ａ）に表したように、第１ｐ形半導体領域２０、第２ｐ形半導体領域３０（第１部分３０１及び第２部分３０２）、ｎ−形半導体領域４０、ｐ＋形半導体領域５０及びｐ−形半導体領域６０が形成される。第２ｐ形半導体領域３０のｎ−−形半導体領域１１側には、第１部分３０１と第２部分３０２とにより凹凸形状が構成される。
次に、図６（ｂ）に表したように、アノード電極８１及びカソード電極８２を形成する。アノード電極８１は、ｎ−−形半導体領域１１、第１ｐ形半導体領域２０、第２ｐ形半導体領域３０及びｐ＋形半導体領域５０の上に形成される。なお、ｐ＋形半導体領域５０の上にオーミック電極８１ａを形成した後、アノード電極８１を形成してもよい。アノード電極８１には、例えばＮｉが用いられる。
カソード電極８２は、基板１０の第２面１０ｂに接するように形成される。カソード電極８２には、例えばＮｉが用いられる。これにより、半導体装置１１０が完成する。
このような半導体装置１１０の製造方法では、図４（ｃ）に表したマスクＭ２を用いて第１ｐ形半導体領域２０のイオン注入領域２０Ｐ及び第２ｐ形半導体領域３０の第１部分３０１のイオン注入領域３０１Ｐが形成される。また、図５（ｂ）に表したマスクＭ４を用いてｎ−形半導体領域４０のイオン注入領域４０Ｐ及び第２ｐ形半導体領域３０の第２部分３０２のイオン注入領域３０２Ｐが形成される。すなわち、複数のイオン注入領域が１つのマスクを用いて形成されるため、マスクを形成するためのフォトリソグラフィ工程の簡素化が図られる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図７は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図７には、第２の実施形態に係る半導体装置１２０が表される。
図７に表した半導体装置１２０においては、ｐ＋形半導体領域５０の大きさが、第１の実施形態に係る半導体装置１１０のｐ＋形半導体領域５０の大きさよりも大きい。半導体装置１２０において、第１部分３０１は深さＤ１１を有し、第２部分３０２は深さＤ２１を有する。深さＤ１１は、半導体装置１１０の第１部分３０１の深さＤ１よりも深く、深さＤ２１は、半導体装置１１０の第２部分３０２の深さＤ２よりも深い。これら以外の構成は、第１の実施形態に係る半導体装置１１０と同様である。
深さＤ２１は、深さＤ１１よりも浅い。ｐ＋形半導体領域５０は、第１部分３０１及び第２部分３０２と、アノード電極８１との間に設けられる。ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０の内側であって、第１部分３０１及び第２部分３０２に跨がって設けられる。ｐ＋形半導体領域５０の深さは、第２部分３０２の深さＤ２１よりも浅い。
このような半導体装置１２０では、半導体装置１１０と同様に、第１部分３０１及び第２部分３０２を有する第２ｐ形半導体領域３０を設けることで、終端領域に集中したブレークダウンが抑制される。さらに、広いｐ＋形半導体領域５０によってアノード電極８１と、第２ｐ形半導体領域３０との良好なオーミック接触が得られる。
第２の実施形態に係る半導体装置１２０では、サージ電圧などに対する耐量が向上する。
次に、半導体装置１１０及び１２０のレイアウトについて説明する。
図２に表した例では、第２ｐ形半導体領域３０は、Ｚ方向にみて、複数の第１ｐ形半導体領域２０の周りを囲むように設けられている。すなわち、図２に表した例では、ＪＢＳダイオードの領域の周りを囲むようにアバランシェダイオードの領域が設けられる。半導体装置のレイアウトは、これ以外であってもよい。
図８（ａ）及び図８（ｂ）は、半導体装置のレイアウトを例示する模式的平面図である。
図８（ａ）及び図８（ｂ）には、ＪＢＳダイオードとアバランシェダイオードとのＺ方向にみたレイアウトの例が表される。説明の便宜上、図８（ａ）及び図８（ｂ）では、矩形の基板１０におけるＪＢＳダイオードの領域をＳ１、アバランシェダイオードの領域をＳ２として模式的に表している。なお、領域Ｓ１及びＳ２を総称して領域Ｓと言うことにする。ＪＢＳダイオードの領域Ｓ１には、図中破線で示される第１ｐ形半導体領域２０が含まれる。アバランシェダイオードの領域Ｓ２には、図中破線で示される第２ｐ形半導体領域３０の第１部分３０１及び第２部分３０２が含まれる。
図８（ａ）に表した例では、複数の領域Ｓが一方向に配置されている。図８（ａ）に表した例では、４つの領域ＳがＸ方向に並ぶ。４つの領域Ｓは、２つのＪＢＳダイオードの領域Ｓ１と、２つのアバランシェダイオードの領域Ｓ２とを含む。２つのＪＢＳダイオードの領域Ｓ１及び２つのアバランシェダイオードの領域Ｓ２は、Ｘ方向に交互に配置されている。領域Ｓの数は４つに限定されない。また、交互に配置される方向も、Ｘ方向に限定されない。
図８（ｂ）に表した例では、複数の領域Ｓが、Ｘ方向及びＹ方向のそれぞれに配置されている。図８（ｂ）に表した例では、８つの領域Ｓが配置される。８つの領域Ｓのうち４つの領域ＳがＸ方向に並び、２つの領域ＳがＹ方向に並ぶ。Ｘ方向に並ぶ４つの領域Ｓは、２つのＪＢＳダイオードの領域Ｓ１と、２つのアバランシェダイオードの領域Ｓ２とを含む。２つのＪＢＳダイオードの領域Ｓ１及び２つのアバランシェダイオードの領域Ｓ２は、Ｘ方向に交互に配置されている。また、Ｙ方向に並ぶ２つの領域Ｓは、１つのＪＢＳダイオードの領域Ｓ１と、１つのアバランシェダイオードの領域Ｓ２とを含む。
図８（ａ）及び図８（ｂ）に表した領域Ｓのレイアウトは例示であり、これら以外のレイアウトであってもよい。
以上説明したように、実施形態に係る半導体装置によれば、サージ電圧などに対する耐量の向上を図ることができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。また、各半導体領域がＳｉＣを含む場合を例としたが、ＳｉＣ以外の半導体（例えば、Ｓｉ、ＧａＮ）であっても適用可能である。
また、前述の各実施の形態および各変形例においては、ｐ−形半導体領域６０である終端構造としては、リサーフ構造、ガードリング構造及びフィールドプレート構造など様々な構造が適用可能である。
また、前述の各実施の形態および各変形例においては、第２ｐ形半導体領域３０の構造をＪＢＳダイオードに適用する例を説明したが、本発明はこれに限定されず、第２ｐ形半導体領域３０の構造を、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子に適用してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１０ａ…第１面、１０ｂ…第２面、１１…ｎ−−形半導体領域、２０…第１ｐ形半導体領域、３０…第２ｐ形半導体領域、４０…ｎ−形半導体領域、５０…ｐ＋形形半導体領域、６０…ｐ−形半導体領域、８１…アノード電極、８１ａ…オーミック電極、８２…カソード電極、１１０，１２０…半導体装置、３０１…第１部分、３０２…第２部分

Claims (16)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第１電極と、
    前記第１半導体領域と前記第１電極との間に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域と前記第１電極との間に設けられ前記第２半導体領域の不純物濃度と実質的に等しい不純物濃度を有し、第１部分と、前記第１部分よりも深さの深い第２部分と、により前記第１半導体領域側に凹凸形状が構成された第３半導体領域と、
    前記第１半導体領域の前記第１電極とは反対側に設けられた第２電極と、
    を備えた半導体装置。
  2. 前記第１半導体領域と前記第３半導体領域との間に設けられ前記第１半導体領域の不純物の濃度よりも高い不純物の濃度を有する第１導電形の第４半導体領域をさらに備えた請求項１記載の半導体装置。
  3. 前記第４半導体領域は、ＳｉＣを含む請求項２記載の半導体装置。
  4. 前記第３半導体領域と前記第１電極との間に設けられ前記第３半導体領域の不純物の濃度よりも高い不純物の濃度を有する第２導電形の第５半導体領域をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第５半導体領域と前記第１電極との間に設けられ、前記第１電極の比抵抗よりも低い比抵抗を有する第３電極をさらに備えた請求項４記載の半導体装置。
  6. 前記第１電極はＴｉを含み、
    前記第３電極はＮｉを含む請求項５記載の半導体装置。
  7. 前記第５半導体領域は、ＳｉＣを含む請求項４〜６のいずれか１つに記載の半導体装置。
  8. 前記第１半導体領域と前記第１電極とを結ぶ方向にみて、前記第１電極の外周端は前記第５半導体領域の端部と前記第３半導体領域の端部との間に設けられた請求項４〜７のいずれか１つに記載の半導体装置。
  9. 前記第３半導体領域と隣接して設けられ前記第３半導体領域の不純物の濃度よりも低い不純物の濃度を有する第２導電形の第６半導体領域をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第６半導体領域は、ＳｉＣを含む請求項９記載の半導体装置。
  11. 前記第１半導体領域、前記第２半導体領域、前記第３半導体領域は、ＳｉＣを含む請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記第２半導体領域の不純物濃度は、５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下であり、
    前記第３半導体領域の不純物濃度は、５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である請求項１〜１１のいずれか１つに記載の半導体装置。
  13. 基板の第１面上に第１導電形の第１半導体領域を形成する工程と、
    前記第１半導体領域に第２導電形の不純物を注入して第２導電形の第２半導体領域と、第２導電形の第３半導体領域の第１部分と、を形成する工程と、
    前記第１半導体領域に第２導電形の不純物を注入して前記第３半導体領域のうち前記第１部分よりも深さの深い第２部分を形成することにより、前記第３半導体領域の前記第１半導体領域側に凹凸形状を設ける工程と、
    前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域と接する第１電極を形成する工程と、
    前記基板の前記第１面とは反対側の第２面に接する第２電極を形成する工程と、
    を備えた半導体装置の製造方法。
  14. 前記凹凸形状を設ける工程と、前記第１電極を形成する工程と、の間に、前記第１半導体領域に第１導電形の不純物を注入して前記第３半導体領域と接し前記第１半導体領域の不純物の濃度よりも高い不純物の濃度を有する第１導電形の第４半導体領域を形成する工程をさらに備えた請求項１３記載の半導体装置の製造方法。
  15. 前記凹凸形状を設ける工程と、前記第１電極を形成する工程と、の間に、前記第３半導体領域に第２導電形の不純物を注入して前記第３半導体領域の不純物の濃度よりも高い不純物の濃度を有する第２導電形の第５半導体領域を形成する工程をさらに備えた請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記第１半導体領域を形成する工程と、前記第２半導体領域を形成する工程と、の間に、前記第１半導体領域に第２導電形の不純物を注入して第２導電形の第６半導体領域を形成する工程をさらに備えた請求項１３〜１５のいずれか１つに記載の半導体装置の製造方法。
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