JP2015035637A - Solid state image pickup device and camera - Google Patents

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真浩 樋口
生熊 誠
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Abstract

PROBLEM TO BE SOLVED: To provide a solid state image pickup device capable of reducing relative difference between random noises and horizontal line noises while taking a moving image.SOLUTION: The solid state image pickup device includes: a pixel array part 2 where plural unit pixels 3 including a photoelectric conversion element are two-dimensionally disposed in a matrix; column signal lines H1-Hn for reading signals from unit pixel of a pixel array part on each row; a switch SW1 that short-circuits between predetermined column signal lines (for example, H1 and H3); a reference signal generation circuit 7 that generates a reference signal R1 and a reference signal R2 based on a clock signal CLK2; a first comparator 4 that compares a signal output from the column signal line H1 and a reference signal R1; and a second comparator 4 that compares a signal output from the column signal line H3 and a reference signal R2. Voltage change amount per unit time of the reference signals R1 and R2 during comparison operation are substantially identical to each other. The second comparator 4 starts the comparison when a predetermined time has elapsed after the first comparator 4 has started a comparison.

Description

本発明はCMOSイメージセンサに代表される固体撮像装置に適用可能なアナログデジタル変換回路(以下ADCと表記)、特にシングルスロープ型(あるいは、積分型、カウンタ型とも呼ばれる)ADCを搭載した撮像装置に関するものである。   The present invention relates to an analog-to-digital conversion circuit (hereinafter referred to as ADC) that can be applied to a solid-state imaging device represented by a CMOS image sensor, and more particularly to an imaging device equipped with a single slope type (or integration type or counter type) ADC. Is.

近年、デジタルカメラシステムにおいては、光電変換素子のセルサイズ縮小が行われ固体撮像装置の画素数の増加が一段と進み、1000万画素以上の高解像度の固体撮像装置が市場で主に使用されている。高画素の固体撮像装置からの読み出し方式としては、画素配列の各列にADCを内蔵し、水平走査期間内に画素配列一行分の画素出力信号のAD変換を一度に処理する列並列AD変換方式の固体撮像装置が一般的に利用されている。この列並列ADCの回路方式としては、画素ピッチで決まる各列の面積的制約により、比較的回路規模が小さいシングルスロープ型ADCが一般的によく用いられている。最近では、デジタルスチルカメラでは高速連写機能や動画撮影機能が付加価値の高い機能として普及しているが、これは列並列AD変換方式の固体撮像装置による恩恵のひとつである。   In recent years, in the digital camera system, the cell size of the photoelectric conversion element has been reduced, and the number of pixels of the solid-state imaging device has further increased, and high-resolution solid-state imaging devices having 10 million pixels or more are mainly used in the market. . As a readout method from a high-pixel solid-state imaging device, a column parallel AD conversion method in which an ADC is incorporated in each column of a pixel array and AD conversion of pixel output signals for one row of the pixel array is processed at a time within a horizontal scanning period. The solid-state imaging device is generally used. As a circuit system of this column parallel ADC, a single slope type ADC having a relatively small circuit scale is generally often used due to the area limitation of each column determined by the pixel pitch. Recently, in a digital still camera, a high-speed continuous shooting function and a moving image shooting function are widely used as high-value-added functions, which is one of the benefits of a column-parallel AD conversion type solid-state imaging device.

しかし、列並列AD変換方式の固体撮像装置では、参照信号のノイズに起因するランダムな横線ノイズが発生してしまう。その一つの策として、特許文献1では、画素信号のリセットレベルと信号レベルについてそれぞれAD変換回数に応じて分解能を落としたAD変換を複数回行い、各回の参照電圧には本来の分解能相当のオフセットをつけて、それぞれのAD変換結果をデジタル演算することによって、AD変換の高速化、高精度化に加えてランダムノイズ抑制を可能にしている。   However, in the column-parallel AD conversion type solid-state imaging device, random horizontal noise due to noise of the reference signal is generated. As one of the measures, in Patent Document 1, AD conversion is performed a plurality of times with the resolution reduced according to the number of AD conversions for the reset level and the signal level of the pixel signal, and the offset corresponding to the original resolution is included in each reference voltage. In addition to the digital calculation of each AD conversion result, it is possible to suppress random noise in addition to increasing the speed and accuracy of AD conversion.

特開2009−296423号公報JP 2009-296423 A

ところで動画においては、1秒間に出画する枚数(フレームレート)や1枚あたりの画素数を多くするほど、動きの滑らかな精細な高速動画撮影が可能になるが、高画素の固体撮像装置においては例えば静止画撮像時の全画素のデータを高フレームレートで処理することは、後段の画像処理LSIの処理スピードの限界から現状では実現できていない。   By the way, in the case of moving images, as the number of images (frame rate) output per second and the number of pixels per image are increased, fine high-speed moving image shooting with smooth movement becomes possible. For example, processing of all pixel data at the time of capturing a still image at a high frame rate cannot be realized at present due to the limitation of the processing speed of the subsequent image processing LSI.

そこで、縦横に隣接した同色複数画素の読み出し信号の混合を行うことで、1フレームあたりのデータ量を軽くし高速動画撮影を実現する手段が一般的にとられている。複数画素混合を行う場合、例えば水平2画素、垂直2画素の4画素混合の場合、ランダムノイズについては正規分布に従って理論的に1/√4に削減される。   In view of this, generally, a means for reducing the amount of data per frame and realizing high-speed moving image shooting by mixing read signals of a plurality of pixels of the same color adjacent vertically and horizontally is used. When mixing a plurality of pixels, for example, in the case of a four-pixel mixture of two horizontal pixels and two vertical pixels, the random noise is theoretically reduced to 1 / √4 according to a normal distribution.

しかし、実際の画像ノイズとしては、ランダムな横線ノイズが発生してしまう。これは、列並列ADC方式が、行単位の画素読み出し信号を同時に共通の参照信号と比較する動作を行うために、1ライン前のAD変換時の参照信号に乗っているノイズとの差分が垂直方向で平均化されないことによると考えられる。   However, random horizontal line noise is generated as actual image noise. This is because the column parallel ADC system performs an operation of simultaneously comparing pixel readout signals in units of rows with a common reference signal, so that the difference from the noise on the reference signal at the time of AD conversion one line before is vertical. This is thought to be due to not being averaged in the direction.

また、水平方向の画素混合に着目すると、参照信号のノイズは、列並列ADCの動作原理により時間的に相関を持っているため、水平方向の画素混合による参照信号のノイズ抑制効果は低いと考えられる。つまり水平方向の2画素混合ではランダムノイズは1/√2に削減されるが、参照信号のノイズは削減されず、相対的なノイズ量の差が画像の横線として見え易い状況となってしまう。   Focusing on the horizontal pixel mixing, the reference signal noise is temporally correlated according to the operation principle of the column parallel ADC, so the noise suppression effect of the reference signal by the horizontal pixel mixing is considered to be low. It is done. That is, in the case of mixing two pixels in the horizontal direction, the random noise is reduced to 1 / √2, but the noise of the reference signal is not reduced, and the relative noise amount difference is easily seen as a horizontal line of the image.

ところが、特許文献1に記載の方法では、複数回のAD変換によるランダムノイズの削減効果は認められる一方、上記のような画素混合の場合のランダムノイズに関する横線ノイズ成分の抑制という観点においては、複数回のAD変換のそれぞれの分解能は1/2以下に落とされているため、AD変換の量子化ノイズは本来よりも大きくなっており、量子化ノイズよりも小さなランダムノイズ成分についての抑制効果は不十分であると考えられる。そのため、量子化ノイズを出来るだけ下げてランダムノイズを抑制する手段は横線ノイズ対策として必要である。   However, in the method described in Patent Document 1, an effect of reducing random noise by a plurality of AD conversions is recognized. On the other hand, from the viewpoint of suppressing horizontal noise components related to random noise in the case of pixel mixture as described above, Since the resolution of each AD conversion is reduced to ½ or less, the quantization noise of the AD conversion is larger than the original, and the suppression effect on the random noise component smaller than the quantization noise is not effective. It is considered sufficient. Therefore, means for suppressing random noise by reducing quantization noise as much as possible is necessary as a measure against horizontal noise.

そこで本発明は、動画撮像時におけるランダムノイズと横線ノイズとの相対的な差を軽減することを主たる目的としたもので、静止画、動画の両方において、横線ノイズを抑制した良好な画質を実現可能な固体撮像装置を提供するものである。   Therefore, the main purpose of the present invention is to reduce the relative difference between random noise and horizontal line noise during video capture, and achieves good image quality with reduced horizontal line noise in both still images and videos. A solid-state imaging device capable of being provided is provided.

上記課題を解決するため、本発明に係る固体撮像装置は、光電変換素子を含む複数の単位画素が行列状に2次元配置された画素アレイ部と、前記画素アレイ部の第1の列に属する単位画素から信号を読み出す第1の列信号線と、前記画素アレイ部の第2の列に属する単位画素から信号を読み出す第2の列信号線と、前記第1の列信号線と前記第2の列信号線を短絡するスイッチと、前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、クロック信号に基づいて第1の参照信号および第2の参照信号を生成する参照信号生成回路と、前記行走査手段によって選択された行の前記第1の列に属する単位画素から前記第1の列信号線を介して出力される第1のアナログ信号と、前記第1の参照信号とを比較する第1の比較器と、前記第1の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第1のカウンタと、前記行走査手段によって選択された行の前記第2の列に属する単位画素から前記第2の列信号線を介して出力される第2のアナログ信号と、前記第2の参照信号とを比較する第2の比較器と、前記第2の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第2のカウンタとを備え、前記第1の参照信号と前記第2の参照信号とは、前記第1の比較器および前記第2の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一であり、前記第1の比較器が比較を開始した後所定の時間が経過してから、前記第2の比較器が比較を開始することを特徴とする。   In order to solve the above problems, a solid-state imaging device according to the present invention belongs to a pixel array unit in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a first column of the pixel array unit A first column signal line for reading a signal from a unit pixel; a second column signal line for reading a signal from a unit pixel belonging to a second column of the pixel array portion; the first column signal line; and the second column signal line. A switch for short-circuiting the column signal line, row scanning means for selecting each unit pixel of the pixel array section for each row, and a reference signal for generating the first reference signal and the second reference signal based on the clock signal A first analog signal output from the unit pixel belonging to the first column of the row selected by the row scanning unit via the first column signal line, and the first reference signal; A first comparator for comparing the first and the first A first counter that counts a time from the start of comparison until the output of the comparator is inverted, and a second counter from a unit pixel belonging to the second column of the row selected by the row scanning unit; The output of the comparator is inverted from the start of comparison of the second comparator for comparing the second analog signal output via the column signal line with the second reference signal, and the second comparator. A second counter that counts a time until the first reference signal and the second reference signal are units in comparison operation of the first comparator and the second comparator. The amount of voltage change per time is substantially the same, and the second comparator starts comparison after a predetermined time has elapsed after the first comparator started comparison. To do.

または、本発明に係る固体撮像装置は、光電変換素子を含む複数の単位画素が行列状に2次元配置された画素アレイ部と、前記画素アレイ部の第1の列に属する単位画素から信号を読み出す第1の列信号線と、前記画素アレイ部の第2の列に属する単位画素から信号を読み出す第2の列信号線と、前記第1の列信号線と前記第2の列信号線を短絡するスイッチと、前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、クロック信号に基づいて第1の参照信号および第2の参照信号を生成する参照信号生成回路と、前記行走査手段によって選択された行の前記第1の列に属する単位画素から前記第1の列信号線を介して出力される第1のアナログ信号と、前記第1の参照信号とを比較する第1の比較器と、前記第1の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第1のカウンタと、前記行走査手段によって選択された行の前記第2の列に属する単位画素から前記第2の列信号線を介して出力される第2のアナログ信号と、前記第2の参照信号とを比較する第2の比較器と、前記第2の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第2のカウンタとを備え、前記第1の参照信号と前記第2の参照信号とは、前記第1の比較器および前記第2の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一であり、前記第1の比較器が比較を開始した後所定の時間が経過してから、前記第2の比較器が比較を開始することを特徴とする。   Alternatively, the solid-state imaging device according to the present invention receives signals from a pixel array unit in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix and unit pixels belonging to the first column of the pixel array unit. A first column signal line to be read, a second column signal line to read a signal from a unit pixel belonging to the second column of the pixel array unit, the first column signal line and the second column signal line; A switch for short-circuiting, a row scanning unit for selecting each unit pixel of the pixel array section for each row, a reference signal generation circuit for generating a first reference signal and a second reference signal based on a clock signal, A first analog signal output from the unit pixel belonging to the first column in the row selected by the row scanning means via the first column signal line is compared with the first reference signal. Comparison between one comparator and the first comparator A first counter that counts the time from the beginning until the output of the comparator is inverted, and a unit pixel belonging to the second column of the row selected by the row scanning means via the second column signal line. The second comparator for comparing the second analog signal output in response to the second reference signal, and the time from the start of comparison until the output of the comparator is inverted by the second comparator. A second counter for counting, wherein the first reference signal and the second reference signal are a voltage change per unit time during a comparison operation of the first comparator and the second comparator. The quantities are substantially the same, and the second comparator starts the comparison after a predetermined time has elapsed after the first comparator starts the comparison.

また、好ましくは、前記参照信号生成回路は、前記クロック信号に基づいて階段状または傾斜状に時間変化するランプ波を出力するランプ波発生回路と、前記ランプ波発生回路の出力に基づいて、前記第1の参照信号と、前記第1の参照信号を前記所定の時間分遅延させた前記第2の参照信号とを生成する遅延制御回路とを備えることを特徴とする。   Preferably, the reference signal generation circuit outputs a ramp wave that changes with time in a stepped or inclined manner based on the clock signal, and the output of the ramp wave generation circuit A delay control circuit that generates a first reference signal and the second reference signal obtained by delaying the first reference signal by the predetermined time is provided.

また、好ましくは、前記第1のカウンタのカウント結果を保持する第1のデジタルメモリと、前記第2のカウンタのカウント結果を保持する第2のデジタルメモリと、前記第1のデジタルメモリおよび前記第2のデジタルメモリに接続された論理回路とを更に備え、前記第1のカウンタのカウント結果と前記第2のカウンタのカウント結果とは、前記論理回路において平均演算処理されることを特徴とする。   Preferably, the first digital memory that holds the count result of the first counter, the second digital memory that holds the count result of the second counter, the first digital memory, and the first digital memory And a logic circuit connected to the second digital memory, wherein the count result of the first counter and the count result of the second counter are averaged in the logic circuit.

また、好ましくは、前記比較動作中において、前記スイッチはオンしており、前記第1の列信号線と前記第2の列信号線は短絡されていることを特徴とする。   Preferably, during the comparison operation, the switch is turned on, and the first column signal line and the second column signal line are short-circuited.

また、好ましくは、前記遅延制御回路は、前記ランプ発生回路の出力と第1の容量素子を介して接続された第1のバッファ回路と、前記ランプ発生回路の出力と第2の容量素子を介して接続された第2のバッファ回路と、前記第1のバッファ回路の入力端子を所定の電圧で初期化するための第1の初期化回路と、前記第2のバッファ回路の入力端子を前記所定の電圧で初期化するための第2の初期化回路と、前記第2のバッファ回路の入力端子を前記所定の電圧に固定する時差制御回路とを備え、前記ランプ波発生回路が前記ランプ波を出力する前の定常状態において前記初期化回路が前記第1のバッファ回路および前記第2のバッファ回路の入力端子を所定の電圧で初期化し、前記ランプ波発生回路が前記ランプ波を出力開始してから、前記時差制御回路は、前記所定の時間だけ前記第2のバッファ回路の入力端子を前記所定の電圧に固定することを特徴とする。   Preferably, the delay control circuit includes a first buffer circuit connected to the output of the ramp generation circuit via a first capacitance element, and an output of the ramp generation circuit and a second capacitance element. Connected second buffer circuit, a first initialization circuit for initializing an input terminal of the first buffer circuit with a predetermined voltage, and an input terminal of the second buffer circuit as the predetermined And a time difference control circuit for fixing the input terminal of the second buffer circuit to the predetermined voltage, and the ramp wave generation circuit outputs the ramp wave. In a steady state before output, the initialization circuit initializes the input terminals of the first buffer circuit and the second buffer circuit with a predetermined voltage, and the ramp wave generation circuit starts outputting the ramp wave. From before Time difference control circuit is characterized by fixing the input terminal of said predetermined time by said second buffer circuit to the predetermined voltage.

また、好ましくは、前記遅延制御回路は、前記ランプ波発生回路の出力端子と、前記第1の初期化回路と、前記第1のバッファ回路の入力端子とに接続された第1の減衰器と、前記ランプ波発生回路の出力端子と、前記第2の初期化回路と、前記第2のバッファ回路の入力端子とに接続された第2の減衰器とを更に備えることを特徴とする。   Preferably, the delay control circuit includes a first attenuator connected to an output terminal of the ramp wave generation circuit, the first initialization circuit, and an input terminal of the first buffer circuit. And a second attenuator connected to the output terminal of the ramp wave generation circuit, the second initialization circuit, and the input terminal of the second buffer circuit.

また、好ましくは、前記第1の減衰器および第2の減衰器は、容量値の異なる2種類の容量素子を有することを特徴とする。   Preferably, the first attenuator and the second attenuator have two types of capacitive elements having different capacitance values.

本発明の固体撮像素子によれば、AD変換時間の大幅な延長やチップ面積の増大を伴うことなく、動画撮影時のランダムノイズと横線ノイズの相対的な差を減らすことができ、画像に現れる横線ノイズを低減する効果を奏する。   According to the solid-state imaging device of the present invention, it is possible to reduce the relative difference between random noise and horizontal line noise during moving image shooting without significantly extending AD conversion time and chip area, and appear in an image. There is an effect of reducing horizontal line noise.

第1の実施形態に係る固体撮像装置を示した図The figure which showed the solid-state imaging device which concerns on 1st Embodiment 単位画素の回路構成の一例を示した図The figure which showed an example of the circuit composition of a unit pixel 本発明の参照信号生成回路の第1の構成を示した図The figure which showed the 1st structure of the reference signal generation circuit of this invention 本発明の参照信号生成回路の第2の構成を示した図The figure which showed the 2nd structure of the reference signal generation circuit of this invention 本発明の参照信号生成回路の第3の構成を示した図The figure which showed the 3rd structure of the reference signal generation circuit of this invention 本発明の第1の参照信号生成回路の動作タイミングチャートOperation timing chart of first reference signal generation circuit of the present invention 本発明の第2および第3の参照信号生成回路の動作タイミングチャートOperation timing chart of second and third reference signal generation circuits of the present invention 本発明の第1の実施形態に係る固体撮像装置の動作タイミングチャートOperation timing chart of the solid-state imaging device according to the first embodiment of the present invention 本発明の第1の実施形態に係る固体撮像装置の数フレームのタイミングチャートTiming chart of several frames of the solid-state imaging device according to the first embodiment of the present invention 参照電圧のS/N改善効果の説明図Illustration of S / N improvement effect of reference voltage 第2の実施形態に係る固体撮像装置を示した図The figure which showed the solid-state imaging device which concerns on 2nd Embodiment 本発明の固体撮像装置を利用したカメラシステム構成を示した図The figure which showed the camera system structure using the solid-state imaging device of this invention

(第1の実施形態)
本発明の第1の実施形態に係る固体撮像装置は、光電変換素子を含む複数の単位画素が行列状に2次元配置された画素アレイ部と、前記画素アレイ部の第1の列に属する単位画素から信号を読み出す第1の列信号線と、前記画素アレイ部の第2の列に属する単位画素から信号を読み出す第2の列信号線と、前記第1の列信号線と前記第2の列信号線を短絡するスイッチと、前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、クロック信号に基づいて第1の参照信号および第2の参照信号を生成する参照信号生成回路と、前記行走査手段によって選択された行の前記第1の列に属する単位画素から前記第1の列信号線を介して出力される第1のアナログ信号と、前記第1の参照信号とを比較する第1の比較器と、前記第1の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第1のカウンタと、前記行走査手段によって選択された行の前記第2の列に属する単位画素から前記第2の列信号線を介して出力される第2のアナログ信号と、前記第2の参照信号とを比較する第2の比較器と、前記第2の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第2のカウンタとを備え、前記第1の参照信号と前記第2の参照信号とは、前記第1の比較器および前記第2の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一であり、前記第1の比較器が比較を開始した後所定の時間が経過してから、前記第2の比較器が比較を開始することを特徴とするものである。
(First embodiment)
The solid-state imaging device according to the first embodiment of the present invention includes a pixel array unit in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a unit belonging to the first column of the pixel array unit A first column signal line for reading a signal from a pixel; a second column signal line for reading a signal from a unit pixel belonging to a second column of the pixel array portion; the first column signal line; and the second column signal line. A switch for short-circuiting the column signal line, row scanning means for selecting each unit pixel of the pixel array section for each row, and reference signal generation for generating the first reference signal and the second reference signal based on the clock signal A first analog signal output from the unit pixel belonging to the first column of the row selected by the row scanning means via the first column signal line, and the first reference signal. A first comparator for comparing the first comparator and the first comparator A first counter that counts the time from the start of comparison until the output of the comparator is inverted, and the second column signal line from the unit pixel belonging to the second column in the row selected by the row scanning means Between the second comparator for comparing the second analog signal output via the second reference signal and the second reference signal and the second comparator until the output of the comparator is inverted A second counter for counting time, wherein the first reference signal and the second reference signal are per unit time during the comparison operation of the first comparator and the second comparator. The amount of voltage change is substantially the same, and the second comparator starts comparison after a predetermined time has elapsed after the first comparator starts comparison. is there.

以下、図面を参照しながら、本発明の第1の実施形態に係る固体撮像装置およびその駆動方法について説明する。   Hereinafter, a solid-state imaging device and a driving method thereof according to a first embodiment of the present invention will be described with reference to the drawings.

図1は、本発明の第1の実施形態に係る固体撮像装置を示した構造平面図である。固体撮像装置1は、複数の単位画素3が行および列に配列された画素アレイ2と、画素アレイ2の外部に設けられて、垂直列ごとに配置された比較器4、カウンタ5、デジタルメモリ6と、比較器4にAD変換用の参照信号R1、R2を供給する参照信号生成回路7と、論理回路8とを備えている。ここで、本発明の第1の実施形態に係る参照信号生成回路7は、ランプ波発生回路7aと、遅延制御回路7bとを備えている。また、列アドレスや列走査を制御する水平走査回路(列走査回路ともいう)9と、行アドレスや行走査を制御する垂直走査回路(行走査回路ともいう)10と、タイミング制御部11とを備えている。タイミング制御部11は、端子12aを介してマスタークロックMCLKを、端子12bを介して外部システム12からタイミング設定データを受け取り、種々の内部クロックを生成し水平走査回路9や垂直走査回路10などを制御する。   FIG. 1 is a structural plan view showing a solid-state imaging device according to the first embodiment of the present invention. The solid-state imaging device 1 includes a pixel array 2 in which a plurality of unit pixels 3 are arranged in rows and columns, a comparator 4 provided outside the pixel array 2, arranged for each vertical column, a counter 5, and a digital memory 6, a reference signal generation circuit 7 that supplies reference signals R 1 and R 2 for AD conversion to the comparator 4, and a logic circuit 8. Here, the reference signal generation circuit 7 according to the first embodiment of the present invention includes a ramp wave generation circuit 7a and a delay control circuit 7b. A horizontal scanning circuit (also referred to as a column scanning circuit) 9 that controls column addresses and column scanning, a vertical scanning circuit (also referred to as row scanning circuit) 10 that controls row addresses and row scanning, and a timing control unit 11 are provided. I have. The timing control unit 11 receives the master clock MCLK via the terminal 12a and the timing setting data from the external system 12 via the terminal 12b, generates various internal clocks, and controls the horizontal scanning circuit 9, the vertical scanning circuit 10, and the like. To do.

図2は、単位画素3の回路構成の一例を示した図である。各単位画素3は、光電変換により入射光量に応じた電荷を発生するフォトダイオードPD1と、フォトダイオードPD1で発生した電荷を電荷蓄積部FDに転送する読み出しトランジスタT10と、電荷蓄積部FDをリセットするリセットトランジスタT11と、電荷蓄積部FDに蓄積された電荷量に応じた電圧を出力する増幅トランジスタT12と、増幅トランジスタから出力された信号を垂直信号線(列信号線ともいう)H1、H2、・・・、Hnへと出力する選択トランジスタT13とを備えている。水平信号線(行制御線ともいう)V1〜Vmのそれぞれは、リセット信号線ΦRSと、読み出し信号線ΦTRと、選択信号線ΦSELとを備えている。各単位画素3は、水平信号線V1〜Vmからの信号を介して垂直走査回路10により制御され、画素信号を対応する列の比較器4に伝達する垂直信号線(H1、H2、・・・、Hn)と接続される。   FIG. 2 is a diagram illustrating an example of a circuit configuration of the unit pixel 3. Each unit pixel 3 resets the photodiode PD1 that generates a charge corresponding to the amount of incident light by photoelectric conversion, a read transistor T10 that transfers the charge generated in the photodiode PD1 to the charge storage unit FD, and the charge storage unit FD. A reset transistor T11, an amplification transistor T12 that outputs a voltage corresponding to the amount of charge accumulated in the charge accumulation unit FD, and signals output from the amplification transistors as vertical signal lines (also referred to as column signal lines) H1, H2,. ... It has a selection transistor T13 that outputs to Hn. Each of the horizontal signal lines (also referred to as row control lines) V1 to Vm includes a reset signal line ΦRS, a read signal line ΦTR, and a selection signal line ΦSEL. Each unit pixel 3 is controlled by the vertical scanning circuit 10 via signals from the horizontal signal lines V1 to Vm, and transmits vertical signal lines (H1, H2,...) That transmit pixel signals to the comparators 4 in the corresponding columns. , Hn).

各単位画素3からの画素信号は、対応する列の垂直信号線(H1、H2、・・・、Hn)を経由して、比較器4に入力される。比較器4は、入力されたアナログの画素信号と参照信号生成回路7で生成される参照信号R1(またはR2)とを比較する。カウンタ5は比較器4の比較処理が完了するまでの時間をカウントし、デジタルメモリ6はカウンタ5のカウント結果を保持する。この一連の動作によりAD変換機能を実現している。比較器4の一方の入力端子には、他の比較器4の一方の入力端子と共通に、参照信号生成回路7で生成される階段状(実際には配線負荷などによる鈍りで傾斜状となるものも含める)の参照信号R1(またはR2)が入力され、他方の入力端子には、それぞれ対応する垂直信号線(H1、H2、・・・Hn)が接続され、画素アレイ2から画素信号電圧が個々に入力される。比較器4の出力信号はカウンタ5に供給される。   Pixel signals from each unit pixel 3 are input to the comparator 4 via the vertical signal lines (H1, H2,..., Hn) of the corresponding column. The comparator 4 compares the input analog pixel signal with the reference signal R1 (or R2) generated by the reference signal generation circuit 7. The counter 5 counts the time until the comparison process of the comparator 4 is completed, and the digital memory 6 holds the count result of the counter 5. The AD conversion function is realized by this series of operations. One input terminal of the comparator 4 has a stepped shape generated by the reference signal generation circuit 7 in common with one input terminal of the other comparator 4 (actually, it becomes slanted due to dullness due to a wiring load or the like. Reference signal R1 (or R2) is input, and corresponding vertical signal lines (H1, H2,... Hn) are connected to the other input terminals, respectively, and the pixel signal voltage from the pixel array 2 is connected. Are entered individually. The output signal of the comparator 4 is supplied to the counter 5.

カウンタ5では、比較器4が参照信号R1(またはR2)と画素信号電圧との比較を開始すると同時にクロックCLK1でのカウント(計数)を開始し、垂直信号線(H1、H2、・・・Hn)を介して入力されたアナログの画素信号と参照信号R1(またはR2)との比較一致によって比較器4からパルス信号が得られるまでカウントすることでAD変換を行う。   In the counter 5, the comparator 4 starts comparison with the reference signal R1 (or R2) and the pixel signal voltage and simultaneously starts counting (counting) with the clock CLK1, and the vertical signal lines (H1, H2,... Hn). The analog pixel signal input via) is counted until the pulse signal is obtained from the comparator 4 by the comparison match between the reference signal R1 (or R2) and AD conversion is performed.

また、この際、AD変換とともに、垂直信号線(H1、H2、・・・Hn)を介して入力されたアナログ電圧の画素信号に対して、画素リセット直後のリセット成分Vrst(ノイズを含む)と真の(受光光量に応じた)信号成分を含むデータ成分(リセット成分Vrst+信号成分Vsig)との差分をとる処理を行う。例えば、リセット成分Vrstに対するカウントの際には、カウンタ5はダウンカウントを行いカウント後の値を保持する。続くデータ成分(リセット成分Vrst+信号成分Vsig)に対するカウントの際には、カウンタ5は保持された値を基点としてアップカウントを行う。アップカウント終了時の値は信号成分Vsigに対応するものとなる。これによって、AD変換の列間の誤差要因となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号レベルVsigのみを取り出すことが可能になる。つまり、デジタルCDSが可能となる。このAD変換でデジタル化された画素データは、水平走査回路9からの水平選択信号によって順次転送され、論理回路8を経由して出力される。   At this time, together with AD conversion, a reset component Vrst (including noise) immediately after pixel reset is applied to an analog voltage pixel signal input via vertical signal lines (H1, H2,... Hn). A process of taking a difference from a data component (reset component Vrst + signal component Vsig) including a true signal component (according to the amount of received light) is performed. For example, when counting the reset component Vrst, the counter 5 counts down and holds the value after counting. When counting the subsequent data component (reset component Vrst + signal component Vsig), the counter 5 counts up using the held value as a base point. The value at the end of the upcount corresponds to the signal component Vsig. As a result, it is possible to take out only the true signal level Vsig by eliminating variations such as clock skew and counter delay of each column, which cause an error between AD conversion columns. That is, digital CDS is possible. The pixel data digitized by this AD conversion is sequentially transferred by the horizontal selection signal from the horizontal scanning circuit 9 and output via the logic circuit 8.

ここで、図1では画素のカラーフィルタ配列として、2行2列の4画素1組で繰り返すベイヤー配列、動画撮影時の混合画素数としては、縦横同色2画素混合の場合を示している。   Here, FIG. 1 shows a case where the color filter array of pixels is a Bayer array that repeats with a set of 4 pixels in 2 rows and 2 columns, and the number of mixed pixels at the time of moving image shooting is a mixture of two pixels in the same direction.

動画撮影時の画素混合では、同一行の同色画素の混合を行うために、本実施形態の固体撮像装置1は、1列おきに垂直信号線(H1、H2、・・・Hn)を短絡するスイッチSW1、SW2を有している。垂直信号線H1と垂直信号線H3との接続を制御するSW1、垂直信号線H2と垂直信号線H4との接続を制御するSW2と同様のスイッチ接続が、H5〜H8、H9〜H12・・・においても施されている(図示しない)。なお、3画素以上の混合についても一般化でき、混合画素数nに対しては、垂直信号線H1〜H(2n)において、H(2m−1)とH(2m+1)間にSW(2m−1)を、H(2m)とH(2m+2)間にSW(2m)を接続し(ただし1≦m<nの整数)、H1〜H(2n)間と同様のスイッチ接続が、H(2n×k+1)〜H(2n×(k+1))(ただし1≦kの整数)においても施されることになる。   In pixel mixing at the time of moving image shooting, in order to mix pixels of the same color in the same row, the solid-state imaging device 1 of this embodiment shorts vertical signal lines (H1, H2,... Hn) every other column. Switches SW1 and SW2 are provided. SW1 for controlling the connection between the vertical signal line H1 and the vertical signal line H3, switch connection similar to SW2 for controlling the connection between the vertical signal line H2 and the vertical signal line H4, H5 to H8, H9 to H12. (Not shown). Note that mixing of three or more pixels can be generalized. For the number n of mixed pixels, SW (2m−) between H (2m−1) and H (2m + 1) in the vertical signal lines H1 to H (2n). 1), SW (2m) is connected between H (2m) and H (2m + 2) (where 1 ≦ m <n), and a switch connection similar to that between H1 to H (2n) is H (2n This is also applied to (xk + 1) to H (2n × (k + 1)) (where 1 ≦ k is an integer).

論理回路8は、前記スイッチSW1、SW2の制御と連動して内部の処理を切り替えるようになっており、例えば制御信号S5が画素混合を示す値の場合は、デジタルメモリから送られてくるAD変換結果に対して混合画素単位毎に同色同士の平均化演算を行い、制御信号S5が画素混合を示さない値の場合はそのままで順次出力する動作を行う。   The logic circuit 8 switches internal processing in conjunction with the control of the switches SW1 and SW2. For example, when the control signal S5 is a value indicating pixel mixture, AD conversion sent from the digital memory is performed. For the result, the same color is averaged for each unit of mixed pixels, and if the control signal S5 is a value that does not indicate pixel mixing, the operation is sequentially performed as it is.

ここで、本実施形態の固体撮像装置1によるノイズ削減効果について説明する。   Here, the noise reduction effect by the solid-state imaging device 1 of this embodiment is demonstrated.

参照信号R1とR2とは、比較動作中における単位時間あたりの電圧変化量が実質的に同一である階段状または傾斜状に時間変化するランプ波であり、画素混合を行なわない静止画撮像時の参照信号R1とR2とは同じ時間から変化を開始するランプ波である。これに対し、画素混合を行なう動画撮像時は、参照信号R1とR2とは所定の時差を持ったランプ波に切り替わり、水平方向に隣接する同色画素列(例えばH1とH3)に対応する比較器4が所定の時差を持った参照信号(R1とR2)を参照するように接続されている。   The reference signals R1 and R2 are ramp waves that change over time in a stepped or inclined manner in which the amount of voltage change per unit time during the comparison operation is substantially the same. The reference signals R1 and R2 are ramp waves that start changing from the same time. On the other hand, at the time of moving image capturing in which pixel mixing is performed, the reference signals R1 and R2 are switched to a ramp wave having a predetermined time difference, and comparators corresponding to the same color pixel columns (for example, H1 and H3) adjacent in the horizontal direction. 4 are connected so as to refer to reference signals (R1 and R2) having a predetermined time difference.

この構成によって、動画撮像時に垂直信号線間(例えばH1とH3間)を短絡するスイッチ(SW1)がオンすることによる水平方向の画素混合後の画素信号は、それぞれの垂直信号線に対応する2個の比較器4において参照信号R1またはR2との比較が所定の時差を持って行われることになる。前述の通り、画素混合によってランダムノイズは1/√2倍に低減される。更に、2個の比較器4より2回分のAD変換結果が得られるので、論理回路8による平均化処理によって参照信号のノイズを1/√2に抑制する効果も得られる。   With this configuration, the pixel signal after pixel mixing in the horizontal direction caused by turning on a switch (SW1) that short-circuits between the vertical signal lines (for example, between H1 and H3) during moving image capturing corresponds to each vertical signal line. In each of the comparators 4, the comparison with the reference signal R1 or R2 is performed with a predetermined time difference. As described above, random noise is reduced to 1 / √2 times by pixel mixing. Further, two AD conversion results are obtained from the two comparators 4, so that an effect of suppressing the noise of the reference signal to 1 / √2 by the averaging process by the logic circuit 8 is also obtained.

つまり、画素混合によって抑制されるランダムノイズと、2回分のAD変換結果により抑制される参照電圧のノイズとの相対的なレベル差が軽減され、動画において横線ノイズを目立たなくすることが可能になる。   That is, the relative level difference between random noise suppressed by pixel mixing and reference voltage noise suppressed by two AD conversion results is reduced, and horizontal line noise can be made inconspicuous in moving images. .

なお、以上に述べたノイズ抑制効果を得るためには、参照信号の分解能は、AD変換の分解能と同等以上でなければならない。本発明が課題としている横線ノイズ成分は、ランダムノイズよりも小信号であるため、分解能が粗いと横線ノイズ成分はAD変換の量子化ノイズに埋もれてしまい、AD変換結果の平均化効果が十分に得られないためである。したがって、高速化のために、参照電圧の分解能を下げてランプ波のスイープ時間を短縮する構成においては本発明の効果を得ることができない。   In order to obtain the noise suppression effect described above, the resolution of the reference signal must be equal to or higher than the resolution of AD conversion. Since the horizontal line noise component, which is the subject of the present invention, is a smaller signal than random noise, if the resolution is low, the horizontal line noise component is buried in the quantization noise of AD conversion, and the AD conversion result is sufficiently averaged. This is because it cannot be obtained. Therefore, the effect of the present invention cannot be obtained in a configuration in which the resolution of the reference voltage is lowered to shorten the sweep time of the ramp wave in order to increase the speed.

図3は、本発明の第1の実施形態に係る参照信号生成回路7の具体的な回路構成例を説明するための図面である。前述の通り、参照信号生成回路7は、ランプ波発生回路7a、遅延制御回路7bを備える。   FIG. 3 is a diagram for explaining a specific circuit configuration example of the reference signal generation circuit 7 according to the first embodiment of the present invention. As described above, the reference signal generation circuit 7 includes the ramp wave generation circuit 7a and the delay control circuit 7b.

ランプ波発生回路7aは、クロックCLK2に同期して所定の電圧ステップで階段状または傾斜状に時間変化するランプ波を出力する機能を有するものであり、一般的には、カウンタに上記クロックCLK2を入力し、カウンタの出力をデジタルアナログ変換器(DAC)に入力し、DACの出力をランプ波とする構成や、上記クロックCLK2に同期したタイミングで一定電流を容量に充電してランプ波を出力する構成などがある。ランプ波発生回路7aの出力には、後段の遅延制御回路7bの入力インピーダンスに応じて適宜バッファなどを備える。   The ramp wave generation circuit 7a has a function of outputting a ramp wave that changes with time in a stepped or inclined manner at a predetermined voltage step in synchronization with the clock CLK2. Generally, the clock CLK2 is supplied to a counter. The output of the counter is input to a digital-to-analog converter (DAC), and the output of the DAC is a ramp wave, or a constant current is charged to the capacitor at a timing synchronized with the clock CLK2 to output a ramp wave. There are configurations. The output of the ramp wave generation circuit 7a is appropriately provided with a buffer or the like according to the input impedance of the delay control circuit 7b at the subsequent stage.

遅延制御回路7bは、ランプ波発生回路7aの出力と出力バッファ7e1、7e2との間をそれぞれ接続する容量C2と、出力バッファ7e1、7e2の入力端子のフローティング電位を所定の電圧で初期化するための電圧源およびスイッチSW3a、SW3bと、ランプ出力のタイミング差を制御する時差制御回路7dとから構成される。   The delay control circuit 7b initializes the capacitance C2 connecting the output of the ramp wave generation circuit 7a and the output buffers 7e1 and 7e2 and the floating potential of the input terminals of the output buffers 7e1 and 7e2 with a predetermined voltage. Voltage source and switches SW3a and SW3b, and a time difference control circuit 7d for controlling the timing difference between lamp outputs.

時差制御回路7dは、基本的にサンプルホールド回路を構成しており、スイッチSW4a、SW4bをオンの状態で、出力バッファ7e1の入力端子電圧を増幅器でバッファした後、サンプリング容量C1にチャージし、次にスイッチSW4a、SW4bをオープン、スイッチSW5をオンしてC1に保持した電圧を増幅器でバッファして出力し、スイッチSW6がオン状態の時に、出力バッファ7e2の入力を強制的にC1に保持された電圧で固定する機能を有する。   The time difference control circuit 7d basically constitutes a sample and hold circuit. After the switches SW4a and SW4b are turned on, the input terminal voltage of the output buffer 7e1 is buffered by an amplifier, and then charged to the sampling capacitor C1. The switches SW4a and SW4b are opened, the switch SW5 is turned on and the voltage held at C1 is buffered by an amplifier and output. When the switch SW6 is on, the input of the output buffer 7e2 is forcibly held at C1. It has the function of fixing with voltage.

この動作を図6のタイミングチャートを用いて説明する。ランプ波発生回路7aが階段状または傾斜状に時間変化するランプ波を出力開始する前に、時刻t1で、制御信号S2をLowレベルとしてスイッチSW3a、SW3b、SW4a、SW4bをオンし、出力バッファ7e1、7e2の入力を所定の電圧で初期化し、サンプリング容量C1にチャージ開始する。   This operation will be described with reference to the timing chart of FIG. Before the ramp wave generation circuit 7a starts outputting a ramp wave that changes with time in a stepped or inclined manner, at time t1, the control signal S2 is set to the low level to turn on the switches SW3a, SW3b, SW4a, and SW4b, and the output buffer 7e1. , 7e2 are initialized with a predetermined voltage, and charging to the sampling capacitor C1 is started.

時刻t2で、制御信号S2をHighレベルとしてスイッチSW3a、SW3b、SW4a、SW4bをオープンし、出力バッファ7e1、7e2の初期化およびサンプリング容量C1のチャージを終えるとともに、制御タイミング信号S3、遅延制御信号S4をLowレベルとしてスイッチSW5、SW6をオンしておく。   At time t2, the control signal S2 is set to the high level to open the switches SW3a, SW3b, SW4a, and SW4b, the initialization of the output buffers 7e1 and 7e2 and the charging of the sampling capacitor C1 are completed, and the control timing signal S3 and the delay control signal S4 Is set to Low level to turn on the switches SW5 and SW6.

時刻t3でランプ波発生回路7aがランプ波出力を開始すると、遅延制御回路7bは参照信号R1として同じ傾斜でランプ波を出力する。一方、遅延制御回路7bのスイッチSW6がオンしているので参照信号R2は初期化電圧に固定された状態を保っており、制御タイミング信号をHighレベルとしてスイッチSW6を任意の時間差(ここでは時刻t4)でオープンにした時点から、遅延制御回路7bは参照信号R1と同じ傾斜で参照信号R2を出力開始する。つまり、スイッチSW6のタイミング制御によって参照信号R1と参照信号R2の遅延差を制御することができる。   When the ramp wave generation circuit 7a starts ramp wave output at time t3, the delay control circuit 7b outputs the ramp wave with the same slope as the reference signal R1. On the other hand, since the switch SW6 of the delay control circuit 7b is turned on, the reference signal R2 is kept fixed at the initialization voltage, and the switch SW6 is set to an arbitrary time difference (here, the time t4) with the control timing signal as the High level. ), The delay control circuit 7b starts outputting the reference signal R2 at the same slope as the reference signal R1. That is, the delay difference between the reference signal R1 and the reference signal R2 can be controlled by the timing control of the switch SW6.

時差制御回路7dでは、参照信号生成回路7およびカウンタ5に供給されるクロックCLK1、CLK2と共通のマスタークロックMCLKを元に発生された制御信号S2〜S3、遅延制御信号S4でスイッチの開閉を制御するので、ランプ波のステップ数、カウンタ5のカウント値、スイッチ開閉との相互のタイミングの同期が容易に実現でき、ばらつきの影響を受け難い特性変動の少ない時差制御が可能で、参照信号R1に対する参照信号R2の遅延制御を高精度に行うことができるので、画像を確認しながら横線ノイズが最も軽減される最適な状態の時差に設定することができる。   In the time difference control circuit 7d, the switching of the switch is controlled by the control signals S2 to S3 and the delay control signal S4 generated based on the master clock MCLK common to the clocks CLK1 and CLK2 supplied to the reference signal generation circuit 7 and the counter 5. Therefore, it is possible to easily synchronize the timing of the ramp wave steps, the count value of the counter 5, and the opening and closing of the switch, and to perform time difference control with little characteristic variation that is hardly affected by variations, and for the reference signal R1. Since the delay control of the reference signal R2 can be performed with high accuracy, it is possible to set the time difference in an optimum state in which horizontal line noise is most reduced while checking the image.

なお、本実施形態では2種類の参照電圧を発生する場合を示しているが、混合画素数に応じて容量と出力バッファの数を増設することで参照電圧の種類を任意に増やすことができ、平均化演算の母数を増すことでノイズ抑制効果を一層高めることもできる。   Although the present embodiment shows a case where two types of reference voltages are generated, the number of types of reference voltages can be arbitrarily increased by increasing the number of capacitors and output buffers according to the number of mixed pixels. The noise suppression effect can be further enhanced by increasing the parameter of the averaging operation.

次に、図8と図9は、本発明の第1の実施形態に係る固体撮像装置の駆動方法の一例を説明するためのタイミングチャートである。ここでは特に、動画撮影時の画素混合を行う場合の駆動方法について示す。   Next, FIGS. 8 and 9 are timing charts for explaining an example of the driving method of the solid-state imaging device according to the first embodiment of the present invention. In particular, a driving method in the case of performing pixel mixing at the time of moving image shooting will be described.

図9に本発明の第1の実施形態に係るイメージセンサの数フレーム動作における参照信号R1またはR2を示す。列並列ADCは全ての行Vxの画素読み出し時に対して同時にデジタルCDSを実行している。ここで、第kフレームにおいて、1行目読み出しからm行目読み出しまで、各行の画素読み出しには、画素のリセット成分を読み出すためのダウンカウント期間と、画素のデータ成分を読み出すためのアップカウント期間を必要としている。このように、本発明の第1の実施形態に示されたイメージセンサでは、図9に示すように各行Vxの単位画素3の読み出し、つまり、AD変換期間はダウンカウント期間とアップカウント期間で構成され、上記AD変換期間を各行で実行することで1フレームの映像データを出力している。   FIG. 9 shows the reference signal R1 or R2 in the several frame operation of the image sensor according to the first embodiment of the present invention. The column parallel ADC simultaneously executes digital CDS for the pixel readout of all rows Vx. Here, in the k-th frame, from the first row readout to the m-th row readout, the pixel readout of each row includes a down-count period for reading out the reset component of the pixel and an up-count period for reading out the data component of the pixel Need. As described above, in the image sensor shown in the first embodiment of the present invention, as shown in FIG. 9, the reading of the unit pixels 3 in each row Vx, that is, the AD conversion period is composed of the down-count period and the up-count period. One frame of video data is output by executing the AD conversion period in each row.

図8に、1水平走査期間における駆動方法を詳細に示す。まず、1回目の読み出しのため、タイミング制御部11は、カウンタ5のカウント値を設定された初期値にリセットさせるとともに、カウンタ5をダウンカウントモードに設定する。ここで、カウント値の初期値は“0”であっても、任意の値であってもよいものとする。   FIG. 8 shows the driving method in one horizontal scanning period in detail. First, for the first reading, the timing control unit 11 resets the count value of the counter 5 to the set initial value and sets the counter 5 to the down-count mode. Here, the initial value of the count value may be “0” or an arbitrary value.

次に、時刻t4において、選択信号線ΦSELをHighレベルとし、単位画素の選択トランジスタT13をオンさせ所定の画素行Vxを選択する。更に、読み出し信号線ΦTRをLowレベルに保ち読み出しトランジスタT10をオフした状態で、リセット信号線ΦRSをHighレベルとし、リセットトランジスタT11をオンさせ、各単位画素3のフローティング拡散ノードFDの電圧をリセットする。時刻t4から一定時間が過ぎてからフローティング拡散ノードFDの電圧がリセットされた状態で、リセット信号線ΦRSをLowレベルとしリセットトランジスタT11をオフする。これにより、各単位画素3のフローティング拡散ノードFDの電圧が増幅トランジスタT13によって増幅され、リセット成分(Vrst)が垂直信号線を介して読み出される。ここで、スイッチSW1、SW2は同色画素の混合を行なうためにオンしている。つまり、垂直信号線H1およびH3の双方を介して対応する画素列の混合信号が読み出され、同様に垂直信号線H2およびH4の双方を介して対応する画素列の混合信号が読み出される。   Next, at time t4, the selection signal line ΦSEL is set to a high level, the selection transistor T13 of the unit pixel is turned on, and a predetermined pixel row Vx is selected. Further, in a state where the read signal line ΦTR is kept at the Low level and the read transistor T10 is turned off, the reset signal line ΦRS is set to the High level, the reset transistor T11 is turned on, and the voltage of the floating diffusion node FD of each unit pixel 3 is reset. . In a state where the voltage of the floating diffusion node FD has been reset after a certain time has elapsed from time t4, the reset signal line ΦRS is set to the low level to turn off the reset transistor T11. As a result, the voltage of the floating diffusion node FD of each unit pixel 3 is amplified by the amplification transistor T13, and the reset component (Vrst) is read out through the vertical signal line. Here, the switches SW1 and SW2 are turned on to mix the same color pixels. That is, the mixed signal of the corresponding pixel column is read through both the vertical signal lines H1 and H3, and similarly, the mixed signal of the corresponding pixel column is read through both the vertical signal lines H2 and H4.

リセット成分Vrstの垂直信号線の電位の読み出しはダウンカウントにより行う。ダウンカウント時には、タイミング制御部11は、参照信号生成回路7へ、参照信号R1およびR2生成用の制御信号S2〜S3、遅延制御信号S4を供給する。これを受けて、参照信号生成回路7は、比較器4の一方の入力端子へ、階段状または傾斜状に時間変化する参照信号R1およびR2を入力する。   Reading of the potential of the vertical signal line of the reset component Vrst is performed by down-counting. At the time of down-counting, the timing controller 11 supplies the reference signal generation circuit 7 with reference signals R1 and R2 generation control signals S2 to S3 and a delay control signal S4. In response to this, the reference signal generation circuit 7 inputs the reference signals R1 and R2 that change with time in a stepped or inclined manner to one input terminal of the comparator 4.

時刻t8に比較器4はリセット信号を受けて初期化される。このとき、遅延制御回路7bにおいては制御信号S2、遅延制御信号S4によりスイッチSW3a、SW3b、SW4a、SW4b、SW6をオンして時差制御回路7dのサンプリング容量C1のチャージを行うとともに、参照信号R1をR2に一致させた状態にする。   At time t8, the comparator 4 receives a reset signal and is initialized. At this time, in the delay control circuit 7b, the switches SW3a, SW3b, SW4a, SW4b, and SW6 are turned on by the control signal S2 and the delay control signal S4 to charge the sampling capacitor C1 of the time difference control circuit 7d, and the reference signal R1 is supplied. The state is matched with R2.

次に、時刻t10で比較器4のリセットが解除され、参照信号R1と垂直信号線H1〜Hnに出力されている画素のリセット成分(Vrst)の電圧との比較を開始する。タイミング制御部11からは互いに同期したクロックCLK1、CLK2が、カウンタ5と参照信号生成回路7にそれぞれ供給される。カウンタ5は設定された初期値からダウンカウントを開始し、参照信号生成回路7から出力される参照信号R1は初期電圧から階段状または傾斜状の時間変化を開始する。それを受けて、参照信号R1を受ける比較器4は、参照信号R1と画素のリセット成分Vrstとの比較を開始する。この時、遅延制御信号S4はLowレベルであり遅延制御回路7bのスイッチSW6はオン状態を維持しているので、参照信号R2は初期電圧を保っている。   Next, the reset of the comparator 4 is released at time t10, and the comparison between the reference signal R1 and the voltage of the reset component (Vrst) of the pixel output to the vertical signal lines H1 to Hn is started. Clocks CLK1 and CLK2 synchronized with each other are supplied from the timing control unit 11 to the counter 5 and the reference signal generation circuit 7, respectively. The counter 5 starts down-counting from the set initial value, and the reference signal R1 output from the reference signal generation circuit 7 starts to change in time stepwise or in gradient from the initial voltage. In response to this, the comparator 4 that receives the reference signal R1 starts comparison between the reference signal R1 and the reset component Vrst of the pixel. At this time, the delay control signal S4 is at the low level and the switch SW6 of the delay control circuit 7b is kept on, so the reference signal R2 maintains the initial voltage.

時刻t11で、遅延制御信号S4をHighレベルに転じてSW6をオープンにすると、参照信号R2が初期電圧から階段状または傾斜状の時間変化を開始する。それを受けて、参照信号R2を受ける比較器4は、参照信号R2と画素のリセット成分Vrstとの比較を開始する。   At time t11, when the delay control signal S4 is turned to the high level and the SW6 is opened, the reference signal R2 starts to change from the initial voltage in a stepped or inclined manner. In response, the comparator 4 receiving the reference signal R2 starts comparing the reference signal R2 with the reset component Vrst of the pixel.

時刻t12において、参照信号R1と垂直信号線H1、H2等を介して入力されるVx行の画素リセット成分の電圧(Vrst)とが同じになると、参照信号R1を受けている比較器4はその出力をHighレベルからLowレベルへ反転させ、参照信号R1と画素のリセット成分Vrstとの比較を終了する。比較器4の出力がLowレベルに変化したことを受けて、その後段のカウンタ5はダウンカウントを停止する。つまり、リセット成分Vrstに応じた電圧と参照信号R1を比較して、リセット成分Vrstの大きさに対応した時間軸方向の大きさをクロックCLK1でカウント(計数)することで、リセット成分Vrstの大きさに対応したカウント値を得る。言い換えれば、カウンタ5は参照信号R1の時間変化の開始時点(時刻t10)をカウンタ5のダウンカウント開始時点として、比較器4の出力が反転するまで(時刻t12まで)ダウンカウントすることにより、リセット成分Vrstの大きさに対応したカウント値を得る。   At time t12, when the reference signal R1 and the voltage (Vrst) of the pixel reset component in the Vx row input via the vertical signal lines H1, H2, etc. become the same, the comparator 4 receiving the reference signal R1 The output is inverted from the High level to the Low level, and the comparison between the reference signal R1 and the pixel reset component Vrst ends. In response to the change of the output of the comparator 4 to the Low level, the counter 5 at the subsequent stage stops the down-counting. That is, the voltage according to the reset component Vrst and the reference signal R1 are compared, and the magnitude in the time axis direction corresponding to the magnitude of the reset component Vrst is counted (counted) by the clock CLK1, whereby the magnitude of the reset component Vrst. A count value corresponding to the size is obtained. In other words, the counter 5 is reset by counting down until the output of the comparator 4 is inverted (until time t12) with the start time (time t10) of the reference signal R1 being changed over time as the down-counting start time of the counter 5. A count value corresponding to the magnitude of the component Vrst is obtained.

時刻t13において、参照信号R2と垂直信号線H3、H4等を介して入力されるVx行の画素リセット成分の電圧(Vrst)とが同じになると、参照信号R2を受けている比較器4はその出力をHighレベルからLowレベルへ反転させ、参照信号R2と画素のリセット成分Vrstとの比較を終了する。比較器4の出力がLowレベルに変化したことを受けて、その後段のカウンタ5はダウンカウントを停止する。カウンタ5は参照信号R1の時間変化の開始時点(時刻t11)をカウンタ5のダウンカウント開始時点として、比較器4の出力が反転するまで(時刻t13まで)ダウンカウントすることにより、リセット成分Vrstの大きさに対応したカウント値を得る。この時のカウント値は、参照信号R1を受けている列のカウント値に対して、遅延制御回路7bで設定されている時間差(時刻t10からt11までの時間差)だけ多くカウントした状態となる。   At time t13, when the reference signal R2 and the voltage (Vrst) of the pixel reset component in the Vx row input via the vertical signal lines H3, H4 and the like become the same, the comparator 4 receiving the reference signal R2 The output is inverted from the High level to the Low level, and the comparison between the reference signal R2 and the pixel reset component Vrst ends. In response to the change of the output of the comparator 4 to the Low level, the counter 5 at the subsequent stage stops the down-counting. The counter 5 counts down the reset component Vrst by counting down until the output of the comparator 4 is inverted (until time t13), with the start point (time t11) of the time change of the reference signal R1 as the downcounting start time of the counter 5. A count value corresponding to the size is obtained. At this time, the count value is counted more than the count value of the column receiving the reference signal R1 by the time difference set by the delay control circuit 7b (time difference from time t10 to t11).

時刻t14において、タイミング制御部11は、参照信号生成回路7とカウンタ5へのクロックCLK1、CLK2の供給を停止する。これにより、比較器4は、参照信号R1またはR2と画素リセット成分Vrstとの電圧との比較を停止する。参照信号生成回路7のランプ波発生回路7aの出力電圧は、ランプ波の変化開始電圧に戻る。この時、遅延制御回路7bの容量C2による電荷保存の働きにより、参照信号R2とR1の電圧差はダウンカウント期間中の任意時刻(時刻t11から時刻t14までの任意時刻)における電圧差のまま保たれている。   At time t <b> 14, the timing control unit 11 stops supplying the clocks CLK <b> 1 and CLK <b> 2 to the reference signal generation circuit 7 and the counter 5. Thereby, the comparator 4 stops the comparison between the reference signal R1 or R2 and the voltage of the pixel reset component Vrst. The output voltage of the ramp wave generation circuit 7a of the reference signal generation circuit 7 returns to the ramp wave change start voltage. At this time, the voltage difference between the reference signals R2 and R1 is maintained as the voltage difference at any time (any time from time t11 to time t14) during the down-count period due to the action of charge storage by the capacitor C2 of the delay control circuit 7b. I'm leaning.

画素リセット成分Vrstの読み出し動作が終了すると、続いてデータ成分の読み出し動作を開始する。ここで、データ成分とは、画素のリセット成分Vrstと画素の信号成分Vsigとを加算した成分である。画素リセット成分Vrstの読み出しと異なる点は、カウンタ5をアップカウントモードに設定する点と、遅延制御回路7bの全スイッチの開閉状態はダウンカウント終了時のまま維持されるため、参照信号R1とR2は同時に開始される点である。   When the readout operation of the pixel reset component Vrst is completed, the readout operation of the data component is subsequently started. Here, the data component is a component obtained by adding the pixel reset component Vrst and the pixel signal component Vsig. The difference from the readout of the pixel reset component Vrst is that the counter 5 is set to the up-count mode, and the open / closed states of all the switches of the delay control circuit 7b are maintained at the end of the down-count, so the reference signals R1 and R2 Are points that start at the same time.

時刻t16で、読み出し信号ΦTRをHighレベルとし読み出しトランジスタT10をオンさせると、フォトダイオードPD1で発生した全ての光電荷は、フローティング拡散ノードFDに伝達される。所定の時間経過後に読み出し信号ΦTRをLowレベルとし読み出しトランジスタT10をオフする。この動作により、増幅トランジスタT12のデータ成分(Vrst+Vsig)が垂直信号線H1〜Hnへ出力される。   At time t16, when the read signal ΦTR is set to the high level and the read transistor T10 is turned on, all the photoelectric charges generated in the photodiode PD1 are transmitted to the floating diffusion node FD. After a predetermined time elapses, the read signal ΦTR is set to a low level to turn off the read transistor T10. By this operation, the data component (Vrst + Vsig) of the amplification transistor T12 is output to the vertical signal lines H1 to Hn.

時刻t20で、比較器4は、参照信号R1およびR2と垂直信号線H1〜Hnに出力されている画素信号成分のデータ成分(Vrst+Vsig)の電圧との比較を開始する。タイミング制御部11からは互いに同期したクロックCLK1、CLK2が、カウンタ5と参照信号生成回路7とにそれぞれ供給さる。カウンタ5はダウンカウントが停止したカウント値から、アップカウントを開始し、参照信号生成回路7から出力される参照信号R1およびR2は初期電圧から階段状または傾斜状の時間変化を開始する。   At time t20, the comparator 4 starts comparing the reference signals R1 and R2 with the voltage of the data component (Vrst + Vsig) of the pixel signal component output to the vertical signal lines H1 to Hn. Clocks CLK1 and CLK2 synchronized with each other are supplied from the timing control unit 11 to the counter 5 and the reference signal generation circuit 7, respectively. The counter 5 starts up-counting from the count value at which the down-counting is stopped, and the reference signals R1 and R2 output from the reference signal generation circuit 7 start to change in time from the initial voltage in a stepped or inclined manner.

時刻t22において、参照信号R1と垂直信号線H1、H2等を介して入力されるVx行のデータ成分の電圧(Vrst+Vsig)とが同じになると、参照信号R1を受けている比較器4はその出力をHighレベルからLowレベルへ反転させ、参照信号R1とデータ成分の電圧(Vrst+Vsig)との比較を終了する。比較器4の出力がLowレベルに変化したことを受けて、その後段のカウンタ5はアップカウントを停止する。つまり、データ成分(Vrst+Vsig)に応じた電圧信号と参照信号R1およびR2を比較して、データ成分(Vrst+Vsig)の大きさに対応した時間軸方向の大きさをクロックCLK1でカウント(計数)することで、データ成分(Vrst+Vsig)の大きさに対応したカウント値を得ることが出来る。言い換えれば、カウンタ5は、参照電圧の時間変化の開始時点(時刻t20)をカウンタ5のアップカウント開始時点として、比較器4の出力が反転するまで(時刻t22まで)アップカウントすることにより、データ成分(Vrst+Vsig)の大きさに対応したカウント値を得る。ここで、アップカウント開始時のカウント値は、初期値からリセット成分Vrstの大きさに対応したカウント値分ダウンカウントした値であったため、アップカウント停止時のカウント値は、画素の信号成分Vsigの大きさに対応したものとなる。   At time t22, when the reference signal R1 and the voltage (Vrst + Vsig) of the data component in the Vx row input via the vertical signal lines H1, H2, etc. become the same, the comparator 4 receiving the reference signal R1 outputs its output. Is inverted from the High level to the Low level, and the comparison between the reference signal R1 and the data component voltage (Vrst + Vsig) is completed. In response to the change of the output of the comparator 4 to the low level, the counter 5 at the subsequent stage stops the up-counting. That is, the voltage signal corresponding to the data component (Vrst + Vsig) is compared with the reference signals R1 and R2, and the magnitude in the time axis direction corresponding to the magnitude of the data component (Vrst + Vsig) is counted (counted) by the clock CLK1. Thus, a count value corresponding to the magnitude of the data component (Vrst + Vsig) can be obtained. In other words, the counter 5 uses the start point of time change of the reference voltage (time t20) as the up-count start point of the counter 5 and counts up the data until the output of the comparator 4 is inverted (until time t22). A count value corresponding to the magnitude of the component (Vrst + Vsig) is obtained. Here, since the count value at the start of the up-count is a value that is down-counted from the initial value by the count value corresponding to the magnitude of the reset component Vrst, the count value when the up-count is stopped is the value of the signal component Vsig of the pixel. It corresponds to the size.

時刻t23において、参照信号R2と垂直信号線H3、H4等を介して入力されるVx行のデータ成分の電圧(Vrst+Vsig)とが同じになると、参照信号R2を受けている比較器4はその出力をHighレベルからLowレベルへ反転させ、参照信号R2とデータ成分の電圧(Vrst+Vsig)との比較を終了する。比較器4の出力がLowレベルに変化したことを受けて、その後段のカウンタ5はアップカウントを停止する。カウンタ5は参照信号R2の時間変化の開始時点(時刻t20)をカウンタ5のアップカウント開始時点として、比較器4の出力が反転するまで(時刻t23まで)アップカウントすることにより、データ成分(Vrst+Vsig)の大きさに対応したカウント値を得る。ここで、アップカウント開始時のカウント値は、初期値からリセット成分Vrstの大きさに対応したカウント値分ダウンカウントした値であったため、アップカウント停止時のカウント値は、画素の信号成分Vsigの大きさに対応したものとなる。   When the reference signal R2 and the voltage (Vrst + Vsig) of the data component of the Vx row input via the vertical signal lines H3, H4, etc. become the same at time t23, the comparator 4 receiving the reference signal R2 outputs its output. Is inverted from the High level to the Low level, and the comparison between the reference signal R2 and the data component voltage (Vrst + Vsig) is completed. In response to the change of the output of the comparator 4 to the low level, the counter 5 at the subsequent stage stops the up-counting. The counter 5 uses the time change start time (time t20) of the reference signal R2 as the up-count start time of the counter 5, and counts up until the output of the comparator 4 is inverted (until time t23), thereby data component (Vrst + Vsig). ) To obtain a count value corresponding to the magnitude of. Here, since the count value at the start of the up-count is a value that is down-counted from the initial value by the count value corresponding to the magnitude of the reset component Vrst, the count value when the up-count is stopped is the value of the signal component Vsig of the pixel. It corresponds to the size.

このように、デジタルCDSは、例えば、カウンタ5の設定を、リセット成分(Vrst)を読み出すときにはダウンカウント、データ成分(Vrst+Vsig)を読み出すときにはアップカウントとすることにより、カウンタ5内で自動的に減算が行われ、信号成分Vsigに相当するカウント値を得ることによって行っている。   In this way, the digital CDS automatically subtracts in the counter 5 by, for example, setting the counter 5 to be down-counted when reading the reset component (Vrst) and up-counting when reading the data component (Vrst + Vsig). Is performed by obtaining a count value corresponding to the signal component Vsig.

AD変換された画素の信号成分Vsigは、次行であるVx+1行の画素のリセット成分Vrstのダウンカウント開始前に、カウンタ5から出力される。タイミング制御部11からのメモリ転送指示パルスに基づき、カウンタ5に保持された画素の信号成分Vsigのカウント結果を後段のデジタルメモリ6に転送する。   The signal component Vsig of the pixel subjected to AD conversion is output from the counter 5 before the down-counting of the reset component Vrst of the pixel in the next row Vx + 1 is started. Based on the memory transfer instruction pulse from the timing control unit 11, the count result of the pixel signal component Vsig held in the counter 5 is transferred to the subsequent digital memory 6.

その後、デジタルメモリ6に保持された画素の信号成分Vsigは水平走査回路9により読み出され、論理回路8においてノイズ抑制処理がなされる。例えば、垂直信号線H1を介して読み出されAD変換された信号成分Vsigと、垂直信号線H3を介して読み出されAD変換された信号成分Vsigとは、画素混合された同一の信号に対して時間差を持った2回のAD変換を行なった結果であり、これらのAD変換結果を論理回路8で平均化することにより、ノイズ抑制効果が得られる。   Thereafter, the signal component Vsig of the pixel held in the digital memory 6 is read by the horizontal scanning circuit 9, and noise suppression processing is performed in the logic circuit 8. For example, the signal component Vsig read through the vertical signal line H1 and AD-converted and the signal component Vsig read out through the vertical signal line H3 and AD-converted are the same for the same signal mixed in pixels. As a result of performing AD conversion twice with a time difference, the logic circuit 8 averages these AD conversion results to obtain a noise suppression effect.

以上のように、本発明の第1の実施形態に係る固体撮像装置は、電荷生成部としての受光素子が行列状に配された画素アレイ2からは、行ごとに各垂直列について画素信号が順次出力される。そして最終的に、受光素子が行列状に配された画素アレイ2に対する1枚分の画像すなわちフレーム画像が、画素単位の画像デジタルデータの羅列として出力される。   As described above, in the solid-state imaging device according to the first embodiment of the present invention, the pixel signal is received for each vertical column for each row from the pixel array 2 in which the light receiving elements as the charge generation units are arranged in a matrix. Output sequentially. Finally, an image, that is, a frame image for the pixel array 2 in which the light receiving elements are arranged in a matrix is output as an array of image digital data in units of pixels.

本実施形態の駆動方法では、各行Vxの読み出し時の色信号として、Gr、Rのみを含む行と、Gb、Bのみを含む行の2種類であり、各行Vx毎の水平方向画素も2種類であるので、画素混合によるランダムノイズ低減は1√4となるのに対して、参照電圧のノイズは画素混合によって抑制効果は得られないものの、各行で時間差をもった2回のAD変換結果の平均化を行うことで水平方向の積分効果により、参照電圧のノイズを1/√2に抑制でき、横線ノイズが改善される。   In the driving method of the present embodiment, there are two types of color signals when reading each row Vx: a row including only Gr and R and a row including only Gb and B, and two types of horizontal pixels for each row Vx. Therefore, the random noise reduction by pixel mixing is 1√4, whereas the noise of the reference voltage cannot be suppressed by pixel mixing, but the result of two AD conversion results having a time difference in each row. By averaging, the noise of the reference voltage can be suppressed to 1 / √2 by the horizontal integration effect, and the horizontal noise is improved.

本実施形態を一般化して、M列の画素混合を行なうとすると、まず、動画撮像時に上記スイッチをオンすることにより、水平方向に混合する同色画素数M個の列読み出し線に繋がるM個の比較器(M≧2の整数)によって、共通のアナログ入力に対して所定の時間差でM回のAD変換が平行して行われる。つまり、時間的にずれたタイミングでM回のAD変換が行われ、デジタルメモリに保持された結果を論理回路で平均化処理することにより、参照電圧のノイズは1回のAD変換時のノイズに対して理論的には1/√Mに低減され、ランダムノイズと横線ノイズ成分とのレベル乖離が緩和される。   When this embodiment is generalized and M columns of pixels are mixed, first, when the moving image is picked up, by turning on the switch, M pixels connected to M column readout lines of the same color pixels mixed in the horizontal direction are firstly turned on. A comparator (an integer of M ≧ 2) performs M AD conversions in parallel with a predetermined time difference on a common analog input. That is, M times of AD conversion is performed at a timing shifted in time, and the result held in the digital memory is averaged by the logic circuit, so that the noise of the reference voltage becomes noise at the time of one AD conversion. On the other hand, it is theoretically reduced to 1 / √M, and the level divergence between the random noise and the horizontal noise component is alleviated.

また、混合画素数に等しい数の複数ランプ波に対し、水平方向に隣接する同色画素列に対応する比較器が互いに異なる参照電圧を参照するように接続されているので、動画撮像時の複数回のAD変換は当該複数の比較器による各1回のAD変換で等価的に実現され、静止画撮像時に使用する比較器との兼用が可能であるので、新たな比較器やカウンタ等の追加は不要であり、面積増加は最小で済むという効果もある。   In addition, the comparators corresponding to the same color pixel columns adjacent in the horizontal direction are connected so as to refer to different reference voltages with respect to a plurality of ramp waves equal in number to the number of mixed pixels. AD conversion is equivalently realized by one AD conversion by each of the plurality of comparators, and can be used as a comparator used at the time of still image shooting. This is unnecessary, and there is an effect that an increase in area can be minimized.

また、平均化回数に等しい数の複数ランプ波を任意の時間差を持たせて発生させ、時差並列的にAD変換を行うことによって、AD変換時間の延長は、複数ランプ波の時差分にとどめることができ、AD変換の分解能を保ったまま変換時間を大幅に増すことなく実現できる。   In addition, the number of ramp waves equal to the number of averaging times is generated with an arbitrary time difference, and AD conversion is performed in parallel with the time difference, so that the extension of the AD conversion time is limited to the time difference of the multiple ramp waves. This can be realized without significantly increasing the conversion time while maintaining the resolution of AD conversion.

また、複数のランプ波は、共通の参照信号生成回路の出力をもとにそれぞれ遅延されて生成されるので、1ステップ電圧または単位時間あたりの電圧変化量の相対的なばらつきは非常に小さいので、AD変換時の信号増幅率の差に起因するAD変換結果の誤差も小さく、デジタルメモリに保持されたAD変換結果を平均化処理する際の演算誤差への影響も小さい。   In addition, since the plurality of ramp waves are generated by being delayed from each other based on the output of the common reference signal generation circuit, the relative variation of the voltage change amount per step voltage or unit time is very small. The error of the AD conversion result due to the difference in signal amplification factor during AD conversion is small, and the influence on the calculation error when averaging the AD conversion result held in the digital memory is also small.

また、出力バッファの入力の電圧を所定の電圧に固定した状態から開放するタイミングを、比較時間をカウントするクロックと同期させることにより、正確で高精度な時差制御が可能となる。   In addition, by synchronizing the timing of releasing from the state where the input voltage of the output buffer is fixed at a predetermined voltage with the clock for counting the comparison time, accurate and highly accurate time difference control can be performed.

横線ノイズの主要因は、参照電圧に含まれるランダムノイズであると考えられ、これによって横線ノイズ成分の抑制効果を増すことができる。   The main factor of horizontal line noise is considered to be random noise included in the reference voltage, and this can increase the effect of suppressing the horizontal line noise component.

(第1の実施形態の変形例1)
図4は、本発明の第1の実施形態の変形例1に係る参照信号生成回路7の構成例を示した図面である。
(Modification 1 of the first embodiment)
FIG. 4 is a diagram showing a configuration example of the reference signal generation circuit 7 according to the first modification of the first embodiment of the present invention.

遅延制御回路7bは、ランプ波発生回路7aの出力と基準電圧との間に2種の容量C2、C3を直列に接続した減衰器7c1、7c2と、ランプ出力のタイミング差を制御する時差制御回路7dと、出力バッファ7e1、7e2の入力端子のフローティング電位を所定の電圧で初期化するための電圧源およびスイッチSW3a、SW3bと、ランプ出力のタイミング差を制御する時差制御回路7dとを備える。   The delay control circuit 7b includes attenuators 7c1 and 7c2 in which two types of capacitors C2 and C3 are connected in series between the output of the ramp wave generation circuit 7a and a reference voltage, and a time difference control circuit that controls the timing difference between the lamp outputs. 7d, a voltage source and switches SW3a and SW3b for initializing the floating potentials of the input terminals of the output buffers 7e1 and 7e2 with a predetermined voltage, and a time difference control circuit 7d for controlling the timing difference between the lamp outputs.

時差制御回路7dは、第1の実施形態と同じものであり、説明は割愛する。   The time difference control circuit 7d is the same as that in the first embodiment and will not be described.

この参照信号生成回路7の動作を図7のタイミングチャートを用いて説明する。ランプ波発生回路7aが階段状または傾斜状に時間変化するランプ波を出力開始する前に、時刻t1で、制御信号S2をLowレベルとしてスイッチSW3a、SW3b、SW4a、SW4bをオンし、減衰器7c1、7c2の出力を所定の電圧で初期化し、サンプリング容量C1にチャージ開始する。   The operation of the reference signal generation circuit 7 will be described with reference to the timing chart of FIG. Before the ramp wave generation circuit 7a starts outputting a ramp wave that changes with time in a stepped or inclined manner, at time t1, the control signal S2 is set to the low level to turn on the switches SW3a, SW3b, SW4a, SW4b, and the attenuator 7c1 , 7c2 is initialized with a predetermined voltage, and charging of the sampling capacitor C1 is started.

時刻t2で、制御信号S2をHighレベルとしてスイッチSW3a、SW3b、SW4a、SW4bをオープンし、出力バッファ7e1、7e2の入力端子電圧の初期化およびサンプリング容量C1のチャージを終えるとともに、制御タイミング信号S3、遅延制御信号S4をLowレベルとしてスイッチSW5、SW6をオンしておく。時刻t3でランプ波発生回路7aがランプ波出力を開始すると、所定の減衰比(本実施例ではC2/(C2+C3)倍)で振幅調整されたランプ波が参照信号R1として出力されるが、遅延制御回路7bのスイッチSW6がオンしているので、参照信号R2はランプ開始電圧に固定された状態を保っている。制御タイミング信号をHighレベルとしてスイッチSW6を任意の時間差(ここでは時刻t4)でオープンにした時点から、参照信号R2は参照信号R1と同じ傾斜でランプ波を出力開始する。つまり、スイッチSW6のタイミング制御によって参照信号R1と参照信号R2の遅延差を制御できる。   At time t2, the control signal S2 is set to the high level to open the switches SW3a, SW3b, SW4a, and SW4b, the initialization of the input terminal voltages of the output buffers 7e1 and 7e2 and the charging of the sampling capacitor C1 are completed, and the control timing signal S3, The delay control signal S4 is set to the low level, and the switches SW5 and SW6 are turned on. When the ramp wave generation circuit 7a starts ramp wave output at time t3, a ramp wave whose amplitude is adjusted by a predetermined attenuation ratio (C2 / (C2 + C3) times in this embodiment) is output as the reference signal R1, but the delay is delayed. Since the switch SW6 of the control circuit 7b is on, the reference signal R2 remains fixed at the lamp start voltage. The reference signal R2 starts to output a ramp wave at the same slope as the reference signal R1 from the time when the control timing signal is set to the High level and the switch SW6 is opened at an arbitrary time difference (here, time t4). That is, the delay difference between the reference signal R1 and the reference signal R2 can be controlled by the timing control of the switch SW6.

図10は減衰器入出力のレベルダイヤグラムをS/Nの観点で示した図である。   FIG. 10 is a diagram showing an attenuator input / output level diagram in terms of S / N.

ランプ波発生回路7aの回路ノイズをVn、参照電圧振幅をVsとした場合、参照電圧のS/Nは図10(a)に示すようにVs/Vnとなる。次に、図10(b)のように減衰器の入力において、参照電圧振幅をVs×(C2+C3)/C2と広くとり、図10(c)のようにC2/(C2+C3)倍の減衰をかけると、参照電圧に含まれる回路ノイズをC2/(C2+C3)倍に低減する効果が得られ、参照電圧のS/Nが改善する。すなわち、実施例1における2回AD変換結果の平均化による参照電圧のノイズ抑制効果に加えて、減衰器の利用により更なる参照電圧のノイズ抑制効果が得られる。   When the circuit noise of the ramp wave generation circuit 7a is Vn and the reference voltage amplitude is Vs, the S / N of the reference voltage is Vs / Vn as shown in FIG. Next, at the input of the attenuator as shown in FIG. 10 (b), the reference voltage amplitude is set to Vs × (C2 + C3) / C2, and attenuation of C2 / (C2 + C3) times is applied as shown in FIG. 10 (c). Then, an effect of reducing the circuit noise included in the reference voltage by C2 / (C2 + C3) times is obtained, and the S / N of the reference voltage is improved. That is, in addition to the noise suppression effect of the reference voltage by averaging the two-time AD conversion results in the first embodiment, a further noise suppression effect of the reference voltage can be obtained by using an attenuator.

なお、厳密には、時差制御回路のSW4a、SW6の寄生容量の影響によって時刻t3〜t4の間とt4以降とで、減衰器7c1の出力および参照信号R1の傾きが変化するが、AD変換のゲイン誤差が許容範囲に収まる程度に、減衰器容量C2、C3を大きく設定している。   Strictly speaking, the output of the attenuator 7c1 and the slope of the reference signal R1 change between time t3 and t4 and after t4 due to the influence of the parasitic capacitances of the time difference control circuits SW4a and SW6. The attenuator capacities C2 and C3 are set large so that the gain error falls within the allowable range.

上記のように、第1の実施形態の変形例1に係る参照信号生成回路7においては、減衰器の利用により参照電圧のS/Nを向上し、減衰器を容量分圧回路で構成することで時差制御回路による高精度な遅延制御を簡単な構成で実現している。   As described above, in the reference signal generation circuit 7 according to the first modification of the first embodiment, the S / N of the reference voltage is improved by using an attenuator, and the attenuator is configured by a capacitive voltage dividing circuit. Therefore, highly accurate delay control by the time difference control circuit is realized with a simple configuration.

言い換えれば、遅延回路として減衰器と時差制御回路とを組み合わせることにより、参照信号生成回路の出力レンジをAD変換に必要なレンジよりも十分広くとっておき、減衰器によって必要なADC入力レンジに合わせる構成をとることによって、参照電圧発生回路の回路ノイズを更に抑制でき、ランプ波のS/Nを向上させることができる。   In other words, by combining an attenuator and a time difference control circuit as a delay circuit, the output range of the reference signal generation circuit is made sufficiently wider than the range necessary for AD conversion, and the configuration is adapted to match the required ADC input range by the attenuator. As a result, the circuit noise of the reference voltage generation circuit can be further suppressed, and the S / N of the ramp wave can be improved.

横線ノイズの主要因は、参照電圧に含まれるランダムノイズであると考えられ、これによって横線ノイズ成分の抑制効果を増すことができる。   The main factor of horizontal line noise is considered to be random noise included in the reference voltage, and this can increase the effect of suppressing the horizontal line noise component.

(第1の実施形態の変形例2)
図5は、第1の実施形態の変形例2に係る参照信号生成回路7の構成例を示した図面である。
(Modification 2 of the first embodiment)
FIG. 5 is a diagram illustrating a configuration example of the reference signal generation circuit 7 according to the second modification of the first embodiment.

第1の実施形態の変形例1と異なるのは、ランプ波発生回路7aと減衰器7c1、7c2の出力とを短絡するようにスイッチSW3a、SW3bを接続した点である。第1の実施形態および変形例1の構成では、出力バッファの入力端子電圧を初期化するための電圧源を設ける必要があるが、変形例2においては、ランプ波発生回路のランプ開始電圧を初期化電圧として利用することにより、電圧源を不要にすることができ、回路規模や面積的に更にメリットが得られる。   The difference from the first modification of the first embodiment is that the switches SW3a and SW3b are connected so as to short-circuit the ramp wave generation circuit 7a and the outputs of the attenuators 7c1 and 7c2. In the configuration of the first embodiment and the first modification, it is necessary to provide a voltage source for initializing the input terminal voltage of the output buffer. However, in the second modification, the ramp start voltage of the ramp wave generation circuit is set to the initial value. By using it as the activating voltage, a voltage source can be made unnecessary, and further advantages can be obtained in terms of circuit scale and area.

なお、出力バッファ7e1、7e2は、差動増幅器を用いたユニティゲインバッファ回路や、ソースフォロワなど、電圧バッファ機能を有したものであればよい。また、参照信号R1、R2については、一定のステップ電圧で下降するランプ波以外にも、一定のステップ電圧で上昇するランプ波、あるいは双方のランプ波を差動型の参照電圧として用いる構成でも本発明の応用は可能である。   The output buffers 7e1 and 7e2 only need to have a voltage buffer function such as a unity gain buffer circuit using a differential amplifier or a source follower. Further, the reference signals R1 and R2 are not limited to a ramp wave that decreases at a constant step voltage, but also a configuration that uses a ramp wave that increases at a constant step voltage, or both ramp waves as a differential reference voltage. Application of the invention is possible.

(第2の実施形態)
図11は、本発明の第2の実施形態に係る固体撮像装置を示した構造平面図である。
(Second Embodiment)
FIG. 11 is a structural plan view showing a solid-state imaging device according to the second embodiment of the present invention.

なお、駆動方法や動作については第1の実施形態と同様であるため、ここでの説明は割愛する。   Since the driving method and operation are the same as those in the first embodiment, description thereof is omitted here.

高画素の固体撮像装置では画素サイズが縮小され、各列の比較器4、カウンタ5、デジタルメモリ6を1列分の幅に収めることが困難である。このような場合、画素2列分の幅のスペースに一つの比較器4、カウンタ5、デジタルメモリ6を収めて、画素アレイの上下両側に2画素列ピッチで配置し、各列の読み出し線を奇数列と偶数列で分けて上下の比較器4に接続する構成をとる場合がある。この構成の場合には、色フィルター配列における同色画素に対応した読み出し線(例えば図のH1とH3)が隣接する位置関係となり、スイッチSW1、SW2は互いに画素アレイの上下に交互に配置される。   In a high-pixel solid-state imaging device, the pixel size is reduced, and it is difficult to fit the comparator 4, the counter 5, and the digital memory 6 in each column within the width of one column. In such a case, one comparator 4, counter 5, and digital memory 6 are accommodated in a space having a width corresponding to two columns of pixels, arranged at two pixel column pitches on both upper and lower sides of the pixel array, and readout lines for each column are arranged. In some cases, the odd-numbered columns and the even-numbered columns are divided and connected to the upper and lower comparators 4. In this configuration, readout lines (for example, H1 and H3 in the figure) corresponding to the same color pixels in the color filter array are adjacent to each other, and the switches SW1 and SW2 are alternately arranged above and below the pixel array.

したがって、本実施形態においては、第1の実施形態に述べた効果に加えて、画素混合に関係する回路(同色画素の垂直信号線間を短絡するSWとその配線)による面積的なデメリットは少なく、また第1の実施形態に比べて、スイッチへの配線において他配線との交差や並走がなく可能になるため、画素混合する垂直信号線と他の垂直信号線間の寄生容量を介したクロストークなどの問題が排除されるという効果が得られる。   Therefore, in this embodiment, in addition to the effects described in the first embodiment, there are few area demerits due to circuits related to pixel mixing (SW and its wiring for short-circuiting vertical signal lines of pixels of the same color). Also, compared to the first embodiment, the wiring to the switch can be performed without crossing or running in parallel with other wiring, so that the parasitic capacitance between the vertical signal line to which pixels are mixed and the other vertical signal line is interposed. The effect of eliminating problems such as crosstalk is obtained.

なお、画素数が多い場合は、参照信号生成回路の出力につながる比較器の数が増えて負荷が大きくなるので、画素アレイの上側の比較器に供給する参照電圧は、図8のように下側の比較器に参照電圧を供給する参照信号生成回路と別に設けた参照信号生成回路から供給しても良いが、上下間の駆動タイミングを合わせるために、タイミング制御部も同じ回路を上側にも追加するか、共通のタイミング制御部から上下両側の参照信号生成回路を制御する必要がある。   When the number of pixels is large, the number of comparators connected to the output of the reference signal generation circuit increases and the load increases. Therefore, the reference voltage supplied to the comparator on the upper side of the pixel array is lower as shown in FIG. It may be supplied from a reference signal generation circuit provided separately from a reference signal generation circuit that supplies a reference voltage to the comparator on the side, but in order to match the driving timing between the upper and lower sides, the timing control unit also has the same circuit on the upper side It is necessary to add or control the reference signal generation circuits on both the upper and lower sides from a common timing control unit.

また当然ながら、参照信号生成回路の出力の駆動能力が負荷に対して十分な場合は、一つの参照信号生成回路から上下両方の比較器に共通に参照電圧を供給する構成にしてもよい。   Of course, when the output drive capability of the reference signal generation circuit is sufficient for the load, a reference voltage may be commonly supplied from one reference signal generation circuit to both the upper and lower comparators.

(第3の実施形態)
図12は、本発明による固体撮像装置をカメラに応用する場合の構成例のブロック図である。
(Third embodiment)
FIG. 12 is a block diagram of a configuration example when the solid-state imaging device according to the present invention is applied to a camera.

外部からの光は、露出を制御するメカシャッタ101、撮影レンズ102、を通った後、絞り103により必要に応じて光量が制御され、固体撮像装置1の画素アレイ上に結像される。   Light from the outside passes through a mechanical shutter 101 that controls exposure and a photographing lens 102, and then the amount of light is controlled as necessary by a diaphragm 103 and is imaged on a pixel array of the solid-state imaging device 1.

画素アレイで光電変換された画素信号はAD変換処理され、固体撮像装置1からデジタル信号として出力される。   The pixel signal photoelectrically converted by the pixel array is subjected to AD conversion processing and output from the solid-state imaging device 1 as a digital signal.

出力されるデジタル信号はさらに信号処理部104で各種の画像処理が施される。処理されたデジタル信号はメモリ部105に格納され、外部I/F部106を通して外部の機器に送られる。固体撮像装置1、信号処理部104はタイミング発生部107により制御される他、システム全体はシステム制御部108で制御される。記録媒体109に画像を記録するために、出力デジタル信号はシステム制御部108に制御される記録媒体制御I/F部110を通して記録される。   The output digital signal is further subjected to various image processing by the signal processing unit 104. The processed digital signal is stored in the memory unit 105 and sent to an external device through the external I / F unit 106. The solid-state imaging device 1 and the signal processing unit 104 are controlled by a timing generation unit 107, and the entire system is controlled by a system control unit 108. In order to record an image on the recording medium 109, the output digital signal is recorded through the recording medium control I / F unit 110 controlled by the system control unit 108.

なお、固体撮像装置1は、システム制御部108から制御信号DATAによって動画撮像時の画素混合の指示を受けると、画素アレイで光電変換された画素信号に対して、前述のように、同色複数画素信号の混合と複数の時差をもった参照電圧によるAD変換および平均化処理を行って、信号処理部104へデジタルの画像信号を出力する。   In addition, when the solid-state imaging device 1 receives an instruction to mix pixels at the time of moving image capturing by the control signal DATA from the system control unit 108, as described above, a plurality of pixels of the same color are applied to the pixel signal photoelectrically converted by the pixel array. A digital image signal is output to the signal processing unit 104 by performing A / D conversion and averaging using a mixed signal and a reference voltage having a plurality of time differences.

以上説明したように、本発明は、動画撮像時の横線ノイズ特性の改善を、素子数の増加を抑えて実現することができ、例えば、MOS固体撮像装置、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ等に適用できる。   As described above, the present invention can improve the horizontal noise characteristics when capturing moving images while suppressing an increase in the number of elements. For example, a MOS solid-state imaging device, a digital still camera, a movie camera, and a camera are included. Applicable to mobile phones, surveillance cameras, etc.

1 固体撮像装置
2 画素アレイ
3 単位画素
4 比較器
5 カウンタ
6 デジタルメモリ
7 参照信号生成回路
7a ランプ波発生回路
7b 遅延制御回路
7c1、7c2 減衰器
7d 時差制御回路
7e1、7e2 出力バッファ
8 論理回路
9 水平走査回路
10 垂直走査回路
11 タイミング制御部
12 外部システム
12a マスタークロック入力端子
12b シリアルデータ入出力端子
101 シャッタ
102 撮影レンズ
103 絞り
104 信号処理部
105 メモリ部
106 外部I/F部
107 タイミング発生部
108 システム制御部
109 記録媒体
110 記録媒体制御I/F部
CLK1 カウンタクロック
CLK2 参照信号クロック
H1〜Hn 垂直信号線
V1〜Vm 水平信号線
S1 制御信号
S2 制御信号
S3 制御タイミング信号
S4 遅延制御信号
S5 制御信号
R1、R2 参照信号
DESCRIPTION OF SYMBOLS 1 Solid-state imaging device 2 Pixel array 3 Unit pixel 4 Comparator 5 Counter 6 Digital memory 7 Reference signal generation circuit 7a Ramp wave generation circuit 7b Delay control circuit 7c1, 7c2 Attenuator 7d Time difference control circuit 7e1, 7e2 Output buffer 8 Logic circuit 9 Horizontal scanning circuit 10 Vertical scanning circuit 11 Timing control unit 12 External system 12a Master clock input terminal 12b Serial data input / output terminal 101 Shutter 102 Shooting lens 103 Aperture 104 Signal processing unit 105 Memory unit 106 External I / F unit 107 Timing generation unit 108 System control unit 109 Recording medium 110 Recording medium control I / F unit CLK1 Counter clock CLK2 Reference signal clock H1 to Hn Vertical signal line V1 to Vm Horizontal signal line S1 Control signal S2 Control signal S3 Control timing Grayed signal S4 delay control signal S5 the control signal R1, R2 reference signal

Claims (15)

光電変換素子を含む複数の単位画素が行列状に2次元配置された画素アレイ部と、
前記画素アレイ部の第1の列に属する単位画素から信号を読み出す第1の列信号線と、
前記画素アレイ部の第2の列に属する単位画素から信号を読み出す第2の列信号線と、
前記第1の列信号線と前記第2の列信号線を短絡するスイッチと、
前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、
クロック信号に基づいて第1の参照信号および第2の参照信号を生成する参照信号生成回路と、
前記行走査手段によって選択された行の前記第1の列に属する単位画素から前記第1の列信号線を介して出力される第1のアナログ信号と、前記第1の参照信号とを比較する第1の比較器と、
前記第1の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第1のカウンタと、
前記行走査手段によって選択された行の前記第2の列に属する単位画素から前記第2の列信号線を介して出力される第2のアナログ信号と、前記第2の参照信号とを比較する第2の比較器と、
前記第2の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第2のカウンタとを備え、
前記第1の参照信号と前記第2の参照信号とは、前記第1の比較器および前記第2の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一であり、
前記第1の比較器が比較を開始した後所定の時間が経過してから、前記第2の比較器が比較を開始することを特徴とする固体撮像装置。
A pixel array unit in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix;
A first column signal line for reading a signal from a unit pixel belonging to the first column of the pixel array unit;
A second column signal line for reading a signal from a unit pixel belonging to a second column of the pixel array unit;
A switch for short-circuiting the first column signal line and the second column signal line;
Row scanning means for selecting each unit pixel of the pixel array section for each row;
A reference signal generation circuit for generating a first reference signal and a second reference signal based on a clock signal;
A first analog signal output from the unit pixel belonging to the first column in the row selected by the row scanning unit via the first column signal line is compared with the first reference signal. A first comparator;
A first counter that counts the time from the start of comparison until the output of the comparator is inverted;
A second analog signal output from the unit pixel belonging to the second column in the row selected by the row scanning unit via the second column signal line is compared with the second reference signal. A second comparator;
A second counter that counts the time from the start of comparison until the output of the comparator is inverted, of the second comparator;
The first reference signal and the second reference signal have substantially the same amount of voltage change per unit time during the comparison operation of the first comparator and the second comparator,
A solid-state imaging device, wherein a predetermined time elapses after the first comparator starts comparison, and then the second comparator starts comparison.
前記参照信号生成回路は、
前記クロック信号に基づいて階段状または傾斜状に時間変化するランプ波を出力するランプ波発生回路と、
前記ランプ波発生回路の出力に基づいて、前記第1の参照信号と、前記第1の参照信号を前記所定の時間分遅延させた前記第2の参照信号とを生成する遅延制御回路と
を備えることを特徴とする請求項1に記載の固体撮像装置。
The reference signal generation circuit includes:
A ramp wave generation circuit that outputs a ramp wave that changes in time stepwise or in an inclined manner based on the clock signal;
A delay control circuit configured to generate the first reference signal and the second reference signal obtained by delaying the first reference signal by the predetermined time based on an output of the ramp wave generation circuit; The solid-state imaging device according to claim 1.
前記第1のカウンタのカウント結果を保持する第1のデジタルメモリと、
前記第2のカウンタのカウント結果を保持する第2のデジタルメモリと、
前記第1のデジタルメモリおよび前記第2のデジタルメモリに接続された論理回路とを更に備え、
前記第1のカウンタのカウント結果と前記第2のカウンタのカウント結果とは、前記論理回路において平均演算処理されることを特徴とする請求項2に記載の固体撮像装置。
A first digital memory for holding a count result of the first counter;
A second digital memory for holding a count result of the second counter;
A logic circuit connected to the first digital memory and the second digital memory;
The solid-state imaging device according to claim 2, wherein the count result of the first counter and the count result of the second counter are subjected to an average calculation process in the logic circuit.
前記比較動作中において、前記スイッチはオンしており、前記第1の列信号線と前記第2の列信号線は短絡されていることを特徴とする請求項3に記載の固体撮像装置。 4. The solid-state imaging device according to claim 3, wherein, during the comparison operation, the switch is turned on, and the first column signal line and the second column signal line are short-circuited. 前記遅延制御回路は、
前記ランプ発生回路の出力と第1の容量素子を介して接続された第1のバッファ回路と、
前記ランプ発生回路の出力と第2の容量素子を介して接続された第2のバッファ回路と、
前記第1のバッファ回路の入力端子を所定の電圧で初期化するための第1の初期化回路と、
前記第2のバッファ回路の入力端子を前記所定の電圧で初期化するための第2の初期化回路と、
前記第2のバッファ回路の入力端子を前記所定の電圧に固定する時差制御回路とを備え、
前記ランプ波発生回路が前記ランプ波を出力する前の定常状態において前記初期化回路が前記第1のバッファ回路および前記第2のバッファ回路の入力端子を所定の電圧で初期化し、
前記ランプ波発生回路が前記ランプ波を出力開始してから、前記時差制御回路は、前記所定の時間だけ前記第2のバッファ回路の入力端子を前記所定の電圧に固定することを特徴とする請求項2に記載の固体撮像装置。
The delay control circuit includes:
A first buffer circuit connected to the output of the ramp generation circuit via a first capacitive element;
A second buffer circuit connected to the output of the ramp generation circuit via a second capacitive element;
A first initialization circuit for initializing an input terminal of the first buffer circuit with a predetermined voltage;
A second initialization circuit for initializing an input terminal of the second buffer circuit with the predetermined voltage;
A time difference control circuit for fixing the input terminal of the second buffer circuit to the predetermined voltage,
In a steady state before the ramp wave generating circuit outputs the ramp wave, the initialization circuit initializes the input terminals of the first buffer circuit and the second buffer circuit with a predetermined voltage,
The time difference control circuit fixes the input terminal of the second buffer circuit to the predetermined voltage for the predetermined time after the ramp wave generation circuit starts outputting the ramp wave. Item 3. The solid-state imaging device according to Item 2.
前記遅延制御回路は、
前記ランプ波発生回路の出力端子と、前記第1の初期化回路と、前記第1のバッファ回路の入力端子とに接続された第1の減衰器と、
前記ランプ波発生回路の出力端子と、前記第2の初期化回路と、前記第2のバッファ回路の入力端子とに接続された第2の減衰器と
を更に備えることを特徴とする請求項5に記載の固体撮像装置。
The delay control circuit includes:
A first attenuator connected to an output terminal of the ramp wave generation circuit, the first initialization circuit, and an input terminal of the first buffer circuit;
6. The apparatus according to claim 5, further comprising a second attenuator connected to an output terminal of the ramp wave generation circuit, the second initialization circuit, and an input terminal of the second buffer circuit. The solid-state imaging device described in 1.
前記第1の減衰器および第2の減衰器は、容量値の異なる2種類の容量素子を有することを特徴とする請求項6に記載の固体撮像装置。 The solid-state imaging device according to claim 6, wherein the first attenuator and the second attenuator have two types of capacitive elements having different capacitance values. 光電変換素子を含む複数の単位画素が行列状に2次元配置された画素アレイ部と、
前記画素アレイ部の第1の列に属する単位画素から信号を読み出す第1の列信号線と、
前記画素アレイ部の第2の列に属する単位画素から信号を読み出す第2の列信号線と、
前記第1の列信号線と前記第2の列信号線を短絡するスイッチと、
前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、
クロック信号に基づいて第1の参照信号および第2の参照信号を生成する参照信号生成回路と、
前記行走査手段によって選択された行の前記第1の列に属する単位画素から前記第1の列信号線を介して出力される第1のアナログ信号と、前記第1の参照信号とを比較する第1の比較器と、
前記第1の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第1のカウンタと、
前記行走査手段によって選択された行の前記第2の列に属する単位画素から前記第2の列信号線を介して出力される第2のアナログ信号と、前記第2の参照信号とを比較する第2の比較器と、
前記第2の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第2のカウンタとを備え、
前記第1の参照信号と前記第2の参照信号とは、前記第1の比較器および前記第2の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一な階段状または傾斜状に時間変化する信号であり、
前記第1の参照信号が時間変化を開始した後所定の時間が経過してから、前記第2の参照信号が時間変化を開始することを特徴とする固体撮像装置。
A pixel array unit in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix;
A first column signal line for reading a signal from a unit pixel belonging to the first column of the pixel array unit;
A second column signal line for reading a signal from a unit pixel belonging to a second column of the pixel array unit;
A switch for short-circuiting the first column signal line and the second column signal line;
Row scanning means for selecting each unit pixel of the pixel array section for each row;
A reference signal generation circuit for generating a first reference signal and a second reference signal based on a clock signal;
A first analog signal output from the unit pixel belonging to the first column in the row selected by the row scanning unit via the first column signal line is compared with the first reference signal. A first comparator;
A first counter that counts the time from the start of comparison until the output of the comparator is inverted;
A second analog signal output from the unit pixel belonging to the second column in the row selected by the row scanning unit via the second column signal line is compared with the second reference signal. A second comparator;
A second counter that counts the time from the start of comparison until the output of the comparator is inverted, of the second comparator;
The first reference signal and the second reference signal are stepped or substantially identical in voltage change amount per unit time during the comparison operation of the first comparator and the second comparator. It is a signal that changes with time in an inclined manner,
The solid-state imaging device, wherein a predetermined time elapses after the first reference signal starts to change in time, and then the second reference signal starts to change in time.
前記参照信号生成回路は、
前記クロック信号に基づいて階段状または傾斜状に時間変化するランプ波を出力するランプ波発生回路と、
前記ランプ波発生回路の出力に基づいて、前記第1の参照信号と、前記第1の参照信号を前記所定の時間分遅延させた前記第2の参照信号とを生成する遅延制御回路と
を備えることを特徴とする請求項8に記載の固体撮像装置。
The reference signal generation circuit includes:
A ramp wave generation circuit that outputs a ramp wave that changes in time stepwise or in an inclined manner based on the clock signal;
A delay control circuit configured to generate the first reference signal and the second reference signal obtained by delaying the first reference signal by the predetermined time based on an output of the ramp wave generation circuit; The solid-state imaging device according to claim 8.
前記第1のカウンタのカウント結果を保持する第1のデジタルメモリと、
前記第2のカウンタのカウント結果を保持する第2のデジタルメモリと、
前記第1のデジタルメモリおよび前記第2のデジタルメモリに接続された論理回路とを更に備え、
前記第1のカウンタのカウント結果と前記第2のカウンタのカウント結果とは、前記論理回路において平均演算処理されることを特徴とする請求項9に記載の固体撮像装置。
A first digital memory for holding a count result of the first counter;
A second digital memory for holding a count result of the second counter;
A logic circuit connected to the first digital memory and the second digital memory;
10. The solid-state imaging device according to claim 9, wherein the count result of the first counter and the count result of the second counter are subjected to an average calculation process in the logic circuit.
前記比較動作中において、前記スイッチはオンしており、前記第1の列信号線と前記第2の列信号線は短絡されていることを特徴とする請求項10に記載の固体撮像装置。 11. The solid-state imaging device according to claim 10, wherein, during the comparison operation, the switch is turned on, and the first column signal line and the second column signal line are short-circuited. 前記遅延制御回路は、
前記ランプ発生回路の出力と第1の容量素子を介して接続された第1のバッファ回路と、
前記ランプ発生回路の出力と第2の容量素子を介して接続された第2のバッファ回路と、
前記第1のバッファ回路の入力端子を所定の電圧で初期化するための第1の初期化回路と、
前記第2のバッファ回路の入力端子を前記所定の電圧で初期化するための第2の初期化回路と、
前記第2のバッファ回路の入力端子を前記所定の電圧に固定する時差制御回路とを備え、
前記ランプ波発生回路が前記ランプ波を出力する前の定常状態において前記初期化回路が前記第1のバッファ回路および前記第2のバッファ回路の入力端子を所定の電圧で初期化し、
前記ランプ波発生回路が前記ランプ波を出力開始してから、前記時差制御回路は、前記所定の時間だけ前記第2のバッファ回路の入力端子を前記所定の電圧に固定することを特徴とする請求項9に記載の固体撮像装置。
The delay control circuit includes:
A first buffer circuit connected to the output of the ramp generation circuit via a first capacitive element;
A second buffer circuit connected to the output of the ramp generation circuit via a second capacitive element;
A first initialization circuit for initializing an input terminal of the first buffer circuit with a predetermined voltage;
A second initialization circuit for initializing an input terminal of the second buffer circuit with the predetermined voltage;
A time difference control circuit for fixing the input terminal of the second buffer circuit to the predetermined voltage,
In a steady state before the ramp wave generating circuit outputs the ramp wave, the initialization circuit initializes the input terminals of the first buffer circuit and the second buffer circuit with a predetermined voltage,
The time difference control circuit fixes the input terminal of the second buffer circuit to the predetermined voltage for the predetermined time after the ramp wave generation circuit starts outputting the ramp wave. Item 10. The solid-state imaging device according to Item 9.
前記遅延制御回路は、
前記ランプ波発生回路の出力端子と、前記第1の初期化回路と、前記第1のバッファ回路の入力端子とに接続された第1の減衰器と、
前記ランプ波発生回路の出力端子と、前記第2の初期化回路と、前記第2のバッファ回路の入力端子とに接続された第2の減衰器と
を更に備えることを特徴とする請求項12に記載の固体撮像装置。
The delay control circuit includes:
A first attenuator connected to an output terminal of the ramp wave generation circuit, the first initialization circuit, and an input terminal of the first buffer circuit;
13. The apparatus according to claim 12, further comprising a second attenuator connected to an output terminal of the ramp wave generation circuit, the second initialization circuit, and an input terminal of the second buffer circuit. The solid-state imaging device described in 1.
前記第1の減衰器および第2の減衰器は、容量値の異なる2種類の容量素子を有することを特徴とする請求項13に記載の固体撮像装置。 The solid-state imaging device according to claim 13, wherein the first attenuator and the second attenuator have two types of capacitive elements having different capacitance values. 請求項1〜請求項14のいずれかに記載の固体撮像装置を有するカメラ。 The camera which has a solid-state imaging device in any one of Claims 1-14.
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