JP2015023299A - 半導体装置及び半導体集積回路 - Google Patents

Abstract

【課題】高速にパワースイッチの正常／異常を検出する。【解決手段】レプリカ回路１３が、回路部２への電源電圧の供給を制御するパワースイッチ３の動作を模擬し、積分部１５がパワースイッチ３のゲート電流を積分し、決定部１６が、レプリカ回路１３の出力信号に基づき、ゲート電流を積分する積分期間を決定し、判定部１７が、その積分期間でのゲート電流の積分値または、その積分期間で積分部１５での積分が完了しているか否かに基づき、パワースイッチ３が正常か否かを判定する。【選択図】図１

Description

本発明は、半導体装置及び半導体集積回路に関する。

近年の半導体装置では、様々な大きさの電源が多数使用される場合が多くなってきている。特に、アナログ回路、マイクロプロセッサ、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）などを併用する半導体装置では、これが顕著である。

半導体装置に含まれる回路部は、常に全てが動作するわけではない。消費電力を削減するため、回路部への電源電圧の供給を行うか否かを切り替えるスイッチにより、動作を行わない回路部への電源電圧の供給を遮断するパワーゲーティング技術が用いられている。以下、上記のようなスイッチをパワースイッチと呼ぶ。パワースイッチは、トランジスタを用いて実現される。

パワーゲーティング技術を用いて信頼性のあるパワーマネジメントを行う半導体集積回路を実現するには、チップ外のパワースイッチのゲートを制御するための端子の他、パワースイッチの出力信号を検出するための専用端子を設けることが考えられる。パワースイッチの出力信号（回路部へ供給される電源電圧）から、パワースイッチの正常／異常を検出するためである。しかしながら、多電源化が進むにつれて端子数が増加する。

なお、トランジスタの異常を精度よく検知する手法として、トランジスタのゲート電流を測定したり、ゲート電流を積分して、正常な場合の値と比較する手法がある。

特開２００３−１４３８３３号公報 特開２００７−２０２２３８号公報

半導体集積回路の端子数を削減するために、パワースイッチの出力信号を検出するための専用端子を設けず、パワースイッチの制御信号であるゲート信号（ゲート電流）を積分して、その積分値からパワースイッチの正常／異常を判定することが考えられる。しかしながら、積分期間は、パワースイッチの大きさに依存するため、適切なパワースイッチが適用されずに積分期間が長くなると、判定時間に時間がかかってしまう。

発明の一観点によれば、回路部への電源電圧の供給を制御する第１スイッチ回路と、前記第１スイッチ回路を制御するとともに、前記第１スイッチ回路が正常か否かを判定する制御回路と、を有し、前記制御回路は、前記第１スイッチ回路の動作を模擬する第２スイッチ回路と、前記第１スイッチ回路のゲート電流を積分する積分部と、前記第２スイッチ回路の出力信号に基づき、前記ゲート電流を積分する積分期間を決定する決定部と、前記積分期間での前記ゲート電流の積分値または、前記積分期間で前記積分部での積分が完了しているか否かに基づき、前記第１スイッチ回路が正常か否かを判定する判定部と、を有する半導体装置が提供される。

また、発明の一観点によれば、回路部への電源電圧の供給を制御する第１スイッチ回路の動作を模擬する第２スイッチ回路と、前記第１スイッチ回路のゲート電流を積分する積分部と、前記第２スイッチ回路の出力信号に基づき、前記ゲート電流を積分する積分期間を決定する決定部と、前記積分期間での前記ゲート電流の積分値または、前記積分期間で前記積分部での積分が完了しているか否かに基づき、前記第１スイッチ回路が正常か否かを判定する判定部と、を有する半導体集積回路が提供される。

開示の半導体集積回路及び半導体装置によれば、高速にパワースイッチの正常／異常を検出することができる。

第１の実施の形態の半導体装置の一例を示す図である。 第２の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。 パワースイッチが正常と判定される場合の第２の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。 パワースイッチが異常と判定される場合の第２の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。 第３の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。 ｐチャネル型ＭＯＳＦＥＴを用いたパワースイッチを有する第３の実施の形態の半導体装置、及び半導体集積回路の一例を示す図である。 パワースイッチが正常と判定される場合の第３の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。 パワースイッチが異常と判定される場合の第３の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。 第４の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。 第５の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。 第５の実施の形態の半導体装置及び半導体集積回路の変形例を示す図である。 第６の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。 第６の実施の形態の半導体装置及び半導体集積回路の試験時の動作の一例を示すタイミングチャートである。 第６の実施の形態の半導体装置及び半導体集積回路の変形例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一例を示す図である。

半導体装置１は、回路部２、スイッチ回路３、制御回路４を有している。
回路部２は、スイッチ回路３を介して電源電圧が供給される回路であり、たとえば、ＳｏＣ（System on a Chip）などである。なお、回路部２は、半導体装置１の外部に設けられているものであってもよい。

スイッチ回路３は、トランジスタ３ａを有し、回路部２への電源の供給を制御する。以下、スイッチ回路３をパワースイッチ３と呼ぶ。なお、トランジスタ３ａは、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であっても、ｐチャネル型ＭＯＳＦＥＴであってもよい。また、パワースイッチ３は、制御回路４内に設けられていてもよい。

制御回路４は、パワースイッチ３を制御するとともに、パワースイッチ３が正常か否かを判定する。
制御回路４は、電源電圧生成部１０、ゲート制御部１１，１２、スイッチ回路１３、駆動電荷検出部１４、積分部１５、決定部１６、判定部１７、電源供給管理部１８を有している。たとえば、制御回路４は、１チップの半導体集積回路で実現され、パワースイッチ３に、電源電圧を供給する端子Ｐａ、ゲート電圧を供給する端子Ｐｂを有している。

電源電圧生成部１０は、回路部２に対応した電源電圧を生成する。電源電圧生成部１０は、たとえば、チップ外の外部電源（バッテリー、ＵＳＢ（Universal Serial Bus）、ＡＣ（Alternating Current）電源）から供給される電源電圧を、降圧または昇圧して、回路部２に適した電圧とする。

ゲート制御部１１は、パワースイッチ３のトランジスタ３ａのゲートに供給するゲート電圧を生成する。
ゲート制御部１２は、スイッチ回路１３のトランジスタ１３ａのゲートに供給するゲート電圧を生成する。

スイッチ回路１３は、パワースイッチ３の動作を模擬する回路である。つまり、パワースイッチ３と同じタイミングでゲート電圧が与えられ、パワースイッチ３と同じ電源電圧が供給される。以下、スイッチ回路１３を、レプリカ回路１３と呼ぶ。レプリカ回路１３は、トランジスタ１３ａを有している。トランジスタ１３ａは、たとえば、予め規定されているトランジスタ３ａの大きさ（推奨値）と同じものか、小さいものが用いられる。

駆動電荷検出部１４は、パワースイッチ３を駆動する際に、パワースイッチ３のゲート容量にチャージまたはゲート容量からディスチャージされる電荷を検出する。これにより、パワースイッチ３のゲート容量に基づく電流（以下ゲート電流という）が検出される。なお、パワースイッチ３のゲート容量は、トランジスタ３ａのゲート−ソース間容量とゲート−ドレイン間容量がある。

積分部１５は、ゲート電流を積分する。これにより、パワースイッチ３のゲート容量に応じた積分値が得られる。
決定部１６は、レプリカ回路１３の出力信号に基づいて、基準となる積分期間を決定する。決定部１６は、たとえば、レプリカ回路１３の出力信号の立ち上がりタイミングから、ある値に達するまでの時間を積分期間とする。ここでの値は、たとえば、レプリカ回路の出力信号の最大値の９０％、９５％などである。

判定部１７は、上記積分期間での積分部１５での積分値または、上記積分期間で積分が完了しているか否かの情報に基づき、パワースイッチ３が正常か否かを判定する。
たとえば、判定部１７は、上記積分期間での積分値と閾値との比較結果に応じて、パワースイッチ３が正常か否かを判定する。閾値は、たとえば、正常または推奨されているパワースイッチ３を用いたときに得られる積分値に基づいて予め決められている。

電源供給管理部１８は、ゲート制御部１１，１２にイネーブル信号を送出する。また、電源供給管理部１８は、判定部１７での判定結果を受けて、たとえば、イネーブル信号の送出を停止したり、判定結果を外部に通知する。

以下、第１の実施の形態の半導体装置１の動作の一例を説明する。
ここでは、パワースイッチ３として、推奨されているものよりもトランジスタサイズが大きいものが用いられている場合について説明する。この場合、電源電圧がパワースイッチ３に供給されると、トランジスタ３ａのゲート容量が大きいため、図１に示すように、パワースイッチ３の出力は、なだらかに立ち上がる。このようなトランジスタ３ａのゲート電流をそのまま積分対象として積分して、積分値と閾値との比較判定を行うと、ゲート容量にチャージまたはゲート容量からディスチャージされる期間が長いため判定結果を得るまでの時間が長くなる。

そこで、第１の実施の形態の半導体装置１では、決定部１６が、レプリカ回路１３の出力信号に基づいて、基準の積分期間を決定する。そのため、図１に示すように、積分期間は、パワースイッチ３に依存せず、短くすることができる。この積分期間におけるゲート電流（図１の積分対象のゲート電流）の積分値は、図１の例では、閾値を下回っている。そのため、判定部１７は、パワースイッチ３が異常である旨の判定結果を出力する。

このように、第１の実施の形態の半導体装置１及び制御回路（半導体集積回路）４によれば、パワースイッチ３のゲート電流を積分する際、パワースイッチ３の動作を模擬するレプリカ回路１３の出力信号に基づき積分期間が決定される。これにより、積分期間がパワースイッチ３のサイズによらず一定となり、高速に正常／異常を判定できる。

また、パワースイッチ３のゲート電流に基づき、パワースイッチ３の正常／異常を判定するため、パワースイッチ３の出力信号を検出する端子を、制御回路４に設けなくてもよくなり、半導体集積回路の端子数を削減できる。

なお、上記の説明では、１つの回路部２に対して電源を供給するパワースイッチ３と、制御回路４を説明したがこれに限定されない。回路部２が複数ある場合には、それに対応してパワースイッチ３を設け、制御回路４において、電源供給管理部１８以外の要素を複数設ければよい。また、各回路部２で共通化できる制御回路４の要素については、共通化するようにしてもよい。その一例については後述する。

また、判定部１７は、基準となる積分期間で、パワースイッチ３のゲート電流の積分が完了しているか否かの情報に基づき、パワースイッチ３が正常か否かを判定するようにしても同様の効果が得られる。この点についても、後述する。

（第２の実施の形態）
図２は、第２の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。
半導体装置５０は、回路部５１、パワースイッチ５２、半導体集積回路５３を有している。

回路部５１は、パワースイッチ５２を介して電源電圧が供給される回路であり、たとえば、ＳｏＣなどである。なお、回路部５１は、半導体装置５０の外部に設けられているものであってもよい。

パワースイッチ５２は、トランジスタ５２ａとダイオード５２ｂを有している。なお、以下の説明では、トランジスタ５２ａは、ｐチャネル型ＭＯＳＦＥＴであるものとして説明する。トランジスタ５２ａのドレインは回路部５１に接続されており、ソースは半導体集積回路５３の端子Ｐ１に、ゲートは半導体集積回路５３の端子Ｐ２に接続されている。また、ダイオード５２ｂのアノードは、トランジスタ５２ａのドレインに接続されており、カソードは、トランジスタ５２ａのソースに接続されている。

なお、トランジスタ５２ａは、ゲート−ソース間容量Ｃｇｓと、ゲート−ドレイン間容量Ｃｇｄを有している。これらはトランジスタ５２ａの寄生容量であるため、点線で図示されている。また、パワースイッチ５２は、半導体集積回路５３内に設けられていてもよい。

半導体集積回路５３は、パワースイッチ５２を制御するとともに、パワースイッチ５２が正常か否かを検出する。
半導体集積回路５３は、電源電圧生成部６０、ゲート制御／出力モニタ回路６１、バイアス回路６２、電源供給管理部６３を有している。

電源電圧生成部６０は、回路部５１に対応した電源電圧ＰＶＯＵＴを生成し、端子Ｐ１を介してパワースイッチ５２に供給する。電源電圧生成部６０は、たとえば、チップ外の外部電源（バッテリー、ＵＳＢ、ＡＣ電源）から供給される電源電圧を、降圧または昇圧して、回路部５１に適した電源電圧ＰＶＯＵＴとする。

ゲート制御／出力モニタ回路６１は、端子Ｐ２を介して、パワースイッチ５２にゲート電圧を供給するとともに、ゲート電流の積分値に基づき、パワースイッチ５２が正常であるか否かを判定する。

バイアス回路６２は、ゲート制御／出力モニタ回路６１にバイアス電圧Ｖｂを供給する。バイアス回路６２は、電流源６２ａと、ドレインに電流源６２ａ及び自身のゲートを接続しソースを接地したｎチャネル型ＭＯＳＦＥＴであるトランジスタ６２ｂを有している。

電源供給管理部６３は、ゲート制御／出力モニタ回路６１にイネーブル信号ＸＥＮＡを送出する。なお、イネーブル信号ＸＥＮＡは、パワースイッチ５２をオンするときには、Ｌ（Low）レベルとなり、パワースイッチ５２をオフするときには、Ｈ（High）レベルとなる信号である。また、電源供給管理部６３は、ゲート制御／出力モニタ回路６１での判定結果を受けて、たとえば、イネーブル信号ＸＥＮＡの送出を停止したり、判定結果を外部に通知する。

ゲート制御／出力モニタ回路６１は、ゲート制御部７０，７１、レプリカ回路７２、駆動電荷検出部７３、積分部７４、決定部７５、判定部７６、容量Ｃ１，Ｃ２を有している。容量Ｃ１は、一方の端子をパワースイッチ５２のゲートに接続しており、ゲート電圧が急に変化して回路部５１へ突入電流が流れ込むことを防止するために設けられている。容量Ｃ２は、容量Ｃ１に対応して設けられているもので、一方の端子をレプリカ回路７２のゲートに接続している。容量Ｃ１，Ｃ２の他方の端子は接地電位ＡＧＮＤとなっている。仮に、１μＡの定電流で、容量値が１ｐＦの容量Ｃ１をチャージまたはディスチャージする場合、１μ／１ｐ（Ｖ／ｓ）の傾きでゲート電圧は制御される。

ゲート制御部７０は、レプリカ回路７２のトランジスタ７２ａのゲートに供給するゲート電圧を生成する。ゲート制御部７０は、インバータ回路７０ａ、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ７０ｂ、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ７０ｃ，７０ｄを有している。

インバータ回路７０ａは、電源供給管理部６３からイネーブル信号ＸＥＮＡを入力して、論理レベルを反転してトランジスタ７０ｂ，７０ｃのゲートに供給する。トランジスタ７０ｂのソースには、電源電圧ＡＶＤＤが印加される。また、トランジスタ７０ｂのドレインは、トランジスタ７０ｃのドレイン、容量Ｃ２及びレプリカ回路７２のトランジスタ７２ａのゲートに接続されている。トランジスタ７０ｃのソースは、トランジスタ７０ｄのドレインに接続されている。トランジスタ７０ｄのソースは接地電位ＡＧＮＤとなっており、トランジスタ７０ｄのゲートには、バイアス回路６２からのバイアス電圧Ｖｂが印加されている。

ゲート制御部７１は、パワースイッチ５２のトランジスタ５２ａのゲートに供給するゲート電圧を生成する。ゲート制御部７１は、インバータ回路７１ａ、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ７１ｂ、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ７１ｃ，７１ｄ，７１ｅを有している。

インバータ回路７１ａは、電源供給管理部６３からイネーブル信号ＸＥＮＡを入力して、論理レベルを反転してトランジスタ７１ｂ，７１ｃのゲートに供給する。トランジスタ７１ｂのソースには、電源電圧ＡＶＤＤが印加される。また、トランジスタ７１ｂのドレインは、トランジスタ７１ｃのドレイン、容量Ｃ１及び端子Ｐ２を介して、パワースイッチ５２のトランジスタ５２ａのゲートに接続されている。トランジスタ７１ｃのソースは、トランジスタ７１ｄのドレインに接続されている。トランジスタ７１ｄのソースはトランジスタ７１ｅのドレインに接続されている。トランジスタ７１ｄのゲートは、自身のドレインに接続されているとともに、駆動電荷検出部７３の後述するトランジスタ７３ｂのゲートに接続されている。トランジスタ７１ｅのソースは、接地電位ＡＧＮＤとなっており、トランジスタ７１ｅのゲートには、バイアス回路６２からのバイアス電圧Ｖｂが印加されている。

トランジスタ７１ｅとバイアス回路６２のトランジスタ６２ｂとにより、カレントミラー回路が実現されている。これにより、トランジスタ７１ｅは、定電流源として機能する。

レプリカ回路７２は、パワースイッチ５２の動作を模擬する回路であり、パワースイッチ５２と同じタイミングでゲート電圧が与えられ、パワースイッチ５２と同じ電源電圧ＰＶＯＵＴが電源電圧生成部６０から供給される。

レプリカ回路７２は、トランジスタ７２ａとダイオード７２ｂを有している。なお、トランジスタ７２ａは、パワースイッチ５２のトランジスタ５２ａと同様にｐチャネル型ＭＯＳＦＥＴである。トランジスタ７２ａのソースは、電源電圧生成部６０に接続されており、トランジスタ７２ａのドレインは、決定部７５の後述する比較器７５ａの非反転入力端子に入力される。トランジスタ７２ａのゲートは、ゲート制御部７０のトランジスタ７０ｂ，７０ｃのドレイン及び容量Ｃ２に接続されている。また、ダイオード７２ｂのアノードは、トランジスタ７２ａのドレインに接続されており、カソードは、トランジスタ７２ａのソースに接続されている。

なお、トランジスタ７２ａは、ゲート−ソース間容量Ｃｇｓｄと、ゲート−ドレイン間容量Ｃｇｄｄを含むゲート容量を有している。これらはトランジスタ７２ａの寄生容量であるため、点線で図示されている。

トランジスタ７２ａの大きさは、パワースイッチ５２のトランジスタ５２ａのサイズの推奨値または、その推奨値の１／Ｎ（Ｎ＞１）の大きさとなっている。トランジスタ７２ａのゲート容量とトランジスタ５２ａのゲート容量の大きさの比は、トランジスタ７２ａとトランジスタ５２ａのサイズの比によって決まる。たとえば、トランジスタ５２ａのオン抵抗が、１０Ω、出力容量が１μＦであった場合には、それに対応したＲＣ時定数を、レプリカ回路７２で生成させることが望ましい。仮にレプリカ回路７２のトランジスタ７２ａのオン抵抗を１００Ω（トランジスタサイズがパワースイッチ５２の１／１０）とした際には、トランジスタ７２ａの出力には、１０μＦの容量成分を接続すればよい。

駆動電荷検出部７３は、パワースイッチ５２を駆動する際に、パワースイッチ５２のゲート容量（ゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄ）にチャージされる電荷、またはゲート容量からディスチャージされる電荷を検出する。これにより、パワースイッチ５２のゲート容量に基づくゲート電流が検出される。

駆動電荷検出部７３は、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ７３ａ、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ７３ｂ，７３ｃを有している。
トランジスタ７３ａのソースには、電源電圧ＡＶＤＤが印加され、トランジスタ７３ａのドレインはトランジスタ７３ｂのドレイン及び自身のゲートに接続されている。また、トランジスタ７３ａのドレイン及びゲートは、積分部７４の後述するトランジスタ７４ａのゲートに接続されている。トランジスタ７３ｂのソースはトランジスタ７３ｃのドレインに接続されており、トランジスタ７３ｂのゲートは、ゲート制御部７１のトランジスタ７１ｄのドレイン及びゲートに接続されている。トランジスタ７３ｃのソースは、接地電位ＡＧＮＤとなっており、トランジスタ７３ｄのゲートには、バイアス回路６２からのバイアス電圧Ｖｂが印加されている。

トランジスタ７３ｂと、ゲート制御部７１のトランジスタ７１ｄにより、カレントミラー回路が実現されており、トランジスタ７３ｂのドレインには、ゲート制御部７１のノードＮａと同じ電流が流れる。

積分部７４は、ゲート電流を積分する機能を有する。これにより、パワースイッチ５２のゲート容量に応じた積分値が得られる。
積分部７４は、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ７４ａ，７４ｂ、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ７４ｃ、容量Ｃ３を有している。

トランジスタ７４ａのソースには、電源電圧ＡＶＤＤが印加され、トランジスタ７４ａのドレインはトランジスタ７４ｂのソースに接続されている。トランジスタ７４ａのゲートは、駆動電荷検出部７３のトランジスタ７３ａのドレイン及びゲートに接続されている。トランジスタ７４ｂのドレインは、トランジスタ７４ｃのドレイン、容量Ｃ３の一方の端子及び判定部７６の後述する比較器７６ａの反転入力端子と比較器７６ｂの非反転入力端子に接続されている。トランジスタ７４ｂ，７４ｃのゲートは、電源供給管理部６３に接続されており、イネーブル信号ＸＥＮＡが入力される。トランジスタ７４ｃのソースと、容量Ｃ３の他方の端子は、接地電位ＡＧＮＤとなる。この容量Ｃ３に印加される電圧が、ゲート電流の積分値に相当する。

決定部７５は、レプリカ回路７２の出力信号がある値（図２の例では、電圧Ｖｔｈ）に達するまでの時間に基づいて基準の積分期間の終了を示す信号を出力する。
決定部７５は、比較器７５ａを有している。比較器７５ａの非反転入力端子（図２では“＋”と表記されている）は、レプリカ回路７２のトランジスタ７２ａのドレインに接続されている。比較器７５ａの反転入力端子（図２では“−”と表記されている）には、電圧Ｖｔｈが印加されている。電圧Ｖｔｈは、たとえば、電源電圧ＰＶＯＵＴ、または電源電圧ＰＶＯＵＴよりもわずかに小さい値（たとえば、電源電圧ＰＶＯＵＴの９０％、９５％などの値）である。比較器７５ａの出力端子は、判定部７６の後述するフリップフロップ７６ｄ，７６ｅのクロック端子ＣＫに接続されている。

判定部７６は、決定部７５から積分期間の終了を示す信号を受けて、その時点での積分部７４の積分値（容量Ｃ３の電圧）に基づいて、パワースイッチ５２が正常か否かを判定する。

判定部７６は、比較器７６ａ，７６ｂ、ＡＮＤ回路７６ｃ、フリップフロップ７６ｄ，７６ｅ、インバータ回路７６ｆを有している。
比較器７６ａの非反転入力端子には、基準電圧ＶｒＨが印加され、比較器７６ｂの反転入力端子には、基準電圧ＶｒＬが印加される。基準電圧ＶｒＨは、基準電圧ＶｒＬよりも大きい電圧である。基準電圧ＶｒＨ，ＶｒＬは、たとえば、推奨されているパワースイッチを用いたときに取り得るゲート電流の積分値の範囲に基づいて、予め決められている。

比較器７６ａの反転入力端子と比較器７６ｂの非反転入力端子は、容量Ｃ３の一方の端子に入力されており、容量Ｃ３にチャージされる電荷量（前述の積分値）に応じた電圧が印加される。

比較器７６ａ，７６ｂの出力端子は、ＡＮＤ回路７６ｃの２つの入力端子に接続されている。ＡＮＤ回路７６ｃの出力端子は、フリップフロップ７６ｄのデータ入力端子Ｄに接続されているとともに、インバータ回路７６ｆを介して、フリップフロップ７６ｅのデータ入力端子Ｄに接続されている。

フリップフロップ７６ｄ，７６ｅのクロック端子ＣＫは前述したように、決定部７５の比較器７５ａの出力端子に接続されている。フリップフロップ７６ｄ，７６ｅの出力端子Ｑは、電源供給管理部６３に接続されている。

フリップフロップ７６ｄの出力端子Ｑからは、ＰＯＧ（Power On Good）信号が出力され、フリップフロップ７６ｅの出力端子Ｑからは、アラート信号が出力される。ＰＯＧ信号は、電源が正常に立ち上がったことを示すフラグであり、電源が正常に立ち上がったと判定されたときには、Ｈレベルとなる。アラート信号は、電源が正常に立ち上がらなかったことを示すフラグであり、電源が正常に立ち上がらなかったと判定されたときには、Ｈレベルとなる。

以下、第２の実施の形態の半導体装置５０の動作を説明する。
図３は、パワースイッチが正常と判定される場合の第２の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。

図３には、電源供給管理部６３から出力されるイネーブル信号ＸＥＮＡ、端子Ｐ２からパワースイッチ５２に供給されるゲート電圧ＰＧＡＴＥ、レプリカ回路７２に供給されるゲート電圧ＲＧＡＴＥの様子が示されている。また、パワースイッチ５２の出力信号、ゲート制御部７１のノードＮａにおける電流、積分部７４の容量Ｃ３の電圧Ｖｃ３（積分値を示す）、レプリカ回路７２の出力信号の様子が示されている。さらに、ＰＯＧ信号、アラート信号、電源供給管理部６３が検出するステートの様子が示されている。

電源供給管理部６３は、パワースイッチ５２をオフしておく（回路部５１への電源供給を休止する）場合、イネーブル信号ＸＥＮＡをＨレベルにしておく。
電源供給管理部６３は、パワースイッチ５２をオンして回路部５１に電源電圧ＰＶＯＵＴを供給する際、イネーブル信号ＸＥＮＡをＬレベルに立ち下げる（タイミングｔ１）。これにより、ゲート制御部７１は、図３に示すような傾きでゲート電圧ＰＧＡＴＥを立ち下げていく。ゲート制御部７０も同じタイミングでレプリカ回路７２のゲート電圧ＲＧＡＴＥを立ち下げていく。ゲート電圧が立ち下がるにしたがって、パワースイッチ５２の出力信号及びレプリカ回路７２の出力信号が立ち上がっていく。

ところで、パワースイッチ５２がオフ状態からオン状態となるときに、トランジスタ５２ａのゲート容量がディスチャージするための電荷総量は、ノードＮａに流れる電流に着目すると、以下の式で近似できる。

式（１）で、Ｉｂは、ノードＮａに流れる電流である。Ｃ１は容量Ｃ１の容量値であり、Ｃｇｄは、パワースイッチ５２のトランジスタ５２ａのゲート−ドレイン間容量Ｃｇｄの容量値である。

したがって、式（１）の左辺の積分値を得ることにより、パワースイッチ５２のゲート容量や電源電圧ＰＶＯＵＴの状態を検知することが可能となる。
ノードＮａの電流は、図３に示されているようにタイミングｔ１で立ち上がる。ノードＮａの電流は、前述したカレントミラー回路で、駆動電荷検出部７３で検出され、さらに、積分部７４の容量Ｃ３に流れ込む。これにより、容量Ｃ３の電圧Ｖｃ３も、図３に示すように上昇する。この電圧Ｖｃ３が、式（１）の左辺の積分値に相当する。

一方、パワースイッチ５２の動作を模擬するレプリカ回路７２の出力信号も、タイミングｔ１から立ち上がっていく。パワースイッチ５２の出力信号は、比較器７５ａにて、電圧Ｖｔｈと比較される。タイミングｔ２では、パワースイッチ５２の出力信号が、電圧Ｖｔｈに達している。

このとき、比較器７５ａは、判定部７６のフリップフロップ７６ｄ，７６ｅのクロック端子ＣＫに入力されるクロック信号をＨレベルとする。これにより、フリップフロップ７６ｄは、タイミングｔ２での、ＡＮＤ回路７６ｃの出力信号を取り込む。また、フリップフロップ７６ｅは、インバータ回路７６ｆで反転された、タイミングｔ２でのＡＮＤ回路７６ｃの出力信号を取り込む。

タイミングｔ２では、積分値である電圧Ｖｃ３は、図３に示されているように、ＶｒＬ＜Ｖｃ３＜ＶｒＨである。そのため、判定部７６において、比較器７６ａ，７６ｂの出力信号は両方ともＨレベルとなる。したがってＡＮＤ回路７６ｃの出力信号は、Ｈレベル（“１”）となる。これによって、フリップフロップ７６ｄの出力端子Ｑからは、ＰＯＧ信号として“１”が出力され、フリップフロップ７６ｅの出力端子Ｑからは、“０”が出力される。

これにより、電源供給管理部６３は、パワースイッチ５２のステートが“正常”であることを検出する。
なお、タイミングｔ３にて、イネーブル信号ＸＥＮＡがＨレベルに戻ると、ゲート電圧ＰＧＡＴＥ，ＲＧＡＴＥもＨレベルに立ち上がり、パワースイッチ５２の出力信号は負荷（回路部５１）に応じた傾きで立ち下がっていく。また、電圧Ｖｃ３についてもＬレベルとなり、レプリカ回路７６の信号も立ち下がっていく。

図４は、パワースイッチが異常と判定される場合の第２の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。イネーブル信号ＸＥＮＡ、ゲート電圧ＰＧＡＴＥ，ＲＧＡＴＥ、パワースイッチ５２の出力信号、ゲート制御部７１のノードＮａにおける電流、電圧Ｖｃ３、レプリカ回路７２の出力信号、ＰＯＧ信号、アラート信号、ステートの様子が示されている。

タイミングｔ５までは、図３に示した動作と同じ動作が行われる。すなわち、タイミングｔ５において、電源供給管理部６３は、イネーブル信号ＸＥＮＡをＬレベルに立ち下げる。これにより、ゲート制御部７１は、図４に示すような傾きでゲート電圧ＰＧＡＴＥを立ち下げていく。ゲート制御部７０も同様にレプリカ回路７２のゲート電圧ＲＧＡＴＥを立ち下げていく。ゲート電圧ＰＧＡＴＥ，ＲＧＡＴＥが立ち下がるにしたがって、パワースイッチ５２の出力信号及びレプリカ回路７２の出力信号が立ち上がっていく。

ただ、パワースイッチ５２として推奨されているものよりも大きいものが用いられている場合、ゲート容量が大きくなり、図４に示されているように、出力信号の立ち上がり速度が、レプリカ回路７２の出力信号よりも遅くなっている。

しかしながら、図３に示した場合と同様に、判定部７６のフリップフロップ７６ｄ，７６ｅで、ＡＮＤ回路７６ｃの出力を取り込むタイミングは同じである。すなわち、レプリカ回路７２の出力信号が電圧Ｖｔｈに達したタイミングｔ６で、ＡＮＤ回路７６ｃの出力がフリップフロップ７６ｄ，７６ｅに取り込まれる。すなわち、タイミングｔ５〜ｔ６の基準の積分期間の積分値に基づいた値が、フリップフロップ７６ｄ，７６ｅに取り込まれる。

タイミングｔ６では、積分値であるＶｃ３は、Ｖｃ３＜ＶｒＬ＜ＶｒＨである。そのため、判定部７６において、比較器７６ａの出力信号はＨレベルとなり、比較器７６ｂの出力信号はＬレベルとなる。したがってＡＮＤ回路７６ｃの出力信号は、Ｌレベル（“０”）となる。これによって、フリップフロップ７６ｅの出力端子からは、アラート信号として“１”が出力される。

これにより、電源供給管理部６３は、パワースイッチ５２のステートが“異常”であることを検出する。
なお、タイミングｔ７にて、イネーブル信号ＸＥＮＡがＨレベルに戻ると、ゲート電圧ＰＧＡＴＥ，ＲＧＡＴＥもＨレベルに立ち上がり、パワースイッチ５２の出力信号は負荷に応じた傾きで立ち下がっていく。また、電圧Ｖｃ３についてもＬレベルとなり、レプリカ回路７６の信号も立ち下がっていく。

パワースイッチ５２のゲート容量が大きいと、式（１）の関係から積分値も大きくなり、積分が完了するまでに時間がかかる。しかし、上記のように、本実施の形態の半導体装置５０及び半導体集積回路５３によれば、レプリカ回路７２の出力信号に基づき基準の積分期間が決定され、積分値と基準電圧ＶｒＨ，ＶｒＬとの比較に基づいた判定結果が出力されるようになる。つまり、レプリカ回路７２の出力信号が電圧Ｖｔｈに達したタイミング（基準の積分期間が終了したタイミング）で、判定結果が得られる。そのため、高速にパワースイッチ５２の正常／異常を判定できる。

また、検出されたゲート電流（ノードＮａに流れる電流に相当する）を、カレントミラー回路を用いて積分部７４に移すことで、精度よく積分値が得られる。
また、パワースイッチ５２のゲート電流に基づき、パワースイッチ５２の正常／異常を判定するため、パワースイッチ５２の出力信号を検出する端子を、半導体集積回路５３に設けなくてもよくなり、半導体集積回路５３の端子数を削減できる。

なお、上記の説明では、１つの回路部５１に対して電源を供給するパワースイッチ５２と、半導体集積回路５３を説明したがこれに限定されない。回路部５１が複数ある場合には、それに対応してパワースイッチ５２を設け、半導体集積回路５３において、電源供給管理部６３以外の要素を複数設ければよい。また、各回路部５１で共通化できる半導体集積回路５３の要素については、共通化するようにしてもよい。その一例については後述する。

（第３の実施の形態）
図５は、第３の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。図１に示した第１の実施の形態の半導体装置１及び半導体集積回路４と同様の要素については、同じ符号が付されている。

第３の実施の形態の半導体装置１ａでは、半導体集積回路４ａの判定部１７ａが、図１に示した判定部１７と異なっている。
半導体集積回路４ａの判定部１７ａは、積分期間判定部１７−１、積分結果判定部１７−２、判定結果出力部１７−３を有している。

積分期間判定部１７−１は、レプリカ回路１３の出力信号に基づき決定部１６で決定された基準の積分期間で、積分部１５での積分が完了しているか否かを判定する。基準の積分期間で積分部１５での積分が完了しない場合、積分期間判定部１７−１は、パワースイッチ３に異常がある旨を通知する信号を出力する。

積分結果判定部１７−２は、積分部１５での積分値が、推奨されているパワースイッチを用いたときに取り得るゲート電流の積分値の範囲内に入っているか否かを判定する。積分部１５での積分値が、推奨されているパワースイッチを用いたときに取り得るゲート電流の積分値の範囲内に入っていない場合、積分結果判定部１７−２は、パワースイッチ３に異常がある旨を通知する信号を出力する。

判定結果出力部１７−３は、積分期間判定部１７−１と積分結果判定部１７−２の結果を受けて、パワースイッチ３に異常があるか否かを通知する信号（判定結果）を、電源供給管理部１８に出力する。

以下、ｐチャネル型ＭＯＳＦＥＴを用いたパワースイッチのゲートを制御またはパワースイッチの正常／異常を検出する場合を例にして、第３の実施の形態の半導体装置及び半導体集積回路の一例を説明する。

図６は、ｐチャネル型ＭＯＳＦＥＴを用いたパワースイッチを有する第３の実施の形態の半導体装置、及び半導体集積回路の一例を示す図である。図２に示した第２の実施の形態の半導体装置５０と同様の要素については、同じ符号が付されている。

半導体装置５０ａにおいて、半導体集積回路５３ａのゲート制御／出力モニタ回路６１ａは、積分期間判定部７６−１、積分結果判定部７６−２、判定結果出力部７６−３を有している。これらは、前述した図５の積分期間判定部１７−１、積分結果判定部１７−２、判定結果出力部１７−３と同様の機能を有する。さらに、半導体集積回路５３ａは、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ７７と、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ７８を有している。

トランジスタ７７のゲートは、駆動電荷検出部７３のトランジスタ７３ａのゲート及びドレインに接続されており、トランジスタ７７のソースには電源電圧ＡＶＤＤが印加されている。トランジスタ７７のドレインは、トランジスタ７８のドレインに接続されている。トランジスタ７８のゲートには、バイアス電圧Ｖｂが印加され、ソースは接地電位ＡＧＮＤとなっている。なお、図６では、トランジスタ７７のソースとトランジスタ７８のドレインとの間のノードが、Ｎｂと表記されている。

積分期間判定部７６−１は、フリップフロップ７６ｋとインバータ回路７６ｌを有している。フリップフロップ７６ｋのクロック端子ＣＫには、決定部７５の比較器７５ａの出力端子が接続されている。データ入力端子Ｄは、インバータ回路７６ｌの出力端子に接続されている。また、リセット端子は、電源供給管理部６３に接続されており、イネーブル信号ＸＥＮＡが入力される。また、出力端子Ｑは、判定結果出力部７６−３の後述するＯＲ回路７６ｉの一方の入力端子と、ＡＮＤ回路７６ｊの３つの入力端子のうちの１つに接続されている。インバータ回路７６ｌの入力端子は、積分期間判定部７６−２の後述するインバータ回路７６ｇの出力端子に接続されている。なお、図６では、インバータ回路７６ｌの入力端子と、インバータ回路７６ｇの出力端子との間のノードが、Ｎｃと表記されている。

積分結果判定部７６−２は、図２に示した判定部７６と同様に、比較器７６ａ，７６ｂ、ＡＮＤ回路７６ｃ、フリップフロップ７６ｄ，７６ｅ、インバータ回路７６ｆを有しており、ほぼ同様の回路となっている。ただ、フリップフロップ７６ｄ，７６ｅのクロック端子ＣＫには、比較器７５ａの出力端子ではなく、ノードＮｂを入力端子に接続したインバータ回路７６ｇの出力端子（及びノードＮｃ）が接続されている。このための、ノードＮｂの電位がＬレベルになり、ノードＮｃの電位がＨレベルになると、積分結果に基づくＡＮＤ回路７６ｃの出力信号が、フリップフロップ７６ｅに取り込まれることになる。

判定結果出力部７６−３は、２入力のＡＮＤ回路７６ｈ、ＯＲ回路７６ｉ、３入力のＡＮＤ回路７６ｊを有している。
２入力のＡＮＤ回路７６ｈの一方の入力端子は、インバータ回路７１ａの出力端子に接続されており、他の入力端子は、ＯＲ回路７６ｉの出力端子に接続されている。ＡＮＤ回路７６ｈは、２つの入力端子に入力される信号が全て“１”のときにアラート信号として“１”を出力し、電源供給管理部６３に、パワースイッチ５２に異常があった旨を通知する。

ＯＲ回路７６ｉの一方の入力端子は、前述したように、フリップフロップ７６ｋの出力端子Ｑに接続されており、他方の出力端子は、フリップフロップ７６ｅの出力端子Ｑに接続されている。これにより、フリップフロップ７６ｋ，７６ｅの少なくとも一方の出力信号が“１”であれば、ＯＲ回路７６ｉは“１”を出力する。

３入力のＡＮＤ回路７６ｊの第１の入力端子は、前述したように、フリップフロップ７６ｋの出力端子Ｑに接続されており、第２の入力端子は、フリップフロップ７６ｄの出力端子Ｑに接続されており、第３の入力端子は電源供給管理部６３に接続されている。なお、第１の入力端子と第３の入力端子に入力される信号は、論理レベルが反転されて入力される。ＡＮＤ回路７６ｊは、イネーブル信号ＸＥＮＡがＬレベルのとき、フリップフロップ７６ｄの出力信号が“１”でかつ、フリップフロップ７６ｋの出力信号が“０”のとき、ＰＯＧ信号として“１”を出力し、電源供給管理部６３に、電源が正常に立ち上がったことを通知する。

以下、第３の実施の形態の半導体装置５０ａの動作を説明する。
図７は、パワースイッチが正常と判定される場合の第３の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。

図７には、電源供給管理部６３から出力されるイネーブル信号ＸＥＮＡ、端子Ｐ２からパワースイッチ５２に供給されるゲート電圧ＰＧＡＴＥ、パワースイッチ５２の出力信号、ゲート制御部７１のノードＮａにおける電流の様子が示されている。さらに、ノードＮｃにおける電圧、積分部７４の容量Ｃ３の電圧Ｖｃ３、レプリカ回路７２の出力信号、フリップフロップ７６ｅ，７６ｋの出力信号、ＰＯＧ信号、アラート信号及び電源供給管理部６３が検出するステートの様子が示されている。

タイミングｔ１０までは、図３に示した動作と同じ動作が行われる。すなわち、タイミングｔ１０において、電源供給管理部６３は、イネーブル信号ＸＥＮＡをＬレベルに立ち下げる。これにより、ゲート制御部７１は、図７に示すような傾きでゲート電圧ＰＧＡＴＥを立ち下げていく。図７では図示されていないが、ゲート制御部７０も同様にレプリカ回路７２のゲート電圧を立ち下げていく。ゲート電圧が立ち下がるにしたがって、パワースイッチ５２の出力信号及びレプリカ回路７２の出力信号が立ち上がっていく。

また、タイミングｔ１０では、ノードＮａにおける電流も立ち上がる。ノードＮａの電流は、前述したカレントミラー回路で、駆動電荷検出部７３で検出され、さらに、積分部７４の容量Ｃ３に流れ込む。これにより、容量Ｃ３の電圧Ｖｃ３も、図７に示すように上昇する。この電圧Ｖｃ３が、式（１）に左辺の積分値に相当する。

ノードＮａにおける電流は次第に減少し、タイミングｔ１１で値Ｉｔｈ以下になると、トランジスタ７７から供給される電流値がトランジスタ７８から引き抜かれる電流値よりも下回ることで、ノードＮｂにおける電圧は接地電位ＡＧＮＤレベルまで低下する。そしてそれを反転させた論理をとるノードＮｃの電圧はＨレベルとなる。ノードＮｃの電圧は、イネーブル信号ＸＥＮＡがＬレベルのときは、積分が完了しているか否かを示す。

この時、積分結果判定部７６−２のフリップフロップ７６ｄ，７６ｅのクロック端子ＣＫの電位がＨレベルに立ち上がる。そのため、フリップフロップ７６ｄには、完了した積分結果に基づくＡＮＤ回路７６ｃの出力信号が取り込まれ、フリップフロップ７６ｅには、インバータ回路７６ｆで論理レベルが反転されたＡＮＤ回路７６ｃの出力信号が、取り込まれる。

タイミングｔ１１では、積分値である電圧Ｖｃ３は、図７に示されているように、ＶｒＬ＜Ｖｃ３＜ＶｒＨである。そのため、積分結果判定部７６−２において、比較器７６ａ，７６ｂの出力信号は両方ともＨレベルとなる。したがってＡＮＤ回路７６ｃの出力信号は、Ｈレベル（“１”）となる。これによって、フリップフロップ７６ｄの出力端子Ｑからは、“１”、フリップフロップ７６ｅの出力端子Ｑからは“０”が出力される。そのため、ＡＮＤ回路７６ｈから出力されるアラート信号は“０”のままである。

タイミングｔ１２において、レプリカ回路７６の出力信号が電圧Ｖｔｈに達すると、そのときのフリップフロップ７６ｋのデータ入力端子Ｄに入力される値が、フリップフロップ７６ｋに取り込まれる。フリップフロップ７６ｋのデータ入力端子Ｄは、インバータ回路７６ｌを介してノードＮｃに接続されており、タイミングｔ１２では、積分が完了しておりノードＮｃにおける電圧はＨレベルになっているため、フリップフロップ７６ｋには“０”が取り込まれる。したがって、フリップフロップ７６ｋからは“０”が出力され、ＡＮＤ回路７６ｊは、ＰＯＧ信号として“１”を出力する。これにより、電源供給管理部６３は、パワースイッチ５２のステートが“正常”であることを検出する。

なお、タイミングｔ１３にて、イネーブル信号ＸＥＮＡがＨレベルに戻ると、ゲート電圧ＰＧＡＴＥもＨレベルに立ち上がり、パワースイッチ５２の出力信号は負荷に応じた傾きで立ち下がっていく。また、ノードＮｃにおける電圧、電圧Ｖｃ３についてもＬレベルとなる。また、レプリカ回路７６の信号も立ち下がっていく。

図８は、パワースイッチが異常と判定される場合の第３の実施の形態の半導体装置の一例の動作を示すタイミングチャートである。
図８には、図７と同様に、イネーブル信号ＸＥＮＡ、ゲート電圧ＰＧＡＴＥ、パワースイッチ５２の出力信号、ノードＮａにおける電流、ノードＮｃにおける電圧、電圧Ｖｃ３、レプリカ回路７２の出力信号の様子が示されている。さらに、フリップフロップ７６ｅ，７６ｋの出力信号、ＰＯＧ信号、アラート信号及びステートの様子が示されている。

タイミングｔ２０までは、図７に示した動作と同じ動作が行われる。すなわち、タイミングｔ２０において、電源供給管理部６３は、イネーブル信号ＸＥＮＡをＬレベルに立ち下げる。これにより、ゲート制御部７１は、図８に示すような傾きでゲート電圧ＰＧＡＴＥを立ち下げていく。図８では図示されていないが、ゲート制御部７０も同様にレプリカ回路７２のゲート電圧を立ち下げていく。ゲート電圧が立ち下がるにしたがって、パワースイッチ５２の出力信号及びレプリカ回路７２の出力信号が立ち上がっていく。

ただ、パワースイッチ５２として推奨されているものよりも大きいものが用いられている場合、ゲート容量が大きくなり、図８に示されているように、出力信号の立ち上がり速度が、レプリカ回路７２の出力信号よりも遅くなっている。

図８に示される例では、ノードＮａにおける電流が値Ｉｔｈ以下に減少して、ノードＮｃにおける電圧がＨレベルになるタイミングｔ２２よりも早いタイミングｔ２１で、レプリカ回路７２の出力信号が、電圧Ｖｔｈに達している。タイミングｔ２０〜ｔ２１の間が基準の積分期間となる。このような基準の積分期間が経過すると、比較器７５ａは、積分期間判定部７６−１のフリップフロップ７６ｋのクロック端子ＣＫに入力されるクロック信号をＨレベルとする。これにより、フリップフロップ７６ｅは、タイミングｔ２１での、インバータ回路７６ｌの出力信号の値を取り込む。タイミングｔ２１では積分が完了していないので、ノードＮｃの電圧はＬレベルである。したがって、フリップフロップ７６ｋは、“１”を出力する。フリップフロップ７６ｋの出力が“１”であるときには、積分期間が推奨されるパワースイッチを用いたときよりも長くなっていることを意味する。

これにより、ＯＲ回路７６ｉの出力信号は“１”となり、ＡＮＤ回路７６ｈからは、アラート信号として“１”が出力され、ＡＮＤ回路７６ｊから出力されるＰＯＧ信号は“０”のままである。そのため、電源供給管理部６３は、パワースイッチ５２のステートが“異常”であることを検出する。

タイミングｔ２２にて積分が完了したとき、積分値である電圧Ｖｃ３は、図７に示されているように、ＶｒＬ＜ＶｒＨ＜Ｖｃ３である。そのため、積分結果判定部７６−２において、比較器７６ａの出力信号はＬレベル、比較器７６ｂの出力信号はＨレベルとなる。したがってＡＮＤ回路７６ｃの出力信号は、“０”となる。これによって、フリップフロップ７６ｄの出力端子Ｑからは、“０”、フリップフロップ７６ｅの出力端子Ｑからは“１”が出力される。フリップフロップ７６ｅの出力が“１”であるときには、積分結果にエラーが生じていることを意味する。そのため、ＡＮＤ回路７６ｈから出力されるアラート信号は“１”のままである。ＡＮＤ回路７６ｊから出力されるＰＯＧ信号は“０”のままである。

なお、タイミングｔ２３にて、イネーブル信号ＸＥＮＡがＨレベルに戻ると、ゲート電圧ＰＧＡＴＥもＨレベルに立ち上がり、パワースイッチ５２の出力信号は負荷に応じた傾きで立ち下がっていく。また、ノードＮｃにおける電圧、電圧Ｖｃ３についてもＬレベルとなる。また、レプリカ回路７６の信号も立ち下がっていく。

上記のような第３の実施の形態の半導体装置１ａ，５０ａでは、積分期間判定部１７−１，７６−１を設けたことで、レプリカ回路１３，７２の出力信号が閾値に達するタイミングで、積分が完了していない場合には異常であると判定できる。つまり、積分途中であっても積分時間から異常／正常の判定が可能となり、判定結果が高速に得られる。このように、第３の実施の形態の半導体装置１ａ，５０ａ及び半導体集積回路４ａ，５３ａでも、第１及び第２の実施の形態の半導体装置１，５０及び半導体集積回路４，５３と同様の効果が得られる。

（第４の実施の形態）
以下、第４の実施の形態の半導体装置及び半導体集積回路を説明する。第４の実施の形態の半導体集積回路は、積分部をロジック制御にて実現するものである。

図９は、第４の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。図２に示した第２の実施の形態の半導体装置５０と同様の要素については、同じ符号が付されている。

第４の実施の形態の半導体装置５０ｂにおいて、半導体集積回路５３ｂは、クロック信号ｃｌｋを生成するクロック信号生成部８０を有している。
また、ゲート制御／出力モニタ回路６１ｂにおいて、駆動電荷検出部８１は、パワースイッチ５２を駆動する際に、パワースイッチ５２のトランジスタ５２ａのゲート容量にチャージされる電荷、またはゲート容量からディスチャージされる電荷を検出する。これにより、トランジスタ５２ａのゲート容量に基づくゲート電流が検出される。なお、図９では、パワースイッチ５２において、図２に示したダイオード５２ｂなどと、パワースイッチ５２に接続される回路部５１の図示を省略している。

駆動電荷検出部８１は、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ８１ａ，８１ｂ、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ８１ｃ，８１ｄ，８１ｅを有している。
トランジスタ８１ａ，８１ｂのソースには、電源電圧ＡＶＤＤが印加され、ゲートは互いに接続されている。トランジスタ８１ａのドレインはトランジスタ８１ｃのドレイン及び自身のゲートに接続されている。トランジスタ８１ｂのドレインは、トランジスタ８１ｅのドレイン及び積分部８２の後述するインバータ回路８３ｈの入力端子に接続されている。

トランジスタ８１ｃのソースはトランジスタ８１ｄのドレインに接続されており、トランジスタ８１ｃのゲートは、ゲート制御部７１のトランジスタ７１ｄのドレイン及びゲートに接続されている。トランジスタ８１ｄ，８１ｅのソースは、接地電位ＡＧＮＤとなっており、トランジスタ８１ｄ，８１ｅのゲートには、バイアス回路６２からのバイアス電圧Ｖｂが印加されている。

トランジスタ８１ｃと、ゲート制御部７１のトランジスタ７１ｄにより、カレントミラー回路が実現されており、トランジスタ８１ａ，８１ｂによってもカレントミラー回路が実現されている。これにより、トランジスタ８１ｂのドレインには、ゲート制御部７１のノードＮａと同じ電流が流れる。

積分部８２は、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ８２ａ，８２ｂ、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ８２ｃを有している。また、積分部８２は、ＡＮＤ回路８２ｄ、スイッチ８２ｅ、比較器８２ｆ、ＡＮＤ回路８２ｇ、カウンタ／レジスタ回路８２ｈ，８２ｉ、インバータ回路８２ｊ、容量Ｃ４を有している。なお、容量Ｃ４は、容量Ｃ２と同じ容量値を有する。

トランジスタ８２ａ，８２ｂのソースには、電源電圧ＡＶＤＤが印加されており、ゲートは互いに接続されている。また、トランジスタ８２ａのゲートは自身のドレインに接続されている。また、トランジスタ８２ａのドレインは、トランジスタ８２ｃのドレインに接続されている。トランジスタ８２ｂのドレインは、スイッチ８２ｅ及び比較器８２ｆの非反転入力端子に接続されている。トランジスタ８２ｃのソースは接地電位ＡＧＮＤとなっており、トランジスタ８２ｃのゲートには、バイアス回路６２からのバイアス電圧Ｖｂが印加されている。トランジスタ８２ａは、トランジスタ８２ｂとの間でカレントミラー回路を実現している。

ＡＮＤ回路８２ｄの一方の入力端子には、インバータ回路８３ｊの出力信号が、論理レベルが反転されて入力される。ＡＮＤ回路８２ｄの他方の入力端子は、接地電位ＡＧＮＤとなっている。ＡＮＤ回路８２ｄの出力端子は、カウンタ／レジスタ回路８２ｉのイネーブル端子ＥＮに接続されている。

スイッチ８２ｅは、容量Ｃ４の一方の端子を、トランジスタ８２ｂのドレイン及び比較器８２ｆの非反転入力端子に接続するか、トランジスタ７１ｂ，７１ｃのドレイン及びパワースイッチ５２のトランジスタ５２ａのゲートに接続するか切り替える。

スイッチ８２ｅは、イネーブル信号ＸＥＮＡがＬレベルのとき、容量Ｃ４の一方の端子を、トランジスタ８１ｂ，８１ｃのドレイン及びトランジスタ５２ａのゲートに接続する。スイッチ８２ｅは、イネーブル信号ＸＥＮＡがＨレベルのとき、容量Ｃ４の一方の端子を、トランジスタ８２ｂのドレイン及び比較器８２ｆの非反転入力端子に接続する。なお、スイッチ８２ｅは、ＭＯＳＦＥＴなどによって実現可能である。容量Ｃ４の他方の端子は、接地電位ＡＧＮＤとなっている。

比較器８２ｆにおいて、反転入力端子には電源電圧ＡＶＤＤとオフセット用の電圧Ｖａが印加されており、非反転入力端子はトランジスタ８２ｂのドレイン及びスイッチ８２ｅに接続されている。比較器８２ｆは、イネーブル信号ＸＥＮＡがＨレベルのとき、容量Ｃ４に印加される電圧がＡＶＤＤに達したときに、出力信号をＨレベルとする。なお、オフセット用の電圧Ｖａは、電源電圧ＡＶＤＤの電圧降下分を補償するものであるが、なくてもよい。

比較器８２ｆの出力信号は、論理レベルが反転されてＡＮＤ回路８２ｇの一方の入力端子に接続される。ＡＮＤ回路８２ｇの他方の入力端子には、電源供給管理部６３が接続されており、イネーブル信号ＸＥＮＡが入力される。ＡＮＤ回路８２ｇの出力端子は、カウンタ／レジスタ回路８２ｈのイネーブル端子ＥＮに接続されている。

カウンタ／レジスタ回路８２ｈ，８２ｉのクロック端子ＣＫには、クロック信号生成部８０が接続され、クロック信号ｃｌｋが入力される。また、カウンタ／レジスタ回路８２ｈのリセット端子ＲＳＴには、電源供給管理部６３が接続され、イネーブル信号ＸＥＮＡが入力される。また、カウンタ／レジスタ回路８２ｉのリセット端子ＲＳＴには、ゲート制御部８１のインバータ回路８１ａの出力端子が接続され、イネーブル信号ＸＥＮＡが、論理レベルが反転されて入力される。

カウンタ／レジスタ回路８２ｈ，８２ｉは、イネーブル端子ＥＮに入力される信号が“１”のときに、クロック端子ＣＫに入力されるクロック信号ｃｌｋに同期してカウント動作を行う。イネーブル端子ＥＮに入力される信号が“０”のとき、カウンタ／レジスタ回路８２ｈ，８２ｉは、カウントした値を保持し、リセット端子ＲＳＴの電位がＨレベルに立ち上がるタイミングで、保持した値をクリアする。

インバータ回路８２ｊの入力端子は、トランジスタ８１ｂ及びトランジスタ８１ｅのドレインに接続されている。インバータ回路８２ｊの出力端子は、ＡＮＤ回路８２ｄの一方の入力端子及び、判定部８３の後述するインバータ回路８３ｈの入力端子及び、フリップフロップ８３ｊのデータ入力端子Ｄに接続されている。

このような積分部８２では、イネーブル信号ＸＥＮＡがＨレベルのとき、カウンタ／レジスタ回路８２ｈは、イネーブル端子ＥＮの電位がＨレベルになるため、カウント動作を行う。カウンタ／レジスタ回路８２ｈのカウント動作は、比較器８２ｆの出力信号がＨレベルになるまで行われる。

イネーブル信号ＸＥＮＡがＨレベルのとき、スイッチ８２ｅは、容量Ｃ４の一方の端子と、トランジスタ８２ｂのドレインとを接続している。そのため、容量Ｃ４には、定電流源として機能しているトランジスタ８１ｄのドレイン電流（バイアス電流）が、前述したカレントミラー回路によって移されてチャージされる。容量Ｃ４の電圧が、電源電圧ＡＶＤＤに達し、充電が完了すると、比較器８２ｆの出力信号がＨレベルとなり、カウンタ／レジスタ回路８２ｈのカウント動作が停止し、カウントした値が積分結果として保持される。これにより、カウンタ／レジスタ回路８２ｈのカウント値（積分値）は、容量Ｃ４の充電が完了するまでの時間に応じた値となる。

なお、イネーブル信号ＸＥＮＡがＨレベルのとき、カウンタ／レジスタ回路８２ｈは、イネーブル端子ＥＮの電位がＬレベルになるため、カウント動作を停止している。
一方、イネーブル信号ＸＥＮＡがＨレベルからＬレベルに遷移すると、カウンタ／レジスタ回路８２ｉのリセット端子ＲＳＴの電位はＨレベルに立ち上がるため、保持しているカウント値をリセットする。また、遷移直後は、前述したようなノードＮａに流れる電流が、駆動電荷検出部８１のトランジスタ８１ｂのドレインにも流れ、ドレイン電圧はＨレベルとなる。これにより、インバータ回路８２ｊの出力信号はＬレベルとなり、ＡＮＤ回路８２ｄの出力信号はＨレベルとなる。

ＡＮＤ回路８２ｄの出力信号がＨレベルとなると、カウンタ／レジスタ回路８２ｉは、クロック信号ｃｌｋに同期してカウント動作を行う。ノードＮａにおける電流が次第に減少し、トランジスタ８１ｂから供給される電流値がトランジスタ８１ｅから引き抜かれる電流値よりも下回ることで、インバータ８２ｊの入力端子はＬレベルとなり、ＡＮＤ回路８２ｄの出力信号はＬレベルとなる。ＡＮＤ回路８２ｄの出力信号がＬレベルとなると、カウンタ／レジスタ回路８２ｉはカウント動作を停止し、カウントした値を保持する。

これにより、カウンタ／レジスタ回路８２ｉには、ノードＮａの電流がある値以下になるまでの時間に応じたカウント値が保持される。つまり、カウンタ／レジスタ回路８２ｉに保持されるカウント値（積分値）は、パワースイッチ５２のゲート容量（寄生容量）＋容量Ｃ４の充電が完了されるまでの時間に応じた値となる。

また、イネーブル信号ＸＥＮＡがＬレベルのときは、スイッチ８２ｅにより、容量Ｃ４と、パワースイッチ５２のトランジスタ５２ａのゲートが接続される。これにより、ゲート電圧の変化スピードを遅くすることができ、回路部５１（図６など参照）へ突入電流が流れ込むことが抑制される。

判定部８３は、レジスタ８３ａ，８３ｂ、加算器８３ｃ，８３ｄ、デジタル比較器８３ｅ，８３ｆ、ＡＮＤ回路８３ｇ、インバータ回路８３ｈ、フリップフロップ８３ｉ，８３ｊ、ＡＮＤ回路８３ｋ，８３ｌを有している。

レジスタ８３ａには、デジタル値＋ｄが格納されており、レジスタ８３ｂには、デジタル値−ｄが格納されている。デジタル値＋ｄ，−ｄは、パワースイッチ５２のゲート容量から正常／異常判定の閾値を決める値であり、予め決められている。

加算器８３ｃは、カウンタ／レジスタ回路８２ｈに格納されているカウント値に、デジタル値＋ｄを加算する。加算器８３ｄは、カウンタ／レジスタ回路８２ｈに格納されているカウント値に、デジタル値−ｄを加算する。

デジタル比較器８３ｅは、加算器８３ｃの出力値と、カウンタ／レジスタ回路８２ｉのカウント値とを比較し、カウント値が加算器８３ｃの出力値よりも大きければ、異常を示す“０”を出力する。カウント値が加算器８３ｃの出力値以下であれば、デジタル比較器８３ｅは、正常を示す“１”を出力する。

デジタル比較器８３ｆは、加算器８３ｄの出力値と、カウンタ／レジスタ回路８２ｉのカウント値とを比較し、カウント値が加算器８３ｃの出力値よりも小さければ、異常を示す“０”を出力する。カウント値が加算器８３ｃの出力値以上であれば、正常を示す“１”を出力する。

ＡＮＤ回路８３ｇは、デジタル比較器８３ｅ，８３ｆの出力値を入力し、これらのＡＮＤ論理をとって出力する。デジタル比較器８３ｅ，８３ｆの出力値の何れか一方でも“０”のとき、ＡＮＤ回路８３ｇは、“０”を出力する。デジタル比較器８３ｅ，８３ｆの出力値の何れも“１”のとき、ＡＮＤ回路８３ｇは、“１”を出力する。

インバータ回路８３ｈは、積分部８２のインバータ回路８２ｊの出力信号の論理レベルを反転して、フリップフロップ８３ｉのデータ入力端子Ｄに供給する。
フリップフロップ８３ｉにおいて、クロック端子ＣＫは、決定部７５の比較器７５ａの出力端子に接続されており、レプリカ回路７２の出力信号が電圧Ｖｔｈに達したときのデータ入力端子Ｄに入力される値を取り込む。

一方、フリップフロップ８３ｊにおいて、データ入力端子Ｄは、積分部８２のインバータ回路８２ｊの出力端子に接続されており、クロック端子ＣＫは、決定部７５の比較器７５ａの出力端子に接続されている。そのため、フリップフロップ８３ｉもレプリカ回路７２の出力信号が電圧Ｖｔｈに達したときのデータ入力端子Ｄに入力される値を取り込む。なお、フリップフロップ８３ｉ，８３ｊのリセット端子Ｒは電源供給管理部６３に接続されており、イネーブル信号ＸＥＮＡが入力される。

ＡＮＤ回路８３ｋは、３つの入力端子を有しており、第１の入力端子には、ＡＮＤ回路８３ｇの出力信号が、論理レベルが反転されて入力され、第２の入力端子には、イネーブル信号ＸＥＮＡが、論理レベルが反転されて入力される。また、ＡＮＤ回路８３ｋの第３の入力端子はフリップフロップ８３ｉの出力端子Ｑに接続されている。

ＡＮＤ回路８３ｌも４つの入力端子を有しており、第１の入力端子には、ＡＮＤ回路８３ｇの出力信号が入力され、第２の入力端子には、イネーブル信号ＸＥＮＡが、論理レベルが反転されて入力される。また、ＡＮＤ回路８３ｌの第３の入力端子はフリップフロップ８３ｊの出力端子Ｑに接続されている。

レプリカ回路７２の出力信号が電圧Ｖｔｈに達したとき、トランジスタ８１ｂのドレイン電圧がＬレベルになっていれば（積分が完了していることを意味する）、フリップフロップ８３ｊの出力信号は“１”となる。積分値が正常である場合には、ＡＮＤ回路８３ｇからは“１”が出力されるため、ＡＮＤ回路８３ｌは、ＰＯＧ信号として“１”を出力し、電源供給管理部６３に、パワースイッチ５２が正常であることを通知する。なお、ＡＮＤ回路８３ｋは、ＡＮＤ回路８３ｇの出力信号が“１”のときには、アラート信号として“０”（異常がないことを示している）を出力している。

レプリカ回路７２の出力信号が電圧Ｖｔｈに達したとき、トランジスタ８１ｂのドレイン電圧がＨレベルのままのとき（積分が完了していないことを意味する）、フリップフロップ８３ｉの出力信号は“１”となる。このとき、ＡＮＤ回路８３ｇの出力信号は異常を示す“０”となるため、ＡＮＤ回路８３ｋは、アラート信号として“１”を出力し、電源供給管理部６３に、パワースイッチ５２に異常があることを通知する。

このような判定部８３では、容量Ｃ４の容量値に応じた積分値（カウント値）と、パワースイッチ５２のゲート容量＋容量Ｃ４の容量値に応じたカウント値が比較される。これにより、パワースイッチ５２のゲート容量が適切な値か否かが判定可能となる。

また、レプリカ回路７２の出力信号が電圧Ｖｔｈに達しても積分が完了していなければ、パワースイッチ５２の異常を通知することができる。
また、判定結果は、レプリカ回路７６の出力信号が電圧Ｖｔｈに達するまでの時間に行うことができるため、高速にパワースイッチ５２の正常／異常を判定できる。さらに、図２に示したように、イネーブル信号ＸＥＮＡがＨレベルからＬレベルに遷移する際の、パワースイッチ５２のゲート電圧の変化速度を抑制する容量Ｃ１と、積分用に使用する容量Ｃ３の２つを使用しなくてもよくなる。そのため、素子間の製造ばらつきにより、比較結果に誤差が生じることが抑制される。

（第５の実施の形態）
以下、第５の実施の形態の半導体装置及び半導体集積回路を説明する。第５の実施の形態の半導体集積回路は、図２、図６に示したような基準電圧ＶｒＨ，ＶｒＬを調整可能とするものである。

図１０は、第５の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。図２に示した第２の実施の形態の半導体装置５０と同様の要素については、同じ符号が付されている。

半導体装置５０ｃにおいて、半導体集積回路５３ｃのゲート制御／出力モニタ回路６１ｃは、基準電圧生成部９０を有している。
基準電圧生成部９０は、比較器９０ａ、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を有している。抵抗Ｒ１〜Ｒ４は、比較器９０ａの出力端子と、接地電位ＡＧＮＤとなっている接地線との間に直列に接続されている。比較器９０ａの非反転入力端子には、電源電圧生成部６０が接続されており、電源電圧ＰＶＯＵＴが印加される。比較器９０ａの反転入力端子は抵抗Ｒ１と抵抗Ｒ２の間に接続されている。また、抵抗Ｒ２と抵抗Ｒ３の間には、判定部７６の比較器７６ａの非反転入力端子が接続されている。また、抵抗Ｒ３と抵抗Ｒ４の間には、判定部７６の比較器７６ｂの反転入力端子が接続されている。

このような半導体集積回路５３ｃでは、抵抗Ｒ２と抵抗Ｒ３の間の電圧が、前述した基準電圧ＶｒＨとして比較器７６ａの非反転入力端子に印加され、抵抗Ｒ３と抵抗Ｒ４の間の電圧が、基準電圧ＶｒＬとして比較器７６ｂの反転入力端子に印加される。

このような基準電圧生成部９０では、電源電圧ＰＶＯＵＴを抵抗分圧させた電圧で基準電圧ＶｒＨ，ＶｒＬが生成される。
このような基準電圧生成部９０を有することによって、半導体装置５０ｃ及び半導体集積回路５３ｃは、電源電圧ＰＶＯＵＴの使用条件に応じて、異常検知用の閾値（基準電圧ＶｒＨ，ＶｒＬ）を調整することができる。なお、図１０の例では、比較器９０ａの非反転入力端子に、電源電圧ＰＶＯＵＴを印加するようにしているが、電源電圧ＡＶＤＤを印加するようにして、電源電圧ＡＶＤＤの使用条件に応じて閾値を調整できるようにしてもよい。

なお、上記の説明では、基準電圧生成部９０は、図２に示した半導体集積回路５３に適用されているがこれに限定されず、たとえば、図６に示した半導体集積回路５３ａに適用するようにしてもよく、同様の効果が得られる。

（変形例）
図１１は、第５の実施の形態の半導体装置及び半導体集積回路の変形例を示す図である。図２に示した第２の実施の形態の半導体装置５０と同様の要素については、同じ符号が付されている。

半導体装置５０ｄにおいて、半導体集積回路５３ｄのゲート制御／出力モニタ回路６１ｄは、設定値記憶部９１を有している。
設定値記憶部９１は、基準電圧ＶｒＨ，ＶｒＬを設定するための設定値を記憶している。設定値は、外部インターフェースからの制御信号や、トリミングなどによって変更可能である。これによって、素子ばらつきに対する調整だけでなく、アプリケーションによる推奨部品の違いにも対応できる。

なお、上記の説明では、基準電圧生成部９０は、図２に示した半導体集積回路５３に適用されているがこれに限定されず、たとえば、図６に示した第３の実施の形態の半導体集積回路５３ａに適用するようにしてもよく、同様の効果が得られる。図９に示した半導体集積回路５３ｂに適用する場合には、レジスタ８３ａ，８３ｂに格納されているデジタル値＋ｄ，−ｄを、設定値に応じて調整すればよい。

（第６の実施の形態）
以下、第６の実施の形態の半導体装置及び半導体集積回路を説明する。第６の実施の形態の半導体装置及び半導体集積回路は、複数の回路部にパワースイッチを介して電源電圧を供給するものであり、回路面積を縮小するために特定の要素を共通化したものである。

図１２は、第６の実施の形態の半導体装置及び半導体集積回路の一例を示す図である。
半導体装置５０ｅは、回路部５１−１，５１−２，５１−３、パワースイッチ５２−１，５２−２，５２−３、半導体集積回路５３ｅを有している。

回路部５１−１〜５１−３は、ＳｏＣ、ＵＳＢインターフェース回路、ＨＤＭＩ（High-Definition Multimedia Interface）（登録商標）回路、などである。たとえば、ＳｏＣは、１．２Ｖ、３．３Ｖなどで動作し、ＵＳＢインターフェース回路とＨＤＭＩ回路は、５Ｖで動作する。

パワースイッチ５２−１〜５２−３は、トランジスタ５２ａ−１，５２ａ−２，５２ａ−３を有し、半導体集積回路５３ｅから供給される電源電圧を、回路部５１−１〜５１−３に供給する。パワースイッチ５２−１〜５２−３は、半導体集積回路５３ｅから供給されるゲート電圧によってオンオフが制御される。

半導体集積回路５３ｅは、電源電圧生成部６０−１，６０−２，６０−３、電源供給管理部６３ｅ、ゲート制御部７１−１，７１−２，７１−３、レジスタ１０１，１０２，１０３、セレクタ１０４，１０５、出力モニタ回路１０６、デコーダ１０７を有している。

電源電圧生成部６０−１〜６０−３は、回路部５１−１〜５１−３に対応した電源電圧を生成し、端子Ｐ１，Ｐ３，Ｐ５を介してパワースイッチ５２−１〜５２−３に電源電圧を供給する。電源電圧生成部６０−１〜６０−３は、たとえば、チップ外の外部電源（バッテリー、ＵＳＢ、ＡＣ電源）から供給される電源電圧を、降圧または昇圧して、回路部５１−１〜５１−３に適した電源電圧とする。

電源供給管理部６３ｅは、ゲート制御部７１−１〜７１−３の何れかを選択的に有効または無効にするための、イネーブル信号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３を出力する。
ゲート制御部７１−１〜７１−３は、パワースイッチ５２−１〜５２−３に供給するゲート電圧を生成する。そして、ゲート制御部７１−１〜７１−３は、生成したゲート電圧を、端子Ｐ２，Ｐ４，Ｐ６を介して、パワースイッチ５２−１〜５２−３に供給する。

ゲート制御部７１−１〜７１−３は、たとえば、図２、図６などのゲート制御部７１と同様の回路により実現される。ただし、本実施の形態では、イネーブル信号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３は、前述してきたイネーブル信号ＸＥＮＡとは異なり、Ｈレベルになったときにゲート制御部７１−１〜７１−３を有効にして、パワースイッチ５２−１〜５２−３をオンさせる。そのため、ゲート制御部７１−１〜７１〜３として、前述したゲート制御部７１を用いる場合には、イネーブル信号ＥＮＢ１〜ＥＮＢ３の論理レベルを反転するインバータ回路が追加されることになる。

レジスタ１０１〜１０３は、パワースイッチ５２−１〜５２−３の正常／異常判定用の基準電圧の設定値ｒｅｆ１，ｒｅｆ２，ｒｅｆ３を格納している。これにより、前述した基準電圧ＶｒＨ，ＶｒＬを、パワースイッチ５２−１〜５２−３ごとに設定することができる。

セレクタ１０４は、電源供給管理部６３ｅから出力されるイネーブル信号ＥＮＢ１〜ＥＮＢ３に応じて、パワースイッチ５２−１〜５２−３のトランジスタ５２ａ−１〜５２ａ−３のゲートの何れかを、出力モニタ回路１０６に接続する。

セレクタ１０５は、電源供給管理部６３ｅから出力されるイネーブル信号ＥＮＢ１〜ＥＮＢ３に応じて、レジスタ１０１〜１０３に格納されている設定値ｒｅｆ１〜ｒｅｆ３の何れかを、出力モニタ回路１０６に供給する。

出力モニタ回路１０６は、パワースイッチ５２−１〜５２−３のトランジスタ５２ａ−１〜５２ａ−３のゲートの何れかに接続して、パワースイッチ５２−１〜５２−３が正常か否かを判定する。出力モニタ回路１０６は、図２や図６などに示されているゲート制御／出力モニタ回路６１、ゲート制御部７１以外の要素を含む回路であり、前述したようなレプリカ回路７２などを有している。そのため、本実施の形態の半導体装置５０ｅ及び半導体集積回路５３ｅも、前述した各実施の形態の半導体装置及び半導体集積回路と同様の効果が得られる。

デコーダ１０７は、イネーブル信号ＥＮＢ１〜ＥＮＢ３に応じて、出力モニタ回路１０６から出力される判定結果を、パワースイッチ５２−１〜５２−３が正常か否かを示す信号ＰＯＧ１，ＰＯＧ２，ＰＯＧ３として、電源供給管理部６３ｅに供給する。なお、本実施の形態の半導体集積回路５３ｅでは、信号ＰＯＧ１〜ＰＯＧ３は、パワースイッチ５２−１〜５２−３が正常のとき、Ｈレベルとなり、パワースイッチ５２−１〜５２−３が異常のとき、Ｌレベルとなる信号であるとする。

図１３は、第６の実施の形態の半導体装置及び半導体集積回路の試験時の動作の一例を示すタイミングチャートである。図１３では、イネーブル信号ＥＮＢ１〜ＥＮＢ３、パワースイッチ５２−１〜５２−３の出力、信号ＰＯＧ１〜ＰＯＧ３の様子が示されている。

タイミングｔ２０より前では、イネーブル信号ＥＮＢ１〜ＥＮＢ３がＬレベルであり、パワースイッチ５２−１〜５２−３は何れもオフ状態となっている。タイミングｔ２０において、電源供給管理部６３ｅが、イネーブル信号ＥＮＢ１をＨレベルに立ち上げると、ゲート制御部７１−１は、パワースイッチ５２−１をオンする。これにより、パワースイッチ５２−１の出力が、電源電圧生成部６０−１で生成される電源電圧に立ち上がっていく。

出力モニタ回路１０６によって、パワースイッチ５２−１が正常である旨の信号がデコーダ１０７に入力されると、デコーダ１０７は、信号ＰＯＧ１をＨレベルに立ち上げる（タイミングｔ２１）。信号ＰＯＧ１がＨレベルになると、電源供給管理部６３ｅは、イネーブル信号ＥＮＢ２をＨレベルに立ち上げる（タイミングｔ２２）。これにより、パワースイッチ５２−２の出力が、電源電圧生成部６０−２で生成される電源電圧に立ち上がっていく。

出力モニタ回路１０６によって、パワースイッチ５２−２が正常である旨の信号がデコーダ１０７に入力されると、デコーダ１０７は、信号ＰＯＧ２をＨレベルに立ち上げる（タイミングｔ２３）。信号ＰＯＧ２がＨレベルになると、電源供給管理部６３ｅは、イネーブル信号ＥＮＢ３をＨレベルに立ち上げる（タイミングｔ２４）。これにより、パワースイッチ５２−３の出力が、電源電圧生成部６０−３で生成される電源電圧に立ち上がっていく。

出力モニタ回路１０６によって、パワースイッチ５２−３が正常である旨の信号がデコーダ１０７に入力されると、デコーダ１０７は、信号ＰＯＧ３をＨレベルに立ち上げる（タイミングｔ２５）。

なお、たとえば、信号ＰＯＧ１がある期間内でＨレベルとならない場合、電源供給管理部６３ｅは、パワースイッチ５２−１に異常があると判定する。そして、電源供給管理部６３ｅは、イネーブル信号ＥＮＢ２をＨレベルにして、次のパワースイッチ５２−２の検査を出力モニタ回路１０６に行わせる。

以上のような、半導体集積回路５３ｅは、前述したレプリカ回路、積分部、決定部、判定部などを、パワースイッチ５２−１〜５２−３ごとに個々に設けるのではなく共通化できるため、回路面積の増大を抑えることができる。

次に、第６の実施の形態の半導体装置及び半導体集積回路の変形例を説明する。
（変形例）
図１４は、第６の実施の形態の半導体装置及び半導体集積回路の変形例を示す図である。図１２に示した半導体装置５０ｅ及び半導体集積回路５３ｅと同様の要素については同一符号を付している。

図１４では、回路部５１−１〜５１−３が同じ電源電圧で動作する半導体装置５０ｆが示されている。そのため、半導体集積回路５３ｆは、１つの電源電圧生成部６０−１を有しており、端子数も図１２に示した半導体集積回路５３ｅと比べて、２つ削減されている。また、パワースイッチ５２−１の出力が、パワースイッチ５２−２，５２−３に供給されている。

このような半導体装置５０ｆでは、パワースイッチ５２−１〜５２−３の出力の大きさが、電源電圧生成部６０−１で生成される電源電圧で決まる。半導体装置５０ｆの動作は、図１３に示したタイミングチャートと同じであるので省略する。

以上のような、半導体集積回路５３ｆでも半導体集積回路５３ｅと同様の効果が得られるとともに、同じ電源電圧で動作する回路部が複数ある場合には、電源電圧生成部も共通化し、端子数も削減できるので、さらに回路面積を削減できる。

なお、上記の説明では、３つの回路部５１−１〜５１−３に電源電圧を供給する場合を例にして説明したが、回路部が２つまたは４つ以上であっても同様である。
また、パワースイッチ５２−１〜５２−３は、半導体集積回路５３ｆ内に設けられていてもよい。

以上、実施の形態に基づき、本発明の半導体装置及び半導体集積回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、上記では、パワースイッチやレプリカ回路として主にｐチャネル型ＭＯＳＦＥＴを用いた場合について説明したが、ｎチャネル型ＭＯＳＦＥＴを用いてもよい。その場合、上記の半導体集積回路内において、適宜、インバータ回路を挿入するなどの変更をすればよい。

１ 半導体装置
２ 回路部
３ スイッチ回路（パワースイッチ）
３ａ，１３ａ トランジスタ
４ 制御回路（半導体集積回路）
１０ 電源電圧生成部
１１，１２ ゲート制御部
１３ スイッチ回路（レプリカ回路）
１４ 駆動電荷検出部
１５ 積分部
１６ 決定部
１７ 判定部
１８ 電源供給管理部

Claims (7)

1. 回路部への電源電圧の供給を制御する第１スイッチ回路と、
   前記第１スイッチ回路を制御するとともに、前記第１スイッチ回路が正常か否かを判定する制御回路と、を有し、
   前記制御回路は、
   前記第１スイッチ回路の動作を模擬する第２スイッチ回路と、
   前記第１スイッチ回路のゲート電流を積分する積分部と、
   前記第２スイッチ回路の出力信号に基づき、前記ゲート電流を積分する積分期間を決定する決定部と、
   前記積分期間での前記ゲート電流の積分値または、前記積分期間で前記積分部での積分が完了しているか否かに基づき、前記第１スイッチ回路が正常か否かを判定する判定部と、
   を有することを特徴とする半導体装置。
2. 前記第２スイッチ回路には、前記電源電圧が供給され、前記第１スイッチ回路と同じタイミングで、ゲート電圧が印加されることを特徴とする請求項１に記載の半導体装置。
3. 前記積分部での積分が完了しているか否かは、前記ゲート電流が第１の値以下となった時に論理レベルが変化する電圧値により判定され、
   前記判定部は、前記積分期間が完了しても、前記論理レベルが変化しない場合には、前記第１スイッチ回路が異常であると判定することを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１スイッチ回路は、複数設けられており、
   前記制御回路は、複数の前記第１スイッチ回路のなかから、判定を行う前記第１スイッチ回路をセレクタにより選択し、前記第２スイッチ回路、前記積分部、前記決定部及び前記判定部を用いて、前記複数の前記第１スイッチ回路のなかから選択された前記第１スイッチ回路の判定を行うことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
5. 前記判定部は、前記積分値と閾値との比較判定によって、前記第１スイッチ回路が正常か否かを判定し、前記閾値は、前記電源電圧に応じて調整されることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
6. 前記積分部は、前記第１スイッチ回路のゲートに接続される容量の充電が完了されるまでの時間を、第１の積分値としてカウントする第１のカウント部と、前記第１スイッチ回路のゲート容量と前記容量の充電が完了されるまでの時間を、第２の積分値としてカウントする第２のカウント部を有し、
   前記判定部は、前記第１の積分値と、前記第２の積分値との比較結果に基づき、前記第１スイッチ回路が正常か否かを判定すること、
   を特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
7. 回路部への電源電圧の供給を制御する第１スイッチ回路の動作を模擬する第２スイッチ回路と、
   前記第１スイッチ回路のゲート電流を積分する積分部と、
   前記第２スイッチ回路の出力信号に基づき、前記ゲート電流を積分する積分期間を決定する決定部と、
   前記積分期間での前記ゲート電流の積分値または、前記積分期間で前記積分部での積分が完了しているか否かに基づき、前記第１スイッチ回路が正常か否かを判定する判定部と、
   を有することを特徴とする半導体集積回路。

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