JP2014212218A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP2014212218A
JP2014212218A JP2013087899A JP2013087899A JP2014212218A JP 2014212218 A JP2014212218 A JP 2014212218A JP 2013087899 A JP2013087899 A JP 2013087899A JP 2013087899 A JP2013087899 A JP 2013087899A JP 2014212218 A JP2014212218 A JP 2014212218A
Authority
JP
Japan
Prior art keywords
mold
terminals
terminal
semiconductor device
resin case
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013087899A
Other languages
English (en)
Other versions
JP6107362B2 (ja
Inventor
一永 大西
Kazunaga Onishi
一永 大西
力宏 丸山
Rikihiro Maruyama
力宏 丸山
昌史 手塚
Masashi Tezuka
昌史 手塚
昌宏 菊地
Masahiro Kikuchi
菊地  昌宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2013087899A priority Critical patent/JP6107362B2/ja
Priority to CN201410142784.1A priority patent/CN104167370B/zh
Priority to US14/251,036 priority patent/US9070696B2/en
Priority to EP14164833.7A priority patent/EP2793256B1/en
Publication of JP2014212218A publication Critical patent/JP2014212218A/ja
Priority to US14/715,018 priority patent/US9466509B2/en
Application granted granted Critical
Publication of JP6107362B2 publication Critical patent/JP6107362B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】樹脂ケースと端子とが一体的に設けられた半導体装置の製造コストを低減することのできる半導体装置の製造方法及び半導体装置を提供する。【解決手段】 半導体装置10は、脚部17aを有する複数の端子17が設けられた樹脂ケース15を備えている。この樹脂ケース15を製造する際に、樹脂ケース15を成型するための金型20として、複数の端子17のそれぞれを所定の位置に固定する突起21aを設けた金型20を用いる。金型20に複数の端子17のそれぞれを、該突起21aに適合させて保持し、該金型20に樹脂を注入して、複数の端子17と樹脂ケース15とを一体的に成型する。【選択図】図5

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に半導体素子が搭載された絶縁回路基板が樹脂ケース内に収容され、この樹脂ケースに端子が一体的に形成された半導体装置の製造方法に関する。
モータ等を制御する半導体装置として、IGBT(絶縁ゲートバイポーラトランジスタ:Insulated Gate Bipolar Transistor)及びFWD(フリーホイーリングダイオード;Free Wheeling Diode)等の複数のパワー半導体素子が樹脂ケースに収容された半導体モジュールが知られている。
この半導体モジュールの一例では、パワー半導体素子が、絶縁回路基板上に搭載されている。絶縁回路基板は、絶縁基板の表面に、導電層よりなる電気回路が形成されていて、パワー半導体素子は、半田を介して電気回路と電気的に接続されている。パワー半導体素子が搭載された絶縁回路基板は、樹脂ケースに収容されている。樹脂ケースには、端子が設けられている。この端子に、絶縁回路基板の導電層の電気回路又はパワー半導体素子が、ボンディングワイヤによって電気的に接続されている。端子は、主端子又は制御端子として、樹脂ケース外との電気的接続を可能にしている。パワー半導体素子が搭載された絶縁回路基板は、接着剤によって樹脂ケースと接合されている。樹脂ケース内には、封止樹脂が注入されていて、この封止樹脂により、樹脂ケース内に水分等が浸入するのを防止し、パワー半導体素子等を保護している。
端子は、一例では脚部を有するL字形を有している。樹脂ケースは、一例では四辺に設けられた側壁部を有する箱形を有している。L字形の端子は、樹脂ケースの側壁部の上端から端子の先端部が露出するとともに、樹脂ケースの側壁部の内面側に端子の脚部が露出するように、樹脂ケースに設けられる。樹脂ケースの側壁部における端子の数や位置は、半導体モジュールの製品ごとに異なっている。
端子が一体的に設けられた樹脂ケースを製造する方法には、次の方法がある。
銅板等の導電材の薄板を、打ち抜き加工及び曲げ加工することにより、樹脂ケースの一つの側壁部に対応する数及び位置になるように端子がタイバーで接続されている端子部材を、樹脂ケースの側壁ごとに用意する。この端子部材を、樹脂ケースを成型する金型内に、樹脂ケースの側壁のそれぞれに対応させてセットし、この金型に原料樹脂、例えばPPS(ポリフェニレンサルファイド:Polyphenylene Sulfide)樹脂等を注入し、固化させることにより、端子を樹脂ケースと一体的にインサート成型する。成型後に、タイバーを切除する。
しかしながら、この方法では、大量生産に適しているものの、端子部材は、端子が所定の位置になるようにタイバーで接続されている構成になることから、端子の間の不要な部分を打ち抜き加工によって捨てている。したがって、導電材の薄板から端子に用いられる部分の割合が小さく、端子コストが高かった。また、端子のレイアウトの異なる樹脂ケースを製造する場合には、端子の数や位置に応じた異なる金型を別途に用意する必要があり、複数の金型を用意する必要があるため金型コストが高かった。
端子が一体的に設けられた樹脂ケースを製造する別の方法では、樹脂ケースの成型工程で、樹脂ケース側壁部に、機種や仕様によって異なる端子配列のすべてに対応するように端子取付穴を形成し、形成された端子取付穴に、個々の端子を所定の位置で圧入する(特許文献1)。
この方法では、端子の数や位置が異なる樹脂ケースを製造する場合であっても、樹脂ケースの金型は一つでよく、前述の方法よりも金型コストが低い。また、端子は、同一形状になる個々の端子を導電材の薄板から製造すればよいので、導電材の薄板から端子に用いられる部分の割合が大きく、前述の方法よりも端子コストが低い。また、樹脂ケースについても共通化が可能であり、部材コストが低い。しかしながら、樹脂ケースに設けられる端子の個数分で、端子を一個ずつ端子取付穴に圧入する作業が必要であるため、作業コストが高くなる。また、端子の脚部のがたつきを防止してワイヤボンディング性を確保するためには、端子を圧入後の樹脂ケースの側壁部の底面に、端子押え枠を取り付け、接着剤を用いて固定する必要があり、端子押え枠の製造コスト、接着剤コストを要する。したがって、総合的なコストの低減は、十分でなかった。
端子が一体的に設けられた樹脂ケースを製造する別の方法では、樹脂ケースの側壁部の内面側に弾性を有する突起部を形成し、この突起部により端子を挟持する(特許文献2)。この方法もまた、端子の数や位置が異なる樹脂ケースを製造する場合であっても、樹脂ケースの金型は一つでよく、前述のインサート成型の方法よりも金型コストが低い。また、端子は、同一形状になる個々の端子を導電材の薄板から製造すればよいので、導電材の薄板から端子に用いられる部分の割合が大きく、前述の方法よりも端子コストが低い。また、樹脂ケースについても共通化が可能であり、部材コストが低い。しかしながら、樹脂ケースに設けられる端子の個数分で、端子を一個ずつ突起に取り付ける作業が必要であるため、作業コストが高くなる。また、突起部を含むユニバーサルガイドを、接着剤を用いてケースに固定する必要があり、ユニバーサルガイドの製造コスト、接着コストを要する。したがって、総合的なコストの低減は、十分でなかった。また、樹脂ケースの突起部は、弾性を有する材料により形成される必要があるので、弾性が小さいPPS樹脂等を用いることができない。
樹脂ケースの側壁部に、同一形状の端子を、金型を用いて一体的に成型した半導体装置が特許文献3、特許文献4に記載されている。しかしながら、特許文献3、特許文献4では、端子を樹脂ケースと一体的に成型する方法に、特許文献1に記載の方法を用いたのか、他の方法を用いたのか、必ずしも明らかではない。
特開2008−252055公報(背景技術、特許請求の範囲) 特開2009−21286号公報(特許請求の範囲) 特開平9−8223号公報(段落[0117]、図3) 特開2004−134518号公報(段落[0051])
本発明は、上記の問題を有利に解決するものであり、樹脂ケースと端子とが一体的に設けられた半導体装置の製造コストを低減することのできる半導体装置の製造方法及び半導体装置を提供することを目的とする。
上記目的を達成するために本発明の一態様は、少なくとも一つの半導体素子が搭載された絶縁回路基板を、脚部を有する複数の端子が設けられた樹脂ケースに取り付けた半導体装置についての製造方法である。前記樹脂ケースを成型するための金型に、前記複数の端子のそれぞれを所定の位置に固定する突起を設けておき、該金型に複数の端子のそれぞれを、該突起に適合させて保持し、該金型に樹脂を注入して、複数の端子と樹脂ケースとを一体的に成型する。
また、本発明の別の態様としての半導体装置は、少なくとも一つの半導体素子が搭載された絶縁回路基板と、脚部を有する複数の端子が設けられた樹脂ケースと、を備える。前記複数の端子と樹脂ケースとが一体的に成型されてなり、かつ、前記樹脂ケースの、前記複数の端子の脚部近傍に、該複数の端子のそれぞれを金型の所定の位置に固定した突起の突起跡が形成されている。
上記手段によれば、樹脂ケースを成型するための金型に、複数の端子のそれぞれを所定の位置に固定する突起を設けておき、該金型に複数の端子のそれぞれを、該突起に適合させて保持し、インサート成型することから、総合的なコストを低くすることができる。
本発明の半導体装置の一実施形態の要部の断面図である。 本発明の半導体装置の別の実施形態の要部の断面図である。 図1の半導体装置の斜視図である。 図3の分解斜視図である。 樹脂ケースを成型するための金型の一例の説明図である。 金型の変形例の部分断面図である。 金型の変形例の部分断面図である。 金型の変形例の部分断面図である。 樹脂ケースの説明図である。 樹脂ケースの変形例の説明図である。 樹脂ケースの変形例の説明図である。 樹脂ケースの変形例の説明図である。 樹脂ケースの変形例の説明図である。
本発明の半導体装置の製造方法及び半導体装置の実施形態を、図面を用いて具体的に説明する。
本発明の一実施形態の半導体装置10を図1に要部の断面図で示す。図1において半導体装置10は、半導体チップ11が、絶縁回路基板12上に搭載されている。半導体チップ11は、例えばIGBT(絶縁ゲートバイポーラトランジスタ;Insulated Gate Bipolar Transistor)やFWD(フリーホイーリングダイオード;Free Wheeling Diode)とすることができる。
絶縁回路基板12は、絶縁基板12aと、絶縁基板12aの一方の面及び他方の面にそれぞれ形成された導体層12b、12cとからなる。半導体チップ11は、回路パターンが形成された導体層12bと半田13で接合されることにより電気的に接続されている。絶縁回路基板12の導体層12cは、放熱用基板14と半田13により接合されている。半導体チップ11が搭載された絶縁回路基板12は、樹脂ケース15に収容されている。樹脂ケース15は、例えばポリフェニレンサルファイド樹脂(PPS樹脂)、ポリブチレンテレフタレート樹脂(PBT樹脂)、ポリアミド樹脂(PA樹脂)及びアクリロニトリルブタジエンスチレン樹脂(ABS樹脂)から選ばれる1種の樹脂よりなる。
図1に示した半導体装置10は、放熱用基板14を備えているが、本発明の半導体装置は、放熱用基板14を備えているものに限られない。図2に本発明の別の実施形態の半導体装置10Aとして、放熱用基板14を備えてない半導体装置の要部を断面図で示す。なお図2において、図1と同じ部材については同じ符号を付しており、各部材についての重複する説明を省略する。図2の半導体装置10Aは、絶縁回路基板12の一部、図示した例では導体層12cの部分が樹脂ケース15より下方に出ている。この絶縁回路基板12と樹脂ケース15とが接着剤16により固着されている。
図3に、図1の半導体装置10の斜視図を示し、図4に図3の分解斜視図を示す。なお、図3、図4では、本発明の理解を容易にするために、絶縁回路基板12上に搭載された半導体チップ11の図示を省略している。図3に示すように、樹脂ケース15は、底部15aと側壁部15bとを備え、上から見てほぼ長方形の外形を有している。図4の分解斜視図に示すように、樹脂ケース15の底部15aの中央部には、開口15cが形成されている。樹脂ケース15の底部15aに、放熱用基板14が図1に示したように接着剤16によって固着される。放熱用基板14の上面に設けられた絶縁回路基板12は、樹脂ケース15の開口15cから露出している。
樹脂ケース15の側壁部15bの内部に、主端子又は制御端子として用いられる端子17が設けられている。図示した端子17は、L字形を有し、ピン(棒)状の一端が、樹脂ケース15の側壁部15bの上端から露出し、板状の他端が、脚部17aとして側壁部15bの内面側から露出している。端子17の材料は、導電材として銅、銅合金(真鍮、リン青銅、C194銅合金等)、アルミニウム、銅−アルミニウムクラッド材を用いることができる。また、端子17は、これらの導電材に導電めっきをした材料を用いることができる。これらの材料からなり、複数の同一形状の端子が連結してリールに巻き取られている、リール端子と呼ばれる端子部材がある。このリール端子を曲げ加工して端子17の脚部17aを形成したのち、切断加工して個々に分離することにより、複数の端子17を得ることができる。
端子17の脚部17aに、絶縁回路基板12の導電層12b又は半導体チップ11がボンディングワイヤ18によって電気的に接続される(図1参照)。ボンディングワイヤ18が接続されている樹脂ケース15内は、シリコーン樹脂やエポキシ樹脂等からなる封止樹脂19により充填される。封止樹脂19によって樹脂ケース15内の半導体チップ11、端子17や導電層12b等を保護している。
端子17が設けられた樹脂ケース15は、この樹脂ケース15を成型する金型内に端子17を設けた後、樹脂を金型内に注入し、該端子17を樹脂で包み込み固化させることにより、樹脂ケース15と端子17とを一体化させる、いわゆるインサート成型によって製造される。
樹脂ケース15を成型するための金型の一例を部分断面図で図5に示す。図5(a)は図1に示した樹脂ケース15の側壁部15b近傍を成型する金型の部分断面図、図5(b)は、図5(a)のB−B線の部分断面図、図5(c)は、図5(a)のC−C線の部分断面図である。金型20は、上型21と下型22とで構成され、両者が密着してキャビティ23が形成されている。樹脂ケース15の側壁部15bに設けられる複数の端子17は、個別に上型21に保持される。
上型又は下型のうちの、端子を取り付ける側の金型、本実施形態では上型21には、同一形状になる複数の端子17のそれぞれを所定の位置に固定する突起21aが設けられている。図5に示した例では、図5(a)、(c)に示すように、突起21aが、上型21に保持される端子17の脚部17aの根元近傍に対応する位置に設けられている。上型21には、端子17のピン状の一端を保持する穴部30が、突起21aと同じピッチで設けられている。同一形状になる複数の端子17のそれぞれを、あらかじめ準備しておく。個々の端子17は、例えば、リール端子を曲げ加工して端子17の脚部17aを形成したのち、切断加工して分離することにより作製することができる。分離された端子17をそれぞれ突起21aの間に挟むとともに、穴部30に挿入して所定の位置に適合させ、上型21に保持する。その後に、上型21と下型22とを互いに密着させた後、樹脂を金型20のキャビティ23内に注入して、複数の端子17と樹脂ケース15とを一体的に成型する。
上述したように、複数の端子17のそれぞれを金型20の上型に保持することにより、従来のインサート成型のように、所定の位置に配置する端子がタイバーで接続されている構成の端子部材を、金型に固定することが不要になる。端子17は、同一形状になる個々の端子を導電材の薄板から製造すればよいので、導電材の薄板から端子に用いられる部分の割合が大きく、端子コストが低い。よって、端子コストを低減することができる。
また、同一形状になる複数の端子17それぞれを上型21の所定の位置に保持してインサート成型することにより、端子17の位置、数が異なる樹脂ケースを成型する場合であっても、下型22については共通化することができる。つまり、上型21は、端子17の位置や数に応じて、異なる金型を必要とするが、下型22については同じ金型を用いればよい。したがって、下型22については共通化することができる点で、従来のインサート成型に比べて金型コストを低減することができる。
更に、複数の端子17のそれぞれを上型21に設けてインサート成型することにより、特許文献1、2に記載の製造方法に比べて、端子17を樹脂ケース15に取り付ける作業コストを低減することができる。また、特許文献1、2に記載の製造方法に比べて、端子押え枠を取り付け、この端子押え枠を、接着剤を用いて接着固定する必要がない。更に、樹脂ケース15の材料が、弾性を有する材料に制限されず、弾性が小さいものの電気絶縁性等に優れるPPS樹脂等を用いることができる。
以上のことから、図5に用いた金型を用いて、複数の端子17のそれぞれをインサート成型することにより、総合的にコストを低減させることができる。
図5に示した上型21の突起21aは、同一形状になる複数の端子17のそれぞれを所定の位置に保持するために設けられている。この突起21aが設けられていることにより、樹脂を金型内に注入したときの射出圧によって、端子17の位置がずれるのを防止することができ、端子17を確実に所定の位置に固定することができる。
突起21aは、上型21に保持される端子17の脚部17aの根元近傍に対応する位置に設けることが、端子17を確実に所定の位置に固定することができるために好ましい。また、突起21aは、樹脂の流動方向に対して端子17を支える側に、一つの端子17に対して少なくとも一個を設ければ、上記効果を得ることができるが、より好ましくは、端子17の脚部17aの根元近傍の両側に、合計二個を設ける。
図5に示した金型20の上型21の突起21aは、下型22に向かう方向の長さが、端子17の脚部17aの厚さよりも大きい。そのために図5(a)では端子17の背後に位置する突起21aが図に表れているし、図5(c)では突起21aが端子17の脚部17aよりも長く図示されている。しかしながら、本発明の半導体装置10の樹脂ケース15を成型するための金型は、上型に設けられた突起の長さが、端子17の脚部17aの厚さよりも大きいものに限られない。
図6に、樹脂ケース15を成型するための金型の変形例を部分断面図で示す。図6において、図5と同一部材については同一符号を付し、以下では重複する説明を省略する。図6の金型20Aの、図5の金型20と相違する点は、図5における金型20の上型21に設けられた突起21aと同じ位置に設けられる突起21bの、下型22に向かう方向の長さが、端子17の脚部17aの厚さと同じ程度である点である。そのため、図6(c)のA−A線断面図で示す図6(a)では、端子17の手前に位置する突起21bが端子17の脚部17aの厚さと同じ長さで図示されていて、図6(c)では端子17の脚部17aに隣り合う突起21bが端子17の脚部17aの厚さと同じ長さで図示されている。図6の金型20Aにおいて、上型21Dの突起21bの長さが端子17の脚部17aの厚さと同じであっても、図5を用いて前に説明した金型20の効果を全て具備することができる。むしろ上型21Dの突起21bの長さが端子17の脚部17aの厚さと同じ程度に短いほうが、突起21bの折れ等の破損を招くおそれが少なく、好ましい場合もある。
端子17の位置がずれるのを防止する金型の変形例を図7に部分断面図で示す。図7に示す金型24は、上型25と下型22とで構成され、両者が密着してキャビティ26が形成されている。複数の端子17は、個別に上型25に保持される。図7に示した金型24は、図5(a)に示した金型20と対比すると、上型25に、突起21aに加えて、端子17の脚部17aの先端部近傍に対応する位置に、突起25aが設けられている点で相違する。図7に示した変形例では、上型25に、突起21aと突起25aが設けられていることにより、脚部17aの根元近傍における端子17の位置ずれを防止することができるのみならず、脚部17aの先端部近傍における端子17の位置ずれを防止することができる。よって、端子17をより確実に所定の位置に固定することができる。
図7の突起21a、25aは、下型22に向かう方向の長さが、端子17の脚部17aの厚さよりも長いが、図示した例に限られない。図7の突起21a、25aは、図6の突起21bと同様に、下型22に向かう方向の長さが、端子17の脚部17aの厚さと同じ程度であってもよい。
端子17の位置がずれるのを防止する金型の別の変形例を図8に部分断面図で示す。図8に示す金型27は、上型21と下型28とで構成され、両者が密着してキャビティ29が形成されている。複数の端子17は、個別に上型21に保持される。図8に示した金型27は、図5(a)に示した金型20と対比すると、突起21aが設けられていることに加えて、端子17の脚部17aの先端部を、上型21と下型28とで挟持している点で相違する。図8に示した変形例では、上型21に、突起21aが設けられ、かつ、端子17の脚部17aの先端部を、上型21と下型28とで挟持していることにより、脚部17aの根元近傍における端子17の位置ずれを防止することができるのみならず、脚部17aの先端部近傍における端子17の位置ずれを防止することができる。よって、端子17をより確実に所定の位置に固定することができる。
図8の突起21aは、下型22に向かう方向の長さが、端子17の脚部17aの厚さよりも長いが、図示した例に限られない。図8の突起21aは、図6の突起21bと同様に、下型22に向かう方向の長さが、端子17の脚部17aの厚さと同じ程度であってもよい。
以上述べた金型20、20A、24、又は27に、複数の端子17を保持する際は、端子17を一個ずつ保持してもよいが、この場合には、端子の数に正比例して、保持作業の回数が増大する。そのため、作業コストが高くつき、量産性が悪化するおそれがある。そこで、一つの金型に保持される端子17の全てを一度に保持することが、作業コストを低減できるので好ましい。一度に保持するためには、例えば、次のことを行う。
複数の端子17を、金型に保持するのと同じ所定の位置、数で挿入、保持することが可能な治具(受け治具)と、受け治具に保持された複数の端子17を、その位置、数のままで一度に移動させることが可能な治具(移動治具)をあらかじめ用意する。受け治具に複数の端子17を所定の位置、数で保持し、次に、この受け治具に保持された複数の端子17を、移動治具により一度にまとめて金型20、20A、24、又は27に保持する。受け治具に複数の端子17を所定の位置、数で保持するために、端子17を、金型における端子の位置、数のデータに基づいて保持可能な数値制御ロボットを用いることができる。この数値制御ロボットに供給される端子は、例えばリール端子から曲げ加工及び切断加工を経て得られた端子である。また、移動治具は、例えば端子17をエア吸着又は機械的な把持により一時的に当該移動治具に固着できる治具である。
なお、一つの樹脂ケースにおける端子の位置、数のデータに基づいて、端子を金型内に挿入する端子挿入装置を用いて、端子17の保持作業を自動化し、作業コストの低減、量産性の向上を図ることもできる。
以上のようにして製造された、端子17が設けられた樹脂ケース15は、図1の半導体装置10における半導体チップ11と、絶縁回路基板12と、放熱用基板14との組み立て物に対し、接着剤16によって接合される。また、端子17と、絶縁回路基板12の導電層12b又は半導体チップ11とがボンディングワイヤ18によってワイヤボンディングされる。更に、樹脂ケース15内に封止樹脂19が充填される。
次に、端子17が設けられた樹脂ケース15について説明する。図9(a)は、樹脂ケース15の側壁部15bの部分平面図、図9(b)は、側壁部15bを内面側から見た部分側面図、図9(c)は図9(a)のX−X線で切断した部分断面図である。図示した樹脂ケース15は、樹脂ケース15と複数の端子17とが一体的に成型されてなる。また、樹脂ケース15は、端子17の脚部17aの根元近傍に、突起跡15dが凹部として形成されている。この突起跡15dは、前述した金型20の上型21に設けられた突起21aにより形成されたものである。
端子17が設けられた樹脂ケースの変形例について、図10を用いて説明する。図10(a)は、樹脂ケース15Gの側壁部15bの部分平面図、図10(b)は、側壁部15bを内面側から見た部分側面図、図10(c)は図10(a)のX−X線で切断した部分断面図である。図示した樹脂ケース15Gは、樹脂ケース15Gと複数の端子17とが一体的に成型されてなる。また、樹脂ケース15Gは、端子17の脚部17aの根元近傍に、突起跡15fが凹部として形成されている。この突起跡15fは、前述した金型20Aの上型21Dに設けられた突起21bにより形成されたものである。
端子17が設けられた樹脂ケースの変形例について、図11を用いて説明する。図11(a)は、樹脂ケース35の側壁部35bの部分平面図、図11(b)は、図11(a)のX−X線で切断した部分断面図である。図11に示した樹脂ケース35は、図9(a)〜(c)に示した樹脂ケース15と対比すると、端子17の脚部17aの根元近傍に、突起跡15dが形成されていることに加えて、脚部17aの先端部近傍に、突起跡15eが形成されている点で相違する。この突起跡15eは、前述した金型24の上型25に設けられた突起25aにより形成されたものである。
端子17が設けられた樹脂ケースの別の変形例について、図12を用いて説明する。図12(a)は、樹脂ケース45の側壁部45bの断面図、図12(b)は、図12(a)のX−X線で切断した部分断面図である。図12に示した樹脂ケース45は、図9(c)に示した樹脂ケース15と対比すると、端子17の脚部17aの根元近傍に、突起跡15dが形成されていることに加えて、脚部17aの先端部が、ボンディングワイヤ18が接合される表面ばかりでなく、裏面も樹脂ケース45から露出している点で相違する。この脚部17aの先端部が表裏面で露出しているのは、前述した金型27の上型21と下型28とで脚部17aの先端部近傍を挟持したことによる。
端子17が設けられた樹脂ケースの別の変形例について、図13を用いて説明する。図13(a)は、樹脂ケース55の側壁部55bの断面図、図13(b)は、図13(a)のX−X線で切断した部分断面図である。図13に示した樹脂ケース55は、図9(c)に示した樹脂ケース15と対比すると、端子17の脚部17aの根元近傍の側壁部55bの厚さが当該側壁部55bの上側よりも大きい点で相違する。脚部17aの根元近傍の側壁部55bの厚さが当該側壁部55bの上側よりも大きいことにより、脚部17aの根元近傍の側壁部の強度を向上させることができる。
上記樹脂ケース15、15G、35、45、55のいずれも、ポリフェニレンサルファイド樹脂(PPS樹脂)、ポリブチレンテレフタレート樹脂(PBT樹脂)、ポリアミド樹脂(PA樹脂)及びアクリロニトリルブタジエンスチレン樹脂(ABS樹脂)から選ばれる1種の樹脂により製造することができ、優れた電気絶縁性を具備することができる。
なお、上述した実施の形態は、本発明を具体化した例を示すものであり、したがって本発明はこれらの実施の形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることはいうまでもない。
例えば、上記の例では同一形状の端子17を用い、突起21aがほぼ等間隔で設けられた金型20によりインサート成型する製造方法について説明したが、幅や厚みの異なる端子をそれぞれ用意し、これらの端子に適合するような間隔で、位置決めのための突起を複数設けた金型により成型してもよい。主端子と制御端子として異なる形状の端子を用い、それぞれの端子を所定の位置に保持するための突起を設けた金型により成型すれば、異なる形状の端子を備え、異なる端子配列に対応できる半導体装置の製造方法を低コストで提供できる。
10、10A 半導体装置
11 半導体チップ
12 絶縁回路基板
13 半田
14 放熱用基板
15、15G、35、45、55 樹脂ケース
16 接着剤
17 端子
17a 脚部
18 ボンディングワイヤ
19 封止樹脂
20、20A、24、27 金型
21、21D、25 上型
22、28 下型
23、26、29 キャビティ
21a、25a 突起

Claims (13)

  1. 少なくとも一つの半導体素子が搭載された絶縁回路基板を、脚部を有する複数の端子が設けられた樹脂ケースに取り付けた半導体装置の製造方法であって、
    前記樹脂ケースを成型するための金型に、前記複数の端子のそれぞれを所定の位置に固定する突起を設けておき、
    該金型に複数の端子のそれぞれを、該突起に適合させて保持し、
    該金型に樹脂を注入して、複数の端子と樹脂ケースとを一体的に成型する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記金型が上型と下型とを備え、前記突起を、上型又は下型のうちの、端子を取り付ける側の金型に設けた請求項1記載の半導体装置の製造方法。
  3. 前記突起を、前記金型に保持される端子の脚部の根元近傍に対応する位置に設ける請求項1又は2記載の半導体装置の製造方法。
  4. 前記突起を、前記端子の脚部の先端部近傍に対応する位置に、更に設ける請求項3記載の半導体装置の製造方法。
  5. 前記金型が上型及び下型を備える場合に、この上型及び下型により、前記端子の脚部の先端部近傍を挟持する請求項3記載の半導体装置の製造方法。
  6. 前記突起を、前記端子の脚部の根元近傍両側に設ける請求項3記載の半導体装置の製造方法。
  7. 複数の端子を、一度に金型に保持する請求項1〜6のいずれか1項に記載の半導体装置の製造方法。
  8. 少なくとも一つの半導体素子が搭載された絶縁回路基板と、脚部を有する複数の端子が設けられた樹脂ケースと、を備える半導体装置において、
    前記複数の端子と樹脂ケースとが金型を用いて一体的に成型されてなり、かつ、
    前記樹脂ケースの、前記複数の端子の脚部近傍に、該複数の端子のそれぞれを前記金型の所定の位置に固定した突起の突起跡が形成されていることを特徴とする半導体装置。
  9. 前記突起跡が、前記端子の脚部の根元近傍に形成されている請求項8記載の半導体装置。
  10. 前記突起跡が、端子の脚部の先端部近傍に、更に形成されている請求項9記載の半導体装置。
  11. 前記端子の脚部の先端部の表面及び裏面が、前記樹脂ケースから露出している請求項9記載の半導体装置。
  12. 前記端子の脚部の根元近傍における前記樹脂ケースの側壁部の厚さが、他の側壁部の部分よりも厚い請求項8〜11のいずれか1項に記載の半導体装置。
  13. 前記樹脂ケースがポリフェニレンサルファイド樹脂、ポリブチレンテレフタレート樹脂、ポリアミド樹脂及びアクリロニトリルブタジエンスチレン樹脂から選ばれる1種の樹脂よりなる請求項8〜12のいずれか1項に記載の半導体装置。
JP2013087899A 2013-04-18 2013-04-18 半導体装置の製造方法及び半導体装置 Active JP6107362B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013087899A JP6107362B2 (ja) 2013-04-18 2013-04-18 半導体装置の製造方法及び半導体装置
CN201410142784.1A CN104167370B (zh) 2013-04-18 2014-04-10 半导体装置制造方法及半导体装置
US14/251,036 US9070696B2 (en) 2013-04-18 2014-04-11 Semiconductor device manufacturing method and semiconductor device
EP14164833.7A EP2793256B1 (en) 2013-04-18 2014-04-16 Semiconductor device manufacturing method
US14/715,018 US9466509B2 (en) 2013-04-18 2015-05-18 Semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013087899A JP6107362B2 (ja) 2013-04-18 2013-04-18 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2014212218A true JP2014212218A (ja) 2014-11-13
JP6107362B2 JP6107362B2 (ja) 2017-04-05

Family

ID=50732781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013087899A Active JP6107362B2 (ja) 2013-04-18 2013-04-18 半導体装置の製造方法及び半導体装置

Country Status (4)

Country Link
US (2) US9070696B2 (ja)
EP (1) EP2793256B1 (ja)
JP (1) JP6107362B2 (ja)
CN (1) CN104167370B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100475A (ja) * 2014-11-21 2016-05-30 富士電機株式会社 半導体装置
KR20160111824A (ko) * 2015-03-17 2016-09-27 주식회사 솔루엠 파워 모듈 패키지
JP2020150022A (ja) * 2019-03-11 2020-09-17 富士電機株式会社 半導体装置
JP2022073129A (ja) * 2020-10-30 2022-05-17 三菱電機株式会社 半導体装置用の筐体の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6299120B2 (ja) * 2013-09-05 2018-03-28 富士電機株式会社 半導体モジュール
JP6547354B2 (ja) * 2015-03-20 2019-07-24 富士電機株式会社 半導体モジュールおよび樹脂ケース
JP6645134B2 (ja) * 2015-11-16 2020-02-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6984127B2 (ja) * 2016-12-28 2021-12-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6988161B2 (ja) * 2017-05-17 2022-01-05 富士電機株式会社 パワー半導体モジュールおよびパワー半導体装置
CN111148338A (zh) * 2018-11-01 2020-05-12 邱昱维 在布局有电路的陶瓷基板上成形环绕壁的方法及该基板
CN111916361A (zh) * 2019-05-10 2020-11-10 中芯长电半导体(江阴)有限公司 一种塑封模具及塑封方法
JP7313302B2 (ja) * 2020-03-18 2023-07-24 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134624A (ja) * 2002-10-11 2004-04-30 Mitsubishi Electric Corp 電力用半導体装置
JP2008252055A (ja) * 2007-03-08 2008-10-16 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2705368B2 (ja) * 1991-05-31 1998-01-28 株式会社デンソー 電子装置
JP3466329B2 (ja) 1995-06-16 2003-11-10 三菱電機株式会社 半導体パワーモジュール
CN1248376C (zh) * 2001-11-08 2006-03-29 莫列斯公司 电连接器的制造方法及其制品
JP4007143B2 (ja) * 2002-10-09 2007-11-14 日産自動車株式会社 電子部品、電子部品の製造方法及び製造装置
DE102004054597B4 (de) * 2004-11-11 2019-07-25 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils
US7944042B2 (en) 2007-03-08 2011-05-17 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of manufacturing same
JP4858336B2 (ja) 2007-07-10 2012-01-18 三菱電機株式会社 電力用半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134624A (ja) * 2002-10-11 2004-04-30 Mitsubishi Electric Corp 電力用半導体装置
JP2008252055A (ja) * 2007-03-08 2008-10-16 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100475A (ja) * 2014-11-21 2016-05-30 富士電機株式会社 半導体装置
US9502320B2 (en) 2014-11-21 2016-11-22 Fuji Electric Co., Ltd. Semiconductor device
KR20160111824A (ko) * 2015-03-17 2016-09-27 주식회사 솔루엠 파워 모듈 패키지
KR102425694B1 (ko) * 2015-03-17 2022-07-27 주식회사 솔루엠 파워 모듈 패키지
JP2020150022A (ja) * 2019-03-11 2020-09-17 富士電機株式会社 半導体装置
JP7318238B2 (ja) 2019-03-11 2023-08-01 富士電機株式会社 半導体装置
JP2022073129A (ja) * 2020-10-30 2022-05-17 三菱電機株式会社 半導体装置用の筐体の製造方法
JP7353255B2 (ja) 2020-10-30 2023-09-29 三菱電機株式会社 半導体装置用の筐体の製造方法

Also Published As

Publication number Publication date
US9070696B2 (en) 2015-06-30
CN104167370B (zh) 2018-10-23
US20140312464A1 (en) 2014-10-23
EP2793256B1 (en) 2021-01-13
EP2793256A3 (en) 2016-04-06
JP6107362B2 (ja) 2017-04-05
US9466509B2 (en) 2016-10-11
CN104167370A (zh) 2014-11-26
US20150249023A1 (en) 2015-09-03
EP2793256A2 (en) 2014-10-22

Similar Documents

Publication Publication Date Title
JP6107362B2 (ja) 半導体装置の製造方法及び半導体装置
JP4242401B2 (ja) 半導体装置
EP3226292B1 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
US8922317B2 (en) Coil component
CN103887273B (zh) 半导体模块
US11894281B2 (en) Semiconductor device including lead with varying thickness
US10622288B2 (en) Semiconductor device and method for producing semiconductor device
JP6165025B2 (ja) 半導体モジュール
CN101345226B (zh) Ic器件和制造该ic器件的方法
JP2006108306A (ja) リードフレームおよびそれを用いた半導体パッケージ
JP5245880B2 (ja) 電力用半導体モジュールとその製造方法
US20180269165A1 (en) Semiconductor device
JP2009094189A (ja) コネクタ付き半導体パッケージ
JP2008098506A (ja) コイル部品及びコイル部品の製造方法
JP2019016792A (ja) 収容されたic構成要素
JP2000349219A (ja) 引き出し端子、電力用半導体装置用ケース及び電力用半導体装置
US7550827B2 (en) Conductor frame for an electronic component and method for the production thereof
JP2005328009A (ja) チップパッケージ、該チップパッケージの製造方法およびチップ実装基板
JP2015037103A (ja) 半導体装置及び半導体装置の製造方法
JP2009130007A (ja) 半導体装置及びその製造方法
US20140312997A1 (en) Encapsulated Reed Relay
JP2018107326A (ja) 回路構成体およびその製造方法
JP2015005687A (ja) 樹脂パッケージとこの樹脂パッケージを用いた電子機器
JP3758002B2 (ja) 電子部品
JP2023157585A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170220

R150 Certificate of patent or registration of utility model

Ref document number: 6107362

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250