JP2014203469A - Semiconductor device - Google Patents

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誠志 片桐
Masashi Katagiri
誠志 片桐
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Abstract

PROBLEM TO BE SOLVED: To surely execute write control of variable resistance elements and suppress variations between the elements, in relatively small circuit scale.SOLUTION: A semiconductor device includes: a first power supply terminal; a variable resistance element whose resistance value becomes either a first resistance value or a second resistance value that is greater than the first resistance value according to current flowing through itself; a first switch circuit that is provided between the first power supply terminal and one end of the variable resistance element; and a control circuit that controls the first switch circuit. When changing the variable resistance element from the second resistance value to the first resistance value, the control circuit detects an increase in a value of current flowing through the first switch circuit and brings the first switch circuit into a disconnected state.

Description

本発明は、半導体装置に関する。特に、本発明は、抵抗変化型素子を記憶素子として備える半導体装置に関する。   The present invention relates to a semiconductor device. In particular, the present invention relates to a semiconductor device including a resistance variable element as a memory element.

現在の不揮発性の半導体記憶装置としては、フラッシュメモリが広く用いられているが、フラッシュメモリを置き換えることのできる様々な大容量の半導体記憶装置の開発が進んでいる。中でも、下部電極と金属酸化物と上部電極の積層構造を有し、下部電極と上部電極の間に電気的ストレスを印加することにより抵抗特性が変化する抵抗変化型素子であるReRAM(Resistive Random Access Memory)が注目されている。抵抗変化型素子では、抵抗状態は、電源を切断した後も保持されるので、不揮発性メモリとなる。   As a current nonvolatile semiconductor memory device, a flash memory is widely used. However, various large-capacity semiconductor memory devices that can replace the flash memory are being developed. Among them, ReRAM (Resistive Random Access), which is a resistance variable element having a laminated structure of a lower electrode, a metal oxide, and an upper electrode and whose resistance characteristics change by applying an electrical stress between the lower electrode and the upper electrode. Memory) is drawing attention. In the resistance variable element, the resistance state is retained even after the power supply is turned off, so that a nonvolatile memory is obtained.

抵抗変化型素子の書き込みには、高抵抗状態を低抵抗状態に変化させる書き込みと、低抵抗状態を高抵抗状態に変化させる書き込みと、の2通りの書き込みが必要である。以後の記載では、高抵抗状態を低抵抗状態に変化させる書き込みをSET書き込み、低抵抗状態を高抵抗状態に変化させる書き込みをRESET書き込みと呼ぶことにする。   The writing of the resistance variable element requires two types of writing: writing for changing the high resistance state to the low resistance state and writing for changing the low resistance state to the high resistance state. In the following description, writing that changes the high resistance state to the low resistance state is called SET writing, and writing that changes the low resistance state to the high resistance state is called RESET writing.

また、本明細書では、低抵抗状態を「1」、高抵抗状態を「0」とする。すなわち、SET書き込みは「1」をライトする動作であり、RESET書き込みは「0」をライトする動作である。   In this specification, the low resistance state is “1” and the high resistance state is “0”. That is, the SET write is an operation of writing “1”, and the RESET write is an operation of writing “0”.

このSET書き込み及びRESET書き込みの動作には、SET書き込みとRESET書き込みで抵抗変化型素子に同一方向に電圧を印加して書き込みを行うユニポーラ型と、SET書き込みとRESET書き込みでは抵抗変化型素子に逆方向に電圧を印加して書き込みを行うバイポーラ型とがある。図12を参照して、バイポーラ型の書き込み動作について説明する。図12では、横軸に抵抗変化型素子の電極間に印加される電圧、縦軸にそのときに両端間に流れる電流値をプロットしている。最初に、抵抗変化型素子は高抵抗状態にあるとする。この高抵抗状態にあるとき、抵抗変化型素子の端子間に正の電圧VSETを印加する(図12のA点)と、抵抗変化型素子は高抵抗状態から低抵抗状態にSET書き込みセットされる(図12のA点からB点に遷移)。このときに流れる最大電流をICOMPとする。   The SET write and RESET write operations include a unipolar type in which a voltage is applied to the resistance change element in the same direction in the SET write and RESET write, and a resistance change type element in the reverse direction in the SET write and RESET write. There is a bipolar type in which a voltage is applied to write data. A bipolar write operation will be described with reference to FIG. In FIG. 12, the horizontal axis plots the voltage applied between the electrodes of the resistance variable element, and the vertical axis plots the current value flowing between both ends at that time. First, assume that the resistance variable element is in a high resistance state. In this high resistance state, when a positive voltage VSET is applied between the terminals of the resistance variable element (point A in FIG. 12), the resistance variable element is set and written from the high resistance state to the low resistance state. (Transition from point A to point B in FIG. 12). The maximum current flowing at this time is ICOMP.

一方、低抵抗状態から高抵抗状態へのRESET書き込みは、SET書き込みとは逆方向に電圧を印加する。すなわち、低抵抗状態にある抵抗変化型素子にSET書き込みとは逆方向に電圧VRESETを印加する(図12のC点。このときに流れる電流をIRSTとする。すると抵抗変化型素子は低抵抗状態からリセットされ、高抵抗状態に戻る(図12のC点からD点へ遷移)。   On the other hand, the RESET write from the low resistance state to the high resistance state applies a voltage in the opposite direction to the SET write. That is, the voltage VRESET is applied to the resistance variable element in the low resistance state in the direction opposite to the SET writing (point C in FIG. 12). The current flowing at this time is IRST. To reset to the high resistance state (transition from point C to point D in FIG. 12).

上記の抵抗変化型素子をマトリックス状に配置してメモリシステムを構成する場合、抵抗変化型素子間にはプロセスばらつきが存在するため、同一の書き込み条件でSET書き込み又はRESET書き込みを行うと、得られる抵抗値に、ばらつきが発生するという問題がある。   When a memory system is configured by arranging the variable resistance elements in a matrix, there is a process variation between the variable resistance elements. Therefore, if SET writing or RESET writing is performed under the same writing condition, the memory system can be obtained. There is a problem that the resistance value varies.

そこで、書き込み動作で発生する抵抗状態のばらつきの問題を解消するため、例えば、特許文献1には、以下のような不揮発性記憶装置が開示されている。該不揮発性記憶装置は、抵抗変化型素子に所定の電圧を印加した後、抵抗変化型素子の両端電圧が所定の判定電圧値を下回るまでの減衰時間を計測することにより抵抗値情報を得るセンスアンプを備えている。そして、書き込み、或いはベリファイ時の追加書き込みを行う際に、該センスアンプで読み出した抵抗値情報に基づいた書き込みを行うことで、抵抗状態のばらつきを抑制している。   Therefore, in order to solve the problem of variation in resistance state that occurs in the write operation, for example, Patent Document 1 discloses the following nonvolatile memory device. The nonvolatile storage device senses resistance value information by measuring a decay time until a voltage across the resistance variable element falls below a predetermined determination voltage value after a predetermined voltage is applied to the resistance variable element. Has an amplifier. Then, when performing writing or additional writing at the time of verifying, writing based on resistance value information read by the sense amplifier is performed, thereby suppressing variations in resistance state.

特開2011−258311号公報JP 2011-258311 A

以下の分析は、本発明により与えられる。   The following analysis is given by the present invention.

特許文献1に記載された不揮発性記憶装置では、書き込み、或いはベリファイ時の追加書き込みを行う際に、書き込み制御を確実に実行し、抵抗変化型素子間の抵抗状態のばらつきを抑制することができる。しかしながら、該不揮発性記憶装置では、抵抗値情報を生成し保持するためのカウンタ、及びそれらを制御する回路等が必要になり、回路規模が大きくなってしまうという問題がある。   In the nonvolatile memory device described in Patent Document 1, when performing writing or additional writing at the time of verifying, writing control can be surely executed and variation in resistance state between resistance variable elements can be suppressed. . However, the nonvolatile memory device requires a counter for generating and holding resistance value information, a circuit for controlling the counter, and the like, and there is a problem that the circuit scale increases.

かくて、比較的小さな回路規模で、書き込み制御を確実に実行し、且つ抵抗変化型素子間の抵抗状態のばらつきを抑制することが望まれている。   Thus, it is desired to perform write control with a relatively small circuit scale and to suppress variations in resistance state between resistance variable elements.

本発明の第1の視点による半導体装置は、第1の電源端子と、自身に流れる電流に対応して第1の抵抗値又は前記第1の抵抗値より大きい第2の抵抗値のいずれか一方の抵抗値となる抵抗変化型素子と、前記第1の電源端子と前記抵抗変化型素子の一端との間に設けられた第1のスイッチ回路と、前記第1のスイッチ回路を制御する制御回路と、を備える。ここで、前記制御回路は、前記抵抗変化型素子を前記第2の抵抗値から前記第1の抵抗値へ変化させる時に、前記第1のスイッチ回路に流れる電流値が大きくなったことを検知して前記第1のスイッチ回路を切断状態とする。   A semiconductor device according to a first aspect of the present invention includes a first power supply terminal and either a first resistance value or a second resistance value larger than the first resistance value corresponding to a current flowing through the semiconductor device. A variable resistance element having a resistance value, a first switch circuit provided between the first power supply terminal and one end of the variable resistance element, and a control circuit for controlling the first switch circuit And comprising. Here, the control circuit detects that the value of the current flowing through the first switch circuit has increased when the resistance variable element is changed from the second resistance value to the first resistance value. Then, the first switch circuit is turned off.

本発明の半導体装置によれば、比較的小さな回路規模で、書き込み制御を確実に実行し、且つ抵抗変化型素子間の抵抗状態のばらつきを抑制することに貢献しうる半導体装置を提供することが可能になる。   According to the semiconductor device of the present invention, it is possible to provide a semiconductor device capable of reliably executing write control with a relatively small circuit scale and contributing to suppressing variation in resistance state between resistance variable elements. It becomes possible.

第1の実施形態に係る半導体装置の全体構成を示すブロック図である。1 is a block diagram illustrating an overall configuration of a semiconductor device according to a first embodiment. 第1の実施形態に係る半導体装置のメモリセルアレイを示すブロック図である。1 is a block diagram showing a memory cell array of a semiconductor device according to a first embodiment. 第1の実施形態に係る半導体装置のメモリセルマットを示すブロック図である。1 is a block diagram showing a memory cell mat of a semiconductor device according to a first embodiment. 第1の実施形態に係る半導体装置のメモリセル、ビット単位のYスイッチ、ライトアンプ、ソース線ドライバを示すブロック図である。1 is a block diagram showing a memory cell, a bit-unit Y switch, a write amplifier, and a source line driver of a semiconductor device according to a first embodiment. 第1の実施形態に係る半導体装置のライトアンプの回路図である。1 is a circuit diagram of a write amplifier of a semiconductor device according to a first embodiment. 第1の実施形態に係る半導体装置の制御回路の回路図である。2 is a circuit diagram of a control circuit of the semiconductor device according to the first embodiment. FIG. 第1の実施形態に係る半導体装置の動作を示すタイミングチャートである。3 is a timing chart illustrating an operation of the semiconductor device according to the first embodiment. 第1の実施形態に係る半導体装置の動作を説明するための図である。It is a figure for demonstrating operation | movement of the semiconductor device which concerns on 1st Embodiment. 第1の実施形態に係る半導体装置の第1のスイッチ回路の動作を説明するための図である。It is a figure for demonstrating operation | movement of the 1st switch circuit of the semiconductor device which concerns on 1st Embodiment. 第2の実施形態に係る半導体装置のライトアンプの回路図である。FIG. 5 is a circuit diagram of a write amplifier of a semiconductor device according to a second embodiment. 第2の実施形態に係る半導体装置の制御回路の回路図である。6 is a circuit diagram of a control circuit of a semiconductor device according to a second embodiment. FIG. 抵抗変化型素子の書き込み動作を説明するための図である。It is a figure for demonstrating the write-in operation | movement of a resistance variable element.

まず、本発明の実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。   First, the outline | summary of embodiment of this invention is demonstrated. Note that the reference numerals of the drawings added in the description of the outline of the embodiment are merely examples for helping understanding, and are not intended to be limited to the illustrated modes.

本発明の一実施形態における半導体装置10(図1)は、図5に示すように、第1の電源端子150と、自身に流れる電流に対応して第1の抵抗値(「低抵抗状態」の抵抗値)又は第1の抵抗値より大きい第2の抵抗値(「高抵抗状態」の抵抗値)のいずれか一方の抵抗値となる抵抗変化型素子(図4の81、82)と、第1の電源端子150と抵抗変化型素子(図4の81、82)の一端との間に設けられた第1のスイッチ回路151と、第1のスイッチ回路151を制御する制御回路(図6の160)と、を備える。ここで、制御回路(図6の160)は、抵抗変化型素子(図4の81、82)を第2の抵抗値から第1の抵抗値へ変化させる時に、第1のスイッチ回路151に流れる電流値が大きくなったことを検知して第1のスイッチ回路151を切断状態とする。   As shown in FIG. 5, the semiconductor device 10 (FIG. 1) according to the embodiment of the present invention has a first resistance value (“low resistance state”) corresponding to the first power supply terminal 150 and the current flowing through itself. Resistance change element (81, 82 in FIG. 4) having a resistance value of either one of the second resistance value (the resistance value of the “high resistance state”) greater than the first resistance value, A first switch circuit 151 provided between the first power supply terminal 150 and one end of the resistance variable element (81 and 82 in FIG. 4), and a control circuit for controlling the first switch circuit 151 (FIG. 6). 160). Here, the control circuit (160 in FIG. 6) flows to the first switch circuit 151 when the resistance variable element (81 and 82 in FIG. 4) is changed from the second resistance value to the first resistance value. It is detected that the current value has increased, and the first switch circuit 151 is turned off.

上記の構成によれば、抵抗変化型素子(図4の81、82)を高抵抗状態から低抵抗状態に変化させる時(即ち、SET書き込み時)に、第1のスイッチ回路151に流れる電流値が大きくなったことを検知することにより、抵抗変化型素子が低抵抗状態に変化したことを検出し、抵抗変化型素子(図4の81、82)に供給する電流を停止するように制御している。これにより、抵抗変化型素子が電流を流し始めてから低抵抗状態になるまでの時間にばらつきがあったとしても、確実にSET書き込みを実行し、且つSET書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制することが可能になる。   According to the above configuration, the value of the current flowing through the first switch circuit 151 when the resistance variable element (81 and 82 in FIG. 4) is changed from the high resistance state to the low resistance state (that is, at the time of SET writing). By detecting that the resistance change element has changed to a low resistance state, and control to stop the current supplied to the resistance change element (81 and 82 in FIG. 4). ing. As a result, even if there is a variation in the time from when the resistance variable element starts to flow current until it enters the low resistance state, SET writing is executed reliably, and the resistance state of each resistance variable element after SET writing It becomes possible to suppress the variation of.

上記半導体装置10(図1)は、図5に示すように、第2の電源端子153と、第2の電源端子153と抵抗変化型素子(図4の81、82)の一端との間に設けられた第2のスイッチ回路152と、をさらに備え、制御回路(図6の160)は、抵抗変化型素子(図4の81、82)を第1の抵抗値から前記第2の抵抗値へ変化させる時に、第1のスイッチ回路151を切断状態とし、第2のスイッチ回路152を導通状態とするようにしてもよい。   As shown in FIG. 5, the semiconductor device 10 (FIG. 1) includes a second power supply terminal 153 between the second power supply terminal 153 and one end of the resistance variable element (81 and 82 in FIG. 4). And a control circuit (160 in FIG. 6) that changes the resistance variable elements (81 and 82 in FIG. 4) from the first resistance value to the second resistance value. The first switch circuit 151 may be in a disconnected state and the second switch circuit 152 may be in a conductive state.

上記半導体装置10(図1)は、図5の第2のスイッチ回路152に代えて、図10に示す第2のスイッチ回路172を備えるようにしてもよい。ここで、制御回路(図11の260)は、抵抗変化型素子(図4の81、82)を第1の抵抗値から第2の抵抗値へ変化させる時に、第1のスイッチ回路151を切断状態とし、第2のスイッチ回路172に流れる電流値が小さくなったことを検知して第2のスイッチ回路172を切断状態とするようにしてもよい。   The semiconductor device 10 (FIG. 1) may include the second switch circuit 172 shown in FIG. 10 instead of the second switch circuit 152 shown in FIG. Here, the control circuit (260 in FIG. 11) disconnects the first switch circuit 151 when the resistance variable element (81 and 82 in FIG. 4) is changed from the first resistance value to the second resistance value. The second switch circuit 172 may be disconnected by detecting that the value of the current flowing through the second switch circuit 172 has decreased.

上記第1のスイッチ回路151は、図5に示すように、抵抗変化型素子(図4の81、82)の一端の電圧を基準電圧VREF1と比較する比較器154と、第1の電源端子150と抵抗変化型素子(図4の81、82)の一端との間に設けられた第1トランジスタ155と、を含み、比較器154の出力信号に基づいて第1トランジスタ155をオン/オフ制御するようにしてもよい。   As shown in FIG. 5, the first switch circuit 151 includes a comparator 154 that compares the voltage at one end of the resistance variable element (81 and 82 in FIG. 4) with the reference voltage VREF1, and a first power supply terminal 150. And a first transistor 155 provided between one end of the variable resistance element (81 and 82 in FIG. 4), and the first transistor 155 is turned on / off based on the output signal of the comparator 154. You may do it.

上記第1のスイッチ回路151は、図5に示すように、第1トランジスタ155と直列に接続された第2トランジスタ156をさらに含み、書き込みデータの信号(図5のIO_0等)に基づいて第2トランジスタ156をオン/オフ制御するようにしてもよい。   As shown in FIG. 5, the first switch circuit 151 further includes a second transistor 156 connected in series with the first transistor 155, and the second switch circuit 151 receives the second data based on the write data signal (IO_0, etc. in FIG. 5). The transistor 156 may be on / off controlled.

上記第1のスイッチ回路151は、図5に示すように、比較器154の出力信号を所定時間遅延させる遅延回路157をさらに含み、遅延回路157の出力信号に基づいて第1トランジスタ155をオン/オフ制御するようにしてもよい。   As shown in FIG. 5, the first switch circuit 151 further includes a delay circuit 157 that delays the output signal of the comparator 154 for a predetermined time, and turns on / off the first transistor 155 based on the output signal of the delay circuit 157. You may make it carry out OFF control.

上記第1のスイッチ回路151は、第1トランジスタ155の制御電極(ゲート)にバイアス電圧Vwriteを供給するバイアス回路をさらに含み、バイアス回路が、抵抗変化型素子(図4の81、82)に流す電流を設定するようにしてもよい。   The first switch circuit 151 further includes a bias circuit that supplies a bias voltage Vwrite to the control electrode (gate) of the first transistor 155, and the bias circuit flows through the resistance variable element (81 and 82 in FIG. 4). The current may be set.

上記第1のスイッチ回路151において、遅延回路157が、第1トランジスタ155の制御電極(ゲート)にバイアス電圧Vwriteを供給することにより、抵抗変化型素子(図4の81、82)に流す電流を設定するようにしてもよい。   In the first switch circuit 151, the delay circuit 157 supplies a bias voltage Vwrite to the control electrode (gate) of the first transistor 155, thereby causing a current to flow through the resistance variable element (81 and 82 in FIG. 4). You may make it set.

第1のスイッチ回路の比較器(図5の154等)の出力信号(図5のA_0等)を入力し、比較器(図5の154等)の出力信号(図5のA_0等)により、抵抗変化型素子(図4の81、82)が第2の抵抗値から第1の抵抗値に変化したか否かを判定する終了検出回路(図6の165)をさらに備えるようにしてもよい。   The output signal (such as A_0 in FIG. 5) of the comparator (such as 154 in FIG. 5) of the first switch circuit is input, and the output signal (such as A_0 in FIG. 5) of the comparator (such as 154 in FIG. 5) An end detection circuit (165 in FIG. 6) for determining whether or not the resistance variable element (81 and 82 in FIG. 4) has changed from the second resistance value to the first resistance value may be further provided. .

上記半導体装置10は、複数の抵抗変化型素子(図4の81、82)に書き込みを行う、複数の第1のスイッチ回路(図3のライトアンプ41a〜hに含まれる各々の第1のスイッチ回路)を備えるものであってよい。ここで、上記終了検出回路(図6の165)は、図6に示すように、複数の第1のスイッチ回路の比較器(図5の154等)の出力信号(A_0〜A_7)を入力し、複数の第1のスイッチ回路の比較器の出力信号(A_0〜A_7)の論理演算(NOR回路165による論理演算)により、複数の抵抗変化型素子(図4の81、82等)が第2の抵抗値から第1の抵抗値に変化したか否かを判定するようにしてもよい。   The semiconductor device 10 includes a plurality of first switch circuits (each first switch included in the write amplifiers 41a to 41h in FIG. 3) for writing to the plurality of variable resistance elements (81 and 82 in FIG. 4). Circuit). Here, the end detection circuit (165 in FIG. 6) receives the output signals (A_0 to A_7) of the comparators (eg, 154 in FIG. 5) of the plurality of first switch circuits as shown in FIG. The plurality of resistance variable elements (81, 82, etc. in FIG. 4) are secondly converted by the logical operation (logical operation by the NOR circuit 165) of the output signals (A_0 to A_7) of the comparators of the first switch circuits. It may be determined whether the resistance value has changed from the first resistance value to the first resistance value.

上記半導体装置10は、図4に示すように、抵抗変化型素子(図4の81、82)の他端に電圧を印加するドライバ回路(SDRV0等)をさらに備え、制御回路(図6の160)は、抵抗変化型素子(図4の81、82)を第2の抵抗値から前記第1の抵抗値へ変化させる時に、ドライバ回路(SDRV0)が第1の電源端子の電圧VSETよりも低い電圧(例えば、電圧VSS)を印加するように制御するようにしてもよい。   As shown in FIG. 4, the semiconductor device 10 further includes a driver circuit (such as SDRV0) for applying a voltage to the other end of the resistance variable element (81 and 82 in FIG. 4), and a control circuit (160 in FIG. 6). ) Indicates that the driver circuit (SDRV0) is lower than the voltage VSET of the first power supply terminal when the resistance variable element (81, 82 in FIG. 4) is changed from the second resistance value to the first resistance value. You may make it control so that a voltage (for example, voltage VSS) may be applied.

また、制御回路160は、抵抗変化型素子(図4の81、82)を第1の抵抗値から第2の抵抗値へ変化させる時に、ドライバ回路(SDRV0等)が第2の電源端子の電圧(電圧VSS)よりも高い電圧(例えば、電圧VRESET)を印加するように制御するようにしてもよい。   When the control circuit 160 changes the resistance variable element (81 and 82 in FIG. 4) from the first resistance value to the second resistance value, the driver circuit (SDRV0 or the like) causes the voltage of the second power supply terminal to be changed. You may make it control so that a voltage (for example, voltage VRESET) higher than (voltage VSS) may be applied.

以下、本発明の各実施形態について、図面を参照して詳しく説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

[第1の実施形態]
(第1の実施形態の構成)
第1の実施形態の構成について、図1を参照しながら詳細に説明する。図1は、本発明の第1の実施形態に係る半導体装置10全体のブロック図である。図1において、メモリセルアレイ12は、二次元的に配置された複数の抵抗変化型メモリセル(図4の71、72等)を具備している。各抵抗変化型メモリセルは、抵抗変化型素子(ReRAM)(図4の81、82)とセルトランジスタ(図4の104、105等)で構成される。各抵抗変化型素子は、高抵抗状態「0」と低抵抗状態「1」のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。また、セルトランジスタ(図4の104、105等)は、NMOSトランジスタが好適である。半導体装置10は、メモリセルアレイ12に対してアクセスする抵抗変化型メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるSET書き込み、低抵抗状態を高抵抗状態に変化させるRESET書き込み、抵抗状態の読み出しの動作を行う。
[First Embodiment]
(Configuration of the first embodiment)
The configuration of the first embodiment will be described in detail with reference to FIG. FIG. 1 is a block diagram of an entire semiconductor device 10 according to the first embodiment of the present invention. In FIG. 1, the memory cell array 12 includes a plurality of resistance change memory cells (71, 72, etc. in FIG. 4) arranged two-dimensionally. Each resistance change memory cell includes a resistance change element (ReRAM) (81 and 82 in FIG. 4) and a cell transistor (104 and 105 in FIG. 4). Each resistance variable element stores either a high resistance state “0” or a low resistance state “1”, and functions as a nonvolatile memory element. The cell transistor (104, 105, etc. in FIG. 4) is preferably an NMOS transistor. The semiconductor device 10 selects a resistance change type memory cell that accesses the memory cell array 12, and performs a SET write for changing the high resistance state to a low resistance state, a RESET write for changing the low resistance state to a high resistance state, and a resistance state The read operation is performed.

図1において、メモリセルアレイ12以外のブロックは、メモリセルアレイ12に対して、上記の動作を制御している。   In FIG. 1, blocks other than the memory cell array 12 control the above-described operation for the memory cell array 12.

まず、アドレス入力回路14は、アクセスする抵抗変化型メモリセルのアドレスADDを入力する。次に、アドレスラッチ回路16は、入力されたアドレスADDをラッチし、ロウアドレスADD_rowと、カラムアドレスADD_columnに分離して、ロウ制御回路26、カラム制御回路24に夫々、供給する。   First, the address input circuit 14 inputs the address ADD of the resistance change type memory cell to be accessed. Next, the address latch circuit 16 latches the input address ADD, separates it into a row address ADD_row and a column address ADD_column, and supplies them to the row control circuit 26 and the column control circuit 24, respectively.

ここで、ロウ制御回路26は、不図示のロウデコーダを有し、ロウアドレスADD_rowからロウ選択信号をデコードする。上記ロウ選択信号により選択された(サブ)ワード線(以降、「選択(サブ)ワード線」という)がアクティブになる。また、カラム制御回路24は、不図示のカラムデコーダを有し、カラムアドレスADD_columnからカラム選択信号をデコードする。上記カラム選択信号により選択されたビット線(以降、「選択ビット線」という)がアクティブになる。   Here, the row control circuit 26 has a row decoder (not shown), and decodes a row selection signal from the row address ADD_row. The (sub) word line selected by the row selection signal (hereinafter referred to as “selected (sub) word line”) becomes active. The column control circuit 24 has a column decoder (not shown) and decodes a column selection signal from the column address ADD_column. The bit line selected by the column selection signal (hereinafter referred to as “selected bit line”) becomes active.

メモリセルアレイ12内の複数の抵抗変化型メモリセルは、複数の(サブ)ワード線と複数のビット線の交点に二次元的に配置され、それらのうち、選択(サブ)ワード線と選択ビット線の両方に接続されている抵抗変化型メモリセルが選択され、アクセスされる。具体的には、例えば、図4のBL0が選択ビット線、図4の(サブ)ワード線WLが選択(サブ)ワード線の場合、セルトランジスタ104はオン状態であり、共通ソース線4と選択ビット線BL0の間に電圧を印加して、抵抗変化型メモリセル71の抵抗変化型素子81に電流を流すことで、書き込み動作を行う。   A plurality of resistance change type memory cells in the memory cell array 12 are two-dimensionally arranged at intersections of a plurality of (sub) word lines and a plurality of bit lines, and among them, a selected (sub) word line and a selected bit line are arranged. The resistance change type memory cells connected to both are selected and accessed. Specifically, for example, when BL0 in FIG. 4 is a selected bit line and (sub) word line WL in FIG. 4 is a selected (sub) word line, the cell transistor 104 is in an on state and selected with the common source line 4. A write operation is performed by applying a voltage between the bit lines BL0 and causing a current to flow through the resistance change element 81 of the resistance change memory cell 71.

クロック入力回路34は、外部から半導体装置10に供給される相補の外部クロック信号CK、/CKを受け、内部クロックICLKを生成して、DLL(Delay Locked Loop)回路36、及びタイミングジェネレータ38に供給する。タイミングジェネレータ38は、内部クロックICLKを基に、半導体装置10内で必要な種々のタイミング信号を生成し、各部へ供給する。なお、本明細書において、信号名の/はLowレベルがアクティブの信号であることを示している。また、DLL回路36は、内部クロックICLKから、クロック信号LCLKを生成し、FIFO回路28、入出力回路30に対し供給する。FIFO回路28、入出力回路30は、供給されたクロック信号LCLKに同期して動作する。   The clock input circuit 34 receives complementary external clock signals CK and / CK supplied from the outside to the semiconductor device 10, generates an internal clock ICLK, and supplies it to a DLL (Delay Locked Loop) circuit 36 and a timing generator 38. To do. The timing generator 38 generates various timing signals necessary in the semiconductor device 10 based on the internal clock ICLK, and supplies the timing signals to each unit. In this specification, the signal name “/” indicates that the Low level is an active signal. The DLL circuit 36 generates a clock signal LCLK from the internal clock ICLK and supplies it to the FIFO circuit 28 and the input / output circuit 30. The FIFO circuit 28 and the input / output circuit 30 operate in synchronization with the supplied clock signal LCLK.

データ入出力端子DQは入出力回路30と接続され、データ入出力端子DQに書き込みデータが入力されると、クロック信号LCLKに同期して書き込みデータが入出力回路30に取り込まれる。また、入出力回路30はFIFO回路28と接続され、取り込まれた書き込みデータを、必要に応じて直列データに変換し、FIFO回路28を介してメモリセルアレイ12内部のIO線(図3のIO_0−7)に出力する。そして、各IO線の信号は、ライトアンプ(WAMP;図4の41a等)に供給される。   The data input / output terminal DQ is connected to the input / output circuit 30, and when write data is input to the data input / output terminal DQ, the write data is taken into the input / output circuit 30 in synchronization with the clock signal LCLK. Further, the input / output circuit 30 is connected to the FIFO circuit 28, converts the taken-in write data into serial data as necessary, and the IO line (IO_0− in FIG. 3) in the memory cell array 12 via the FIFO circuit 28. Output to 7). Then, the signal of each IO line is supplied to a write amplifier (WAMP; 41a in FIG. 4).

次に、コマンド入力回路18は、制御信号として、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE等を入力する。コマンドデコード回路20は、これらの信号/RAS、/CAS、/WE等をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置10内の各部に出力する。また、モードレジスタ22には、半導体装置10の動作モードが設定される。   Next, the command input circuit 18 inputs a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and the like as control signals. The command decode circuit 20 decodes these signals / RAS, / CAS, / WE, etc., and outputs a control signal necessary for executing the decoded command to each part in the semiconductor device 10. Further, the operation mode of the semiconductor device 10 is set in the mode register 22.

次に、内部電源発生回路32は、外部から供給される電源VDD、VSSを入力し、半導体装置10内の各部で必要な電圧VPP、VPERI、VSET、VRESET、VREF1等を生成し、各部へ供給する。ここで、電圧VSETは、ライトアンプ(図4の41a等)に供給され、SET書き込み時に使用される。また、電圧VRESETは、ソース線ドライバ(図4の1c等)に供給され、RESET書き込み時に使用される。また、電圧VREF1は、ライトアンプ(図4の41a、図5の41)の基準電圧端子159に供給される。   Next, the internal power supply generation circuit 32 inputs power supply VDD and VSS supplied from the outside, generates voltages VPP, VPERI, VSET, VRESET, VREF1 and the like necessary for each part in the semiconductor device 10 and supplies them to each part. To do. Here, the voltage VSET is supplied to a write amplifier (such as 41a in FIG. 4) and used during SET writing. The voltage VRESET is supplied to the source line driver (1c in FIG. 4 and the like) and used at the time of RESET writing. The voltage VREF1 is supplied to the reference voltage terminal 159 of the write amplifier (41a in FIG. 4 and 41 in FIG. 5).

次に、図2を参照し、メモリセルアレイ12の構成について、より詳細に説明する。図2に示すように、メモリセルアレイ12は、複数のメモリセルマット(7a〜7d、8a〜8d、9a〜9d)を含んで構成される。これらのメモリセルマットは、二次元的に配置され、図2では、メモリセルアレイ12が4行M列のメモリセルマットで構成される場合を例示している。但し、メモリセルマットの配置は、4行M列に限定されず、任意の配置が可能である。   Next, the configuration of the memory cell array 12 will be described in more detail with reference to FIG. As shown in FIG. 2, the memory cell array 12 includes a plurality of memory cell mats (7a to 7d, 8a to 8d, 9a to 9d). These memory cell mats are two-dimensionally arranged, and FIG. 2 exemplifies a case where the memory cell array 12 is composed of 4 rows and M columns of memory cell mats. However, the arrangement of the memory cell mat is not limited to 4 rows and M columns, and any arrangement is possible.

図2に示すように、4行M列のメモリセルマットは列単位の領域に分けられ、夫々の領域ごとにソース線が共通化される。具体的には、第0列のメモリセルマットには共通ソース線4が配設され、第1列のメモリセルマットには共通ソース線5が配設され、第M−1列のメモリセルマットには共通ソース線6が配設されている。   As shown in FIG. 2, the memory cell mat of 4 rows and M columns is divided into regions in units of columns, and the source line is shared for each region. Specifically, the common source line 4 is disposed in the memory cell mat in the 0th column, the common source line 5 is disposed in the memory cell mat in the first column, and the memory cell mat in the (M−1) th column. Is provided with a common source line 6.

図2上では、列単位の領域内でソース線が行方向に5本、列方向に2本、配置されるように示されているが、共通ソース線(4、5、6)は、実際には、例えば、共通の拡散層、又は1層ベタの配線で構成される。   In FIG. 2, five source lines are arranged in the row direction and two in the column direction in the column unit region, but the common source lines (4, 5, 6) are actually arranged. For example, it is composed of a common diffusion layer or a single-layer wiring.

また、各メモリセルマットの両サイドには、Yスイッチ群(YSW群)、及びライトアンプ群(WAMP群)が配置されている。   A Y switch group (YSW group) and a write amplifier group (WAMP group) are arranged on both sides of each memory cell mat.

また、ワード線は、メインワード線とサブワード線による階層構造となっており、メインワード線ドライバ(MWD)は、列毎に1つ配置され、サブワード線ドライバ(SWD)は、メモリセルマット毎に配置されている。この階層構造において、抵抗変化型メモリセルに直接接続されるのは、サブワード線である。   The word lines have a hierarchical structure of main word lines and sub word lines. One main word line driver (MWD) is arranged for each column, and one sub word line driver (SWD) is provided for each memory cell mat. Is arranged. In this hierarchical structure, a sub word line is directly connected to the resistance change type memory cell.

また、各メモリセルマットに対して、少なくとも1つ以上のソース線ドライバを配置することが、安定した電流供給の観点から望ましく、図2に示すように、第1の実施形態では、各メモリセルマットのサブワード線ドライバSWD(21a〜21d、23a〜23d、25a〜25d)の両サイドにソース線ドライバ(1a〜1j、2a〜2j、3a〜3j)を配置している。但し、それに限定されず、ソース線ドライバは、任意の配置が可能である。   Further, it is desirable to arrange at least one source line driver for each memory cell mat from the viewpoint of stable current supply. As shown in FIG. 2, in the first embodiment, each memory cell Source line drivers (1a to 1j, 2a to 2j, 3a to 3j) are arranged on both sides of the mat sub-word line drivers SWD (21a to 21d, 23a to 23d, 25a to 25d). However, the present invention is not limited to this, and the source line driver can be arbitrarily arranged.

次に、図3を参照し、1つのメモリセルマット7a、即ち、0行0列のメモリセルマットに関連する部分(図2の一点鎖線内)について、その構成をより詳細に説明する。図3において、メモリセルマット7aは、二次元的に配置された512×512個の抵抗変化型メモリセルを有している。ロウアドレスADD_rowは9ビットであり、9ビットのうちの6ビットがメインワード線の1つを選択するのに用いられる。また、残りの3ビットがロウ選択信号FX_0−7の1つを選択するのに用いられ、サブワード線ドライバ21aに供給される。   Next, with reference to FIG. 3, the configuration of one memory cell mat 7a, that is, the portion related to the memory cell mat of 0 row and 0 column (within the one-dot chain line in FIG. 2) will be described in more detail. In FIG. 3, the memory cell mat 7a has 512 × 512 resistance change memory cells arranged two-dimensionally. The row address ADD_row is 9 bits, and 6 bits out of 9 bits are used to select one of the main word lines. The remaining 3 bits are used to select one of the row selection signals FX_0-7 and supplied to the sub word line driver 21a.

一方、カラムアドレスADD_columnも9ビットであるが、3ビット毎に分離したADD_column_h、ADD_column_m、ADD_column_lに対して、夫々デコードする。ここで、ADD_column_hは上位側3ビットであり、ADD_column_lは下位側3ビットである。また、ADD_column_mは、残りの中間の3ビットである。そして、ADD_column_hをデコードした8本のカラム選択信号をY1_0−7、ADD_column_mをデコードした8本のカラム選択信号をY2_0−7、ADD_column_lをデコードした8本のカラム選択信号をY3_0−7とする。   On the other hand, the column address ADD_column is also 9 bits, but is decoded for ADD_column_h, ADD_column_m, and ADD_column_l separated every 3 bits. Here, ADD_column_h is the upper 3 bits, and ADD_column_l is the lower 3 bits. ADD_column_m is the remaining three intermediate bits. Then, eight column selection signals obtained by decoding ADD_column_h are Y1_0-7, eight column selection signals obtained by decoding ADD_column_m are Y2_0-7, and eight column selection signals obtained by decoding ADD_column_l are Y3_0-7.

上記したロウ選択信号FX_0−7による選択(サブ)ワード線と、上記したカラム選択信号Y1_0−7、Y2_0−7、Y3_0−7による選択ビット線の交点に位置する抵抗変化型メモリセルがアクセスされる。   The resistance change type memory cell located at the intersection of the selected (sub) word line by the row selection signal FX_0-7 and the selected bit line by the column selection signals Y1_0-7, Y2_0-7, Y3_0-7 is accessed. The

また、図2のメモリセルマット7aの両サイドに配置された2つのライトアンプ群(WAMP群)は、図3に示すように、一方が、4つのライトアンプ(41a、41c、41e、41g)を含み、他方が、4つのライトアンプ(41b、41d、41f、41h)を含んでいる。   Also, as shown in FIG. 3, two write amplifier groups (WAMP groups) arranged on both sides of the memory cell mat 7a in FIG. 2 have four write amplifiers (41a, 41c, 41e, 41g). And the other includes four write amplifiers (41b, 41d, 41f, 41h).

また、図2のメモリセルマット7aの両サイドに配置された2つのYスイッチ群(YSW群)は、図3において、一方のYスイッチ群は、4つのYスイッチ(51a、51c、51e、51g)を含み、他方のYスイッチ群は、4つのYスイッチ(51b、51d、51f、51h)を含んでいる。   Also, two Y switch groups (YSW groups) arranged on both sides of the memory cell mat 7a in FIG. 2 are the same as those in FIG. 3, and one Y switch group includes four Y switches (51a, 51c, 51e, 51g). ) And the other Y switch group includes four Y switches (51b, 51d, 51f, 51h).

また、図2のメモリセルマット7aに隣接して配置されている4つのソース線ドライバ(1a、1b、1c、1d)のうち、図3では、ソース線ドライバ1c、1dを示している(ソース線ドライバ1a、1bは図3には不図示であるが、実際にはメモリセルマット7aに隣接して接続されている)。   Of the four source line drivers (1a, 1b, 1c, 1d) arranged adjacent to the memory cell mat 7a in FIG. 2, FIG. 3 shows the source line drivers 1c, 1d (sources). The line drivers 1a and 1b are not shown in FIG. 3, but are actually connected adjacent to the memory cell mat 7a).

共通ソース線4の電位を制御するソース線ドライバ(1c、1d)には、制御回路(図6の160)から、制御信号として、セット信号SET0、リセット信号RESET0、プリリセット信号PRE_RESET0が供給される。一方、選択ビット線の電位を制御するライトアンプ(41a〜41h)には、制御回路(図6の160)から、制御信号として、セット信号SET0、リセット信号RESET0が供給される。   A set signal SET0, a reset signal RESET0, and a pre-reset signal PRE_RESET0 are supplied as control signals from the control circuit (160 in FIG. 6) to the source line drivers (1c, 1d) that control the potential of the common source line 4. . On the other hand, a set signal SET0 and a reset signal RESET0 are supplied as control signals from the control circuit (160 in FIG. 6) to the write amplifiers (41a to 41h) that control the potential of the selected bit line.

また、図3において、8本のIO線(IO_0−7)が配線されている。8本のIO線(IO_0−7)は、外部入出力端子DQから入出力回路30、及びFIFO回路28を介して入力される8ビットの書き込みデータの各ビットに対応した信号を保持する。そして、8ビットの書き込みが終了し、外部入出力端子DQから次の8ビットの書き込みデータが入力されると、8本のIO線(IO_0−7)の信号は更新される。   In FIG. 3, eight IO lines (IO_0-7) are wired. The eight IO lines (IO_0-7) hold signals corresponding to each bit of 8-bit write data input from the external input / output terminal DQ via the input / output circuit 30 and the FIFO circuit 28. Then, when the 8-bit write is completed and the next 8-bit write data is input from the external input / output terminal DQ, the signals of the eight IO lines (IO_0-7) are updated.

次に、カラム選択信号Y1、Y2、Y3と、選択ビット線の関係について、詳細に説明する。512本のビット線BL_0−511は、64本のビット線からなる8つのグループに分割される。第1のグループはBL_0−63、第2のグループはBL_64−127、第3のグループはBL_128−191、第4のグループはBL_192−255、第5のグループはBL_256−319、第6のグループはBL_320−383、第7のグループはBL_384−447、第8のグループはBL_448−511である。   Next, the relationship between the column selection signals Y1, Y2, and Y3 and the selected bit line will be described in detail. 512 bit lines BL_0-511 are divided into eight groups of 64 bit lines. The first group is BL_0-63, the second group is BL_64-127, the third group is BL_128-191, the fourth group is BL_192-255, the fifth group is BL_256-319, the sixth group is BL_320-383, the seventh group is BL_384-447, and the eighth group is BL_448-511.

上記第1〜第8のグループのうち、どのグループを選択するかは、カラム選択信号Y1_0−7により決められる。図3に示すように、第1のグループのビット線BL_0−63に接続されている8つのYスイッチ(51a〜51h)に対して、カラム選択信号Y1_0が供給される。それにより、カラム選択信号Y1_0がアクティブの場合、第1のグループのビット線BL_0−63が、選択される。同様に、カラム選択信号Y1_1、Y1_2、...、Y1_7に対して、第2のグループ、第3のグループ、...、第8のグループのビット線が、夫々選択される。   Which one of the first to eighth groups is selected is determined by a column selection signal Y1_0-7. As shown in FIG. 3, the column selection signal Y1_0 is supplied to the eight Y switches (51a to 51h) connected to the bit lines BL_0-63 of the first group. Thereby, when the column selection signal Y1_0 is active, the bit lines BL_0-63 of the first group are selected. Similarly, column selection signals Y1_1, Y1_2,. . . , Y1_7, the second group, the third group,. . . The eighth group of bit lines are selected.

次に、各グループ内において、8つのYスイッチのうち、どのYスイッチを選択するかは、カラム選択信号Y3_0−7により決められる。例えば、図3に示すように、第1のグループの場合、8つのYスイッチ51a〜51hに対して、カラム選択信号Y3_0〜Y3_7を夫々供給し、カラム選択信号Y3_0−7のうちアクティブとなる配線に接続されたYスイッチを選択している。   Next, which of the eight Y switches in each group is selected is determined by the column selection signal Y3_0-7. For example, as shown in FIG. 3, in the case of the first group, the column selection signals Y3_0 to Y3_7 are supplied to the eight Y switches 51a to 51h, respectively, and the wiring that becomes active among the column selection signals Y3_0-7. The Y switch connected to is selected.

また、図3に示すように、偶数番目のビット線と、奇数番目のビット線は、交互に両サイドのYスイッチに振り分けられ配線される。各Yスイッチは、8本のビット線と接続される。具体的には、Yスイッチ51aは、ビット線BL0、BL2、...、BL14と接続される。Yスイッチ51bは、ビット線BL1、BL3、....、BL15と接続される。Yスイッチ51cは、ビット線BL16、BL18、....、BL30と接続される。Yスイッチ51dは、ビット線BL17、BL19、....、BL31と接続される。Yスイッチ51eは、ビット線BL32、BL34、....、BL46と接続される。Yスイッチ51fは、ビット線BL33、BL35、....、BL47と接続される。Yスイッチ51gは、ビット線BL48、BL50、....、BL62と接続される。Yスイッチ51hは、ビット線BL49、BL51、....、BL63と接続される。   As shown in FIG. 3, the even-numbered bit lines and the odd-numbered bit lines are alternately distributed and wired to the Y switches on both sides. Each Y switch is connected to eight bit lines. Specifically, the Y switch 51a is connected to the bit lines BL0, BL2,. . . , BL14. The Y switch 51b is connected to the bit lines BL1, BL3,. . . . , BL15. The Y switch 51c is connected to the bit lines BL16, BL18,. . . . , BL30. The Y switch 51d is connected to the bit lines BL17, BL19,. . . . , BL31. The Y switch 51e is connected to the bit lines BL32, BL34,. . . . , BL46. The Y switch 51f is connected to the bit lines BL33, BL35,. . . . , BL47. The Y switch 51g is connected to the bit lines BL48, BL50,. . . . , BL62. The Y switch 51h is connected to the bit lines BL49, BL51,. . . . , BL63.

次に、各Yスイッチ内で、どのビット線を選択するかは、各Yスイッチに供給されるカラム選択信号Y2_0−7により決められる。例えば、Yスイッチ51aにおいて、カラム選択信号Y2_0−7に基づいて、ビット線BL0、BL2、....、BL14のいずれかが選択される。具体的には、Y2_0がアクティブの場合、ビット線BL0が選択され、Y2_1がアクティブの場合、ビット線BL2が選択され、Y2_7がアクティブの場合、ビット線BL14が選択される。   Next, which bit line is selected in each Y switch is determined by a column selection signal Y2_0-7 supplied to each Y switch. For example, in the Y switch 51a, based on the column selection signal Y2_0-7, the bit lines BL0, BL2,. . . . , BL14 is selected. Specifically, the bit line BL0 is selected when Y2_0 is active, the bit line BL2 is selected when Y2_1 is active, and the bit line BL14 is selected when Y2_7 is active.

以上説明したように、カラム選択信号Y1、Y2、Y3に基づいて、1つのビット線が選択ビット線として選択される。しかしながら、図3において、複数のビット線を選択ビット線とすることも可能である。例えば、カラム選択信号Y3_0−7を全て、Highレベル(アクティブ)に設定すると、各グループ内の8つのYスイッチから、各々1本ずつのビット線を選択ビット線とすることができる。このようにすることで、8つの抵抗変化型メモリセルを同時にアクセスすることができる。   As described above, one bit line is selected as the selected bit line based on the column selection signals Y1, Y2, and Y3. However, in FIG. 3, a plurality of bit lines can be selected bit lines. For example, if all the column selection signals Y3_0-7 are set to High level (active), one bit line can be selected from each of the eight Y switches in each group. In this way, eight resistance change memory cells can be accessed simultaneously.

また、図3に示すように、各Yスイッチ(51a〜51h等)に対して、夫々、ライトアンプ(41a〜41h等)を設けているので、複数の選択ビット線に対して同時に電圧供給を行う能力が確保されている。   Further, as shown in FIG. 3, since write amplifiers (41a to 41h, etc.) are provided for the respective Y switches (51a to 51h, etc.), voltage supply is simultaneously applied to a plurality of selected bit lines. The ability to do is secured.

次に、図4を参照し、ソース線ドライバ1c、ライトアンプ41a、ビット単位のYスイッチ52、抵抗変化型メモリセル(71、72)の構成について、より詳細に説明する。図4は、図3において破線枠の領域を詳細に示したブロック図である。但し、図4では、Yスイッチ51aに含まれる8つのビット単位のYスイッチのうち、1つのビット単位のYスイッチ52のみを示している。また、ビット単位のYスイッチ52にビット線BL_0を介して、抵抗変化型メモリセル71が、接続されていることを示している。   Next, the configuration of the source line driver 1c, the write amplifier 41a, the bit-unit Y switch 52, and the resistance change type memory cells (71, 72) will be described in more detail with reference to FIG. FIG. 4 is a block diagram showing in detail the area of the broken line frame in FIG. However, in FIG. 4, only one Y-unit Y switch 52 is shown among the eight Y-unit Y switches included in the Y switch 51a. In addition, it shows that the resistance change type memory cell 71 is connected to the Y switch 52 in bit units via the bit line BL_0.

図4において、ソース線ドライバ1cは、第1のソース線ドライバ回路56と、第2のソース線ドライバ回路58を具備している。第1のソース線ドライバ回路56の出力ノードN1、第2のソース線ドライバ回路58の出力ノードN2は、いずれも共通ソース線4と接続されている。   In FIG. 4, the source line driver 1 c includes a first source line driver circuit 56 and a second source line driver circuit 58. The output node N 1 of the first source line driver circuit 56 and the output node N 2 of the second source line driver circuit 58 are both connected to the common source line 4.

第1のソース線ドライバ回路56は、PMOSトランジスタ93と、NMOSトランジスタ102と、インバータ回路91とで構成される。PMOSトランジスタ93と、NMOSトランジスタ102は、電圧源VRESETと接地との間に直列に接続される。具体的には、PMOSトランジスタ93のソースが電圧源VRESETと接続され、PMOSトランジスタ93のドレインとNMOSトランジスタ102のドレインは共にノードN1に接続され、NMOSトランジスタ102のソースは接地と接続される。また、PMOSトランジスタ93のゲートはインバータ回路91を介してリセット信号RESET0の配線と接続される。また、NMOSトランジスタ102のゲートはセット信号SET0の配線と接続される。   The first source line driver circuit 56 includes a PMOS transistor 93, an NMOS transistor 102, and an inverter circuit 91. The PMOS transistor 93 and the NMOS transistor 102 are connected in series between the voltage source VRESET and the ground. Specifically, the source of the PMOS transistor 93 is connected to the voltage source VRESET, the drain of the PMOS transistor 93 and the drain of the NMOS transistor 102 are both connected to the node N1, and the source of the NMOS transistor 102 is connected to the ground. The gate of the PMOS transistor 93 is connected to the wiring of the reset signal RESET0 through the inverter circuit 91. The gate of the NMOS transistor 102 is connected to the wiring of the set signal SET0.

第2のソース線ドライバ回路58は、PMOSトランジスタ94と、NMOSトランジスタ103とで構成される。PMOSトランジスタ94と、NMOSトランジスタ103は、電圧源VRESETと接地との間に直列に接続される。具体的には、PMOSトランジスタ94のソースが電圧源VRESETと接続され、PMOSトランジスタ94のドレインとNMOSトランジスタ103のドレインは共にノードN2に接続され、NMOSトランジスタ103のソースは接地と接続される。また、PMOSトランジスタ94のゲートとNMOSトランジスタ103のゲートは共にプリリセット信号PRE_RESET0の配線に接続される。   The second source line driver circuit 58 includes a PMOS transistor 94 and an NMOS transistor 103. The PMOS transistor 94 and the NMOS transistor 103 are connected in series between the voltage source VRESET and the ground. Specifically, the source of the PMOS transistor 94 is connected to the voltage source VRESET, the drain of the PMOS transistor 94 and the drain of the NMOS transistor 103 are both connected to the node N2, and the source of the NMOS transistor 103 is connected to the ground. Further, the gate of the PMOS transistor 94 and the gate of the NMOS transistor 103 are both connected to the wiring of the pre-reset signal PRE_RESET0.

尚、第2のソース線ドライバ回路のPMOSトランジスタ94は、第1のソース線ドライバ回路のPMOSトランジスタ93よりも電流駆動能力が小さいトランジスタとする。具体的には、例えば、PMOSトランジスタ94のチャネル幅を、PMOSトランジスタ93のチャネル幅よりも小さくする。同様に、第2のソース線ドライバ回路のNMOSトランジスタ103は、第1のソース線ドライバ回路のNMOSトランジスタ102よりも電流駆動能力が小さいトランジスタとする。具体的には、例えば、NMOSトランジスタ103のチャネル幅を、NMOSトランジスタ102のチャネル幅よりも小さくする。   Note that the PMOS transistor 94 of the second source line driver circuit is a transistor having a smaller current driving capability than the PMOS transistor 93 of the first source line driver circuit. Specifically, for example, the channel width of the PMOS transistor 94 is made smaller than the channel width of the PMOS transistor 93. Similarly, the NMOS transistor 103 of the second source line driver circuit is a transistor having a smaller current driving capability than the NMOS transistor 102 of the first source line driver circuit. Specifically, for example, the channel width of the NMOS transistor 103 is made smaller than the channel width of the NMOS transistor 102.

次に、ライトアンプ(WAMP)41aは、SET書き込み時及びRESET書き込み時に、ビット単位のYスイッチ(52等)を介して、抵抗変化型素子(81、82等)に流す書き込み電流を供給する。ライトアンプ41aの詳細については後述する。   Next, the write amplifier (WAMP) 41a supplies a write current that flows to the resistance variable element (81, 82, etc.) via the Y switch (52, etc.) in bit units during SET write and RESET write. Details of the write amplifier 41a will be described later.

次に、ビット単位のYスイッチ52の構成を詳細に説明する。ビット単位のYスイッチ52は、ビット線選択スイッチ60と、ビット線共通ソース線接続スイッチ61と、インバータ回路62、64と、NAND回路263で構成される。ここで、ビット線選択スイッチ60と、ビット線共通ソース線接続スイッチ61は、いずれも、PMOSトランジスタとNMOSトランジスタにより構成されるトランスファゲートである。ビット線選択スイッチ60は、ライトアンプ41aの出力と、ビット線BL0との導通/非導通を制御するスイッチである。一方、ビット線共通ソース線接続スイッチ61は、共通ソース線4とビット線BL0との導通/非導通を制御するスイッチである。   Next, the configuration of the bit-unit Y switch 52 will be described in detail. The bit unit Y switch 52 includes a bit line selection switch 60, a bit line common source line connection switch 61, inverter circuits 62 and 64, and a NAND circuit 263. Here, each of the bit line selection switch 60 and the bit line common source line connection switch 61 is a transfer gate constituted by a PMOS transistor and an NMOS transistor. The bit line selection switch 60 is a switch that controls conduction / non-conduction between the output of the write amplifier 41a and the bit line BL0. On the other hand, the bit line common source line connection switch 61 is a switch for controlling conduction / non-conduction between the common source line 4 and the bit line BL0.

ビット線選択スイッチ60と、ビット線共通ソース線接続スイッチ61は、いずれも、インバータ回路64の出力である制御信号C1により、相補に制御される。具体的には、制御信号C1がHighレベルのとき、ビット線選択スイッチ60は導通状態になり、ビット線共通ソース線接続スイッチ61は非導通状態になる。その結果、ビット線BL0はライトアンプ41aと導通する。一方、制御信号C1がLowレベルのとき、ビット線選択スイッチ60は非導通状態になり、ビット線共通ソース線接続スイッチ61は導通状態になる。その結果、ビット線BL0は共通ソース線4と導通する。   Both the bit line selection switch 60 and the bit line common source line connection switch 61 are controlled complementarily by a control signal C 1 that is an output of the inverter circuit 64. Specifically, when the control signal C1 is at a high level, the bit line selection switch 60 is turned on and the bit line common source line connection switch 61 is turned off. As a result, the bit line BL0 becomes conductive with the write amplifier 41a. On the other hand, when the control signal C1 is at the low level, the bit line selection switch 60 is turned off and the bit line common source line connection switch 61 is turned on. As a result, the bit line BL0 is electrically connected to the common source line 4.

次に、制御信号C1の生成に関連した部分の構成について説明する。NAND回路263の3つの入力端子には、カラム選択信号Y1_0、Y2_0、Y3_0が入力される。カラム選択信号Y1_0=Y2_0=Y3_0=1の場合に、制御信号C1=1となり、ビット線BL0はライトアンプ41aと導通し、選択ビット線となる。また、上記以外の場合には、制御信号C1=0となり、ビット線BL0は選択ビット線とならずに、共通ソース線4側と導通する。   Next, the configuration of the part related to the generation of the control signal C1 will be described. Column selection signals Y1_0, Y2_0, and Y3_0 are input to the three input terminals of the NAND circuit 263. When the column selection signal Y1_0 = Y2_0 = Y3_0 = 1, the control signal C1 = 1, and the bit line BL0 becomes conductive with the write amplifier 41a and becomes the selected bit line. In other cases, the control signal C1 = 0, and the bit line BL0 does not become the selected bit line but becomes conductive with the common source line 4 side.

尚、図4では、ビット単位のYスイッチ52について説明したが、その他のビット単位のYスイッチの構成は、ビット単位のYスイッチ52と同じであり、Y1_i、Y2_j、Y3_k(i、j、k=0〜7)の組み合わせのカラム選択信号がそれぞれ供給される点が異なるだけである。   Although the bit unit Y switch 52 has been described with reference to FIG. 4, the other bit unit Y switches have the same configuration as the bit unit Y switch 52, and Y1_i, Y2_j, Y3_k (i, j, k). The only difference is that column selection signals of a combination of 0 to 7) are supplied.

次に、図5を参照しながら、ライトアンプ(WAMP)41の構成について説明する。図3における半導体装置10に含まれる各ライトアンプ(WAMP)(例えば、41a〜h)の構成は、図5に示すライトアンプ(WAMP)41の構成を有している。図5に示すように、ライトアンプ41は、SET書き込み時に動作する第1のスイッチ回路151と、RESET書き込み時に動作する第2のスイッチ回路152により構成される。図5に示すように、第1のスイッチ回路151は、第1の電源端子150とノードNoutの間に接続される。また、第2のスイッチ回路152は、ノードNoutと第2の電源端子153の間に接続される。ノードNoutは、OUT_0の配線を介してビット単位のYスイッチ(図4の52等)と接続される。   Next, the configuration of the write amplifier (WAMP) 41 will be described with reference to FIG. The configuration of each write amplifier (WAMP) (for example, 41a to 41h) included in the semiconductor device 10 in FIG. 3 has the configuration of the write amplifier (WAMP) 41 shown in FIG. As shown in FIG. 5, the write amplifier 41 includes a first switch circuit 151 that operates at the time of SET writing, and a second switch circuit 152 that operates at the time of RESET writing. As shown in FIG. 5, the first switch circuit 151 is connected between the first power supply terminal 150 and the node Nout. The second switch circuit 152 is connected between the node Nout and the second power supply terminal 153. The node Nout is connected to a Y-switch (such as 52 in FIG. 4) in bit units via the wiring OUT_0.

第1のスイッチ回路151には、第1の電源端子150、基準電圧端子159を介してそれぞれ電圧VSET、電圧VREF1が供給される。また、第2のスイッチ回路152には、第2の電源端子153を介して電圧VSSが供給される。また、制御回路160(図6)から、第1及び第2のスイッチ回路(151、152)に対して、それぞれセット信号SET0、リセット信号RESET0が供給される。また、書き込みデータの信号として、IO線の信号のうち、IO_0がインバータ回路163を介して、第1及び第2のスイッチ回路(151、152)に供給される。   The first switch circuit 151 is supplied with the voltage VSET and the voltage VREF1 via the first power supply terminal 150 and the reference voltage terminal 159, respectively. In addition, the voltage VSS is supplied to the second switch circuit 152 through the second power supply terminal 153. Also, a set signal SET0 and a reset signal RESET0 are supplied from the control circuit 160 (FIG. 6) to the first and second switch circuits (151 and 152), respectively. As a write data signal, IO_0 of the IO line signal is supplied to the first and second switch circuits (151 and 152) via the inverter circuit 163.

SET書き込み時には、ライトアンプ41は、OUT_0の配線を介して、抵抗変化型素子(図4の81等)に書き込み電流を供給する。それにより、図4のA→Bの方向に電流が流れてSET書き込みが行われる。一方、RESET書き込み時には、ソース線ドライバ(図4のSDRV)は抵抗変化型素子(図4の81等)に書き込み電流を供給する。それにより、図4のB→Aの方向に電流が流れ、ライトアンプ41aはOUT_0の配線を介してその電流を引き込む。これによりRESET書き込みが行われる。   At the time of SET writing, the write amplifier 41 supplies a write current to the resistance variable element (such as 81 in FIG. 4) via the OUT_0 wiring. As a result, a current flows in the direction of A → B in FIG. 4 and SET writing is performed. On the other hand, at the time of RESET writing, the source line driver (SDRV in FIG. 4) supplies a write current to the resistance variable element (such as 81 in FIG. 4). As a result, a current flows in the direction of B → A in FIG. 4, and the write amplifier 41a draws the current through the OUT_0 wiring. Thereby, RESET writing is performed.

第1のスイッチ回路151は、NMOSトランジスタ(第1トランジスタ)155と、PMOSトランジスタ(第2トランジスタ)156と、比較器154と、AND回路158と、遅延回路157により構成される。PMOSトランジスタ156とNMOSトランジスタ155は、第1の電源端子150とノードNoutの間に直列に接続される。PMOSトランジスタ156のゲートには、書き込みデータの信号のうち、IO_0がインバータ回路163を介して供給される。これにより、IO_0がHighレベル(SET書き込みを行うビット)のときにPMOSトランジスタ156を導通させ、IO_0がLowレベル(SET書き込みを行わないビット)のときにPMOSトランジスタ156を非導通にする。   The first switch circuit 151 includes an NMOS transistor (first transistor) 155, a PMOS transistor (second transistor) 156, a comparator 154, an AND circuit 158, and a delay circuit 157. The PMOS transistor 156 and the NMOS transistor 155 are connected in series between the first power supply terminal 150 and the node Nout. Of the write data signal, IO_0 is supplied to the gate of the PMOS transistor 156 via the inverter circuit 163. As a result, the PMOS transistor 156 is turned on when IO_0 is at a high level (a bit for performing SET writing), and the PMOS transistor 156 is turned off when IO_0 is at a low level (a bit for which SET writing is not performed).

もし、NMOSトランジタ155のゲートを、セット信号SET0と直接接続した場合は、SET書き込み時にNMOSトランジタ155を導通し、それ以外は非導通にすることができる。そして、前述したPMOSトランジスタ156の制御と組み合わせることで、第1のスイッチ回路151をSET書き込み時で且つIO_0がHighレベル(SET書き込みを行うビット)のときだけ導通し、それ以外は遮断することで、SET書き込みの制御を行うことができる。しかしながら、その方法の場合には、前述した抵抗変化型素子のプロセスばらつきの問題に対応することができない。そこで、抵抗変化型素子のプロセスばらつきの問題に対応するため、第1の実施形態の第1のスイッチ回路151では、NMOSトランジタ155のゲートに供給する電圧を、図5に示すように比較器154、AND回路158、及び遅延回路157により生成している。   If the gate of the NMOS transistor 155 is directly connected to the set signal SET0, the NMOS transistor 155 can be turned on at the time of SET write, and the other can be made non-conductive. By combining with the above-described control of the PMOS transistor 156, the first switch circuit 151 is turned on only when the SET write is performed and IO_0 is at the high level (bit for performing the SET write), and the others are cut off. , SET writing can be controlled. However, this method cannot cope with the process variation problem of the resistance variable element described above. Therefore, in order to cope with the process variation problem of the resistance variable element, in the first switch circuit 151 of the first embodiment, the voltage supplied to the gate of the NMOS transistor 155 is compared with the comparator 154 as shown in FIG. , AND circuit 158, and delay circuit 157.

比較器154の非反転入力端子はノードNmonと接続され、比較器154の反転入力端子には、基準電圧端子159を介して電圧VREF1が供給される。ここで、電圧VREF1は、電圧VSETより小さく、且つ抵抗変化型素子(図4の81等)が低抵抗状態に変化した時のノードNmonの電圧よりも少し大きな電圧としておくことが好ましい。これにより、比較器154により抵抗変化型素子(図4の81等)が低抵抗状態に変化したことを検出することができる。   The non-inverting input terminal of the comparator 154 is connected to the node Nmon, and the voltage VREF1 is supplied to the inverting input terminal of the comparator 154 via the reference voltage terminal 159. Here, it is preferable that the voltage VREF1 is smaller than the voltage VSET and is slightly larger than the voltage at the node Nmon when the resistance variable element (such as 81 in FIG. 4) is changed to the low resistance state. Thereby, it can be detected by the comparator 154 that the resistance variable element (such as 81 in FIG. 4) has changed to the low resistance state.

比較器154は、ノードNmonの電圧を監視し、抵抗変化型素子(図4の81等)が低抵抗状態に変化したことによりノードNmonの電圧が電圧VREF1よりも低下したことを検出すると、比較器154の出力信号A_0が、HighレベルからLowレベルに遷移する。SET書き込み時にはセット信号SET0は活性化されHighレベルであるため、AND回路158の出力も、比較器154の出力信号A_0と同様にHighレベルからLowレベルに遷移する。また、AND回路158の出力端子は遅延回路157の入力端子と接続されている。ここで、遅延回路157は、AND回路158の出力端子におけるHighレベルからLowレベルの遷移を、所定時間τだけ遅延して出力する。そして、遅延回路157の出力がNMOSトランジタ155のゲートを制御する。これにより、ノードNmonの電圧が電圧VREF1よりも低下したタイミングから、時間τ後に、第1のスイッチ回路151は遮断し、抵抗変化型素子(図4の81等)に流す書き込み電流を停止する。   When the comparator 154 monitors the voltage at the node Nmon and detects that the voltage at the node Nmon is lower than the voltage VREF1 due to the resistance variable element (such as 81 in FIG. 4) being changed to the low resistance state, The output signal A_0 of the output device 154 transitions from the high level to the low level. Since the set signal SET0 is activated and is at the high level at the time of SET write, the output of the AND circuit 158 also changes from the high level to the low level in the same manner as the output signal A_0 of the comparator 154. The output terminal of the AND circuit 158 is connected to the input terminal of the delay circuit 157. Here, the delay circuit 157 delays and outputs the transition from the high level to the low level at the output terminal of the AND circuit 158 by a predetermined time τ. The output of the delay circuit 157 controls the gate of the NMOS transistor 155. As a result, the first switch circuit 151 is cut off after a time τ from the timing when the voltage of the node Nmon is lower than the voltage VREF1, and the write current flowing through the resistance variable element (such as 81 in FIG. 4) is stopped.

また、遅延回路157は、NMOSトランジスタ155を導通状態に制御する時には、NMOSトランジスタ155のゲートにバイアス電圧Vwriteを供給している。バイアス電圧Vwriteにより、SET書き込み時に抵抗変化型素子(図4の81等)に流す書き込み電流が設定される。バイアス電圧Vwriteを大きくすると書きこみ電流は大きくなり、バイアス電圧Vwriteを小さくすると書きこみ電流は小さくなる。   The delay circuit 157 supplies the bias voltage Vwrite to the gate of the NMOS transistor 155 when the NMOS transistor 155 is controlled to be conductive. The bias voltage Vwrite sets a write current that flows through the resistance variable element (81 in FIG. 4 and the like) during SET write. When the bias voltage Vwrite is increased, the write current is increased. When the bias voltage Vwrite is decreased, the write current is decreased.

次に、図9を参照して、上記したSET書き込み時の第1スイッチ回路151の動作について説明する。図9は、3つの抵抗変化型素子のそれぞれにライトアンプが接続され、同時にSET書き込みを行う場合を想定している。図9の上図は、各ライトアンプの比較器の出力信号(A_0、A_1、A_2)を示している。図9の下図は、各抵抗変化型素子に流れる電流波形(Icell_0、Icell_1、Icell_2)である。   Next, the operation of the first switch circuit 151 at the time of the above-described SET writing will be described with reference to FIG. FIG. 9 assumes a case where a write amplifier is connected to each of the three resistance variable elements and SET writing is performed simultaneously. 9 shows the output signals (A_0, A_1, A_2) of the comparators of the write amplifiers. The lower diagram of FIG. 9 shows current waveforms (Icell_0, Icell_1, Icell_2) flowing through the resistance variable elements.

図9において、タイミングtaで各ライトアンプは各抵抗変化型素子に電圧VSETが印加され、電流を流し始める。しかしながら、抵抗変化型素子はすぐに低抵抗状態に変化するのではなく、ある時間が経過した後に抵抗状態の変化を開始する。その抵抗状態が変化するまでの時間は、プロセスばらつきにより素子毎に異なりばらついている。図9を参照すると、3つの抵抗変化型素子は、それぞれタイミングtb、tc、tdで、その抵抗状態を低抵抗状態に変化する。   In FIG. 9, the voltage VSET is applied to each resistance variable element at a timing ta, and each write amplifier starts to flow current. However, the resistance variable element does not immediately change to the low resistance state, but starts changing the resistance state after a certain time has elapsed. The time until the resistance state changes varies from element to element due to process variations. Referring to FIG. 9, the three resistance variable elements change their resistance states to low resistance states at timings tb, tc, and td, respectively.

各第1のスイッチ回路151では、各抵抗変化型素子が低抵抗状態に変化したタイミング(tb、tc、td)で、ノードNmonの電圧が、電圧VREF1より低くなり、比較器154の出力信号A_0、A_1、A_2は、それぞれ(tb、tc、td)のタイミングで、HighレベルからLowレベルに遷移する。そして、遅延回路157により、(tb、tc、td)のタイミングからτ時間後に、NMOSトランジスタ155がターンオフし、書き込み電流が停止される。従って、図9の下図のように、各抵抗変化型素子には、それぞれ(tb、tc、td)のタイミングから時間τの間は、電流が流れる(図9のIcell_0、Icell_1、Icell_2)。   In each first switch circuit 151, the voltage of the node Nmon becomes lower than the voltage VREF1 at the timing (tb, tc, td) when each resistance variable element changes to the low resistance state, and the output signal A_0 of the comparator 154 , A_1, A_2 transition from the High level to the Low level at the timings (tb, tc, td), respectively. Then, the delay circuit 157 turns off the NMOS transistor 155 after τ time from the timing (tb, tc, td), and stops the write current. Therefore, as shown in the lower diagram of FIG. 9, current flows through the resistance change elements from the timing (tb, tc, td) to the time τ (Icell_0, Icell_1, Icell_2 in FIG. 9).

第1のスイッチ回路151において、もし、比較器154の出力信号に基づいた制御を行わずに、一定期間の書き込み電流の供給を行った場合は、以下のようなばらつきの問題が生じる。まず、早いタイミング(例えば、tb)で抵抗状態が変化する抵抗変化型素子には、過電流が供給され、所望の抵抗状態からばらついた抵抗状態になってしまう。また、遅いタイミング(例えば、td)で抵抗状態が変化する抵抗変化型素子では、低抵抗状態に変化する前に電流供給期間が終わってしまう場合があり、その場合には書込み不良になってしまう。   In the first switch circuit 151, if the write current is supplied for a certain period without performing the control based on the output signal of the comparator 154, the following variation problem occurs. First, an overcurrent is supplied to a resistance variable element whose resistance state changes at an early timing (for example, tb), and the resistance state varies from a desired resistance state. In addition, in a resistance variable element whose resistance state changes at a late timing (for example, td), the current supply period may end before changing to the low resistance state, and in this case, writing failure occurs. .

一方、図5の第1のスイッチ回路151によれば、抵抗変化型素子が低抵抗状態に変化するタイミングがばらついたとしても、図9に示すように、各抵抗変化型素子に対して、抵抗状態が変化してからτ時間後に電流の供給を停止するように制御することができる。これにより、SET書き込みを確実に実行すると共に、SET書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制することが可能になる。   On the other hand, according to the first switch circuit 151 of FIG. 5, even if the timing at which the resistance variable element changes to the low resistance state varies, as shown in FIG. Control can be made so that the supply of current is stopped τ hours after the state changes. As a result, it is possible to reliably execute SET writing and to suppress variations in the resistance state of each variable resistance element after SET writing.

尚、時間τの遅延は、SET書き込みを確実に行い、得られる抵抗値と閾値との間のマージンを確保するためのものである。遅延回路157をなくして遅延を行わずに、低抵抗状態に変化したタイミング(図9のtb、tc、td)で、すぐに書き込み電流を停止させるようにしてもよい。この場合、上記のマージンは小さくなるが、回路を小規模化することができるメリットがある。   The delay of time τ is for surely performing SET writing and ensuring a margin between the obtained resistance value and the threshold value. The write circuit may be immediately stopped at the timing (tb, tc, td in FIG. 9) when the delay circuit 157 is eliminated and the delay is not performed and the state is changed to the low resistance state. In this case, the margin is reduced, but there is an advantage that the circuit can be reduced in size.

次に、第2のスイッチ回路152の詳細について説明する。RESET書き込み時に動作する第2のスイッチ回路152では、抵抗状態の変化を監視して書き込み電流を停止させる機構をとっていない。その理由は、RESET書き込みは、電流を流す状態(低抵抗状態)から電流を流さない状態(高抵抗状態)に変化させる動作であり、過電流の供給により抵抗値がばらつくという問題が相対的に小さいためである。   Next, details of the second switch circuit 152 will be described. The second switch circuit 152 that operates at the time of RESET writing does not employ a mechanism for monitoring a change in the resistance state and stopping the writing current. The reason is that RESET writing is an operation for changing from a state in which current flows (low resistance state) to a state in which current does not flow (high resistance state), and the problem that the resistance value varies due to overcurrent supply is relatively Because it is small.

第2のスイッチ回路152は、図5に示すように、NMOSトランジスタ161及び162により構成され、NMOSトランジスタ161及び162は、ノードNoutと第2の電極端子153の間に直列に接続される。ここで、NMOSトランジスタ161のゲートには、リセット信号RESET0が供給される。また、NMOSトランジスタ162のゲートには、インバータ回路163を介して、書き込みデータの信号のIO_0が供給される。   As illustrated in FIG. 5, the second switch circuit 152 includes NMOS transistors 161 and 162, and the NMOS transistors 161 and 162 are connected in series between the node Nout and the second electrode terminal 153. Here, the reset signal RESET 0 is supplied to the gate of the NMOS transistor 161. The gate of the NMOS transistor 162 is supplied with the write data signal IO_0 through the inverter circuit 163.

上記の構成により、第2のスイッチ回路152は、RESET書き込み時でリセット信号RESET0がHighレベルで、且つIO_0がLowレベル(RESET書き込みを行うビット)のときだけ導通し、それ以外は遮断する。第2のスイッチ回路152は、導通時に、抵抗変化型素子(図4の81等)からの電流をグランドに引き込んでいる。   With the above configuration, the second switch circuit 152 is turned on only when the reset signal RESET0 is at a high level at the time of RESET writing and IO_0 is at a low level (a bit for performing RESET writing), and is blocked otherwise. The second switch circuit 152 draws a current from the resistance variable element (such as 81 in FIG. 4) to the ground when conducting.

次に、図6を参照して、第1の実施形態の半導体装置10における制御回路160について説明する。図6に示すように、制御回路160は、複数のライトアンプ(図3のWAMP41a〜h)の比較器154の出力(A_0〜A_7)を入力し、論理演算により終了検出信号END_Aを出力する終了検出回路165を備えている。ここで、終了検出回路165は、8入力1出力のNOR回路で構成される。   Next, the control circuit 160 in the semiconductor device 10 of the first embodiment will be described with reference to FIG. As shown in FIG. 6, the control circuit 160 receives the outputs (A_0 to A_7) of the comparators 154 of the plurality of write amplifiers (WAMP 41a to h in FIG. 3), and outputs an end detection signal END_A by a logical operation. A detection circuit 165 is provided. Here, the end detection circuit 165 is composed of an NOR circuit with 8 inputs and 1 output.

第1の実施形態の半導体装置10によれば、各抵抗変化型素子に対して抵抗状態のばらつきがないようにSET書き込みを行うことが可能となるが、SET書き込みのシーケンス期間を以ってしてもSET書き込みが完了しない場合に、終了検出回路165はそれを検出することができる。   According to the semiconductor device 10 of the first embodiment, it is possible to perform the SET writing so that there is no variation in the resistance state with respect to each resistance variable element. However, when the SET writing is not completed, the end detection circuit 165 can detect it.

図6において、各抵抗変化型素子に対応するライトアンプ(図3のWAMP41a〜h)の比較器154の出力信号(A_0〜A_7)のうち、SET書き込みが完了したものはLowレベルに遷移し、SET書き込みが完了していないものはHighレベルである。終了検出回路165の出力END_Aは、全てのSET書き込みが完了した場合にHighレベルになり、少なくとも1つのSET書き込みが未完了の場合は、Lowレベルとなる。信号END_Aを、例えば、所定の入出力端子DQから外部に出力することで、SET書き込みの未完了状態を外部のコントローラ等に通知することが可能になる。   In FIG. 6, among the output signals (A_0 to A_7) of the comparators 154 of the write amplifiers (WAMPs 41a to h in FIG. 3) corresponding to the resistance variable elements, those that have completed the SET write transition to the Low level. Those in which SET writing has not been completed are at a high level. The output END_A of the end detection circuit 165 is at a high level when all the SET writing is completed, and is at a low level when at least one SET writing is not completed. For example, by outputting the signal END_A from a predetermined input / output terminal DQ to the outside, it is possible to notify an external controller or the like of an uncompleted state of SET writing.

また、図6の制御回路160は、プリリセット信号PRE_RESET0、セット信号SET0、リセット信号RESET0等の制御信号を、Yスイッチ(51a〜h)、ライトアンプ(41a〜h)、ソース線ドライバ(1a〜j、2a〜j、3a〜j)等に供給している。   The control circuit 160 in FIG. 6 sends control signals such as a pre-reset signal PRE_RESET0, a set signal SET0, and a reset signal RESET0 to the Y switch (51a to h), the write amplifier (41a to h), and the source line driver (1a to j, 2a to j, 3a to j) and the like.

(第1の実施形態の動作)
次に、第1の実施形態について、図6を参照しながら詳細に説明する。図7は、第1の実施形態に係る半導体装置10の動作を示すタイミングチャートである。図7は、上から順に、コマンド(COM)、プリリセット信号PRE_RESET0、リセット信号RESET0、カラム選択信号Y1、Y2、カラム選択信号Y3、IO線の信号IO_0−7、セット信号SET0、書き込みデータ(Write data)、終了検出回路165の出力END_Aを、それぞれ示している。
(Operation of the first embodiment)
Next, the first embodiment will be described in detail with reference to FIG. FIG. 7 is a timing chart showing the operation of the semiconductor device 10 according to the first embodiment. FIG. 7 shows, in order from the top, a command (COM), a pre-reset signal PRE_RESET0, a reset signal RESET0, column selection signals Y1, Y2, a column selection signal Y3, an IO line signal IO_0-7, a set signal SET0, and write data (Write). data) and the output END_A of the end detection circuit 165 are shown.

図7は、図3で示された512×512個の抵抗変化型メモリセルを備えたメモリセルマットにおいて、8ビットデータ(01010101)を所定のアドレスに書き込む場合を想定している。ここで、8ビットデータ(01010101)は、内部のIO線において、左側から順に、IO_0、IO_1、....、IO_6、IO_7の信号と対応しているとする。上記8ビットデータを、カラム選択信号Y3_0−7を全てアクティブとし、上位のカラム選択信号Y1、Y2により8つの抵抗変化型メモリセルを選択して、各ビットのデータを書き込むとする。   FIG. 7 assumes a case where 8-bit data (01010101) is written to a predetermined address in the memory cell mat including 512 × 512 resistance change memory cells shown in FIG. 3. Here, 8-bit data (01010101) is stored in the internal IO line in order from the left to IO_0, IO_1,. . . . , IO_6 and IO_7. Assume that the column selection signals Y3_0-7 are all active for the 8-bit data, the eight resistance change memory cells are selected by the upper column selection signals Y1 and Y2, and the data of each bit is written.

但し、8ビットデータ(01010101)を順番にライトするには、ビット毎に、ソース線ドライバを反転駆動することが必要になるため、ソース線を共通化する場合には非効率となる。そこで、第1の実施形態では、書き込むデータパターンに依らずに、まず、全ビットでリセット書き込みを行い(00000000)、選択された8つの抵抗変化型メモリセルの抵抗変化型素子を高抵抗状態にする。その後、SET書き込みのビット(低抵抗状態にするビット)に対して、SET書き込みを行う。具体的には、IO_1、IO_3、IO_5、IO_7に対してSET書き込みを行う。   However, in order to write the 8-bit data (01010101) in order, it is necessary to invert the source line driver for each bit, which is inefficient when the source lines are shared. Therefore, in the first embodiment, first, reset writing is performed with all bits (00000000) regardless of the data pattern to be written, and the resistance variable elements of the eight selected resistance variable memory cells are brought into a high resistance state. To do. After that, SET writing is performed on the SET writing bit (bit to be in a low resistance state). Specifically, SET writing is performed on IO_1, IO_3, IO_5, and IO_7.

次に、図7のタイミングt1〜t9における夫々の動作を説明する。まず、不図示のアクティブコマンドが発行されて、(サブ)ワード線の選択が行われ、続いて時刻t1のタイミングで、図7に示すように、ライトコマンド(Write)が発行される。   Next, each operation | movement in the timing t1-t9 of FIG. 7 is demonstrated. First, an unillustrated active command is issued, a (sub) word line is selected, and then a write command (Write) is issued at the timing of time t1, as shown in FIG.

次に、タイミングt1〜t2の初期状態の期間では、カラム選択信号Y1、Y2、Y3はいずれも未選択の状態であり、Lowレベルである。そのため、図4の制御信号C1は、全てのセルにおいてLowレベルであり、各ビット単位のYスイッチのビット線共通ソース線接続スイッチは導通し、全てのビット線BL_0−511は、共通ソース線4と導通している。また、初期状態では、プリリセット信号PRE_RESET0はHighレベル、リセット信号RESET0はLowレベル、セット信号SET0はLowレベルである。それにより、タイミングt1〜t2の期間では、ソース線ドライバ(1c等)のトランジスタのうち、NMOSトランジスタ103だけがオンし、共通ソース線4、及び全てのビット線BL_0−511の電位は、Lowレベルを保持している。   Next, in the period of the initial state at timings t1 to t2, the column selection signals Y1, Y2, and Y3 are all in an unselected state and are at a low level. Therefore, the control signal C1 of FIG. 4 is at the Low level in all the cells, the bit line common source line connection switch of the Y switch for each bit unit is turned on, and all the bit lines BL_0-511 are connected to the common source line 4 And continuity. In the initial state, the pre-reset signal PRE_RESET0 is at a high level, the reset signal RESET0 is at a low level, and the set signal SET0 is at a low level. Accordingly, only the NMOS transistor 103 among the transistors of the source line driver (1c, etc.) is turned on in the period of the timing t1 to t2, and the potentials of the common source line 4 and all the bit lines BL_0-511 are at the low level. Holding.

次に、タイミングt2で、プリリセット信号PRE_RESET0がLowレベルに遷移し、第2のソース線ドライバ回路58において、NMOSトランジスタ103はオフになり、PMOSトランジスタ94がオンになる。これにより、電圧源VRESETからPMOSトランジスタ94を介して、共通ソース線4がプリチャージされる。このプリチャージを行う所定の第1の期間(図6のt2〜t3)の長さは、共通ソース線4に対して十分なプリチャージが完了する時間を共通ソース線4の配線容量等から予め算出し、設定しておく。   Next, at timing t <b> 2, the pre-reset signal PRE_RESET <b> 0 transitions to a low level, and in the second source line driver circuit 58, the NMOS transistor 103 is turned off and the PMOS transistor 94 is turned on. As a result, the common source line 4 is precharged from the voltage source VRESET via the PMOS transistor 94. The length of the predetermined first period (t2 to t3 in FIG. 6) in which the precharge is performed is based on the time required to complete the precharge for the common source line 4 in advance from the wiring capacity of the common source line 4 and the like. Calculate and set.

タイミングt2で、共通ソース線4の電位は、0からVRESETに変化するが、電流駆動能力の小さなPMOSトランジスタ94により、共通ソース線4を駆動しているので、0からVRESETの電位変化に起因するピーク電流の発生を抑えることができる。尚、このタイミングで全てのビット線BL_0−511も、電位VRESETにプリチャージする。   At the timing t2, the potential of the common source line 4 changes from 0 to VRESET. However, since the common source line 4 is driven by the PMOS transistor 94 having a small current driving capability, the potential changes from 0 to VRESET. Generation of peak current can be suppressed. At this timing, all the bit lines BL_0-511 are also precharged to the potential VRESET.

次に、タイミングt3で、RESET書き込みを開始する。カラム選択信号Y1、Y2を夫々設定し、図8の(a)に示すように、カラム選択信号Y3_0−7を全てHighレベル(アクティブ)にして、8つのビット線を選択ビット線とする。8つのIO線の信号IO_0−7は、全ビットにRESET書き込みを行うため、全てLowレベルの信号に設定しておく。   Next, RESET writing is started at timing t3. Column selection signals Y1 and Y2 are set, respectively, and as shown in FIG. 8A, all the column selection signals Y3_0-7 are set to High level (active), and eight bit lines are selected bit lines. The signals IO_0-7 of the eight IO lines are all set to low level signals in order to perform RESET writing to all bits.

また、リセット信号RESET0をHighレベルに遷移することにより、第1のソース線ドライバ回路56においてPMOSトランジスタ93がオンし、電圧源VRESETからPMOSトランジスタ93を介して共通ソース線4に電流供給する状態となる。尚、第2のソース線ドライバ回路58のPMOSトランジスタ回路94も依然オンしている。但し、電流駆動能力はPMOSトランジスタ93のほうが、PMOSトランジスタ94よりも大きいため、この期間においては、共通ソース線4に供給する電流は、主として第1のソース線ドライバ回路56により駆動される。   Further, the transition of the reset signal RESET0 to the high level turns on the PMOS transistor 93 in the first source line driver circuit 56, and supplies the current from the voltage source VRESET to the common source line 4 via the PMOS transistor 93. Become. Note that the PMOS transistor circuit 94 of the second source line driver circuit 58 is still on. However, since the current driving capability of the PMOS transistor 93 is larger than that of the PMOS transistor 94, the current supplied to the common source line 4 is mainly driven by the first source line driver circuit 56 during this period.

また、カラム選択信号Y1、Y2、Y3によって選択される8つのビット単位のYスイッチ回路(図4の52等)において、制御信号C1がHighレベルになり、ビット線選択スイッチ60が導通し、8つの選択ビット線は、ライトアンプ(41a〜41h)と導通する。また、ライトアンプ(41a〜41h)において、RESET0がHighレベル、IO_0〜7がLowレベルであるため、第2のスイッチ回路152のNMOSトランジスタ161及び162がオンし、OUT_0は0電位になる。   In the eight bit unit Y switch circuits (52 in FIG. 4 and the like) selected by the column selection signals Y1, Y2, and Y3, the control signal C1 becomes High level, the bit line selection switch 60 becomes conductive, and 8 The two selected bit lines are electrically connected to the write amplifiers (41a to 41h). In the write amplifiers (41a to 41h), since RESET0 is at a high level and IO_0 to 7 are at a low level, the NMOS transistors 161 and 162 of the second switch circuit 152 are turned on, and OUT_0 becomes 0 potential.

以上により、タイミングt3〜t5の期間において、8つの選択ビット線は0電位になり、それ以外のビット線と共通ソース線4は電位VRESETとなる。そして、選択したサブワード線WLがHighレベルであるため、8つの選択ビット線に対応したセルトランジスタが導通し、選択した8つの抵抗変化型メモリセルにおいて共通ソース線4から選択ビット線の方向に、抵抗変化型素子を介して電流が流れる。   As described above, in the period from the timing t3 to the timing t5, the eight selected bit lines are set to the zero potential, and the other bit lines and the common source line 4 are set to the potential VRESET. Since the selected sub-word line WL is at the high level, the cell transistors corresponding to the eight selected bit lines are turned on, and in the selected eight resistance change memory cells, the common source line 4 moves to the selected bit line. A current flows through the resistance variable element.

ここで、選択された8つの抵抗変化型素子は、電流を流し始めたタイミングt3で、すぐに高抵抗状態に変化するのではなく、ある時間経過後に、高抵抗状態に変化する。ここで、高抵抗状態に変化するタイミングは、各抵抗変化型素子間でばらつく。   Here, the eight variable resistance elements selected do not immediately change to the high resistance state at the timing t3 when the current starts to flow, but change to the high resistance state after a certain time has elapsed. Here, the timing of changing to the high resistance state varies among the resistance variable elements.

次に、選択された8つの抵抗変化型素子が高抵抗状態に変化した後、タイミングt5で、RESET書き込みの際に遷移させたリセット信号RESET0、カラム選択信号Y3_0−7を元のLowレベルに戻す。そして、プリリセット信号PRE_RESET0をHighレベルに遷移させる。すると、ソース線ドライバ(1c等)において、第2のソース線ドライバ回路58のNMOSトランジスタ103のみがオンし、共通ソース線4にチャージされた電荷をNMOSトランジスタ103を介して放電することにより、共通ソース線4の電位を電位VRESETから0電位に遷移させる。上記の放電を行う所定の第2の期間(図6のt5〜t6)の長さは、共通ソース線4にチャージされた電荷の放電が完了する時間を共通ソース線4の配線容量等から予め算出し、設定しておく。このとき、電流駆動能力の小さなトランジスタ103を介して、共通ソース線4にチャージされた電荷を放電しているので、VRESETから0への電位変化に起因するピーク電流の発生を抑えることができる。尚、この期間で全てのビット線BL_0−511も、0電位にする。   Next, after the eight variable resistance elements selected change to the high resistance state, at timing t5, the reset signal RESET0 and the column selection signal Y3_0-7 that are transitioned at the time of RESET writing are returned to the original low level. . Then, the pre-reset signal PRE_RESET0 is shifted to the high level. Then, in the source line driver (1c, etc.), only the NMOS transistor 103 of the second source line driver circuit 58 is turned on, and the charge charged in the common source line 4 is discharged via the NMOS transistor 103. The potential of the source line 4 is changed from the potential VRESET to 0 potential. The length of the predetermined second period (t5 to t6 in FIG. 6) for performing the above-mentioned discharge is determined in advance from the wiring capacity of the common source line 4 or the like, based on the wiring capacity of the common source line 4 or the like. Calculate and set. At this time, since the charge charged in the common source line 4 is discharged through the transistor 103 having a small current driving capability, generation of a peak current due to a potential change from VRESET to 0 can be suppressed. Note that all the bit lines BL_0-511 are also set to 0 potential during this period.

次に、タイミングt6で、SET書き込みを開始する。8つのIO線の信号IO_0−7は、書き込みデータのデータパターン(01010101)の信号に対応する電圧を保持する。そして、セット信号SET0をHighレベルに遷移することにより、第1のソース線ドライバ回路56においてNMOSトランジスタ102がオンし、NMOSトランジスタ102を介して共通ソース線4に0電位を出力する状態となる。尚、第2のソース線ドライバ回路58のNMOSトランジスタ103も依然オンしている。但し、電流駆動能力はNMOSトランジスタ102のほうが、NMOSトランジスタ103よりも大きいため、この期間において、共通ソース線4から引き込む電流は、主として第1のソース線ドライバ回路56による。   Next, SET writing is started at timing t6. The eight IO line signals IO_0-7 hold the voltage corresponding to the signal of the data pattern (01010101) of the write data. Then, by making the set signal SET 0 transition to the high level, the NMOS transistor 102 is turned on in the first source line driver circuit 56, and the zero potential is output to the common source line 4 through the NMOS transistor 102. Note that the NMOS transistor 103 of the second source line driver circuit 58 is still on. However, since the current driving capability of the NMOS transistor 102 is larger than that of the NMOS transistor 103, the current drawn from the common source line 4 during this period is mainly from the first source line driver circuit 56.

また、タイミングt6で開始するSET書き込みでは、8つのビットのうち、SET書き込みのビット(低抵抗状態にするビット)に対して、1ビットずつ順番にSET書き込みを行っていく。セット書き込みのビットは、8つのIO線の信号のうち、IO_1、IO_3、IO_5、IO_7に保持された信号である。この4つに対応するカラム選択信号Y3は、Y3_1、Y3_3、Y3_5、Y3_7である。そこで、図8の(b)に示すように、カラム選択信号Y3を、Y3_1、Y3_3、Y3_5、Y3_7の順番に時系列にアクティブにする。   In the SET write starting at the timing t6, the SET write is sequentially performed bit by bit with respect to the SET write bit (the bit for setting the low resistance state) among the eight bits. The set write bit is a signal held in IO_1, IO_3, IO_5, and IO_7 among the signals of the eight IO lines. The column selection signals Y3 corresponding to these four are Y3_1, Y3_3, Y3_5, and Y3_7. Therefore, as shown in FIG. 8B, the column selection signal Y3 is activated in time series in the order of Y3_1, Y3_3, Y3_5, Y3_7.

また、カラム選択信号Y1、Y2、及びY3_1、Y3_3、Y3_5、Y3_7によって選択される4つのビット単位のYスイッチ回路(図5の52等)において、選択時には、制御信号C1がHighレベルになり、ビット線選択スイッチ60が導通し、選択ビット線は、ライトアンプ(41a〜41h)と、導通する。   In addition, in the four bit unit Y switch circuit (52 in FIG. 5 etc.) selected by the column selection signals Y1, Y2, and Y3_1, Y3_3, Y3_5, Y3_7, the control signal C1 becomes High level when selected. The bit line selection switch 60 becomes conductive, and the selected bit line becomes conductive with the write amplifiers (41a to 41h).

以上のように、時刻t6〜t8の期間において、4つの選択ビット線のうち、時系列で選択された選択ビット線は電位VSETになり、その他のビット線と共通ソース線4は電位0となる。そして、選択されたサブワード線WLがHighレベルであるため、時系列で順次選択される選択ビット線に対応したセルトランジスタが導通し、時系列で選択された選択ビット線から共通ソース線4の方向に、抵抗変化型素子を介して電流が流れ、抵抗変化型素子にSET書き込みが行われる。そして、図8(b)に示すように、カラム選択信号Y3を、Y3_1、Y3_3、Y3_5、Y3_7の順にHighレベルにすることにより、順次SET書き込みが行われる。   As described above, in the period from time t6 to time t8, among the four selected bit lines, the selected bit line selected in time series has the potential VSET, and the other bit lines and the common source line 4 have the potential 0. . Since the selected sub word line WL is at the High level, the cell transistors corresponding to the selected bit lines sequentially selected in time series are turned on, and the direction from the selected bit line selected in time series to the common source line 4 In addition, a current flows through the resistance variable element, and SET writing is performed on the resistance variable element. Then, as shown in FIG. 8B, the SET write is sequentially performed by setting the column selection signal Y3 to the High level in the order of Y3_1, Y3_3, Y3_5, and Y3_7.

選択された4つの抵抗変化型素子は、抵抗変化型素子に電流を流し始めるとすぐに低抵抗状態に変化するのではなく、ある時間経過後に、低抵抗状態に変化する。ここで、電流を流し始めてから低抵抗状態に変化するまでの時間は、各抵抗変化型素子間でばらつく。   The selected four resistance variable elements do not change to the low resistance state as soon as a current starts to flow through the resistance variable element, but change to the low resistance state after a certain time. Here, the time from when the current starts to flow until the current changes to the low resistance state varies among the resistance variable elements.

ここで、時系列で選択される抵抗変化型素子に対応するライトアンプでは、図9で説明したように、ライトアンプのノードNmonの電圧を監視して低抵抗状態への変化を検出し、各抵抗変化型素子が低抵抗状態に変化してからτ時間後に電流を停止するように制御する。これにより、抵抗変化型素子間で低抵抗状態に変化するまでの時間にばらつきがあったとしても、SET書き込みを確実に実行し、且つSET書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制することが可能になる。   Here, in the write amplifier corresponding to the resistance variable element selected in time series, as described with reference to FIG. 9, the voltage of the node Nmon of the write amplifier is monitored to detect the change to the low resistance state. Control is performed so that the current is stopped τ time after the resistance variable element changes to the low resistance state. As a result, even if there is a variation in the time until the resistance change type element changes to the low resistance state, the SET writing is surely executed, and the resistance state variation of each resistance change type element after the SET writing is changed. It becomes possible to suppress.

タイミングt8で、時系列で最後に選択された抵抗変化型素子のSET書き込みが完了すると、8つのライトアンプ41a〜hの比較器の出力信号A_0〜A_7が全てLowレベルとなる。これにより、図6の終了検出回路165の出力END_AがHighレベルに遷移する。END_AのHighレベルは、SET書き込みが正常に完了したことを示している。   When the SET writing of the resistance variable element last selected in time series is completed at timing t8, the output signals A_0 to A_7 of the comparators of the eight write amplifiers 41a to 41h are all at the low level. As a result, the output END_A of the end detection circuit 165 of FIG. A high level of END_A indicates that the SET write has been completed normally.

タイミングt9において、SET書き込みの際に遷移させた信号を元に戻し、初期状態t1と同じ状態にする。   At timing t9, the signal that has been changed at the time of SET writing is restored to the same state as the initial state t1.

以上説明したように、第1の実施形態に係る半導体装置10によれば、以下に示す効果が得られる。   As described above, according to the semiconductor device 10 according to the first embodiment, the following effects can be obtained.

まず、SET書き込み時に、ライトアンプ41においてノードNmonの電圧を監視することにより、第1のスイッチ回路151に流れる電流値(即ち、抵抗変化型素子に流れる電流値)が大きくなったことを検知し、抵抗変化型素子が低抵抗状態に変化したことを検出し、抵抗変化型素子に供給する電流を停止するように制御している。これにより、各抵抗変化型素子間で低抵抗状態に変化するまでの時間にばらつきがあったとしても、SET書き込みの制御を確実に実行し、且つSET書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制するという効果が得られる。具体的には、例えば、過電流の供給による書き込み後の抵抗状態のばらつきや、未書き込みなどの問題が解消される。   First, at the time of SET write, by monitoring the voltage of the node Nmon in the write amplifier 41, it is detected that the current value flowing through the first switch circuit 151 (that is, the current value flowing through the resistance variable element) has increased. Then, it is detected that the resistance variable element has changed to the low resistance state, and the current supplied to the resistance variable element is controlled to be stopped. As a result, even if there is a variation in the time until the resistance change elements change to the low resistance state, the SET write control is executed reliably, and the resistance state of each resistance change element after the SET write is performed. The effect of suppressing the variation of is obtained. Specifically, for example, problems such as variation in resistance state after writing due to overcurrent supply and unwritten state are solved.

このように、SET書き込みの制御を確実に実行することが可能になるため、SET書き込み後にベリファイを行う必要がなくなるという効果が得られる。それにより、ベリファイのための読み出し、及び未書き込みと判定された場合の追加書き込みが不要になるため、SET書き込みが高速化されると共に、消費電力が削減される。尚、RESET書き込みは、前述したように、電流を流す状態(低抵抗状態)から電流を流さない状態(高抵抗状態)に変化させる動作であり、過電流の供給により抵抗値がばらつくという問題が相対的に小さいため、抵抗状態の変化を監視して書き込み電流を停止させる機構を使用していない。   As described above, the control of the SET writing can be surely executed, so that there is an effect that it is not necessary to perform the verification after the SET writing. This eliminates the need for reading for verification and additional writing when it is determined that writing has not been performed, thereby speeding up SET writing and reducing power consumption. Note that, as described above, RESET writing is an operation of changing from a state in which a current flows (low resistance state) to a state in which no current flows (high resistance state), and there is a problem that the resistance value varies due to the supply of overcurrent. Since it is relatively small, a mechanism for monitoring the change in the resistance state and stopping the write current is not used.

また、終了検出回路165により、確実にSET書き込みが実行されたことを確認することができるという効果が得られる。   In addition, the end detection circuit 165 can confirm that the SET write has been executed reliably.

また、第1の実施形態では、SET書き込み制御を確実に実行するにあたり、自身の抵抗状態が変化したことを検知してSET書き込み制御を自己整合的に終了するようにしている。従って、第1の実施形態では、抵抗状態の変化を検知するための回路を追加するだけでよく、特許文献1に記載の不揮発性記憶装置に比べて、小規模な回路で実現することができるという効果が得られる。また、前述したように書き込み制御を自己整合的に行っているため、制御の追加は不要であるという効果が得られる。   In the first embodiment, in order to reliably execute the SET write control, it is detected that the resistance state of the device itself has changed, and the SET write control is terminated in a self-aligning manner. Therefore, in the first embodiment, it is only necessary to add a circuit for detecting a change in the resistance state, which can be realized with a smaller circuit than the nonvolatile memory device described in Patent Document 1. The effect is obtained. In addition, since the write control is performed in a self-aligning manner as described above, there is an effect that no additional control is required.

[第2の実施形態]
第2の実施形態について、図10、図11を参照しながら説明する。図10は第2の実施形態に係る半導体装置のライトアンプ141の回路図である。図10を図5(第1の実施形態のライトアンプ41)と比較すると分かるように、図10では、第2のスイッチ回路172にも、抵抗状態の変化を監視して書き込み電流を停止させる機構を設けている。その他は第1の実施形態と同様であるため、同じ参照符号を付し重複する説明は省略する。
[Second Embodiment]
A second embodiment will be described with reference to FIGS. 10 and 11. FIG. 10 is a circuit diagram of the write amplifier 141 of the semiconductor device according to the second embodiment. As can be seen by comparing FIG. 10 with FIG. 5 (the write amplifier 41 of the first embodiment), in FIG. 10, the second switch circuit 172 also monitors the change in the resistance state and stops the write current. Is provided. Since others are the same as those of the first embodiment, the same reference numerals are assigned and redundant description is omitted.

図10において、第2のスイッチ回路172は、比較器173と、AND回路174と、NMOSトランジスタ162、175により構成される。第2のスイッチ回路172では、NMOSトランジスタ175のゲートに供給する電圧を、図10に示すように、比較器173、AND回路174により生成している。   In FIG. 10, the second switch circuit 172 includes a comparator 173, an AND circuit 174, and NMOS transistors 162 and 175. In the second switch circuit 172, the voltage supplied to the gate of the NMOS transistor 175 is generated by the comparator 173 and the AND circuit 174 as shown in FIG.

比較器173の反転入力端子はノードNmon2と接続され、比較器173の非反転入力端子には、基準電圧端子259を介して電圧VREF2が供給される。ここで、電圧VREF2は、RESET書き込み時にソース線ドライバが印加する電圧VRESETより小さく、電圧VREF1より大きい値であり、且つ抵抗変化型素子(図4の81等)が高抵抗状態に変化した時のノードNmonの電圧よりも少し小さな電圧としておくことが好ましい。これにより、比較器154により抵抗変化型素子(図4の81等)が高抵抗状態に変化したことを検出することができる。   The inverting input terminal of the comparator 173 is connected to the node Nmon2, and the non-inverting input terminal of the comparator 173 is supplied with the voltage VREF2 via the reference voltage terminal 259. Here, the voltage VREF2 is smaller than the voltage VRESET applied by the source line driver at the time of RESET writing and larger than the voltage VREF1, and when the resistance variable element (such as 81 in FIG. 4) is changed to the high resistance state. It is preferable that the voltage be slightly smaller than the voltage of the node Nmon. Thereby, it can be detected by the comparator 154 that the resistance variable element (such as 81 in FIG. 4) has changed to the high resistance state.

比較器173は、ノードNmon2の電圧を監視し、抵抗変化型素子(図4の81等)が高抵抗状態に変化したことによってノードNmon2の電圧が電圧VREF2よりも上昇ことを検出すると、比較器173の出力信号B_0が、HighレベルからLowレベルに遷移する。RESET書き込み時にはリセット信号RESET0は活性化されHighレベルであるため、AND回路174の出力も、比較器173の出力信号B_0と同様にHighレベルからLowレベルに遷移する。そして、AND回路174の出力端子はNMOSトランジタ175のゲートを制御する。これにより、ノードNmon2の電圧が電圧VREF2よりも上昇したタイミングで、第2のスイッチ回路172は遮断し、抵抗変化型素子(図4の81等)に流す書き込み電流を停止している。   When the comparator 173 monitors the voltage at the node Nmon2 and detects that the voltage at the node Nmon2 rises above the voltage VREF2 due to the resistance variable element (such as 81 in FIG. 4) changing to the high resistance state, The output signal B_0 of 173 transitions from the High level to the Low level. Since the reset signal RESET0 is activated and is at the high level at the time of RESET writing, the output of the AND circuit 174 also transitions from the high level to the low level in the same manner as the output signal B_0 of the comparator 173. The output terminal of the AND circuit 174 controls the gate of the NMOS transistor 175. Thereby, at the timing when the voltage of the node Nmon2 rises above the voltage VREF2, the second switch circuit 172 is cut off, and the write current flowing through the resistance variable element (such as 81 in FIG. 4) is stopped.

第2のスイッチ回路172では、第1のスイッチ回路151の遅延回路157に相当する遅延回路を設けていない。遅延回路を設けていないので、RESET書き込み時のマージンは小さくなるが、回路を小規模化できるメリットが得られる。尚、RESET書き込みのマージンを十分確保するために、第2のスイッチ回路172においてもAND回路174の出力端子とNMOSトランジスタ175のゲートの間に遅延回路を設けるようにしてもよい。   The second switch circuit 172 is not provided with a delay circuit corresponding to the delay circuit 157 of the first switch circuit 151. Since no delay circuit is provided, the margin at the time of RESET writing becomes small, but there is an advantage that the circuit can be reduced in size. Note that a delay circuit may be provided between the output terminal of the AND circuit 174 and the gate of the NMOS transistor 175 in the second switch circuit 172 in order to ensure a sufficient margin for RESET writing.

第2の実施形態では、RESET書き込み時に、各抵抗変化型素子に電流を流し始めてから高抵抗状態に変化するまでの時間にばらつきがあったとしても、第2のスイッチ回路172により、各抵抗変化型素子が高抵抗状態に変化したことを検知して書き込み電流を停止するようにしている。それにより、RESET書き込みを確実に実行すると共に、書き込み後の各抵抗変化型素子の抵抗状態のばらつきを低減することが可能になる。   In the second embodiment, at the time of RESET writing, even if there is a variation in the time from when a current starts to flow to each resistance variable element until it changes to a high resistance state, the second switch circuit 172 changes each resistance change. The write current is stopped upon detecting that the mold element has changed to the high resistance state. As a result, it is possible to reliably execute RESET writing and reduce variations in resistance state of each resistance variable element after writing.

次に、図11を参照して、第2の実施形態の制御回路260について説明する。図11に示すように、制御回路260は、SET書き込みの終了検出回路165に加えて、新たに、RESET書き込みの終了検出回路265を追加している。終了検出回路265は、複数のライトアンプ(図10のWAMP141等)の比較器173の出力(B_0〜B_7)を入力し、論理演算により終了検出信号END_Bを出力する。ここで、終了検出回路265は、8入力1出力のNOR回路で構成される。終了検出回路265は、RESET書き込みのシーケンス期間を以ってしてもRESET書き込みが完了しない場合に、それを検出することができる。   Next, the control circuit 260 of the second embodiment will be described with reference to FIG. As shown in FIG. 11, in addition to the SET write end detection circuit 165, the control circuit 260 newly adds a RESET write end detection circuit 265. The end detection circuit 265 receives the outputs (B_0 to B_7) of the comparators 173 of a plurality of write amplifiers (such as WAMP 141 in FIG. 10), and outputs an end detection signal END_B by a logical operation. Here, the end detection circuit 265 is configured by an 8-input 1-output NOR circuit. The end detection circuit 265 can detect when the RESET write is not completed even after the RESET write sequence period.

各抵抗変化型素子に対応するライトアンプ(図10のWAMP141等)の比較器173の出力信号(B_0〜B_7)のうち、RESET書き込みが完了したものはLowレベルに遷移し、RESET書き込みが完了していないものはHighレベルである。終了検出回路265の出力END_Bは、全てのRESET書き込みが完了した場合にHighレベルになり、少なくとも1つのRESET書き込みが未完了の場合は、Lowレベルとなる。信号END_Bを、信号END_Aと同様に、例えば、所定の入出力端子DQから外部に出力することで、RESET書き込みの未完了状態を外部のコントローラ等に通知することが可能になる。   Of the output signals (B_0 to B_7) of the comparator 173 of the write amplifier (such as WAMP 141 in FIG. 10) corresponding to each resistance variable element, the one that has completed the RESET write transitions to the Low level, and the RESET write is completed. Those that do not have a high level. The output END_B of the end detection circuit 265 becomes a high level when all the RESET writes are completed, and becomes a low level when at least one RESET write is not completed. Similarly to the signal END_A, for example, by outputting the signal END_B to the outside from a predetermined input / output terminal DQ, it is possible to notify an external controller or the like of the incomplete state of RESET writing.

以上説明したように、第2の実施形態によれば、第1の実施形態の効果に加えて、RESET書き込み時に、RESET書き込みを確実に実行すると共に、RESET書き込み後の各抵抗変化型素子の抵抗状態のばらつきを低減することができるという効果が得られる。また、終了検出回路265により、確実にRESET書き込みが実行されたことを確認することができるという効果が得られる。   As described above, according to the second embodiment, in addition to the effects of the first embodiment, the RESET writing is surely executed at the time of RESET writing, and the resistance of each variable resistance element after the RESET writing. The effect that the variation of a state can be reduced is acquired. In addition, the end detection circuit 265 can confirm that the RESET write has been executed reliably.

本発明の半導体装置は、不揮発性の記憶セルを備えた半導体装置に適用することができる。また、本発明の半導体装置で使用する抵抗変化型素子は、抵抗に電流を流すことにより抵抗値を変えられる素子であれば、どのような動作原理に基づく抵抗変化型素子であってもよい。   The semiconductor device of the present invention can be applied to a semiconductor device including a nonvolatile memory cell. The resistance variable element used in the semiconductor device of the present invention may be a resistance variable element based on any operating principle as long as the resistance value can be changed by passing a current through the resistor.

なお、本発明の全開示(請求の範囲及び図面を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素(各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む)の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。   Note that, within the scope of the entire disclosure (including claims and drawings) of the present invention, the embodiments can be changed and adjusted based on the basic technical concept. Various combinations or selections of various disclosed elements (including each element of each claim, each element of each embodiment, each element of each drawing, etc.) are possible within the scope of the claims of the present invention. . That is, the present invention naturally includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the drawings, and the technical idea. In particular, with respect to the numerical ranges described in this document, any numerical value or small range included in the range should be construed as being specifically described even if there is no specific description.

1a〜1j、2a〜2j、3a〜3j:ソース線ドライバ(SDRV)
4、5、6:共通ソース線(SL)
7a〜7d、8a〜8d、9a〜9d:メモリセルマット
10:半導体装置
11、13、15:メインワード線ドライバ(MWD)
12:メモリセルアレイ
14:アドレス入力回路
16:アドレスラッチ回路
18:コマンド入力回路
20:コマンドデコード回路
21a〜21d、23a〜23d、25a〜25d:サブワード線ドライバ(SWD)
22:モードレジスタ
24:カラム制御回路
26:ロウ制御回路
28:FIFO回路
30:入出力回路
32:内部電源発生回路
34:クロック入力回路
36:DLL回路
38:タイミングジェネレータ
41、41a〜h、141:ライトアンプ(WAMP)
51a〜h:Yスイッチ(YSW)
52:ビット単位のYスイッチ(ビット単位のYSW)
56:第1のソース線ドライバ回路
58:第2のソース線ドライバ回路
60:ビット線選択スイッチ
61:ビット線共通ソース線接続スイッチ
62、64、91、163:インバータ回路
71、72:抵抗変化型メモリセル
81、82:抵抗変化型素子
93、94:PMOSトランジスタ
102、103、161、162、175:NMOSトランジスタ
104、105:セルトランジスタ
150:第1の電源端子
151:第1のスイッチ回路
152、172:第2のスイッチ回路
153:第2の電源端子
154、173:比較器
155:NMOSトランジスタ(第1トランジスタ)
156:PMOSトランジスタ(第2トランジスタ)
157:遅延回路
158、174:AND回路
159、259:基準電圧端子
160、260:制御回路
165、265:終了検出回路(NOR回路)
263:NAND回路
MWL:メインワード線
WL:(サブ)ワード線
BL:ビット線
IO_0〜IO_7:IO線
Y1:上位カラム選択信号
Y2:下位カラム選択信号
FX:ロウ選択信号
SET0:セット信号
RESET0:リセット信号
PRE_RESET0:プリリセット信号
1a to 1j, 2a to 2j, 3a to 3j: source line driver (SDRV)
4, 5, 6: Common source line (SL)
7a-7d, 8a-8d, 9a-9d: Memory cell mat 10: Semiconductor devices 11, 13, 15: Main word line driver (MWD)
12: Memory cell array 14: Address input circuit 16: Address latch circuit 18: Command input circuit 20: Command decode circuits 21a to 21d, 23a to 23d, 25a to 25d: Sub word line drivers (SWD)
22: Mode register 24: Column control circuit 26: Row control circuit 28: FIFO circuit 30: Input / output circuit 32: Internal power generation circuit 34: Clock input circuit 36: DLL circuit 38: Timing generators 41, 41a to h, 141: Light amplifier (WAMP)
51a to h: Y switch (YSW)
52: Y switch in bit units (YSW in bit units)
56: First source line driver circuit 58: Second source line driver circuit 60: Bit line selection switch 61: Bit line common source line connection switches 62, 64, 91, 163: Inverter circuits 71, 72: Resistance change type Memory cells 81 and 82: resistance change elements 93 and 94: PMOS transistors 102, 103, 161, 162, 175: NMOS transistors 104 and 105: cell transistors 150: first power supply terminal 151: first switch circuit 152, 172: second switch circuit 153: second power supply terminal 154, 173: comparator 155: NMOS transistor (first transistor)
156: PMOS transistor (second transistor)
157: delay circuit 158, 174: AND circuit 159, 259: reference voltage terminal 160, 260: control circuit 165, 265: end detection circuit (NOR circuit)
263: NAND circuit MWL: main word line WL: (sub) word line BL: bit lines IO_0 to IO_7: IO line Y1: upper column selection signal Y2: lower column selection signal FX: row selection signal SET0: set signal RESET0: reset Signal PRE_RESET0: Pre-reset signal

Claims (12)

第1の電源端子と、
自身に流れる電流に対応して第1の抵抗値又は前記第1の抵抗値より大きい第2の抵抗値のいずれか一方の抵抗値となる抵抗変化型素子と、
前記第1の電源端子と前記抵抗変化型素子の一端との間に設けられた第1のスイッチ回路と、
前記第1のスイッチ回路を制御する制御回路と、
を備え、
前記制御回路は、前記抵抗変化型素子を前記第2の抵抗値から前記第1の抵抗値へ変化させる時に、前記第1のスイッチ回路に流れる電流値が大きくなったことを検知して前記第1のスイッチ回路を切断状態とする、ことを特徴とする半導体装置。
A first power terminal;
A resistance variable element having a resistance value of one of a first resistance value and a second resistance value larger than the first resistance value corresponding to a current flowing through the device;
A first switch circuit provided between the first power supply terminal and one end of the resistance variable element;
A control circuit for controlling the first switch circuit;
With
The control circuit detects that the value of a current flowing through the first switch circuit has increased when the resistance variable element is changed from the second resistance value to the first resistance value, and detects the first switching circuit. 1. A semiconductor device, wherein one switch circuit is in a disconnected state.
第2の電源端子と、
前記第2の電源端子と前記抵抗変化型素子の一端との間に設けられた第2のスイッチ回路と、
をさらに備え、
前記制御回路は、前記抵抗変化型素子を前記第1の抵抗値から前記第2の抵抗値へ変化させる時に、前記第1のスイッチ回路を切断状態とし、前記第2のスイッチ回路を導通状態とする、ことを特徴とする請求項1に記載の半導体装置。
A second power terminal;
A second switch circuit provided between the second power supply terminal and one end of the resistance variable element;
Further comprising
The control circuit turns off the first switch circuit and turns on the second switch circuit when changing the resistance variable element from the first resistance value to the second resistance value. The semiconductor device according to claim 1, wherein:
第2の電源端子と、
前記第2の電源端子と前記抵抗変化型素子の一端との間に設けられた第2のスイッチ回路と、
をさらに備え、
前記制御回路は、前記抵抗変化型素子を前記第1の抵抗値から前記第2の抵抗値へ変化させる時に、前記第1のスイッチ回路を切断状態とし、前記第2のスイッチ回路に流れる電流値が小さくなったことを検知して前記第2のスイッチ回路を切断状態とする、ことを特徴とする請求項1に記載の半導体装置。
A second power terminal;
A second switch circuit provided between the second power supply terminal and one end of the resistance variable element;
Further comprising
The control circuit sets the first switch circuit in a disconnected state when changing the resistance variable element from the first resistance value to the second resistance value, and a current value flowing through the second switch circuit 2. The semiconductor device according to claim 1, wherein the second switch circuit is disconnected when it is detected that the second switch circuit has become smaller.
前記第1のスイッチ回路は、
前記抵抗変化型素子の一端の電圧を基準電圧と比較する比較器と、
前記第1の電源端子と前記抵抗変化型素子の一端との間に設けられた第1トランジスタと、
を含み、
前記比較器の出力信号に基づいて前記第1トランジスタをオン/オフ制御すること、を特徴とする請求項1乃至3のいずれか一に記載の半導体装置。
The first switch circuit includes:
A comparator that compares the voltage at one end of the variable resistance element with a reference voltage;
A first transistor provided between the first power supply terminal and one end of the resistance variable element;
Including
4. The semiconductor device according to claim 1, wherein the first transistor is on / off controlled based on an output signal of the comparator. 5.
前記第1のスイッチ回路は、
前記第1トランジスタと直列に接続された第2トランジスタをさらに含み、
書き込みデータの信号に基づいて前記第2トランジスタをオン/オフ制御すること、を特徴とする請求項1乃至4のいずれか一に記載の半導体装置。
The first switch circuit includes:
A second transistor connected in series with the first transistor;
5. The semiconductor device according to claim 1, wherein the second transistor is on / off controlled based on a write data signal.
前記第1のスイッチ回路は、
前記比較器の出力信号を所定時間遅延させる遅延回路をさらに含み、
前記遅延回路の出力信号に基づいて前記第1トランジスタをオン/オフ制御すること、を特徴とする請求項4または5に記載の半導体装置。
The first switch circuit includes:
A delay circuit for delaying the output signal of the comparator by a predetermined time;
6. The semiconductor device according to claim 4, wherein on / off control of the first transistor is performed based on an output signal of the delay circuit.
前記第1のスイッチ回路は、
前記第1トランジスタの制御電極にバイアス電圧を供給するバイアス回路をさらに含み、
前記バイアス回路が、前記抵抗変化型素子に流す電流を設定する、ことを特徴とする請求項4乃至6のいずれか一に記載の半導体装置。
The first switch circuit includes:
A bias circuit for supplying a bias voltage to the control electrode of the first transistor;
The semiconductor device according to claim 4, wherein the bias circuit sets a current that flows through the resistance variable element.
前記遅延回路が、前記第1トランジスタの制御電極にバイアス電圧を供給することにより、前記抵抗変化型素子に流す電流を設定する、ことを特徴とする請求項4乃至6のいずれか一に記載の半導体装置。   The delay circuit sets a current that flows through the resistance variable element by supplying a bias voltage to a control electrode of the first transistor, and sets the current that flows through the variable resistance element. Semiconductor device. 前記第1のスイッチ回路の前記比較器の出力信号を入力し、前記比較器の出力信号により、前記抵抗変化型素子が前記第2の抵抗値から前記第1の抵抗値に変化したか否かを判定する終了検出回路をさらに備えた、ことを特徴とする請求項4乃至8のいずれか一に記載の半導体装置。   Whether or not the output signal of the comparator of the first switch circuit is input, and whether or not the resistance variable element has changed from the second resistance value to the first resistance value by the output signal of the comparator The semiconductor device according to claim 4, further comprising an end detection circuit that determines whether or not. 複数の前記抵抗変化型素子に書き込みを行う、複数の前記第1のスイッチ回路を備え、
前記終了検出回路は、前記複数の第1のスイッチ回路の比較器の出力信号を入力し、
前記複数の第1のスイッチ回路の比較器の出力信号の論理演算により、前記複数の抵抗変化型素子が前記第2の抵抗値から前記第1の抵抗値に変化したか否かを判定する、ことを特徴とする請求項9に記載の半導体装置。
A plurality of the first switch circuits for writing to the plurality of resistance variable elements;
The end detection circuit receives an output signal of a comparator of the plurality of first switch circuits,
It is determined whether or not the plurality of resistance variable elements have changed from the second resistance value to the first resistance value by a logical operation of output signals of the comparators of the plurality of first switch circuits. The semiconductor device according to claim 9.
前記抵抗変化型素子の他端に電圧を印加するドライバ回路をさらに備え、
前記制御回路は、
前記抵抗変化型素子を前記第2の抵抗値から前記第1の抵抗値へ変化させる時に、前記ドライバ回路が前記第1の電源端子の電圧よりも低い電圧を印加するように制御する、ことを特徴とする請求項2乃至10のいずれか一に記載の半導体装置。
A driver circuit for applying a voltage to the other end of the resistance variable element;
The control circuit includes:
Controlling the driver circuit to apply a voltage lower than the voltage of the first power supply terminal when the resistance variable element is changed from the second resistance value to the first resistance value. The semiconductor device according to claim 2, wherein the semiconductor device is a semiconductor device.
前記制御回路は、
前記抵抗変化型素子を前記第1の抵抗値から前記第2の抵抗値へ変化させる時に、前記ドライバ回路が前記第2の電源端子の電圧よりも高い電圧を印加するように制御する、ことを特徴とする請求項11に記載の半導体装置。
The control circuit includes:
Controlling the driver circuit to apply a voltage higher than the voltage of the second power supply terminal when the resistance variable element is changed from the first resistance value to the second resistance value. The semiconductor device according to claim 11, wherein
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