JP2014023106A

JP2014023106A - 半導体装置及び通信装置

Info

Publication number: JP2014023106A
Application number: JP2012162799A
Authority: JP
Inventors: Keisuke Kimura; 圭助木村; Tatsuji Matsuura; 達治松浦; Yuichi Okuda; 裕一奥田; Hideo Nakane; 秀夫中根; Takaya Yamamoto; 崇也山本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-07-23
Filing date: 2012-07-23
Publication date: 2014-02-03
Also published as: US8823565B2; US20140022103A1; US20140333461A1; US9007245B2

Abstract

【課題】ディザ信号の印加により発生するノイズの影響を排除すること。
【解決手段】一実施の形態によれば、半導体装置は、入力されたアナログ信号をデジタル信号へ変換するデルタシグマアナログデジタル変換器２５と、デジタル信号の信号パワーを検出するパワー検出部２８と、デジタル信号の信号パワーに応じてデルタシグマアナログデジタル変換器２５へ入力されるアナログ信号の利得設定を変化させる利得制御部２９と、利得設定が変化するタイミングにデルタシグマアナログデジタル変換器２５へディザ信号を加算させるディザ信号制御部３０と、を備える。
【選択図】図１

Description

本発明は半導体装置に関し、例えば、アナログデジタル変換器を内蔵した半導体装置に好適に利用できるものである。

無線周波数回路（ＲＦＩＣ）は、受信アナログ信号をデジタル信号へ変換するためにＡＤＣ（Analog to Digital Converter）を搭載している。ＡＤＣは、ＲＦＩＣとデジタルベースバンドＬＳＩとの間のインタフェースをデジタル化するために用いられている。例えば、ＡＤＣとしてデルタシグマＡＤＣが用いられる。デルタシグマＡＤＣにおいては、入力信号の振幅が小さい時、例えば入力信号の振幅が１０ｍＶｐｐｄよりも小さい時に、アイドルトーンと呼ばれるスプリアストーンが発生することが知られている。アイドルトーンは、ＲＦＩＣの通信特性を劣化させる。そこで、アイドルトーンを低減させるために、デルタシグマＡＤＣにディザ信号を印加する方法が知られている。

特許文献１には、ＡＤＣの入力振幅を検出して印加するディザ信号の量を変化させる制御内容が開示されている。

特開２００２−３１４４２６号公報

しかし、特許文献１のようにＡＤＣの入力振幅の検出結果に応じてディザ信号の量を変化させてＡＤＣへディザ信号を印加した場合、ディザ信号が印加されたタイミングにおいて予測することができないノイズが発生する可能性がある。これにより、受信信号の受信特性が劣化する可能性がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態よれば、半導体装置は、アナログデジタル変換器へ入力されるアナログ信号の利得設定が変化するタイミングにアナログデジタル変換器へディザ信号を加算させるように構成される。

前記一実施の形態によれば、半導体装置は、ディザ信号の印加により発生するノイズの影響を排除することができる。

実施の形態１にかかる無線回路の構成図である。実施の形態１にかかる利得設定の設定内容を示す図である。実施の形態１にかかる利得設定及びディザ信号の関係を示す図である。実施の形態１にかかるヒステリシス制御を示す図である。実施の形態１にかかるデルタシグマＡＤＣの構成図である。実施の形態２にかかるディザ信号生成回路の構成図である。実施の形態２にかかるＲＦＩＣ及びデジタルベースバンドＬＳＩの構成図である。

（実施の形態１）
以下、図面を参照して実施の形態について説明する。図１を用いて実施の形態１にかかる無線回路（ＲＦＩＣ）２０の構成例について説明する。ＲＦＩＣ２０は、半導体装置を用いて構成される。ＲＦＩＣ２０は、アンテナ１０を介して受信した無線信号をデジタル信号へ変換する。ＲＦＩＣ２０は、ＬＮＡ（Low Noise Amplifier）２１、ＭＩＸ２２、ＰＧＡ（Programmable Gain Amplifier）２３、ＬＰＦ（Low Pass Filter）２４、デルタシグマＡＤＣ２５、ＬＰＦ２６、ＰＤＧ（Programmable Digital Gain）２７、パワー検出部２８、利得制御部２９及びディザ信号制御部３０を含む。

ＬＮＡ２１は、アンテナ１０を介して入力された無線信号を増幅する。アンテナ１０を介して入力された無線信号は、アナログ信号である。アンテナ１０を介して入力された無線信号は、受信パワーが−１００ｄＢｍのように微弱な無線信号を含むこともある。そのため、ＲＦＩＣ２０において信号処理を行うために無線信号を増幅する必要がある。ここで、無線信号の増幅に伴い増幅装置から発生するノイズも併せて増幅される。そのため、無線信号を増幅する装置として、ノイズの発生が少ないＬＮＡ２１が用いられる。ＬＮＡ２１は、増幅した無線信号をＭＩＸ２２へ出力する。

ＭＩＸ２２は、ＬＮＡ２１から出力されたアナログ信号とＬＯ（Local Oscillator）信号とを乗算する。ＭＩＸ２２は、アナログ信号とＬＯ信号とを乗算することにより信号周波数を変換しベースバンド信号を生成する。ＭＩＸ２２は、ベースバンド信号をＰＧＡ２３へ出力する。

ＰＧＡ２３は、ＭＩＸ２２から出力されたベースバンド信号を、予め定められた適切な信号レベルまで増幅する。つまり、ＰＧＡ２３は、ＭＩＸ２２から出力されたベースバンド信号の振幅を予め定められた適切な値まで増幅する。ＰＧＡ２３は、増幅したベースバンド信号をＬＰＦ２４へ出力する。

ＬＰＦ２４は、予め定められた周波数帯域を超える周波数帯域を有する信号を除去する。つまり、ＬＰＦ２４は、受信を希望する周波数帯域の信号のみを通過させ、受信を希望する周波数帯域以外の妨害波を除去する。ＬＰＦ２４は、受信を希望する周波数帯域のベースバンド信号をデルタシグマＡＤＣ２５へ出力する。

デルタシグマＡＤＣ２５は、ＬＰＦ２４から出力されたベースバンド信号をデジタル信号へ変換する。ＬＰＦ２４から出力されたベースバンド信号は、アナログ信号である。さらに、デルタシグマＡＤＣ２５は、ディザ信号制御部３０から出力されるディザ切替制御信号に応じてＬＰＦ２４から出力されたベースバンド信号にディザ信号を加算する。ディザ切替制御信号は、デルタシグマＡＤＣ２５においてディザ信号を加算するか否かを指示する制御信号である。例えば、ディザ切替制御信号がＯＮに設定されている場合、デルタシグマＡＤＣ２５においてディザ信号が加算され、ディザ切替制御信号がＯＦＦに設定されている場合、デルタシグマＡＤＣ２５においてディザ信号が加算されない。

デルタシグマＡＤＣ２５は、ディザ信号を生成するディザ信号生成部（図示せず）等を含んでもよい。もしくは、デルタシグマＡＤＣ２５は、デルタシグマＡＤＣ２５の外部に配置されるディザ信号生成部から出力されたディザ信号をベースバンド信号に加算してもよい。デルタシグマＡＤＣ２５は、デジタル信号をＬＰＦ２６へ出力する。

ディザ信号は、交流成分を有するＡＣディザ、直流成分を有するＤＣディザ又は固定値に設定されたオフセット信号等であってもよい。もしくは、ディザ信号は、所定の期間に複数の異なる値をとり得るランダム信号等であってもよい。

ＬＰＦ２６は、デルタシグマＡＤＣ２５から出力されたデジタル信号を受け取る。ＬＰＦ２６は、デジタル信号から予め定められた周波数帯域を超える周波数帯域を有する信号を除去する。つまり、ＬＰＦ２６は、受信を希望する周波数帯域の信号のみを通過させ、受信を希望する周波数帯域以外の妨害波を除去する。例えばデルタシグマＡＤＣ２５においてアナログ信号をデジタル信号へ変換する際に、妨害波が発生する可能性もある。ＬＰＦ２６は、妨害波を除去したデジタル信号をＰＤＧ２７へ出力する。

ＰＤＧ２７は、ＬＰＦ２６から出力されたデジタル信号の信号レベルを増幅させる。つまり、ＰＤＧ２７は、ＬＰＦ２６から出力されたデジタル信号の振幅を予め定められた適切な値まで増幅する。ＰＤＧ２７は、増幅したデジタル信号をデジタルベースバンドＬＳＩ等へ出力する。

パワー検出部２８は、ＰＤＧ２７から出力されるデジタル信号の信号パワーを検出する。信号パワーは、デジタル信号における振幅値の２乗平均値を用いて定義される。パワー検出部２８は、定期的に検出した信号パワーの値を利得制御部２９へ出力する。もしくは、パワー検出部２８は、デジタル信号における信号パワーの変動があった場合に利得制御部２９へ信号パワーに変動が発生したことを通知してもよい。

利得制御部２９は、パワー検出部２８から通知される信号パワーに応じてＬＮＡ２１、ＰＧＡ２３及びＰＤＧ２７において受け取る信号の振幅増幅レベルを設定する。増幅レベルは、利得と称されてもよい。例えば、利得制御部２９は、パワー検出部２８において検出された信号パワーが小さいほど利得設定を大きくし、信号パワーが大きいほど利得設定を小さくしてもよい。利得制御部２９は、ＬＮＡ２１へ利得設定を示す信号Ｇ_ＬＮＡを出力し、ＰＧＡ２３へ利得設定を示す信号Ｇ_ＰＧＡを出力し、ＰＤＧ２７へ利得設定を示す信号Ｇ_ＰＤＧを出力する。利得制御部２９は、ディザ信号制御部３０へも信号Ｇ_ＬＮＡ、Ｇ_ＰＧＡ及びＧ_ＰＤＧを出力する。

利得制御部２９は、パワー検出部２８から出力される信号パワーの変動に応じて利得設定を変更させる場合、ディザ信号制御部３０に対してｇａｉｎ＿ｕｐｄａｔｅ信号を出力する。ｇａｉｎ＿ｕｐｄａｔｅ信号は、利得設定の変更、つまり増幅レベルの変更をディザ信号制御部３０に対して通知するために用いられる。例えば、ＰＤＧ２７から出力されるデジタル信号において信号パワーの増加が検出された場合、利得制御部２９は、ＬＮＡ２１、ＰＧＡ２３及びＰＤＧ２７において利得設定を下げるように制御する。また、ＰＤＧ２７から出力されるデジタル信号において信号パワーの減少が検出された場合、利得制御部２９は、利得設定を上げるように制御する。利得制御部２９は、利得設定を変更するタイミングに利得設定の制御内容を示したｇａｉｎ＿ｕｐｄａｔｅ信号をディザ信号制御部３０へ出力する。

ディザ信号制御部３０は、利得設定を示す信号及びｇａｉｎ＿ｕｐｄａｔｅ信号を受け取る。さらに、ディザ信号制御部３０は、利得設定を示す信号及びｇａｉｎ＿ｕｐｄａｔｅ信号に基づいてディザ信号を加算するか否かを制御するディザ切替制御信号をデルタシグマＡＤＣ２５へ出力する。

本図においては、パワー検出部２８は、ＰＤＧ２７から出力されるデジタル信号の信号パワーを検出する構成について説明している。このように構成することにより、アナログ信号の信号パワーを検出するよりもデジタル信号の信号パワーを検出することが容易であるため、回路構成を簡易にすることができる。しかし、パワー検出部２８の配置は図１の構成例に限定されない。例えば、パワー検出部２８は、ＬＰＦ２４から出力されるアナログ信号の信号パワーを検出するように配置されてもよい。もしくは、パワー検出部２８は、その他の位置に配置されてもよい。パワー検出部２８がアナログ信号の信号パワーを検出する位置に配置される場合、アナログ信号を検出する回路等が必要となる。

ここで、図２を用いて利得設定の設定内容について説明する。図２の縦軸は、デルタシグマＡＤＣ２５へ入力されるアナログ信号の入力振幅を示している。図２の横軸は、ＲＦＩＣ２０へ入力される無線信号の信号パワーを示している。本来、デルタシグマＡＤＣ２５へ入力されるアナログ信号の入力振幅は、無線信号の信号パワーに依らずほぼ一定となっていることが望ましい。しかし、ＬＮＡ２１及びＰＧＡ２３の利得調整可能範囲は限られている。そのため、ＬＮＡ２１及びＰＧＡ２３は、想定される無線信号の信号パワーの全範囲においてデルタシグマＡＤＣ２５へ入力されるアナログ信号の入力振幅を一定に保つことは難しい。このような理由により、デルタシグマＡＤＣ２５へ入力されるアナログ信号の振幅は、変動する。

図２は、無線信号の信号パワーが小さい領域においてはデルタシグマＡＤＣ２５へ入力されるアナログ信号の入力振幅が減少し、無線信号の信号パワーが大きい領域においてはデルタシグマＡＤＣ２５へ入力されるアナログ信号の入力振幅が増大していることを示している。無線信号の信号パワーが小さい領域とは、例えば、信号パワーが−８５ｄＢｍよりも小さい領域であってもよい。さらに、無線信号の信号パワーが大きい領域とは、例えば、信号パワーが−２５ｄＢｍよりも大きい領域であってもよい。

また無線信号の信号パワーが−７５ｄＢｍよりも小さい領域において、利得設定としてｇ＿ｍａｘが設定されている。無線信号の信号パワーが−３０ｄＢｍよりも大きい領域において、利得設定としてｇ＿ｍｉｎが設定されている。無線信号の信号パワーが、−３０ｄＢｍから−７５ｄＢｍの間においては、信号パワーが小さくになるにつれて利得設定がｇ＿１〜ｇ＿６と大きくなっている。利得設定は、ｇ＿ｍａｘが最大でありｇ＿ｍｉｎが最小である。ｇ＿１〜ｇ＿６は、数字が大きくなるにつれて利得設定が増加する。利得設定の設定は、ｇ＿１〜ｇ＿６よりもさらに細分化されてもよい。もしくは、利得設定の設定は、２段階もしくは３段階等とｇ＿１〜ｇ＿６よりも少なく設定されてもよい。

続いて、図３を用いて利得設定及びディザ信号の関係について説明する。図３は、利得設定がｇ＿ｍｉｎからｇ＿３まで段階的に変化する場合ディザ信号を加算しないことを示している。つまりディザ信号制御部３０は、利得設定がｇ＿ｍｉｎからｇ＿３へ段階的に変化してもディザ切替制御信号をＯＦＦとしてデルタシグマＡＤＣ２５へ出力する。ディザ信号制御部３０は、利得設定がｇ＿３からｇ＿ｍａｘに変化するタイミングにディザ信号を加算するように制御を行う。つまりディザ信号制御部３０は、利得設定がｇ＿３からｇ＿ｍａｘへ変化するタイミングにディザ切替制御信号をＯＮとしてデルタシグマＡＤＣ２５へ出力する。

さらに、ディザ信号制御部３０は、利得設定がｇ＿ｍａｘからｇ＿３に変更された場合においてもディザ信号を加算するように制御する。つまり、ディザ信号制御部３０は、利得設定がｇ＿ｍａｘからｇ＿３へ変更してもディザ切替制御信号をＯＮに設定したままとする。ディザ信号制御部３０は、利得設定がｇ＿３からｇ＿２へ変化するタイミングにディザ信号を加算しないようにする制御を行う。つまり、ディザ信号制御部３０は、利得設定がｇ＿３からｇ＿２へ変化するタイミングにディザ切替制御信号をＯＦＦとしてデルタシグマＡＤＣ２５へ出力する。また、図３は、利得設定が変更されるタイミングに利得制御部２９からディザ信号制御部３０に対してｇａｉｎ＿ｕｐｄａｔｅ信号が通知されることを示している。

図３に示したように、利得設定がｇ＿３に設定されている場合、直前の利得設定に応じてディザ切替制御信号の設定内容が異なる。このように同じ利得設定において直前の利得設定に応じてディザ切替制御信号の設定内容を異なるように制御することをヒステリシス制御と称してもよい。

続いて図４を用いてヒステリシス制御についてさらに説明する。利得設定がｇ＿ｍｉｎからｇ＿２へ変更される場合及びｇ＿２からｇ＿３へ変更される場合にはディザ切替制御信号は、ＯＦＦに設定された状態のままとなる。利得設定がｇ＿３からｇ＿ｍａｘへ変更される場合にはディザ切替制御信号は、ＯＮに変更される。利得設定がｇ＿ｍａｘからｇ＿３へ変更される場合にはディザ切替制御信号は、ＯＮに設定された状態のままとなる。利得設定がｇ＿３からｇ＿２へ変更される場合にはディザ切替制御信号は、ＯＦＦに変更される。

このようにして、利得設定がｇ＿３の場合変更前の利得設定がｇ＿２かｇ＿ｍａｘかに応じてディザ切替制御信号は、ＯＮに設定されるかＯＦＦに設定するかが決定される。つまり、利得設定がｇ＿３の場合ディザ切替制御信号は、２つの値をとり得る。このようにヒステリシス制御を行うことにより、利得設定の変化に対してディザ切替制御信号が頻繁に切り替わることを防ぐことができる。

図３及び図４は、利得設定がｇ＿３からｇ＿ｍａｘへ変更される場合、つまり無線信号の信号パワーが減少している場合にディザ信号が加算されるようにディザ切替制御信号の設定値が切り換えられることを示している。さらに、利得設定がｇ＿ｍａｘからｇ＿３へ変更される場合、つまり無線信号の信号パワーが増加している場合にはディザ切替制御信号の設定値が切り替えられず設定値が維持されることを示している。

続いて、図５を用いてデルタシグマＡＤＣ２５の構成例について説明する。デルタシグマＡＤＣ２５は、利得要素４１、加算要素４２、積分要素４３、利得要素４４、積分要素４５、利得要素４６、加算要素４７、比較要素４８、ＤＡＣ４９及びディザ信号生成回路５０を有している。

利得要素４１は、デルタシグマＡＤＣ２５に入力されたアナログ信号の振幅を増幅させる。利得要素４１は、振幅を増幅させたアナログ信号を加算要素４２へ出力する。加算要素４２は、利得要素４１から出力されたアナログ信号とＤＡＣ４９から出力されたアナログ信号とを加算して積分要素４３へ出力する。ＤＡＣ４９は、比較要素４８から出力されるデジタル信号を帰還信号として受け取る。ＤＡＣ４９は、受け取ったデジタル信号をアナログ信号へ変換し加算要素４２へ出力する。比較要素４８から出力されるデジタル信号を帰還信号として加算要素４２へ出力することにより量子化誤差を低減させることができる。

積分要素４３は、加算要素４２から出力されたアナログ信号を積分する。積分要素４３は、積分結果を示す信号を利得要素４４及び利得要素４６へ出力する。利得要素４４及び利得要素４６は、出力された信号の振幅を増幅させる。利得要素４４は、振幅を増幅した信号を積分要素４５へ出力する。積分要素４５は、利得要素４４から出力されたアナログ信号を積分する。積分要素４５は、積分結果を示す信号を加算要素４７へ出力する。加算要素４７は、利得要素４６から出力される信号及び積分要素４５から出力される信号を加算する。

さらに、加算要素４７は、ディザ信号生成回路５０において生成されたディザ信号を加算する。加算要素４７は、加算した信号を比較要素４８へ出力する。比較要素４８は、出力された信号を量子化し、デジタル信号を出力する。比較要素４８から出力されるデジタル信号は、帰還信号としてＤＡＣ４９を介して加算要素４２へ出力される。

ディザ信号生成回路５０は、ディザ信号を生成し加算要素４７へ出力する。ディザ信号生成回路５０は、ディザ信号制御部３０から出力されるディザ切替制御信号に設定される値に基づいてディザ信号を生成する。例えば、ディザ切替制御信号がＯＮに設定されている場合、ディザ信号制御部３０は、ディザ信号を生成する。ディザ切替制御信号がＯＦＦに設定されている場合、ディザ信号制御部３０は、ディザ信号を生成しない。

続いて図６を用いてディザ信号生成回路５０の構成例について説明する。ディザ信号生成回路５０は、フリップフロップ回路５１〜５４及びＸＯＲ演算回路５５を有している。フリップフロップ回路５１〜５４は、入力されるＣＬＫ信号に応じて動作する。ディザ信号生成回路５０は、フリップフロップ回路５１〜５４及びＸＯＲ演算回路５５を用いることにより４ビットのランダムな信号パターンを出力する。これにより、加算要素４７は、ランダムな信号パターンであるディザ信号を積分要素４５及び利得要素４６から出力される信号に加算する。

ディザ信号生成回路５０は、図６の構成に制限されず、ランダムな信号パターンを生成するように構成された回路であればよい。

以上説明したように、実施の形態１にかかる半導体装置を用いることにより、デルタシグマＡＤＣ２５は、利得設定が変化するタイミングにおいてディザ信号を加算することができる。利得設定が変化するタイミングは、ＲＦＩＣ２０が新たな利得設定を適用するために遷移状態となる。そのため、ＲＦＩＣ２０は、遷移状態に受信した無線信号を無効として処理する。もしくは、ＲＦＩＣ２０が遷移状態に受信した無線信号を通常通り信号処理した場合、無線信号の受信特性は劣化することになる。このように、無線信号を無効とするタイミングもしくは無線信号の受信特性が劣化する信号処理のタイミングにおいてディザ信号を加算しても、無線信号の受信特性を劣化するような悪影響を与えることはない。つまり、ＲＦＩＣ２０は、受信特性に影響を与えないタイミングにディザ信号を加算することができる。

（実施の形態２）
続いて図７を用いて実施の形態２にかかるＲＦＩＣ６０及び周辺装置であるデジタルベースバンドＬＳＩ７０の構成例について説明する。図７のＲＦＩＣ６０は、パワー検出部２８を備えていない点以外は、図１と同様の構成である。図１と同様の構成については説明を省略する。

デジタルベースバンドＬＳＩ７０は、ＲＦＩＣ６０から出力されるデジタル信号を信号処理する回路である。図７においては、デジタルベースバンドＬＳＩ７０がパワー検出部７１を備えている。つまり、デジタルベースバンドＬＳＩ７０のパワー検出部７１が、ＲＦＩＣ６０から出力されるデジタル信号を用いて信号パワーを検出する。パワー検出部７１は、検出した信号パワーをＲＦＩＣ２０の利得制御部２９へ出力する。

利得制御部２９は、パワー検出部７１から出力された信号パワーの検出結果に応じて増幅レベルの制御を行う。増幅レベルの制御、つまり利得設定の制御は、実施の形態１と同様である。

以上説明したように、実施の形態２にかかるＲＦＩＣ６０及びデジタルベースバンドＬＳＩ７０を用いることにより、ＲＦＩＣ６０は、ＲＦＩＣ６０にパワー検出部２８を配置しない場合においてもＲＦＩＣ６０の外部装置か信号パワーに関する情報を得ることができる。これにより、ＲＦＩＣ６０は、パワー検出部２８が配置されないため図１のＲＦＩＣ２０よりも回路面積が小さくなり、回路構成を簡易化することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０アンテナ
２０ＲＦＩＣ
２１ＬＮＡ
２２ＭＩＸ
２３ＰＧＡ
２４ＬＰＦ
２５デルタシグマＡＤＣ
２６ＬＰＦ
２７ＰＤＧ
２８パワー検出部
２９利得制御部
３０ディザ信号制御部
４１利得要素
４２加算要素
４３積分要素
４４利得要素
４５積分要素
４６利得要素
４７加算要素
４８比較要素
４９ＤＡＣ
５０ディザ信号生成回路
５１〜５４フリップフロップ回路
５５ＸＯＲ演算回路
６０ＲＦＩＣ
７０デジタルベースバンドＬＳＩ
７１パワー検出部

Claims

入力されたアナログ信号をデジタル信号へ変換するアナログデジタル変換器と、
前記デジタル信号の信号パワーを検出するパワー検出部と、
前記デジタル信号の信号パワーに応じて前記アナログデジタル変換器へ入力されるアナログ信号の利得設定を変化させる利得制御部と、
前記利得設定が変化するタイミングに前記アナログデジタル変換器へディザ信号を加算させるディザ信号制御部と、を備える半導体装置。
前記利得制御部は、
前記利得設定を変更する際に前記ディザ信号制御部へ利得変更信号を出力し、
前記ディザ信号制御部は、
出力された前記利得変更信号に応じて前記アナログデジタル変換器へディザ信号を加算させるようにディザ切替制御信号を出力する、請求項１に記載の半導体装置。
前記利得設定は、検出された信号パワーに応じて設定される複数の利得設定値を含み、
前記ディザ信号制御部は、
予め定められた基準値よりも低い信号パワーが検出された際に適用される利得設定値へ利得設定値が変更される場合に、前記アナログデジタル変換器へディザ信号を加算させる、請求項２に記載の半導体装置。
前記ディザ信号制御部は、
前記利得設定値が変更される際に、変更前の利得設定値に基づいて前記アナログデジタル変換器へ前記ディザ信号を加算させるか否かを決定する、請求項１に記載の半導体装置。
前記ディザ信号制御部は、
変更前の利得設定値に基づいて、同一の利得設定値においても前記アナログデジタル変換器へ前記ディザ信号を加算させる状態と、加算させない状態との両方を取り得る、請求項４に記載の半導体装置。
前記ディザ信号制御部は、
前記アナログデジタル変換器へ前記ディザ信号が加算されていない状態において、前記利得設定値が、第１の利得設定値から信号パワーが減少することに伴い第２の利得設定値へ変更した場合に前記アナログデジタル変換器へ前記ディザ信号を加算させ、
前記アナログデジタル変換器へ前記ディザ信号が加算されている状態において、前記利得設定値が、前記第２の利得設定値から信号パワーが増加することに伴い前記第１の利得設定値へ変更した場合に前記アナログデジタル変換器へ継続して前記ディザ信号を加算させる、請求項５に記載の半導体装置。
前記パワー検出部は、前記アナログデジタル変換器から出力される前記デジタル信号の信号パワーを検出する、請求項１に記載の半導体装置。
入力されたアナログ信号をデジタル信号へ変換するアナログデジタル変換器と、
デジタルベースバンド回路に配置されているパワー検出部において検出された前記デジタル信号の信号パワーに応じて前記アナログデジタル変換器へ入力されるアナログ信号の利得設定を変化させる利得制御部と、
前記利得設定が変化するタイミングに前記アナログデジタル変換器へディザ信号を加算させるディザ信号制御部と、を備える半導体装置。
前記利得制御部は、
前記利得設定を変更する際に前記ディザ信号制御部へ利得変更信号を出力し、
前記ディザ信号制御部は、
出力された前記利得変更信号に応じて前記アナログデジタル変換器へディザ信号を加算させるようにディザ切替制御信号を出力する、請求項８に記載の半導体装置。
前記利得設定は、検出された信号パワーに応じて設定される複数の利得設定値を含み、
前記ディザ信号制御部は、
予め定められた基準値よりも低い信号パワーが検出された際に適用される利得設定値へ利得設定値が変更される場合に、前記アナログデジタル変換器へディザ信号を加算させる、請求項９に記載の半導体装置。
前記ディザ信号制御部は、
前記利得設定値が変更される際に、変更前の利得設定値に基づいて前記アナログデジタル変換器へ前記ディザ信号を加算させるか否かを決定する、請求項８に記載の半導体装置。
前記ディザ信号制御部は、
変更前の利得設定値に基づいて、同一の利得設定値においても前記アナログデジタル変換器へ前記ディザ信号を加算させる状態と、加算させない状態との両方を取り得る、請求項１１に記載の半導体装置。
前記ディザ信号制御部は、
前記アナログデジタル変換器へ前記ディザ信号が加算されていない状態において、前記利得設定値が、第１の利得設定値から信号パワーが減少することに伴い第２の利得設定値へ変更した場合に前記アナログデジタル変換器へ前記ディザ信号を加算させ、
前記アナログデジタル変換器へ前記ディザ信号が加算されている状態において、前記利得設定値が、前記第２の利得設定値から信号パワーが増加することに伴い前記第１の利得設定値へ変更した場合に前記アナログデジタル変換器へ継続して前記ディザ信号を加算させる、請求項１２に記載の半導体装置。
無線信号を受信し、受信した無線信号をアナログ信号として出力する信号受信部と、
前記信号受信部から入力されたアナログ信号をデジタル信号へ変換するアナログデジタル変換器と、
前記デジタル信号の信号パワーを検出するパワー検出部と、
前記デジタル信号の信号パワーに応じて前記アナログデジタル変換器へ入力されるアナログ信号の利得設定を変化させる利得制御部と、
前記利得設定が変化するタイミングに前記アナログデジタル変換器へディザ信号を加算させるディザ信号制御部と、を備える通信装置。