JP2013545273A - 酸化物薄膜トランジスタアレイの製造方法及び酸化物薄膜トランジスタアレイを組み込んだ装置 - Google Patents

酸化物薄膜トランジスタアレイの製造方法及び酸化物薄膜トランジスタアレイを組み込んだ装置 Download PDF

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Abstract

【課題】ＴＦＴ基板形成の単純で低温の製造フローを提供する。
【解決手段】 発明の一実施形態は酸化物薄膜トランジスタアレイの製造方法と、この酸化物薄膜トランジスタアレイアレイを組み込んだ装置に関する。任意のバリア層、半導体、ゲート絶縁体、及び／又はゲート金属のブランケット層が基板上に成膜される。これら及び／又はその他の層はソーダ石灰又はホウケイ酸基板上に低温又は室温でスパッタリングにより成膜することができる。これら層はその後、発明の一実施形態により、ＴＦＴアレイ製造時にパターニングされ、及び／又は更なる処理を施される。発明の一実施形態では、全ての又は実質全てのＴＦＴ工程はアニール処理後の活性化処理まで、例えば、１５０℃以下のような低温で実行することができ、アニール処理後の処理は比較的低温（例えば、２００〜２５０℃）で実行することができる。
【選択図】図3B

Description

本発明の一実施形態は、酸化物薄膜トランジスタアレイ製造方法及び酸化物薄膜トランジスタアレイを組み込んだ装置に関する。より詳細には、本発明の一実施形態は、低温又は室温でスパッタリングにより成膜した酸化物（例えば、ＩＧＺＯ）薄膜トランジスタ（ＴＦＴ）アレイ、及び／又はその製造方法に関する。発明の一実施形態では、基板上に、任意のバリア層、半導体、ゲート絶縁体、及び／又はゲート金属のブランケット層が成膜される。これらの層は、その後ＴＦＴアレイ製造時、発明の一実施形態に従って、パターニング、及び／又は更に加工することができる。
当技術分野では、ＬＣＤ装置が知られている。例えば、米国特許第７，６０２，３６０号、第７，４０８，６０６号、第６，３５６，３３５号、第６，０１６，１７８号、第５，５９８，２８５号が参照される。これら米国特許は、それぞれ全体が援用され本出願の一部とされる。
図１は、典型的なＬＣＤ装置１の断面図である。ディスプレイ装置１は、一般的には第一基板４、第二基板６、及び第一基板４と第二基板６との間にはさまれた液晶材料２の層を含み、第一基板４及び第二基板６はホウケイ酸ガラス基板であることが典型的である。第一基板４はカラーフィルタ基板と呼ばれ、第二基板６はアクティブ基板又はＴＦＴ基板と呼ばれる場合が多い。
第一基板４、即ちカラーフィルタ基板４は、例えば、ディスプレイの色品質を高めるために、その上にブラックマトリクス８を備えているのが典型的である。ブラックマトリクス形成には、まずポリマーやアクリル、ポリイミド、金属、その他適切な基材をブランケット層として成膜し、続けてフォトリソグラフィ又はその他同種技法を使ってパターニングを実行する。個々のカラーフィルタ１０はブラックマトリクス内に形成された穴に成膜される。個々のカラーフィルタには、赤緑青以外の色を代わりに又は追加で使用することはできるが、それぞれ赤１０ａ、緑１０ｂ、青１０ｃが含まれるのが典型的である。個々のカラーフィルタは、インクジェット技術、又はその他適切な技術により、フォトリソグラフィ技術を使って形成することができる。典型的には酸化インジウムスズ（ＩＴＯ）、又はその他適切な導電性材料からなる共通の電極１２が、実質基板全体、即ちブラックマトリクス１２と個々のカラーフィルタ１０ａ、１０ｂ、１０ｃの上に形成される。
第二基板６、即ちＴＦＴ基板６は、その上にＴＦＴアレイ１４を備えている。これらＴＦＴは、液晶材料２の層にある液晶光バルブ機能を制御するため、駆動電子装置（不図示）により選択的に作動可能である。ＴＦＴ基板と基板上に形成されるＴＦＴアレイについては、例えば、米国特許第７，５８９，７９９号、第７，０７１，０３６号、第６，８８４，５６９号、第６，５８０，０９３号、第６，３６２，０２８号、第５，９２６，７０２号、第５，８３８，０３７号に記載されており、これら米国特許はそれぞれ全体が援用され本出願の一部とされる。
図１では示されていないが、典型的なＬＣＤ装置には光源、１つ又は複数の偏光装置、配向層、及び／又はその他が含まれてもよい。
ＬＣＤテレビ、モニター、ノートブック用ディスプレイ、携帯電話用ディスプレイ等向けの通常のＴＦＴアレイは、最初にゲート材料の成膜とパターンニングを実行し、その後、ゲート絶縁体、アモルファスシリコン層、ソース／ドレイン金属、パッシベーション層、画素電極の成膜とパターンニングを連続的に実行することにより、組み立てられる。製造工程には、導電体のための３つの物理気相成長（ＰＶＤ）工程又はスパッタリング工程と、ゲート絶縁体、半導体、パッシベーション層のための数回にわたる高温での（例えば、少なくとも約３００〜３５０℃の温度での）プラズマＣＶＤ（ＰＥＣＶＤ）工程とが含まれる。これらの成膜工程は、層のパターニングのためのフォトリソグラフィ工程により中断される。
当然のことながら、この現行の製造フローには、多くの下位処理工程によってしばしば中断される多くの処理、材料、技術等が含まれる。更には、現行技術には高温処理が含まれるため、基板として使用可能な材料の種類が限定される。
したがって、当然のことながら、当該技術分野では、ディスプレイ装置及び／又はその他で使用されるＴＦＴ基板形成の単純で低温の製造フローが必要とされる。
発明の一実施形態の一態様は、半導体、ゲート絶縁体、ゲート金属層を連続的にブランケット層として組み立て製造する、ディスプレイ装置で使用されるＴＦＴ基板形成の単純な低温製造フローを提供する技術に関する。
発明の一実施形態の別の一態様は、ＴＦＴ基板のパターニング処理前に、ＴＦＴアレイ用のブランケット層を成膜することに関する。
発明の一実施形態の別の一態様は、大面積用高速コーターの利用に関する。そのような設備は例えばガラス製造工場等で目にすることができ、より大きな規模の節約の実現を可能にする。
本発明の一実施形態は、電子装置向けのＴＦＴ基板の製造方法に関する。上記製造方法では、ガラス基板が提供される。上記製造方法では、そのガラス基板上に直接又は間接的に、酸化物半導体ブランケット層が、低温又は室温でスパッタリングにより成膜される。上記製造方法では、その酸化物半導体ブランケット層上に直接又は間接的に、ゲート絶縁体ブランケット層が成膜される。上記製造方法では、そのゲート絶縁体ブランケット層上に直接又は間接的に、ゲート金属ブランケット層が成膜される。上記製造方法では、そのゲート金属ブランケット層の１つ又は複数の部分にマスクを使用し、１つ又は複数の対応するマスク領域と１つ又は複数の対応する非マスク領域の境界を定める。上記製造方法では、１つ又は複数の非マスク領域又はその近接領域で、ゲート金属ブランケット層の部分とゲート絶縁体ブランケット層の部分が除去される。上記製造方法では、１つ又は複数の非マスク領域又はその近接領域で、酸化物半導体層の導電性が向上する。上記製造方法では、実質的に基板全体にパッシベーション層が成膜される。上記製造方法では、パッシベーション層はソースとドレインのコンタクトホールの境界を定めるためにパターニングされる。上記製造方法では、ソースとドレインの接続層が成膜される。
上述した処理のいくつか又は全ては第一の場所にて実行され、残る処理のいくつか又は全ては第二の場所又は異なる場所にて（例えば、組み立て加工業者、ＬＣＤ製造業者等に層を出荷後）実行されることもできる。例えば、第一グループが、バリア、酸化物半導体、ゲート絶縁体、及び／又はゲート金属層の成膜を行い、第二グループが（例えば、第二の場所で）パターニング、活性化、画素電極成膜、及び／又はその他処理を実行しても構わない。
本発明の一実施形態は、電子装置用のＴＦＴ基板の製造方法に関する。上記製造方法では、ソーダ石灰ガラス基板が提供される。上記製造方法では、実質的にそのガラス基板の主面全体に直接又は間接的に、酸化物半導体層が、低温又は室温でスパッタリングにより成膜される。上記製造方法では、その酸化物半導体層の少なくとも複数部分の上から、実質的にガラス基板の主面全面にゲート絶縁体層が成膜される。上記製造方法では、そのゲート絶縁体層の少なくとも部分上に直接又は間接的に、ゲート金属層が成膜される。上記製造方法では、ゲート金属層成膜前に、酸化物半導体層がパターニングされる。上記製造方法では、酸化物半導体層の部分の導電性が向上する。上記製造方法では、実質基板全体にパッシベーション層が成膜される。上記製造方法では、パッシベーション層はソースとドレインのコンタクトホールの境界を定めるためにパターニングされる。上記製造方法では、ソースとドレインの接続層が成膜される。発明の一実施形態では、酸化物半導体層のパターニングは、ゲート絶縁体層の成膜前に実行される。発明の一実施形態では、酸化物半導体層とゲート絶縁体層は、一緒に、又は同時に、又は実質的に同時に（例えば、同じ工程で）パターニングされる。
電子ディスプレイ装置の製造方法には、この方法、又はこの方法に由来する別の方法によるＴＦＴ基板を製造することが含まれてもよい。例えば、ＬＣＤの場合、カラーフィルタ基板を提供し、カラーフィルタ基板とＴＦＴ基板の間に液晶材料の層を成膜することができる。
本発明の一実施形態は、ＴＦＴ基板を含む電子装置に関する。上記電子装置では、ＴＦＴ基板は（例えば、本発明の異なる実施形態では使用することができるホウケイ酸ガラスとは対照的に）ソーダ石灰ガラス基板を含む。上記電子装置では、ソーダ石灰ガラス基板上に直接又は間接的に、シリコン含有バリア層が、低温又は室温でスパッタリングにより成膜される（例えば、ガラス基板から基板上の１つ又は複数の薄膜、及び／又はその他層へのナトリウムの移動を減少させ、時には完全に取り除くため）。上記電子装置では、バリア層上に直接又は間接的に、ＩＧＺＯ、アモルファス又は多結晶の酸化亜鉛（ＺｎＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、又は酸化インジウム亜鉛（ＩｎＺｎＯ）を含む酸化物半導体層が、低温又は室温でスパッタリングにより成膜される。上記電子装置では、酸化物半導体層上に直接又は間接的に、ゲート絶縁体層が、低温又は室温でスパッタリングにより成膜される。上記電子装置では、ゲート絶縁体層上に直接又は間接的に、ゲート金属層が、低温又は室温でスパッタリングにより成膜される。上記電子装置では、ゲート絶縁体層とゲート金属層の１つ又は複数の部分が、その下にある酸化物半導体層を露出させるために除去される。上記電子装置では、酸化物半導体層の１つ又は複数の部分が少なくとも1つの島状構造を作るために除去され、その少なくとも1つの島状構造はその導電性向上のためプラズマ処理される。上記電子装置では、パッシベーション層が、バリア層、少なくとも1つの島状構造、及びゲート絶縁体層の上に成膜され、そのパッシベーション層はソースのコンタクトホール及びドレインのコンタクトホールを形成するためパターニングされる。上記電子装置では、パッシベーション層の少なくとも１つの部分上において、ソースのコンタクトホール及びドレインのコンタクトホールの中に、ソースとドレインの配線が成膜される。
本出願に記載された特徴、態様、長所、例示的実施形態は、更なる実施形態を実現するために組み合わせることができる。
これら及びその他の特徴及び長所は、図面とともに、発明の代表的な例示的実施形態の以下の詳細な記載を参照することにより、より良く、より完全に理解されるであろう。
典型的なＬＣＤ装置の断面図である。 発明の一実施形態による、トップゲート型酸化物ＴＦＴ用の例示的フロントエンドプロセスを示す被覆物である。 本発明の一実施形態による自己整合トップゲート型ＴＦＴの組み立てに、図２の例示的積層をどのように使用することができるかを示す図である。 本発明の一実施形態による自己整合トップゲート型ＴＦＴの組み立てに、図２の例示的積層をどのように使用することができるかを示す図である。 本発明の一実施形態による自己整合トップゲート型ＴＦＴの組み立てに、図２の例示的積層をどのように使用することができるかを示す図である。 本発明の一実施形態による自己整合トップゲート型ＴＦＴの組み立てに、図２の例示的積層をどのように使用することができるかを示す図である。 本発明の一実施形態によるＴＦＴアレイを含む電子装置の製造の例示的製造工程を示すフローチャートである。
発明の一実施形態は、フラットパネルディスプレイ及びその他向けのガラス基板上の複合酸化物ベースの薄膜トランジスタ（ＴＦＴ）に関する。発明の一実施形態では、バリア層、半導体層、ゲート絶縁体層、及び任意でゲート金属層を、連続的にブランケット層として、例えば、ＴＦＴ基板用のパターニング処理前に低温又は室温のスパッタリングにより成膜することができる。したがってＴＦＴアレイ用のこれらの層は、大面積インラインコーターで費用効率よく成膜することもできる。ガラス上に成膜された積層がガラス基板に付加価値を与え、本出願に記載の例示的工程フローは、ＬＣＤ製造業者のような顧客が、半導体やゲート絶縁体の成膜用ＰＥＣＶＤ装置の投資、運用、維持を行う必要性を減らし、時にはまったく無くすこともありうる。
上述のように、ＬＣＤテレビ、モニター、ノートブックディスプレイ等向けのアモルファスシリコンＴＦＴアレイのいくつかは、最初にゲート金属の成膜とパターニングを行い、その後連続的にゲート絶縁体、アモルファスシリコン層、ソース／ドレイン金属、パッシベーション層、画素電極を成膜してパターニングを行うことにより組み立てられる。製造工程には、導電体のための３回のＰＶＤ（典型的にはスパッタリング）工程、ゲート絶縁体、半導体、パッシベーション層のための高温での数回のＰＥＣＶＤ工程が必要とされる。成膜後、各層はフォトリソグラフィでパターニングされ、最初の層（アモルファスシリコンＴＦＴバックプレーン用のゲート金属）だけがパターン無しで基板に成膜される。
発明の一実施形態の高性能ＴＦＴは、アモルファス又は多結晶の酸化物半導体を使用して製造可能である。そのような材料には、例えば、酸化インジウム・ガリウム・亜鉛酸化物（ＩＧＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、及び／又はその他が含まれる。これらワイドギャップ半導体材料は、例えば、ソーダ石灰又はホウケイ酸ガラス上に、低温又は室温で、直流又は高周波スパッタリングにより成膜することができる。発明の一実施形態では、ゲート絶縁体やゲート金属もまたスパッタリングにより成膜することができる。トップゲートとボトムゲート型酸化物ＴＦＴは優れた性能を持つことになる。下表は代表的アモルファスシリコン、低温多結晶シリコン（ＬＴＰＳ）、ＩＧＺＯのＴＦＴを比較したものである。
Figure 2013545273
上記の表からわかるように、ＩＧＺＯベースのＴＦＴは、現在ＬＣＤノートブック、モニター、テレビで使用されているアモルファスシリコンＴＦＴよりも優れた性能を備えている。ＩＧＺＯ ＴＦＴの性能は、低温多結晶シリコンＴＦＴと同様のものであるが、製造コストがより低く、複合酸化物ＴＦＴ工程は第１０世代サイズ（２．８ｍ×３ｍ）まで、又はそれを超えるサイズまで（例えば、特大サイズのガラスが用いられる第１１世代まで）拡張可能である。酸化物ＴＦＴもまた有利なことに、例えば、酸化物ＴＦＴのより高い移動度と拡張可能な製造方法の結果として、高いリフレッシュレート（例えば、２４０Ｈｚ以上）、より低いコスト、より高い輝度を備えた大型ＬＣＤやその他フラットパネルデザインへの変更を容易にする。ＩＧＺＯは一般的には可視光に対しては透明であり、ゲート及びソース／ドレインに透明な導電体が用いられた場合、ＴＦＴ全体が概ね透明となる。酸化物ＴＦＴはまた大きな電流オン・オフ比（１０７超）を備えている。そのような要素は、例えば、他への応用が可能になるため、望ましい。
酸化物ＴＦＴは、Ｗ／Ｌ比を大きくする必要性無しに、高いドレイン電流レベルでの伝導が可能であるため、高解像度ディスプレイやイメージャー用に使用するができる。低いＴＦＴオフ電流は、大きなグレースケールのディスプレイの実現可能性を高める。更には、アモルファスＩＧＺＯ ＴＦＴは、低い閾値電圧を備え（０．２∨未満）、そのため作動中電力消費を低く抑えることが可能となる。急激なサブスレショルドスイング（１７５ｍＶ／ｄｅｃ）は、作動オンとオフ状態間でのトランジスタの高速切り替えを可能にしている。したがって、酸化物ベースのＴＦＴを含む装置は（例えば、アモルファスＩＧＺＯ ＴＦＴのような）、次世代の高解像度ＡＭ−ＯＬＥＤ、ＡＭ−ＬＣＤ、イメージャー、及び／又はその他に適切であるといえよう。
図２は、発明の一実施形態による、トップゲート型酸化物ＴＦＴ向けの例示的フロントエンドプロセスを示す被覆物である。基板２０上には、任意のバリア層２２を成膜してもよい。基板は、例えば、厚さ約０．３から１．１ｍｍまでの範囲の、ソーダ石灰基板、又はホウケイ酸基板のようなガラス基板でよい。任意のバリア層２２はスパッタリングにより成膜され、例えば、窒化シリコン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）、酸化シリコン（ＳｉＯｘ）等のような、シリコン含有層でよい。発明の一実施形態では、任意のバリア層２２は、例えば、優れたナトリウム妨害能力を維持しつつスパッタリング工程を容易にするため、少量のアルミニウムやホウ素を含有してもよい。例えば、ＩＧＺＯ、酸化亜鉛（アモルファス、又は多結晶）、酸化亜鉛スズ、酸化インジウム亜鉛、及び／又はその他を含む酸化物半導体層２４は、例えば、再びスパッタリングにより成膜することができる。発明の一実施形態では、酸化物半導体は、直接ガラス上に、又は直接任意のバリア層上に、又は直接ガラス基板の１つ又は複数の層上に成膜することができる。発明の一実施形態では、ＩＧＺＯは、適切なターゲットから低温又は室温で直流スパッタリングにより成膜することができる。セラミックターゲットを含む適切な例示的ターゲットには、インジウム、ガリウム、亜鉛が、互いに等しいか、又は互いに実質等しいパーセンテージで（例えば、それぞれ３３％で）含まれる。
その後、酸化物半導体層２４上に、ゲート絶縁体層２６を成膜することができる。上述のように、ゲート絶縁体層２６は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）のようなものを含むシリコン含有層か、あるいは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）のようなアルミニウム含有層であっても、これら材料の適切な組み合わせであってもよい。ゲート金属層２８は、ゲート絶縁体層２６上に成膜することができる（例えば、スパッタリングによる成膜）。
発明の一実施形態では、図２に示す層は、例えば、基板を移動させるコンベヤーを備えた大面積連続コーターで、真空状態を維持したまま、連続的に一列でスパッタリングすることができる。
図２の積層は、例えば、図３Ａ〜３Ｄの連続する工程による、自己整合トップゲート型ＴＦＴの製造に用いることもできる。本発明の一実施形態では、トップゲート型酸化物ＴＦＴは、自己整合ソース／ドレイン領域を備えてもよい。
図３Ａで示すように、ゲート金属とゲート絶縁体はパターニングされる。これは、例えば、基板の部分に対してフォトレジスト３０を塗布し、その後フォトリソグラフィとドライエッチング、又はウェットエッチング（例えば、金属用に）とドライエッチング（例えば、ゲート絶縁体用に）の組み合わせを用いて、達成することができる。エッチングは、ゲート絶縁体２６’とゲート金属２８’を符号で示すようにパターニングするため、酸化物半導体層２４で止めてもよい。
ゲート領域外の酸化物半導体は、例えば、図３Ｂで示すように、アルゴン及び／又は水素プラズマ処理に曝露することができる。この工程は（フォトレジスト３０でマスクされていない）露出領域を、自己整合ソース又はドレインとしての使用に適切な導電層２４"に変える。半導体層２４’のマスクされた領域は、プラズマ処理に曝露されず、したがって半導体のままである。本発明の異なる実施形態では、フォトレジスト３０は、プラズマ処理の結果として除去され、又はプラズマ処理後除去されてもよい。
酸化物半導体２４"は個々のＴＦＴごと島状構造にパターニングされてもよい。パッシベーション層３２は成膜された後パターニングされてもよい。パッシベーション層３２の成膜は、例えば、ＰＥＣＶＤにより実行可能であり、パッシベーション層は、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯ２）、及び／又はその他のような、シリコン含有層であってもよい。パッシベーション層３２のパターニングでは、例えば、ソースやドレイン、ゲート領域それぞれ用のコンタクトホール３４，３６をＴＦＴに開けることができる。パッシベーション層３２の成膜は図３Ｃに示すものであり、この図からわかるように、パッシベーション層３２は、任意のバリア層２２，導電層２４"、パターニング済ゲート２８’の上に成膜することができる。パッシベーション層３２は、本発明の異なる実施形態では、これらの層及び／又は他の層と直接又は間接的に接触していてもよい。
その後ソース金属及びドレイン金属は、図３Ｄに示すように成膜、パターニングされる。ソース金属及びドレイン金属はコンタクトホールを通してソース及びドレインと接触し、ソースコンタクト電極３８及びドレインコンタクト電極４０を形成する。移動度、閾値、オフ電流、及び／又はその他の面で、ＴＦＴの性能を改善するためには、約２００℃から約３００℃までのポストベーク処理が望ましいといえよう。
発明の一実施形態では、ゲート金属は最初の成膜工程順序で成膜される必要はない。発明の一実施形態では、むしろ、ゲート金属はプロセスにおける後期に成膜、パターニングしてもよい。もちろん、発明の異なる例示的実施形態との関連で、他の工程順序とＴＦＴデザインを使用することもできる。しかし、これらデザインの少なくともいくつかのものは、例えば、拡張可能な工程でのスパッタリングによる、酸化物半導体のブランケット層から始めることができる。
本発明の一実施形態では、低温又は室温のスパッタリングは、上述の層、及び／又はその他の層のいくつか又は全てを成膜するために使用することができる。例えば、低温又は室温のスパッタリングは、下記層を基板から離れる順で下記に例示する厚さで成膜するのに使用することができる。
Figure 2013545273
発明の一実施形態のＴＦＴ性能は、以下値を満たすか、超過してもよい。
移動度： ＞５ｃｍ２／Ｖｓｅｃ
閾値電圧： ０から５∨
サブスレショルドスロープ： ＜０．５∨／ｄｅｃａｄｅ
オフ電流： ＜０．１ｐＡ／μｍ＠∨ｄｓ＝１∨
安定度： アモルファスシリコンＴＦＴよりも優れる
図４は、発明の一実施形態によるＴＦＴアレイを含む電子装置の製造に関わる、例示的工程を示すフローチャートである。ステップＳ４１では、ガラス基板上に、任意のバリア層が、例えば、低温又は室温のスパッタリングによりブランケット成膜される。ステップＳ４３では、ガラス基板上に直接又は間接的に、酸化物半導体材料が（例えば、ＩＧＺＯ、アモルファス又は多結晶の酸化亜鉛、酸化亜鉛スズ、酸化インジウム亜鉛、及び／又はその他）、例えば、低温又は室温スパッタリングによりブラケット成膜される。ステップＳ４５では、酸化物半導体上に直接又は間接的に、ゲート絶縁体が、例えば、低温又は室温のスパッタリングによりブラケット成膜される。ステップＳ４７では、ゲート絶縁体上に直接又は間接的に、ゲート金属が、例えば、低温又は室温のスパッタリングによりブラケット成膜される。
ステップＳ４９では島状構造がブランケット層にパターニングされる。ステップＳ５１ではゲートもまたパターニングされる。ステップＳ５３ではソース用の導電層とドレイン用の導電層を形成するため、露出済みの酸化物半導体がプラズマ処理される（例えば、水素、又はアルゴン、又はその他適切なプラズマによって）。ステップＳ５５ではパッシベーション層が成膜され、ステップＳ５７でパターニングされる。ステップＳ５９ではソース金属及びドレイン金属（発明の一実施形態では、ＩＴＯでもよい）が成膜される。ステップＳ６１ではソース及びドレインの画素パターニングが実行される。
図４に示す例示的工程フローは自己整合ソース／ドレインを備えるトップゲートについてのものである。ゲートドレインとゲートソースの静電容量の小ささ（ゲート−ドレイン間静電容量（Ｃｇｄ）とゲート−ソース間静電容量（Ｃｇｓ）の小ささ）のおかげでクロストークとフリッカが少なく抑えられている。短チャネル効果は、チャネル長Ｌ＝２μｍまで下げても検出されていない。これら態様のおかげでより大きなサイズで、且つ／又はより速いフレームレートのディスプレイの製造が可能となっている。ブランケットＩＧＺＯ、ゲート絶縁体、及び／又はその他成膜は、製造の容易さ及び拡張性の点で有利である。
発明の一実施形態では、全ての、又は実質全てのＴＦＴ製造工程は、アニール処理後の活性化処理まで、例えば、約２５０℃以下、より好ましくは約２００℃以下、更により好ましくは１５０℃以下の低温で実行することができる。更にはアニール処理後の処理まで比較的低温下で（例えば、２００〜２５０℃）実行可能であり、そのことがより広範囲の基板を使用可能としている。ソーダ石灰ガラスが使用される場合、発明の一実施形態では、例えば、ＴＦＴ完成後に約２００〜２５０℃で実行される全体のアニール処理後の処理により、ＴＦＴ製造工程前に、例えば、ガラス基板の圧縮を不要にすることができる。発明の一実施形態では基板を研磨可能である。
発明の一実施形態はトップゲート型ＴＦＴを備えたものとして記載されてきたが、発明の他の一実施形態はボトムゲート型ＴＦＴを備えたものでもよい。そのような例示的ボトムゲート型ＴＦＴの構造は、例えば、ゲート−ソース及びゲート−ドレインのオーバーラップの点からスタガ型であってもよい。そのような配置のゲートは、そのような場合、酸化物半導体の成膜前にパターニングすることができる。ボトムゲート型ＴＦＴの実施形態では、酸化物半導体材料はやや薄いものとなりうる。例えば、ＩＧＺＯがボトムゲート型ＴＦＴの実施形態で使用される場合、発明の一実施形態では、厚さは好ましくは１５〜２５ｎｍ、より好ましくは１７〜２３ｎｍ、時には約２０ｎｍである。ゲート絶縁体材料は、ＰＥＣＶＤで成膜される窒化シリコン（ＳｉＮｘ）、又は他の適切なシリコン含有材料、又は別の材料でもよい。パッシベーション層には、ＰＥＣＶＤで成膜された任意の酸化シリコン（ＳｉＯｘ）／窒化シリコン（ＳｉＮｘ）エッチストッパー又はその他、高周波スパッタリングされた酸化シリコン（ＳｉＯｘ）、直流スパッタリングされた酸化アルミニウム（ＡｌＯｘ）、又はその他適切な材料が使われてもよい。ボトムゲートＣｇs及びボトムゲートＣｇｄは、（例えば、ゲート−ソースとゲート−ドレインのオーバーラップのため）トップゲート型酸化物ＴＦＴよりも大きくなってもよい。トップゲートとボトムゲートの両実施形態で、（例えば、移動度の面で）性能は優れたものとなることは評価されよう。実際、異なる例示的事例において、これら２つの可能性のあるデザイン間で性能は同等のものとなりうる。
発明の一実施形態は、（テレビ、モニター、業務用ディスプレイ、携帯電話、ゲーム機等のような）ＬＣＤ装置向けのＴＦＴに関わるものとして記載されてきたが、発明の他の例示的実施形態には、他のタイプの電子装置、製品、及び／又は中間組立品が含まれてもよい。例えば、発明の一実施形態は、３Ｄ ＬＣＤに適したものであってもよい。実際、ＩＧＺＯ ＴＦＴは、アモルファスシリコンＴＦＴよりも約２０倍高い移動度を備え、そのことはＩＧＺＯ ＴＦＴを３Ｄテレビ向けの応用により適したものにしている。別の例示的製品には、ＡＭＯＬＥＤテレビが含まれてもよい。ＩＧＺＯ ＴＦＴの安定性は、ＡＭＯＬＥＤ画素（例えば、２Ｄや３Ｄテレビ向けの）での駆動用ＴＦＴとして適切なものとなる程度まで改善してきている。発明の異なる実施形態では、他の応用も可能である。
発明の一実施形態には、低温又は室温のスパッタリングが含まれると記載されてきた。しかしながら、「低温又は室温」が必ずしも室温又は室温に近い温度を意味するものではないことは理解されるであろう。むしろ、低温又は室温には、約２５０℃未満、より好ましくは約２００℃未満、更により好ましくは約１５０℃未満の温度が含まれることが、当分野の技術者には認識されるであろう。一例示的事例における低温又は室温のスパッタリングはまた、たとえスパッタリングにある量の熱が付随するということはあっても、スパッタリング工程中、（例えば、ヒーター又はその他の存在又は作動によって）意図的に熱が追加で加えられることのないスパッタリング工程として考えることもできる。
本出願で使用されているように、「の上に（ｏｎ）」「によって支持されて（ｓｕｐｐｏｒｔｅｄ ｂｙ）」及びその他同種類の用語は、明白に述べられていない限りは、２つの素子は互いに直接的に隣接していることを意味すると解釈されるべきではない。言い換えれば、たとえ間に１つ又は複数の層があるとしても、第一層は第二層「の上に」ある、又は第二層「によって支持されて」いるということができる。
本発明は現在最も実用的で好ましい実施形態とみなされるものと関連付けて記載されているものの、本発明は開示された実施形態にのみ限定されるものではなく、逆に添付の請求項の趣旨及び範囲内で含まれる様々な変更及び同等とみなされる配置をも含むことが意図されていると理解されるべきである。

Claims (23)

  1. 電子装置向けのＴＦＴ基板の製造方法において、
    ガラス基板を提供し、
    前記ガラス基板上に直接又は間接的に、酸化物半導体層を低温又は室温でスパッタリングによって成膜し、
    前記酸化物半導体ブランケット層上に直接又は間接的に、ゲート絶縁体ブランケット層を成膜し、
    前記ゲート絶縁体ブランケット層上に直接又は間接的に、ゲート金属ブランケット層を成膜し、
    前記ゲート金属ブランケット層上の１つ又は複数の部分にマスクを使用し、１つ又は複数の対応するマスク領域と１つ又は複数の対応する非マスク領域との境界を定め、
    前記１つ又は複数の非マスク領域において、又はその領域に隣接する領域において、前記ゲート金属ブランケット層の部分と前記ゲート絶縁体ブランケット層の部分とを除去し、
    前記１つ又は複数の非マスク領域の、又はその領域に隣接する領域の前記酸化物半導体層の導電性を向上させ、
    実質的に前記基板全体を覆うパッシベーション層を成膜し、
    前記パッシベーション層をパターニングし、ソース及びドレインのコンタクトホールの境界を定め、
    ソース及びドレインの接続層を成膜する、
    ことを含むＴＦＴ基板の製造方法。
  2. 前記酸化物半導体材料が酸化インジウム・ガリウム・亜鉛酸化物（ＩＧＺＯ）を含む、
    請求項１に記載のＴＦＴ基板の製造方法。
  3. 前記ガラス基板がソーダ石灰基板である、
    請求項２に記載の方法。
  4. 更に、前記ガラス基板上に直接接触するようにシリコン含有バリア層を成膜することを含む、
    請求項３に記載のＴＦＴ基板の製造方法。
  5. 前記マスクがフォトレジストである、
    請求項２に記載のＴＦＴ基板の製造方法。
  6. 前記半導体層の導電性向上がプラズマ処理により達成される、
    請求項２に記載のＴＦＴ基板の製造方法。
  7. 前記プラズマ処理が水素又はアルゴンプラズマ処理である、
    請求項６に記載のＴＦＴ基板の製造方法。
  8. 更に、ソース及びドレインの接続のための成膜に続いて、前記基板とその上に形成される層のアニール処理を含む、
    請求項２に記載のＴＦＴ基板の製造方法。
  9. 前記アニール処理が約２５０℃以下の温度で実行される、
    請求項８に記載のＴＦＴ基板の製造方法。
  10. 工程温度が前記アニール処理前に１５０℃を超えない、
    請求項９に記載のＴＦＴ基板の製造方法。
  11. 電子ディスプレイ装置の製造方法において、
    請求項１に記載のＴＦＴ基板製造方法を含む、
    電子ディスプレイ装置の製造方法。
  12. 更に、
    カラーフィルタ基板を提供し、
    前記カラーフィルタ基板と前記ＴＦＴ基板の間に液晶材料層を成膜することを含む、
    請求項１１に記載の電子ディスプレイ装置の製造方法。
  13. 電子装置向けのＴＦＴ基板製造で使用される被覆物の製造方法において、
    ガラス基板を提供し、
    前記ガラス基板上に直接又は間接的に、酸化物半導体層を低温又は室温でスパッタリングにより成膜し、
    前記酸化物半導体ブランケット層上に直接又は間接的に、ゲート絶縁体ブランケット層を成膜し、
    前記ゲート絶縁体ブランケット層上に直接又は間接的に、ゲート金属ブランケット層を成膜する、
    ことを含み、
    マスクが、前記ゲート金属ブランケット層上の１つ又は複数の部分に使用され、１つ又は複数の対応するマスク領域と１つ又は複数の対応する非マスク領域の境界を定め、
    前記ゲート金属ブランケット層の部分と前記ゲート絶縁体ブランケット層の部分が、前記１つ又は複数の非マスク領域において、又はその領域に隣接する領域において、除去され、
    前記酸化物半導体層の導電性が、前記１つ又は複数の非マスク領域において、又はその領域に隣接する領域において向上させられ、
    パッシベーション層が、実質前記基板全体を覆うように成膜され、
    前記パッシベーション層が、パターニングされ、ソース及びドレインのコンタクトホールの境界を定め、
    ソース及びドレインの接続層が成膜される、
    被覆物の製造方法。
  14. 前記酸化物半導体材料が酸化インジウム・ガリウム・亜鉛酸化物（ＩＧＺＯ）である、
    請求項１３に記載の被覆物の製造方法。
  15. 前記ガラス基板がソーダ石灰基板である、
    請求項１３又は１４に記載の被覆物の製造方法。
  16. 更に、前記ガラス基板上に直接接触するようにシリコン含有バリア層を成膜することを含む、
    請求項１５に記載の被覆物の製造方法。
  17. 前記半導体層の導電性を水素又はアルゴンプラズマ処理により向上させる、
    請求項１３に記載の被覆物の製造方法。
  18. 前記基板とその上に形成された層が、前記ソースとドレインの接続成膜に続いて約２５０℃以下の温度でアニール処理される、
    請求項１３に記載の被覆物の製造方法。
  19. 工程温度が前記アニール処理前に１５０℃を超えない、
    請求項１８に記載の被覆物の製造方法。
  20. 電子装置用のＴＦＴ基板の製造方法において、
    ソーダ石灰ガラス基板を提供し、
    実質的に前記ガラス基板の主面全体上に直接又は間接的に、酸化物半導体層を低温又は室温でスパッタリングにより成膜し、
    前記酸化物半導体層の少なくとも複数部分の上から、実質的にガラス基板の主面全面にゲート絶縁体層を成膜し、
    前記ゲート絶縁体層の少なくとも複数の部分上に直接又は間接的に、ゲート金属層を成膜し、
    前記ゲート金属層の成膜前に前記酸化物半導体層をパターニングし、
    前記酸化物半導体層の複数の部分の導電性を向上させ、
    実質的に前記基板全体上にパッシベーション層を成膜し、
    前記パッシベーション層をパターニングし、ソース及びドレインのコンタクトホールの境界を定め、
    ソース及びドレインの接続層を成膜する、
    ことを含むＴＦＴ基板の製造方法。
  21. 前記酸化物半導体層のパターニングが前記ゲート絶縁体層の成膜前に実行される、
    請求項２０に記載のＴＦＴ基板の製造方法。
  22. 前記酸化物半導体層と前記ゲート絶縁体層とが一緒にパターニングされる、
    請求項２０に記載のＴＦＴ基板の製造方法。
  23. ＴＦＴ基板を含む電子装置において、
    ソーダ石灰ガラス基板と、
    前記ソーダ石灰ガラス基板上に直接又は間接的に、低温又は室温でスパッタリングにより成膜されたシリコン含有バリア層と、
    前記バリア層上に直接又は間接的に、低温又は室温でスパッタリングにより成膜された、ＩＧＺＯ、アモルファス又は多結晶の酸化亜鉛（ＺｎＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、又は酸化インジウム亜鉛（ＩｎＺｎＯ）を含む酸化物半導体層と、
    前記酸化物半導体層上に直接又は間接的に、低温又は室温でスパッタリングにより成膜されたゲート絶縁体層と、
    前記ゲート絶縁体層上に直接又は間接的に、低温又は室温でスパッタリングにより成膜されたゲート金属層と、
    を含み、
    前記ゲート絶縁体層と前記ゲート金属層の１つ又は複数部分が、その下にある前記酸化物半導体層を露出させるため除去され、
    前記酸化物半導体層の１つ又は複数部分が、少なくとも１つの島状構造を形成するために除去され、前記の少なくとも１つの島状構造がその導電性向上のためプラズマ処理され、
    パッシベーション層が、前記バリア層、前記の少なくとも１つの島状構造、及び前記ゲート絶縁体層の上に成膜され、前記パッシベーション層が、ソースのコンタクトホール及びドレインのコンタクトホールを形成するためにパターニングされ、
    前記パッシベーション層の少なくとも１つの部分上において、ソースのコンタクト及びドレインのコンタクトホールの中に、ソースとドレインの配線が成膜されている、
    電子装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211410A (ja) * 2012-03-30 2013-10-10 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2019165230A (ja) * 2014-02-05 2019-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103843145B (zh) 2011-09-29 2017-03-29 株式会社半导体能源研究所 半导体装置
DE112012007290B3 (de) 2011-10-14 2017-06-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8658444B2 (en) 2012-05-16 2014-02-25 International Business Machines Corporation Semiconductor active matrix on buried insulator
RU2639605C2 (ru) 2012-06-29 2017-12-21 Люмиледс Холдинг Б.В. Светоизлучающий полупроводниковый прибор на основе элементов ii-vi групп
CN102854684B (zh) * 2012-09-26 2015-02-04 南京中电熊猫液晶显示科技有限公司 一种金属氧化物边缘场开关型液晶显示面板及其制造方法
CN102854687B (zh) * 2012-09-26 2014-12-17 南京中电熊猫液晶显示科技有限公司 一种金属氧化物边缘场开关型液晶显示面板及其制造方法
KR102001057B1 (ko) 2012-10-31 2019-07-18 엘지디스플레이 주식회사 어레이 기판의 제조방법
WO2014078800A1 (en) * 2012-11-16 2014-05-22 Dmitri Litvinov System and method for selectively removing atoms
KR102079715B1 (ko) 2013-02-13 2020-02-20 삼성전자주식회사 박막 및 그 형성방법과 박막을 포함하는 반도체소자 및 그 제조방법
CN103219391B (zh) * 2013-04-07 2016-03-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
US9356156B2 (en) * 2013-05-24 2016-05-31 Cbrite Inc. Stable high mobility MOTFT and fabrication at low temperature
KR102044667B1 (ko) * 2013-05-28 2019-11-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법
TWI566413B (zh) * 2013-09-09 2017-01-11 元太科技工業股份有限公司 薄膜電晶體
WO2015060318A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2016001712A (ja) 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20150179446A1 (en) * 2013-12-20 2015-06-25 Lg Display Co., Ltd. Methods for Forming Crystalline IGZO Through Processing Condition Optimization
CN103715267A (zh) * 2013-12-30 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、tft阵列基板及其制造方法和显示装置
US9443876B2 (en) * 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
CN104157609B (zh) * 2014-08-20 2017-11-10 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
KR102281848B1 (ko) 2015-01-26 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터 제조 방법과 박막 트랜지스터
KR20160108630A (ko) 2015-03-04 2016-09-20 연세대학교 산학협력단 전기 에너지를 이용한 박막 활성화 방법, 박막 트랜지스터 제조 방법 및 기판 처리 장치
US9793252B2 (en) 2015-03-30 2017-10-17 Emagin Corporation Method of integrating inorganic light emitting diode with oxide thin film transistor for display applications
US10438841B2 (en) 2015-10-13 2019-10-08 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
EP3368944B1 (en) * 2015-10-29 2020-12-16 Boe Technology Group Co. Ltd. Array substrate and fabricating method thereof, display panel, and display apparatus
KR102448033B1 (ko) * 2015-12-21 2022-09-28 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치
CN105529366A (zh) * 2016-02-05 2016-04-27 深圳市华星光电技术有限公司 金属氧化物薄膜晶体管及其制造方法
CN106098786A (zh) * 2016-06-13 2016-11-09 武汉华星光电技术有限公司 双栅电极氧化物薄膜晶体管及其制备方法
CN106098560B (zh) * 2016-06-22 2019-03-12 深圳市华星光电技术有限公司 顶栅型薄膜晶体管的制作方法
CN109564892B (zh) 2016-07-07 2023-05-12 非结晶公司 非晶态金属热电子晶体管
CN107706242B (zh) 2016-08-09 2021-03-12 元太科技工业股份有限公司 晶体管及其制造方法
CN106128941A (zh) * 2016-09-14 2016-11-16 齐鲁工业大学 一种低温制备铟镓锌氧透明半导体薄膜的液相方法
CN107425077B (zh) * 2017-05-17 2020-03-06 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示装置
CN107689345B (zh) * 2017-10-09 2020-04-28 深圳市华星光电半导体显示技术有限公司 Tft基板及其制作方法与oled面板及其制作方法
KR20200130466A (ko) * 2018-03-30 2020-11-18 아모르픽스, 인크 비정질 금속 박막 트랜지스터
CN109037076A (zh) * 2018-08-16 2018-12-18 北京大学深圳研究生院 金属氧化物薄膜晶体管制备的方法
KR102669149B1 (ko) 2019-01-10 2024-05-24 삼성전자주식회사 반도체 장치
US11398551B2 (en) * 2019-05-07 2022-07-26 United States Of America As Represented By The Secretary Of The Air Force Self-aligned gate and drift design for high-critical field strength semiconductor power transistors with ion implantation
KR20200145870A (ko) 2019-06-10 2020-12-31 삼성전자주식회사 반도체 장치
WO2021070366A1 (ja) * 2019-10-11 2021-04-15 株式会社ソシオネクスト 半導体装置
KR20210086813A (ko) 2019-12-30 2021-07-09 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 표시 장치
CN111710609A (zh) * 2020-06-24 2020-09-25 中国科学院微电子研究所 铟镓锌氧薄膜晶体管的掺杂方法
CN112002711A (zh) * 2020-08-14 2020-11-27 Tcl华星光电技术有限公司 阵列基板及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224219A (ja) * 1993-01-25 1994-08-12 Fujitsu Ltd 薄膜トランジスタの製造方法
JP2004214612A (ja) * 2002-12-28 2004-07-29 Lg Philips Lcd Co Ltd 薄膜トランジスタアレイ基板及びその製造方法
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2008311616A (ja) * 2007-06-14 2008-12-25 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69332575T2 (de) 1992-09-18 2003-11-20 Hitachi, Ltd. Flüssigkristall-Anzeigevorrichtung
US5866919A (en) 1996-04-16 1999-02-02 Lg Electronics, Inc. TFT array having planarized light shielding element
EP0829748A3 (en) 1996-09-13 1999-12-15 Sony Corporation Reflective guest-host liquid-crystal display device
JPH10142633A (ja) 1996-11-15 1998-05-29 Mitsubishi Electric Corp 薄膜トランジスタ集積装置およびその製造方法並びに液晶表示装置
JP4201862B2 (ja) * 1997-02-27 2008-12-24 シャープ株式会社 液晶表示装置
US6858484B2 (en) * 2000-02-04 2005-02-22 Hitachi, Ltd. Method of fabricating semiconductor integrated circuit device
KR100313949B1 (ko) 1998-11-11 2002-09-17 엘지.필립스 엘시디 주식회사 멀티도메인액정표시소자
US6362028B1 (en) 1999-08-19 2002-03-26 Industrial Technology Research Institute Method for fabricating TFT array and devices formed
JP4388648B2 (ja) * 1999-10-29 2009-12-24 シャープ株式会社 薄膜トランジスタ、液晶表示装置、およびその製造方法
JP4582877B2 (ja) 2000-08-09 2010-11-17 三菱電機株式会社 Ｔｆｔアレイの製造方法
TW523931B (en) * 2001-02-20 2003-03-11 Hitachi Ltd Thin film transistor and method of manufacturing the same
TW588179B (en) 2001-07-25 2004-05-21 Hannstar Display Corp Substrate structure for thin film transistor array
JP4182467B2 (ja) * 2001-12-27 2008-11-19 セイコーエプソン株式会社 回路基板、電気光学装置及び電子機器
JP4382375B2 (ja) * 2003-03-13 2009-12-09 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法
KR101055188B1 (ko) 2003-12-23 2011-08-08 엘지디스플레이 주식회사 Ｃｍｏｓ - ｔｆｔ 어레이 기판 및 그 제조방법
KR100599770B1 (ko) 2004-05-25 2006-07-13 삼성에스디아이 주식회사 액정 표시 장치 및 이의 구동방법.
KR100776362B1 (ko) * 2004-12-03 2007-11-15 네오폴리((주)) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법
TWI316142B (en) 2005-01-27 2009-10-21 Hannstar Display Corp Liquid crystal display panel
KR101293567B1 (ko) * 2006-02-21 2013-08-06 삼성디스플레이 주식회사 표시장치의 제조방법
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
TWI334055B (en) 2007-03-06 2010-12-01 Au Optronics Corp Active matrix substrate of a liquid crystal display device
KR101376073B1 (ko) 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US20090200553A1 (en) * 2007-11-30 2009-08-13 Applied Materials, Inc High temperature thin film transistor on soda lime glass
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224219A (ja) * 1993-01-25 1994-08-12 Fujitsu Ltd 薄膜トランジスタの製造方法
JP2004214612A (ja) * 2002-12-28 2004-07-29 Lg Philips Lcd Co Ltd 薄膜トランジスタアレイ基板及びその製造方法
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2008311616A (ja) * 2007-06-14 2008-12-25 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211410A (ja) * 2012-03-30 2013-10-10 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9640639B2 (en) 2012-04-12 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2019165230A (ja) * 2014-02-05 2019-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10680116B2 (en) 2014-02-05 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including oxide semiconductor
US11011648B2 (en) 2014-02-05 2021-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11640996B2 (en) 2014-02-05 2023-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11942555B2 (en) 2014-02-05 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

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