JP2013207553A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体スイッチ素子を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a semiconductor switch element.
従来、MOSFET(Metal Oxide Semiconductor Filed Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等の半導体スイッチ素子を備えた半導体装置が、電力変換器などの様々な分野で用いられている。この種の半導体装置では、半導体スイッチ素子が設けられた通電路に静電気ノイズなどが印加されたり、L負荷などの影響によって、高電位側端子(例えば、ドレイン端子)と低電位側端子(例えば、ソース端子)との間に所定値以上の大きな電圧が印加されたりすると、素子破壊等の不具合を生じさせる虞があるため、何らかのサージ対策を講じることが望ましい。 Conventionally, semiconductor devices including semiconductor switch elements such as MOSFETs (Metal Oxide Semiconductor Filed Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have been used in various fields such as power converters. In this type of semiconductor device, a high-potential side terminal (for example, a drain terminal) and a low-potential side terminal (for example, a drain terminal) are applied due to the influence of electrostatic noise or the like on an energization path provided with a semiconductor switch element. If a large voltage of a predetermined value or more is applied between the source terminal and the source terminal, there is a risk of causing a malfunction such as element destruction. Therefore, it is desirable to take some surge countermeasures.
上記のような半導体装置におけるサージ対策としては、例えば、特許文献1に示すような技術が知られている。特許文献1には、高圧側もしくは低圧側端子に負荷が接続されるとともにゲート端子に駆動回路が接続されてなる絶縁ゲート型トランジスタをサージ電圧から保護するためのサージ保護回路が開示されている。この特許文献1の構成では、パワーMOSFET(52)のドレイン端子とゲート端子との間にツェナーダイオード群(55)が接続され、このツェナーダイオード群(55)は、ドレイン端子からのサージ電圧の印加によりブレークダウンするようになっている。また、ツェナーダイオード群(55)には、このツェナーダイオード群(55)とは逆向に逆流防止ダイオード(58)が直列接続されている。さらに、パワーMOSFET(52)のソース端子とゲート端子との間には、ブレークダウンする電圧が絶縁ゲート型トランジスタのゲート耐圧よりも低く、ツェナーダイオード群(55)のブレークダウン時のゲート電圧をクランプするツェナーダイオード群(56)が接続されている。この構成では、ドレイン端子側或いはソース端子側にサージ電圧が印加されたときにパワーMOSFET(52)をオンさせてサージ電流を流すように動作することになる。
As a surge countermeasure in the semiconductor device as described above, for example, a technique as shown in
しかしながら、上記特許文献1の構成では、ゲート端子とドレイン端子の間にツェナーダイオードを設け、更にゲート端子とソース端子の間にもツェナーダイオードを設ける必要がある。図15は、この従来構成の要部を簡略化して示すものであり、このような構成では、図16に示すように、ゲート端子側から見たときの合成容量は、MOSFET(図15では符号SWで図示)内部におけるゲートドレイン間及びゲートソース間の素子容量Ciss(図16では、MOSFET内のゲートドレイン間、ゲートソース間の寄生容量をそれぞれCgd、Cgsとして例示)に加え、ゲートドレイン間に接続されるダイオードDa及びツェナーダイオードZDaの直列合成容量Cdgd(図16では、ダイオードDaの寄生容量をCd、ツェナーダイオードZDaの寄生容量をCzd1として例示)と、ゲートソース間に接続されるツェナーダイオードZDbの直列合成容量Cdgs(図16では、ツェナーダイオードZDbの寄生容量をCzd2として例示)とが入力容量として並列に加わることになる。つまり、ゲート端子側から見て入力容量が全体として大きくなってしまうため、スイッチング速度の低下を招くという問題があった。
However, in the configuration of
また、近年では、スイッチング速度が速く、損失が小さいなどのメリットから、窒化ガリウム(GaN)系のスイッチ素子が開発されつつあるが、この窒化ガリウム系のスイッチ素子は、素子容量が従来のものより小さく、上述のような寄生容量の影響を大きく受けることが懸念される。このように寄生容量の影響が大きくなり入力容量全体が大きくなると、スイッチング速度が速いというこの種の素子の利点が生かせなくなってしまうため、この種の素子では、付加する保護素子に起因して入力容量が増大しないことが特に求められる。また、このような課題は、他の種類の半導体スイッチ素子でも求められることである。 In recent years, gallium nitride (GaN) switch elements are being developed because of their advantages such as high switching speed and low loss. There is a concern that it is small and greatly affected by the parasitic capacitance as described above. In this way, if the influence of the parasitic capacitance increases and the overall input capacitance increases, the advantage of this type of device that the switching speed is fast cannot be utilized. It is particularly required that the capacity does not increase. Such a problem is also required for other types of semiconductor switch elements.
本発明は、上述した課題を解決するためになされたものであり、半導体スイッチ素子を備えた半導体装置において、半導体スイッチ素子をサージ電圧から効果的に保護し得る構成を、スイッチング速度の低下を抑えつつ実現することを目的とする。 The present invention has been made to solve the above-described problems. In a semiconductor device including a semiconductor switch element, a configuration capable of effectively protecting the semiconductor switch element from a surge voltage is suppressed, and a decrease in switching speed is suppressed. It aims at realizing.
上記目的を達成するため、本発明に係る半導体装置は、
所定の信号入力部からの信号を受ける制御端子と、高電位側の通電路に接続される高電位側端子と、低電位側の通電路に接続される低電位側端子とを備え、前記制御端子に対して所定閾値を超える電圧が印加された場合にオン動作する半導体スイッチ素子と、
前記高電位側端子と前記低電位側端子との間に直列に接続される第1の電圧設定回路及び第2の電圧設定回路とを備え、前記第1の電圧設定回路は前記高電位側端子に一方を接続され、前記第2の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路と、
前記第1の電圧設定回路と前記第2の電圧設定回路との間の接続部側に入力端子が接続され、前記制御端子側に出力端子が接続され、前記入力端子側から前記出力端子側にのみ電流を通す第1の整流器と
を備え、
前記第1の電圧設定回路は第2の整流器からなり、前記高電位側端子と前記低電位側端子との間の電位差が第1の所定値を超えるときに導通状態となるように構成され、
前記第2の電圧設定回路は第3の整流器からなり、前記半導体スイッチ素子の制御端子と低電位側端子との間の電位差が第2の所定値を超えるときに導通状態となるように構成され、
前記高電位側端子と前記低電位側端子との間の電位差が前記第1の所定値を超える異常時には、前記第1の整流器を介して前記制御端子に印加される電圧が前記閾値を超えるように上昇することで前記半導体スイッチ素子がオン動作し、前記高電位側端子と前記低電位側端子との間に電流が流れることを特徴とする。
In order to achieve the above object, a semiconductor device according to the present invention includes:
A control terminal for receiving a signal from a predetermined signal input unit, a high potential side terminal connected to a high potential side energization path, and a low potential side terminal connected to a low potential side energization path, A semiconductor switching element that is turned on when a voltage exceeding a predetermined threshold is applied to the terminal;
A first voltage setting circuit and a second voltage setting circuit connected in series between the high potential side terminal and the low potential side terminal, wherein the first voltage setting circuit includes the high potential side terminal; And the second voltage setting circuit has one voltage connected to the low potential side terminal, and
An input terminal is connected to a connection portion side between the first voltage setting circuit and the second voltage setting circuit, an output terminal is connected to the control terminal side, and the input terminal side is connected to the output terminal side. A first rectifier that only conducts current, and
The first voltage setting circuit includes a second rectifier, and is configured to be in a conductive state when a potential difference between the high potential side terminal and the low potential side terminal exceeds a first predetermined value,
The second voltage setting circuit includes a third rectifier, and is configured to be in a conductive state when a potential difference between a control terminal and a low potential side terminal of the semiconductor switch element exceeds a second predetermined value. ,
When the potential difference between the high potential side terminal and the low potential side terminal exceeds the first predetermined value, the voltage applied to the control terminal via the first rectifier may exceed the threshold value. The semiconductor switch element is turned on, and a current flows between the high potential side terminal and the low potential side terminal.
請求項1の発明では、半導体スイッチ素子の高電位側端子と低電位側端子との間に直列に接続される第1の電圧設定回路及び第2の電圧設定回路を備え、前記第1の電圧設定回路は前記高電位端子側に一方を接続され、前記第2の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路が設けられ、この電圧設定回路における接続部側(即ち、第1の電圧設定回路と第2の電圧設定回路との間の接続点側)に入力端子が接続され、制御端子側に出力端子が接続され、前記入力端子側から前記出力端子側のみに電流を通す構成で第1の整流器が設けられている。
そして、第1の電圧設定回路は第2の整流器からなり、前記高電位側端子と前記低電位側端子との間の電位差が第1の所定値を超えるときに導通状態となるように構成されている。また第2の電圧設定回路は第3の整流器からなり、前記半導体スイッチ素子の制御端子と前記低電位側端子との間の電位差が第2の所定値を超えるときに導通状態となるように構成されている。そして、高電位側端子と低電位側端子との間の電位差が第1の所定値以下となる通常時には、信号入力部から制御端子に対してオフ信号が与えられているときに第1の整流器を介して制御端子に印加される電圧が閾値未満となるように構成されている。従って、通常時には、オフ信号が与えられているときに半導体スイッチ素子がオン動作することなく維持される。
一方、高電位側端子と低電位側端子との間の電位差が第1の所定値を超える異常時には、第1の電圧設定回路は導通状態となる。更に、第2の電圧設定回路も、半導体スイッチ素子の制御端子と低電位側端子との間の電位差が第2の所定値を超えた場合に、半導体スイッチ素子を破壊しないよう導通状態となる。このように第1の電圧設定回路及び第2の電圧設定回路が動作し、第1の整流器を介して制御端子に印加される電圧が閾値を超えるように上昇することで半導体スイッチ素子がオン動作し、高電位側端子と低電位側端子との間に電流が流れるようになっている。従って、通電路にサージ電圧が発生したときには、半導体スイッチ素子をオン動作してサージ電圧を逃がすことができ、半導体スイッチ素子を効果的に保護することができる。
また、この構成では、半導体スイッチ素子の制御端子から見た入力容量は、半導体スイッチ素子内部の素子容量に対して第1の整流器の容量と電圧設定回路の合成容量(即ち、第1の電圧設定回路と第2の電圧設定回路の合成容量)の直列合成容量とが追加された形となるため、低く抑えられることになる。従って、半導体スイッチ素子をサージ電圧から効果的に保護し得る構成を、スイッチング速度の低下を抑えつつ実現することができる。
The first voltage setting circuit and the second voltage setting circuit are connected in series between the high potential side terminal and the low potential side terminal of the semiconductor switch element, and the first voltage setting circuit includes the first voltage setting circuit and the second voltage setting circuit. One side of the setting circuit is connected to the high potential terminal side, and the second voltage setting circuit is provided with a voltage setting circuit having one side connected to the low potential side terminal. , The input terminal is connected to the connection point side between the first voltage setting circuit and the second voltage setting circuit), the output terminal is connected to the control terminal side, and only from the input terminal side to the output terminal side A first rectifier is provided in a configuration for passing current.
The first voltage setting circuit includes a second rectifier and is configured to be in a conductive state when a potential difference between the high potential side terminal and the low potential side terminal exceeds a first predetermined value. ing. The second voltage setting circuit includes a third rectifier, and is configured to be in a conductive state when a potential difference between the control terminal of the semiconductor switch element and the low potential side terminal exceeds a second predetermined value. Has been. When the potential difference between the high potential side terminal and the low potential side terminal is equal to or lower than the first predetermined value, the first rectifier is provided when an off signal is given from the signal input unit to the control terminal. The voltage applied to the control terminal via is configured to be less than the threshold value. Therefore, normally, the semiconductor switch element is maintained without being turned on when the off signal is applied.
On the other hand, when the potential difference between the high potential side terminal and the low potential side terminal exceeds the first predetermined value, the first voltage setting circuit becomes conductive. Further, the second voltage setting circuit is also in a conductive state so as not to destroy the semiconductor switch element when the potential difference between the control terminal of the semiconductor switch element and the low potential side terminal exceeds the second predetermined value. As described above, the first voltage setting circuit and the second voltage setting circuit operate, and the voltage applied to the control terminal via the first rectifier rises to exceed the threshold value, so that the semiconductor switch element is turned on. A current flows between the high potential side terminal and the low potential side terminal. Therefore, when a surge voltage is generated in the energizing path, the semiconductor switch element can be turned on to release the surge voltage, and the semiconductor switch element can be effectively protected.
In this configuration, the input capacitance viewed from the control terminal of the semiconductor switch element is the combined capacitance of the first rectifier and the voltage setting circuit (that is, the first voltage setting) with respect to the element capacitance inside the semiconductor switch element. Since the series combined capacity of the circuit and the combined capacity of the second voltage setting circuit is added, the circuit is kept low. Therefore, a configuration capable of effectively protecting the semiconductor switch element from the surge voltage can be realized while suppressing a decrease in switching speed.
請求項2の発明では、第1の整流器は、一般的な整流ダイオード、ツェナーダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって少なくとも1つまたは2つ以上の複数で構成されている。このようにすることで、入力端子側から出力端子側にのみ電流を通し得る構成、且つ半導体スイッチ素子の制御端子から見た入力容量を極力増加させない構成を簡易に且つ良好に構成することができる。
MOSFETでは、ゲートソース間を接続することで寄生ダイオードを利用できる。また、バイポーラトランジスタでは、ベースコレクタ間を接続することでベースエミッタ間のPN接合を、ベースエミッタ間を接続することでベースコレクタ間のPN接合をダイオードとして利用ができる。
In the invention of claim 2, the first rectifier is composed of at least one or a plurality of two or more semiconductor elements such as a general rectifier diode, a Zener diode, FRD, SBD, MOSFET, and bipolar transistor. By doing in this way, the structure which can pass an electric current only from the input terminal side to the output terminal side, and the structure which does not increase the input capacity seen from the control terminal of the semiconductor switch element can be configured easily and satisfactorily. .
In MOSFET, a parasitic diode can be used by connecting the gate and source. In the bipolar transistor, the PN junction between the base emitters can be used as a diode by connecting the base collectors, and the PN junction between the base collectors can be used as a diode by connecting the base emitters.
請求項3の発明では、第2の整流器は、一般的な整流ダイオード、ツェナーダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって少なくとも1つまたは2つ以上の複数で構成され、ツェナー電圧または順方向特性の閾値電圧によって定まる電圧値を前記第1の所定値として導通する。このようにすることで、第1の電圧設定回路として機能する部分を簡易に且つ良好に構成することができる。
一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用でき、またベースエミッタ間を接続してベースコレクタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく2つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。
According to a third aspect of the present invention, the second rectifier is composed of at least one or a plurality of at least one semiconductor element such as a general rectifier diode, a Zener diode, FRD, SBD, MOSFET, or bipolar transistor, and a Zener voltage. Alternatively, conduction is performed with the voltage value determined by the threshold voltage of the forward characteristic as the first predetermined value. By doing in this way, the part which functions as a 1st voltage setting circuit can be comprised simply and favorably.
In a general rectifier diode, FRD, or SBD, the same effect can be obtained by substituting the forward characteristic of the diode for the constant voltage characteristic (zener voltage) of the Zener diode. In the MOSFET, the forward characteristics of the parasitic diode can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode by connecting the gate and source. Furthermore, in bipolar transistors, the forward characteristics of the PN junction between the base and emitter can be substituted for the constant voltage characteristics (zener voltage) of the Zener diode by connecting the base and collector, and the base and collector can be connected by connecting the base and emitter. The forward characteristic of the PN junction can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode. In addition, as a substitute for the constant voltage characteristics of a general rectifier diode, FRD, SBD, MOSFET, or Zener diode of a bipolar transistor, the voltage characteristics can be changed to any voltage characteristics not only by a single unit but also by two or more multi-stages and combinations.
請求項4の発明では、第3の整流器は、一般的な整流ダイオード、ツェナーダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって少なくとも1つまたは2つ以上の複数で構成され、ツェナー電圧または順方向特性の閾値電圧によって定まる電圧値を前記半導体スイッチ素子の制御端子と低電位側端子の間の耐圧値を第2の所定値として導通する。このようにすることで、第2の電圧設定回路として機能する部分を簡易に且つ良好に構成することができる。
一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用でき、またベースエミッタ間を接続してベースコレクタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく2つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。
According to a fourth aspect of the present invention, the third rectifier includes at least one or a plurality of at least one semiconductor element such as a general rectifier diode, a Zener diode, FRD, SBD, MOSFET, or bipolar transistor, and a Zener voltage. Alternatively, the voltage value determined by the threshold voltage of the forward characteristic is conducted with the withstand voltage value between the control terminal and the low potential side terminal of the semiconductor switch element as the second predetermined value. By doing in this way, the part which functions as a 2nd voltage setting circuit can be comprised simply and favorably.
In a general rectifier diode, FRD, or SBD, the same effect can be obtained by substituting the forward characteristic of the diode for the constant voltage characteristic (zener voltage) of the Zener diode. In the MOSFET, the forward characteristics of the parasitic diode can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode by connecting the gate and source. Furthermore, in bipolar transistors, the forward characteristics of the PN junction between the base and emitter can be substituted for the constant voltage characteristics (zener voltage) of the Zener diode by connecting the base and collector, and the base and collector can be connected by connecting the base and emitter. The forward characteristic of the PN junction can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode. In addition, as a substitute for the constant voltage characteristics of a general rectifier diode, FRD, SBD, MOSFET, or Zener diode of a bipolar transistor, the voltage characteristics can be changed to any voltage characteristics not only by a single unit but also by two or more multi-stages and combinations.
請求項5の発明では、高電位側端子と接続部との間には、第1の制限抵抗が第2の整流器と直列に接続されており、低電位側端子と接続部との間には、第2の制限抵抗が第3の整流器と直列に接続されている。
このようにすると、第1の制限抵抗及び第2の制限抵抗を、第1の電圧設定回路側での電流状態と第2の電圧設定回路側での電流状態とを調整するように機能させることができる。
In the invention of
In this way, the first limiting resistor and the second limiting resistor are caused to function so as to adjust the current state on the first voltage setting circuit side and the current state on the second voltage setting circuit side. Can do.
請求項6の発明では、第2の制限抵抗の抵抗値R2よりも第1の制限抵抗の抵抗値R1のほうが大きくなっている。
このようにすると、第1の電圧設定回路側を流れる電流の変化が第2の電圧設定回路側を流れる電流の変化よりも大きくなる場合に、第1の電圧設定回路側の電流状態と第2の電圧設定回路側の電流状態を近づけることができ、第1の電圧設定回路と第2の電圧設定回路とを接続する接続部の電圧をより安定させることができる。
In the invention of
In this case, when the change in the current flowing through the first voltage setting circuit side becomes larger than the change in the current flowing through the second voltage setting circuit side, the current state on the first voltage setting circuit side and the second The current state on the voltage setting circuit side can be made closer, and the voltage at the connection portion connecting the first voltage setting circuit and the second voltage setting circuit can be made more stable.
請求項7の発明では、半導体スイッチ素子は、半導体として窒化ガリウムを主体としている。
窒化ガリウムを主体として構成される半導体スイッチ素子は、オン抵抗及び損失が比較的小さく、低い入力電圧でも増幅能力が高いという利点を有しており、素子容量が小さいという特徴を有している。このような半導体スイッチ素子を用いる半導体装置において、上記半導体スイッチ素子をサージ電流から保護するために保護回路を設けようとした場合、従来のような方式では入力側の容量が全体として増加してしまい、素子容量が小さいという上記特性を生かしきれない懸念がある。しかしながら、本発明のような方式を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウムを主体とする上記半導体スイッチ素子の特性を十分に生かすことができる。
In the invention of
A semiconductor switch element mainly composed of gallium nitride has advantages of relatively low on-resistance and loss, high amplification capability even at a low input voltage, and low element capacity. In a semiconductor device using such a semiconductor switch element, when a protection circuit is provided to protect the semiconductor switch element from a surge current, the capacitance on the input side as a whole increases in the conventional method. There is a concern that the above-mentioned characteristic that the element capacitance is small cannot be fully utilized. However, by using the method of the present invention, it is possible to suppress an increase in capacitance on the input side while realizing a configuration that can be effectively protected from a surge voltage, and the characteristics of the semiconductor switch element mainly composed of gallium nitride. Can be fully utilized.
[第1実施形態]
以下、本発明を具現化した第1実施形態について、図面を参照して説明する。
図1は、本発明の第1実施形態に係る半導体装置の要部を概略的に例示する回路図である。図2は、第1実施形態に係る半導体装置についての詳細構成を例示する回路図である。図3は、半導体スイッチ素子付近の寄生容量について説明する説明図である。
[First embodiment]
Hereinafter, a first embodiment embodying the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram schematically illustrating the main part of the semiconductor device according to the first embodiment of the invention. FIG. 2 is a circuit diagram illustrating a detailed configuration of the semiconductor device according to the first embodiment. FIG. 3 is an explanatory diagram for explaining the parasitic capacitance near the semiconductor switch element.
図1に示す半導体装置1は、例えば半導体スイッチ素子SW1(以下、単にスイッチ素子SW1ともいう)のドレイン側又はソース側に接続される負荷を駆動する負荷駆動装置として構成されている。負荷駆動装置としての構成は様々であり、ソース端子側に負荷が接続される構成を例示すると、例えばスイッチ素子SW1のソース端子側にモータ、ランプ等の負荷の一端側が導通し、負荷の他端側がグランドに導通しており、ドレイン側が図示しない電源に接続されるようになっている。この構成では、信号入力部としてゲートドライバ3からオン信号(例えばHレベル信号)が出力されたときに、スイッチ素子SW1がオン状態となり、通電路7、8に駆動電流が流れることで負荷が駆動される。なお、半導体装置1の適用例はこれに限られず、例えばハーフブリッジ回路やフルブリッジ回路などの様々な回路に設けられる半導体スイッチ素子の駆動装置に適用することができ、いずれの場合でも、ゲートドライバ3からスイッチ素子SW1にオン信号が与えられたときにスイッチ素子SW1がオン状態となり、ドレインソース間に駆動電流が流れることになる。
A
スイッチ素子SW1は、例えばNチャンネル型のMOSFETとして構成されている。このスイッチ素子SW1は、ゲートドライバ3からの制御信号が入力されるゲート端子と、高電位側の通電路7に接続されるドレイン端子と、低電位側の通電路8に接続されるソース端子とを備え、ゲート端子に対して所定閾値(ゲート閾値)を超える電圧が印加された場合にオン動作し、ゲート端子に印加される電圧が所定閾値(ゲート閾値)以下のときにオフ動作するように構成されており、ゲート端子に与えられる制御信号の状態に応じて通電路(通電路7、8)を通電状態と非通電状態とに切り替えるように機能している。なお、スイッチ素子SW1のゲート端子が「制御端子」の一例に相当し、ドレイン端子が「高電位側端子」の一例に相当し、ソース端子が「低電位側端子」の一例に相当している。また、本構成では、ソース端子とドレイン端子間に、ソース端子側をアノードとしドレイン端子側をカソードとする構成で還流ダイオード14(寄生ダイオード)が接続されている(存在している)。
The switch element SW1 is configured as an N-channel type MOSFET, for example. The switch element SW1 includes a gate terminal to which a control signal from the
更に、半導体装置1は、スイッチ素子SW1のドレイン端子とソース端子との間に接続される構成で、第1の電圧設定回路ZD1と第2の電圧設定回路ZD2とが直列に接続されてなる電圧設定回路5が設けられている。この電圧設定回路5において、第1の電圧設定回路ZD1は、第2の整流器として複数個のツェナーダイオードZD1aが直列に接続された多段構成をなしており、いずれのツェナーダイオードZD1aもドレイン端子側(通電路7側)にカソードが配され、接続部6側(中点P1側)にアノードが配される構成で同じ側を向いて直列接続されている。
Further, the
この構成では、通電路7に最も近いツェナーダイオードZD1aのカソードがドレイン端子に導通しており、中点P1に最も近いツェナーダイオードZD1aのアノードが、ツェナーダイオードZD2aのカソード及び第1の整流器D1を構成するダイオードのアノード(入力端子)に接続されている。そして、第1の電圧設定回路ZD1は、スイッチ素子SW1におけるドレイン端子とソース端子との間の電位差(即ちドレインソース間電圧)が第1の所定値を超えるときにブレークダウンして導通状態になるように構成されており、このブレークダウン時点では、スイッチ素子SW1の耐圧を超えないように第1の電圧設定回路ZD1のツェナー電圧が設定されている。つまり、第1の電圧設定回路ZD1がブレークダウンしたときにスイッチ素子SW1のドレインソース間に印加される電圧がスイッチ素子SW1の耐圧以下になるように構成されている。なお、図1では、第1の電圧設定回路ZD1として、3段のツェナーダイオードZD1aが設けられた構成を例示したが、段数はこれに限らず、単数であっても3段以上又は3段以下の複数であってもよい。
In this configuration, the cathode of the Zener diode ZD1a closest to the
第2の電圧設定回路ZD2は、第3の整流器として例えば1段のツェナーダイオードZD2a及び1段のツェナーダイオードZD2bによって構成されている。第1のツェナーダイオードZD2aは、第1の電圧設定回路ZD1側にカソードが接続され、ソース端子側(通電路8側)にアノードが配される構成で接続されている。より具体的には、接続部6(中点P1側)に導通する構成でカソードが接続され、アノードは第2のダイオードZD2bのアノードに接続されている。
The second voltage setting circuit ZD2 includes, for example, a single-stage Zener diode ZD2a and a single-stage Zener diode ZD2b as a third rectifier. The first Zener diode ZD2a is connected in such a configuration that the cathode is connected to the first voltage setting circuit ZD1 side and the anode is arranged on the source terminal side (
また第2のダイオードZD2bは、アノードがツェナーダイオードZD2aのアノードに接続され、カソードがスイッチ素子SW1のソース端子に(即ち、ツェナーダイオードZD2aとは逆向きに)接続されている。
なお、図1では、第2の電圧設定回路ZD2として、1段のツェナーダイオードZD2a及び1段のツェナーダイオードZD2bの構成を例示したが、段数はこれに限らず、2段以上の複数であってもよい。
The second diode ZD2b has an anode connected to the anode of the Zener diode ZD2a and a cathode connected to the source terminal of the switch element SW1 (that is, opposite to the Zener diode ZD2a).
In FIG. 1, as the second voltage setting circuit ZD2, the configuration of the single-stage Zener diode ZD2a and the single-stage Zener diode ZD2b is illustrated. However, the number of stages is not limited to this, and the number of stages is two or more. Also good.
この構成では、第1のツェナーダイオードZD2a及び第2のダイオードZD2bによって接続部6の電位(中点電位)の程度が調整される。第2の電圧設定回路ZD2は、スイッチ素子SW1のゲートソース間の電位差が第2の所定値を超えるときにブレークダウンするようになっており、ブレークダウンする電圧がスイッチ素子SW1のゲート耐圧以下となっている。そして、スイッチ素子SW1のドレインソース間の電位差が第1の所定値を超える異常時(即ち、ドレインソース間の電位差が、第1の電圧設定回路ZD1をブレークダウンさせて導通状態になる電位差を超える時)には第2の電圧設定回路ZD2もブレークダウンさせて導通状態にし、接続部6の電位(中点電位)をスイッチ素子SW1のゲート耐圧以下且つゲート閾値以上でクランプするようになっている。また、ドレインソース間の電位差が第1の所定値以下の通常時(即ち、ドレインソース間の電位差が、第1の電圧設定回路ZD1をブレークダウンさせて導通状態になる電位差に達しない時)には、接続部6の電位(中点P1の電位)は所定の低電位に保たれ、スイッチ素子SW1のゲート閾以下となるように構成されている。 In this configuration, the first Zener diode ZD2a and the second diode ZD2b adjust the degree of the potential of the connection portion 6 (midpoint potential). The second voltage setting circuit ZD2 breaks down when the potential difference between the gate and source of the switch element SW1 exceeds the second predetermined value, and the breakdown voltage is less than or equal to the gate breakdown voltage of the switch element SW1. It has become. In addition, when the potential difference between the drain and source of the switch element SW1 exceeds the first predetermined value (that is, the potential difference between the drain and source exceeds the potential difference at which the first voltage setting circuit ZD1 breaks down and becomes conductive). 2), the second voltage setting circuit ZD2 is also broken down to be in a conductive state, and the potential of the connection portion 6 (middle point potential) is clamped below the gate breakdown voltage of the switch element SW1 and above the gate threshold. . In addition, when the potential difference between the drain and the source is normal or lower than the first predetermined value (that is, when the potential difference between the drain and source does not reach the potential difference at which the first voltage setting circuit ZD1 breaks down and becomes conductive). Is configured such that the potential of the connecting portion 6 (the potential of the middle point P1) is kept at a predetermined low potential and is equal to or lower than the gate threshold of the switch element SW1.
更に、第1の電圧設定回路ZD1と第2の電圧設定回路ZD2とを接続する接続部6(中点P1)と、スイッチ素子SW1のゲート端子との間に接続される構成で第1の整流器D1が設けられている。この第1の整流器D1は、入力端子側から出力端子側のみに電流を通し、第1の電圧設定回路ZD1と第2の電圧設定回路ZD2との接続部6に、入力端子としてアノードが接続され、ゲート端子に出力端子としてカソードが接続されており、ゲートソース間の電位差が所定値以下となる通常時にはゲート端子側からの逆流を防止する逆流防止ダイオードとして機能する。この第1の整流器D1は、例えば低耐圧、小電流容量(小型)のダイオードとして構成されており、例えば、図4(C)のような容量(リカバリ電荷)の小さいショットキーバリアダイオード(SBD:Schottky Barrier Diode)とすることで、誤動作しにくい構成とすることができる。なお、第1の整流器D1を構成するSBD(図4(C)の例)に代えて、図4(A)のような一般的な整流ダイオード、図4(B)のようなFRD(Fast Recovery Diode)、図4(C)のようなツェナーダイオード、図5(A)のようなMOSFET、図5(B)又は図5(C)のようなバイポーラトランジスタなどとして構成してもよい。ダイオードの順方向特性を利用する場合、一般的な整流ダイオード、FRD、ツェナーダイオードの配置は、接続部6側にアノードが接続され、スイッチ素子SW1のゲート端子側にカソードが接続された構成とすることで、同等の効果を得られる。また図5(A)のようなMOSFETでは、ゲートソース間を接続し、ゲート端子およびソース端子をアノード端子、ドレイン端子をカソード端子とすることで寄生ダイオードの順方向特性を利用できる。更にまた、バイポーラトランジスタでは、図5(B)のようにベースコレクタ間を接続し、ベース端子およびコレクタ端子をアノード端子、エミッタ端子をカソード端子とすることでベースエミッタ間のPN接合の順方向特性を利用できる。或いは、図5(C)のようにベースエミッタ間を接続し、ベース端子およびエミッタ端子をアノード端子、コレクタ端子をカソード端子とすることでベースコレクタ間のPN接合の順方向特性を利用できる。なお一般的な整流ダイオード、FRD、SBD、ツェナーダイオード、MOSFET、バイポーラトランジスタの構成は、単体だけでなく図6〜図8のように2つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。なお、図6(A)〜(D)の各図では、それぞれの左図の構成における段数の増加に伴う特性の変化を右図において矢印等にて説明している。また、図8(A)〜(C)では、図7(A)〜(C)のそれぞれの構成における段数の増加に伴う特性の変化を矢印等にて説明している。また、MOSFETはnチャネルMOSFETに限ることなく、pチャネルMOSFETと対応する接続により同等の効果を得られる。また同様に、バイポーラトランジスタはNPNバイポーラトランジスタに限ることなく、PNPバイポーラトランジスタと対応する接続により同等の効果を得ることができる。なおツェナーダイオードにおいて、接続部6側にカソードが接続され、スイッチ素子SW1のゲート端子側にアノードが接続された構成で定電圧特性を利用する場合、熱損失(駆動損失)が大きくなるデメリットがある。
Further, the first rectifier is configured to be connected between the connection portion 6 (middle point P1) for connecting the first voltage setting circuit ZD1 and the second voltage setting circuit ZD2 and the gate terminal of the switch element SW1. D1 is provided. The first rectifier D1 passes a current only from the input terminal side to the output terminal side, and an anode is connected as an input terminal to the
ゲートドライバ3は、スイッチ素子SW1のゲート端子に対し、信号ライン9を介してゲート閾値以上の信号(オン信号)とゲート閾値未満の信号(オフ信号)を与えるように機能するものであり、公知の駆動回路によって構成されている。このゲートドライバ3は、公知の様々な回路を適用することができ、例えばPWM信号を出力可能なPWM駆動回路などであってもよく、スイッチ素子SW1をオンオフ制御し得る公知の他の駆動回路であってもよい。なお、図1の構成では、図2の入力側回路部4を省略しているがこのような入力側回路部4を介在させた構成とすることができる。また、ゲートドライバ3から出力されるオフ信号の電圧(オフ電圧)は、正の低電圧や0V付近の電圧であってもよく、負電圧であってもよい。
The
次に、本構成の基本的な動作について説明する。
図1に示す半導体装置1では、ドレインソース間の電位差が所定値以下となる通常時(即ち、ドレインソース間の電位差が、第1の電圧設定回路ZD1をブレークダウンさせる電位差に達しない時)には、接続部6の電位(即ち、電圧設定回路5の中点P1の電位)は所定の低電位に保たれ、ゲート閾値以上にならないように構成されている。従って、例えばドレインソース間電圧が通常動作電圧(例えば、電源電圧)付近に保たれているときには、スイッチ素子SW1に対して中点電位による強制的なオン動作が行われず、スイッチ素子SW1は正常動作する。つまり、通常時には、ゲートドライバ3からオフ信号が出力されている間はスイッチ素子SW1がオフ状態となり、オン信号が出力されている間はスイッチ素子SW1がオフ状態となる。
Next, the basic operation of this configuration will be described.
In the
この構成では、スイッチ素子SW1のゲート端子側から見た入力容量は、図3に示すように、スイッチ素子SW1内部におけるゲートドレイン間及びゲートソース間の素子容量Ciss(図3では、スイッチ素子SW1内のゲートドレイン間、ゲートソース間の寄生容量をそれぞれCgd、Cgsとして例示)に加え、第1の電圧設定回路ZD1の寄生容量Czd1と第2の電圧設定回路ZD2の寄生容量Czd2の並列容量Cと第1の整流器D1の寄生容量Cdとの直列合成容量が追加されることとなる。このため、第1の整流器D1を構成するダイオードの寄生容量Cdがスイッチ素子SW1の素子容量Cissに対して十分小さければ、並列容量Cは、入力容量全体にほとんど影響を与えないことになる。このように構成されているため、スイッチ素子SW1の高速SW性能を低下させることなく、オンオフ動作が可能となる。 In this configuration, as shown in FIG. 3, the input capacitance viewed from the gate terminal side of the switch element SW1 is the element capacitance Ciss between the gate and drain and between the gate and source in the switch element SW1 (in FIG. 3, in the switch element SW1). And the parallel capacitance C of the parasitic capacitance Czd1 of the first voltage setting circuit ZD1 and the parasitic capacitance Czd2 of the second voltage setting circuit ZD2. A series combined capacitance with the parasitic capacitance Cd of the first rectifier D1 is added. For this reason, if the parasitic capacitance Cd of the diode constituting the first rectifier D1 is sufficiently smaller than the element capacitance Ciss of the switch element SW1, the parallel capacitance C hardly affects the entire input capacitance. Due to such a configuration, the on / off operation can be performed without degrading the high-speed SW performance of the switch element SW1.
一方、スイッチ素子SW1のドレインソース間の電位差が第1の所定値を超える異常時(即ち、ドレインソース間の電位差が、第1の電圧設定回路ZD1をブレークダウンさせる電位差を超える時)には、第1の電圧設定回路ZD1は導通状態となる。更に、スイッチ素子SW1のゲートと低電位側の通電路8との間の電位差が第2の所定値を超え、第2の電圧設定回路ZD2についてもスイッチ素子SW1を破壊しないよう導通状態となり、第2の電圧設定回路ZD2を構成するツェナーダイオードZD2a及び第2のダイオードZD2bによって接続部6の電位(中点電位)の程度が調整される。即ち、このような異常時には、第2の電圧設定回路ZD2もブレークダウンすることになり、このとき接続部6の電位(中点電位)をスイッチ素子SW1のゲート耐圧以下且つゲート閾値以上でクランプするようになっている。また、このときに接続部6から第1の整流器D1を構成するダイオードを介してゲート端子に印加される電圧はスイッチ素子SW1のゲート閾値を超えるようになっているため、強制的にスイッチ素子SW1をオン動作させることができ、ドレインソース間に印加されるエネルギー(静電気ノイズやアバランシェ動作のエネルギー等)をソース端子側に開放することができる。
On the other hand, when the potential difference between the drain and source of the switch element SW1 exceeds the first predetermined value (that is, when the potential difference between the drain and source exceeds the potential difference that causes the first voltage setting circuit ZD1 to break down), The first voltage setting circuit ZD1 becomes conductive. Further, the potential difference between the gate of the switch element SW1 and the current-carrying
このように、本構成では、ドレインソース間に突発的なエネルギーに起因する電位差が発生したときにスイッチ素子SW1をオン動作してサージ電流を逃がすことができるため、ドレインソース間に耐圧を超える電圧が印加され続けることがなく、スイッチ素子SW1を効果的に保護することができる。 As described above, in this configuration, when a potential difference caused by sudden energy is generated between the drain and the source, the switch element SW1 can be turned on to release the surge current. Is not applied continuously, and the switch element SW1 can be effectively protected.
また、上記のようにスイッチ素子SW1がオン動作してサージ電流が流れ、ドレインソース間に印加されるエネルギーがソース端子側に開放されると、ドレインソース間の電位差は上記所定値以下に低下することになり、このとき、上記接続部6の電位(即ち中点電位)はスイッチ素子SW1のゲート閾値以下に低下することになる。従って、ゲートドライバ3からオン信号が出力されていない限りスイッチ素子SW1のゲート端子をクランプできなくなり、スイッチ素子SW1はオフ動作することになる。その後、ゲート端子に印加される電圧は本来の電圧(通常時のオフ電圧及びオン電圧)で安定する。
Further, as described above, when the switching element SW1 is turned on to cause a surge current to flow and the energy applied between the drain and the source is released to the source terminal side, the potential difference between the drain and source is reduced to the predetermined value or less. At this time, the potential of the connection portion 6 (that is, the midpoint potential) drops below the gate threshold value of the switch element SW1. Therefore, unless the on signal is output from the
また本構成では、接続部6とソース端子との間の第2の電圧設定回路ZD2に第2のダイオードZD2bが設けられ、この第2のダイオードZD2bは、第1のツェナーダイオードZD2aとは逆向きに配されている。従って、オフ動作時にソース端子よりもゲート端子のほうが低い電位となるように設定される場合(例えば、オフ動作時にゲート端子に負電圧が印加される場合等)において、第2の電圧設定回路ZD2での電流の逆流を防止することができ、オフ動作時にゲート端子に負電圧が印加される構成等においても正常に動作させることができる。なお、第2のダイオードZD2bは、ツェナーダイオードであってもよく、SBD(Schottky Barrier Diode)やFRD(Fast Recovery Diode)などであってもよい。ツェナーダイオードで構成する場合、ゲート端子に与えられるオフ信号は、ツェナーダイオードがブレークダウンしない範囲の負電圧で使用すればよい。
In this configuration, the second diode ZD2b is provided in the second voltage setting circuit ZD2 between the
また、本実施形態に係る半導体装置1は、より詳細には、例えば、図2のように構成することができる。
図2の構成は、図1の構成を更に具体化した例を示すものであり、この構成では、例えばスイッチ素子SW1が設けられた回路部の外側に、第1の電圧設定回路ZD1、第2の電圧設定回路ZD2、第1の整流器D1が外付け回路として取り付けられている。そして、この図2では、第1の電圧設定回路ZD1の両側に直列に存在する寄生インダクタンスL1、L1’、第2の電圧設定回路ZD2の両側に直列に存在する寄生インダクタンスL2、L2’、第1の整流器D1の両側に直列に存在する寄生インダクタンスL3、L3’及び寄生抵抗R3を含めて示している。更に、図2の構成では、第1の電圧設定回路ZD1と直列に第1の制限抵抗R1が設けられており、第2の電圧設定回路ZD2と直列に第2の制限抵抗R2が設けられている。
In more detail, the
The configuration in FIG. 2 shows an example in which the configuration in FIG. 1 is further embodied. In this configuration, for example, the first voltage setting circuit ZD1, the second voltage setting circuit ZD1, and the second voltage setting circuit are provided outside the circuit portion provided with the switch element SW1. The voltage setting circuit ZD2 and the first rectifier D1 are attached as external circuits. In FIG. 2, parasitic inductances L1 and L1 ′ existing in series on both sides of the first voltage setting circuit ZD1, parasitic inductances L2 and L2 ′ existing in series on both sides of the second voltage setting circuit ZD2, 1 includes parasitic inductances L3 and L3 ′ and parasitic resistance R3 existing in series on both sides of one rectifier D1. Further, in the configuration of FIG. 2, a first limiting resistor R1 is provided in series with the first voltage setting circuit ZD1, and a second limiting resistor R2 is provided in series with the second voltage setting circuit ZD2. Yes.
この構成では、第1の電圧設定回路ZD1のツェナー電圧よりも第2の電圧設定回路ZD2のツェナー電圧のほうが小さくなっており、例えば、第1の電圧設定回路ZD1側での電流変化度合いのほうが第2の電圧設定回路ZD2側での電流変化度合いよりも大きくなっている。そして、第2の制限抵抗R2の抵抗値Rbよりも第1の制限抵抗R1の抵抗値Raのほうが大きくなっている。この構成では、第1の電圧設定回路ZD1側の電流状態と第2の電圧設定回路ZD2側の電流状態を近づけることができ、接続部6の電圧(中点電位)をより安定させることができる。
In this configuration, the Zener voltage of the second voltage setting circuit ZD2 is smaller than the Zener voltage of the first voltage setting circuit ZD1, and for example, the degree of current change on the first voltage setting circuit ZD1 side is greater. It is larger than the degree of current change on the second voltage setting circuit ZD2 side. The resistance value Ra of the first limiting resistor R1 is larger than the resistance value Rb of the second limiting resistor R2. In this configuration, the current state on the first voltage setting circuit ZD1 side and the current state on the second voltage setting circuit ZD2 side can be brought close to each other, and the voltage (middle point potential) at the
また、図2の構成では、ゲートドライバ3からスイッチ素子SW1のゲート端子に至るまでの経路に入力側回路部4が設けられている。この入力側回路部4は、ゲートドライバ3とゲート端子の間に、第1経路部、第2経路部、第3経路部が並列に接続されている。このうち、第1経路部は、ダイオードDigonと抵抗Rgonとが直列に接続されており、ダイオードDigonのアノード側が抵抗Rgonを介してゲートドライバ3に導通し、カソード側がゲート端子に導通している。また、第2経路部は、抵抗Rgoff1とツェナーダイオードZDioffとが直列に接続されており、ツェナーダイオードZDioffは、アノード側がゲートドライバ3に導通し、カソード側が抵抗Rgoff1を介してゲート端子に導通している。また、第3経路部は、一端側がゲート端子に導通し他端側がゲートドライバ3に導通する抵抗Rgoff2によって構成されている。
In the configuration of FIG. 2, the input
この構成では、ダイオードDigonは、SBD(Schottky Barrier Diode)やFRD(Fast Recovery Diode)によって構成されている。また、抵抗Rgonや抵抗Rgoff1は、相対的に低い抵抗値で構成されており、抵抗Rgoff2は、少なくともRgon、Rgoff1よりも抵抗値が大きい高抵抗とされている。また、ツェナーダイオードZDioffは、ツェナー電圧がゲート閾値Vthと同程度或いはゲート閾値Vthよりもわずかに高い値(例えばVth + |オフ電圧| )とされている。なお、「オフ電圧」は、オフ動作時にゲートドライバ3から出力されるオフ信号の電圧値である。
In this configuration, the diode Digon is configured by an SBD (Schottky Barrier Diode) or an FRD (Fast Recovery Diode). Further, the resistor Rgon and the resistor Rgoff1 are configured with relatively low resistance values, and the resistor Rgoff2 is a high resistor having a resistance value larger than at least Rgon and Rgoff1. The Zener diode ZDioff has a Zener voltage that is approximately the same as the gate threshold Vth or slightly higher than the gate threshold Vth (for example, Vth + | off voltage |). The “off voltage” is a voltage value of an off signal output from the
この構成では、ゲートドライバ3からオン信号を出力する場合、ゲートドライバ3からの駆動電流は主として抵抗値が最も低い第1経路部を流れ、ゲート端子にオン信号が与えられる。従って、低抵抗とされた第1経路部を利用して高速オン動作が可能となる。一方、ゲートドライバ3からスイッチ素子SW1に与えられる制御信号が、オン信号からオフ信号に切り替わったときには、ゲート端子側からの電荷は、第1経路部を通らず、第2経路部(ツェナーダイオードZDioff及び抵抗Rgoff1)と第3経路部(抵抗Rgoff2)とを通って抜けることになるが、オン信号からオフ信号に切り替わった直後は、ゲート端子に印加される電圧がオン動作時の印加電圧に近く、ゲート端子の電圧がツェナーダイオードZDioffのツェナー電圧を上回っている間は、主として低抵抗とされた第2経路部を通ってゲート端子側からゲートドライバ側に電荷が抜けることになる。その後、ゲート端子の印加電圧が下降してツェナーダイオードZDioffのツェナー電圧以下になると、第2経路部に電流が流れなくなり、ゲート端子側からの電荷は高抵抗とされた第3経路部(抵抗Rgoff2)を通って抜けることになる。このようにすると、ゲートドライバ3からの制御信号がオフ信号に切り替わった直後は、低抵抗とされた第2経路部(ツェナーダイオードZDioff及び抵抗Rgoff1)を介して電荷を迅速に抜くことができるため、スイッチ素子SW1を迅速にオフ動作に移行させることができる。一方、ゲート端子の電圧が下降してゲート閾値付近になった場合には、低抵抗とされた第2経路部が遮断され、高抵抗とされた第3経路部(抵抗Rgoff2)を使って電荷を抜くことになるため、この期間におけるドレインソース間電圧の持ち上がりを抑制することができる。
In this configuration, when an ON signal is output from the
[第2実施形態]
次に、第2実施形態について説明する。
図9は、本発明の第2実施形態に係る半導体装置の要部を概略的に例示する回路図である。図10は、第2実施形態に係る半導体装置についての詳細構成を例示する回路図である。図9に示す半導体装置1は、図1等に示す第2のダイオードZD2bが省略された点以外は第1実施形態と同一構成である。また、図10に示す詳細構成も、図2に示す詳細構成から第2のダイオードZD2bが省略された点以外は第1実施形態と同一構成である。本実施形態の構成において、第1実施形態と同一構成の部分は、第1実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、以下では、第1実施形態と同一構成の部分については、第1実施形態の半導体装置1と同一の符号を付し、詳細な説明は省略する。
[Second Embodiment]
Next, a second embodiment will be described.
FIG. 9 is a circuit diagram schematically illustrating the main part of the semiconductor device according to the second embodiment of the invention. FIG. 10 is a circuit diagram illustrating a detailed configuration of the semiconductor device according to the second embodiment. The
図9、図10に示す半導体装置1では、第2のダイオードZD2bが設けられていないため、ゲート端子に与える電圧は0V以上とすることが望ましい。そして、この構成では、ゲートドライバ3からの制御信号を0V以上として使用する限り、第1実施形態と同様の作用、効果を奏することとなる。従って、第2実施形態の構成によれば、第1実施形態と同様の作用、効果を奏する構成を素子数を抑えてより簡易に実現できることになる。
In the
[第3実施形態]
次に、第3実施形態について説明する。図11は、本発明の第3実施形態に係る半導体装置の要部を概略的に例示する回路図である。
図11に示す半導体装置1は、図1等に示すツェナーダイオードZD2aが省略された点以外は第1実施形態と同一構成である。なお、詳細構成も、図2に示す詳細構成からツェナーダイオードZD2aが省略された点以外は第1実施形態と同一構成である。本実施形態の構成において、第1実施形態と同一構成の部分は、第1実施形態と同様の作用を生じ、同様の効果を奏することとなる。
[Third Embodiment]
Next, a third embodiment will be described. FIG. 11 is a circuit diagram schematically illustrating the main part of the semiconductor device according to the third embodiment of the invention.
The
なお、ここでは、第1実施形態と同一構成の部分については、第1実施形態の半導体装置1と同一の符号を付し、詳細な説明は省略する。図11に示す半導体装置1では、例えばスイッチ素子SW1がノーマリオン型で構成されており、ゲート電圧を印加しない状態でドレイン電流が流れるようになっている。本構成では第2の電圧設定回路を構成する第3の整流器として、ツェナーダイオードZD2bが設けられており、このツェナーダイオードZD2bは、入力端子としてアノードが接続部6に接続され、出力端子としてカソードが低電位側の通電路8に接続されている。
Here, portions having the same configurations as those of the first embodiment are denoted by the same reference numerals as those of the
[第4実施形態]
次に、第4実施形態について説明する。図12は、本発明の第4実施形態の代表例に係る半導体装置の要部を概略的に例示する回路図である。
図12に示す半導体装置1は、図1等に示す第1実施形態の構成に対し、第1の電圧設定回路ZD1にダイオードD1bを設けた点が第1実施形態と異なり、それ以外は第1実施形態と同一構成である。なお、詳細構成も、図2に示す詳細構成に加え、第1の電圧設定回路ZD1のツェナーダイオードZD1aと接続部6との間にダイオードD1bを設けた点以外は第1実施形態と同一構成である。本実施形態の構成において、第1実施形態と同一構成の部分は、第1実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、ここでは、第1実施形態と同一構成の部分については、第1実施形態の半導体装置1と同一の符号を付し、詳細な説明は省略する。
[Fourth Embodiment]
Next, a fourth embodiment will be described. FIG. 12 is a circuit diagram schematically illustrating the main part of a semiconductor device according to a representative example of the fourth embodiment of the invention.
The
図12に示す半導体装置1では、スイッチ素子SW1がノーマリオフ型で構成されており、ゲート電圧を印加したときにドレイン電流が流れるように構成されている。本構成では第1の電圧設定回路ZD1を構成するツェナーダイオードZD1aと直列に、ダイオードD1bが設けられており、このダイオードD1bは、ツェナーダイオードZD1aのアノード側に入力端子としてアノードが配され、接続部6側に出力端子としてカソードが配されている。このようにすることで、接続部6側から高電位側の通電路7へと電流が抜けないようにすることができる。なお、図12の構成でも、図1等に示す第1実施形態と同様、ゲート電圧が負電圧でも問題なく使用し得る構成となっている。
In the
また、図13のような構成としてもよい。図13は、本発明の第4実施形態の変更例1に係る半導体装置の要部を概略的に例示する回路図である。図13に示す半導体装置1は、図9等に示す第2実施形態の構成に対し、第1の電圧設定回路ZD1にダイオードD1bを設けた点が第2実施形態と異なり、それ以外は第2実施形態と同一構成である。なお、詳細構成も、図10に示す詳細構成に対し、第1の電圧設定回路ZD1のツェナーダイオードZD1aと接続部6との間にダイオードD1bを設けた点以外は第2実施形態と同一構成である。本実施形態の構成において、第2実施形態と同一構成の部分は、第2実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、ここでは、第2実施形態と同一構成の部分については、第2実施形態の半導体装置1と同一の符号を付し、詳細な説明は省略する。
Moreover, it is good also as a structure like FIG. FIG. 13 is a circuit diagram schematically illustrating the main part of a semiconductor device according to
図13に示す半導体装置1では、スイッチ素子SW1がノーマリオフ型で構成されており、ゲート電圧を印加したときにドレイン電流が流れるように構成されている。本構成でも第1の電圧設定回路ZD1を構成するツェナーダイオードZD1aと直列に、ダイオードD1bが設けられており、このダイオードは、ツェナーダイオードZD1aのアノード側に入力端子としてアノードが配され、接続部6側に出力端子としてカソードが配されている。このようにすることで、接続部6側から高電位側の通電路7へと電流が抜けないようにすることができる。なお、図13の構成でも、図9等に示す第2実施形態と同様、ゲート端子に与える電圧は0V以上とすることが望ましい。
In the
或いは、図14のような構成としてもよい。図14は、本発明の第4実施形態の変更例2に係る半導体装置の要部を概略的に例示する回路図である。図14に示す半導体装置1は、図11に示す第3実施形態の構成に加えダイオードD1bを設けた点が第3実施形態と異なり、それ以外は第3実施形態と同一構成である。本実施形態の構成において、第3実施形態と同一構成の部分は、第2実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、ここでは、第3実施形態と同一構成の部分については、第3実施形態の半導体装置1と同一の符号を付し、詳細な説明は省略する。
Or it is good also as a structure like FIG. FIG. 14 is a circuit diagram schematically illustrating main portions of a semiconductor device according to Modification 2 of the fourth embodiment of the present invention. The
図14に示す半導体装置1では、スイッチ素子SW1がノーマリオン型で構成されており、ゲート電圧を印加しないときにドレイン電流が流れるように構成されている。本構成でも第1の電圧設定回路ZD1を構成するツェナーダイオードZD1aと直列に、ダイオードD1bが設けられており、このダイオードは、ツェナーダイオードZD1aのアノード側に入力端子としてアノードが配され、接続部6側に出力端子としてカソードが配されている。このようにすることで、接続部6側から高電位側の通電路7へと電流が抜けないようにすることができる。
In the
[他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
[Other Embodiments]
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.
上記実施形態では、半導体スイッチ素子SW1の一例を示したが、半導体スイッチ素子SWとしては、IGBT、GaN、SiC‐MOSなどの様々なスイッチ素子を用いることができる。例えば、半導体として窒化ガリウム(GaN)を主体とするスイッチ素子を用いる場合、オン抵抗及び損失が比較的小さく、低い入力電圧でも増幅能力が高いというメリットが得られることになる。このような半導体スイッチ素子SW1を用いる半導体装置において、上記半導体スイッチ素子SW1をサージ電流から保護するために保護回路を設けようとした場合、従来のような方式では入力側の容量が全体として増加してしまい、素子容量が小さいという上記特性を生かしきれない懸念がある。しかしながら、本発明のような方式を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウムを主体とする上記半導体スイッチ素子SW1の特性を十分に生かすことができる。
また、窒化ガリウム(GaN)を主体とした、2次元電子ガス(2DEG)をチャネルとする高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)は、アバランシェ耐量が無い(または極めて小さい)ため、素子耐圧より高い電圧がドレインソース間に印加されると、その瞬間に素子破壊する。このため本発明を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウム(GaN)の特性を十分に生かすことができる。
In the above-described embodiment, an example of the semiconductor switch element SW1 has been described. However, various switch elements such as IGBT, GaN, and SiC-MOS can be used as the semiconductor switch element SW. For example, when a switch element mainly composed of gallium nitride (GaN) is used as a semiconductor, the advantage is obtained that the on-resistance and loss are relatively small, and the amplification capability is high even at a low input voltage. In such a semiconductor device using the semiconductor switch element SW1, when a protection circuit is provided to protect the semiconductor switch element SW1 from a surge current, the capacitance on the input side as a whole increases in the conventional method. Therefore, there is a concern that the above-mentioned characteristic that the element capacitance is small cannot be fully utilized. However, by using the method of the present invention, it is possible to suppress an increase in capacitance on the input side while realizing a configuration that can be effectively protected from a surge voltage, and the semiconductor switch element SW1 mainly composed of gallium nitride can be suppressed. The characteristics can be fully utilized.
Further, a high electron mobility transistor (HEMT) mainly composed of gallium nitride (GaN) and having a channel of a two-dimensional electron gas (2DEG) has no (or very small) avalanche resistance. When a voltage higher than the withstand voltage is applied between the drain and source, the element is destroyed at that moment. Therefore, by using the present invention, it is possible to suppress an increase in capacitance on the input side while realizing a configuration that can be effectively protected from a surge voltage, and to fully utilize the characteristics of gallium nitride (GaN).
上記実施形態では、第1の整流器D1として一般的な整流ダイオードを例示したが、第1の整流器は、ツェナーダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって構成することで同様の機能を実現できる。 In the above embodiment, a general rectifier diode is exemplified as the first rectifier D1, but the first rectifier is configured by a semiconductor element such as a Zener diode, FRD, SBD, MOSFET, bipolar transistor, or the like. Can be realized.
上記実施形態では、第2の整流器として、ツェナーダイオードを例示したが、第2の整流器は、上記ツェナーダイオードに代えて、又は上記ツェナーダイオードに加え、一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって少なくとも1つまたは2つ以上の複数で構成され、例えば、これらいずれか1又は複数の素子におけるツェナー電圧及び順方向特性の閾値電圧の少なくともいずれかによって定まる電圧値を第1の所定値として導通するように構成されていてもよい。一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性を、上記実施形態で用いたツェナーダイオードの定電圧特性(ツェナー電圧)に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用でき、またベースエミッタ間を接続してベースコレクタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく2つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。 In the above embodiment, a Zener diode is exemplified as the second rectifier. However, the second rectifier may be a general rectifier diode, FRD, SBD, MOSFET, instead of the Zener diode, or in addition to the Zener diode. For example, a voltage value determined by at least one of a Zener voltage and a threshold voltage of a forward characteristic in any one or a plurality of elements is formed by a semiconductor element such as a bipolar transistor. It may be configured to conduct as a predetermined value of 1. In a general rectifier diode, FRD, and SBD, the same effect can be obtained by substituting the forward characteristic of the diode with the constant voltage characteristic (zener voltage) of the Zener diode used in the above embodiment. In the MOSFET, the forward characteristics of the parasitic diode can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode by connecting the gate and source. Furthermore, in bipolar transistors, the forward characteristics of the PN junction between the base and emitter can be substituted for the constant voltage characteristics (zener voltage) of the Zener diode by connecting the base and collector, and the base and collector can be connected by connecting the base and emitter. The forward characteristic of the PN junction can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode. In addition, as a substitute for the constant voltage characteristics of a general rectifier diode, FRD, SBD, MOSFET, or Zener diode of a bipolar transistor, the voltage characteristics can be changed to any voltage characteristics not only by a single unit but also by two or more multi-stages and combinations.
上記実施形態では、第3の整流器として、ツェナーダイオードを例示したが、第3の整流器は、ツェナーダイオードに代えて、又はツェナーダイオードに加え、一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって少なくとも1つまたは2つ以上の複数で構成され、例えば、これらいずれか1又は複数の素子におけるツェナー電圧及び順方向特性の閾値電圧の少なくともいずれかによって定まる電圧値を第2の所定値として導通するように構成されていてもよい。一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用でき、またベースエミッタ間を接続してベースコレクタ間のPN接合の順方向特性をツェナーダイオードの定電圧特性(ツェナー電圧)に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく2つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。 In the above embodiment, a Zener diode is exemplified as the third rectifier. However, the third rectifier is a general rectifier diode, FRD, SBD, MOSFET, bipolar transistor instead of or in addition to the Zener diode. For example, a voltage value determined by at least one of a Zener voltage and a threshold voltage of a forward characteristic in any one or a plurality of elements is set to a second value. It may be configured to conduct as a predetermined value. In a general rectifier diode, FRD, or SBD, the same effect can be obtained by substituting the forward characteristic of the diode for the constant voltage characteristic (zener voltage) of the Zener diode. In the MOSFET, the forward characteristics of the parasitic diode can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode by connecting the gate and source. Furthermore, in bipolar transistors, the forward characteristics of the PN junction between the base and emitter can be substituted for the constant voltage characteristics (zener voltage) of the Zener diode by connecting the base and collector, and the base and collector can be connected by connecting the base and emitter. The forward characteristic of the PN junction can be substituted for the constant voltage characteristic (zener voltage) of the Zener diode. In addition, as a substitute for the constant voltage characteristics of a general rectifier diode, FRD, SBD, MOSFET, or Zener diode of a bipolar transistor, the voltage characteristics can be changed to any voltage characteristics not only by a single unit but also by two or more multi-stages and combinations.
1…半導体装置
3…ゲートドライバ(信号入力部)
5…電圧設定回路
6…接続部
7…高電位側の通電路
8…低電位側の通電路
D1…第1の整流器
SW1…半導体スイッチ素子
R1…第1の制限抵抗
R2…第2の制限抵抗
ZD1…第1の電圧設定回路
ZD1a…ツェナーダイオード(第2の整流器)
ZD2…第2の電圧設定回路
ZD2a…ツェナーダイオード(第3の整流器)
ZD2b…ツェナーダイオード(第3の整流器)
DESCRIPTION OF
DESCRIPTION OF
ZD2 ... second voltage setting circuit ZD2a ... Zener diode (third rectifier)
ZD2b ... Zener diode (third rectifier)
Claims (7)
前記高電位側端子と前記低電位側端子との間に直列に接続される第1の電圧設定回路及び第2の電圧設定回路を備え、前記第1の電圧設定回路は前記高電位側端子に一方を接続され、前記第2の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路と、
前記第1の電圧設定回路と前記第2の電圧設定回路との間の接続部側に入力端子が接続され、前記制御端子側に出力端子が接続され、前記入力端子側から前記出力端子側のみに電流を通す第1の整流器と
を備え、
前記第1の電圧設定回路は第2の整流器からなり、前記高電位側端子と前記低電位側端子との間の電位差が第1の所定値を超えるときに導通状態となるように構成され、
前記第2の電圧設定回路は第3の整流器からなり、前記半導体スイッチ素子の制御端子と前記低電位側端子との間の電位差が第2の所定値を超えるときに導通状態となるように構成され、
前記高電位側端子と前記低電位側端子との間の電位差が前記第1の所定値以下となる通常時には、前記信号入力部から前記制御端子に対してオフ信号が与えられているときに前記第1の整流器を介して前記制御端子に印加される電圧が前記閾値未満となるように構成され、
前記高電位側端子と前記低電位側端子との間の電位差が前記第1の所定値を超える異常時には、前記第1の整流器を介して前記制御端子に印加される電圧が前記閾値を超えるように上昇することで前記半導体スイッチ素子がオン動作し、前記高電位側端子と前記低電位側端子との間に電流が流れることを特徴とする半導体装置。 A control terminal for receiving a signal from a predetermined signal input unit, a high potential side terminal connected to a high potential side energization path, and a low potential side terminal connected to a low potential side energization path, A semiconductor switching element that is turned on when a voltage exceeding a predetermined threshold is applied to the terminal;
A first voltage setting circuit and a second voltage setting circuit connected in series between the high potential side terminal and the low potential side terminal, wherein the first voltage setting circuit is connected to the high potential side terminal; One of which is connected, and the second voltage setting circuit is connected to the low potential side terminal, and
An input terminal is connected to the connection side between the first voltage setting circuit and the second voltage setting circuit, an output terminal is connected to the control terminal side, and only the output terminal side from the input terminal side And a first rectifier for passing current through
The first voltage setting circuit includes a second rectifier, and is configured to be in a conductive state when a potential difference between the high potential side terminal and the low potential side terminal exceeds a first predetermined value,
The second voltage setting circuit includes a third rectifier, and is configured to be in a conductive state when a potential difference between the control terminal of the semiconductor switch element and the low potential side terminal exceeds a second predetermined value. And
When the potential difference between the high-potential side terminal and the low-potential side terminal is equal to or less than the first predetermined value, the off-signal is given to the control terminal from the signal input unit. The voltage applied to the control terminal via the first rectifier is configured to be less than the threshold value,
When the potential difference between the high potential side terminal and the low potential side terminal exceeds the first predetermined value, the voltage applied to the control terminal via the first rectifier may exceed the threshold value. The semiconductor switch element is turned on, and a current flows between the high potential side terminal and the low potential side terminal.
前記低電位側端子と前記接続部の間には、第2の制限抵抗が前記第3の整流器と直列に接続されていることを特徴とする請求項1から請求項4のいずれか一項に記載の半導体装置。 Between the high potential side terminal and the connection portion, a first limiting resistor is connected in series with the second rectifier,
The second limiting resistor is connected in series with the third rectifier between the low-potential-side terminal and the connection portion, according to any one of claims 1 to 4. The semiconductor device described.
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