JP2013165230A - Suction collet and method of manufacturing semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a suction collet, along with a method of manufacturing a semiconductor device, capable of well sucking a semiconductor chip when picking it up from a dicing tape, suppressing occurrence of deflection or warping at an overhang part of the semiconductor chip, and suppressing damage of the semiconductor chip.SOLUTION: A suction collet 60 bonds a second semiconductor chip 21 on a first semiconductor chip 14, in such a manner as it protrudes from the first semiconductor chip 14 along X direction. A first portion 63 that sucks a corner part 21E of the second semiconductor chip 21 is made from a first elastic body 67. A second portion 64 which is other than a portion that sucks the corner part 21E of the second semiconductor chip 21 is made from a second elastic body 68 that is harder than the first elastic body 67.

Description

本発明は、吸着コレット及び半導体装置の製造方法に関する。   The present invention relates to an adsorption collet and a method for manufacturing a semiconductor device.

特許文献１には、ベース基板（配線基板）に搭載された下段の半導体チップから上段の半導体チップがオーバーハングするように積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）型の半導体装置が開示されている。
上段の半導体チップは、ダイボンディング用コレットにより下段の半導体チップ上に搭載される。 Patent Document 1 discloses an MCP (Multi Chip Package) type semiconductor device in which a lower semiconductor chip mounted on a base substrate (wiring substrate) is stacked so that an upper semiconductor chip is overhanging.
The upper semiconductor chip is mounted on the lower semiconductor chip by a die bonding collet.

また、特許文献２には、両端面に開口する吸引孔を有する弾性体の一方の開口に真空源が接続され、他方の開口により半導体チップを吸着、搬送する吸着コレットにおいて、半導体チップと接するコレット先端部の硬度をコレット本体の硬度よりも高くすることが開示されている。
コレット先端部は、コレット本体の平坦な端面の外周部に配置されている。このため、コレット先端部の内側には、コレット本体の平坦な端面を露出する空間が形成されている。 Also, in Patent Document 2, a vacuum source is connected to one opening of an elastic body having suction holes that are open at both end faces, and a collet that contacts the semiconductor chip in the suction collet that sucks and conveys the semiconductor chip through the other opening. It is disclosed that the hardness of the tip portion is higher than the hardness of the collet body.
The collet tip is disposed on the outer periphery of the flat end surface of the collet body. For this reason, the space which exposes the flat end surface of a collet main body is formed inside the collet tip part.

特開２００１−２１７３８３号公報JP 2001-217383 A 特開２００５−８６０４７号公報JP 2005-86047 A

ところで、近年、携帯機器の小型・薄型化により、携帯機器に搭載される半導体装置の構成要素である半導体チップの薄厚化が望まれている。
弾性体からなる吸着面を有するダイボンディング用コレットにより、薄板化された上段の半導体チップを下段の半導体チップからオーバーハングするように積層する際、第２の半導体チップのオーバーハング量が大きいと、下段の半導体チップと重ならない部分で弾性体が反発する。 By the way, in recent years, it has been desired to reduce the thickness of a semiconductor chip, which is a component of a semiconductor device mounted on a portable device, as the portable device becomes smaller and thinner.
When stacking the thinned upper semiconductor chip so as to overhang from the lower semiconductor chip by a die bonding collet having an adsorption surface made of an elastic body, when the overhang amount of the second semiconductor chip is large, The elastic body rebounds at the part that does not overlap the lower semiconductor chip.

これにより、上段の半導体チップに反りが発生し、配線基板と接触することで、上段の半導体チップにチップクラックが発生する恐れがあった。
さらに、上段の半導体チップの裏面に、接着部材であるＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）が配置されている場合には、上段の半導体チップのオーバーハング部が沿った状態で配線基板に接着される恐れもあった。 As a result, the upper semiconductor chip is warped, and contact with the wiring substrate may cause chip cracks in the upper semiconductor chip.
Furthermore, when a DAF (Die Attached Film) as an adhesive member is disposed on the back surface of the upper semiconductor chip, there is a possibility that the upper semiconductor chip may be bonded to the wiring board along the overhang portion. there were.

また、特許文献２に記載の吸着コレットを用いた場合、硬度の高い先端部の内側には空間が形成されているため、下段の半導体チップに対してオーバーハングするように上段の半導体チップをダイボンディングする際、コレット先端部により上段の半導体チップに曲げ応力が発生し、上段の半導体チップにチップクラックが発生する恐れがあった。   In addition, when the suction collet described in Patent Document 2 is used, since the space is formed inside the hard tip, the upper semiconductor chip is die-attached so as to overhang the lower semiconductor chip. When bonding, bending stress is generated in the upper semiconductor chip due to the tip of the collet, and there is a risk of chip cracks occurring in the upper semiconductor chip.

さらに、特許文献２に記載の吸着コレットを用いた場合、コレットの吸着面の周囲に硬度の高い材料を配置しているため、ダイシングテープから切断された半導体チップをピックアップする際に、薄型化された半導体チップ（例えば、厚さが５０μｍ以下）を精度良くピックアップできない恐れもあった。   Furthermore, when the suction collet described in Patent Document 2 is used, since a material having high hardness is disposed around the suction surface of the collet, the thickness is reduced when a semiconductor chip cut from the dicing tape is picked up. In addition, there is a possibility that a semiconductor chip (for example, a thickness of 50 μm or less) cannot be picked up with high accuracy.

本発明の一観点によれば、配線基板上に搭載された第１の半導体チップ上に、第１の方向において該第１の半導体チップからはみ出すように第２の半導体チップを接着する吸着コレットであって、少なくとも前記第２の半導体チップの角部を吸着する部分が、第１の弾性体で構成され、前記第２の半導体チップの角部を吸着する部分以外の他の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成されていることを特徴とする吸着コレットが提供される。   According to one aspect of the present invention, an adsorption collet that bonds a second semiconductor chip so as to protrude from the first semiconductor chip in a first direction on a first semiconductor chip mounted on a wiring board. And at least a portion that adsorbs a corner portion of the second semiconductor chip is formed of a first elastic body, and a portion other than the portion that adsorbs the corner portion of the second semiconductor chip is the first semiconductor chip. An adsorption collet is provided that is composed of a second elastic body that is harder than the first elastic body.

本発明の吸着コレットによれば、少なくとも第２の半導体チップの角部を吸着する部分を第２の弾性体よりも柔らかい第１の弾性体で構成することにより、ダイシングテープから第２の半導体チップをピックアップする際に、第２の半導体チップを良好に吸着することができる。   According to the suction collet of the present invention, the second semiconductor chip is separated from the dicing tape by forming at least a portion that sucks the corner of the second semiconductor chip with the first elastic body softer than the second elastic body. When picking up the second semiconductor chip, the second semiconductor chip can be favorably adsorbed.

また、第２の半導体チップの角部を吸着する部分以外の他の部分を第１の弾性体よりも硬い第２の弾性体で構成することにより、第２の半導体チップのうち、第１の半導体チップからはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップの破損（例えば、チップクラック）を抑制できる。   Further, by configuring the other part other than the part that adsorbs the corners of the second semiconductor chip with the second elastic body that is harder than the first elastic body, the first of the second semiconductor chips Since it is possible to suppress the occurrence of warping and bending at a portion protruding from the semiconductor chip (overhang portion), damage (for example, chip crack) of the second semiconductor chip can be suppressed.

本発明の第１実施の形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１に示す半導体装置のＡ−Ａ線方向の断面図である。It is sectional drawing of the AA line direction of the semiconductor device shown in FIG. 図１に示す半導体装置のＢ−Ｂ線方向の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG. 1 in the BB line direction. 本発明の第１の実施の形態に係る吸着コレットの断面図、及びダイシングテープから第２の半導体チップをピックアップする際に使用するステージの断面図を示す図である。It is a figure which shows sectional drawing of the adsorption collet which concerns on the 1st Embodiment of this invention, and sectional drawing of the stage used when picking up a 2nd semiconductor chip from a dicing tape. 図４に示す吸着コレットをＣ視した平面図である。It is the top view which looked at C of the adsorption collet shown in FIG. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。It is sectional drawing (the 1) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。It is sectional drawing (the 2) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。It is sectional drawing (the 3) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。It is sectional drawing (the 4) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。It is sectional drawing (the 5) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。It is sectional drawing (the 6) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。It is sectional drawing (the 7) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。It is sectional drawing (the 8) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。It is sectional drawing (the 9) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態の第１変形例に係る吸着コレットの平面図である。It is a top view of the adsorption collet concerning the 1st modification of a 1st embodiment of the present invention. 本発明の第１の実施の形態の第２変形例に係る吸着コレットの平面図である。It is a top view of the adsorption collet concerning the 2nd modification of a 1st embodiment of the present invention. 本発明の第２実施の形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 2nd embodiment of the present invention. 図１に示す半導本発明の第２の実施の形態に係る吸着コレットの平面図である。It is a top view of the adsorption collet which concerns on the 2nd Embodiment of the semiconductor invention shown in FIG. 本発明の第２の実施の形態に係る吸着コレットの平面図である。It is a top view of the adsorption collet concerning a 2nd embodiment of the present invention. 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、具体的には、製造途中の半導体装置を示す断面図である。FIG. 6 is a diagram (part 1) illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention, specifically, a cross-sectional view illustrating the semiconductor device that is being manufactured; 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、具体的には、図２０に続く、製造途中の半導体装置を示す断面図である。FIG. 21 is a diagram (No. 2) illustrating a process for manufacturing a semiconductor device according to the second embodiment of the invention, and more specifically, a cross-sectional view of the semiconductor device in the process of being manufactured following FIG. 20; 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、具体的には、図２１Ａに示す構造体の平面図である。It is FIG. (2) which shows the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention, Specifically, it is a top view of the structure shown to FIG. 21A. 本発明の第３の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る吸着コレットの平面図である。It is a top view of the adsorption collet concerning a 3rd embodiment of the present invention. 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図であり、製造途中の半導体装置を示す断面図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention, and is sectional drawing which shows the semiconductor device in the middle of manufacture.

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の吸着コレット及び半導体装置の寸法関係とは異なる場合がある。   Embodiments to which the present invention is applied will be described below in detail with reference to the drawings. Note that the drawings used in the following description are for explaining the configuration of the embodiment of the present invention, and the size, thickness, dimensions, etc. of each part shown in the drawings are the dimensional relationships between the actual suction collet and the semiconductor device. May be different.

（第１の実施の形態）
図１は、本発明の第１実施の形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図であり、図３は、図１に示す半導体装置のＢ−Ｂ線方向の断面図である。 (First embodiment)
FIG. 1 is a plan view of the semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view of the semiconductor device shown in FIG. 1 in the AA line direction, and FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. 1 in the BB line direction.

図１において、Ｘ方向は、第１の半導体チップ１４に対して第２の半導体チップ２１がはみ出す第１の方向（オーバーハングする方向）を示しており、Ｙ方向は、Ｘ方向に直交する方向を示している。また、図１では、説明の便宜上、図２及び図３に示す封止樹脂２６の図示を省略する。   In FIG. 1, the X direction indicates the first direction (the overhanging direction) in which the second semiconductor chip 21 protrudes from the first semiconductor chip 14, and the Y direction is a direction orthogonal to the X direction. Is shown. In FIG. 1, illustration of the sealing resin 26 shown in FIGS. 2 and 3 is omitted for convenience of explanation.

図１〜図３を参照するに、第１の実施の形態の半導体装置１０は、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）型の半導体装置であり、配線基板１１と、第１及び第２の外部接続端子１２Ａ，１２Ｂと、第１の半導体チップ１４と、第１の接着部材１５と、第１の導電性ワイヤ１７と、第２の半導体チップ２１と、第２の接着部材２２と、第２の導電性ワイヤ２４と、封止樹脂２６と、を有する。   1 to 3, a semiconductor device 10 according to the first embodiment is an MCP (Multi Chip Package) type semiconductor device, and includes a wiring board 11, first and second external connection terminals 12A. , 12B, the first semiconductor chip 14, the first adhesive member 15, the first conductive wire 17, the second semiconductor chip 21, the second adhesive member 22, and the second conductive material. A wire 24 and a sealing resin 26 are included.

配線基板１１は、矩形とされており、Ｘ方向において対向配置された２つの辺１１Ａ，１１Ｂと、Ｙ方向において対向配置された２つの辺１１Ｃ，１１Ｄと、を有する。
配線基板１１は、絶縁基材３１と、第１の接続パッド３２と、第２の接続パッド３３と、第１の外部接続パッド３５（ランド）と、第２の外部接続パッド３６（ランド）と、配線パターン３８，３９と、第１のソルダーレジスト４１と、第２のソルダーレジスト４２と、を有する。 The wiring board 11 has a rectangular shape, and includes two sides 11A and 11B arranged to face each other in the X direction and two sides 11C and 11D arranged to face each other in the Y direction.
The wiring board 11 includes an insulating base 31, a first connection pad 32, a second connection pad 33, a first external connection pad 35 (land), and a second external connection pad 36 (land). , Wiring patterns 38 and 39, a first solder resist 41, and a second solder resist 42.

絶縁基材３１は、板状とされており、平坦な面とされた一面３１ａ及び他面３１ｂを有する。絶縁基材３１としては、例えば、厚さが０．２ｍｍのガラスエポキシ基板を用いることができる。   The insulating base material 31 is plate-shaped and has one surface 31a and another surface 31b which are flat surfaces. As the insulating base material 31, for example, a glass epoxy substrate having a thickness of 0.2 mm can be used.

第１の接続パッド３２は、第１の半導体チップ１４の実装領域の外側に位置する絶縁基材３１の一面３１ａのうち、配線基板１１の辺１１Ａ側に位置する部分と、配線基板１１の辺１１Ｂ側に位置する部分と、にそれぞれ列状に配置されている。これにより、配線基板１１は、複数の第１の接続パッド３２よりなり、かつ対向配置された２つの接続パッド群を有する。   The first connection pad 32 includes a portion located on the side 11 </ b> A side of the wiring substrate 11 in the one surface 31 a of the insulating base 31 located outside the mounting region of the first semiconductor chip 14, and a side of the wiring substrate 11. It is arranged in a row on each of the portions located on the 11B side. As a result, the wiring board 11 includes two connection pad groups each including the plurality of first connection pads 32 and arranged to face each other.

第２の接続パッド３３は、第２の半導体チップ２１の実装領域の外側に位置する絶縁基材３１の一面３１ａのうち、配線基板１１の辺１１Ｃ側に位置する部分と、配線基板１１の辺１１Ｄ側に位置する部分と、にそれぞれ列状に配置されている。これにより、配線基板１１は、複数の第２の接続パッド３３よりなり、かつ対向配置された２つの接続パッド群を有する。   The second connection pad 33 includes a portion located on the side 11 </ b> C side of the wiring substrate 11 in the one surface 31 a of the insulating base 31 located outside the mounting region of the second semiconductor chip 21, and a side of the wiring substrate 11. It is arrange | positioned at the part located in the 11D side, respectively at row form. As a result, the wiring substrate 11 includes two connection pad groups each including the plurality of second connection pads 33 and arranged to face each other.

第１及び第２の外部接続パッド３５，３６は、絶縁基材３１の他面３１ｂに所定の間隔で複数配置されている。   A plurality of first and second external connection pads 35, 36 are arranged on the other surface 31 b of the insulating base 31 at a predetermined interval.

配線パターン３８は、絶縁基材３１に内設されており、一端が第１の接続パッド３２と接続され、他端が第１の外部接続パッド３５と接続されている。これにより、配線パターン３８は、第１の接続パッド３２と第１の外部接続パッド３５とを電気的に接続している。
配線パターン３９は、絶縁基材３１に内設されており、一端が第２の接続パッド３３と接続され、他端が第２の外部接続パッド３６と接続されている。これにより、配線パターン３９は、第２の接続パッド３３と第２の外部接続パッド３６とを電気的に接続している。 The wiring pattern 38 is provided in the insulating base 31, and one end is connected to the first connection pad 32 and the other end is connected to the first external connection pad 35. Thereby, the wiring pattern 38 electrically connects the first connection pad 32 and the first external connection pad 35.
The wiring pattern 39 is provided in the insulating base 31, and one end is connected to the second connection pad 33 and the other end is connected to the second external connection pad 36. Thereby, the wiring pattern 39 electrically connects the second connection pad 33 and the second external connection pad 36.

第１のソルダーレジスト４１は、第１及び第２の接続パッド３２，３３を露出するように、絶縁基材３１の一面３１ａに設けられている。
また、第２のソルダーレジスト４２は、第１及び第２の外部接続パッド３５，３６を露出するように、絶縁基材３１の他面３１ｂに設けられている。 The first solder resist 41 is provided on the one surface 31 a of the insulating base 31 so as to expose the first and second connection pads 32 and 33.
The second solder resist 42 is provided on the other surface 31b of the insulating base 31 so that the first and second external connection pads 35 and 36 are exposed.

第１の外部接続端子１２Ａは、第１の外部接続パッド３５の下面に設けられている。これにより、第１の外部接続端子１２Ａは、第１の外部接続パッド３５を介して、第１の接続パッド３２と電気的に接続されている。
第２の外部接続端子１２Ｂは、第２の外部接続パッド３６の下面に設けられている。これにより、第２の外部接続端子１２Ｂは、第２の外部接続パッド３６を介して、第２の接続パッド３３と電気的に接続されている。
上記第１及び第２の外部接続端子１２Ａ，１２Ｂとしては、例えば、はんだボールを用いることができる。 The first external connection terminal 12 </ b> A is provided on the lower surface of the first external connection pad 35. Thus, the first external connection terminal 12A is electrically connected to the first connection pad 32 via the first external connection pad 35.
The second external connection terminal 12 </ b> B is provided on the lower surface of the second external connection pad 36. Accordingly, the second external connection terminal 12B is electrically connected to the second connection pad 33 via the second external connection pad 36.
For example, solder balls can be used as the first and second external connection terminals 12A and 12B.

第１の半導体チップ１４は、矩形とされおり、薄板化されたチップ（例えば、厚さが５０μｍ以下）である。第１の半導体チップ１４は、Ｙ方向において対向する短辺１４Ａ，１４Ｂと、Ｘ方向において対向する長辺１４Ｃ，１４Ｄと、半導体基板４５と、回路素子層４６と、第１の電極パッド４８と、を有する。
半導体基板４５は、矩形とされた基板である。半導体基板４５としては、例えば、単結晶シリコン基板を用いることができる。 The first semiconductor chip 14 has a rectangular shape and is a thinned chip (for example, a thickness of 50 μm or less). The first semiconductor chip 14 includes short sides 14A and 14B opposed in the Y direction, long sides 14C and 14D opposed in the X direction, a semiconductor substrate 45, a circuit element layer 46, and a first electrode pad 48. Have.
The semiconductor substrate 45 is a rectangular substrate. As the semiconductor substrate 45, for example, a single crystal silicon substrate can be used.

回路素子層４６は、半導体基板４５の表面４５ａに設けられている。回路素子層４６は、多層配線構造とされており、図示していない回路素子（例えば、トランジスタ素子等）を有する。
第１の電極パッド４８は、回路素子層４６の表面４６ａのうち、短辺１４Ａ側に位置する部分と、短辺１４Ｂ側に位置する部分と、にそれぞれ列状に配置されている。つまり、第１の半導体チップ１４は、複数の第１の電極パッド４８よりなり、かつ対向配置された２列の電極パッド群を有する。 The circuit element layer 46 is provided on the surface 45 a of the semiconductor substrate 45. The circuit element layer 46 has a multilayer wiring structure and includes circuit elements (for example, transistor elements) not shown.
The first electrode pads 48 are arranged in a row on the surface 46a of the circuit element layer 46 on a portion located on the short side 14A side and a portion located on the short side 14B side, respectively. That is, the first semiconductor chip 14 includes a plurality of electrode pad groups of the first electrode pads 48 that are arranged opposite to each other.

第１の接着部材１５は、第１の半導体チップ１４を構成する半導体基板４５の裏面４５ｂと配線基板１１を構成する第１のソルダーレジスト４１の上面４１ａとの間に設けられている。
第１の接着部材１５は、配線基板１１上に第１の半導体チップ１４を貼り付けるための部材である。第１の接着部材１５としては、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）を用いることができる。 The first adhesive member 15 is provided between the back surface 45 b of the semiconductor substrate 45 constituting the first semiconductor chip 14 and the upper surface 41 a of the first solder resist 41 constituting the wiring substrate 11.
The first adhesive member 15 is a member for attaching the first semiconductor chip 14 on the wiring substrate 11. As the first adhesive member 15, for example, DAF (Die Attached Film) can be used.

第１の導電性ワイヤ１７は、その一端が第１の接続パッド３２と接続されており、他端が第１の電極パッド４８と接続されている。つまり、第１の半導体チップ１４は、配線基板１１に対してワイヤボンディング接続されている。第１の導電性ワイヤ１７としては、例えば、Ａｕワイヤを用いることができる。   One end of the first conductive wire 17 is connected to the first connection pad 32, and the other end is connected to the first electrode pad 48. That is, the first semiconductor chip 14 is connected to the wiring substrate 11 by wire bonding. For example, an Au wire can be used as the first conductive wire 17.

第２の半導体チップ２１は、矩形とされおり、薄板化されたチップ（例えば、厚さが５０μｍ以下）である。第２の半導体チップ２１は、Ｘ方向において対向配置された短辺２１Ａ，２１Ｂと、Ｙ方向において対向配置された長辺２１Ｃ，２１Ｄと、４つの角部２１Ｅと、半導体基板５１と、回路素子層５２と、第２の電極パッド５４と、を有する。
半導体基板５１は、矩形とされた基板である。半導体基板５１としては、例えば、単結晶シリコン基板を用いることができる。 The second semiconductor chip 21 has a rectangular shape and is a thinned chip (for example, a thickness of 50 μm or less). The second semiconductor chip 21 includes short sides 21A and 21B arranged to face each other in the X direction, long sides 21C and 21D arranged to face each other in the Y direction, four corners 21E, a semiconductor substrate 51, and circuit elements. A layer 52 and a second electrode pad 54 are included.
The semiconductor substrate 51 is a rectangular substrate. As the semiconductor substrate 51, for example, a single crystal silicon substrate can be used.

回路素子層５２は、半導体基板５１の表面５１ａに設けられている。回路素子層５２は、多層配線構造とされており、図示していない回路素子（例えば、トランジスタ素子等）を有する。
第２の電極パッド５４は、回路素子層５２の表面５２ａのうち、短辺２１Ａ側に位置する部分と、短辺２１Ｂ側に位置する部分と、にそれぞれ列状に配置されている。つまり、第２の半導体チップ２１は、複数の第２の電極パッド５４よりなり、かつ対向配置された２列の電極パッド群を有する。 The circuit element layer 52 is provided on the surface 51 a of the semiconductor substrate 51. The circuit element layer 52 has a multilayer wiring structure and includes circuit elements (for example, transistor elements) not shown.
The second electrode pads 54 are arranged in rows on the surface 52a of the circuit element layer 52 on a portion located on the short side 21A side and a portion located on the short side 21B side, respectively. In other words, the second semiconductor chip 21 includes a plurality of second electrode pads 54 and two groups of electrode pads arranged opposite to each other.

上記構成とされた第２の半導体チップ２１は、第１の半導体チップ１４の長辺１４Ｃ，１４Ｄと第２の半導体チップ２１の長辺２１Ｃ，２１Ｄとが直交し、かつ第１の半導体チップ１４の長辺１４Ｃ，１４Ｄ側（言い換えれば、Ｘ方向における第１の半導体チップ１４の両側）に第２の半導体チップ２１の一部がはみ出す（オーバーハングする）ように、第１の半導体チップ１４上に配置されている。   In the second semiconductor chip 21 configured as described above, the long sides 14C and 14D of the first semiconductor chip 14 and the long sides 21C and 21D of the second semiconductor chip 21 are orthogonal to each other, and the first semiconductor chip 14 On the first semiconductor chip 14 such that a part of the second semiconductor chip 21 protrudes (overhangs) on the long side 14C, 14D side (in other words, both sides of the first semiconductor chip 14 in the X direction). Is arranged.

第２の接着部材２２は、第２の半導体チップ２１を構成する半導体基板５１の裏面５１ｂを覆うように設けられている。
第２の接着部材２２のうち、第１の半導体チップ１４を構成する回路素子層４６の表面４６ａと接触する部分が、第１の半導体チップ１４と第２の半導体チップ２１とを接着することに寄与している。 The second adhesive member 22 is provided so as to cover the back surface 51 b of the semiconductor substrate 51 constituting the second semiconductor chip 21.
Of the second adhesive member 22, the portion in contact with the surface 46 a of the circuit element layer 46 constituting the first semiconductor chip 14 adheres the first semiconductor chip 14 and the second semiconductor chip 21. Has contributed.

第２の接着部材２２は、第１の半導体チップ１４上に第２の半導体チップ２１を貼り付けるための部材である。第２の接着部材２２としては、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）を用いることができる。   The second adhesive member 22 is a member for attaching the second semiconductor chip 21 on the first semiconductor chip 14. As the second adhesive member 22, for example, DAF (Die Attached Film) can be used.

第２の導電性ワイヤ２４は、その一端が第２の接続パッド３３と接続されており、他端が第２の電極パッド５４と接続されている。つまり、第２の半導体チップ２１は、第１の半導体チップ１４に対してワイヤボンディング接続されている。第２の導電性ワイヤ２４としては、例えば、Ａｕワイヤを用いることができる。   One end of the second conductive wire 24 is connected to the second connection pad 33, and the other end is connected to the second electrode pad 54. That is, the second semiconductor chip 21 is connected to the first semiconductor chip 14 by wire bonding. As the second conductive wire 24, for example, an Au wire can be used.

封止樹脂２６は、第１及び第２の半導体チップ１４，２１と、第１及び第２の導電性ワイヤ１７，２４と、を覆うように、第１のソルダーレジスト４１の上面４１ａに設けられている。
これにより、封止樹脂２６は、第１及び第２の半導体チップ１４，２１と、第１及び第２の導電性ワイヤ１７，２４と、を封止している。封止樹脂２６の上面２６ａは、平坦な面とされている。封止樹脂２６としては、例えば、モールド樹脂を用いることができる。 The sealing resin 26 is provided on the upper surface 41 a of the first solder resist 41 so as to cover the first and second semiconductor chips 14 and 21 and the first and second conductive wires 17 and 24. ing.
Thereby, the sealing resin 26 seals the first and second semiconductor chips 14 and 21 and the first and second conductive wires 17 and 24. The upper surface 26a of the sealing resin 26 is a flat surface. As the sealing resin 26, for example, a mold resin can be used.

図４は、本発明の第１の実施の形態に係る吸着コレットの断面図、及びダイシングテープから第２の半導体チップをピックアップする際に使用するステージの断面図を示す図である。なお、図４では、後述する図７に示すダイシングテープ９５及び第２の半導体チップ２１の図示を省略する   FIG. 4 is a cross-sectional view of the suction collet according to the first embodiment of the present invention and a cross-sectional view of a stage used when picking up the second semiconductor chip from the dicing tape. In FIG. 4, the dicing tape 95 and the second semiconductor chip 21 shown in FIG.

図５は、図４に示す吸着コレットをＣ視した平面図である。図５において、図４と同一構成部分には同一符号を付す。また、図４に示す吸着コレット６０の断面図は、図５に示す吸着コレット６０のＤ−Ｄ線断面に対応する図である。   FIG. 5 is a plan view of the suction collet shown in FIG. In FIG. 5, the same components as those in FIG. Further, the cross-sectional view of the suction collet 60 shown in FIG. 4 is a view corresponding to the cross section taken along the line DD of the suction collet 60 shown in FIG.

ここで、図４及び図５を参照して、第１の実施の形態の半導体装置１０を製造する際に使用する吸着コレット６０の構成について説明する。   Here, with reference to FIG. 4 and FIG. 5, the structure of the adsorption collet 60 used when manufacturing the semiconductor device 10 of the first embodiment will be described.

吸着コレット６０は、後述する図７に示すダイシングテープ９５上に配置され、かつ個片化された第２の半導体チップ２１をピックアップすると共に、配線基板１１上に搭載された第１の半導体チップ１４上に、Ｘ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着する（後述する図１０参照。）。   The suction collet 60 is arranged on a dicing tape 95 shown in FIG. 7 to be described later, and picks up the second semiconductor chip 21 separated into pieces, and also mounts the first semiconductor chip 14 mounted on the wiring board 11. On top, the second semiconductor chip 21 is bonded so as to protrude from the first semiconductor chip 14 in the X direction (see FIG. 10 described later).

吸着コレット６０は、吸着コレット本体６１と、第１の部分６３と、第２の部分６４と、第１の吸着孔７１と、第２の吸着孔７２と、を有する。
吸着コレット本体６１は、平坦な面で、かつ図１に示す第２の半導体チップ２１の外形よりも大きな矩形とされた弾性体配置面６１ａを有する。 The adsorption collet 60 has an adsorption collet body 61, a first portion 63, a second portion 64, a first adsorption hole 71, and a second adsorption hole 72.
The suction collet body 61 has an elastic body placement surface 61a which is a flat surface and has a rectangular shape larger than the outer shape of the second semiconductor chip 21 shown in FIG.

第１の部分６３は、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する部分である。第１の部分６３は、第２の半導体チップ２１の短辺２１Ａ，２１Ｂ側を吸着する部分の幅が長辺２１Ｃ，２１Ｄ側を吸着する部分の幅よりも広くなるような枠形状とされている。   The first portion 63 is a portion that adsorbs at least the four corner portions 21E of the second semiconductor chip 21. The first portion 63 has a frame shape such that the width of the portion that adsorbs the short sides 21A and 21B of the second semiconductor chip 21 is wider than the width of the portion that adsorbs the long sides 21C and 21D. Yes.

第１の部分６３は、枠形状とされ、弾性体配置面６１ａに接着された第１の弾性体６７で構成されている。これにより、第１の弾性体６７は、その中央部に矩形とされた貫通部６７Ａを有する。また、貫通部６７Ａは、弾性体配置面６１ａの一部を露出している。
第１の弾性体６７は、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する第１の吸着面６７ａを有する。第１の吸着面６７ａは、平坦な面とされている。第１の弾性体６７は、後述する第２の弾性体６８よりも柔らかいゴム（例えば、ショア硬度がＡ６０程度）で構成されている。 The first portion 63 has a frame shape and is configured by a first elastic body 67 bonded to the elastic body placement surface 61a. Thereby, the 1st elastic body 67 has 67 A of penetration parts made into the rectangle in the center part. Further, the through portion 67A exposes a part of the elastic body arrangement surface 61a.
The first elastic body 67 has a first suction surface 67 a that sucks at least the four corners 21 </ b> E of the second semiconductor chip 21. The first suction surface 67a is a flat surface. The first elastic body 67 is made of a softer rubber (for example, a Shore hardness of about A60) than a second elastic body 68 described later.

このように、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する第１の部分６３を第２の弾性体６８よりも柔らかい第１の弾性体６７で構成することにより、吸着コレット６０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップする際に、第２の半導体チップ２１を良好に吸着することができる。   As described above, the first portion 63 that sucks at least the four corners 21 </ b> E of the second semiconductor chip 21 is configured by the first elastic body 67 that is softer than the second elastic body 68. When the second semiconductor chip 21 separated from the dicing tape 95 is picked up, the second semiconductor chip 21 can be favorably adsorbed.

第２の部分６４は、第１の半導体チップ１４と対向するチップ対向部分６５を含み、Ｘ方向における幅Ｗ２がチップ対向部分６５のＸ方向における幅Ｗ１よりも広くなるように構成されている。
第２の部分６４は、第１の弾性体６７よりも硬い第２の弾性体６８で構成されている。第２の弾性体６８としては、例えば、ゴムを用いることができる。第１の弾性体６７のショア硬度がＡ６０の場合、第２の弾性体６８のショア硬度は、例えば、Ａ８０程度とすることができる。 The second portion 64 includes a tip facing portion 65 that faces the first semiconductor chip 14, the width W 2 in the X direction is configured to be wider than the width W 1 in the X-direction of the chip facing portion 65 Yes.
The second portion 64 is configured by a second elastic body 68 that is harder than the first elastic body 67. As the second elastic body 68, for example, rubber can be used. When the Shore hardness of the 1st elastic body 67 is A60, the Shore hardness of the 2nd elastic body 68 can be about A80, for example.

第２の弾性体６８は、第１の弾性体６７と同じ厚さであると共に、貫通部６７Ａに対応した形状とされている。第２の弾性体６８は、第２の半導体チップ２１の一部を吸着する第２の吸着面６８ａを有する。第２の弾性体６８は、貫通部６７Ａに収容され、かつ貫通部６７Ａが露出する弾性体配置面６１ａに接着されている。   The second elastic body 68 has the same thickness as the first elastic body 67 and has a shape corresponding to the through portion 67A. The second elastic body 68 has a second suction surface 68 a that sucks a part of the second semiconductor chip 21. The second elastic body 68 is accommodated in the through-hole 67A and is bonded to the elastic body placement surface 61a from which the through-hole 67A is exposed.

このように、チップ対向部分６５よりもＸ方向における幅が広く、かつ第２の半導体チップ２１の一部を吸着する第２の部分６８を、第２の半導体チップ２１の角部２１Ｅを吸着する第１の弾性体６７よりも硬い第２の弾性体６８で構成することにより、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を接着した際、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。   Thus, the second portion 68 that is wider in the X direction than the chip facing portion 65 and sucks a part of the second semiconductor chip 21 sucks the corner portion 21E of the second semiconductor chip 21. By constituting the second elastic body 68 that is harder than the first elastic body 67, the second semiconductor chip 21 protrudes from both sides of the first semiconductor chip 14 in the X direction on the first semiconductor chip 14. When the second semiconductor chip 21 is bonded, it is possible to suppress the occurrence of warping and bending in the portion of the second semiconductor chip 21 that protrudes from the first semiconductor chip 14 (overhang portion). Breakage (for example, chip crack) can be suppressed.

第２の弾性体６８は、第１の弾性体６７との間に隙間が形成されないように、第１の弾性体６７と接触するように配置されている。また、第１及び第２の吸着面６７ａ，６８ａは、同一平面上に配置されている。
このように、隙間が形成されないように、第１及び第２の弾性体６７，６８を接触させて配置すると共に、第１及び第２の吸着面６７ａ，６８ａを同一平面上に配置することにより、第２の半導体チップ２１が傾斜することなく、第１及び第２の吸着面６７ａ，６８ａと対向する第２の半導体チップ２１の面をしっかりと吸着できる。 The second elastic body 68 is disposed so as to be in contact with the first elastic body 67 so that no gap is formed between the second elastic body 68 and the first elastic body 67. The first and second suction surfaces 67a and 68a are disposed on the same plane.
Thus, by arranging the first and second elastic bodies 67 and 68 in contact with each other so that no gap is formed, the first and second suction surfaces 67a and 68a are arranged on the same plane. The surface of the second semiconductor chip 21 facing the first and second suction surfaces 67a, 68a can be firmly sucked without tilting the second semiconductor chip 21.

また、第１及び第２の吸着面６７ａ，６８ａにより構成されるチップ吸着面６０ａ（第２の半導体チップ２１を吸着する面）の外形は、第２の半導体チップ２１の外形よりも大きな矩形とされている。
このように、チップ吸着面６０ａの外形を、第２の半導体チップ２１の外形よりも大きくすることで、吸着コレット６０により、第２の半導体チップ２１の吸着面全体をしっかりと吸着できる。 Further, the outer shape of the chip suction surface 60a (the surface that sucks the second semiconductor chip 21) constituted by the first and second suction surfaces 67a and 68a is a rectangle larger than the outer shape of the second semiconductor chip 21. Has been.
Thus, by making the outer shape of the chip suction surface 60 a larger than the outer shape of the second semiconductor chip 21, the entire suction surface of the second semiconductor chip 21 can be firmly sucked by the suction collet 60.

第１の吸着孔７１は、第１の弾性体６７の角部（第２の半導体チップ２１の角部２１Ｅと対向する部分）を貫通するように設けられており、第１の吸着面６７ａから露出されている。第１の吸着孔７１は、図示していない真空装置と接続されている。第１の吸着孔７１は、吸着コレット６０が第２の半導体チップ２１を吸着した際、第２の半導体チップ２１の角部２１Ｅを吸着する。   The first suction hole 71 is provided so as to penetrate the corner portion of the first elastic body 67 (the portion facing the corner portion 21E of the second semiconductor chip 21), and from the first suction surface 67a. Exposed. The first suction hole 71 is connected to a vacuum device (not shown). The first suction hole 71 sucks the corner portion 21 </ b> E of the second semiconductor chip 21 when the suction collet 60 sucks the second semiconductor chip 21.

第２の吸着孔７２は、第１の吸着孔７１間に位置する第２の弾性体６８を貫通するように設けられており、第２の吸着面６８ａから露出されている。第２の吸着孔７２は、図示していない真空装置と接続されている。第２の吸着孔７２は、吸着コレット６０が第２の半導体チップ２１を吸着した際、主に第２の半導体チップ２１のうち、第１の半導体チップ１４と対向する部分を吸着する。   The second suction holes 72 are provided so as to penetrate through the second elastic body 68 positioned between the first suction holes 71 and are exposed from the second suction surface 68a. The second suction hole 72 is connected to a vacuum device (not shown). When the adsorption collet 60 adsorbs the second semiconductor chip 21, the second adsorption hole 72 mainly adsorbs a portion of the second semiconductor chip 21 that faces the first semiconductor chip 14.

第１の実施の形態の吸着コレットによれば、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する第１の部分６３を第２の弾性体６８よりも柔らかい第１の弾性体６７で構成することにより、吸着コレット６０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップする際に、第２の半導体チップ２１を良好に吸着することができる。   According to the suction collet of the first embodiment, the first elastic body 67 is softer than the second elastic body 68 in the first portion 63 that sucks at least the four corners 21E of the second semiconductor chip 21. When the second semiconductor chip 21 separated from the dicing tape 95 is picked up using the suction collet 60, the second semiconductor chip 21 can be favorably sucked.

また、チップ対向部分６５を含み、チップ対向部分６５のＸ方向における幅Ｗ１よりもＸ方向の幅Ｗ２が広く、かつ第２の半導体チップ２１の一部を吸着する第２の部分６８を第１の弾性体６７よりも硬い第２の弾性体６８で構成することにより、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を接着した際、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。 Further, the second portion 68 including the chip facing portion 65, having a width W 2 in the X direction wider than the width W 1 in the X direction of the chip facing portion 65 and sucking a part of the second semiconductor chip 21. By constituting the second elastic body 68 that is harder than the first elastic body 67, the second semiconductor chip 21 protrudes from both sides of the first semiconductor chip 14 in the X direction on the first semiconductor chip 14. When the second semiconductor chip 21 is bonded, it is possible to suppress the occurrence of warping and bending in the portion of the second semiconductor chip 21 that protrudes from the first semiconductor chip 14 (overhang portion). Breakage (for example, chip crack) can be suppressed.

次に、図４を参照して、ダイシングテープ９５から第２の半導体チップ２１をピックアップする際に使用するステージ７５の構成について説明する。
ステージ７５は、ステージ本体７７と、第１の吸着部７８と、第１の突き上げ部材８１と、第２の突き上げ部材８２と、第２の吸着部８４と、第３の吸着部８５と、を有する。 Next, the configuration of the stage 75 used when picking up the second semiconductor chip 21 from the dicing tape 95 will be described with reference to FIG.
The stage 75 includes a stage main body 77, a first suction portion 78, a first push-up member 81, a second push-up member 82, a second suction portion 84, and a third suction portion 85. Have.

ステージ本体７７は、平坦な上面７７ａと、突き上げ部材収容部７７Ａと、を有する。ステージ本体７７の上面７７ａには、複数の個片化された第２の半導体チップ２１が接着されたダイシングテープ９５が載置される（後述する図７参照）。
突き上げ部材収容部７７Ａは、第１及び第２の突き上げ部材８１，８２を収容するための空間であり、ステージ本体７７の中央部に設けられている。第１の吸着部７８は、ステージ本体７７に複数設けられており、ステージ本体７７の上面７７ａから露出されている。 The stage main body 77 has a flat upper surface 77a and a push-up member accommodating portion 77A. A dicing tape 95 to which a plurality of separated second semiconductor chips 21 are bonded is placed on the upper surface 77a of the stage main body 77 (see FIG. 7 described later).
The push-up member housing portion 77 </ b> A is a space for housing the first and second push-up members 81 and 82, and is provided in the center portion of the stage main body 77. A plurality of first suction portions 78 are provided on the stage main body 77, and are exposed from the upper surface 77 a of the stage main body 77.

第１の突き上げ部材８１は、突き上げ部材収容部７７Ａの中央部に配置されている。第１の突き上げ部材８１の形状は、例えば、四角柱とすることができる。第１の突き上げ部材８１は、第２の半導体チップ２１が接着されたダイシングテープ９５が載置される平坦な突き上げ面８１ａを有する。   The first push-up member 81 is disposed at the center of the push-up member accommodating portion 77A. The shape of the first push-up member 81 can be, for example, a quadrangular prism. The first push-up member 81 has a flat push-up surface 81a on which the dicing tape 95 to which the second semiconductor chip 21 is bonded is placed.

第１の突き上げ部材８１は、図４に示す状態（ステージ本体７７の上面７７ａに対して突き上げ面８１ａが面一とされた状態）から上方に移動可能な構成とされている。第１の突き上げ部材８１が上方に移動することで、突き上げ面８１ａは、ダイシングテープ９５を介して、第２の半導体チップ２１の中央部を突き上げる。   The first push-up member 81 is configured to be movable upward from the state shown in FIG. 4 (the state in which the push-up surface 81a is flush with the upper surface 77a of the stage main body 77). As the first push-up member 81 moves upward, the push-up surface 81 a pushes up the central portion of the second semiconductor chip 21 through the dicing tape 95.

第２の突き上げ部材８２は、第１の突き上げ部材８１とステージ本体７７との間に位置する突き上げ部材収容部７７Ａに収容されている。第２の突き上げ部材８２は、第１の突き上げ部材８１及びステージ本体７７から離間すると共に、第２の半導体チップ２１のうち、外周部よりも内側でかつ、中央部よりも外側に位置する部分を突き上げることが可能な位置に配置されている。   The second push-up member 82 is housed in a push-up member housing portion 77 </ b> A located between the first push-up member 81 and the stage main body 77. The second push-up member 82 is separated from the first push-up member 81 and the stage main body 77, and a portion of the second semiconductor chip 21 that is located inside the outer peripheral portion and outside the central portion. It is arranged at a position where it can be pushed up.

第２の突き上げ部材８２は、第２の半導体チップ２１が接着されたダイシングテープ９５が載置される平坦な突き上げ面８２ａを有する。
第２の突き上げ部材８２は、図４に示す状態（ステージ本体７７の上面７７ａに対して突き上げ面８２ａが面一とされた状態）から上方に移動可能な構成とされている。第２の突き上げ部材８２が上方に移動した際、突き上げ面８２ａは、ダイシングテープ９５を介して、第２の半導体チップ２１を突き上げることで、第２の半導体チップ２１の外周部に位置するダイシングテープ９５を剥がす。 The second push-up member 82 has a flat push-up surface 82a on which the dicing tape 95 to which the second semiconductor chip 21 is bonded is placed.
The second push-up member 82 is configured to be movable upward from the state shown in FIG. 4 (the state where the push-up surface 82a is flush with the upper surface 77a of the stage main body 77). When the second push-up member 82 moves upward, the push-up surface 82a pushes up the second semiconductor chip 21 through the dicing tape 95, so that the dicing tape is positioned on the outer peripheral portion of the second semiconductor chip 21. Remove 95.

第２の吸着部８４は、ステージ本体７７と第２の突き上げ部材８２との間に設けられている。第２の吸着部８４は、図示していない真空装置と接続されており、ダイシングテープを介して、第２の半導体チップ２１の外周部を吸着する。
第３の吸着部８５は、第１の突き上げ部材８１と第２の突き上げ部材８２との間に設けられている。第１の吸着部８５は、図示していない真空装置と接続されており、ダイシングテープ９５を介して、第２の半導体チップ２１のうち、外周部よりも内側に位置する部分を吸着する。 The second suction portion 84 is provided between the stage main body 77 and the second push-up member 82. The second suction portion 84 is connected to a vacuum device (not shown) and sucks the outer peripheral portion of the second semiconductor chip 21 through a dicing tape.
The third suction portion 85 is provided between the first push-up member 81 and the second push-up member 82. The first suction portion 85 is connected to a vacuum device (not shown), and sucks a portion of the second semiconductor chip 21 located inside the outer peripheral portion via the dicing tape 95.

図６〜図１４は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図６〜図１４において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
図６〜図１４は、図２に示す半導体チップ１０の切断面に対応する断面図である。このため、図６〜図１４では、図３に示す第１の導電性ワイヤ１７、第１の接続パッド３２、第１の外部接続パッド３５、配線パターン３８、及び第１の電極パッド４８を図示することが困難なため、これらの図示を省略する。 6 to 14 are cross-sectional views showing manufacturing steps of the semiconductor device according to the first embodiment of the present invention. 6 to 14, the same components as those of the semiconductor device 10 according to the first embodiment are denoted by the same reference numerals.
6 to 14 are cross-sectional views corresponding to the cut surface of the semiconductor chip 10 shown in FIG. Therefore, in FIGS. 6 to 14, the first conductive wire 17, the first connection pad 32, the first external connection pad 35, the wiring pattern 38, and the first electrode pad 48 shown in FIG. 3 are illustrated. Since it is difficult to do, illustration of these is omitted.

次に、図６〜図１４を参照して、図４に示す吸着コレット６０及びステージ７５を使用した第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図６に示す工程では、ダイシングラインＥにより区画された複数の配線基板形成領域Ｆを有した絶縁基材９１（例えば、厚さが０．２ｍｍのガラスエポキシ基板）を準備する。絶縁基材９１は、後述する図１４に示す工程において、個片化されることで、複数の絶縁基材３１（図２及び図３参照）となる。つまり、絶縁基材９１は、複数の絶縁基材３１の母材となる基材である。 Next, a method for manufacturing the semiconductor device 10 according to the first embodiment using the suction collet 60 and the stage 75 shown in FIG. 4 will be described with reference to FIGS.
First, in the process shown in FIG. 6, an insulating base 91 (for example, a glass epoxy substrate having a thickness of 0.2 mm) having a plurality of wiring board forming regions F partitioned by dicing lines E is prepared. Insulating base material 91 becomes a plurality of insulating base materials 31 (refer to FIGS. 2 and 3) by being separated into pieces in the process shown in FIG. 14 described later. That is, the insulating base material 91 is a base material that serves as a base material for the plurality of insulating base materials 31.

次いで、周知の手法により、各配線基板形成領域Ｆに、図示していない第１の接続パッド３２（図３参照）と、第２の接続パッド３３と、図示していない第１の外部接続パッド３５（図３参照）と、第２の外部接続パッド３６と、図示していない配線パターン３８（図３参照）と、配線パターン３９と、第１のソルダーレジスト４１と、第２のソルダーレジスト４２と、を形成する。   Next, a first connection pad 32 (see FIG. 3) (not shown), a second connection pad 33, and a first external connection pad (not shown) are formed in each wiring board formation region F by a known method. 35 (see FIG. 3), a second external connection pad 36, a wiring pattern 38 (not shown), a wiring pattern 39, a first solder resist 41, and a second solder resist 42. And form.

これにより、各配線基板形成領域Ｆに配線基板１１が形成された配線母基板９３が形成される。この段階では、複数の配線基板１１は、連結されており、個片化されていない。   Thereby, the wiring mother board 93 in which the wiring board 11 is formed in each wiring board forming region F is formed. At this stage, the plurality of wiring boards 11 are connected and are not separated.

次いで、第１の接着部材１５（例えば、ＤＡＦ）を介して、配線基板１１の中央に位置する第１のソルダーレジスト４１の上面４１ａに、予め準備した第１の半導体チップ１４を接着（搭載）する。このとき、第１の電極パッド４８（図示せず）が上面側となるように、第１の半導体チップ１４を接着する。また、第１の半導体チップ１４は、各配線基板１１に対して１つ接着する。   Next, the first semiconductor chip 14 prepared in advance is bonded (mounted) to the upper surface 41a of the first solder resist 41 located in the center of the wiring substrate 11 via the first bonding member 15 (for example, DAF). To do. At this time, the first semiconductor chip 14 is bonded so that the first electrode pad 48 (not shown) is on the upper surface side. Further, one first semiconductor chip 14 is bonded to each wiring substrate 11.

次いで、ワイヤボンディング装置（図示せず）を用いて、第１の電極パッド４８と第１の接続パッド３２とを接続する図示していない第１の導電性ワイヤ１７（例えば、Ａｕワイヤ）を形成する。これにより、第１の半導体チップ１４と配線基板１１とがワイヤボンディング接続される。   Next, using a wire bonding apparatus (not shown), the first conductive wire 17 (for example, Au wire) (not shown) that connects the first electrode pad 48 and the first connection pad 32 is formed. To do. Thereby, the first semiconductor chip 14 and the wiring substrate 11 are connected by wire bonding.

次いで、図７に示す工程では、同一平面上に配置されたステージ本体７７の上面７７ａ及び突き上げ面８１ａ，８２ａに、第２の接着部材２２を介して、個片化された複数の第２の半導体チップ２１が貼り付けられたダイシングテープ９５を載置し、第１〜第３の吸着部７８，８４，８５によりダイシングテープ９５を吸着する。
ダイシングテープ９５としては、ダイシングテープ本体９７上に接着層９８が配置されたものを用い、ダイシングテープ本体９７の裏面側（接着層９８が形成されていない側）をステージ本体７７の上面７７ａ及び突き上げ面８１ａ，８２ａと接触させる。 Next, in the process shown in FIG. 7, a plurality of second pieces separated into the upper surface 77 a and the push-up surfaces 81 a and 82 a of the stage main body 77 arranged on the same plane through the second adhesive member 22. The dicing tape 95 to which the semiconductor chip 21 is attached is placed, and the dicing tape 95 is sucked by the first to third suction portions 78, 84, 85.
As the dicing tape 95, one having an adhesive layer 98 disposed on the dicing tape main body 97 is used, and the back surface side (the side on which the adhesive layer 98 is not formed) of the dicing tape main body 97 is pushed up to the upper surface 77a of the stage main body 77. Contact with the surfaces 81a and 82a.

また、接着層９８上に配置された第２の接着部材２２は、ウエハ状とされた第２の半導体チップ２１（言い換えれば、単結晶シリコンウエハに形成された複数の第２の半導体チップ２１）を個片化する際に、切断されて個片化される。このため、各第２の半導体チップ２１を構成する半導体基板５１の裏面５１ｂには、個片化された第２の接着部材２２が形成される。   The second adhesive member 22 disposed on the adhesive layer 98 is a second semiconductor chip 21 in a wafer shape (in other words, a plurality of second semiconductor chips 21 formed on a single crystal silicon wafer). Is cut into individual pieces. For this reason, the separated second adhesive member 22 is formed on the back surface 51 b of the semiconductor substrate 51 constituting each second semiconductor chip 21.

次いで、第１の弾性体６７により構成された第１の部分６３により、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着可能なように、第２の半導体チップ２１の回路素子層５２の上面５２ａの上方に吸着コレット６０を移動させる。   Next, the circuit element layer 52 of the second semiconductor chip 21 so that at least the four corners 21E of the second semiconductor chip 21 can be adsorbed by the first portion 63 constituted by the first elastic body 67. The suction collet 60 is moved above the upper surface 52a.

次いで、図８に示す工程では、突き上げ面８１ａ，８２ａを同一平面に配置させた状態で、第１及び第２の突き上げ部材８１，８２を上方に移動させることで、突き上げ面８１ａ，８２ａにより、ダイシングテープ９５を介して、第２の半導体チップ２１を突き上げる。   Next, in the step shown in FIG. 8, the first and second push-up members 81 and 82 are moved upward in a state where the push-up surfaces 81a and 82a are arranged on the same plane, so that the push-up surfaces 81a and 82a The second semiconductor chip 21 is pushed up through the dicing tape 95.

これにより、第２の半導体チップ２１の外周部に位置する第２の接着部材２２に接着されたダイシングテープ９５を剥離させる。
また、図８に示す工程において、第１及び第２の突き上げ部材８１，８２を上方に移動させる際、回路素子層５２の表面５２ａが吸着コレット６０に吸着されないように、第１及び第２の突き上げ部材８１，８２の高さ方向の移動量（この場合の移動量は、図８に示すステージ本体７７の上面７７ａと第２の突き上げ部材８２の突き上げ面８２ａとの高さの差）を調整する。 As a result, the dicing tape 95 adhered to the second adhesive member 22 located on the outer peripheral portion of the second semiconductor chip 21 is peeled off.
Further, in the step shown in FIG. 8, the first and second push-up members 81 and 82 are moved upward so that the surface 52 a of the circuit element layer 52 is not sucked by the suction collet 60. The amount of movement of the push-up members 81 and 82 in the height direction (in this case, the amount of movement is the difference in height between the upper surface 77a of the stage main body 77 and the push-up surface 82a of the second push-up member 82 shown in FIG. 8). To do.

次いで、第２の突き上げ部材８２を移動させることなく、第１の突き上げ部材８１のみを上方に移動させることで、ダイシングテープ９５を介して、突き上げ面８１ａにより第２の半導体チップ２１の中央部を突き上げて、チップ吸着面６０ａにより回路素子層５２の上面５２ａ全体を吸着する。   Next, by moving only the first push-up member 81 upward without moving the second push-up member 82, the central portion of the second semiconductor chip 21 is pushed by the push-up surface 81a via the dicing tape 95. The entire upper surface 52a of the circuit element layer 52 is adsorbed by the chip adsorbing surface 60a.

これにより、第２の半導体チップ２１の中央部よりも外側に位置する第２の接着部材２２からダイシングテープ９５を剥離すると共に、第１の弾性体６７よりなる第１の部分６３が第２の半導体チップ２１の４つの角部２１Ｅを吸着する。この段階において、吸着コレット６０により、第２の半導体チップ２１が吸着される。   As a result, the dicing tape 95 is peeled off from the second adhesive member 22 located outside the central portion of the second semiconductor chip 21, and the first portion 63 made of the first elastic body 67 is changed to the second portion. The four corners 21E of the semiconductor chip 21 are adsorbed. At this stage, the second semiconductor chip 21 is sucked by the suction collet 60.

次いで、図９に示す工程では、突き上げ面８１ａが突き上げ面８２ａに対して面一となるように、図８に示す第１の突き上げ部材８１を下方に移動させる。これにより、第２の半導体チップ２１の中央部に位置する第２の接着部材２２に接着されたダイシングテープ９５が剥離され、吸着コレット６０により、第２の接着部材２２と共に第２の半導体チップ２１（言い換えれば、第２の接着部材２２が形成された第２の半導体チップ２１）がピックアップされる。   Next, in the step shown in FIG. 9, the first push-up member 81 shown in FIG. 8 is moved downward so that the push-up surface 81a is flush with the push-up surface 82a. As a result, the dicing tape 95 bonded to the second adhesive member 22 located at the center of the second semiconductor chip 21 is peeled off, and the second semiconductor chip 21 together with the second adhesive member 22 by the suction collet 60. (In other words, the second semiconductor chip 21 on which the second adhesive member 22 is formed) is picked up.

このように、ダイシングテープ９５から第２の半導体チップ２１をピックアップする際、第２の弾性体６８よりも柔らかい第１の弾性体６７で構成された第１の部分６３により、第２の半導体チップ２１の４つの角部２１Ｅを吸着することで、第２の半導体チップ２１を良好に吸着することができる。   As described above, when the second semiconductor chip 21 is picked up from the dicing tape 95, the second semiconductor chip is formed by the first portion 63 formed of the first elastic body 67 softer than the second elastic body 68. By adsorbing the four corners 21E of 21, the second semiconductor chip 21 can be adsorbed satisfactorily.

次いで、図１０に示す工程では、配線基板１１上に搭載された第１の半導体チップ１４上に、図９に示す第２の半導体チップ２１をピックアップした吸着コレット６０を移動さる。
次いで、第１の半導体チップ１４の長辺１４Ｃ，１４Ｄと第２の半導体チップ２１の長辺２１Ｃ，２１Ｄとが直交（図１参照）し、かつ第１の半導体チップ１４の長辺１４Ｃ，１４Ｄから第２の半導体チップ２１の一部がＸ方向にはみ出す（言い換えれば、Ｘ方向において第１の半導体チップ１４の両側にオーバーハングする）ように、第２の接着部材２２を介して、第１の半導体チップ１４上（具体的には、回路素子層４６の表面４６ａ）に第２の半導体チップ２１を接着する。 Next, in the process shown in FIG. 10, the suction collet 60 that picks up the second semiconductor chip 21 shown in FIG. 9 is moved onto the first semiconductor chip 14 mounted on the wiring substrate 11.
Next, the long sides 14C and 14D of the first semiconductor chip 14 and the long sides 21C and 21D of the second semiconductor chip 21 are orthogonal (see FIG. 1), and the long sides 14C and 14D of the first semiconductor chip 14 are orthogonal. Through the second adhesive member 22 so that a part of the second semiconductor chip 21 protrudes in the X direction (in other words, overhangs on both sides of the first semiconductor chip 14 in the X direction). The second semiconductor chip 21 is bonded onto the semiconductor chip 14 (specifically, the surface 46a of the circuit element layer 46).

このように、チップ対向部分６５を含み、チップ対向部分６５のＸ方向における幅Ｗ１よりもＸ方向の幅Ｗ２の広い第２の部分６８が、第１の弾性体６７よりも硬い第２の弾性体６８で構成された吸着コレット６０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を直交させて接着することで、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。 As described above, the second portion 68 including the chip facing portion 65 and having the width W 2 in the X direction wider than the width W 1 in the X direction of the chip facing portion 65 is harder than the first elastic body 67. The second semiconductor chip 21 is bonded to the first semiconductor chip 14 so as to protrude from both sides of the first semiconductor chip 14 in the X direction using the suction collet 60 formed of the elastic body 68. As a result, it is possible to suppress the occurrence of warping and bending at the portion of the second semiconductor chip 21 that protrudes from the first semiconductor chip 14 (overhang portion), so that the damage of the second semiconductor chip 21 ( For example, chip cracks) can be suppressed.

なお、図１０に示す工程では、配線母基板９３に実装された全ての第１の半導体チップ１４上に、１つの第２の半導体チップ２１を接着する。   In the process shown in FIG. 10, one second semiconductor chip 21 is bonded onto all the first semiconductor chips 14 mounted on the wiring motherboard 93.

次いで、図１１に示す工程では、ワイヤボンディング装置（図示せず）を用いて、同一の配線基板形成領域Ｆに位置する第２の電極パッド５４及び第２の接続パッド３３を接続する第２の導電性ワイヤ２４（例えば、Ａｕワイヤ）を形成する。これにより、第２の半導体チップ２１と配線基板１１とがワイヤボンディング接続される。
なお、上記導電性ワイヤ２４の形成は、全ての配線基板形成領域Ｆに配置された第２の電極パッド５４及び第２の接続パッド３３に対して行う。 Next, in the step shown in FIG. 11, a second electrode pad 54 and a second connection pad 33 located in the same wiring board formation region F are connected using a wire bonding apparatus (not shown). Conductive wire 24 (for example, Au wire) is formed. Thereby, the second semiconductor chip 21 and the wiring substrate 11 are connected by wire bonding.
The conductive wires 24 are formed on the second electrode pads 54 and the second connection pads 33 arranged in all the wiring board formation regions F.

次いで、図１２に示す工程では、第１のソルダーレジスト４１の上面４１ａに、複数の第１の半導体チップ１４、第１の導電性ワイヤ１７（図示せず）、複数の第２の半導体チップ２１、及び第２の導電性ワイヤ２４を一括封止し、かつ上面２６ａが平坦な面とされた封止樹脂２６を形成する。具体的には、トランスファーモールド法により、封止樹脂２６を形成する。   Next, in the step shown in FIG. 12, a plurality of first semiconductor chips 14, a first conductive wire 17 (not shown), and a plurality of second semiconductor chips 21 are formed on the upper surface 41 a of the first solder resist 41. And the second conductive wire 24 are collectively sealed, and a sealing resin 26 having a flat upper surface 26a is formed. Specifically, the sealing resin 26 is formed by a transfer mold method.

次いで、図１３に示す工程では、第１の外部接続パッド３５（図示せず）に第１の外部接続端子１２Ａ（図示せず）を配設すると共に、第２の外部接続パッド３６に第２の外部接続端子１２Ｂを配設する。これにより、複数の配線基板形成領域Ｆに、半導体装置１０が製造される。この段階では、複数の半導体装置１０は、連結されており、個片化されていない。
第１及び第２の外部接続端子１２Ａ，１２Ｂとしては、例えば、はんだボールを用いることができる。 Next, in the step shown in FIG. 13, the first external connection terminal 12 </ b> A (not shown) is disposed on the first external connection pad 35 (not shown), and the second external connection pad 36 is second. The external connection terminal 12B is provided. Thereby, the semiconductor device 10 is manufactured in the plurality of wiring board formation regions F. At this stage, the plurality of semiconductor devices 10 are connected and are not separated.
For example, solder balls can be used as the first and second external connection terminals 12A and 12B.

次いで、図１４に示す工程では、図示していないダイサーにより、ダイシングラインＥに沿って図１３に示す構造体を切断して、複数の半導体装置１０を個片化する。これにより、第１の実施の形態の半導体装置１０が複数製造される。   Next, in the process shown in FIG. 14, the structure shown in FIG. 13 is cut along the dicing line E by a dicer (not shown) to separate the plurality of semiconductor devices 10 into pieces. Thereby, a plurality of semiconductor devices 10 of the first embodiment are manufactured.

第１の実施の形態の半導体装置の製造方法によれば、ダイシングテープ９５から第２の半導体チップ２１をピックアップする際に、第２の弾性体６８よりも柔らかい第１の弾性体６７で構成された第１の部分６３により、第２の半導体チップ２１の４つの角部２１Ｅを吸着することで、第２の半導体チップ２１を良好に吸着することができる。   According to the manufacturing method of the semiconductor device of the first embodiment, when the second semiconductor chip 21 is picked up from the dicing tape 95, the first elastic body 67 softer than the second elastic body 68 is formed. In addition, by adsorbing the four corners 21E of the second semiconductor chip 21 by the first portion 63, the second semiconductor chip 21 can be adsorbed satisfactorily.

また、チップ対向部分６５を含み、チップ対向部分６５のＸ方向における幅Ｗ１よりもＸ方向の幅Ｗ２の広い第２の部分６８が第１の弾性体６７よりも硬い第２の弾性体６８で構成された吸着コレット６０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を直交させて接着することで、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。 In addition, the second elastic body including the chip facing portion 65, and the second portion 68 having a width W 2 in the X direction wider than the width W 1 in the X direction of the chip facing portion 65 is harder than the first elastic body 67. By adhering the second semiconductor chip 21 so as to protrude from both sides of the first semiconductor chip 14 in the X direction on the first semiconductor chip 14 by using the suction collet 60 constituted by 68, Of the second semiconductor chip 21, it is possible to suppress the occurrence of warping and bending at a portion (overhang portion) that protrudes from the first semiconductor chip 14, so that damage to the second semiconductor chip 21 (for example, the chip) Cracks).

図１５は、本発明の第１の実施の形態の第１変形例に係る吸着コレットの平面図である。図１５において、図５に示す第１の実施の形態の吸着コレット６０と同一構成部分には、同一符号を付す。   FIG. 15 is a plan view of an adsorption collet according to a first modification of the first embodiment of the present invention. In FIG. 15, the same components as those of the suction collet 60 of the first embodiment shown in FIG.

図１５を参照するに、第１の実施の形態の第１変形例に係る吸着コレット１００は、第１の実施の形態の吸着コレット６０に設けられた第１及び第２の部分６３，６４の替わりに第１及び第２の部分１０１，１０２を設けた以外は、吸着コレット６０と同様に構成される。   Referring to FIG. 15, the suction collet 100 according to the first modification of the first embodiment includes the first and second portions 63 and 64 provided in the suction collet 60 of the first embodiment. Instead, it is configured in the same manner as the suction collet 60 except that the first and second portions 101 and 102 are provided.

吸着コレット１００は、第１の弾性体６７よりも硬い第２の弾性体６８よりなり、かつＹ方向に延在する第２の部分１０２により、第１の弾性体６７よりなる第１の部分１０１を２つに分離させた構成とされている。
言い換えれば、第２の弾性体６８は、２つの第１の弾性体６７に挟まれるように配置されている。 The suction collet 100 is composed of a second elastic body 68 that is harder than the first elastic body 67, and a first portion 101 composed of the first elastic body 67 by a second portion 102 that extends in the Y direction. It is set as the structure which isolate | separated into two.
In other words, the second elastic body 68 is disposed so as to be sandwiched between the two first elastic bodies 67.

２つの第１の弾性体６７には、それぞれ２つの第１の吸着孔７１が設けられている。また、第２の弾性体６８には、２つの第２の吸着孔７２が設けられている。
第２の部分６８のＸ方向の幅Ｗ３は、チップ対向部分６５のＸ方向における幅Ｗ１よりも広くなるように構成されている。 Two first suction holes 71 are provided in each of the two first elastic bodies 67. The second elastic body 68 is provided with two second suction holes 72.
The width W 3 in the X direction of the second portion 68 is configured to be wider than the width W 1 in the X direction of the chip facing portion 65.

このような構成とされた吸着コレット１００は、第１の実施の形態の吸着コレット６０と同様な効果を得ることができる。具体的には、吸着コレット１００を用いて、ダイシングテープから個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。   The adsorption collet 100 having such a configuration can obtain the same effects as those of the adsorption collet 60 of the first embodiment. Specifically, the second semiconductor chip 21 can be favorably attracted by picking up the second semiconductor chip 21 separated from the dicing tape using the suction collet 100.

また、吸着コレット１００を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着することにより、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。   Further, by using the suction collet 100, the second semiconductor chip 21 is adhered on the first semiconductor chip 14 so as to protrude from the first semiconductor chip 14 in the X direction. Since it is possible to suppress the occurrence of warping and bending at the portion protruding from the first semiconductor chip 14 (overhang portion), damage to the second semiconductor chip 21 (for example, chip crack) can be suppressed.

図１６は、本発明の第１の実施の形態の第２変形例に係る吸着コレットの平面図である。図１６において、図５に示す第１の実施の形態の吸着コレット６０と同一構成部分には、同一符号を付す。   FIG. 16 is a plan view of an adsorption collet according to a second modification of the first embodiment of the present invention. In FIG. 16, the same components as those of the suction collet 60 of the first embodiment shown in FIG.

図１６を参照するに、第１の実施の形態の第２変形例に係る吸着コレット１１０は、第１の実施の形態の吸着コレット６０に設けられた第１及び第２の部分６３，６４の替わりに第１及び第２の部分１１１，１１２を設けた以外は、吸着コレット６０と同様に構成される。   Referring to FIG. 16, the suction collet 110 according to the second modification of the first embodiment includes the first and second portions 63 and 64 provided in the suction collet 60 of the first embodiment. Instead, it is configured in the same manner as the suction collet 60 except that the first and second portions 111 and 112 are provided.

吸着コレット１１０は、第１の弾性体６７よりなり、かつ三角形とされた第１の部分１１１を４つの角部に配置し、４つの第１の部分１１１と接触するように、他の部分に第２の弾性体６８よりなる第２の部分が配置された構成とされている。   The suction collet 110 is formed of the first elastic body 67 and the triangular first portion 111 is arranged at four corners, and the other portions are in contact with the four first portions 111. The second portion made of the second elastic body 68 is arranged.

第１の弾性体６７には、第１の吸着孔７１の一部が設けられている。また、第２の弾性体６８には、第１の吸着孔７１の一部、及び２つの第２の吸着孔７２が設けられている。
第２の部分６８のＸ方向の幅のうち、最も狭い幅Ｗ４は、チップ対向部分６５のＸ方向における幅Ｗ１よりも広くなるように構成されている。 A part of the first suction hole 71 is provided in the first elastic body 67. In addition, the second elastic body 68 is provided with a part of the first suction hole 71 and two second suction holes 72.
Among the widths of the second portion 68 in the X direction, the narrowest width W 4 is configured to be wider than the width W 1 of the chip facing portion 65 in the X direction.

このような構成とされた吸着コレット１１０は、第１の実施の形態の吸着コレット６０と同様な効果を得ることができる。具体的には、吸着コレット１１０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。   The adsorption collet 110 having such a configuration can obtain the same effects as those of the adsorption collet 60 of the first embodiment. Specifically, the second semiconductor chip 21 can be favorably attracted by picking up the second semiconductor chip 21 separated from the dicing tape 95 using the attracting collet 110.

また、吸着コレット１１０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着することにより、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。   In addition, by using the suction collet 110, the second semiconductor chip 21 is bonded onto the first semiconductor chip 14 so as to protrude from the first semiconductor chip 14 in the X direction. Since it is possible to suppress the occurrence of warping and bending at the portion protruding from the first semiconductor chip 14 (overhang portion), damage to the second semiconductor chip 21 (for example, chip crack) can be suppressed.

（第２の実施の形態）
図１７は、本発明の第２実施の形態に係る半導体装置の平面図である。図１８は、図１に示す半導体装置のＧ−Ｇ線方向の断面図である。図１７及び図１８において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。また、図１７では、説明の便宜上、図１８に示す封止樹脂２６の図示を省略する。 (Second Embodiment)
FIG. 17 is a plan view of a semiconductor device according to the second embodiment of the present invention. 18 is a cross-sectional view of the semiconductor device shown in FIG. 1 in the GG line direction. 17 and 18, the same components as those of the semiconductor device 10 according to the first embodiment are denoted by the same reference numerals. In FIG. 17, illustration of the sealing resin 26 shown in FIG. 18 is omitted for convenience of explanation.

図１７及び図１８を参照するに、第２の実施の形態の半導体装置１２０は、ＭＣＰ型の半導体装置であり、第１の実施の形態の半導体装置１０を構成する第２の接着部材２２（ＤＡＦ）の替わりに、ＦＯＷ（Ｆｉｌｍ Ｏｎ Ｗｉｒｅ）よりなる第２の接着部材１２１を設けた以外は、半導体装置１０と同様に構成される。   Referring to FIGS. 17 and 18, the semiconductor device 120 of the second embodiment is an MCP type semiconductor device, and the second adhesive member 22 (which constitutes the semiconductor device 10 of the first embodiment). The semiconductor device 10 is configured in the same manner as the semiconductor device 10 except that a second adhesive member 121 made of FOW (Film On Wire) is provided instead of DAF.

ＦＯＷは、ＤＡＦと比較して柔らかい材料である。そのため、第１の半導体チップ１４上に第２の接着部材１２１であるＦＯＷを介して、第２の半導体チップ２１を搭載（接着）すると、長辺２１Ｃ，２１Ｄを構成する第２の半導体チップ２１の側壁、及び該側壁の近傍に位置する回路素子層５２の表面５２ａに、第２の接着部材１２１が回り込む。   FOW is a soft material compared to DAF. Therefore, when the second semiconductor chip 21 is mounted (adhered) on the first semiconductor chip 14 via the FOW which is the second adhesive member 121, the second semiconductor chip 21 constituting the long sides 21C and 21D. The second adhesive member 121 wraps around the side wall and the surface 52a of the circuit element layer 52 located in the vicinity of the side wall.

図１９は、本発明の第２の実施の形態に係る吸着コレットの平面図である。図１９において、第１の実施の形態の第１変形例に係る吸着コレット１００（図１５参照）と同一構成部分には同一符号を付す。   FIG. 19 is a plan view of an adsorption collet according to the second embodiment of the present invention. In FIG. 19, the same components as those of the suction collet 100 (see FIG. 15) according to the first modification of the first embodiment are denoted by the same reference numerals.

ここで、図１９を参照して、第２の実施の形態の半導体装置１２０を製造する際に使用する吸着コレット１３０の構成について説明する。   Here, with reference to FIG. 19, the structure of the adsorption collet 130 used when manufacturing the semiconductor device 120 of the second embodiment will be described.

吸着コレット１３０は、第２の部分１３１を構成する第２の弾性体６８のＹ方向の幅Ｗ５を、第２の半導体チップ２１のＹ方向の幅Ｗ６よりも狭くすると共に、第２の弾性体６８の幅Ｗ５と同じになるように吸着コレット本体６１（図示せず）のＹ方向の幅を狭くすることで、Ｙ方向から第２の弾性体６８を挟み込む一対の切り欠き部１３２を設けたこと以外は、第１の実施の形態の第１変形例に係る吸着コレット１００と同様に構成される。 The suction collet 130 makes the width W 5 in the Y direction of the second elastic body 68 constituting the second portion 131 smaller than the width W 6 in the Y direction of the second semiconductor chip 21, and by narrowing the width of the Y direction of the suction collet body 61 to be the same as the width W 5 of the elastic body 68 (not shown), a pair of the Y-direction sandwiching the second elastic body 68 notches 132 Except for the provision of, the suction collet 100 according to the first modification of the first embodiment is configured in the same manner.

これにより、Ｘ方向に延在する第２の弾性体６８の一方の側壁６８Ａは、回路素子層５２の表面５２ａのうち、第２の半導体チップ２１の長辺２１Ｃの近傍に位置する面に形成される第２の接着部材１２１よりも内側に配置されている（図１８及び後述する図２１Ｂ参照）。
また、Ｘ方向に延在する第２の弾性体６８の他方の側壁６８Ｂは、回路素子層５２の表面５２ａのうち、第２の半導体チップ２１の長辺２１Ｄの近傍に位置する面に形成される第２の接着部材１２１よりも内側に配置されている（図１８及び後述する図２１Ｂ参照）。 Thereby, one side wall 68A of the second elastic body 68 extending in the X direction is formed on a surface located near the long side 21C of the second semiconductor chip 21 in the surface 52a of the circuit element layer 52. The second adhesive member 121 is disposed on the inner side (see FIG. 18 and FIG. 21B described later).
The other side wall 68B of the second elastic body 68 extending in the X direction is formed on the surface of the surface 52a of the circuit element layer 52 located near the long side 21D of the second semiconductor chip 21. The second adhesive member 121 is disposed on the inner side (see FIG. 18 and FIG. 21B described later).

図２０及び図２１は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図２０は、製造途中の半導体装置１２０を示す断面図である。図２１Ａは、図２０に続く、製造途中の半導体装置１２０を示す断面図であり、図２１Ｂは、図２１Ａに示す構造体の平面図である。   20 and 21 are views showing manufacturing steps of the semiconductor device according to the second embodiment of the present invention. FIG. 20 is a cross-sectional view showing the semiconductor device 120 being manufactured. FIG. 21A is a cross-sectional view showing the semiconductor device 120 in the middle of manufacture following FIG. 20, and FIG. 21B is a plan view of the structure shown in FIG. 21A.

図２０及び図２１Ａに示す吸着コレット１３０の切断面は、図１９に示す吸着コレット１３０のＨ−Ｈ線断面に対応している。また、図２０及び図２１Ａに示す製造途中の半導体装置１２０の切断面は、図１８に示す半導体装置１２０の切断面に対応している。
図２０及び図２１において、第１の実施の形態で説明した配線母基板９３、第２の実施の形態の半導体装置１２０、及び吸着コレット１３０と同一構成部分には同一符号を付す。 20 and 21A correspond to the HH line cross section of the suction collet 130 shown in FIG. 20 and 21A correspond to the cut surface of the semiconductor device 120 shown in FIG.
20 and 21, the same reference numerals are assigned to the same components as those of the wiring mother board 93 described in the first embodiment, the semiconductor device 120 of the second embodiment, and the suction collet 130.

次に、主に図２０及び図２１を参照して、図１９に示す吸着コレット１３０を使用した第２の実施の形態の半導体装置１２０の製造方法について説明する。
始めに、第１の実施の形態で説明した図６に示す工程と同様な処理を行うことで、配線母基板９３を構成する複数の配線基板１１に対して第１の半導体チップ１４がワイヤボンディング接続された構造体（図６に示す構造体）を形成する。 Next, a method for manufacturing the semiconductor device 120 according to the second embodiment using the suction collet 130 shown in FIG. 19 will be described mainly with reference to FIGS.
First, by performing the same process as the process shown in FIG. 6 described in the first embodiment, the first semiconductor chip 14 is bonded to the plurality of wiring boards 11 constituting the wiring mother board 93 by wire bonding. A connected structure (the structure shown in FIG. 6) is formed.

次いで、図２０に示す工程では、吸着コレット１３０を用いて、第１の実施の形態で説明した図７〜図９に示す工程と同様な処理を行うことで、ダイシングテープ９５から第２の接着部材１２１を有し、かつ個片化された第２の半導体チップ２１をピックアップする。
次いで、配線基板１１に搭載された第１の半導体チップ１４の上方に、第２の接着部材１２１が形成された第２の半導体チップ２１をピックアップした吸着コレット１３０を移動させる。 Next, in the process shown in FIG. 20, by using the adsorption collet 130, the same process as the process shown in FIGS. 7 to 9 described in the first embodiment is performed, so that the second bonding is performed from the dicing tape 95. The second semiconductor chip 21 having the member 121 and separated into pieces is picked up.
Next, the suction collet 130 picking up the second semiconductor chip 21 on which the second adhesive member 121 is formed is moved above the first semiconductor chip 14 mounted on the wiring board 11.

次いで、図２１Ａ及び図２１Ｂに示す工程では、第１の半導体チップ１４の長辺１４Ｃ，１４Ｄ（図示せず）と第２の半導体チップ２１の長辺２１Ｃ，２１Ｄとが直交し、かつ第１の半導体チップ１４の長辺１４Ｃ，１４Ｄから第２の半導体チップ２１の一部がＸ方向にはみ出す（オーバーハングする）ように、第２の接着部材１２１を介して、第１の半導体チップ１４上（具体的には、回路素子層４６の表面４６ａ）に第２の半導体チップ２１を接着する。
図２１Ａ及び図２１Ｂに示す工程では、複数の配線基板１１に実装された全ての第１の半導体チップ１４上に第２の半導体チップ２１を搭載（接着）する。 21A and 21B, the long sides 14C and 14D (not shown) of the first semiconductor chip 14 and the long sides 21C and 21D of the second semiconductor chip 21 are orthogonal to each other and On the first semiconductor chip 14 via the second adhesive member 121 so that a part of the second semiconductor chip 21 protrudes (overhangs) from the long sides 14C, 14D of the semiconductor chip 14 in the X direction. Specifically, the second semiconductor chip 21 is bonded to the surface 46 a of the circuit element layer 46.
In the steps shown in FIGS. 21A and 21B, the second semiconductor chips 21 are mounted (adhered) on all the first semiconductor chips 14 mounted on the plurality of wiring boards 11.

このとき、先に説明したように、第２の接着部材１２１を構成するＦＯＷがＤＡＦと比較して柔らかい材料であるため、吸着コレット１３０により、第１の半導体チップ１４上に第２の接着部材１２１であるＦＯＷを介して、第２の半導体チップ２１を搭載すると、長辺２１Ｃ，２１Ｄを構成する第２の半導体チップ２１の側壁、及び該側壁の近傍に位置する回路素子層５２の表面５２ａに第２の接着部材１２１が回り込む。   At this time, as described above, since the FOW constituting the second adhesive member 121 is a soft material compared to the DAF, the second adhesive member is formed on the first semiconductor chip 14 by the suction collet 130. When the second semiconductor chip 21 is mounted via the FOW 121, the side surface of the second semiconductor chip 21 constituting the long sides 21C and 21D and the surface 52a of the circuit element layer 52 located in the vicinity of the side wall. The second adhesive member 121 goes around.

しかしながら、第２の実施の形態の吸着コレット１３０は、第２の接着部材１２１が回り込む領域に切り欠き部１３２を有するため、第２の接着部材１２１の吸着コレット１３０への付着を抑制できる。   However, since the suction collet 130 of the second embodiment has the cutout portion 132 in the region where the second adhesive member 121 wraps around, the adhesion of the second adhesive member 121 to the suction collet 130 can be suppressed.

その後、第１の実施の形態で説明した図１１〜図１４に示す工程の処理を順次行うことで、図１７及び図１８に示す第２の半導体装置１２０が製造される。   Thereafter, the second semiconductor device 120 shown in FIGS. 17 and 18 is manufactured by sequentially performing the processes of the steps shown in FIGS. 11 to 14 described in the first embodiment.

第２の実施の形態の吸着コレットによれば、Ｙ方向における第２の弾性体６８の幅Ｗ５をＹ方向における第２の半導体チップ２１の幅Ｗ６よりも小さくして、Ｙ方向から第２の弾性体６８を挟み込む一対の切り欠き部１３２を設けることで、吸着コレット１３０により、第１の半導体チップ１４上に第２の半導体チップ２１を搭載した際、吸着コレット１３０に、回路素子層５２の表面５２ａにはみ出した第２の接着部材１２１が付着することを抑制できる。 According to the suction collet of the second embodiment, the width W 5 of the second elastic body 68 in the Y direction is made smaller than the width W 6 of the second semiconductor chip 21 in the Y direction, When the second semiconductor chip 21 is mounted on the first semiconductor chip 14 by the suction collet 130 by providing the pair of cutout portions 132 that sandwich the two elastic bodies 68, the circuit element layer is placed on the suction collet 130. The adhesion of the second adhesive member 121 protruding to the surface 52a of the 52 can be suppressed.

また、第２の実施の形態の吸着コレット１３０は、第１の実施の形態の吸着コレット６０と同様効果を得ることができる。具体的には、吸着コレット１３０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。   Further, the adsorption collet 130 of the second embodiment can obtain the same effect as the adsorption collet 60 of the first embodiment. Specifically, the second semiconductor chip 21 can be favorably attracted by picking up the second semiconductor chip 21 separated from the dicing tape 95 using the attracting collet 130.

また、吸着コレット１３０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着することにより、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。   Further, by using the suction collet 130, the second semiconductor chip 21 is bonded onto the first semiconductor chip 14 so as to protrude from the first semiconductor chip 14 in the X direction. Since it is possible to suppress the occurrence of warping and bending at the portion protruding from the first semiconductor chip 14 (overhang portion), damage to the second semiconductor chip 21 (for example, chip crack) can be suppressed.

さらに、第２の実施の形態の半導体装置１２０の製造方法によれば、第１の実施の形態 の半導体装置１０の製造方法と同様な効果を得ることができる。   Furthermore, according to the manufacturing method of the semiconductor device 120 of the second embodiment, the same effect as that of the manufacturing method of the semiconductor device 10 of the first embodiment can be obtained.

（第３の実施の形態）
図２２は、本発明の第３の実施の形態に係る半導体装置の断面図である。図２２において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。 (Third embodiment)
FIG. 22 is a cross-sectional view of a semiconductor device according to the third embodiment of the present invention. In FIG. 22, the same components as those of the semiconductor device 10 of the first embodiment are denoted by the same reference numerals.

図２２を参照するに、第３の実施の形態の半導体装置１４０は、ＭＣＰ型の半導体装置であり、第１の実施の形態の半導体装置１０に設けられた配線基板１１及び第１の半導体チップ１４の替わりに、配線基板１４１及び第１の半導体チップ１４２を設けた以外は、半導体装置１０と同様に構成される。   Referring to FIG. 22, the semiconductor device 140 of the third embodiment is an MCP type semiconductor device, and the wiring substrate 11 and the first semiconductor chip provided in the semiconductor device 10 of the first embodiment. 14 is configured in the same manner as the semiconductor device 10 except that the wiring substrate 141 and the first semiconductor chip 142 are provided instead of the semiconductor device 10.

配線基板１４１は、配線基板１１を構成する対向配置された２列の接続パッド群（複数の第１の接続パッド３２により構成された接続パッド群）のうち、１列の該接続パッド群を構成要素から除いたこと以外は、配線基板１１と同様に構成される。   The wiring board 141 constitutes one row of the connection pad group among the two rows of connection pad groups (connection pad group constituted by the plurality of first connection pads 32) arranged opposite to each other to constitute the wiring board 11. The configuration is the same as that of the wiring board 11 except that it is excluded from the elements.

第１の半導体チップ１４２は、第１の半導体チップ１４を構成する対向配置された２列の電極パッド群（複数の第１の電極パッド４８により構成された電極パッド群）のうち、１列の該電極パッド群を構成要素から除いたこと以外は、第１の半導体チップ１４と同様に構成される。   The first semiconductor chip 142 is formed of one row of the two electrode pad groups (electrode pad group constituted by the plurality of first electrode pads 48) arranged opposite to each other that constitute the first semiconductor chip 14. The configuration is the same as that of the first semiconductor chip 14 except that the electrode pad group is excluded from the constituent elements.

第１の半導体チップ１４２は、第１の接着部材１５を介して、配線基板１４１を構成する第１のソルダーレジスト４１の上面４１ａに接着されている。
第１の半導体チップ１４２を構成する第１の電極パッド４８は、導電性ワイヤ１７を介して、第２の接続パッド３２と電気的に接続されている。これにより、第１の半導体チップ１４２は、配線基板１４１に対してワイヤボンディング接続されている。 The first semiconductor chip 142 is bonded to the upper surface 41 a of the first solder resist 41 constituting the wiring substrate 141 via the first bonding member 15.
The first electrode pad 48 constituting the first semiconductor chip 142 is electrically connected to the second connection pad 32 via the conductive wire 17. Thereby, the first semiconductor chip 142 is connected to the wiring substrate 141 by wire bonding.

第２の半導体チップ２１は、第１の電極パッド４８（１列の電極パッド群）が配置された短辺１４２Ａとは反対側に位置する第１の半導体チップ１４２の短辺１４２Ｂ側にのみにはみ出すように（言い換えれば、Ｘ方向において第１の半導体チップ１４２の片側のみにオーバーハングするように）、第２の接着部材２２を介して、第１の半導体チップ１４上に接着されている。
これにより、複数の第１の電極パッド４８よりなる電極パッド群は、第２の接着部材２２及び第２の半導体チップ２１から露出されている。 The second semiconductor chip 21 is only on the short side 142B side of the first semiconductor chip 142 located on the opposite side of the short side 142A where the first electrode pads 48 (one row of electrode pad groups) are arranged. It sticks on the first semiconductor chip 14 via the second adhesive member 22 so as to protrude (in other words, overhang only on one side of the first semiconductor chip 142 in the X direction).
Thus, the electrode pad group including the plurality of first electrode pads 48 is exposed from the second adhesive member 22 and the second semiconductor chip 21.

図２３は、本発明の第３の実施の形態に係る吸着コレットの平面図である。図２３において、第１の実施の形態の第１変形例に係る吸着コレット１００（図１５参照）と同一構成部分には同一符号を付す。   FIG. 23 is a plan view of an adsorption collet according to the third embodiment of the present invention. In FIG. 23, the same components as those of the suction collet 100 (see FIG. 15) according to the first modification of the first embodiment are denoted by the same reference numerals.

ここで、図２３を参照して、第３の実施の形態の半導体装置１４０を製造する際に使用する吸着コレット１３０の構成について説明する。   Here, with reference to FIG. 23, the structure of the adsorption collet 130 used when manufacturing the semiconductor device 140 of the third embodiment will be described.

吸着コレット１４０は、第１の実施の形態の第１変形例に係る吸着コレット１００を構成する２つの第１の部分１０１（第１の弾性体６７で構成された部分）のＸ方向の幅を異ならせたこと以外は、吸着コレット１００と同様に構成される。   The suction collet 140 has the width in the X direction of two first parts 101 (parts constituted by the first elastic body 67) constituting the suction collet 100 according to the first modification of the first embodiment. Except for the difference, the suction collet 100 is configured in the same manner.

具体的には、吸着コレット１４０では、第２の半導体チップ２１の角部２１Ｅうち、第１の半導体チップ１４２の辺１４２Ｂからオーバーハングする部分を吸着する一方の第１の部分１０１のＸ方向の幅が、他方の第１の部分１０１（オーバーハングしない側の第２の半導体チップ２１の角部２１Ｅを吸着する部分）のＸ方向の幅よりも狭くなるように構成されている。   Specifically, in the suction collet 140, one corner portion 21 </ b> E of the second semiconductor chip 21 in the X direction of the first portion 101 that sucks a portion overhanging from the side 142 </ b> B of the first semiconductor chip 142. The width is configured to be narrower than the width in the X direction of the other first portion 101 (the portion that adsorbs the corner portion 21E of the second semiconductor chip 21 on the non-overhanging side).

このため、他方の第１の部分１０１には、第１の吸着孔７１は設けられておらず、該第１の吸着孔７１は、他方の第１の部分１０１と接触する第２の部分１０２（第２の弾性体６８で構成された部分）に設けられている。言い換えれば、第２の部分１０２には、第１及び第２の吸着孔７１，７２がそれぞれ２つ設けられている。   For this reason, the first suction hole 71 is not provided in the other first portion 101, and the first suction hole 71 is in contact with the other first portion 101. It is provided in (a portion constituted by the second elastic body 68). In other words, the second portion 102 is provided with two first and second suction holes 71 and 72, respectively.

また、後述する図２４に示すように、第２の部分１０２は、第１の半導体チップ１４２と対向するチップ対向部分１５２を含み、Ｘ方向においてチップ対向部分１５２の外側に位置する端部１０２Ａを有する。   Further, as shown in FIG. 24 described later, the second portion 102 includes a chip facing portion 152 that faces the first semiconductor chip 142, and an end portion 102A that is located outside the chip facing portion 152 in the X direction. Have.

図２４は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す図であり、製造途中の半導体装置を示す断面図である。
図２４に示す吸着コレット１５０の切断面は、図２３に示す吸着コレット１５０のＩ−Ｉ線断面に対応している。また、図２４に示す製造途中の半導体装置１４０の切断面は、図２２に示す半導体装置１４０の切断面に対応している。
図２４において、第３の実施の形態の半導体装置１４０、及び吸着コレット１５０と同一構成部分には同一符号を付す。 FIG. 24 is a view showing the manufacturing steps of the semiconductor device according to the third embodiment of the present invention, and is a cross-sectional view showing the semiconductor device being manufactured.
The cut surface of the suction collet 150 shown in FIG. 24 corresponds to a cross section taken along line II of the suction collet 150 shown in FIG. 24 corresponds to the cut surface of the semiconductor device 140 shown in FIG. 22.
In FIG. 24, the same components as those of the semiconductor device 140 and the suction collet 150 of the third embodiment are denoted by the same reference numerals.

次に、主に図２４を参照して、図２３に示す吸着コレット１５０を使用した第３の実施の形態の半導体装置１４０の製造方法について説明する。
始めに、第１の実施の形態で説明した図６に示す工程と同様な処理を行うことで、ダイシングラインＥにより区画された絶縁基材９１の複数の配線基板形成領域Ｆに配線基板１４１を形成する。これにより、連結された複数の配線基板１４１よりなる配線母基板１５５が形成される。 Next, a method for manufacturing the semiconductor device 140 according to the third embodiment using the suction collet 150 shown in FIG. 23 will be described mainly with reference to FIG.
First, by performing the same process as the process shown in FIG. 6 described in the first embodiment, the wiring board 141 is placed in the plurality of wiring board forming regions F of the insulating base material 91 partitioned by the dicing line E. Form. As a result, a wiring mother board 155 composed of a plurality of connected wiring boards 141 is formed.

次いで、複数の配線基板１４１の第１のソルダーレジスト４１の上面４１ａに、それぞれ１つの第１の半導体チップ１４２を接着（搭載）する。
その後、第１の電極パッド４８と第１の接続パッド３２とを接続する導電性ワイヤ１７（例えば、Ａｕワイヤ）を形成することで、第１の半導体チップ１４２と配線基板１４１とをワイヤボンディング接続する。 Next, one first semiconductor chip 142 is bonded (mounted) to the upper surface 41 a of the first solder resist 41 of the plurality of wiring boards 141.
Thereafter, the conductive wire 17 (for example, Au wire) that connects the first electrode pad 48 and the first connection pad 32 is formed, so that the first semiconductor chip 142 and the wiring substrate 141 are connected by wire bonding. To do.

次いで、図２４に示す工程では、吸着コレット１５０を用いて、第１の実施の形態で説明した図７〜図９に示す工程と同様な処理を行うことで、ダイシングテープ９５から第２の接着部材２２を有し、かつ個片化された第２の半導体チップ２１をピックアップする。
次いで、配線基板１４１に搭載された第１の半導体チップ１４２の上方に、第２の接着部材２２が形成された第２の半導体チップ２１をピックアップした吸着コレット１５０を移動させる。 Next, in the process shown in FIG. 24, the same process as the process shown in FIGS. 7 to 9 described in the first embodiment is performed using the suction collet 150, so that the second bonding is performed from the dicing tape 95. The second semiconductor chip 21 having the member 22 and separated into pieces is picked up.
Next, the suction collet 150 that picks up the second semiconductor chip 21 on which the second adhesive member 22 is formed is moved above the first semiconductor chip 142 mounted on the wiring substrate 141.

次いで、第１の半導体チップ１４２の長手方向と第２の半導体チップ２１の長手方向が一致し、かつ第１の半導体チップ１４２の一方の短辺１４２Ｂ側から第２の半導体チップ２１の一部がＸ方向にはみ出す（言い換えれば、Ｘ方向において第１の半導体チップ１４２の片側のみにオーバーハングする）ように、第２の接着部材２２を介して、第１の半導体チップ１４１上（具体的には、回路素子層４６の表面４６ａ）に第２の半導体チップ２１を接着する。   Next, the longitudinal direction of the first semiconductor chip 142 coincides with the longitudinal direction of the second semiconductor chip 21, and a part of the second semiconductor chip 21 extends from one short side 142 </ b> B side of the first semiconductor chip 142. Over the first semiconductor chip 141 (specifically, through the second adhesive member 22 so as to protrude in the X direction (in other words, overhang only on one side of the first semiconductor chip 142 in the X direction). The second semiconductor chip 21 is bonded to the surface 46a) of the circuit element layer 46.

このとき、第２の弾性体６８よりも柔らかい第１の弾性体６７（第１の部分１０１）により、第２の半導体チップ２１のうち、第１の半導体チップ１４１からはみ出した部分（オーバーハング部）が吸着されるため、第２の半導体チップ２１のオーバーハング部における反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
なお、上記第２の半導体チップ２１は、複数の配線基板１１に実装された全ての第１の半導体チップ１４２上に搭載する。 At this time, a portion of the second semiconductor chip 21 that protrudes from the first semiconductor chip 141 (overhang portion) by the first elastic body 67 (first portion 101) that is softer than the second elastic body 68. ) Is adsorbed, it is possible to suppress the occurrence of warping and bending in the overhang portion of the second semiconductor chip 21, so that damage to the second semiconductor chip 21 (for example, chip cracks) can be suppressed.
The second semiconductor chip 21 is mounted on all the first semiconductor chips 142 mounted on the plurality of wiring boards 11.

その後、第１の実施の形態で説明した図１１〜図１４に示す工程の処理を順次行うことで、図２２に示す第３の半導体装置１４０が製造される。   Then, the third semiconductor device 140 shown in FIG. 22 is manufactured by sequentially performing the processes shown in FIGS. 11 to 14 described in the first embodiment.

第３の実施の形態の吸着コレットによれば、第２の半導体チップ２１の角部２１Ｅうち、第１の半導体チップ１４２の辺１４２Ｂからオーバーハングする部分を吸着する一方の第１の部分１０１のＸ方向の幅を、他方の第１の部分１０１（オーバーハングしない側の第２の半導体チップ２１の角部２１Ｅを吸着する部分）のＸ方向の幅よりも狭くなるように構成することにより、第２の半導体チップ２１のオーバーハング部における反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。   According to the suction collet of the third embodiment, of the first portion 101 that sucks a portion of the corner portion 21E of the second semiconductor chip 21 that overhangs from the side 142B of the first semiconductor chip 142. By configuring the width in the X direction to be narrower than the width in the X direction of the other first portion 101 (the portion that adsorbs the corner portion 21E of the second semiconductor chip 21 on the non-overhanging side), Since it is possible to suppress the occurrence of warping and bending in the overhang portion of the second semiconductor chip 21, damage (for example, chip crack) of the second semiconductor chip 21 can be suppressed.

また、吸着コレット１５０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。   Further, by picking up the second semiconductor chip 21 separated from the dicing tape 95 using the suction collet 150, the second semiconductor chip 21 can be favorably sucked.

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.

例えば、第１〜第３の実施の形態の半導体装置１０，１２０，１４０では、２つの半導体チップを積み重ねて実装した場合を例に挙げて説明したが、第２の半導体チップ２１上に、さらに半導体チップを積み重ねてもよい。つまり、半導体装置１０，１２０，１４０を構成する半導体チップの積層数は、３段以上でもよい。   For example, in the semiconductor devices 10, 120, and 140 according to the first to third embodiments, the case where two semiconductor chips are stacked and mounted has been described as an example. However, on the second semiconductor chip 21, Semiconductor chips may be stacked. That is, the number of stacked semiconductor chips constituting the semiconductor devices 10, 120, 140 may be three or more.

本発明は、吸着コレット及び半導体装置の製造方法に適用可能である。   The present invention is applicable to an adsorption collet and a method for manufacturing a semiconductor device.

１０，１２０，１４０…半導体装置、１１，１４１…配線基板、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ…辺、１２Ａ…第１の外部接続端子、１２Ｂ…第２の外部接続端子、１４，１４２…第１の半導体チップ、１４Ａ，１４Ｂ，２１Ａ，２１Ｂ，１４２Ａ，１４２Ｂ…短辺、１４Ｃ，１４Ｄ，２１Ｃ，２１Ｄ…長辺、１５…第１の接着部材、１７…第１の導電性ワイヤ、２１，１２１…第２の半導体チップ、２１Ｅ…角部、２２…第２の接着部材、２４…第２の導電性ワイヤ、２６…封止樹脂、２６ａ，４１ａ，７７ａ…上面、３１，９１…絶縁基材、３１ａ…一面、３１ｂ…他面、３２…第１の接続パッド、３３…第２の接続パッド、３５…第１の外部接続パッド、３６…第２の外部接続パッド、３８，３９…配線パターン、４１…第１のソルダーレジスト、４２…第２のソルダーレジスト、４５，５１…半導体基板、４５ａ，４６ａ，５１ａ，５２ａ…表面、４５ｂ，５１ｂ…裏面、４６，５２…回路素子層、４８…第１の電極パッド、５４…第２の電極パッド、６０，１００，１１０，１３０，１５０…吸着コレット、６０ａ…チップ吸着面、６１…コレット本体、６１ａ…弾性体配置面、６３，１０１，１１１…第１の部分、６４，１０２，１１２，１３１…第２の部分、６５，１５２…チップ対向部分、６７…第１の弾性体、６７ａ…第１の吸着面、６７Ａ…貫通部、６８…第２の弾性体、６８ａ…第２の吸着面、６８Ａ，６８Ｂ…側壁、７１…第１の吸着孔、７２…第２の吸着孔、７５…ステージ、７７…ステージ本体、７７Ａ…突き上げ部材収容部、７８…第１の吸着部、８１…第１の突き上げ部材、８１ａ，８２ａ…突き上げ面、８２…第２の突き上げ部材、８４…第２の吸着部、８５…第３の吸着部、９３，１５５…配線母基板、９５…ダイシングテープ、９７…ダイシングテープ本体、９８…接着層、１０２Ａ…端部、Ｅ…ダイシングライン、Ｆ…配線基板形成領域、Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６…幅 DESCRIPTION OF SYMBOLS 10,120,140 ... Semiconductor device 11, 141 ... Wiring board, 11A, 11B, 11C, 11D ... Side, 12A ... First external connection terminal, 12B ... Second external connection terminal, 14, 142 ... First 14A, 14B, 21A, 21B, 142A, 142B ... short side, 14C, 14D, 21C, 21D ... long side, 15 ... first adhesive member, 17 ... first conductive wire, 21, 121 2nd semiconductor chip, 21E ... corner, 22 ... second adhesive member, 24 ... second conductive wire, 26 ... sealing resin, 26a, 41a, 77a ... upper surface, 31, 91 ... insulating base material 31a ... one side, 31b ... other side, 32 ... first connection pad, 33 ... second connection pad, 35 ... first external connection pad, 36 ... second external connection pad, 38, 39 ... wiring pattern , 41 ... first sol -Resist, 42 ... second solder resist, 45, 51 ... semiconductor substrate, 45a, 46a, 51a, 52a ... front surface, 45b, 51b ... back surface, 46, 52 ... circuit element layer, 48 ... first electrode pad, 54 2nd electrode pad, 60, 100, 110, 130, 150 ... Adsorption collet, 60a ... Chip adsorption surface, 61 ... Collet body, 61a ... Elastic body arrangement surface, 63, 101, 111 ... First part, 64 , 102, 112, 131 ... second portion, 65, 152 ... chip facing portion, 67 ... first elastic body, 67a ... first suction surface, 67A ... penetrating portion, 68 ... second elastic body, 68a. ... second suction surface, 68A, 68B ... side wall, 71 ... first suction hole, 72 ... second suction hole, 75 ... stage, 77 ... stage body, 77A ... push-up member accommodating portion, 78 ... first Adsorption part 81: first push-up member, 81a, 82a ... push-up surface, 82 ... second push-up member, 84 ... second suction part, 85 ... third suction part, 93,155 ... wiring mother board, 95 ... dicing tape, 97 ... dicing tape body, 98 ... adhesive layer, 102A ... end, E ... dicing line, F ... wiring board formation regions, W 1, W 2, W 3, W 4, W 5, W 6 ... width

Claims (10)

配線基板上に搭載された第１の半導体チップ上に、第１の方向において該第１の半導体チップからはみ出すように第２の半導体チップを接着する吸着コレットであって、
少なくとも前記第２の半導体チップの角部を吸着する部分が、第１の弾性体で構成され、
前記第２の半導体チップの角部を吸着する部分以外の他の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成されていることを特徴とする吸着コレット。 An adsorption collet for adhering a second semiconductor chip so as to protrude from the first semiconductor chip in a first direction on the first semiconductor chip mounted on the wiring board,
At least a portion that adsorbs a corner of the second semiconductor chip is formed of a first elastic body,
An adsorption collet, wherein a portion other than the portion adsorbing the corner portion of the second semiconductor chip is formed of a second elastic body that is harder than the first elastic body. 配線基板上に搭載された第１の半導体チップ上に、第１の方向において該第１の半導体チップからはみ出すように第２の半導体チップを接着する吸着コレットであって、
少なくとも前記第２の半導体チップの角部を吸着する第１の部分が、第１の弾性体で構成され、
前記第１の半導体チップと対向するチップ対向部分を含み、前記第１の方向における端部が前記チップ対向部分の外側に位置する第２の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成されていることを特徴とする吸着コレット。 An adsorption collet for adhering a second semiconductor chip so as to protrude from the first semiconductor chip in a first direction on the first semiconductor chip mounted on the wiring board,
A first portion that adsorbs at least a corner of the second semiconductor chip is formed of a first elastic body;
A second portion that includes a chip facing portion that faces the first semiconductor chip and whose end in the first direction is located outside the chip facing portion is a second harder than the first elastic body. An adsorbing collet comprising an elastic body. 前記第２の弾性体は、前記第１の弾性体との間に隙間が形成されないように、前記第１の弾性体と接触させて配置することを特徴とする請求項１または２記載の吸着コレット。   The adsorption according to claim 1 or 2, wherein the second elastic body is disposed in contact with the first elastic body so that no gap is formed between the second elastic body and the first elastic body. Collet. 前記第１の弾性体は、少なくとも前記第２の半導体チップの角部を吸着する第１の吸着面を有し、
前記第２の弾性体は、前記第２の半導体チップの一部を吸着する第２の吸着面を有し、
前記第１及び第２の吸着面を同一平面上に配置したことを特徴とする請求項１ないし３のうち、いずれか１項記載の吸着コレット。 The first elastic body has a first adsorption surface that adsorbs at least a corner of the second semiconductor chip;
The second elastic body has a second adsorption surface that adsorbs a part of the second semiconductor chip,
The suction collet according to any one of claims 1 to 3, wherein the first and second suction surfaces are arranged on the same plane. 前記第１及び第２の弾性体に、それぞれ吸着孔を設けたことを特徴とする請求項１ないし４のうち、いずれか１項記載の吸着コレット。   The adsorption collet according to any one of claims 1 to 4, wherein an adsorption hole is provided in each of the first and second elastic bodies. 前記第１及び第２の吸着面により構成されるチップ吸着面の外形を、前記第２の半導体チップの外形よりも大きくしたことを特徴とする請求項４または５記載の吸着コレット。   6. The suction collet according to claim 4, wherein an outer shape of a chip suction surface constituted by the first and second suction surfaces is made larger than an outer shape of the second semiconductor chip. 前記第１の方向と直交する第２の方向における前記第２の弾性体の幅を、前記第２の方向における前記第２の半導体チップの幅よりも小さくすることで、前記第２の方向から前記第２の弾性体の挟み込む一対の切り欠き部を設けたことを特徴とする請求項１、３ないし６のうち、いずれか１項記載の吸着コレット。   By making the width of the second elastic body in the second direction orthogonal to the first direction smaller than the width of the second semiconductor chip in the second direction, from the second direction The adsorption collet according to any one of claims 1, 3 to 6, wherein a pair of notch portions for sandwiching the second elastic body is provided. 少なくとも第２の半導体チップの角部を吸着する部分が第１の弾性体で構成され、かつ前記第２の半導体チップの角部を吸着する部分以外の他の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成された吸着コレットにより、前記第２の半導体チップを吸着し、配線基板上に搭載された前記第１の半導体チップ上に、前記第１の方向において前記第１の半導体チップの両側からはみ出すように前記第２の半導体チップを接着する工程を含むことを特徴とする半導体装置の製造方法。   At least a portion that adsorbs a corner portion of the second semiconductor chip is formed of a first elastic body, and a portion other than the portion that adsorbs the corner portion of the second semiconductor chip is the first elastic body. The second semiconductor chip is sucked by a suction collet made of a harder second elastic body, and the first semiconductor chip mounted on a wiring board is placed on the first semiconductor chip in the first direction. A method of manufacturing a semiconductor device, comprising a step of bonding the second semiconductor chip so as to protrude from both sides of one semiconductor chip. 少なくとも第２の半導体チップの角部を吸着する第１の部分が第１の弾性体で構成され、かつ前記第２の半導体チップの下段に配置された第１の半導体チップと対向するチップ対向部分を含み、第１の方向における端部が前記チップ対向部分の外側に位置する第２の部分が前記第１の弾性体よりも硬い第２の弾性体で構成された吸着コレットにより、前記第２の半導体チップを吸着し、配線基板上に搭載された前記第１の半導体チップ上に、前記第１の方向において前記第１の半導体チップの片側からはみ出すように前記第２の半導体チップを接着する工程を含むことを特徴とする半導体装置の製造方法。   A chip-facing portion facing at least a first semiconductor chip disposed at a lower stage of the second semiconductor chip, wherein the first portion that adsorbs at least a corner of the second semiconductor chip is formed of a first elastic body A second portion whose end in the first direction is located outside the chip-facing portion is formed by a suction collet made of a second elastic body that is harder than the first elastic body. And adhering the second semiconductor chip onto the first semiconductor chip mounted on the wiring board so as to protrude from one side of the first semiconductor chip in the first direction. The manufacturing method of the semiconductor device characterized by including a process. 前記第２の半導体チップを接着する工程の前に、前記吸着コレットにより、接着部材を介してダイシングテープに貼り付けられ、かつ前記接着部材と共に前記第２の半導体チップをピックアップする工程、を含み、
前記第２の半導体チップを接着する工程では、前記接着部材により、前記第１の半導体チップ上に前記第２の半導体チップを接着することを特徴とする請求項８または９記載の半導体装置の製造方法。 Before the step of adhering the second semiconductor chip, the step of picking up the second semiconductor chip together with the adhesive member attached to the dicing tape via the adhesive member by the adsorption collet,
10. The manufacturing method of a semiconductor device according to claim 8, wherein, in the step of bonding the second semiconductor chip, the second semiconductor chip is bonded onto the first semiconductor chip by the bonding member. Method.
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