JP2013165211A

JP2013165211A - Method of manufacturing laminated ceramic capacitor and laminated ceramic capacitor

Info

Publication number: JP2013165211A
Application number: JP2012028277A
Authority: JP
Inventors: Junya Tanaka; 淳也田中; Daisuke Hamada; 大介濱田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2012-02-13
Filing date: 2012-02-13
Publication date: 2013-08-22

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a small-sized, high-capacity laminated ceramic capacitor.SOLUTION: A mother block 22 is cut along a first direction x between first conductive layers 21a adjacent to each other in a second direction y, and along a second direction y between second conductive layers 21b adjacent to each other in the first direction x. Thereby, a chip 23 is manufactured in the shape of rectangular solid such that first and second inner electrodes 25, 26 are alternately provided at a distance from each other along a lamination direction, and the chip 23 includes a first end surface 24e and first and second side surfaces 24c, 24d, to which the first inner electrode 25 is exposed but the second inner electrode 26 is not exposed, and a second end surface 24f, to which the second inner electrode 26 is exposed but the first inner electrode 25 is not exposed.

Description

本発明は、積層セラミックコンデンサの製造方法及び積層セラミックコンデンサに関する。 The present invention relates to a method for manufacturing a multilayer ceramic capacitor and a multilayer ceramic capacitor.

近年、携帯電話やパーソナルコンピュータ、デジタルカメラ、デジタルオーディオ機器などの電子機器の小型化に伴って、電子機器に搭載される積層セラミックコンデンサに対するさらなる小型化及び高容量化の要求が高まってきている。 In recent years, with the downsizing of electronic devices such as mobile phones, personal computers, digital cameras, and digital audio devices, there has been an increasing demand for further downsizing and higher capacity of multilayer ceramic capacitors mounted on electronic devices.

積層セラミックコンデンサを大型化することなく高容量化する有力な方法としては、内部電極の対向面積を大きくする方法が挙げられる。例えば特許文献１には、内部電極の対向面積を大きくする方法として、第１及び第２の側面のそれぞれに、第１及び第２の内部電極の両方が露出した生チップを作製した後に、第１及び第２の側面の上にセラミック層を形成する方法が提案されている。 As an effective method of increasing the capacity without increasing the size of the multilayer ceramic capacitor, there is a method of increasing the facing area of the internal electrodes. For example, in Patent Document 1, as a method for increasing the facing area of the internal electrodes, after forming a raw chip in which both the first and second internal electrodes are exposed on each of the first and second side surfaces, A method of forming a ceramic layer on the first and second side surfaces has been proposed.

特開平６-１３２５９号公報JP-A-6-13259

しかしながら、特許文献１に記載の方法では、第１及び第２の内部電極の間に配されたセラミック層の厚みが薄いと、第１及び第２の内部電極が短絡してしまう場合がある。このため、セラミック層の厚みを十分に薄くすることができず、小型化を達成するために積層枚数を減らさざる得なくなり容量を増やすことができなくなる。従って、小型で高容量な積層セラミックコンデンサを得ることは困難である。 However, in the method described in Patent Document 1, if the thickness of the ceramic layer disposed between the first and second internal electrodes is thin, the first and second internal electrodes may be short-circuited. For this reason, the thickness of the ceramic layer cannot be sufficiently reduced, and the number of stacked layers must be reduced to achieve downsizing, and the capacity cannot be increased. Therefore, it is difficult to obtain a small and high capacity multilayer ceramic capacitor.

本発明は、小型で高容量な積層セラミックコンデンサを製造し得る方法を提供することにある。 An object of the present invention is to provide a method capable of manufacturing a small and high capacity multilayer ceramic capacitor.

本発明に係る第１の積層セラミックコンデンサの製造方法では、表面上に、第１の方向に沿って延びる矩形状の第１の導電層が形成された複数の第１のセラミックグリーンシートを用意する。表面上に、第１の方向に沿って延び、第１の方向に垂直な第２の方向の長さが、第１の導電層より短い第２の導電層が形成された複数の第２のセラミックグリーンシートとを用意する。第１のセラミックグリーンシートと、第２のセラミックグリーンシートとを、第１の導電層と第２の導電層とが対向し、第１の導電層の第２の方向における両端辺が第２の導電層の第２の方向における両端辺とずれるように積層してマザーブロックを作製する。マザーブロックを第１の導電層を含み第２の導電層を含まない位置で第１の方向に沿って切断すると共に、第１及び第２の導電層の少なくとも一方を含まない位置で第２の方向に沿って切断することにより、第１の導電層から形成された第１の内部電極と第２の導電層から形成された第２の内部電極とが積層方向に沿って交互に設けられており、第２の内部電極が露出している一方、第１の内部電極が露出していない第２の端面並びに第１及び第２の側面と、第１の内部電極が露出している一方、第２の内部電極が露出していない第１の端面とを有する直方体状のチップを作製する。 In the first method for producing a multilayer ceramic capacitor according to the present invention, a plurality of first ceramic green sheets having a rectangular first conductive layer extending along the first direction on the surface are prepared. . A plurality of second conductive layers each having a second conductive layer extending in the first direction and having a length in a second direction perpendicular to the first direction shorter than the first conductive layer is formed on the surface. Prepare ceramic green sheets. In the first ceramic green sheet and the second ceramic green sheet, the first conductive layer and the second conductive layer are opposed to each other, and both end sides of the first conductive layer in the second direction are the second A mother block is manufactured by stacking the conductive layers so as to deviate from both ends in the second direction. The mother block is cut along the first direction at a position that includes the first conductive layer and does not include the second conductive layer, and the second block at a position that does not include at least one of the first and second conductive layers. By cutting along the direction, the first internal electrodes formed from the first conductive layer and the second internal electrodes formed from the second conductive layer are alternately provided along the stacking direction. And the second internal electrode is exposed, while the second end face and the first and second side surfaces are not exposed, and the first internal electrode is exposed, A rectangular parallelepiped chip having a first end face where the second internal electrode is not exposed is manufactured.

本発明に係る第２の積層セラミックコンデンサの製造方法では、第１の方向に沿って延び、第１の方向に対して垂直な第２の方向に沿って相互に間隔をおいて配列された複数の第１の導電層が配された複数の第１のセラミックグリーンシートを用意する。第２の方向に沿って延び、第１の方向に沿って相互に間隔をおいて配列された複数の第２の導電層が配された複数の第２のセラミックグリーンシートとを用意する。第１のセラミックグリーンシートと、第２のセラミックグリーンシートとを、複数の第２の導電層が第２の方向において隣接する２つの第１の導電層のそれぞれと重なるように、交互に積層してマザーブロックを作製する。マザーブロックを第２の方向において隣り合う第１の導電層間で第１の方向に沿って切断すると共に、第１の方向において隣り合う第２の導電層間で第２の方向に沿って切断することにより、第１の導電層から形成された第１の内部電極と第２の導電層から形成された第２の内部電極とが積層方向に沿って交互に設けられており、第２の内部電極が露出している一方、第１の内部電極が露出していない第２の端面並びに第１及び第２の側面と、第１の内部電極が露出している一方、第２の内部電極が露出していない第１の端面とを有する直方体状のチップを作製する。 In the second method for manufacturing a multilayer ceramic capacitor according to the present invention, a plurality of the multilayer ceramic capacitors that are arranged along the second direction perpendicular to the first direction and spaced apart from each other along the first direction. A plurality of first ceramic green sheets provided with the first conductive layer are prepared. A plurality of second ceramic green sheets are provided that extend along the second direction and have a plurality of second conductive layers arranged along the first direction and spaced apart from each other. The first ceramic green sheets and the second ceramic green sheets are alternately stacked so that the plurality of second conductive layers overlap each of the two first conductive layers adjacent in the second direction. To make a mother block. Cutting the mother block along the first direction between the first conductive layers adjacent in the second direction, and cutting along the second direction between the second conductive layers adjacent in the first direction. Thus, the first internal electrode formed from the first conductive layer and the second internal electrode formed from the second conductive layer are alternately provided along the stacking direction, and the second internal electrode Is exposed, while the second end face and the first and second side surfaces are not exposed, and the first internal electrode is exposed, while the second internal electrode is exposed. A rectangular parallelepiped chip having an unfinished first end face is produced.

本発明に係る第１及び第２のそれぞれの積層セラミックコンデンサの製造方法のある特定の局面では、チップの第１及び第２の側面の上に絶縁層を形成した後に焼成する。 In a specific aspect of the first and second multilayer ceramic capacitor manufacturing methods according to the present invention, the insulating layer is formed on the first and second side surfaces of the chip and then fired.

本発明に係る第１及び第２のそれぞれの積層セラミックコンデンサの製造方法の他の特定の局面では、絶縁層としてセラミック層を形成する。 In another specific aspect of the first and second multilayer ceramic capacitor manufacturing methods according to the present invention, a ceramic layer is formed as an insulating layer.

本発明に係る第１及び第２のそれぞれの積層セラミックコンデンサの製造方法の別の特定の局面では、セラミック層を、セラミックグリーンシートを貼り付けることにより形成する。 In another specific aspect of the first and second multilayer ceramic capacitor manufacturing methods according to the present invention, the ceramic layer is formed by attaching a ceramic green sheet.

本発明に係る第１及び第２のそれぞれの積層セラミックコンデンサの製造方法のさらに他の特定の局面では、セラミック層を、セラミックペーストを塗布することにより形成する。 In still another specific aspect of the first and second multilayer ceramic capacitor manufacturing methods according to the present invention, the ceramic layer is formed by applying a ceramic paste.

本発明に係る第１及び第２のそれぞれの積層セラミックコンデンサの製造方法のさらに別の特定の局面では、マザーブロックの切断を押切りにより行う。 In still another specific aspect of the first and second multilayer ceramic capacitor manufacturing methods according to the present invention, the mother block is cut by pressing.

本発明に係る第１及び第２のそれぞれの積層セラミックコンデンサの製造方法のまたさらに他の特定の局面では、セラミックグリーンシートの厚みを導電層の厚みよりも大きくする。 In still another specific aspect of the first and second multilayer ceramic capacitor manufacturing methods according to the present invention, the thickness of the ceramic green sheet is made larger than the thickness of the conductive layer.

本発明に係る積層セラミックコンデンサは、直方体状のセラミック素体と、複数の第１及び第２の内部電極とを備えている。セラミック素体は、第１及び第２の主面と、第１及び第２の側面と、第１及び第２の端面とを有する。第１及び第２の主面は、長さ方向及び幅方向に沿って延びている。第１及び第２の側面は、長さ方向及び厚み方向に沿って延びている。第１及び第２の端面は、幅方向及び厚み方向に沿って延びている。複数の第１及び第２の内部電極は、セラミック素体の内部において厚み方向に沿って相互に間隔をおいて交互に積層されている。第１の内部電極は、第１の端面に露出している一方、第２の端面には露出していない。第２の内部電極は、第２の端面に露出している一方、第１の端面には露出していない。第１の内部電極の幅方向における両端部は、第２の内部電極の幅方向における両端部よりも幅方向における内側に位置している。第１の内部電極の両端部の厚みは、両端部以外の内部電極の厚みより厚い。 The multilayer ceramic capacitor according to the present invention includes a rectangular parallelepiped ceramic body and a plurality of first and second internal electrodes. The ceramic body has first and second main surfaces, first and second side surfaces, and first and second end surfaces. The first and second main surfaces extend along the length direction and the width direction. The first and second side surfaces extend along the length direction and the thickness direction. The first and second end faces extend along the width direction and the thickness direction. The plurality of first and second internal electrodes are alternately stacked at intervals in the thickness direction inside the ceramic body. The first internal electrode is exposed at the first end face, but is not exposed at the second end face. The second internal electrode is exposed at the second end face, but is not exposed at the first end face. Both end portions in the width direction of the first internal electrode are located on the inner side in the width direction than both end portions in the width direction of the second internal electrode. The thickness of both ends of the first internal electrode is thicker than the thickness of the internal electrodes other than both ends.

本発明に係る積層セラミックコンデンサのある特定の局面では、第１及び第２の内部電極間の距離が第１及び第２の内部電極のそれぞれの厚み以上である。 In a specific aspect of the multilayer ceramic capacitor according to the present invention, the distance between the first and second internal electrodes is not less than the thickness of each of the first and second internal electrodes.

本発明によれば、小型で高容量な積層セラミックコンデンサを製造し得る方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the method which can manufacture a small and high capacity | capacitance multilayer ceramic capacitor can be provided.

本発明の一実施形態におけるセラミックグリーンシート２０ａの略図的平面図である。It is a schematic plan view of the ceramic green sheet 20a in one embodiment of the present invention. 本発明の一実施形態におけるセラミックグリーンシート２０ｂの略図的平面図である。It is a schematic plan view of the ceramic green sheet 20b in one embodiment of the present invention. 本発明の一実施形態におけるセラミックグリーンシートの積層態様を説明するための模式的平面図である。It is a schematic plan view for demonstrating the lamination | stacking aspect of the ceramic green sheet in one Embodiment of this invention. 本発明の一実施形態におけるマザー積層体の略図的分解側面図である。1 is a schematic exploded side view of a mother laminate in an embodiment of the present invention. 本発明の一実施形態における生のチップの略図的斜視図である。1 is a schematic perspective view of a raw chip in an embodiment of the present invention. 本発明の一実施形態における生のチップの幅方向及び厚み方向に沿った略図的断面図である。It is a schematic sectional drawing along the width direction and thickness direction of the raw chip in one embodiment of the present invention. 本発明の一実施形態における生のチップの長さ方向及び厚み方向に沿った略図的断面図である。It is a schematic sectional drawing along the length direction and thickness direction of the raw chip in one embodiment of the present invention. 本発明の一実施形態における生のチップの長さ方向及び幅方向に沿った略図的断面図である。It is schematic sectional drawing along the length direction and width direction of the raw chip | tip in one Embodiment of this invention. 本発明の一実施形態における生のセラミック素体の略図的斜視図である。1 is a schematic perspective view of a raw ceramic body in an embodiment of the present invention. 本発明の一実施形態において製造された積層セラミックコンデンサの略図的斜視図である。1 is a schematic perspective view of a multilayer ceramic capacitor manufactured in an embodiment of the present invention. 本発明の一実施形態において製造された積層セラミックコンデンサの長さ方向及び厚み方向に沿った略図的断面図である。1 is a schematic cross-sectional view taken along a length direction and a thickness direction of a multilayer ceramic capacitor manufactured according to an embodiment of the present invention. 本発明の一実施形態において製造された積層セラミックコンデンサの幅方向及び厚み方向に沿った略図的断面図である。It is a schematic sectional drawing along the width direction and thickness direction of the multilayer ceramic capacitor manufactured in one embodiment of the present invention. 本発明の一実施形態において製造された積層セラミックコンデンサの長さ方向及び幅方向に沿った略図的断面図である。It is a schematic sectional drawing along the length direction and the width direction of the multilayer ceramic capacitor manufactured in one embodiment of the present invention. 各セラミックグリーンシートの上に導電層が設けられた部分を切断する工程を説明するための略図的断面図である。It is a schematic sectional drawing for demonstrating the process of cut | disconnecting the part in which the conductive layer was provided on each ceramic green sheet. 内部電極の端部の模式的断面図である。It is typical sectional drawing of the edge part of an internal electrode. 変形例におけるセラミックグリーンシート２０ｂの略図的平面図である。It is a schematic plan view of a ceramic green sheet 20b in a modified example.

以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。 Hereinafter, an example of the preferable form which implemented this invention is demonstrated. However, the following embodiment is merely an example. The present invention is not limited to the following embodiments.

また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。 Moreover, in each drawing referred in embodiment etc., the member which has a substantially the same function shall be referred with the same code | symbol. The drawings referred to in the embodiments and the like are schematically described, and the ratio of the dimensions of the objects drawn in the drawings may be different from the ratio of the dimensions of the actual objects. The dimensional ratio of the object may be different between the drawings. The specific dimensional ratio of the object should be determined in consideration of the following description.

（第１の実施形態）
図１は、本実施形態におけるセラミックグリーンシート２０ａの略図的平面図である。図２は、本実施形態におけるセラミックグリーンシート２０ｂの略図的平面図である。図３は、本実施形態におけるセラミックグリーンシートの積層態様を説明するための模式的平面図である。図４は、本実施形態におけるマザー積層体の略図的分解側面図である。図５は、本実施形態における生のチップの略図的斜視図である。図６は、本実施形態における生のチップの幅方向及び厚み方向に沿った略図的断面図である。図７は、本実施形態における生のチップの長さ方向及び厚み方向に沿った略図的断面図である。図８は、本実施形態における生のチップの長さ方向及び幅方向に沿った略図的断面図である。図９は、本実施形態における生のセラミック素体の略図的斜視図である。 (First embodiment)
FIG. 1 is a schematic plan view of a ceramic green sheet 20a in the present embodiment. FIG. 2 is a schematic plan view of the ceramic green sheet 20b in the present embodiment. FIG. 3 is a schematic plan view for explaining a lamination mode of the ceramic green sheets in the present embodiment. FIG. 4 is a schematic exploded side view of the mother laminate in the present embodiment. FIG. 5 is a schematic perspective view of the raw chip in the present embodiment. FIG. 6 is a schematic cross-sectional view along the width direction and the thickness direction of the raw chip in the present embodiment. FIG. 7 is a schematic cross-sectional view along the length direction and thickness direction of the raw chip in the present embodiment. FIG. 8 is a schematic cross-sectional view along the length direction and the width direction of the raw chip in the present embodiment. FIG. 9 is a schematic perspective view of the raw ceramic body in the present embodiment.

本実施形態では、図１〜図９を参照しながら、図１０に示す積層セラミックコンデンサ１の製造方法の一例について説明する。 In the present embodiment, an example of a method for manufacturing the multilayer ceramic capacitor 1 shown in FIG. 10 will be described with reference to FIGS.

（表面上に導電層２１ａ、２１ｂが形成されたセラミックグリーンシート２０ａ、２０ｂの準備）
まず、図１及び図２に示す、複数の導電層２１ａ、２１ｂが表面上に形成されたセラミックグリーンシート２０ａ、２０ｂと、図４に示す、導電層が表面上に形成されていないセラミックグリーンシート２０ｃとを用意する。 (Preparation of ceramic green sheets 20a and 20b having conductive layers 21a and 21b formed on the surface)
First, the ceramic green sheets 20a and 20b in which a plurality of conductive layers 21a and 21b are formed on the surface shown in FIGS. 1 and 2, and the ceramic green sheet in which the conductive layers are not formed on the surface shown in FIG. 20c is prepared.

セラミックグリーンシート２０ａ〜２０ｃは、セラミックペーストをダイコーター法、グラビアコーター法、マイクログラビアコーター法などの印刷法によりシート状に印刷し、乾燥させることにより作製することができる。セラミックグリーンシート２０ａ〜２０ｃの作製に用いられるセラミックペーストに含まれるセラミック粉末の種類は、製造しようとする積層セラミックコンデンサ１の特性に応じて適宜選択することができる。 The ceramic green sheets 20a to 20c can be produced by printing a ceramic paste into a sheet by a printing method such as a die coater method, a gravure coater method, or a micro gravure coater method, and drying the sheet. The kind of the ceramic powder contained in the ceramic paste used for the production of the ceramic green sheets 20a to 20c can be appropriately selected according to the characteristics of the multilayer ceramic capacitor 1 to be manufactured.

例えば、誘電体セラミック粉末を含むセラミックペーストを用いることができる。誘電体セラミックスの具体例としては、例えば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃などが挙げられる。 For example, a ceramic paste containing a dielectric ceramic powder can be used. Specific examples of the dielectric ceramic include BaTiO ₃ , CaTiO ₃ , SrTiO ₃ , CaZrO _{3 and the} like.

次に、セラミックグリーンシート２０ａ、２０ｂの表面上に、内部電極を構成するための矩形状の複数の導電層２１ａ、２１ｂを形成する。具体的には、セラミックグリーンシート２０ａの上には、第１の方向（ｘ方向）に沿って延び、ｘ方向に対して垂直な第２の方向（ｙ方向）に沿って相互に間隔をおいて配列された複数の帯状の導電層２１ａを形成する。一方、セラミックグリーンシート２０ｂの上には、ｙ方向に沿って延び、ｘ方向に沿って相互に間隔をおいて配列された複数の導電層２１ｂを形成する。詳細には、本実施形態では、ｘ方向及びｙ方向のそれぞれに沿って相互に間隔をおいてマトリクス状に配列された複数の導電層２１ｂを形成する。 Next, a plurality of rectangular conductive layers 21a and 21b for forming internal electrodes are formed on the surfaces of the ceramic green sheets 20a and 20b. Specifically, on the ceramic green sheet 20a, it extends along the first direction (x direction) and is spaced from each other along the second direction (y direction) perpendicular to the x direction. A plurality of strip-like conductive layers 21a arranged in a row are formed. On the other hand, on the ceramic green sheet 20b, a plurality of conductive layers 21b extending in the y direction and arranged at intervals from each other in the x direction are formed. Specifically, in the present embodiment, a plurality of conductive layers 21b arranged in a matrix at intervals are formed along each of the x direction and the y direction.

なお、導電層２１ａ、２１ｂの形成は、スクリーン印刷法、グラビア印刷法、インクジェット法などの各種印刷法により行うことができる。 The conductive layers 21a and 21b can be formed by various printing methods such as a screen printing method, a gravure printing method, and an ink jet method.

セラミックグリーンシート２０ａ〜２０ｃの厚みは、導電層２１ａ、２１ｂの厚みと同じかそれ以上の大きさであることが好ましい。具体的には、セラミックグリーンシート２０ａ〜２０ｃの厚みは、焼成後の厚みで、０．３μｍ〜３．０μｍであることが好ましい。セラミックグリーンシート２０ａの厚みと、セラミックグリーンシート２０ｂの厚みと、セラミックグリーンシート２０ｃの厚みとは、同じであってもよいし、異なっていてもよい。導電層２１ａ、２１ｂの焼成後の厚みは、０．３μｍ〜１．５μｍであることが好ましい。導電層２１ａの厚みと、導電層２１ｂの厚みとは、同じであってもよいし、異なっていてもよい。 The thickness of the ceramic green sheets 20a to 20c is preferably equal to or greater than the thickness of the conductive layers 21a and 21b. Specifically, the thickness of the ceramic green sheets 20a to 20c is preferably 0.3 μm to 3.0 μm after firing. The thickness of the ceramic green sheet 20a, the thickness of the ceramic green sheet 20b, and the thickness of the ceramic green sheet 20c may be the same or different. The thickness of the conductive layers 21a and 21b after firing is preferably 0.3 μm to 1.5 μm. The thickness of the conductive layer 21a and the thickness of the conductive layer 21b may be the same or different.

セラミックグリーンシート２０ａ〜２０ｃの厚みが薄すぎると、セラミックグリーンシート２０ａ〜２０ｃの取り扱いが困難となる場合がある。一方、セラミックグリーンシート２０ａ〜２０ｃの厚みが厚すぎると、得られる積層セラミックコンデンサ１の性能（例えば静電容量）が低くなりすぎる場合がある。導電層２１ａ、２１ｂの厚みが薄すぎると、形成される内部電極２５，２６の厚みが薄くなりすぎ、得られる積層セラミックコンデンサ１の性能が低くなってしまう場合がある。一方、導電層２１ａ、２１ｂの厚みが厚すぎると、導電層２１ａ、２１ｂが設けられていない部分と、導電層２１ａ、２１ｂが設けられている部分との間に形成される段差が大きくなりすぎるため、構造欠陥が生じやすく、得られる積層セラミックコンデンサ１の信頼性が低くなる場合がある。 If the thickness of the ceramic green sheets 20a to 20c is too thin, it may be difficult to handle the ceramic green sheets 20a to 20c. On the other hand, when the thickness of the ceramic green sheets 20a to 20c is too thick, the performance (for example, electrostatic capacity) of the obtained multilayer ceramic capacitor 1 may be too low. If the thickness of the conductive layers 21a and 21b is too thin, the thickness of the formed internal electrodes 25 and 26 may be too thin, and the performance of the obtained multilayer ceramic capacitor 1 may be lowered. On the other hand, if the thickness of the conductive layers 21a and 21b is too thick, the step formed between the portion where the conductive layers 21a and 21b are not provided and the portion where the conductive layers 21a and 21b are provided becomes too large. Therefore, structural defects are likely to occur, and the reliability of the obtained multilayer ceramic capacitor 1 may be lowered.

なお、セラミックグリーンシート２０ａ〜２０ｃの焼成後の厚みや、導電層２１ａ、２１ｂの焼成後の厚みは、得られた積層セラミックコンデンサ１を端面から長さ方向Ｌにおける中央部まで研磨して得られる断面を顯微鏡観察することにより測定することができる。 The thickness of the ceramic green sheets 20a to 20c after firing and the thickness of the conductive layers 21a and 21b after firing are obtained by polishing the obtained multilayer ceramic capacitor 1 from the end surface to the center in the length direction L. The cross section can be measured by microscopic observation.

（マザーブロック２２の作製）
次に、図４に示されるように、表面上に導電層が形成されていないセラミックグリーンシート２０ｃを複数枚積層する。その後に、図３及び図４に示されるように、複数の導電層２１ａが表面上に形成されたセラミックグリーンシート２０ａと、複数の導電層２１ｂが表面上に形成されたセラミックグリーンシート２０ｂとを交互に複数枚ずつ積層していく。この際に、導電層２１ｂがｙ方向において隣接する２つの導電層２１ａのそれぞれと重なるようにセラミックグリーンシート２０ａ、２０ｂを積層していく。より具体的には、導電層２１ｂのｙ方向における中央が、ｙ方向において隣接する２つの導電層２１ａのｙ方向における中央と一致するようにセラミックグリーンシート２０ａ、２０ｂを積層していく。その後、図４に示されるように、表面上に導電層が形成されていないセラミックグリーンシート２０ｃをさらに複数枚積層する。これにより、内部に導電層２１ａ、２１ｂを有するマザーブロック２２を作製する。 (Production of mother block 22)
Next, as shown in FIG. 4, a plurality of ceramic green sheets 20c having no conductive layer formed on the surface are laminated. Thereafter, as shown in FIG. 3 and FIG. 4, a ceramic green sheet 20a having a plurality of conductive layers 21a formed on the surface and a ceramic green sheet 20b having a plurality of conductive layers 21b formed on the surface. Stack multiple sheets alternately. At this time, the ceramic green sheets 20a and 20b are laminated so that the conductive layer 21b overlaps each of the two adjacent conductive layers 21a in the y direction. More specifically, the ceramic green sheets 20a and 20b are laminated so that the center in the y direction of the conductive layer 21b coincides with the center in the y direction of two conductive layers 21a adjacent in the y direction. Thereafter, as shown in FIG. 4, a plurality of ceramic green sheets 20c having no conductive layer formed on the surface are further laminated. Thereby, the mother block 22 having the conductive layers 21a and 21b therein is manufactured.

なお、必要に応じてマザーブロック２２に、静水圧プレス等の各種プレスを施してもよい。 In addition, you may give various presses, such as a hydrostatic pressure press, to the mother block 22 as needed.

（生のチップ２３の作製）
次に、マザーブロック２２をｘ方向及びｙ方向に沿って切断することにより、マザーブロック２２から、図５〜図８に示す生のチップ２３を作製する。具体的には、図３に示されるように、マザーブロック２２を、ｙ方向において隣り合う導電層２１ａ間でｘ方向に沿って切断すると共に、ｘ方向において隣り合う導電層２１ｂ間でｙ方向に沿って切断する。より具体的には、マザーブロック２２を、ｙ方向において隣り合う導電層２１ａ間のｙ方向における中央でｘ方向に沿って延びるカットラインＬ１に沿って切断すると共に、ｘ方向において隣り合う導電層２１ｂ間のｘ方向における中央でｙ方向に沿って延びるカットラインＬ２に沿って切断する。これらカットラインＬ１，Ｌ２における切断を行うことにより、マザーブロック２２を複数の生のチップ２３に分断する。 (Production of raw chip 23)
Next, by cutting the mother block 22 along the x direction and the y direction, the raw chip 23 shown in FIGS. 5 to 8 is manufactured from the mother block 22. Specifically, as shown in FIG. 3, the mother block 22 is cut along the x direction between the conductive layers 21 a adjacent in the y direction, and in the y direction between the conductive layers 21 b adjacent in the x direction. Cut along. More specifically, the mother block 22 is cut along a cut line L1 extending along the x direction at the center in the y direction between the conductive layers 21a adjacent in the y direction, and the conductive layer 21b adjacent in the x direction. Cut along a cut line L2 extending along the y direction at the center in the x direction. The mother block 22 is divided into a plurality of raw chips 23 by cutting along the cut lines L1 and L2.

なお、マザーブロック２２の切断は、例えば、切断刃を押しつける押切り、ダイシング、レーザー切断などの方法により行うことができる。なかでも、マザーブロック２２の切断方法としては、押切りが好ましい。マザーブロック２２の切断に要する時間が短くなり、また、ダイシングによる切断等と比較して、切断時に除去される部分を小さくできるため、材料の利用効率を高めることができるためである。 The mother block 22 can be cut by, for example, a method of pressing a cutting blade, dicing, laser cutting, or the like. In particular, the cutting method of the mother block 22 is preferable. This is because the time required for cutting the mother block 22 is shortened, and the portion removed at the time of cutting can be reduced as compared with cutting by dicing, and the utilization efficiency of the material can be increased.

具体的には、本実施形態では、図示しない切断刃を厚み方向に移動させることによりマザーブロック２２の切断を行う。 Specifically, in this embodiment, the mother block 22 is cut by moving a cutting blade (not shown) in the thickness direction.

図５〜図８に示されるように、生のチップ２３は、直方体状のチップ本体２４を有する。一対の主面２４ａ、２４ｂと、一対の側面２４ｃ、２４ｄと、一対の端面２４ｅ、２４ｆとを有する。主面２４ａ、２４ｂは、長さ方向Ｌ及び幅方向Ｗに沿って延びている。側面２４ｃ、２４ｄは、長さ方向Ｌ及び厚み方向Ｔに沿って延びている。端面２４ｅ、２４ｆは、幅方向Ｗ及び厚み方向Ｔに沿って延びている。 As shown in FIGS. 5 to 8, the raw chip 23 has a rectangular parallelepiped chip body 24. It has a pair of main surfaces 24a and 24b, a pair of side surfaces 24c and 24d, and a pair of end surfaces 24e and 24f. The main surfaces 24a and 24b extend along the length direction L and the width direction W. The side surfaces 24c and 24d extend along the length direction L and the thickness direction T. The end surfaces 24e and 24f extend along the width direction W and the thickness direction T.

チップ本体２４の内部には、導電層２１ａ、２１ｂから形成された矩形状の複数の第１及び第２の内部電極２５，２６が配されている。複数の第１の内部電極２５と、複数の第２の内部電極２６とは、厚み方向Ｔに沿って、相互に間隔をおいて交互に配されている。厚み方向Ｔにおいて隣接する第１の内部電極２５と第２の内部電極２６とは、セラミック層２９を介して対向している。 Inside the chip body 24, a plurality of rectangular first and second internal electrodes 25, 26 formed of conductive layers 21a, 21b are arranged. The plurality of first internal electrodes 25 and the plurality of second internal electrodes 26 are alternately arranged along the thickness direction T at intervals. The first internal electrode 25 and the second internal electrode 26 adjacent in the thickness direction T are opposed to each other with the ceramic layer 29 interposed therebetween.

第１及び第２の内部電極２５，２６は、長さ方向Ｌ及び幅方向Ｗに沿って配されている。第１の内部電極２５は、端面２４ｅに露出している。第１の内部電極２５は、端面２４ｆ及び側面２４ｃ、２４ｄには露出していない。第２の内部電極２６は、端面２４ｆ及び側面２４ｃ、２４ｄに露出している。第２の内部電極２６は、端面２４ｅには露出していない。即ち、端面２４ｅ及び側面２４ｃ、２４ｄには第１の内部電極２５が露出している一方、第２の内部電極２６は露出していない。端面２４ｆには第２の内部電極２６が露出している一方、第１の内部電極２５は露出していない。 The first and second internal electrodes 25 and 26 are arranged along the length direction L and the width direction W. The first internal electrode 25 is exposed at the end face 24e. The first inner electrode 25 is not exposed on the end face 24f and the side faces 24c and 24d. The second inner electrode 26 is exposed at the end face 24f and the side faces 24c, 24d. The second internal electrode 26 is not exposed on the end face 24e. That is, the first inner electrode 25 is exposed on the end face 24e and the side faces 24c and 24d, while the second inner electrode 26 is not exposed. The second inner electrode 26 is exposed at the end face 24f, while the first inner electrode 25 is not exposed.

（セラミック層２７ａ、２７ｂの形成）
次に、図９に示されるように、第２の内部電極２６が露出した側面２４ｃ、２４ｄの上に、セラミック層２７ａ、２７ｂを形成する。これにより、内部電極２５，２６が端面２４ｅ、２４ｆにのみ露出している生のセラミック素体２８を作製する。 (Formation of ceramic layers 27a and 27b)
Next, as shown in FIG. 9, ceramic layers 27a and 27b are formed on the side surfaces 24c and 24d where the second internal electrodes 26 are exposed. Thereby, the raw ceramic body 28 in which the internal electrodes 25 and 26 are exposed only on the end faces 24e and 24f is produced.

セラミック層２７ａ、２７ｂは、例えば、セラミックグリーンシートを貼り付けることにより形成してもよい。この場合、厚みの均一性の高いセラミック層２７ａ、２７ｂを形成することができる。また、セラミック層２７ａ、２７ｂは、セラミックペーストを塗布し、乾燥させることにより形成してもよい。 The ceramic layers 27a and 27b may be formed, for example, by attaching a ceramic green sheet. In this case, the ceramic layers 27a and 27b having high uniformity in thickness can be formed. The ceramic layers 27a and 27b may be formed by applying a ceramic paste and drying it.

セラミック層２７ａ、２７ｂの貼り付けて形成に先立って、側面２４ｃ、２４ｄの上に接着剤を塗布しておいてもよい。この塗布された接着剤は、後の焼成工程において焼失により除去される。 Prior to the formation of the ceramic layers 27a and 27b, an adhesive may be applied on the side surfaces 24c and 24d. The applied adhesive is removed by burning in a subsequent baking step.

なお、生のセラミック素体２８に、バレル研磨等を適宜施し、稜線部や角部を丸められた形状としておくことが好ましい。 It is preferable that the raw ceramic body 28 is appropriately subjected to barrel polishing or the like so that the ridges and corners are rounded.

（焼成）
次に、生のセラミック素体２８を焼成することにより、図１０に示す、第１及び第２の内部電極２５，２６を有するセラミック素体１０を得る。その後、第１及び第２の外部電極１３，１４を形成することにより積層セラミックコンデンサ１を完成させる。なお、第１及び第２の外部電極１３，１４は、めっき法、ディップ法などにより導電性ペーストを塗布した後に焼成する方法等により形成することができる。 (Baking)
Next, the raw ceramic body 28 is fired to obtain the ceramic body 10 having the first and second internal electrodes 25 and 26 shown in FIG. Thereafter, the multilayer ceramic capacitor 1 is completed by forming the first and second external electrodes 13 and 14. The first and second external electrodes 13 and 14 can be formed by a method of baking after applying a conductive paste by a plating method, a dipping method, or the like.

以上、本実施形態では、焼成の後に外部電極１３，１４を形成する、ポストファイアの場合について説明した。但し、本発明は、これに限定されない。生のセラミック素体に導電性ペーストを塗布した後に生のセラミック素体と同時に焼成するコファイアにより外部電極を形成してもよい。 As described above, in the present embodiment, the case of the postfire in which the external electrodes 13 and 14 are formed after firing has been described. However, the present invention is not limited to this. The external electrode may be formed by a co-firer that is fired simultaneously with the raw ceramic body after the conductive paste is applied to the raw ceramic body.

（積層セラミックコンデンサ１の構成）
図１０は、本施形態において製造された積層セラミックコンデンサの略図的斜視図である。図１１は、本実施形態において製造された積層セラミックコンデンサの長さ方向及び厚み方向に沿った略図的断面図である。図１２は、本実施形態において製造された積層セラミックコンデンサの幅方向及び厚み方向に沿った略図的断面図である。図１３は、本実施形態において製造された積層セラミックコンデンサの長さ方向及び幅方向に沿った略図的断面図である。 (Configuration of multilayer ceramic capacitor 1)
FIG. 10 is a schematic perspective view of the multilayer ceramic capacitor manufactured in the present embodiment. FIG. 11 is a schematic cross-sectional view along the length direction and the thickness direction of the multilayer ceramic capacitor manufactured in the present embodiment. FIG. 12 is a schematic cross-sectional view along the width direction and the thickness direction of the multilayer ceramic capacitor manufactured in the present embodiment. FIG. 13 is a schematic cross-sectional view along the length direction and the width direction of the multilayer ceramic capacitor manufactured in the present embodiment.

図１０〜図１３に示されるように、積層セラミックコンデンサ１は、直方体状のセラミック素体１０を備えている。セラミック素体１０は、長さ方向Ｌ及び幅方向Ｗに沿って延びる第１及び第２の主面１０ａ、１０ｂと、厚み方向Ｔ及び長さ方向Ｌに沿って延びる第１及び第２の側面１０ｃ、１０ｄと、厚み方向Ｔ及び幅方向Ｗに沿って延びる第１及び第２の端面１０ｅ、１０ｆを有する。 As shown in FIGS. 10 to 13, the multilayer ceramic capacitor 1 includes a cuboid ceramic body 10. The ceramic body 10 includes first and second main surfaces 10a and 10b extending along the length direction L and the width direction W, and first and second side surfaces extending along the thickness direction T and the length direction L. 10c, 10d, and first and second end faces 10e, 10f extending along the thickness direction T and the width direction W.

なお、本発明において、「直方体状」には、角部や稜線部が面取り状またはＲ面取り状である直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。 In the present invention, the “rectangular shape” includes a rectangular parallelepiped whose corners and ridges are chamfered or rounded. That is, the “cuboid” member means all members having first and second main surfaces, first and second side surfaces, and first and second end surfaces. Moreover, unevenness etc. may be formed in a part or all of a main surface, a side surface, and an end surface.

セラミック素体１０の寸法は、特に限定されない。セラミック素体１０の高さ寸法、長さ寸法及び幅寸法は、それぞれ、０．１ｍｍ〜３．０ｍｍ、０．２ｍｍ〜４．０ｍｍ、０．１ｍｍ〜３．０ｍｍ程度とすることができる。 The dimension of the ceramic body 10 is not particularly limited. The height dimension, the length dimension, and the width dimension of the ceramic body 10 can be about 0.1 mm to 3.0 mm, 0.2 mm to 4.0 mm, and 0.1 mm to 3.0 mm, respectively.

セラミック素体１０は、適宜のセラミックスからなる。セラミック素体１０を構成するセラミックスの種類は、コンデンサである場合は、セラミック素体１０を誘電体セラミックスにより形成することができる。誘電体セラミックスの具体例としては、例えば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃などが挙げられる。 The ceramic body 10 is made of appropriate ceramics. When the ceramics constituting the ceramic body 10 is a capacitor, the ceramic body 10 can be formed of dielectric ceramics. Specific examples of the dielectric ceramic include BaTiO ₃ , CaTiO ₃ , SrTiO ₃ , CaZrO _{3 and the} like.

セラミック素体１０の内部には、略矩形状の複数の第１及び第２の内部電極２５，２６が厚み方向Ｔに沿って等間隔に交互に配置されている。第１及び第２の内部電極２５，２６のそれぞれは、第１及び第２の主面１０ａ、１０ｂと平行である。第１及び第２の内部電極２５，２６は、厚み方向Ｔにおいて、セラミック層１０ｇを介して、互いに対向している。 Inside the ceramic body 10, a plurality of first and second inner electrodes 25 and 26 having a substantially rectangular shape are alternately arranged along the thickness direction T at equal intervals. Each of the first and second inner electrodes 25 and 26 is parallel to the first and second main surfaces 10a and 10b. The first and second inner electrodes 25 and 26 face each other in the thickness direction T with the ceramic layer 10g interposed therebetween.

なお、第１及び第２の内部電極２５，２６間の厚み方向Ｔに沿った距離、即ち、セラミック層１０ｇの厚みは、第１及び第２の内部電極２５，２６のそれぞれの厚みよりも大きい。セラミック層１０ｇの厚みは、第１及び第２の内部電極２５，２６のそれぞれの厚みと同じであることが好ましく、セラミック層の厚みが厚い方ががより好ましい。具体的には、セラミック層１０ｇの厚みは、０．３μｍ〜３μｍであることが好ましい。第１及び第２の内部電極２５，２６のそれぞれの厚みは、０．３μｍ程度であることが好ましく、０．４〜３．０であることがより好ましい。 Note that the distance along the thickness direction T between the first and second internal electrodes 25, 26, that is, the thickness of the ceramic layer 10g is larger than the thickness of each of the first and second internal electrodes 25, 26. . The thickness of the ceramic layer 10g is preferably the same as the thickness of each of the first and second internal electrodes 25 and 26, and the thickness of the ceramic layer is more preferable. Specifically, the thickness of the ceramic layer 10g is preferably 0.3 μm to 3 μm. The thickness of each of the first and second internal electrodes 25 and 26 is preferably about 0.3 μm, and more preferably 0.4 to 3.0.

第１の内部電極２５は、第１の端面１０ｅに露出しており、第１及び第２の主面１０ａ、１０ｂ、第２の端面１０ｆ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。第２の内部電極２６は、第２の端面１０ｆに露出しており、第１及び第２の主面１０ａ、１０ｂ、第１の端面１０ｅ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。 The first internal electrode 25 is exposed at the first end face 10e, and is exposed at the first and second main faces 10a and 10b, the second end face 10f, and the first and second side faces 10c and 10d. Not done. The second internal electrode 26 is exposed at the second end face 10f, and is exposed at the first and second main faces 10a and 10b, the first end face 10e, and the first and second side faces 10c and 10d. Not done.

図１２及び図１３に示されるように、第１の内部電極２５の幅方向Ｗにおける長さは、第２の内部電極２６の幅方向Ｗにおける長さよりも短い。第１の内部電極２５の幅方向Ｗの両端部は、第２の内部電極２６の幅方向Ｗの両端部よりも幅方向Ｗにおける内側に位置している。 As shown in FIGS. 12 and 13, the length of the first internal electrode 25 in the width direction W is shorter than the length of the second internal electrode 26 in the width direction W. Both end portions in the width direction W of the first internal electrode 25 are located on the inner side in the width direction W than both end portions in the width direction W of the second internal electrode 26.

第１及び第２の内部電極２５，２６は、適宜の導電材料により構成することができる。第１及び第２の内部電極２５，２６は、例えば、Ｎｉ，Ｃｕ，Ａｇ，Ｐｄ及びＡｕからなる群から選ばれた金属またはＮｉ，Ｃｕ，Ａｇ，Ｐｄ及びＡｕからなる群から選ばれた一種以上の金属を含む合金（例えば、Ａｇ−Ｐｄ合金など）により構成することができる。 The first and second internal electrodes 25 and 26 can be made of an appropriate conductive material. The first and second internal electrodes 25 and 26 are, for example, a metal selected from the group consisting of Ni, Cu, Ag, Pd and Au, or a kind selected from the group consisting of Ni, Cu, Ag, Pd and Au. It can be comprised with the alloy (for example, Ag-Pd alloy etc.) containing the above metals.

図１０、図１１及び図１３に示されるように、積層セラミックコンデンサ１は、第１及び第２の外部電極１３，１４を備えている。図１１及び図１３に示されるように、第１の外部電極１３は、第１の内部電極２５に接続されている。一方、第２の外部電極１４は、第２の内部電極２６に接続されている。 As shown in FIGS. 10, 11, and 13, the multilayer ceramic capacitor 1 includes first and second external electrodes 13 and 14. As shown in FIGS. 11 and 13, the first external electrode 13 is connected to the first internal electrode 25. On the other hand, the second external electrode 14 is connected to the second internal electrode 26.

第１及び第２の外部電極１３，１４は、適宜の導電材料により構成することができる。また、第１及び第２の外部電極１３，１４は、複数の導電膜の積層体により構成されていてもよい。 The first and second external electrodes 13 and 14 can be made of an appropriate conductive material. Further, the first and second external electrodes 13 and 14 may be formed of a laminate of a plurality of conductive films.

本実施形態では、具体的には、第１及び第２の外部電極１３，１４のそれぞれは、１または複数の下地層と、下地層の上に形成されている１または複数のめっき層とを有する。 Specifically, in the present embodiment, each of the first and second external electrodes 13 and 14 includes one or more underlayers and one or more plating layers formed on the underlayer. Have.

下地層は、例えば、焼結金属層や、めっき層、熱硬化性樹脂または光硬化性樹脂に導電性フィラーを添加した導電性樹脂からなる導電性樹脂層により構成することができる。焼結金属層は、第１及び第２の内部電極２５，２６と同時焼成したコファイアによるものであってもよいし、導電性ペーストを塗布して焼き付けたポストファイアによるものであってもよい。 The underlayer can be composed of, for example, a sintered metal layer, a plating layer, a conductive resin layer made of a conductive resin obtained by adding a conductive filler to a thermosetting resin or a photocurable resin. The sintered metal layer may be formed of a cofire that is fired simultaneously with the first and second internal electrodes 25 and 26, or may be formed of a postfire that is applied and baked with a conductive paste.

下地層に含ませる導電材料は、特に限定されないが、下地層に含ませる導電材料の具体例としては、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｕなどの金属、Ａｇ−Ｐｄなどの上記金属の１種以上を含む合金などが挙げられる。 The conductive material included in the underlayer is not particularly limited, but specific examples of the conductive material included in the underlayer include, for example, metals such as Cu, Ni, Ag, Pd, and Au, and the above-described metals such as Ag—Pd. An alloy containing one or more types can be given.

下地層の最大厚みは、例えば、２０μｍ〜１００μｍとすることができる。 The maximum thickness of the underlayer can be set to 20 μm to 100 μm, for example.

めっき層は、例えば、Ｃｕ，Ｎｉ，Ｓｎ，Ａｇ，Ｐｄ，Ａｕなどの金属、Ａｇ−Ｐｄなどの上記金属の１種以上を含む合金などにより形成することができる。 The plating layer can be formed of, for example, a metal such as Cu, Ni, Sn, Ag, Pd, or Au, or an alloy containing one or more of the above metals such as Ag—Pd.

めっき層１層あたりの最大厚みは、例えば、１μｍ〜１０μｍとすることができる。 The maximum thickness per one plating layer can be set to 1 μm to 10 μm, for example.

なお、下地層とめっき層との間に、応力緩和用の樹脂層を配置してもよい。 Note that a resin layer for stress relaxation may be disposed between the base layer and the plating layer.

ところで、図１４に示されるように、マザーブロック１２２の、第１の内部電極を構成するための導電層１２１ａと、第２の内部電極を構成するための導電層１２１ｂとの両方が設けられている部分を切断刃１２０を積層方向に移動させることにより押切りした場合、切断刃１２０の移動に伴って、セラミックグリーンシート１２３及び導電層１２１ａ、１２１ｂの切断部付近がｚ方向に変位する。これにより、形成される第１及び第２の電極が短絡してしまう場合がある。 By the way, as shown in FIG. 14, both the conductive layer 121a for forming the first internal electrode and the conductive layer 121b for forming the second internal electrode of the mother block 122 are provided. When the cutting blade 120 is pressed by moving the cutting blade 120 in the stacking direction, the ceramic green sheet 123 and the vicinity of the cutting portions of the conductive layers 121a and 121b are displaced in the z direction as the cutting blade 120 moves. Thereby, the 1st and 2nd electrode formed may short-circuit.

それに対して本実施形態では、図３に示されるように、隣り合う導電層２１ｂ間でマザーブロック２２を切断する。すなわち、カットラインＬ１，Ｌ２には、第２の内部電極２６を構成するための導電層２１ａと、第１の内部電極２５を構成するための導電層２１ｂとのうちのいずれか一方のみが存在する。このため、押切りする際に導電層２１ａやセラミックグリーンシート２０ａ、２０ｂが変形したとしても、第１の内部電極２５と第２の内部電極２６とは短絡しない。従って、高性能な積層セラミックコンデンサ１を製造することができる。 On the other hand, in this embodiment, as shown in FIG. 3, the mother block 22 is cut between the adjacent conductive layers 21b. That is, only one of the conductive layer 21a for forming the second internal electrode 26 and the conductive layer 21b for forming the first internal electrode 25 exists in the cut lines L1 and L2. To do. For this reason, even if the conductive layer 21a and the ceramic green sheets 20a and 20b are deformed at the time of pressing, the first internal electrode 25 and the second internal electrode 26 are not short-circuited. Therefore, a high performance multilayer ceramic capacitor 1 can be manufactured.

また、第１の内部電極２５と第２の内部電極２６との間の短絡が確実に規制できるため、マザーブロック２２の切断速度を高くすることができる。従って、マザーブロック２２の切断に要する時間を短くすることができる。その結果、積層セラミックコンデンサ１の製造に要する時間を短くすることができる。 Moreover, since the short circuit between the 1st internal electrode 25 and the 2nd internal electrode 26 can be controlled reliably, the cutting speed of the mother block 22 can be made high. Therefore, the time required for cutting the mother block 22 can be shortened. As a result, the time required for manufacturing the multilayer ceramic capacitor 1 can be shortened.

また、本実施形態のように、セラミック層２７ａ、２７ｂを事後的に設けることによって、セラミック層２７ａ、２７ｂの厚みを薄くすることができる。よって、第１の内部電極２５と第２の内部電極２６との対向面積を大きくすることができる。よって、より高性能な積層セラミックコンデンサ１を製造することができる。 Moreover, the ceramic layers 27a and 27b can be reduced in thickness by providing the ceramic layers 27a and 27b later as in the present embodiment. Therefore, the facing area between the first internal electrode 25 and the second internal electrode 26 can be increased. Therefore, a higher performance multilayer ceramic capacitor 1 can be manufactured.

また、チップ本体２４の側面２４ｃ、２４ｄには、第１の内部電極２５が露出していないため、側面２４ｃ、２４ｄにおける内部電極２５，２６の占める面積割合が小さい。このため、チップ本体２４とセラミック層２７ａ、２７ｂとの間の密着強度を高めることができる。よって、セラミック素体１０内に水分が侵入しにくく、優れた信頼性を有する積層セラミックコンデンサ１を得ることができる。 Further, since the first internal electrode 25 is not exposed on the side surfaces 24c and 24d of the chip body 24, the area ratio occupied by the internal electrodes 25 and 26 on the side surfaces 24c and 24d is small. For this reason, the adhesion strength between the chip body 24 and the ceramic layers 27a and 27b can be increased. Therefore, it is possible to obtain the multilayer ceramic capacitor 1 having a high reliability in which moisture hardly enters the ceramic body 10.

より優れた信頼性を有する積層セラミックコンデンサ１を得る観点からは、セラミックグリーンシート２０ａ〜２０ｃの厚みを導電層２１ａ、２１ｂの厚みよりも大きくすることが好ましい。セラミックグリーンシート２０ａ〜２０ｃの厚みを導電層２１ａ、２１ｂの厚みと同程度の厚みとすることが好ましく、セラミックグリーンシートの厚みの方が厚い方がよりに好ましい。但し、セラミックグリーンシート２０ａ〜２０ｃの厚みを導電層２１ａ、２１ｂの厚みに対して大きくしすぎると、セラミックグリーンシート２０ａ〜２０ｃが厚くなりすぎて、容量が取れなくなる場合がある。このため、セラミックグリーンシート２０ａ〜２０ｃの厚みを導電層２１ａ、２１ｂの厚みの３．０倍以下とすることがより好ましく、２．０倍以下とすることがさらに好ましい。 From the viewpoint of obtaining the multilayer ceramic capacitor 1 having more excellent reliability, it is preferable that the thickness of the ceramic green sheets 20a to 20c is larger than the thickness of the conductive layers 21a and 21b. The thickness of the ceramic green sheets 20a to 20c is preferably set to be approximately the same as the thickness of the conductive layers 21a and 21b, and the thickness of the ceramic green sheet is more preferable. However, if the thickness of the ceramic green sheets 20a to 20c is too large with respect to the thickness of the conductive layers 21a and 21b, the ceramic green sheets 20a to 20c may become too thick and capacity may not be obtained. For this reason, the thickness of the ceramic green sheets 20a to 20c is more preferably 3.0 times or less, and further preferably 2.0 times or less the thickness of the conductive layers 21a and 21b.

ところで、例えば、第１の内部電極の幅方向の一方側端部と、第２の内部電極の幅方向の一方側端部との幅方向における位置をそろえると共に、第１の内部電極の幅方向の他方側端部と、第２の内部電極の幅方向の他方側端部との幅方向における位置をそろえることも考えられる。しかしながら、この場合は、セラミック素体において、第１及び第２の内部電極の両方が設けられた部分と、第１及び第２の内部電極の両方が設けられていない部分とが隣り合うこととなる。このため、第１及び第２の内部電極の両方が設けられた部分と、第１及び第２の内部電極の両方が設けられていない部分との境界領域に大きな厚み差が生じる。よって、第１及び第２の内部電極の両方が設けられた部分と、第１及び第２の内部電極の両方が設けられていない部分との境界領域に電界が集中しやすい。また、セラミック素体の内部に構造欠陥が生じやすく、その結果、セラミック素体の内部に水分が侵入しやすくなる。従って、積層セラミックコンデンサの信頼性が低くなる場合がある。 By the way, for example, the width in the width direction of the first internal electrode is aligned with the width of the first internal electrode in the width direction and the width in the width direction of the first internal electrode. It is also conceivable to align the positions in the width direction of the other end of the second inner electrode and the other end in the width direction of the second internal electrode. However, in this case, in the ceramic body, a portion where both the first and second internal electrodes are provided is adjacent to a portion where both the first and second internal electrodes are not provided. Become. For this reason, a large thickness difference occurs in the boundary region between the portion where both the first and second internal electrodes are provided and the portion where both the first and second internal electrodes are not provided. Therefore, the electric field tends to concentrate on the boundary region between the portion where both the first and second internal electrodes are provided and the portion where both the first and second internal electrodes are not provided. Further, structural defects are likely to occur inside the ceramic body, and as a result, moisture tends to enter the inside of the ceramic body. Therefore, the reliability of the multilayer ceramic capacitor may be lowered.

それに対して本実施形態では、第１及び第２の内部電極２５，２６の両方が設けられた領域と、第１及び第２の内部電極２５，２６の両方が設けられていない領域との間に、第２の内部電極２６のみが設けられた領域が配されている。このため、急激な厚み変化が抑制されている。従って、電界集中を抑制することができると共に、構造欠陥の発生を抑制することができ、水分の侵入も抑制することができる。その結果、より優れた信頼性を得ることができる。 On the other hand, in this embodiment, between the region where both the first and second internal electrodes 25 and 26 are provided and the region where both the first and second internal electrodes 25 and 26 are not provided. In addition, a region where only the second internal electrode 26 is provided is arranged. For this reason, an abrupt thickness change is suppressed. Therefore, electric field concentration can be suppressed, generation of structural defects can be suppressed, and moisture can be prevented from entering. As a result, better reliability can be obtained.

ところで、図１５に示すように、切断されていない第１の内部電極２５の端部２５ｂは、他の部分と比べて厚い。このため、複数の第１の内部電極２５のそれぞれの端部２５ｂが厚み方向Ｔにおいて重なって積層していると端部の厚みが蓄積され、結果として、大きな段差が生じ、セラミック素体１０内に構造欠陥が生じやすい。従って、複数の第１の内部電極２５のそれぞれの端部２５ｂの幅方向Ｗにおける位置はばらついていることが好ましい。 By the way, as shown in FIG. 15, the edge part 25b of the 1st internal electrode 25 which is not cut | disconnected is thick compared with another part. For this reason, if the end portions 25b of the plurality of first internal electrodes 25 are stacked in the thickness direction T, the thickness of the end portions is accumulated, resulting in a large level difference, resulting in the ceramic body 10 inside. Structural defects are likely to occur. Therefore, it is preferable that the positions in the width direction W of the end portions 25b of the plurality of first internal electrodes 25 vary.

なお、上記実施形態では、チップの側面にセラミック層を設ける例について説明したが、セラミック層に換えて、樹脂層やガラス層などの絶縁層を設けてもよい。 In the above embodiment, the example in which the ceramic layer is provided on the side surface of the chip has been described. However, an insulating layer such as a resin layer or a glass layer may be provided instead of the ceramic layer.

（変形例）
図１６は、変形例におけるセラミックグリーンシート２０ｂの略図的平面図である。図１６に示すように、一枚のセラミックグリーンシート２０ａ、２０ｂに、ひとつの導電層２１ａ、２１ｂを設けてもよい。その場合は、セラミックグリーンシート２０ａ、２０ｂを、導電層２１ａと導電層２１ｂとが対向し、かつ、導電層２１ｂのｘ方向における両端辺が導電層２１ａの両端辺とずれるように積層してマザーブロック２２を作製することが好ましい。マザーブロック２２を導電層２１ａを含み導電層２１ｂを含まない位置でｙ方向に沿って切断すると共に、導電層２１ａ、２１ｂの少なくとも一方を含まない位置でｘ方向に沿って切断することにより、生のチップ２３を作製することが好ましい。 (Modification)
FIG. 16 is a schematic plan view of a ceramic green sheet 20b according to a modification. As shown in FIG. 16, one conductive layer 21a, 21b may be provided on one ceramic green sheet 20a, 20b. In that case, the ceramic green sheets 20a and 20b are laminated so that the conductive layer 21a and the conductive layer 21b face each other, and both ends in the x direction of the conductive layer 21b are shifted from both ends of the conductive layer 21a. Block 22 is preferably made. By cutting the mother block 22 along the y direction at a position including the conductive layer 21a and not including the conductive layer 21b, and cutting along the x direction at a position not including at least one of the conductive layers 21a and 21b, It is preferable to manufacture the chip 23.

１…積層セラミックコンデンサ
１０…セラミック素体
１０ａ、１０ｂ…主面
１０ｃ、１０ｄ…側面
１０ｅ、１０ｆ…端面
１０ｇ…セラミック層
１３…第１の外部電極
１４…第２の外部電極
２０ａ〜２０ｃ…セラミックグリーンシート
２１ａ、２１ｂ…導電層
２２…マザーブロック
２３…生のチップ
２４…チップ本体
２４ａ、２４ｂ…主面
２４ｃ、２４ｄ…側面
２４ｅ、２４ｆ…端面
２５…第１の内部電極
２６…第２の内部電極
２７ａ、２７ｂ…セラミック層
２８…セラミック素体
２９…セラミック層
Ｌ１，Ｌ２…カットライン DESCRIPTION OF SYMBOLS 1 ... Multilayer ceramic capacitor 10 ... Ceramic body 10a, 10b ... Main surface 10c, 10d ... Side surface 10e, 10f ... End face 10g ... Ceramic layer 13 ... 1st exterior electrode 14 ... 2nd exterior electrode 20a-20c ... Ceramic green Sheets 21a, 21b ... conductive layer 22 ... mother block 23 ... raw chip 24 ... chip bodies 24a, 24b ... main surfaces 24c, 24d ... side surfaces 24e, 24f ... end surfaces 25 ... first internal electrodes 26 ... second internal electrodes 27a, 27b ... ceramic layer 28 ... ceramic body 29 ... ceramic layers L1, L2 ... cut line

Claims

Preparing a plurality of first ceramic green sheets having a rectangular first conductive layer extending along a first direction on a surface;
A plurality of second conductive layers each having a second conductive layer extending along the first direction and having a length in a second direction perpendicular to the first direction shorter than the first conductive layer is formed on the surface. Preparing a ceramic green sheet 2;
The first ceramic green sheet and the second ceramic green sheet are arranged such that the first conductive layer and the second conductive layer are opposed to each other in the second direction of the first conductive layer. Stacking so that both side edges are shifted from both side edges of the second conductive layer in the second direction;
The mother block is cut along the first direction at a position including the first conductive layer and not including the second conductive layer, and does not include at least one of the first and second conductive layers. By cutting along the second direction at a position, the first internal electrode formed from the first conductive layer and the second internal electrode formed from the second conductive layer are stacked in the stacking direction. The second internal electrode is exposed while the second internal electrode is exposed, while the first internal electrode is not exposed, the first and second side surfaces, and the first A step of producing a rectangular parallelepiped chip having a first end surface in which one internal electrode is exposed and the second internal electrode is not exposed;
A method for manufacturing a multilayer ceramic capacitor.

A plurality of first conductive layers that extend along the first direction and are arranged with a plurality of first conductive layers spaced from each other along a second direction perpendicular to the first direction. Preparing a ceramic green sheet of
A plurality of second ceramic green sheets extending along the second direction and having a plurality of second conductive layers arranged along the first direction and spaced apart from each other are prepared. Process,
The first ceramic green sheet and the second ceramic green sheet are alternately arranged so that the plurality of second conductive layers overlap each of two adjacent first conductive layers in the second direction. Laminating to produce a mother block;
The mother block is cut along the first direction between the first conductive layers adjacent in the second direction, and the second block between the second conductive layers adjacent in the first direction. By cutting along the direction, first internal electrodes formed from the first conductive layer and second internal electrodes formed from the second conductive layer are alternately provided along the stacking direction. And the second internal electrode is exposed, while the second end surface and the first and second side surfaces are not exposed, and the first internal electrode is exposed. On the other hand, producing a rectangular parallelepiped chip having a first end face where the second internal electrode is not exposed;
A method for manufacturing a multilayer ceramic capacitor.

The method for manufacturing a multilayer ceramic capacitor according to claim 1 or 2, wherein an insulating layer is formed on the first and second side surfaces of the chip and then fired.

The method for manufacturing a multilayer ceramic capacitor according to claim 3, wherein a ceramic layer is formed as the insulating layer.

The method for manufacturing a multilayer ceramic capacitor according to claim 4, wherein the ceramic layer is formed by attaching a ceramic green sheet.

The method for manufacturing a multilayer ceramic capacitor according to claim 5, wherein the ceramic layer is formed by applying a ceramic paste.

The method for producing a multilayer ceramic capacitor according to claim 1, wherein the mother block is cut by pressing.

The manufacturing method of the multilayer ceramic capacitor as described in any one of Claims 1-7 which makes the thickness of the said ceramic green sheet larger than the thickness of the said conductive layer.

First and second main surfaces extending along the length direction and the width direction, first and second side surfaces extending along the length direction and the thickness direction, and first extending along the width direction and the thickness direction And a rectangular parallelepiped ceramic body having a second end surface;
A plurality of first and second internal electrodes alternately stacked at intervals in the thickness direction inside the ceramic body;
With
The first internal electrode is exposed at the first end face, but not exposed at the second end face,
The second internal electrode is exposed at the second end face, but not exposed at the first end face,
Both end portions in the width direction of the first internal electrode are positioned on the inner side in the width direction with respect to both end portions in the width direction of the second internal electrode, and the thickness of both end portions of the first internal electrode is A multilayer ceramic capacitor that is thicker than the thickness of internal electrodes other than the part.

The multilayer ceramic capacitor according to claim 9, wherein a distance between the first and second internal electrodes is equal to or greater than a thickness of each of the first and second internal electrodes.