JP2013161932A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】基板上の離隔した複数箇所に単結晶半導体層を形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、まず、複数の単結晶Si層52a〜52hが離隔して形成された原版基体50を準備し、基体11上にアモルファスSi層12を形成する。ついで、原版基体50または基体11の少なくとも一方にCeO2膜61,62を形成する。その後、原版基体50の単結晶Si層52a〜52hと基体11のアモルファスSi層12とをCeO2膜61,62を介して接触させて加熱し、CeO2膜62とアモルファスSi層12とを単結晶Si層52a〜52hの結晶構造と結晶方位と整合して結晶化させ、単結晶Si層12a〜12hを形成する。そして、単結晶Si層52a〜52hと単結晶Si層12a〜12hを残存させつつCeO2膜61,62を除去し、原版基体50と基体11とを分離する。
【選択図】図2−3
【解決手段】実施形態によれば、まず、複数の単結晶Si層52a〜52hが離隔して形成された原版基体50を準備し、基体11上にアモルファスSi層12を形成する。ついで、原版基体50または基体11の少なくとも一方にCeO2膜61,62を形成する。その後、原版基体50の単結晶Si層52a〜52hと基体11のアモルファスSi層12とをCeO2膜61,62を介して接触させて加熱し、CeO2膜62とアモルファスSi層12とを単結晶Si層52a〜52hの結晶構造と結晶方位と整合して結晶化させ、単結晶Si層12a〜12hを形成する。そして、単結晶Si層52a〜52hと単結晶Si層12a〜12hを残存させつつCeO2膜61,62を除去し、原版基体50と基体11とを分離する。
【選択図】図2−3
Description
本発明の実施形態は、半導体装置の製造方法に関する。
従来、アモルファスの第1半導体層上に所定の結晶方位を有するCeO2膜を堆積し、さらにその上にアモルファスの第2半導体層を形成した後、固相成長させてCeO2膜の結晶方位を第1半導体層と第2半導体層に受け継がせて、所定の結晶方位に配向した単結晶または多結晶の第1半導体層と第2半導体層を形成する技術が知られている。そして、このような技術を用いて、SOI(Silicon-On-Insulator)基板に電界効果型トランジスタが形成されている。
しかしながら、従来技術では、CeO2膜はアモルファスの第1半導体層上に形成されるので、第1半導体層の面内の離隔した複数の位置に単結晶の半導体層を形成するには、固相成長させた後にリソグラフィ技術とエッチング技術とを用いて処理を行わなければならないという問題点があった。また、従来技術では、CeO2膜はアモルファスの第1半導体層上に形成されるのでその結晶方位は、第1半導体層の面内の位置に依らず一定である。そのため、たとえば1つの基板内に異なる結晶方位を有する複数の単結晶の半導体層を形成することはできないという問題点があった。
本発明の一つの実施形態は、基板上の離隔した複数箇所に単結晶半導体層を形成することができる半導体装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、まず、第1基体準備工程で、複数の第1単結晶半導体層が離隔して形成された絶縁性の第1基体を準備する。ついで、第1アモルファス半導体層形成工程で、絶縁性の第2基体上に前記第1単結晶半導体層と同じ材料からなる第1アモルファス半導体層を形成する。その後、第1媒体膜形成工程で、前記第1基体または前記第2基体の少なくとも一方に、前記第1単結晶半導体層および前記第1アモルファス半導体層と選択的に除去可能で、下地の結晶構造を引き継いで結晶化する材料からなる第1媒体膜を形成する。ついで、接触工程で、前記第1基体の第1単結晶半導体層と前記第2基体の前記第1アモルファス半導体層とを前記第1媒体膜を介して接触させる。その後、結晶化工程で、前記第1単結晶半導体層と前記第1アモルファス半導体層とが前記第1媒体膜を介して接触した状態で加熱し、前記第1媒体膜と前記第1アモルファス半導体層とを前記第1単結晶半導体層の結晶構造と結晶方位と整合して結晶化させ、前記第1単結晶半導体層の形成領域に対応する領域に第2単結晶半導体層を形成する。そして、第1媒体膜除去工程で、前記第1単結晶半導体層および前記第2単結晶半導体層を残存させつつ前記第1媒体膜を除去し、前記第1基体と前記第2基体とを分離する。
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の斜視図や断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。
(第1の実施形態)
図1は、第1の実施形態による半導体装置の構成の一例を模式的に示す斜視図である。この半導体装置は、絶縁材料からなる基体11上に、複数の単結晶半導体層がメサ型に形成されている。すなわち、各単結晶半導体層は基体11上に離隔して配置され、隣接する単結晶半導体層間が電気的に分離される構造となっている。ここでは、単結晶半導体層として、直方体状の単結晶Si層12a〜12hが用いられている。各単結晶Si層12a〜12hには、電界効果型トランジスタなどの素子が形成されている。また、単結晶Si層12a〜12hの上面は必ずしも同一の結晶面を有している必要はなく、各単結晶Si層12a〜12hに形成される電界効果型トランジスタなどの素子特性に適した結晶面を有するように設定することができる。図1の例では、基体11上の各領域R1〜R3に、それぞれ異なる結晶方位の単結晶Si層12a〜12hが形成されている。
図1は、第1の実施形態による半導体装置の構成の一例を模式的に示す斜視図である。この半導体装置は、絶縁材料からなる基体11上に、複数の単結晶半導体層がメサ型に形成されている。すなわち、各単結晶半導体層は基体11上に離隔して配置され、隣接する単結晶半導体層間が電気的に分離される構造となっている。ここでは、単結晶半導体層として、直方体状の単結晶Si層12a〜12hが用いられている。各単結晶Si層12a〜12hには、電界効果型トランジスタなどの素子が形成されている。また、単結晶Si層12a〜12hの上面は必ずしも同一の結晶面を有している必要はなく、各単結晶Si層12a〜12hに形成される電界効果型トランジスタなどの素子特性に適した結晶面を有するように設定することができる。図1の例では、基体11上の各領域R1〜R3に、それぞれ異なる結晶方位の単結晶Si層12a〜12hが形成されている。
領域R1には、上面が{100}面であり、長手方向を法線とする面が{110}面である直方体状の単結晶Si層12a〜12cが所定の間隔で基体11上に配置されている。また、領域R2には、上面が{111}面であり、長手方向を法線とする面が{101}である直方体状の単結晶Si層12d,12eが所定の間隔で基体11上に配置されており、領域R3には、上面が{110}面であり、長手方向を法線とする面が{110}である直方体状の単結晶Si層12f〜12hが所定の間隔で配置されている。
基体11としては、ガラス基板やセラミックス基板などの無機材料からなる絶縁性基板や、ポリイミドなどの有機材料からなる絶縁性基板などを用いることができる。また、単結晶半導体層としては、Siではなく、Ge,GaAs,GaNなどの他の半導体材料を用いてもよい。
つぎに、このような構成の半導体装置の製造方法について説明する。図2−1〜図2−5は、第1の実施形態による半導体装置の製造方法の手順の一例を模式的に示す斜視図である。まず、図2−1(a)に示されるように、原版基体(Master Substrate)50を用意する。このような原版基体50は、たとえばシリコン酸化物などの絶縁材料からなる基体51上に、単結晶半導体層である複数の単結晶Si層52a〜52hがそれぞれ離隔して配置されている。各単結晶Si層52a〜52hの上面(水平面)は必ずしも同一の結晶面を有している必要はない。この例では、基体51上に3つの領域R11〜R13が設けられており、領域R11には、上面は{100}面であり、長手方向を法線とする面は{110}面である直方体状の単結晶Si層52a〜52cが所定の間隔で配置され、領域R12には、上面は{111}面であり、長手方向を法線とする面は{101}である直方体状の単結晶Si層52d,52eが所定の間隔で配置され、領域R13には、上面は{110}面であり、長手方向を法線とする面は{110}である直方体状の単結晶Si層52f〜52hが所定の間隔で配置されている。なお、これらの単結晶Si層52a〜52hの配置は、図1に示される配置とは鏡面対称となるように配置される。
原版基体50のサイズとしては、たとえば1cm×1cmとすることができ、単結晶Si層52a〜52hのサイズとしては、形成する素子の数や配置方法によって異なるがたとえば数μm〜サブμm×数mmとすることができる。ただし、これは一例であり、任意のサイズとすることができる。また、図1では、原版基体50の形状は正方形状であるが、長方形などの任意のサイズの任意の形状とすることができる。
このような、原版基体50は、たとえば以下に示す公知の方法によって形成することができる。まず、SOI基板上の単結晶Si層を、フォトリソグラフィ技術やRIE(Reactive Ion Etching)法などのエッチング技術などを用いて、所望の形状、たとえば図2−1(a)の領域R11に示されるような形状に加工する。所望の形状に加工された単結晶Si層52a〜52cの下部酸化膜をHF溶液などによって、等方的に侵食させる。その後、加工された単結晶Si層52a〜52cを、たとえばPDMS(Polydimethylsiloxane)のような可撓性と密着性に優れた物質に吸着させ、単結晶Si層52a〜52cのみをSOI基板から分離する。続いて、単結晶Si層52a〜52cを吸着したPDMSを、基体51に単結晶Si層52a〜52cと基体51とが密着するように接触させる。なお、HCl/H2O2混合溶液中などで処理することによって、単結晶Si層52a〜52cの下部に薄い酸化膜を形成しておくことが望ましい。このとき、接触した単結晶Si層52a〜52cと基体51とは、親水性表面に存在するOH基による水素結合によって接合される。この後、PDMSのみを剥離することで、基体51上に単結晶Si層52a〜52cが形成される。単一の結晶方位の単結晶Si層52a〜52cのみを有する原版基体50を形成する場合には、以上で処理が終了するが、異なる結晶方位の複数の単結晶Si層52a〜52hを有する原版基体50を得るには、異なる結晶方位のSOI基板を用いて、上記した処理を他の領域R12,R13についても繰り返し実行すればよい。以上によって、原版基体50が完成する。なお、この原版基体50は、図1に示される基体11を形成する際の原版となるものであり、繰り返し使用されるものである。
ついで、図2−1(b)に示されるように、図1の半導体装置の形成対象となる、シリコン酸化物などの絶縁材料からなる基体11上に、アモルファス半導体層であるアモルファスSi層12を形成する。アモルファスSi層12は、たとえばCVD(Chemical Vapor Deposition)法によって、SiH4ガスを原料とし、圧力を0.2Torrとし、温度を400℃とする条件で形成される。
その後、図2−1(c)と図2−2(a)に示されるように、原版基体50の単結晶Si層52a〜52hの上面と、基体11に形成されたアモルファスSi層12上の全面とに、結晶情報を仲介する媒体膜(以下、結晶情報仲介媒体膜という)であるCeO2膜61,62を形成する。CeO2膜61は少なくとも単結晶Si層52a〜52hの上面に形成されていればよいが、ここでは、原版基体50の単結晶Si層52a〜52hが形成されている側の全面にCeO2膜61を形成する。
結晶情報仲介媒体膜は、原版基体50上の単結晶Si層52a〜52hや基体11上のアモルファスSi層12の酸化を防止(自然酸化膜生成を抑制)するとともに、下地の単結晶Si層52a〜52hと格子整合して成長することができる材料によって構成される。単結晶半導体層としてSiを用いる場合には、Si(立方晶で格子定数は5.430Å)と格子定数の近いCeO2(2酸化セリウム、立方晶で格子定数は5.411Å。Siとの格子定数の差は0.35%)膜61,62が結晶情報仲介媒体膜として用いられている。
CeO2膜61,62は、たとえばスパッタ法、MBE(Molecular Beam Epitaxy)法、MOCVD(Metal-Organic CVD)法などの方法で10nmの厚さで形成することができる。CeO2膜61,62は、単結晶Si層52a〜52hと接触した場合には、たとえ低温でも、下地の単結晶Si層52a〜52hの結晶構造および結晶方位と整合した結晶構造および結晶方位を有するように成長する。そのため、図2−1(c)に示されるように、原版基体50上の全面にCeO2膜61を形成すると、単結晶Si層52a〜52c上には、上面は{100}面となり、長手方向を法線とする面は{110}面となるように単結晶CeO2膜61aが形成され、単結晶Si層52d,52e上には、上面は{111}面となり、長手方向を法線とする面は{101}となるように単結晶CeO2膜61bが形成され、単結晶Si層52f〜52h上には、上面は{110}面となり、長手方向を法線とする面は{110}となる単結晶CeO2膜61cが形成される。
また、図2−2(a)に示されるように、基体11に形成されたアモルファスSi層12の表面に形成されるCeO2膜62は、下地のアモルファスSi層12の構造を引き継いで、結晶化することなく非晶質(アモルファス)となる。
なお、CeO2は、それ自体が安定した酸化物であり、たとえ酸素を含む雰囲気(たとえば大気)中にさらされても、変質することはない。すなわち、原版基体50の単結晶Si層52a〜52hの表面と、基体11のアモルファスSi層12の表面とを、酸化から防ぐ耐酸化性の被膜としても機能する。また、CeO2膜61,62の堆積に先立って、原版基体50上の単結晶Si層52a〜52hの表面、および基体11に形成されたアモルファスSi層12の表面を、HF溶液などで処理し、自然酸化膜を除去しておくことが望ましい。さらに、CeO2膜61,62の堆積前に、Ce膜を薄く堆積してもよい。Ce膜を堆積することで、自然酸化膜の生成を抑止することができる。また、ここでは、原版基体50と基体11の両方にCeO2膜61,62を形成しているが、いずれか一方にのみCeO2膜61,62を形成するようにしてもよい。
ついで、図2−2(b)に示されるように、原版基体50上の単結晶Si層52a〜52hの表面と、基体11上のアモルファスSi層12の表面と、が相対するように配置し、図2−3(a)に示されるように、これらをCeO2膜61,62を介して物理的に両者を接触させる。
その後、図2−3(b)に示されるように、原版基体50と基体11との接触を保った状態で、原版基体50を、電流加熱やレーザ照射、マイクロ波加熱などの方法によって、アモルファスSi層12が結晶化しない温度で所定の時間加熱する。たとえば、600℃の温度で30分間加熱することができる。
このとき、図2−4(a)に示されるように、基体11のアモルファスSi層12上に形成されたアモルファスのCeO2膜62は、原版基体50の単結晶Si層52a〜52hの表面に形成された、これらと整合した結晶構造と結晶方位を有する単結晶CeO2膜61a〜61cとの接触部分において、この部分から伝播する熱エネルギによって、各々の単結晶CeO2膜61a〜61cの構造を参照しながら、これらと整合した結晶構造と結晶方位を有する単結晶CeO2膜62a〜62cに変化していく。
さらに、単結晶CeO2膜62a〜62cの下部に存在するアモルファスSi層12も、その上部の単結晶CeO2膜62a〜62cの構造を参照しながら、これらと整合した結晶構造と結晶方位を有する単結晶Si層12a〜12hに変化していく。一方、単結晶CeO2膜61a〜61cに接触していないCeO2膜62は、結晶化することなく、アモルファスに留まり、その下部のアモルファスSi層12もアモルファスに留まることになる。
なお、原版基体50と基体11とを接触させて熱処理する工程は、窒素雰囲気中や減圧された希ガス中で行うことができるが、CeO2は耐酸化性を有するので、大気雰囲気中で行うことも可能である。
ついで、図2−4(b)に示されるように、単結晶CeO2膜61a〜61c,62a〜62cを介して物理的接触状態にある原版基体50と基体11とを、結晶情報仲介媒体膜除去液に浸潤する。この場合には、結晶情報仲介媒体膜除去液として、たとえば硫酸と過酸化水素水の混合液や硝酸溶液を用いることができる。これによって、CeO2膜61,62(単結晶CeO2膜61a〜61c,62a〜62cを含む)は、結晶情報仲介媒体膜除去液に速やかに溶解し、単結晶CeO2膜61a〜61c,62a〜62cを介して整合した一連の結晶構造となった原版基体50の単結晶Si層52a〜52hと、基体11のアモルファスSi層12内に形成された単結晶Si層12a〜12hと、が分離される。その結果、基体11上に形成されたアモルファスSi層12とこの内部に形成された単結晶Si層12a〜12hが露出する。また、原版基体50も当初の状態に戻り、再利用可能となる。
このように、CeO2は、硫酸と過酸化水素水の混合液や硝酸溶液を用いることで、Siと選択的に容易に除去可能であるという著しい特性がある。もし、原版基体50の単結晶Si層52a〜52hと基体11のアモルファスSi層12とを直接に接触させて、アモルファスSi層12の結晶化を図った場合、原版基体50の単結晶Si層52a〜52hと、それに接触した領域に形成される基体11の単結晶Si層12a〜12hは完全に一体の単結晶Siとなってしまい、これらを容易に分離すべき手立てがなくなってしまう。一方、本実施形態のように、半導体材料と選択的に容易に除去可能である結晶情報仲介媒体膜を介して、単結晶Si層12a〜12hからアモルファスSi層12へ結晶情報を伝播させることによって、原版基体50と基体11との間の簡便な分離が可能となる。
原版基体50と分離された基体11は、図2−5(a)に示されるように、アモルファスSi層12中に単結晶Si層12a〜12hが埋め込まれたように形成されている状態である。この状態で、つぎの工程に進んでもよいが、ここで熱処理を行って、単結晶Si層12a〜12hの周囲のアモルファスSi層12を結晶化させて、単結晶Si層12a〜12hの領域をさらに広げるようにしてもよい。
その後、図2−5(b)に示されるように、アモルファスSi層12と、この内に形成された単結晶Si層12a〜12hと、が露出した基体11をフッ酸、硝酸および酢酸の混合液に浸漬する。アモルファスのSiは、単結晶のSiに比べ、フッ酸、硝酸および酢酸の混合液に、5倍以上の速さで溶解するので、浸漬時間を調節することで、単結晶Si層12a〜12hのみを残存させつつ、アモルファスSi層12を選択的に除去することができる。この結果、基体11上に、原版基体50上の単結晶Si層52a〜52hと鏡像関係にある単結晶Si層12a〜12hが、その結晶構造と結晶方位を保存した形で再現される。
その後、基体11上の各単結晶Si層12a〜12h上に、電界効果型トランジスタなどの素子を形成する。たとえば、n型電界効果型トランジスタの場合には、Si(100)面上に形成し、p型電界効果型トランジスタの場合には、Si(110)面上に形成することによって、高速高機能な素子を得ることができる。以上によって、所望の機能を有する半導体装置を得ることができる。
なお、上記した例では、原版基体50の基体51として、シリコン酸化物を用いる場合を例示したが、これに限られず、シリコン窒化物やその他の材料からなる基体51を用いることができる。また、原版基体50が複数の面方位の単結晶半導体層を有さず、単一の面方位の単結晶半導体層で構成される場合には、半導体基板をリソグラフィ技術とエッチング技術とを用いてパターニングしたものをそのまま原版基体50として利用することもできる。
さらに、図2−4(b)の基体11と原版基体50の分離の際に、結晶情報仲介媒体膜除去液が容易にCeO2膜61,62に浸潤する構造を基体51に設けるようにしてもよい。図3は、原版基体の構造の他の例を模式的に示す斜視図である。この図では、基体51に厚さ方向に貫通する貫通孔55を設ける場合が示されている。このように貫通孔55を設けることで、図2−4(b)でCeO2膜61,62を除去する際に、結晶情報仲介媒体膜除去液が貫通孔55を介してもう一方の基体11の表面に接触し、CeO2膜61,62を容易に除去することができる。貫通孔55の径としては、基体51上に単結晶Si層52a〜52hを形成する際に支障が生じない大きさであればよく、たとえば100nm程度に設定することができる。
また、上記した例では、アモルファスSi層12は、基体11上に一面に堆積される場合を示したが、図2−3(a)の原版基体50との接触に先立って、所定の構造を持つように加工してもよい。たとえば、図2−4(b)でのアモルファスSi層12の除去を容易とするように、薬液の浸潤を促進するような溝構造を、単結晶Si層12a〜12hが形成されないアモルファスSi層12の領域に予め形成してもよい。
さらに、図2−3(b)で原版基体50と基体11とを接触させる前に、結晶化させたい領域のアモルファスSi層12を残し、他の領域のアモルファスSi層12を予め除去するようにしてもよい。この場合には、図2−4(b)でのアモルファスSi層12を除去する工程は不要となる。
さらにまた、結晶情報仲介媒体膜としては、Siと整合した結晶構造をとり(エピタキシャル成長し)、Siと選択的に除去可能である物質であることが望ましい。このような物質としては、上記した例であげたCeO2以外に、BaTiO3,SrTiO3,ZrO2,Y2O3,SrO,BaO,SrRuO3,Bi2Sr2CuO,SrBi2Ta2O9,MgO,GeとSiの混晶などを用いることができる。これらは、単結晶Si層上にエピタキシャル成長すると同時に硫酸やフッ酸などで容易に、Siと選択的に除去可能である。
また、上記した説明では、単結晶Si層52a〜52hの結晶方位を結晶情報仲介媒体膜を介してアモルファスSi層12に転写する場合を例示したが、他の半導体材料を用いても同様に単結晶半導体層からアモルファス半導体層へと結晶情報を伝播させることができる。たとえば、単結晶半導体層としてGeまたはGaAsを用いる場合には、結晶情報仲介媒体膜として、MgOを利用することができる。また、MgOは、フッ酸、アンモニアなどでGeまたはGaAsと容易に選択的に除去可能である。さらに、このほかにも単結晶半導体層としてGaAsを用いる場合には、結晶情報仲介媒体膜としてGa2O3膜を用いることができ、単結晶半導体層としてGaNを用いる場合には、結晶情報仲介媒体膜としてZnO膜を用いることができる。
以上のように第1の実施形態では、離隔して配置した複数の単結晶半導体層を有する原版基体50上と、アモルファス半導体層を形成した基体11上との少なくともいずれか一方に、結晶情報仲介媒体膜を形成し、両者を結晶情報仲介媒体膜を介して接触させて、熱処理を行い、原版基体50の単結晶半導体層の結晶情報を結晶情報仲介媒体膜を介して基体11のアモルファス半導体層に転写させ、結晶情報仲介媒体膜を除去した。これによって、フォトリソグラフィのような高価な工程を利用せず、母体となる原版基体50に離隔して配置された単結晶半導体層を、自己整合的にアモルファス半導体層を堆積した基体11上に安価に移植再生される。その結果、原版基体50の単結晶半導体層と鏡像関係にある単結晶半導体層が、原版基体と合同の任意の形状の基体11に、その結晶構造と結晶方位の制御された形で再現することができる。
また、結晶情報仲介媒体膜と単結晶半導体層とを選択的に分離可能であるので、原版基体50を再利用することができるという効果も有する。そして、上記の工程を繰り返すことによって、非晶質の半導体層を堆積した基体11を供給するだけで、高価なSOI半導体基板を必要とせず、SOI基板と同等な、結晶方位の制御された単結晶半導体層を具備した基体11を大量に安価に製造することができる。
さらに、結晶情報仲介媒体としてCeO2などの酸化物を用いることで、原版基体50の単結晶半導体層や基体11上のアモルファス半導体層に対して耐酸化膜として機能するので、原版基体50と基体11との接触を大気中で行うことができる。その結果、クリーンルームなどの設備が不要となり、半導体装置の製造コストをさらに下げることが可能になる。
また、原版基体50の作製に当たり、異なる結晶方位の単結晶半導体層を設けておくことで、複合方位単結晶領域を備えた基体11を形成することも可能である。これによって、高価な大口径のSOI半導体基板を不要とし、高速高機能な半導体装置を、素子特性に最も適合した複数の結晶面(たとえばn型電界効果型トランジスタの場合にはSi(100)面、p型電界効果型トランジスタの場合にはSi(110)面 )上に、廉価に製造することができるという効果を有する。
(第2の実施形態)
第1の実施形態では、原版基体に形成された単結晶半導体層と鏡像関係にある単結晶半導体層を別の基体上に形成する場合について説明したが、第2の実施形態では、原版基体の単結晶半導体層の結晶性を別の基体上の半導体層上に移植することができる半導体装置の製造方法について説明する。
第1の実施形態では、原版基体に形成された単結晶半導体層と鏡像関係にある単結晶半導体層を別の基体上に形成する場合について説明したが、第2の実施形態では、原版基体の単結晶半導体層の結晶性を別の基体上の半導体層上に移植することができる半導体装置の製造方法について説明する。
図4−1〜図4−2は、第2の実施形態による半導体装置の製造方法の手順の一例を模式的に示す図である。まず、図4−1(a)に示されるように、結晶成長の参照(種:Seed)となる単結晶Si層53を有する原版基体50Aを形成する。この原版基体50Aは第1の実施形態と同様の方法で形成することができる。また、ここでは、たとえば基体51上にX方向に延在する形状を有し、上面が{110}であり、X方向を法線とする面が{110}である単結晶Si層53が、Y方向に所定の間隔をおいて形成されているものとする。
ついで、図4−1(b)に示されるように、原版基体50Aとは別の基体11上にアモルファスSi層を形成し、さらにリソグラフィ技術とエッチング技術とを用いて、所定の形状にパターニングする。ここでは、原版基体50Aと重ね合わせたときに、単結晶Si層53の一部と接触するように、Y方向に延在する直方体状のアモルファスSi層12がX方向とY方向に所定の間隔で配置される。
その後、図4−1(c)に示されるように、原版基体50Aと基体11の上面に結晶情報仲介媒体膜であるCeO2膜61,62を形成し、原版基体50Aの単結晶Si層53と、基体11のアモルファスSi層12とが向かい合うようにして、CeO2膜61,62を介して両者を接触させる。このとき、第1の実施形態で説明したように、単結晶Si層53上に形成されるCeO2膜61は下地の結晶構造を引き継いで単結晶CeO2膜となり、アモルファスSi層12上に形成されるCeO2膜62は、アモルファスCeO2膜となる。また、基体11のアモルファスSi層12は、原版基体50Aの単結晶Si層53とCeO2膜61,62を介して一部のみが接触する状態となる。なお、ここでは、原版基体50Aと基体11の両方にCeO2膜61,62形成しているが、いずれか一方にのみCeO2膜を形成するようにしてもよい。
ついで、図4−2(a)に示されるように、両者を接触させた状態で熱処理を行う。これによって、単結晶Si層53と接触したアモルファスSi層12の部分では、単結晶Si層53の結晶情報がCeO2膜61,62を介してアモルファスSi層12へと転写され、単結晶Si層12iが形成される。そして、さらに熱処理を行うことによって、その部分を核としてアモルファスSi層12全体に結晶化が進行する。
その結果、図4−2(b)に示されるように、基体11上の各アモルファスSi層12は、上面が{110}であり、X方向を法線とする面が{110}である単結晶Si層12iとなる。その後、図4−2(c)に示されるように、第1の実施形態で説明したように、CeO2膜61,62を除去することによって原版基体50Aと基体11とを分離する。これによって、原版基体50Aの単結晶Si層53とは異なる形状の単結晶Si層12iが基体11に形成された半導体装置を得ることができる。
また、このような方法は太陽電池の製造に適用することができる。たとえば、原版基体の一箇所に太陽電池として機能する単結晶Si層などの単結晶半導体層を配置し、電極などを配置した基体上の全面に単結晶半導体層と同じ材料によって構成されるアモルファス半導体層を形成し、結晶情報仲介媒体膜を介して単結晶半導体層とアモルファス半導体層とを接触させ、熱処理を行う。この熱処理の際に、最初に結晶情報仲介媒体膜を介して単結晶半導体層と接触した領域が、結晶情報仲介媒体膜を種として結晶化し、さらに周囲のアモルファス半導体層もこの結晶化した部分を種として結晶化する。このようにして、基体上に形成されたアモルファス半導体層全体が単結晶半導体層となる。そして、基体上の単結晶半導体層にたとえば拡散層や電極などを形成することによって、太陽電池を製造することができる。
第2の実施形態では、基体11に形成されたアモルファス半導体層に、結晶情報仲介媒体膜を介して、原版基体50Aの単結晶半導体層の一部が接触するように貼り合わせて熱処理を行い、接触した部分のアモルファス半導体層をまず結晶化させ、そこからアモルファス半導体層全体が単結晶化するようにした。これによって、基体11上の単結晶半導体層を形成する際に、同じ大きさの単結晶半導体層を必要としないので、原版基体50Aの加工工程を簡略化することができるという効果を有する。
(第3の実施形態)
第3の実施形態では、第1と第2の実施形態で説明した方法を用いて大量に原版基体の単結晶半導体層の結晶情報が転写された単結晶半導体層を有する半導体装置の製造方法について説明する。
第3の実施形態では、第1と第2の実施形態で説明した方法を用いて大量に原版基体の単結晶半導体層の結晶情報が転写された単結晶半導体層を有する半導体装置の製造方法について説明する。
図5は、第3の実施形態による半導体装置の製造システムの構成を模式的に示す図である。この製造システム100は、原版基体50を搬送する原版基体搬送ライン110と、単結晶半導体層の形成対象である基体11を搬送する基体搬送ライン120と、を備える。原版基体搬送ライン110は、原版基体50を搬送する支持体111がループを構成し、3つの回転体112〜114によって所定の方向に原版基体50を移動させる構成となっている。一方の基体搬送ライン120は、基体11が搬入される領域から、単結晶半導体層が形成された基体11が搬出される領域までの間が、基体11を搬送する支持体121によって結ばれる構成となっている。なお、支持体121は図示しない駆動機構によって所定の方向に移動される。
原版基体搬送ライン110の支持体111には、複数の原版基体50が所定の間隔で支持され、所定の方向に移動される。そして、CeO2膜塗布部131でCeO2膜61が原版基板50の上面に塗布される。一方、基体搬送ライン120の支持体121に支持された基体11は、まずアモルファスSi層形成部132に搬送され、基体11上面にアモルファスSi層12が形成される。その後、CeO2膜塗布部133に搬送され、アモルファスSi層12上にCeO2膜62が塗布される。
ついで、基体搬送ライン120の基体11のCeO2膜62が塗布された面と、原版基体搬送ライン110の原版基体50のCeO2膜61が塗布された面とが対向し、両者が接触するように、2つのラインの支持体111,121が合流する。その後、原版基体50と基体11とが接触した状態で加熱部134に搬送され、第1の実施形態で説明したように、原版基体50の単結晶Si層上に形成された単結晶CeO2膜の結晶情報が基体11上のCeO2膜62へと転写され、その結晶情報がさらに基体11上のアモルファスSi層12へと転写され、アモルファスSi層12内に単結晶Si層12jが形成される。
ついで、接触した状態の原版基体50と基体11は、CeO2膜除去部135へと搬送され、基体11と原版基体50とが硫酸と過酸化水素水の混合液に浸漬され、CeO2膜61,62が溶解除去される。なお、このCeO2膜除去部135でCeO2が溶解した硫酸と過酸化水素水の混合液はCeO2再生部136へと送られる。CeO2再生部136では、CeO2が溶解した硫酸と過酸化水素水の混合液に蓚酸などを付加して蓚酸セリウムとし、これを濾別し、焼成することで、再びCeO2とし、CeO2膜塗布部131,133で再利用するようにしている。
CeO2膜61,62が除去された基体11と原版基体50は、もう接合されておらず容易に分離可能であるので、CeO2膜除去部135を通過した後、原版基体搬送ライン110の支持体111は、基体搬送ライン120の支持体121から分離する経路を進み、再びCeO2膜塗布部131へと原版基体50を搬送する。一方の基体搬送ライン120では、アモルファスSi層除去部137へと基体11を搬送する。このアモルファスSi層除去部137では、フッ酸、硝酸および酢酸の混合液に基体11を浸潤させ、残存したアモルファスSi層12を選択的に除去し、基体11上に単結晶Si層12jを残存させる。そして、単結晶Si層12jが残存した基体11は、図示しない基体搬出部で支持体121から搬出され、つぎの工程へと移され、基体11の各単結晶Si層12j上に素子を形成して、半導体装置が得られることになる。
なお、上記した説明では、製造システム100は、単結晶Si層を有する基体11を製造する場合について説明しているが、他の半導体材料からなる単結晶半導体層を有する基体11を製造する場合も、製造システム100は同様の構成とすることができる。
第3の実施形態では、任意の形状の基体11に単結晶半導体層を、その結晶構造と結晶方位が制御された形で簡便に形成できるので、単結晶半導体層を備えた小面積の単位基体を多数並列させて、たとえば凸版印刷技術のように製造するようにした。これによって、高価なSOI半導体基板を使用せずに、結晶方位が制御された単結晶半導体層を離隔して配置した基体11を連続して大量に形成することができるという効果を有する。
(第4の実施形態)
第1の実施形態では、基体上に複数の離隔した単結晶半導体層を有する半導体装置を形成する場合を示したが、第4の実施形態では、第1の実施形態での半導体装置の製造方法を応用して複数の単結晶半導体層が積層した構造の半導体装置を形成する場合について説明する。
第1の実施形態では、基体上に複数の離隔した単結晶半導体層を有する半導体装置を形成する場合を示したが、第4の実施形態では、第1の実施形態での半導体装置の製造方法を応用して複数の単結晶半導体層が積層した構造の半導体装置を形成する場合について説明する。
図6は、第4の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、図6(a)に示されるように、第1の実施形態で説明した方法によって、絶縁性の基体11上にアモルファスSi層を形成し、CeO2膜を介して原版基体に形成された単結晶Si層と鏡像関係にある単結晶Si層を形成する。そして、単結晶Si層上に電界効果型トランジスタなどの素子を形成し、第1半導体層13を形成する。
ついで、図6(b)に示されるように、第1半導体層13を形成した基体11上にシリコン酸化膜などの層間絶縁膜14を形成し、上面をCMP(Chemical Mechanical Polishing)法などの方法によって平坦化する。
その後、図6(c)に示されるように、第1の実施形態で説明したのと同様の方法によって、層間絶縁膜14上にアモルファスGaN層を形成し、GaNに対する結晶情報仲介媒体膜となるZnO膜を介して原版基体に形成された単結晶GaN層と鏡像関係にある単結晶GaN層を形成する。そして、単結晶GaN層上に電界効果型トランジスタなどの素子を形成し、第2半導体層15を形成する。ついで、図6(d)に示されるように、第2半導体層15を形成した基体11上にシリコン酸化膜などの層間絶縁膜16を形成し、上面をCMP法などの方法によって平坦化する。
その後、図6(e)に示されるように、第1の実施形態で説明したのと同様の方法によって、層間絶縁膜16上にアモルファスGaAs層を形成し、GaAsに対する結晶情報仲介媒体膜となるMgO膜を介して原版基体に形成された単結晶GaAs層と鏡像関係にある単結晶GaAs層を形成する。そして、単結晶GaAs層上に電界効果型トランジスタなどの素子を形成し、第3半導体層17を形成する。そして、図6(f)に示されるように、第3半導体層17を形成した基体11上にシリコン酸化膜などの層間絶縁膜18を形成し、上面をCMP法などの方法によって平坦化する。
以上によって、複数の単結晶半導体層が積層した構造の半導体装置が得られる。なお、ここでは3層の半導体層13,15,17を積層させる場合を例に示したが、積層数はこれに限定されるものではない。
第1の実施形態では、1種類の単結晶半導体層に素子を形成する場合を示したが、第4の実施形態では、単結晶半導体層の材料が異なる素子を含む半導体装置も、層間絶縁膜を介して積層させることで製造することができるという効果を有する。これによって、記憶機能 (メモリ)、演算機能(ロジック)、検知感覚機能(センサ)、表示機能(ディスプレイ)および通信機能などの大きく異なる機能を持つ電子回路を、一体化して有する複合電子機器を製造することができる。
(第5の実施形態)
第4の実施形態では、異なる材料からなる複数の単結晶半導体層を層間絶縁膜を介して積層させて半導体装置を製造する場合を説明したが、第5の実施形態では、同一の基体の主面内に異なる材料からなる複数の単結晶半導体層を形成する場合について説明する。
第4の実施形態では、異なる材料からなる複数の単結晶半導体層を層間絶縁膜を介して積層させて半導体装置を製造する場合を説明したが、第5の実施形態では、同一の基体の主面内に異なる材料からなる複数の単結晶半導体層を形成する場合について説明する。
図7は、第5の実施形態による半導体装置の製造方法の手順の一例を模式的に示す斜視図である。まず、図7(a)に示されるように、第1の実施形態で説明した方法によって、絶縁性の基体11上にアモルファスSi層を形成し、CeO2膜を介して原版基体に形成された単結晶Si層と鏡像関係にある単結晶Si層21を形成する。そして、CeO2膜を除去し、さらにアモルファスSi層を選択的に除去する。これによって、たとえば、基体11の領域R21に単結晶Si層21が形成される。なお、図示していないが、原版基体には、領域R21に対応する領域にのみ単結晶Si層が形成され、その他の領域には単結晶Si層は形成されていない。
ついで、図7(b)に示されるように、第1の実施形態で説明したのと同様の方法によって、基体11の領域R22上に単結晶GaN層22を形成する。具体的には、まず、単結晶Si層21が形成された基体11上にアモルファスGaN層を形成する。ついで、複数の単結晶GaN層を有する原版基体上とアモルファスGaN層を形成した基体11上に、GaNに対する結晶情報仲介媒体膜となるZnO膜を形成し、両者をZnO膜を介して接触させる。熱処理を行って、原版基体の単結晶GaN層の結晶情報をZnO膜を介してアモルファスGaN層に転写させることで、アモルファスGaN層中に単結晶GaN層22が形成される。そして、ZnO膜を除去し、さらにアモルファスGaN層を選択的に除去する。なお、図示していないが、原版基体には、領域R22に対応する領域にのみ単結晶GaN層が形成され、その他の領域には単結晶GaN層は形成されていない。
その後、図7(c)に示されるように、第1の実施形態で説明したのと同様の方法によって、基体11の領域R23上に単結晶GaAs層23を形成する。具体的には、まず、単結晶Si層21と単結晶GaN層22が形成された基体11上にアモルファスGaAs層を形成する。ついで、複数の単結晶GaAs層を有する原版基体上とアモルファスGaAs層を形成した基体11上に、GaAsに対する結晶情報仲介媒体膜となるMgO膜を形成し、両者をMgO膜を介して接触させる。熱処理を行って、原版基体の単結晶GaAs層の結晶情報をMgO膜を介してアモルファスGaAs層に転写させることで、アモルファスGaAs層中に単結晶GaAs層23が形成される。そして、MgO膜を除去し、さらにアモルファスGaAs層を選択的に除去する。なお、図示していないが、原版基体には、領域R23に対応する領域にのみ単結晶GaAs層が形成され、その他の領域には単結晶GaAs層は形成されていない。その後は、各単結晶半導体層上に電界効果型トランジスタなどの素子形成が行われる。
以上の工程によって、1枚の基体11の上面内に複数の半導体材料からなる単結晶半導体層が離隔して配置された半導体装置が得られる。なお、ここでは3種類の半導体材料からなる単結晶半導体層を1枚の基体11の主面に形成する場合を例に示したが、1枚の基体11に形成する半導体材料の種類について、これに限定されるものではない。
第5の実施形態では、単結晶半導体層の材料が異なる素子も、1枚の基体11上に混在して形成することができるという効果を有する。たとえば、高速高機能な半導体装置を、素子特性に最も適合した半導体材料(たとえばn型電界効果型トランジスタの場合にはSi、p型電界効果型トランジスタの場合にはGe)上に、廉価に製造することが可能となる。これによって、記憶機能 (メモリ)、演算機能(ロジック)、検知感覚機能(センサ)、表示機能(ディスプレイ)および通信機能などの大きく異なる機能を持つ電子回路を、同一の基体11の一の主面上に有する複合電子機器を製造することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11…基体、12…アモルファスSi層、12a〜12j,21,52a〜52h,53…単結晶Si層、13…第1半導体層、14,16,18…層間絶縁膜、15…第2半導体層、17…第3半導体層、22…単結晶GaN層、23…単結晶GaAs層、50,50A…原版基体、51…基体、55…貫通孔、61,62…CeO2膜、61a〜61c,62a〜62c…単結晶CeO2膜、100…半導体装置の製造システム、110…原版基体搬送ライン、111,121…支持体、120…基体搬送ライン、131,133…CeO2膜塗布部、132…アモルファスSi層形成部、134…加熱部、135…CeO2膜除去部、136…CeO2再生部、137…アモルファスSi層除去部。
Claims (11)
- 複数の第1単結晶半導体層が離隔して形成された絶縁性の第1基体を準備する第1基体準備工程と、
絶縁性の第2基体上に前記第1単結晶半導体層と同じ材料からなるアモルファス半導体層を形成するアモルファス半導体層形成工程と、
前記第1基体または前記第2基体の少なくとも一方に、前記第1単結晶半導体層および前記アモルファス半導体層と選択的に除去可能で、下地の結晶構造を引き継いで結晶化する材料からなる媒体膜を形成する媒体膜形成工程と、
前記第1基体の第1単結晶半導体層と前記第2基体の前記アモルファス半導体層とを前記媒体膜を介して接触させる接触工程と、
前記第1単結晶半導体層と前記アモルファス半導体層とが前記媒体膜を介して接触した状態で加熱し、前記媒体膜と前記アモルファス半導体層とを前記第1単結晶半導体層の結晶構造と結晶方位と整合して結晶化させ、前記第1単結晶半導体層の形成領域に対応する領域に第2単結晶半導体層を形成する結晶化工程と、
前記第1単結晶半導体層および前記第2単結晶半導体層を残存させつつ前記媒体膜を除去し、前記第1基体と前記第2基体とを分離する媒体膜除去工程と、
前記第2基体の前記アモルファス半導体層を除去するアモルファス半導体層除去工程と、
を含み、
前記第1単結晶半導体層と前記アモルファス半導体層は、Siからなり、
前記媒体膜は、CeO2からなり、
前記媒体膜除去工程では、硫酸と過酸化水素水の混合液または硝酸溶液に、接触状態にある前記第1基体と前記第2基体を浸潤させて、前記媒体膜を除去し、
前記アモルファス半導体層除去工程では、フッ酸、硝酸および酢酸の混合液に、前記第2基体を浸潤させて、前記アモルファス半導体層を除去することを特徴とすることを特徴とする半導体装置の製造方法。 - 複数の第1単結晶半導体層が離隔して形成された絶縁性の第1基体を準備する第1基体準備工程と、
絶縁性の第2基体上に前記第1単結晶半導体層と同じ材料からなる第1アモルファス半導体層を形成する第1アモルファス半導体層形成工程と、
前記第1基体または前記第2基体の少なくとも一方に、前記第1単結晶半導体層および前記第1アモルファス半導体層と選択的に除去可能で、下地の結晶構造を引き継いで結晶化する材料からなる第1媒体膜を形成する第1媒体膜形成工程と、
前記第1基体の第1単結晶半導体層と前記第2基体の前記第1アモルファス半導体層とを前記第1媒体膜を介して接触させる接触工程と、
前記第1単結晶半導体層と前記第1アモルファス半導体層とが前記第1媒体膜を介して接触した状態で加熱し、前記第1媒体膜と前記第1アモルファス半導体層とを前記第1単結晶半導体層の結晶構造と結晶方位と整合して結晶化させ、前記第1単結晶半導体層の形成領域に対応する領域に第2単結晶半導体層を形成する結晶化工程と、
前記第1単結晶半導体層および前記第2単結晶半導体層を残存させつつ前記第1媒体膜を除去し、前記第1基体と前記第2基体とを分離する第1媒体膜除去工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1媒体膜除去工程の後に、前記第2基体の前記第1アモルファス半導体層を除去する第1アモルファス半導体層除去工程をさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第1媒体膜除去工程の後、前記第1基体を再利用し、新たな前記第2基体に対して前記第1基体準備工程から前記第1媒体膜除去工程までの処理を繰り返し行うことを特徴とする請求項2または3に記載の半導体装置の製造方法。
- 前記第1単結晶半導体層と前記第1アモルファス半導体層は、Siからなり、
前記第1媒体膜は、CeO2からなることを特徴とする請求項2から4のいずれか1つに記載の半導体装置の製造方法。 - 前記第1単結晶半導体層と前記第1アモルファス半導体層は、Siからなり、
前記第1媒体膜は、BaTiO3,SrTiO3,ZrO2,Y2O3,SrO,BaO,SrRuO3,Bi2Sr2CuO,SrBi2Ta2O9,MgO,GeとSiの混晶からなる群から選択される1つの材料であることを特徴とする請求項2から4のいずれか1つに半導体装置の製造方法。 - 前記複数の第1単結晶半導体層は、表面方向の結晶方位が異なる単結晶半導体層を複数有することを特徴とする請求項2から6のいずれか1つに記載の半導体装置の製造方法。
- 前記第2基体には、前記第2基体の厚さ方向に貫通する複数の貫通孔が設けられていることを特徴とする請求項2から7のいずれか1つに記載の半導体装置の製造方法。
- 前記第1アモルファス半導体層除去工程の後に、前記第2単結晶半導体層を覆うとともに、上面が平坦化された層間絶縁膜を前記第2基体上に形成する工程と、
前記第1単結晶半導体層とは異なる材料から構成される複数の第3単結晶半導体層が離隔して形成された絶縁性の第3基体を準備する工程と、
前記層間絶縁膜が形成された前記第2基体上に前記第3単結晶半導体層と同じ材料からなる第2アモルファス半導体層を形成する工程と、
前記第2基体または前記第3基体の少なくとも一方に、前記第3単結晶半導体層および前記第2アモルファス半導体層と選択的に除去可能で、下地の結晶構造を引き継いで結晶化する材料からなる第2媒体膜を形成する工程と、
前記第3基体の第3単結晶半導体層と前記第2基体の前記第2アモルファス半導体層とを前記第2媒体膜を介して接触させる工程と、
前記第3単結晶半導体層と前記第2アモルファス半導体層とが前記第2媒体膜を介して接触した状態で加熱し、前記第2媒体膜と前記第2アモルファス半導体層とを前記第3単結晶半導体層の結晶構造と結晶方位と整合して結晶化させ、前記第3単結晶半導体層の形成領域に対応する領域に第4単結晶半導体層を形成する工程と、
前記第3単結晶半導体層および前記第4単結晶半導体層を残存させつつ前記第2媒体膜を除去し、前記第3基体と前記第2基体とを分離する工程と、
前記第2基体の前記第2アモルファス半導体層を除去する工程と、
をさらに含むことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記第1単結晶半導体層とは異なる材料から構成される複数の第3単結晶半導体層が離隔して、前記第1単結晶半導体層の形成位置とは異なる位置に形成された絶縁性の第3基体を準備する工程と、
前記第2単結晶半導体層が形成された前記第2基体上に前記第3単結晶半導体層と同じ材料からなる第2アモルファス半導体層を形成する工程と、
前記第2基体または前記第3基体の少なくとも一方に、前記第3単結晶半導体層および前記第2アモルファス半導体層と選択的に除去可能で、下地の結晶構造を引き継いで結晶化する材料からなる第2媒体膜を形成する工程と、
前記第3基体の第3単結晶半導体層と前記第2基体の前記第2アモルファス半導体層とを前記第2媒体膜を介して接触させる工程と、
前記第3単結晶半導体層と前記第2アモルファス半導体層とが前記第2媒体膜を介して接触した状態で加熱し、前記第2媒体膜と前記第2アモルファス半導体層とを前記第3単結晶半導体層の結晶構造と結晶方位と整合して結晶化させ、前記第3単結晶半導体層の形成領域に対応する領域に第4単結晶半導体層を形成する工程と、
前記第3単結晶半導体層および前記第4単結晶半導体層を残存させつつ前記第2媒体膜を除去し、前記第3基体と前記第2基体とを分離する工程と、
前記第2基体の前記第2アモルファス半導体層を除去する工程と、
をさらに含むことを特徴とする請求項3に記載の半導体装置の製造方法。 - 複数の第1単結晶半導体層が離隔して形成された絶縁性の第1基体を準備する第1基体準備工程と、
絶縁性の第2基体上に前記第1単結晶半導体層と同じ材料からなる非晶質半導体層を形成する非晶質半導体層形成工程と、
前記非晶質半導体層を所定の形状にパターニングするパターニング工程と、
前記第1基体または前記第2基体の少なくとも一方に、前記第1単結晶半導体層および前記非晶質半導体層と選択的に除去可能で、下地の結晶構造を引き継いで結晶化する材料からなる媒体膜を形成する媒体膜形成工程と、
前記第1基体の第1単結晶半導体層と前記第2基体の前記非晶質半導体層とを前記媒体膜を介して接触させる接触工程と、
前記第1単結晶半導体層と前記非晶質半導体層とが前記媒体膜を介して接触した状態で加熱し、前記媒体膜と前記パターニングされた前記非晶質半導体層とを結晶化させて第2単結晶半導体層を形成する結晶化工程と、
前記第1単結晶半導体層および前記第2単結晶半導体層を残存させつつ前記媒体膜を除去し、前記第1基体と前記第2基体とを分離する第1媒体膜除去工程と、
を含むことを特徴とする半導体装置の製造方法。
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JP2012022331A JP2013161932A (ja) | 2012-02-03 | 2012-02-03 | 半導体装置の製造方法 |
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JP2022102902A (ja) * | 2020-12-25 | 2022-07-07 | ソフトバンク株式会社 | 管理装置、プログラム、システム、及び管理方法 |
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