JP2013080899A - Semiconductor device and semiconductor package using the same - Google Patents
Semiconductor device and semiconductor package using the same Download PDFInfo
- Publication number
- JP2013080899A JP2013080899A JP2012138131A JP2012138131A JP2013080899A JP 2013080899 A JP2013080899 A JP 2013080899A JP 2012138131 A JP2012138131 A JP 2012138131A JP 2012138131 A JP2012138131 A JP 2012138131A JP 2013080899 A JP2013080899 A JP 2013080899A
- Authority
- JP
- Japan
- Prior art keywords
- barrier layer
- bump
- semiconductor device
- organic barrier
- copper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
Abstract
Description
本発明は、半導体装置に関し、より詳しくは、有機障壁層を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an organic barrier layer.
電化製品の外観は、軽さ、薄さ、短さ、小ささを追求して発展してゆき、バンプ部或いはピン等電気的に接続される部材は微細ピッチの方向へと発展している。 The appearance of electrical appliances has been developed in pursuit of lightness, thinness, shortness, and smallness, and members that are electrically connected such as bumps or pins have developed in the direction of fine pitches.
しかしながら、バンプ部或いはピン等電気的に接続される部材が銅を含んでいた場合、銅イオンが電離することにより短絡し、製品不良に繋がるといった問題があった。 However, when a member to be electrically connected such as a bump portion or a pin contains copper, there is a problem that a short circuit occurs due to ionization of copper ions, leading to a product defect.
本発明は、このような従来の問題に鑑みてなされたものである。本発明の目的は、銅含有バンプに含まれる銅イオンの電離を防止可能な半導体装置を提供することにある。 The present invention has been made in view of such conventional problems. An object of the present invention is to provide a semiconductor device capable of preventing ionization of copper ions contained in a copper-containing bump.
本発明の半導体装置は、表面、表面上に形成される保護層、及び表面上に形成される複数の導電パッドを有し、保護層は複数の開口部を形成するとともに複数の開口部は複数の導電パッドを露出するキャリアと、複数の導電パッド上に形成される複数のバンプ下金属層と、複数のバンプ下金属層上に形成され上面及び上面に接合される環状の表面を有する複数の銅含有バンプと、銅含有バンプの上面及び環状の表面を被覆するバンプ被覆部を有する少なくとも1つの有機障壁層と、を備えることを特徴とする。 The semiconductor device of the present invention has a surface, a protective layer formed on the surface, and a plurality of conductive pads formed on the surface. The protective layer forms a plurality of openings and a plurality of openings. A plurality of under-bump metal layers formed on the plurality of conductive pads, and a plurality of annular surfaces formed on the plurality of under-bump metal layers and bonded to the top surface. It is characterized by comprising a copper-containing bump and at least one organic barrier layer having a bump coating portion covering the upper surface and the annular surface of the copper-containing bump.
半導体装置が有機障壁層を備えることで、銅含有バンプに微細ピッチを形成するとき、銅イオンの電離による短絡を防ぐことができる。 By providing the organic barrier layer in the semiconductor device, it is possible to prevent a short circuit due to ionization of copper ions when a fine pitch is formed on the copper-containing bump.
本発明によれば、有機障壁層を有する半導体装置が得られる。 According to the present invention, a semiconductor device having an organic barrier layer can be obtained.
以下、本発明の実施形態を図面に基づいて説明する。なお、本発明は、以下に説明する実施形態に限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments described below.
(第一実施形態)
図1に示す本発明の第一実施形態による半導体装置100は、キャリア110、複数のバンプ下金属層120、複数の銅含有バンプ130及び少なくとも1つの有機障壁層140を備える。キャリア110は、表面111、表面111上に形成される保護層112、及び表面111上に形成される複数の導電パッド113を有する。
(First embodiment)
The
保護層112は、複数の導電パッド113を露出する複数の開口部112aを形成する。キャリア110は、シリコン基板、ガラス基板、セラミック基板或いは銅箔基板のうちの何れか1つから選択される。第一実施形態では、キャリア110はシリコン基板である。
The
複数のバンプ下金属層120は、複数の導電パッド113上に形成される。複数の銅含有バンプ130は、複数のバンプ下金属層120に形成され、上面131及び上面131に接合される環状の表面132からなる。
The plurality of under-
有機障壁層140は、銅含有バンプ130の上面131及び環状の表面132を被覆するバンプ被覆部141からなる。好ましくは、バンプ下金属層120は、リングウォール121を有し、バンプ被覆部141は各バンプ下金属層120のリングウォール121を被覆する。第一実施形態では、有機障壁層140の厚さは10μmより薄く、有機障壁層140は、有機高分子材料から形成される。有機障壁層140は、ベンゾトリアゾール、フェニルイミダゾール、置換フェニルイミダゾール或いはアリールフェニルイミダゾールのうちの何れか1つであって、その構造式は以下の通りである。
有機障壁層140は、フェニルイミダゾール化合物、蟻酸、アンモニア水、酢酸及び水から形成され、且つ有機障壁層140の混合物の粘度は1〜1.2cPの範囲である。
半導体装置100は、有機障壁層140を備えることで、複数の銅含有バンプ130が微細ピッチの場合に銅イオンの電離により短絡することを防ぐことができる。
The
By providing the
次に、第一実施形態の半導体装置100の製造工程を図4Aから図4Gに基づいて、説明する。
第一実施形態の半導体装置100の製造工程は、以下のステップを少なくとも備える。
まず図4Aに示すように、表面111、表面111上に形成される保護層112、及び表面111上に形成される複数の導電パッド113を有するキャリア110を提供される。
保護層112は、複数の開口部112aで構成されるとともに複数の開口部112aは複数の導電パッド113に露出され、キャリア110はシリコン基板、ガラス基板、セラミック基板或いは銅箔基板のうちの何れか1つから選択される。第一実施形態では、キャリア110はシリコン基板である。
Next, the manufacturing process of the
The manufacturing process of the
First, as shown in FIG. 4A, a
The
次に、図4Bに示すように、複数のバンプ下金属層120を複数の導電パッド113上に形成する。バンプ下金属層120は、保護層112上に延びるように形成されるとともにリングウォール121を形成する。
Next, as shown in FIG. 4B, a plurality of under-
次に、図4Cに示すように、フォトレジスト層Pを保護層112上及び複数のバンプ下金属層120上に形成する。続いて、図4Dに示すように、図案化されたフォトレジスト層Pに複数のバンプ開口部P1を形成し、バンプ開口部P1はバンプ下金属層120を露出する。
Next, as shown in FIG. 4C, a photoresist layer P is formed on the
次に、図4Eに示すように、含銅金属層Mを複数のバンプ下金属層120上に形成させ、含銅金属層Mに複数の銅含有バンプ130を形成させる。続けて、図4Fに示すように、フォトレジスト層Pを除去し、銅含有バンプ130を露出させる。これにより、銅含有バンプ130は、上面131及び上面131に接合される環状の表面132を有する。
Next, as shown in FIG. 4E, the copper-containing metal layer M is formed on the plurality of under-
最後に、図4Gに示すように、銅含有バンプ130を覆うように有機障壁層140を形成する。また、有機障壁層140は銅含有バンプ130の上面131、環状の表面132及び各バンプ下金属層120のリングウォール121を被覆するバンプ被覆部141を有する。第一実施形態では、有機障壁層140の厚さは10μmより薄く、有機障壁層140の材料は、有機高分子材料から選択させる。有機障壁層140は、ベンゾトリアゾール、フェニルイミダゾール、置換フェニルイミダゾール、或いはアリールフェニルイミダゾールのうちの何れか1つから選択され、その構造式は以下の通りである。
有機障壁層140は、フェニルイミダゾール化合物、蟻酸、アンモニア水、酢酸及び水から形成され、有機障壁層140の混合物の粘度は、1〜1.2cPの範囲である。
The
また、本発明の第一実施形態による半導体装置100を利用する半導体パッケージ10を図5に示す。半導体パッケージ10は、半導体装置100及び基板300を少なくとも備える。
FIG. 5 shows a
半導体装置100は、キャリア110、複数のバンプ下金属層120、複数の銅含有バンプ130、及び少なくとも1つの有機障壁層140を備える。キャリア110は、表面111、表面111に形成される保護層112及び表面111に形成される複数の導電パッド113を有する。
The
保護層112は、複数の開口部112aで構成されるとともに複数の開口部112aは、複数の導電パッド113を露出する。キャリア110は、シリコン基板、ガラス基板、セラミック基板或いは銅箔基板のうちの何れか1つから選択される。第一実施形態では、キャリア110はシリコン基板である。
The
複数のバンプ下金属層120は、複数の導電パッド113上に形成される。また、バンプ下金属層120は、リングウォール121を有し、複数の銅含有バンプ130は複数のバンプ下金属層120上に形成される。銅含有バンプ130は、上面131及び上面131に接合される環状の表面132を有する。
The plurality of under-
有機障壁層140は、銅含有バンプ130の環状の表面132及び各バンプ下金属層120のリングウォール121を被覆するバンプ被覆部141を有する。有機障壁層140の厚さは10μmより薄く、有機障壁層140は、有機高分子材料から形成される。有機障壁層140の材料は、ベンゾトリアゾール、フェニルイミダゾール、置換フェニルイミダゾール、或いはアリールフェニルイミダゾールのうちの何れか1つから選択される。有機障壁層140は、フェニルイミダゾール化合物、蟻酸、アンモニア水、酢酸及び水から形成され、有機障壁層140の混合物の粘度は1〜1.2cPの範囲である。
The
基板300は、複数の連結パッド310及びはんだマスク層320を有する。はんだマスク層320は、複数の連結パッド310を露出する複数の溝部321からなる。複数の連結パッド310は、複数の銅含有バンプ130に連結され、且つ有機障壁層140のバンプ被覆部141は、はんだマスク層320を被覆する。
The
(第二実施形態)
図2に示す本発明の第二実施形態による半導体装置100では、有機障壁層140は保護層112を被覆する保護層被覆部142を更に有する。
(Second embodiment)
In the
(第三実施形態)
図3に示す本発明の第三実施形態による半導体装置200は、キャリア210、複数の銅含有バンプ220及び少なくとも1つの有機障壁層230を少なくとも備える。キャリア210は、表面211、表面211上に形成される保護層212、及び表面211上に形成される複数の導電パッド213を有する。
(Third embodiment)
A
保護層212は、複数の開口部212aを構成するとともに複数の開口部212aは複数の導電パッド213を露出する。キャリア210は、シリコン基板、ガラス基板、セラミック基板或いは銅箔基板のうちの何れか1つから選択される。第三実施形態では、キャリア210はシリコン基板である。
The
複数の銅含有バンプ220は、複数の導電パッド213上に形成される。銅含有バンプ220は、上面221及び上面221に接合される環状の表面222を有する。
The plurality of copper-containing
有機障壁層230は、銅含有バンプ220の上面221及び環状の表面222を被覆するバンプ被覆部231からなる。有機障壁層230の厚さは10μmより薄く、有機障壁層230は、有機高分子材料から形成される。有機障壁層230の材料は、ベンゾトリアゾール、フェニルイミダゾール、置換フェニルイミダゾール或いはアリールフェニルイミダゾールのうちの何れか1つから選択される。また、有機障壁層230は、フェニルイミダゾール化合物、蟻酸、アンモニア水、酢酸及び水から形成され、有機障壁層の混合物の粘度は1〜1.2cPの範囲である。
The
上述の実施形態は、本発明の技術思想及び特徴を説明するためのものにすぎず、当技術分野を熟知する者に本発明の内容を理解させるとともにこれをもって実施させることを目的とし、本発明の特許請求の範囲を限定するものではない。従って、本発明の精神を逸脱せずに行う各種の同様の効果をもつ改良又は変更は、特許請求の範囲に含まれるものとする。 The above-described embodiments are merely for explaining the technical idea and features of the present invention, and are intended to allow those skilled in the art to understand and implement the contents of the present invention. It is not intended to limit the scope of the claims. Accordingly, various modifications and changes having similar effects without departing from the spirit of the present invention shall be included in the claims.
10:半導体パッケージ、100:半導体装置、110:キャリア、111:表面、112:保護層、112a:開口部、113:導電パッド、120:バンプ下金属層、121:リングウォール、130:銅含有バンプ、131:上面、132:環状の表面、140:有機障壁層、141:バンプ被覆部、142:保護層被覆部、200:半導体装置、210:キャリア、211:表面、212:保護層、212a:開口部、213:導電パッド、220:銅含有バンプ、221:上面、222:環状の表面、230:有機障壁層、231:バンプ被覆部、300:基板、310:連結パッド、320:はんだマスク層、321:溝部、M:含銅金属層、P:フォトレジスト層、P1:バンプ開口部。 10: semiconductor package, 100: semiconductor device, 110: carrier, 111: surface, 112: protective layer, 112a: opening, 113: conductive pad, 120: metal layer under bump, 121: ring wall, 130: copper-containing bump 131: upper surface, 132: annular surface, 140: organic barrier layer, 141: bump coating part, 142: protective layer coating part, 200: semiconductor device, 210: carrier, 211: surface, 212: protective layer, 212a: Openings, 213: conductive pads, 220: copper-containing bumps, 221: upper surface, 222: annular surface, 230: organic barrier layer, 231: bump coating, 300: substrate, 310: connecting pad, 320: solder mask layer 321: groove portion, M: copper-containing metal layer, P: photoresist layer, P1: bump opening.
Claims (25)
複数の前記導電パッド上に形成される複数のバンプ下金属層と、
銅を含み、複数の前記バンプ下金属層上に形成され、各々上面及び前記上面に接合されるリングウォールを有する複数の銅含有バンプと、
バンプ被覆部を有し、前記バンプ被覆部は前記銅含有バンプの前記上面及び環状の表面を被覆する少なくとも1つの有機障壁層と、
を備えることを特徴とする半導体装置。 A surface, a protective layer formed on the surface, and a plurality of conductive pads formed on the surface, wherein the protective layer forms a plurality of openings, and the plurality of openings include a plurality of the conductive layers. A carrier that exposes the pad;
A plurality of under-bump metal layers formed on the plurality of conductive pads;
A plurality of copper-containing bumps including copper and formed on a plurality of metal layers under the bumps, each having an upper surface and a ring wall bonded to the upper surface;
A bump coating portion, the bump coating portion covering at least one organic barrier layer covering the upper surface and the annular surface of the copper-containing bump;
A semiconductor device comprising:
銅を含み、複数の前記導電パッド上に形成され、各々上面及び前記上面に接合される環状の表面を有する複数の銅含有バンプと、
バンプ被覆部を有し、前記バンプ被覆部は各前記銅含有バンプの前記上面及び前記環状の表面を被覆する少なくとも1つの有機障壁層と、
を備えることを特徴とする半導体装置。 A surface, a protective layer formed on the surface, and a plurality of conductive pads formed on the surface, wherein the protective layer forms a plurality of openings, and the plurality of openings include a plurality of the conductive layers. A carrier that exposes the pad;
A plurality of copper-containing bumps comprising copper and formed on a plurality of the conductive pads, each having an upper surface and an annular surface bonded to the upper surface;
A bump covering portion, wherein the bump covering portion covers at least one organic barrier layer covering the upper surface and the annular surface of each copper-containing bump;
A semiconductor device comprising:
複数の連結パッド及びはんだマスク層からなり、前記はんだマスク層は複数の前記連結パッドを露出する複数の溝部を有し、複数の前記連結パッドは複数の銅含有バンプに連結し、かつ有機障壁層のバンプ被覆部は前記はんだマスク層を被覆する基板と、
を備え、
前記半導体装置は、
表面、前記表面上に形成される保護層、及び前記表面上に形成される複数の導電パッドを有し、前記保護層は複数の開口部を形成するとともに複数の前記開口部は複数の前記導電パッドを露出するキャリアと、
複数の前記導電パッド上に形成される複数のバンプ下金属層と、
銅を含み、複数の前記バンプ下金属層上に形成され、各々上面及び前記上面に接合させる環状の表面を有する複数の銅含有バンプと、
バンプ被覆部を有し、前記バンプ被覆部は各前記銅含有バンプの前記環状の表面を被覆する少なくとも1つの有機障壁層と、
をさらに含むことを特徴とする半導体パッケージ。 A semiconductor device;
A plurality of connecting pads and a solder mask layer, wherein the solder mask layer has a plurality of grooves exposing the plurality of connecting pads, the plurality of connecting pads are connected to a plurality of copper-containing bumps, and an organic barrier layer A bump coating portion of the substrate covering the solder mask layer;
With
The semiconductor device includes:
A surface, a protective layer formed on the surface, and a plurality of conductive pads formed on the surface, wherein the protective layer forms a plurality of openings, and the plurality of openings include a plurality of the conductive layers. A carrier that exposes the pad;
A plurality of under-bump metal layers formed on the plurality of conductive pads;
A plurality of copper-containing bumps including copper and formed on a plurality of the under-bump metal layers, each having an upper surface and an annular surface bonded to the upper surface;
A bump covering portion, wherein the bump covering portion covers at least one organic barrier layer covering the annular surface of each copper-containing bump;
A semiconductor package further comprising:
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100135984 | 2011-10-04 | ||
TW100135984A TWI520288B (en) | 2011-10-04 | 2011-10-04 | Semiconductor structure and package |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013080899A true JP2013080899A (en) | 2013-05-02 |
Family
ID=48437946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012138131A Pending JP2013080899A (en) | 2011-10-04 | 2012-06-19 | Semiconductor device and semiconductor package using the same |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2013080899A (en) |
KR (1) | KR101350289B1 (en) |
SG (1) | SG189617A1 (en) |
TW (1) | TWI520288B (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104347682A (en) * | 2013-08-02 | 2015-02-11 | 颀邦科技股份有限公司 | Semiconductor structure |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6084855A (en) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | Semiconductor device |
JPH06151502A (en) * | 1992-11-06 | 1994-05-31 | Seiko Instr Inc | Mounting method for flip chip of semiconductor element |
JPH10303204A (en) * | 1997-04-28 | 1998-11-13 | Nec Corp | Semiconductor device having projecting electrode and method and structure for mounting semiconductor device |
JP2003007764A (en) * | 2001-06-27 | 2003-01-10 | Nec Corp | Semiconductor device and its manufacturing method |
JP2006019398A (en) * | 2004-06-30 | 2006-01-19 | Fujitsu Ltd | Manufacturing method of semiconductor device |
JP2010282990A (en) * | 2009-06-02 | 2010-12-16 | Sumitomo Electric Ind Ltd | Connection method, connection structure, and electronic apparatus |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100196291B1 (en) * | 1996-10-05 | 1999-06-15 | 윤종용 | Interconnection structure using uneven bump between semiconductor chip and substrate |
MY134318A (en) * | 2003-04-02 | 2007-12-31 | Freescale Semiconductor Inc | Integrated circuit die having a copper contact and method therefor |
KR20100006104A (en) * | 2008-07-08 | 2010-01-18 | 삼성전자주식회사 | Semiconductor package |
-
2011
- 2011-10-04 TW TW100135984A patent/TWI520288B/en active
-
2012
- 2012-06-19 JP JP2012138131A patent/JP2013080899A/en active Pending
- 2012-07-31 KR KR1020120083793A patent/KR101350289B1/en active IP Right Grant
- 2012-09-19 SG SG2012069571A patent/SG189617A1/en unknown
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6084855A (en) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | Semiconductor device |
JPH06151502A (en) * | 1992-11-06 | 1994-05-31 | Seiko Instr Inc | Mounting method for flip chip of semiconductor element |
JPH10303204A (en) * | 1997-04-28 | 1998-11-13 | Nec Corp | Semiconductor device having projecting electrode and method and structure for mounting semiconductor device |
JP2003007764A (en) * | 2001-06-27 | 2003-01-10 | Nec Corp | Semiconductor device and its manufacturing method |
JP2006019398A (en) * | 2004-06-30 | 2006-01-19 | Fujitsu Ltd | Manufacturing method of semiconductor device |
JP2010282990A (en) * | 2009-06-02 | 2010-12-16 | Sumitomo Electric Ind Ltd | Connection method, connection structure, and electronic apparatus |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104347682A (en) * | 2013-08-02 | 2015-02-11 | 颀邦科技股份有限公司 | Semiconductor structure |
Also Published As
Publication number | Publication date |
---|---|
TWI520288B (en) | 2016-02-01 |
TW201316470A (en) | 2013-04-16 |
KR101350289B1 (en) | 2014-01-10 |
KR20130036701A (en) | 2013-04-12 |
SG189617A1 (en) | 2013-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10930625B2 (en) | Semiconductor package and method of fabricating the same | |
US8581239B2 (en) | Package structure and semiconductor structure thereof | |
US10522438B2 (en) | Package structure having under ball release layer and manufacturing method thereof | |
TWI403236B (en) | Process for fabricating circuit substrate, and circuit substrate | |
TWI413210B (en) | An electronic device package and method of manufacture | |
US20120211884A1 (en) | Wafer chip scale package connection scheme | |
US20140061906A1 (en) | Semiconductor structure | |
US8697566B2 (en) | Bump structure and manufacturing method thereof | |
JP3945380B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2006351767A (en) | Semiconductor device and its manufacturing method | |
US9408313B2 (en) | Packaging substrate and method of fabricating the same | |
KR20130107216A (en) | Semiconductor device and method of forming micro-vias partially through insulating material over bump interconnect conductive layer for stress relief | |
JP4506767B2 (en) | Manufacturing method of semiconductor device | |
JP2009129982A5 (en) | ||
JP2013080899A (en) | Semiconductor device and semiconductor package using the same | |
KR102633431B1 (en) | Semiconductor device and manufacturing method thereof | |
TWI542729B (en) | Circuit board and manufacturing method thereof | |
US10115704B2 (en) | Semiconductor device | |
JP3178119U (en) | Semiconductor device and semiconductor package using the same | |
TWI472272B (en) | Semiconductor package whose a dielectric layer formed from a photo-sensitive material and manufacturing method thereof | |
JP2009076666A (en) | Method for manufacturing semiconductor device | |
TWI473216B (en) | Manufacturing method of semiconductor and semiconductor structure thereof | |
TWI576979B (en) | Package substrate and method for manufacturing the same | |
JP5382889B2 (en) | Manufacturing method of package structure | |
KR102218736B1 (en) | Bump structure, method of manufacturing the same and semiconductor package inclunding the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140325 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140603 |