JP2013077841A - Semiconductor device - Google Patents

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Masaru Hisamoto
大 久本
Kan Yasui
感 安井
Shinichiro Kimura
紳一郎 木村
Daisuke Okada
大介 岡田
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Renesas Electronics Corp
ルネサスエレクトロニクス株式会社
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Abstract

PROBLEM TO BE SOLVED: To improve reliability of a MONOS nonvolatile memory.SOLUTION: A semiconductor device comprises memory cells each having a selection gate 6 and a memory gate 8 arranged on one lateral face of the selection gate 6. The memory gate 8 has one part formed on the one lateral face of the selection gate 6, and another part electrically insulated from the selection gate and a p-type well 2 via an ONO film 7 formed on a lower part of the memory gate 8. On lateral faces of the selection gate 6, a sidewall-shaped silicon oxide film 12 is formed. On lateral faces of the memory gate, sidewall-shaped silicon oxide film 9 and silicon oxide film 12 are formed. The ONO film 7 formed on the lower part of the memory gate 8 terminates at a lower part of the silicon oxide film 9 thereby to prevent generation of a low breakdown voltage region in the silicon oxide film 12 close to an end of the memory gate at the time of depositing the silicon oxide film 12.

Description

本発明は、半導体装置に関し、特に、窒化シリコン膜によって構成される電荷蓄積層を備えたメモリセルを有する不揮発性半導体記憶装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device, particularly, to a technique effectively applied to a nonvolatile semiconductor memory device having a memory cell with a charge storage layer made of silicon nitride film.

電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)は、電源を切ってもメモリセル内に記憶情報が残ることから、LSIの様々な応用分野において極めて重要な素子となっている。 Electrically data rewritable non-volatile memory (Electrically Erasable and Programmable Read Only Memory), since the stored information remains in the memory cell even when the power is turned off, very important element in a variety of applications of LSI It has become.

S. S. Sze著のフィジックス オブ セミコンダクタ デバイス 第2版、ウィリー出版(Physics of Semiconductor Devices, 2nd edition, A Wiley-Interscience publication)(非特許文献1)の496頁〜506頁には、いわゆる浮遊ゲート型不揮発性メモリや、絶縁膜を用いた不揮発性メモリの記載がある。 Sze al Physics of Semiconductor Devices, Second Edition, Wiley Publishing (Physics of Semiconductor Devices, 2nd edition, A Wiley-Interscience publication) The 496 pp ~506 of (non-patent document 1), a so-called floating gate type nonvolatile memory and it is described in the non-volatile memory using an insulating film. この文献にも記載されているように、絶縁膜中のトラップに電荷を蓄えたり、多層絶縁膜の界面に電荷を蓄える不揮発性メモリは、多結晶シリコン膜に電荷を蓄積する浮遊ゲート型不揮発性メモリのように、電荷蓄積用の導電層を別途に形成する必要がないので、CMOS−LSIプロセスと整合性よくメモリセルを形成できることが知られている。 As also described in this document, or an electric charge is charged in the trap in the insulating film, the non-volatile memory for storing charge at the interface of the multilayer insulating film, a floating gate nonvolatile storing charges in the polycrystalline silicon film as the memory, there is no need to form a conductive layer for charge storage separately, it is known that can form a CMOS-LSI process with conformally memory cell.

しかし、絶縁膜中に電荷を蓄える不揮発性メモリは、電荷の注入と放出を繰り返しても十分な電荷保持特性を維持できる絶縁膜が求められるため、実現が困難なものになっている。 However, non-volatile memory for storing an electric charge in the insulating film, the insulating film can maintain the infusion sufficient charge retention characteristics even after repeated charge emission is required, is in what difficult to realize. これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することによって記憶情報の書き換えを行なう不揮発性メモリが提案されている。 In contrast, instead of releasing the electric charge, a non-volatile memory for rewriting the stored information by injecting has been proposed charges with different signs. この不揮発性メモリの動作については、1997年のシンポジウムオンVLSIテクノロジー、63頁〜64頁(非特許文献2)に記述が見られる。 The The operation of non-volatile memory, Symposium on VLSI Technology 1997, 63 pp to 64 (Non-Patent Document 2) the description is observed. この不揮発性メモリは、メモリセルを動作させる多結晶シリコンゲートとメモリセルの選択を行なうゲートとが分かれて形成されているという特徴がある。 The nonvolatile memory is characterized in that a gate for selecting the polysilicon gate and the memory cell to operate the memory cells are formed separately. また、これと同様の記載が米国特許第5969383号(特許文献1)や米国特許第6477084号(特許文献2)にも見られる。 A similar description and which are also found in U.S. Patent No. 5969383 (Patent Document 1) and U.S. Pat. No. 6,477,084 (Patent Document 2).

上記非特許文献2などに記載された不揮発性メモリのメモリセルは、基本的にはnチャネルMOSFETをベースとした2つのトランジスタ(選択トランジスタおよびメモリトランジスタ)からなり、選択トランジスタの脇にメモリトランジスタが、いわゆる'縦積み'の配置で連結するように置かれている。 Memory cell of the nonvolatile memory described in such Non-Patent Document 2 is basically made of n-channel MOSFET from the base and the two transistors (selection transistors and memory transistors), a memory transistor beside the selection transistor It is placed so as to connect with the arrangement of the so-called 'string-effect'. これを等価回路で示したのが図35である。 It is 35 to that shown this with an equivalent circuit. また、このメモリセルを用いて構成されたメモリアレイの一例を図36に示す。 Further, an example of a memory array configured by using the memory cell in FIG. 36. 選択トランジスタおよびメモリトランジスタのそれぞれのゲート(選択ゲートおよびメモリゲート)がSGL、MGLで示したワードラインをそれぞれ構成し、選択トランジスタおよびメモリトランジスタのそれぞれの拡散層がビット線(BL)およびソース線(SL)をそれぞれ構成している。 Each gate (selection gate and the memory gate) SGL of the selection transistor and the memory transistor, the word line constitute respectively shown in MGL, select transistors and each of the diffusion layers of the memory transistors bit lines (BL) and source line ( SL) to constitute respectively.

図35に示すメモリセルでは、メモリゲートのゲート絶縁膜は、電荷蓄積層となる窒化シリコン膜を2層の酸化シリコン膜で挟んだ、いわゆるMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)構造で構成されている。 In the memory cell shown in FIG. 35, a gate insulating film of the memory gate, a silicon nitride film serving as a charge storage layer sandwiched between silicon oxide film two layers, a so-called MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) structure It is configured. 一方、選択ゲートのゲート絶縁膜は、1層の酸化シリコン膜で構成されている。 On the other hand, the gate insulating film of the select gate is constituted by a silicon oxide film of one layer. 選択ゲート側の拡散層は、選択ゲートをマスクにした不純物のイオン注入によって形成され、メモリゲート側の拡散層は、メモリゲートをマスクにした不純物のイオン注入によって形成される。 Diffusion layer of the select gate side is formed by ion implantation of impurities of the selected gate as a mask, the diffusion layer of the memory gate side is formed by ion implantation of impurities of the memory gate as a mask. これらのノードに印加されるバイアスは、それぞれVmg、Vcg、Vs、Vd、Vbbである(図35参照)。 Bias applied to these nodes, respectively Vmg, Vcg, Vs, Vd, a Vbb (see FIG. 35).

このメモリセルの基本的な動作として、(1)書き込み、(2)消去、(3)保持、(4)読み出しの4つの状態が考えられる。 As a basic operation of the memory cell, (1) writing, (2) erase, (3) holding, can be considered four states (4) read. ただし、この4つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。 However, nickname of the four states are used as a typical, for writing and erasing can be the reverse of the call you. また、動作オペレーションも代表的なものを用いて説明するが、これ以外にも様々な異なる動作オペレーションが考えられる。 As will be described with reference to what operation operations also representative, There are various different operations operations other than this. ここでは、nチャネルMOSFETで構成されたメモリセルについて説明するが、pチャネルMOSFETで構成されたメモリセルでも原理的には同じである。 Here is a description of a memory cell formed by the n-channel MOSFET, in principle be a memory cell formed by the p-channel MOSFET is the same.

図37は、このメモリセルの書き込み動作を模式的に説明する図、図38は、このメモリセルの消去動作を模式的に説明する図である。 Figure 37 is a diagram, Fig. 38 for explaining the write operation of the memory cell schematically is a diagram illustrating an erase operation of the memory cell schematically. 図中の符号50は、単結晶シリコンからなる半導体基板(以下、単に基板という)、51は選択ゲート、52はメモリゲート、53はゲート絶縁膜、54はONO膜、55は選択ゲート側の拡散層、56はメモリゲート側の拡散層をそれぞれ示している。 Reference numeral 50 in the drawing, a semiconductor substrate made of single-crystal silicon (hereinafter, simply referred to as substrate), 51 select gate 52 is a memory gate, 53 denotes a gate insulating film, the ONO film 54, 55 is diffusion of the selection gate side layer, 56 denotes a diffusion layer of the memory gate side.

(1)書き込み時には、メモリゲート52側の拡散層56に正電位を与え、選択ゲート51側の拡散層55に基板50と同じ接地電位を与える。 (1) At the time of writing, it is given a positive potential to the diffusion layer 56 of the memory gate 52 side, giving the same ground potential as the substrate 50 to the diffusion layer 55 of the select gate 51 side. メモリゲート52に基板50よりも高いゲートオーバードライブ電圧を加えることにより、メモリゲート52下のチャネルをオン状態にする。 By adding a high gate overdrive voltage than the substrate 50 to the memory gate 52, the channel under the memory gate 52 in the ON state. ここで、選択ゲート51の電位を閾値電圧よりも0.1V〜0.2V高い値とすることでオン状態にする。 Here, the ON state by the 0.1V~0.2V value higher than the threshold voltage the potential of the select gate 51. このとき、2つのゲート(51、52)の境界付近に最も強い電界が生じるため、多くのホットエレクトロンが発生し、これがメモリゲート52側に注入される。 At this time, since the strongest electric field in the vicinity of the boundary between the two gates (51, 52) occurs, a lot of hot electrons are generated, which are injected into the memory gate 52 side. 電界加速およびインパクトイオン化によるキャリアの発生の様子を符号Aで示す。 The state of generation of carriers due to electric field acceleration and impact ionization indicated at A. また、電子を白抜きの丸印、正孔をハッチング付した丸印で示す。 Also shown electrons circles marked hatched white circle, the hole.

この現象は、ソースサイドインジェクション(Source side injection:SSI)として知られているものであり、これについては、1986年、アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミーティング、テクニカルダイジェスト、586頁〜589頁(IEEE International Electron Device Meeting,Technical Digest, pp 584-587, 1986)(非特許文献3)にA. This phenomenon, source-side injection: are those known as (Source side injection SSI), for which, in 1986, Ai Yee Yee Yee, International Electron Devices Meeting, Technical Digest, 586 pages ~589 page (IEEE International Electron Device Meeting, Technical Digest, pp 584-587, 1986) A. (non-Patent Document 3) T. T. Wu等による記述がみられる。 Described by Wu and the like can be seen. この文献では、浮遊ゲート型のメモリセルを用いて記述しているが、絶縁膜を電荷蓄積層とするメモリセルにおいても注入機構は同様である。 In this document, although described with reference to the floating gate memory cell, even injection mechanism in the memory cell to the charge storage layer insulating film is the same.

この方式におけるホットエレクトロン注入の特徴は、電界が選択ゲート51とメモリゲート52の境界付近に集中するために、メモリゲート52の選択ゲート51側端部に集中的に注入が行なわれることである。 Features of hot electron injection in this method, since the electric field is concentrated in the vicinity of the boundary of the selection gate 51 and the memory gate 52 is to intensively injected into the selection gate 51 side end portion of the memory gate 52 is performed. また、浮遊ゲート型メモリセルでは、電荷蓄積層が導電層により構成されるのに対し、絶縁膜型メモリセルでは、絶縁膜(ONO膜54)中に蓄積されることから、電子が極めて狭い領域に保持されることになる。 Also, the floating gate memory cell, while the charge storage layer is constituted by a conductive layer, the insulating film type memory cell, from being accumulated in the insulating film (ONO film 54), electrons are very narrow region It will be held in.

(2)消去時には、メモリゲート52に負電位を与えると共に、メモリゲート52側の拡散層56に正電位を与え、メモリゲート52と拡散層56とがオーバーラップする拡散層56の端部で強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成する(符号Bで示す)。 (2) At the time of erasing, with giving a negative potential to the memory gate 52 provides a positive potential to the diffusion layer 56 of the memory gate 52 side, the strength at the end of the diffusion layer 56 and the memory gate 52 and diffusion layer 56 are overlapped by such inversion occurs, cause band-to-band tunneling phenomenon, to produce a hole (indicated at B). このバンド間トンネル現象については、例えば1987年、アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミーティング、テクニカルダイジェスト、718頁〜721頁(IEEE International Electron Device Meeting,Technical Digest, pp 718-721, 1987)(非特許文献4)にT. This band-to-band tunneling phenomenon is, for example in 1987, Ai Yee Yee Yee, International Electron Devices Meeting, Technical Digest, 718 pp ~721 (IEEE International Electron Device Meeting, Technical Digest, pp 718-721, 1987) T. (non-Patent Document 4) Y. Y. Chan等による記述が見られる。 Described by Chan and the like can be seen.

このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲート52のバイアスにより引かれてONO膜54中に注入されることで消去動作が行なわれる。 In this memory cell, holes generated are accelerated in the channel direction, attracted by the bias of the memory gate 52 erasing operation by being injected into the ONO film 54 is performed. また、発生したホールが2次的な電子−正孔対を発生する様子を符号Cで示す。 Further, it generated holes secondary electrons - showing how to generate a hole pairs by the symbol C. これらのキャリアもONO膜54中に注入される。 Also these carriers are injected into the ONO film 54. すなわち、電子の電荷により上昇していたメモリゲート52の閾値電圧を、注入されたホールの電荷により引き下げることができる。 That is, the threshold voltage of the memory gate 52 which has been increased by the charge of an electron, can be lowered by the charge of the injected holes.

(3)保持時には、電荷はONO膜54中に注入されたキャリアの電荷として保持される。 (3) at the time of holding, the charge is stored as electric charges of the carriers injected into the ONO film 54. ONO膜54中でのキャリアの移動は極めて少なく遅いため、メモリゲート52に電圧が印加されていなくても良好に保持される。 Slower very small movement of the carriers in ONO film 54, even if no voltage is applied to the memory gate 52 is better retained.

(4)読み出し時には、選択ゲート51側の拡散層55と選択ゲート51とに正電位を与えることにより、選択ゲート51下のチャネルをオン状態にする。 (4) At the time of reading, by applying a positive potential to the diffusion layer 55 of the select gate 51 side and the selection gate 51, to turn on the channel under the select gate 51. ここで、書き込み、消去状態により与えられるメモリゲート52の閾値電圧差を判別できる適当なメモリゲート電位、(すなわち、書き込み状態の閾値電圧と消去状態の閾値電圧との中間電位)を与えることで、保持していた電荷情報を電流として読み出す。 Here, by providing the writing, appropriate memory gate potential that can determine the threshold voltage difference of memory gate 52 provided by the erased state, (i.e., intermediate potential between the threshold voltage and the threshold voltage of the erased state of the write state), reading charges information retained as a current.

米国特許第5969383号 US Patent No. 5969383 米国特許第6477084号 US Patent No. 6477084

前記図35〜図38に示したメモリセルを製造するには、前記非特許文献2に記載されているように、選択ゲートを形成した後、スペーサプロセスを用いて、選択ゲートの側面にサイドウォール状のメモリゲートを形成する方法が有効である。 To produce the memory cell shown in FIG. 35 to FIG. 38, the as described in Non-Patent Document 2, after forming the selection gate, by using a spacer process, the sidewalls on the side surfaces of the select gate a method of forming a Jo memory gate is valid. 図39は、このプロセスを用いて形成したメモリセルの平面構造、図40は、図39のA−A線に沿った断面図である。 Figure 39 is a planar structure of a memory cell formed using this process, FIG. 40 is a sectional view taken along line A-A of FIG. 39. このメモリセルをアレイ状に配置すると、前記図36に示したようなメモリアレイ構造となる。 Placing this memory cell in an array, the memory array structure shown in FIG 36. スペーサプロセスは、自己整合プロセスのため、基本的には新たにメモリゲートをパターニングする必要がない。 Spacer process for self-aligned process, basically it is not necessary to newly patterned memory gate. そのため、セル面積の縮小が実現でき、高集積化やチップ面積の低減に有効である。 Therefore, reduction of the cell area can be realized, it is effective in reducing the high integration and the chip area. また、メモリゲートのゲート長を最小加工寸法よりも短くすることができるため、大きな電流駆動力が得られるという利点がある。 Further, since the gate length of the memory gate can be shorter than the minimum processing dimension, there is an advantage that a large current drivability can be obtained.

しかし、本発明者の検討によれば、スペーサプロセスを用いて選択ゲートの側面にメモリゲートを形成する方法には、次のような問題がある。 However, according to studies of the present inventors, a method of forming a memory gate on a side surface of the selection gate with spacers process, it has the following problems. これを図41〜図45を参照しながら説明する。 This will be described with reference to FIGS. 41 to 45. 図41〜図45の各図において、左側は前記図39のA−A線に沿った断面を示し、右側はA−A線と直交する方向に沿った断面を示している。 In each drawing of FIGS. 41 45, the left side shows a section along the line A-A of FIG. 39, the right side shows a section taken along a direction orthogonal to the line A-A.

まず、図41に示すように、基板50を熱酸化してゲート絶縁膜53を形成した後、ゲート絶縁膜53上に選択ゲート51を形成し、続いて基板50上にONO膜54を形成する。 First, as shown in FIG. 41, after forming a gate insulating film 53 of the substrate 50 is thermally oxidized to form a selection gate 51 on the gate insulating film 53, followed by forming the ONO film 54 on the substrate 50 . 選択ゲート51は、基板50上にCVD法で堆積した多結晶シリコン膜をパターニングして形成する。 Select gate 51 is formed by patterning a polycrystalline silicon film deposited by CVD on the substrate 50. ONO膜54は、2層の酸化シリコン膜の間に窒化シリコン膜を形成した積層膜であり、熱酸化とCVD(Chemical Vapor Deposition)法とを用いて形成する。 ONO film 54 is a laminated film formed of a silicon nitride film between the silicon oxide film of two layers is formed using a thermal oxidation and CVD (Chemical Vapor Deposition) method. なお、図中の符号57は、素子分離溝である。 Reference numeral 57 in the figure, a device isolation trench.

次に、図42に示すように、ONO膜54上にCVD法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方性エッチングすることにより、選択ゲート51の両側面にサイドウォール状のメモリゲート52を形成する。 Next, as shown in FIG. 42, after depositing a polycrystalline silicon film by the CVD method on the ONO film 54, by anisotropically etching the polycrystalline silicon film, the side walls on both sides of the select gate 51 forming a Jo memory gate 52.

次に、図43に示すように、選択ゲート51の両側面に形成されたメモリゲート52の一方をフォトレジスト膜57で覆い、もう一方のメモリゲート52をエッチングして除去することにより、選択ゲート51の一方の側面にメモリゲート52を残す。 Next, as shown in FIG. 43, covering one of the memory gate 52 formed on both sides of the select gate 51 with the photoresist film 57, by removing by etching the other of the memory gate 52, select gate leaving the memory gate 52 on one side of 51.

次に、フォトレジスト膜57を除去した後、図44に示すように、選択ゲート51の上面や一方の側面などに残った不要なONO膜54をエッチングして除去する。 Next, after removing the photoresist film 57, as shown in FIG. 44, is removed by etching the unnecessary ONO film 54 remaining on such upper surface and one side of the select gate 51. このとき、ドライエッチング法を用いたのでは、選択ゲート51の側面のONO膜54を除去することが困難であるため、等方的なエッチングが可能なウェットエッチングでONO膜54を除去することが必要である。 At this time, than using a dry etching method, the removal of the side surface for it is difficult to remove the ONO film 54, the ONO film 54 by wet etching capable of isotropic etching of the select gate 51 is necessary. このウェットエッチングを行うと、図に示すように、メモリゲート52の下部においてONO膜54がサイドエッチングされ、その端部が選択ゲート51方向に後退するため、メモリゲート52の端部下に窪み59が生じる。 Doing this wet etching, as shown in FIG, ONO film 54 in the lower part of the memory gate 52 is side-etched, since the end portion is retracted to the selection gate 51 direction, 59 recess below the end of the memory gate 52 occur.

その結果、図45に示すように、後の工程で基板50上に酸化シリコン膜60を堆積した際、酸化シリコン膜60が窪み59の内部を完全に覆うことができないため、窪み59の近傍の酸化シリコン膜60中に空隙61が生じる。 As a result, as shown in FIG. 45, step time of depositing a silicon oxide film 60 on the substrate 50 in a later, it is impossible to completely cover the inside of the silicon oxide film 60 is recess 59, recesses 59 in the vicinity of gap 61 occurs in the silicon oxide film 60. また、空隙61が生じない場合でも、窪み59の近傍の酸化シリコン膜60は、密度が低下するため、窪み59の近傍、すなわちメモリゲート52の端部近傍の酸化シリコン膜60は、破壊耐圧の低い膜となる。 Further, even when the gap 61 does not occur, the silicon oxide film 60 in the vicinity of the recess 59, the density is decreased, the vicinity of the recess 59, or end silicon oxide film 60 in the vicinity of the memory gate 52, the breakdown voltage the low membrane.

前述したように、このメモリセルの書き込み時には、メモリゲート52に高い電圧(Vmg)が印加され、拡散層56には低いソース電圧(Vs)が印加されるので、メモリゲート52の端部近傍に強い縦方向電界が生じる。 As described above, at the time of writing of this memory cell is applied a high voltage to the memory gate 52 (Vmg) is, since a low source voltage in the diffusion layer 56 (Vs) is applied, in the vicinity of an end of the memory gate 52 strong vertical electric field is generated. そのため、この領域の酸化シリコン膜60中に低破壊耐圧領域が存在すると、メモリゲート52と基板50(拡散層56)間で短絡が起こる。 Therefore, the low breakdown voltage region is present in the silicon oxide film 60 in this region, a short circuit occurs between the memory gate 52 and the substrate 50 (diffusion layer 56).

上記のような窪み59を無くす対策として、ONO膜54をウェットエッチングした後、基板50を熱酸化することによって、メモリゲート52の下部のONO膜54を厚膜化することが考えられる。 As a measure to eliminate such recess 59 as described above, after the ONO film 54 is wet-etched by the substrate 50 is thermally oxidized, the lower portion of the ONO film 54 of the memory gate 52 can be considered as a thick film. しかし、0.13μm〜0.18μm世代の不揮発性メモリは、ONO膜54の膜厚が20nm以上あるため、熱酸化によって窪み59を無くすことは困難である。 However, 0.13Myuemu~0.18Myuemu generation nonvolatile memory, since the film thickness of the ONO film 54 is more than 20 nm, eliminating the recess 59 by thermal oxidation is difficult.

本発明の目的は、窒化シリコン膜によって構成される電荷蓄積層を備えたメモリセルを有する不揮発性半導体記憶装置の信頼性を向上させることのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the reliability of the nonvolatile semiconductor memory device having a memory cell with a charge storage layer made of silicon nitride film.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

本願の一発明は、 One aspect of the present invention is
半導体基板の主面上にゲート絶縁膜を介して形成された選択ゲートと、前記選択ゲートの一方の側面にサイドウォール状に形成されたメモリゲートと、一部が前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間に形成され、他部が前記メモリゲートの下部に形成された断面L字状のONO膜とを備えたスプリットゲート型のメモリセルを有する半導体装置であって、 A select gate formed via a gate insulating film on the main surface of the semiconductor substrate, while the memory gate formed in a sidewall shape on the side surface of the selection gate, and one side of part of the selection gate wherein formed between the one side surface of the memory gate, a semiconductor device having a split gate type memory cell and a ONO film other portion is the formed under the memory gate has an L-shaped cross section ,
前記メモリゲートの他方の側面には、サイドウォール状の第1絶縁膜を介してサイドウォール状の第2絶縁膜が形成され、 Wherein the other side surface of the memory gate, sidewall-shaped second insulating film is formed through a sidewall-shaped first insulating film,
前記選択ゲートの他方の側面には、サイドウォール状の第2絶縁膜が形成され、 Wherein the other side of the selection gate sidewall-shaped second insulating film is formed,
前記半導体基板上に形成された前記ONO膜の一端部は、前記第1絶縁膜の下部で終端し、 One end portion of the ONO film formed on the semiconductor substrate, and terminates at the bottom of the first insulating film,
前記主面に水平な方向における前記第1絶縁膜の膜厚は、前記主面に水平な方向における前記第1絶縁膜端部と前記ONO膜の一端部との間の距離よりも大きくなるように構成されているものである。 Thickness of the first insulating film in the horizontal direction to the main surface, to be greater than the distance between the first insulating film ends in the horizontal direction to the main surface and one end portion of the ONO film those that are configured.

本願の一発明は、 One aspect of the present invention is
(a)半導体基板の主面上にゲート絶縁膜を介して第1導電膜を形成した後、前記第1導電膜をパターニングすることによって、前記選択ゲートを形成する工程と、 (A) after forming the first conductive film via a gate insulating film on the main surface of the semiconductor substrate by patterning the first conductive film and forming the selection gate,
(b)前記選択ゲートの上面および両側面を含む前記半導体基板上にONO膜を形成する工程と、 (B) forming an ONO film on the semiconductor substrate including an upper surface and both side surfaces of said selection gate,
(c)前記ONO膜上に第2導電膜を形成した後、前記第2導電膜を異方性エッチングすることによって、前記ONO膜を介して前記選択ゲートおよび前記半導体基板と電気的に分離されたサイドウォール状のメモリゲートを前記選択ゲートの両側面に形成する工程と、 (C) forming a second conductive layer on the ONO film, by anisotropically etching the second conductive film, the ONO film is electrically isolated from the said select gate and said semiconductor substrate through the a step of the sidewall-shaped memory gate is formed on both sides of the selection gates,
(d)前記半導体基板上に第1絶縁膜を形成した後、前記第1絶縁膜を異方性エッチングすることによって、前記選択ゲートの両側面に形成された前記メモリゲートのそれぞれの他方の側面にサイドウォール状の前記第1絶縁膜を形成する工程と、 ; (D) after forming the first insulating film on a semiconductor substrate, wherein by the first insulating film is anisotropically etched, the respective other sides of the memory gate formed on both side surfaces of said selection gate forming a sidewall-shaped first insulating film,
(e)フォトレジスト膜をマスクにしたエッチングにより、前記選択ゲートの一方の側面側に前記メモリゲートと前記第1絶縁膜とを残し、前記選択ゲートの他方の側面側に形成された前記メモリゲートと前記第1絶縁膜とを除去する工程と、 By etching using the (e) a photoresist film as a mask, leaving the said memory gate and the first insulating layer on one side of the selection gate, the memory gate formed on the other side surface side of the selection gate removing the first insulating film and,
(f)前記工程(e)の後、前記ONO膜をウェットエッチングすることにより、前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間、および前記メモリゲートの下部に断面L字状の前記ONO膜を残す工程と、 After the (f) said step (e), said ONO layer by wet etching, between the one side surface of one side and the memory gate of the selection gate, and an L-shaped lower portion of the memory gate a step of leaving Jo of the ONO film,
(g)前記工程(f)の後、前記半導体基板上に第2絶縁膜を形成し、前記第2絶縁膜を異方性エッチングすることによって、前記メモリゲートの他方の側面に前記第1絶縁膜を介してサイドウォール状の第2絶縁膜を形成し、前記選択ゲートの他方の側面にサイドウォール状の第2絶縁膜を形成する工程とを含むものである。 After (g) said step (f), said second insulating film is formed on a semiconductor substrate, by anisotropically etching the second insulating film, the first insulating the other side of the memory gate through the film to form a sidewall-shaped second insulating film, in which a step of forming a second insulating film sidewall shape on the other side of the selection gate.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

半導体装置の信頼性を向上させることが可能である。 It is possible to improve the reliability of the semiconductor device.

本発明の一実施の形態であるMONOS型不揮発性メモリを示す要部平面図である。 It is a fragmentary plan view showing a MONOS type nonvolatile memory as an embodiment of the present invention. 本発明の一実施の形態であるMONOS型不揮発性メモリを示す要部断面図である。 It is a fragmentary cross-sectional view showing a MONOS type nonvolatile memory as an embodiment of the present invention. 本発明の一実施の形態であるMONOS型不揮発性メモリの製造方法を示す要部断面図である。 Is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory as an embodiment of the present invention. 図3に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional view illustrating a method of fabricating the MONOS type nonvolatile memory in FIG. 図4に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図5に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional view illustrating a method of fabricating the MONOS type nonvolatile memory in FIG. 図6に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional view illustrating a method of fabricating the MONOS type nonvolatile memory in Fig. 図7に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図8に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図9に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図10に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional view illustrating a method of fabricating the MONOS type nonvolatile memory in FIG. 10. 図11に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図12に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図13に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図14に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional view illustrating a method of fabricating the MONOS type nonvolatile memory in FIG. 本発明の他の実施の形態であるMONOS型不揮発性メモリの製造方法を示す要部断面図である。 The manufacturing method of another embodiment is a MONOS type nonvolatile memory of the present invention is a fragmentary cross-sectional view illustrating. 図16に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 本発明の他の実施の形態であるMONOS型不揮発性メモリの製造方法を示す要部断面図である。 The manufacturing method of another embodiment is a MONOS type nonvolatile memory of the present invention is a fragmentary cross-sectional view illustrating. 図18に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional view illustrating a method of fabricating the MONOS type nonvolatile memory in FIG. 18. 図19に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図20に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 本発明の他の実施の形態であるMONOS型不揮発性メモリの製造方法を示す要部断面図である。 The manufacturing method of another embodiment is a MONOS type nonvolatile memory of the present invention is a fragmentary cross-sectional view illustrating. 図22に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図23に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図24に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図25に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図26に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 本発明の他の実施の形態であるMONOS型不揮発性メモリの製造方法を示す要部断面図である。 The manufacturing method of another embodiment is a MONOS type nonvolatile memory of the present invention is a fragmentary cross-sectional view illustrating. 図28に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図29に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 図30に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 本発明の他の実施の形態であるMONOS型不揮発性メモリの製造方法を示す要部断面図である。 The manufacturing method of another embodiment is a MONOS type nonvolatile memory of the present invention is a fragmentary cross-sectional view illustrating. 図32に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 32. 図33に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 33. 従来のMONOS型不揮発性メモリを示す等価回路図である。 It is an equivalent circuit diagram showing a conventional MONOS type nonvolatile memory. 図35に示すMONOS型不揮発性メモリを用いたメモリアレイの等価回路図である。 It is an equivalent circuit diagram of a memory array using the MONOS type nonvolatile memory shown in FIG. 35. 図35に示すMONOS型不揮発性メモリの書き込み動作を模式的に説明する図である。 The write operation of the MONOS non-volatile memory shown in FIG. 35 is a diagram schematically illustrating. 図35に示すMONOS型不揮発性メモリの消去動作を模式的に説明する図である。 The erasing operation of the MONOS type nonvolatile memory shown in FIG. 35 is a diagram schematically illustrating. 図35に示すMONOS型不揮発性メモリの平面図である。 It is a plan view of a MONOS type nonvolatile memory shown in FIG. 35. 図39のA−A線に沿った断面図である。 Is a sectional view taken along line A-A of FIG. 39. 図35に示すMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of a MONOS type nonvolatile memory shown in FIG. 35. 図41に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 41. 図42に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 42. 図43に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 43. 図44に続くMONOS型不揮発性メモリの製造方法を示す要部断面図である。 It is a fragmentary cross-sectional views showing a manufacturing method of the MONOS non-volatile memory subsequent to FIG. 44.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, the same members are denoted by the same reference numerals as, the repetitive description thereof will be omitted.

(実施の形態1) (Embodiment 1)
図1は、本実施の形態のMONOS型不揮発性メモリを示す要部平面図、図2の左側は、図1のA−A線に沿った断面図、右側は、B−B線に沿った断面図である。 Figure 1 is a fragmentary plan view showing a MONOS type nonvolatile memory of the present embodiment, the left side of FIG. 2 is a sectional view taken along line A-A of FIG. 1, right side, along the line B-B it is a cross-sectional view. 図1は、ビット線の延在方向に隣接する2個のメモリセル(MC 、MC )を示している。 Figure 1 shows two memory cells adjacent in the extending direction of the bit line (MC 1, MC 2).

MONOS型不揮発性メモリのメモリセル(MC 、MC )は、p型の単結晶シリコンからなる半導体基板(以下、単に基板という)1のp型ウエル2に形成されている。 MONOS type nonvolatile memory cell of the memory (MC 1, MC 2) is a semiconductor substrate made of p-type single crystal silicon is formed on the p-type well 2 (hereinafter, simply referred to as substrate) 1. p型ウエル2は、ウエルアイソレーション用のn型埋込み層4を介して基板1と電気的に分離され、所望の電圧が印加されるようになっている。 p-type well 2 is electrically isolated from the substrate 1 via the n-type buried layer 4 for well isolation, a desired voltage is adapted to be applied.

メモリセル(MC 、MC )のそれぞれは、選択ゲート5とメモリゲート6とを備えたスプリットゲート型構造で構成されている。 Each of the memory cells (MC 1, MC 2), is composed of a split gate structure and a selection gate 5 and the memory gate 6. 選択ゲート6はn型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート酸化膜5上に形成されている。 Selection gate 6 is made of n-type polycrystalline silicon film is formed on the gate oxide film 5 made of a silicon oxide film. メモリゲート8はn型多結晶シリコン膜からなり、選択ゲート6の一方の側面に配置されている。 Memory gate 8 is made of n-type polycrystalline silicon film is disposed on one side of the selection gate 6. メモリゲート8は、一部が選択ゲート6の一方の側面に形成され、他部がメモリゲート8の下部に形成された断面L字状のONO膜7を介して選択ゲート6およびp型ウエル2と電気的に分離されている。 Memory gate 8 is partially formed on one side of the selection gate 6 and the other portion is formed below the memory gate 8 L-shaped cross section ONO selected via the membrane 7 gate 6 and the p-type well 2 It is electrically separated. ONO膜7は、2層の酸化シリコン膜とそれらの間に形成された窒化シリコン膜(電荷蓄積層)とからなる。 ONO film 7 is composed of a two-layer silicon oxide film and a silicon nitride film formed between those (charge storage layer). データの書き込み時には、チャネル領域で発生したホットエレクトロンがONO膜7の一部である窒化シリコン膜に注入され、膜中のトラップに捕獲される。 Writing data, hot electrons generated in the channel region are injected into the silicon nitride film, which is part of the ONO film 7, it is captured in traps in the film.

選択ゲート6の近傍のp型ウエル2と、メモリゲート8の近傍のp型ウエル2とには、n 型半導体領域13が形成されている。 A p-type well 2 in the vicinity of the selection gate 6, the p-type well 2 in the vicinity of the memory gate 8, n + -type semiconductor region 13 is formed. これらのn 型半導体領域13は、メモリセル(MC 、MC )を構成するトランジスタのソース、ドレインとして機能する。 These n + -type semiconductor region 13, the source of the transistor constituting the memory cell (MC 1, MC 2), functions as a drain. また、n 型半導体領域13に隣接した領域のp型ウエル2には、n 型半導体領域13よりも不純物濃度が低いn 型半導体領域11が形成されている。 Further, the n + -type semiconductor region 13 p-type well 2 of the adjacent regions, n + -type impurity concentration than the semiconductor region 13 is lower n - -type semiconductor region 11 is formed. 型半導体領域11は、ソース、ドレイン(n 型半導体領域13)の端部の高電界を緩和するためのエクステンション領域として機能する。 The n - -type semiconductor region 11 functions as an extension region for relaxing a high electric field at the end of the source, drain (n + -type semiconductor region 13).

選択ゲート6の側面のうち、前記ONO膜7が形成された側面とは反対側の側面には、サイドウォール状の酸化シリコン膜12が形成されている。 Among the side surfaces of the selection gate 6, wherein the side opposite to the side where the ONO film 7 is formed, a sidewall-shaped silicon oxide film 12 is formed. メモリゲート8の側面のうち、前記ONO膜7が形成された側面とは反対側の側面には、サイドウォール状の酸化シリコン膜9と酸化シリコン膜12とが形成されている。 Among the side surfaces of the memory gate 8, wherein the side opposite to the side where the ONO film 7 is formed, a sidewall-shaped silicon oxide film 9 and the silicon oxide film 12 is formed. 断面L字状のONO膜7のうち、p型ウエル2上に形成された部分は、酸化シリコン膜9の下部で終端している。 Among L-shaped cross section of the ONO film 7, the portion formed on the p-type well 2 is terminated at the bottom of the silicon oxide film 9.

選択ゲート6、メモリゲート8およびn 型半導体領域13のそれぞれの表面には、Co(コバルト)シリサイド層14が形成されている。 Selection gate 6, each surface of the memory gate 8 and the n + -type semiconductor region 13, Co (cobalt) silicide layer 14 is formed. Coシリサイド層14は、選択ゲート6、メモリゲート8およびn 型半導体領域13のそれぞれを低抵抗化するために形成されている。 Co silicide layer 14 is formed a respective selection gate 6, the memory gate 8 and the n + -type semiconductor region 13 in order to lower the resistance.

上記のように構成されたメモリセル(MC 、MC )の上部には、窒化シリコン膜20と酸化シリコン膜21とを介してビット線(BL)が形成されている。 At the top of the configured memory cells as described above (MC 1, MC 2), the bit line via the silicon nitride film 20 and silicon oxide film 21 (BL) is formed. ビット線(BL)は、窒化シリコン膜20と酸化シリコン膜21とに形成されたコンタクトホール18内のプラグ19を介してソース、ドレインの一方(2個のメモリセル(MC 、MC )に共有されたn 型半導体領域13)に電気的に接続されている。 Bit lines (BL) is one of the source, the drain through the plug 19 in the contact hole 18 formed in the silicon nitride film 20 and silicon oxide film 21 (two memory cells (MC 1, MC 2) It is electrically connected to a shared n + -type semiconductor region 13 that is). ビット線(BL)は、Al(アルミニウム合金)を主成分とするメタル膜からなり、プラグ19は、W(タングステン)を主成分とするメタル膜からなる。 Bit lines (BL) consists of metal film composed mainly of Al (aluminum alloy), the plug 19 becomes W (tungsten) from the metal film whose main component.

上記メモリセル(MC 、MC )を用いたメモリアレイの構成は、前記図2に示すメモリアレイの構成と同じであるため、繰り返して説明しない。 Configuration of the memory array using the memory cell (MC 1, MC 2) are the same as the configuration of the memory array shown in FIG. 2, it will not be described repeatedly. また、上記メモリセル(MC 、MC )の動作は、前記図4および図5を用いて説明した動作と同じであるため、繰り返して説明しない。 The operation of the memory cells (MC 1, MC 2), since FIG. 4 and is the same as the operation described with reference to FIG. 5 and will not be described repeatedly.

次に、図3〜図15を用いて上記MONOS型不揮発性メモリの製造方法を工程順に説明する。 Next, a method for manufacturing the MONOS type nonvolatile memory in the order of steps with reference to FIGS. 3 to 15. ここでは、いわゆる0.13μm世代相当のプロセス技術を用いた場合の製造方法を説明する。 Here, a manufacturing method using the so-called 0.13μm generation corresponding process technology.

まず、図3に示すように、周知の製造技術を用いて基板1の主面に素子分離溝3を形成した後、基板1の主面にp型ウエル2とn型埋込み層4とを形成する。 First, formed as shown in FIG. 3, after forming an isolation trench 3 on the main surface of the substrate 1 by using a well-known manufacturing techniques, and a p-type well 2 and the n-type buried layer 4 on the main surface of the substrate 1 to. 次に、基板1を熱酸化することによって、p型ウエル2の表面に膜厚2.5nm程度のゲート酸化膜5を形成する。 Then, by the substrate 1 is thermally oxidized to form a gate oxide film 5 having a thickness of about 2.5nm on the surface of the p-type well 2. 素子分離溝3を形成するには、基板1上にCVD法で窒化シリコン膜を堆積した後、この窒化シリコン膜をマスクにして基板1をエッチングし、深さが300nm程度の溝を形成する。 To form the device isolation trenches 3 are formed by depositing a silicon nitride film on the substrate 1 by the CVD method, the substrate 1 is etched by using the silicon nitride film as a mask, the depth to form a trench of about 300 nm. 次に、基板1上にCVD法で酸化シリコン膜を堆積し、溝の内部に酸化シリコン膜を埋め込む。 Next, a silicon oxide film is deposited on the substrate 1 by the CVD method, to fill the inside of the silicon oxide film of the groove. 次に、化学機械的研磨(CMP:Chemical mechanical polishing)法を用いて溝の外部の酸化シリコン膜を除去する。 Next, chemical mechanical polishing (CMP: Chemical mechanical polishing) method to remove an external oxide silicon film of the groove with. なお、n型埋込み層4は、メモリアレイと周辺回路とを分離するための拡散層である。 Incidentally, n-type buried layer 4 is a diffusion layer for isolating the memory array and the peripheral circuit. MONOS型不揮発性メモリの周辺回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダ、昇圧回路などからなる。 Peripheral circuits of the MONOS non-volatile memory, for example the sense amplifier, column decoder, a row decoder, and the like booster circuit. これらの周辺回路は、いずれもnチャネルMOSFETとpチャネルMOSFETとで構成されるが、その説明は省略する。 These peripheral circuits, is composed of both the n-channel MOSFET and a p-channel MOSFET, and a description thereof will be omitted.

次に、図4に示すように、ゲート酸化膜5上に選択ゲート6を形成する。 Next, as shown in FIG. 4, to form a selection gate 6 on the gate oxide film 5. 選択ゲート6を形成するには、ゲート酸化膜5上にCVD法で膜厚200nm程度のn型多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのn型多結晶シリコン膜をパターニングする。 To form a selection gate 6 are formed by depositing a n-type polycrystalline silicon film having a thickness of about 200nm by CVD on the gate oxide film 5, the n-type by dry etching using a photoresist film as a mask polycrystalline silicon patterning the film.

次に、図5に示すように、基板1上にONO膜7を形成する。 Next, as shown in FIG. 5, to form the ONO film 7 on the substrate 1. ONO膜7を形成するには、基板1の表面を熱酸化して膜厚4nm程度の酸化シリコン膜を形成した後、この酸化シリコン膜上にCVD法で膜厚8nm程度の窒化シリコン膜を堆積し、続いてこの窒化シリコン膜上にCVD法で膜厚7nm程度の酸化シリコン膜を堆積する。 To form the ONO film 7 is formed by forming a silicon oxide film having a thickness of about 4nm the surface of the substrate 1 is thermally oxidized, depositing a film thickness 8nm about silicon nitride film by CVD on the silicon oxide film and, subsequently depositing a film thickness 7nm about a silicon oxide film by CVD on the silicon nitride film. ONO膜7は、ISSG(In-Situ Steam Generation)酸化法を用いて形成することもできる。 ONO film 7 may be formed by using the ISSG (In-Situ Steam Generation) oxidation method. ISSG酸化法は、酸化装置のチャンバ内に水素と酸素を直接導入し、加熱された基板1上でラジカル酸化反応を行うプロセスである。 ISSG oxidation method, the hydrogen and oxygen is introduced directly into the chamber of the oxidizer is a process of performing radical oxidation reaction on the heated substrate 1. この方法でONO膜7を形成するには、基板1の表面をISSG酸化して膜厚5nm程度の酸化シリコン膜を形成した後、この酸化シリコン膜上にCVD法で膜厚14nm程度の窒化シリコン膜を堆積する。 To form the ONO film 7 in this way, after forming a silicon oxide film having a thickness of about 5nm the surface of the substrate 1 by ISSG oxide film thickness 14nm approximately silicon nitride by a CVD method on the silicon oxide film depositing a film. 次に、この窒化シリコン膜をISSG酸化し、その一部を膜厚6nm程度の酸化シリコン膜に変換する。 Next, the silicon nitride film and ISSG oxidation to convert a part of the silicon oxide film having a thickness of about 6 nm.

次に、図6に示すように、ONO膜7上にCVD法で膜厚70nm程度のn型多結晶シリコン膜8nを堆積する。 Next, as shown in FIG. 6, a CVD method on the ONO film 7 is deposited an n-type polycrystalline silicon film 8n having a thickness of about 70 nm. 続いて、n型多結晶シリコン膜8nを異方性エッチングすることにより、図7に示すように、選択ゲート6の両側面にサイドウォール状のメモリゲート8を形成する。 Subsequently, by anisotropically etching the n-type polycrystalline silicon film 8n, as shown in FIG. 7, to form the sidewall-shaped memory gate 8 on both sides of the selection gate 6.

次に、図8に示すように、基板1上にCVD法で膜厚20nm程度の酸化シリコン膜9を堆積する。 Next, as shown in FIG. 8, to deposit a silicon oxide film 9 having a thickness of about 20nm on the substrate 1 by the CVD method. 続いて、酸化シリコン膜9を異方性エッチングすることにより、図9に示すように、選択ゲート6の側面にサイドウォール状の酸化シリコン膜9を残す。 Subsequently, by anisotropically etching the silicon oxide film 9, as shown in FIG. 9, leaving a sidewall-shaped silicon oxide film 9 on the side surface of the selection gate 6.

次に、図10に示すように、選択ゲート6の両側面に形成されたメモリゲート8の一方をフォトレジスト膜10で覆い、もう一方のメモリゲート8をその側面の酸化シリコン膜9と共にエッチングして除去することにより、選択ゲート6の一方の側面にメモリゲート8を残す。 Next, as shown in FIG. 10, to cover one of the memory gate 8 formed on both sides of the selection gate 6 in the photoresist film 10, and etching the other memory gate 8 with the silicon oxide film 9 of the side surface by removing Te, leaving the memory gate 8 on one side of the selection gate 6.

次に、フォトレジスト膜10を除去した後、図11に示すように、選択ゲート6の上面や一方の側面などに残った不要なONO膜7をエッチングして除去する。 Next, after removing the photoresist film 10, as shown in FIG. 11, is removed by etching the unnecessary ONO film 7 remaining in such top surface and one side of the selection gate 6. このとき、ドライエッチング法を用いたのでは、選択ゲート6の側面のONO膜7を除去することが困難であるため、等方的なエッチングが可能なウェットエッチングでONO膜7を除去する。 At this time, than using a dry etching method, since it is difficult to remove the ONO film 7 side of the selection gate 6, to remove the ONO film 7 by wet etching capable of isotropic etching. ONO膜7中の酸化シリコン膜はフッ酸を使ってエッチングし、窒化シリコン膜はリン酸を使ってエッチングする。 Silicon oxide film in the ONO film 7 is etched using hydrofluoric acid, the silicon nitride film is etched using phosphoric acid.

このウェットエッチングを行うと、図11に拡大して示すように、メモリゲート8の側面に形成された酸化シリコン膜9の下部において、ONO膜7がメモリゲート8の下部方向に後退する(サイドエッチング)。 Doing this wet etching, as shown enlarged in FIG. 11, in the lower part of the silicon oxide film 9 formed on the side surface of the memory gate 8, ONO film 7 is retracted in the downward direction of the memory gate 8 (side etching ). ここで、あらかじめ酸化シリコン膜9の膜厚(基板1の主面に水平な方向の膜厚)を上記ONO膜7の後退量よりも厚く設定しておくことにより、サイドエッチングされたONO膜7の端部がメモリゲート8の端部にまで達するのを防ぐことができる。 Here, by the pre-oxidized silicon film 9 having a thickness (horizontal direction thickness on the main surface of the substrate 1) is set larger than retraction amount of the ONO film 7, the side etched ONO film 7 end of the can be prevented from reaching the end of the memory gate 8.

次に、図12に示すように、基板1に不純物(リンまたはヒ素)をイオン注入することによって、n 型半導体領域11を形成した後、図13に示すように、基板1上にCVD法で酸化シリコン膜12を堆積し、続いてこの酸化シリコン膜12を異方性エッチングすることによって、選択ゲート6およびメモリゲート8のそれぞれの一方の側面にサイドウォール状の酸化シリコン膜12を形成する。 Next, as shown in FIG. 12, by ion-implanting an impurity (phosphorus or arsenic) to the substrate 1, n - after -type semiconductor region 11, as shown in FIG. 13, CVD method on the substrate 1 in depositing a silicon oxide film 12, followed by anisotropically etching the silicon oxide film 12, a silicon oxide film 12 of the sidewall-shaped on one side of each of the selection gate 6 and the memory gate 8 .

次に、図14に示すように、基板1に不純物(リンまたはヒ素)をイオン注入することによって、n 型半導体領域13(ソース、ドレイン)を形成する。 Next, as shown in FIG. 14, by ion-implanting an impurity (phosphorus or arsenic) to the substrate 1, to form an n + -type semiconductor regions 13 (source and drain). ここで、メモリゲート8側のn 型半導体領域13は、メモリゲート8とその側面の酸化シリコン膜9、12とをマスクにして自己整合的に形成される。 Here, n + -type semiconductor region 13 of the memory gate 8 side is formed in a self-aligned manner by the memory gate 8 and the silicon oxide film 9 and 12 of the side surface to the mask. 従って、n 型半導体領域13とメモリゲート8は、酸化シリコン膜9、12の膜厚分だけ離れて形成される。 Therefore, n + -type semiconductor region 13 and the memory gate 8 is formed apart by the thickness of the silicon oxide film 9 and 12. また、ONO膜7の端部も、メモリゲート8の直下ではなく、酸化シリコン膜9の直下に位置する。 The end portion of the ONO film 7 is also not directly below the memory gate 8 is located directly below the silicon oxide film 9. 従って、酸化シリコン膜12を堆積した際、メモリゲート8の端部近傍の酸化シリコン膜12中に低破壊耐圧領域が生じることはない。 Therefore, when depositing a silicon oxide film 12, the low breakdown voltage region in the silicon oxide film 12 near the end of the memory gate 8 does not occur. これにより、メモリゲート8とn 型半導体領域13との間に高い電位差が生じても、絶縁破壊によるメモリゲート8とn 型半導体領域13との短絡を防ぐことができる。 Accordingly, even if a high potential difference between the memory gate 8 and the n + -type semiconductor region 13, it is possible to prevent a short circuit between the memory gate 8 and the n + -type semiconductor region 13 due to dielectric breakdown.

次に、図15に示すように、選択ゲート6、メモリゲート8およびn 型半導体領域13のそれぞれの表面にCoシリサイド層14を形成する。 Next, as shown in FIG. 15, to form a Co silicide layer 14 on each surface of the selection gate 6, the memory gate 8 and the n + -type semiconductor region 13. Coシリサイド層14を形成するには、基板1上にスパッタリング法でCo膜を堆積し、続いて基板1を熱処理してCo膜とシリコン(基板1、選択ゲート6、メモリゲート8)とを反応させた後、残ったCo膜をエッチングして除去する。 To form the Co silicide layer 14, a Co film is deposited by sputtering on the substrate 1, followed Co film and silicon by heat-treating the substrate 1 (substrate 1, the selection gate 6, the memory gate 8) and a reaction after, the remaining Co film is removed by etching.

次に、基板1上にCVD法で窒化シリコン膜20と酸化シリコン膜21とを堆積し、続いて窒化シリコン膜20と酸化シリコン膜21とをエッチングしてコンタクトホール18を形成する。 Then, depositing a silicon nitride film 20 on the substrate 1 by the CVD method and the silicon oxide film 21, followed by a silicon nitride film 20 and silicon oxide film 21 is etched to form a contact hole 18. 次に、コンタクトホール18の内部にプラグ19を形成した後、酸化シリコン膜21上にビット線(BL)を形成することにより、前記図1、図2に示したメモリセル(MC 、MC )が完成する。 Then, after forming a plug 19 in the contact holes 18, by forming the bit lines (BL) on the silicon oxide film 21, FIG. 1, a memory cell shown in FIG. 2 (MC 1, MC 2 ) is completed. その後、ビット線(BL)の上部に層間絶縁膜を介して複数層のメタル配線を形成するが、その説明は省略する。 Thereafter, to form the metal wiring multiple layers through an interlayer insulating film on bit line (BL), a description thereof will be omitted.

このようにして製造された半導体装置では、図15に示すようにONO膜7の端部がメモリゲート8の端部より外側に出るように構成される。 In the semiconductor device manufactured in this way is configured so that the end portions of the ONO film 7 as shown in FIG. 15 comes outside the edge portion of the memory gate 8. 即ち、メモリゲート8とn 型半導体領域13との間に高い電位差が生じても、絶縁破壊によるメモリゲート8とn 型半導体領域13との短絡を防ぐことができる。 That is, even if a high potential difference between the memory gate 8 and the n + -type semiconductor region 13, it is possible to prevent a short circuit between the memory gate 8 and the n + -type semiconductor region 13 due to dielectric breakdown.

また、メモリゲートの側面にマスクとして機能する酸化シリコン膜9を形成するため等方性エッチングを利用してONO膜を除去する場合であっても、メモリゲート下のONO膜を残すことが可能となる。 Further, even when removing the ONO film using the isotropic etching for forming the silicon oxide film 9 functions as a mask on the sides of the memory gate, it is possible to leave the ONO film under the memory gate Become.

なお、上記の製造方法では、基板1に不純物をイオン注入してn 型半導体領域11を形成する際(図12参照)、選択ゲート6側のn 型半導体領域11とメモリゲート8側のn 型半導体領域11とを同時に形成したが、例えば図16および図17に示すように、2種類のフォトレジスト膜20、21を使って不純物のイオン注入を2回行い、選択ゲート6側のn 型半導体領域11とメモリゲート8側のn 型半導体領域11とを別工程で形成してもよい。 In the above manufacturing method, n impurities into the substrate 1 by ion implantation - when -type semiconductor region 11 (see FIG. 12), the selection gate 6 side n - -type semiconductor region 11 and the memory gate 8 side the n - -type semiconductor region 11 and the has been formed simultaneously, for example, as shown in FIGS. 16 and 17, performs two types of the photoresist film 20 and 21 with twice the impurity ion implantation, the selection gate 6 side n - -type semiconductor region 11 and the memory gate 8 side n - -type semiconductor region 11 and may be formed in a separate step. この場合は、選択ゲート6側とメモリゲート8側とでn 型半導体領域11の不純物濃度を最適化することができる。 In this case, n in the selection gate 6 side and the memory gate 8 side - it is possible to optimize the impurity concentration of the semiconductor region 11.

(実施の形態2) (Embodiment 2)
前記実施の形態1では、図12に示すように、基板1に不純物をイオン注入してn 型半導体領域11を形成し、次に、図13に示すように、選択ゲート6およびメモリゲート8のそれぞれの一方の側面に酸化シリコン膜12を形成した。 In the first embodiment, as shown in FIG. 12, the impurity is ion-implanted n on the substrate 1 - -type semiconductor region 11, then, as shown in FIG. 13, the selection gate 6 and the memory gate 8 to form a silicon oxide film 12 on each one side of the.

これに対して、本実施の形態では、図18に示すように、基板1に不純物をイオン注入してn 型半導体領域11を形成し、次に、図19に示すように、メモリゲート8の側面に形成された酸化シリコン膜9をエッチングして除去する。 In contrast, in the present embodiment, as shown in FIG. 18, the impurity is ion-implanted n on the substrate 1 - -type semiconductor region 11, then, as shown in FIG. 19, the memory gate 8 the silicon oxide film 9 formed on the side surface of the removal by etching.

次に、図20に示すように、選択ゲート6およびメモリゲート8のそれぞれの一方の側面にサイドウォール状の酸化シリコン膜12を形成した後、図21に示すように、基板1に不純物をイオン注入することによって、n 型半導体領域13(ソース、ドレイン)を形成する。 Next, as shown in FIG. 20, after forming a sidewall-shaped silicon oxide film 12 on each one side of the selection gate 6 and the memory gate 8, as shown in FIG. 21, ion impurities in the substrate 1 by implanted to form an n + -type semiconductor regions 13 (source and drain). その後の工程は、前記実施の形態1と同じである。 The subsequent steps are the same as in the first embodiment.

この製造方法により形成された半導体装置は、酸化シリコン膜9を除去した後n 型半導体領域13(ソース、ドレイン)を形成することにより、実施の形態1と比較してメモリゲート8側のn 型半導体領域13をメモリゲート8近傍に形成することが可能となる。 The semiconductor device formed by the manufacturing method, n + -type semiconductor region 13 (source, drain) after removing the silicon oxide film 9 by forming, n of the memory gate 8 side as compared with the first embodiment + -type semiconductor region 13 can be formed in the vicinity of the memory gate 8. また、ONO膜7の端部がメモリゲート8の側面よりも外側に位置するので、酸化シリコン膜12を堆積した際に、低破壊耐圧領域が発生しない。 Further, since the end portions of the ONO film 7 is positioned outside the side surface of the memory gate 8, when depositing a silicon oxide film 12, the low breakdown voltage region is not generated. これにより、メモリゲート8とn 型半導体領域13との間に高い電圧を加えても、絶縁破壊によるメモリゲート8とn 型半導体領域13との短絡を防ぐことができる。 Thus, even the addition of high voltage between the memory gate 8 and the n + -type semiconductor region 13, it is possible to prevent a short circuit between the memory gate 8 and the n + -type semiconductor region 13 due to dielectric breakdown.

(実施の形態3) (Embodiment 3)
まず、図22に示すように、基板1上に選択ゲート6とONO膜7とを形成した後、ONO膜7上に堆積したn型多結晶シリコン膜を異方性エッチングすることにより、選択ゲート6の両側面にサイドウォール状のメモリゲート8を形成する。 First, as shown in FIG. 22, after forming the selection gate 6 and the ONO film 7 on the substrate 1, by anisotropically etching the n-type polycrystalline silicon film deposited on the ONO film 7, select gate both sides of the 6 to form a sidewall-shaped memory gate 8. ここまでの工程は、前記実施の形態1の図3〜図7に示した工程と同じである。 The steps up to this point are the same as steps shown in FIGS. 3-7 of the first embodiment.

次に、本実施の形態では、図23に示すように、選択ゲート6の両側面に形成されたメモリゲート8の一方をフォトレジスト膜22で覆い、もう一方のメモリゲート8をエッチングで除去することにより、選択ゲート6の一方の側面にメモリゲート8を残す。 Next, in this embodiment, as shown in FIG. 23, covering one of the memory gate 8 formed on both sides of the selection gate 6 in the photoresist film 22 is removed the other memory gate 8 by etching it allows leaving the memory gate 8 on one side of the selection gate 6.

次に、図24に示すように、基板1上に酸化シリコン膜9を堆積した後、酸化シリコン膜9を異方性エッチングすることにより、図25に示すように、メモリゲート8の側面と選択ゲート6の側面とにサイドウォール状の酸化シリコン膜9を残す。 Next, as shown in FIG. 24, after depositing a silicon oxide film 9 on the substrate 1, by anisotropically etching the silicon oxide film 9, as shown in FIG. 25, the side surface of the memory gate 8 selected leaving a sidewall-shaped silicon oxide film 9 on the side of the gate 6.

次に、図26に示すように、フォトレジスト膜23をマスクにしたエッチングで選択ゲート6の側面の酸化シリコン膜9を除去する。 Next, as shown in FIG. 26, to remove the silicon oxide film 9 side of the selection gate 6 by etching using a photoresist film 23 as a mask. 次に、フォトレジスト膜23を除去した後、図27に示すように、選択ゲート6の上面や一方の側面などに残った不要なONO膜7をエッチングして除去する。 Next, after removing the photoresist film 23, as shown in FIG. 27, is removed by etching the unnecessary ONO film 7 remaining in such top surface and one side of the selection gate 6. 前記実施の形態1と同様、ONO膜7を除去するには、等方的なエッチングが可能なウェットエッチングを用いる。 Similarly to the first embodiment, to remove the ONO film 7, isotropic etching is used, wet etching possible. その後の工程は、前記実施の形態1と同じである。 The subsequent steps are the same as in the first embodiment.

前記実施の形態1では、選択ゲート6の一方の側面のメモリゲート8をエッチングして除去する際(図10参照)、メモリゲート8の側面の酸化シリコン膜9も同時に除去する。 Wherein in the first embodiment, when removing by etching the memory gate 8 of one side surface of the selection gate 6 (see FIG. 10), a silicon oxide film 9 side of the memory gate 8 is also removed simultaneously. すなわち、エッチング選択比の異なるメモリゲート8と酸化シリコン膜9を同時に除去するので、プロセス管理が煩雑となる。 That is, since at the same time removing the different memory gate 8 etch selectivity of the silicon oxide film 9, the process management becomes complicated. これに対して、本実施の形態では、メモリゲート8と酸化シリコン膜9とを別工程で除去するので、煩雑なプロセス管理が不要になる。 In contrast, in the present embodiment, since the removal of the memory gate 8 and the silicon oxide film 9 in a separate step, complicated process management is not required.

(実施の形態4) (Embodiment 4)
前記実施の形態1では、図7に示すように、選択ゲート6の両側面にメモリゲート8を形成した後、図8および図9に示すように、基板1上に堆積した酸化シリコン膜9を異方性エッチングすることにより、選択ゲート6の側面にサイドウォール状の酸化シリコン膜9を残した。 In the first embodiment, as shown in FIG. 7, after forming the memory gate 8 on both sides of the selection gate 6, as shown in FIGS. 8 and 9, a silicon oxide film 9 deposited on the substrate 1 by anisotropic etching, leaving a sidewall-shaped silicon oxide film 9 on the side surface of the selection gate 6.

これに対し、本実施の形態では、図28に示すように、選択ゲート6の両側面にメモリゲート8を形成した後、図29に示すように、基板1上にCVD法で膜厚20nm程度の多結晶シリコン膜25を堆積する。 In contrast, in the present embodiment, as shown in FIG. 28, after forming the memory gate 8 on both sides of the selection gate 6, as shown in FIG. 29, the film thickness 20nm about on the substrate 1 by the CVD method depositing a polycrystalline silicon film 25. 続いて、多結晶シリコン膜25を異方性エッチングすることにより、図30に示すように、選択ゲート6の側面にサイドウォール状の多結晶シリコン膜25を残す。 Subsequently, the polycrystalline silicon film 25 is anisotropically etched, as shown in FIG. 30, leaving a sidewall-shaped polysilicon film 25 on the side surface of the selection gate 6. このように、前記実施の形態1では、選択ゲート6の側面に酸化シリコン膜9を形成するのに対し、本実施の形態では、選択ゲート6の側面に多結晶シリコン膜25を形成する。 Thus, in the first embodiment, while a silicon oxide film 9 on the side surface of the selection gate 6, in this embodiment, a polycrystalline silicon film 25 on the side surface of the selection gate 6.

次に、図31に示すように、選択ゲート6の両側面に形成されたメモリゲート8の一方をフォトレジスト膜24で覆い、もう一方のメモリゲート8をその側面の多結晶シリコン膜25と共にエッチングして除去することにより、選択ゲート6の一方の側面にメモリゲート8を残す。 Next, as shown in FIG. 31, covering one of the memory gate 8 formed on both sides of the selection gate 6 in the photoresist film 24, the other memory gate 8 with polysilicon film 25 of the side etching and by removing it, leaving the memory gate 8 on one side of the selection gate 6. その後の工程は、前記実施の形態1と同じである。 The subsequent steps are the same as in the first embodiment.

前記実施の形態1では、選択ゲート6の一方の側面のメモリゲート8をエッチングして除去する際(図10参照)、メモリゲート8の側面の酸化シリコン膜9も同時に除去する。 Wherein in the first embodiment, when removing by etching the memory gate 8 of one side surface of the selection gate 6 (see FIG. 10), a silicon oxide film 9 side of the memory gate 8 is also removed simultaneously. すなわち、エッチング選択比の異なるメモリゲート8と酸化シリコン膜9を同時に除去するので、プロセス管理が煩雑となる。 That is, since at the same time removing the different memory gate 8 etch selectivity of the silicon oxide film 9, the process management becomes complicated. これに対して、本実施の形態では、メモリゲート8とその側面の多結晶シリコン膜25とが同じ材料であるため、煩雑なプロセス管理が不要になる。 In contrast, in the present embodiment, since the memory gate 8 and the polycrystalline silicon film 25 of the side surface are the same material, complicated process management is not required.

なお、n型多結晶シリコン膜で構成された選択ゲート6の側面に不純物を含んだ多結晶シリコン膜25を形成すると、選択ゲート6に電圧を印加した際、多結晶シリコン膜25にも電圧が印加される。 Incidentally, by forming the n-type polycrystalline containing silicon film impurities are aspects of the selection gate 6 composed of a polycrystalline silicon film 25, when a voltage is applied to the selection gate 6, the voltage to the polycrystalline silicon film 25 is It applied. すなわち、多結晶シリコン膜25が実質的に選択ゲート6の一部として機能する。 That is, the polycrystalline silicon film 25 serves as a part of a substantially selective gate 6. 従って、多結晶シリコン膜25とn 型半導体領域13との間に高い電位差がかかり、低破壊耐圧領域に強い電圧が印加される。 Therefore, it takes a high potential difference between the polycrystalline silicon film 25 and the n + -type semiconductor region 13, a strong voltage to a low breakdown voltage region is applied.

そこで、多結晶シリコン膜25は、不純物を導入しないアンドープの多結晶シリコンで構成することが望ましい。 Therefore, the polycrystalline silicon film 25 is preferably composed of undoped polycrystalline silicon is not doped with impurities. この場合は、選択ゲート6に印加された電圧が多結晶シリコン膜25に伝わらないので、低破壊耐圧領域に強い電圧が印加されることはない。 In this case, since the voltage applied to the select gate 6 is not transmitted to the polycrystalline silicon film 25, is not a strong voltage in the low breakdown voltage region is applied. また、基板1上に多結晶シリコン膜25を堆積する工程(図29参照)に先立って、メモリゲート8の表面に自然酸化膜や薄い酸化シリコン膜を形成してもよい。 Further, prior to the step (see FIG. 29) for depositing a polycrystalline silicon film 25 on the substrate 1, it may be formed a natural oxide film or a thin silicon oxide film on the surface of the memory gate 8. このようにすると、メモリゲート8と多結晶シリコン膜25との界面に薄い酸化シリコン膜が形成されるので、メモリゲート8中の不純物が多結晶シリコン膜25中に拡散するのを抑制できる。 In this manner, since a thin silicon oxide film at the interface between the memory gate 8 polycrystalline silicon film 25 is formed, it can prevent the impurities in the memory gate 8 is diffused in the polycrystalline silicon film 25.

(実施の形態5) (Embodiment 5)
前記実施の形態1〜4は、選択ゲート5とメモリゲート6とを備えたスプリットゲート型構造のMONOS型不揮発性メモリについて説明したが、本発明は、単一のメモリゲートを備えたMONOS型不揮発性メモリに適用することもできる。 The first to fourth embodiments has been described MONOS type non-volatile memory of the split-gate structure that includes a selection gate 5 and the memory gate 6, the present invention is, MONOS type nonvolatile having a single memory gate It can be applied to sexual memory.

図32は、単一のメモリゲート31を備えたMONOS型不揮発性メモリの断面図である。 Figure 32 is a cross-sectional view of a MONOS type nonvolatile memory with a single memory gate 31. 図中の符号30はゲート絶縁膜を構成するONO膜30、符号32は高電界緩和用のエクステンション領域を構成するn 型半導体領域、符号33はトランジスタのソース、ドレインを構成するn 型半導体領域、34、35は、メモリゲート31の側面に形成されたサイドウォール状の酸化シリコン膜である。 Reference numeral 30 in the figure ONO film 30 constituting the gate insulating film, numeral 32 a high electric field relaxation for n constitutes an extension region of - -type semiconductor region, reference numeral 33 is an n + -type semiconductor constituting the transistor source, drain regions, 34 and 35, a silicon oxide film sidewall shape is formed on the side surface of the memory gate 31. 酸化シリコン膜34は、前記実施の形態1〜4の酸化シリコン膜12に相当し、酸化シリコン膜35は、前記実施の形態1〜4の酸化シリコン膜12に相当する。 Silicon oxide film 34 corresponds to the silicon oxide film 12 of the first to fourth embodiments, the silicon oxide film 35 is equivalent to a silicon oxide film 12 of the first to fourth embodiments.

上記メモリセルを形成するには、基板1上にONO膜30を形成した後、ONO膜30上に堆積したn型多結晶シリコン膜をパターニングしてメモリゲート31を形成する。 To form the memory cell is formed by forming an ONO film 30 on the substrate 1, and patterned n-type polycrystalline silicon film deposited on the ONO film 30 to form a memory gate 31. 次に、メモリゲート31の下部以外の領域のONO膜30をエッチングして除去するが、ドライエッチングによってONO膜30を除去すると、基板1にエッチングダメージが生じる。 Next, the ONO film 30 in the lower than in the region of the memory gate 31 is removed by etching, and removal of the ONO film 30 by dry etching, the etching damage occurs to the substrate 1. そこで、基板1にダメージを与えないウェットエッチングによってONO膜30を除去すると、図33に示すように、ONO膜30の端部がサイドエッチングされ、メモリゲート31の側面よりも内側に後退する。 Therefore, when removing the ONO film 30 by wet etching does not damage the substrate 1, as shown in FIG. 33, the end portion of the ONO film 30 is side-etched, retracted inward from the side surface of the memory gate 31. その結果、絶縁破壊によるメモリゲート31とn 型半導体領域33との短絡が発生し易くなる。 As a result, a short circuit between the memory gate 31 and the n + -type semiconductor region 33 are likely to occur due to insulation breakdown. これを防ぐためには、図32に示すように、メモリゲート31の側面にサイドウォール状の酸化シリコン膜34を形成した後、ONO膜30をウェットエッチングすればよい。 To prevent this, as shown in FIG. 32, after forming a sidewall-shaped silicon oxide film 34 on the side surface of the memory gate 31, the ONO film 30 may be wet etching.

図34は、上記メモリセルを製造する際、前記実施の形態2の製造方法を適用した例である。 Figure 34, at the time of manufacturing the memory cell is an example of applying the manufacturing method of the second embodiment. すなわち、メモリゲート31の側面にサイドウォール状の酸化シリコン膜34を形成し、続いてメモリゲート31の下部以外の領域のONO膜30をウェットエッチングで除去した後、酸化シリコン膜34を除去する。 That is, to form a silicon oxide film 34 of the sidewall-shaped on the side surface of the memory gate 31, followed after removing the ONO film 30 in the lower than in the region of the memory gate 31 by wet etching to remove the silicon oxide film 34. この製造方法によれば、酸化シリコン膜34を除去することにより、ONO膜30の端部がメモリゲート31の側面よりも外側に位置するので、酸化シリコン膜35を堆積した際に、低破壊耐圧領域が発生しない。 According to this manufacturing method, by removing the silicon oxide film 34, the end portion of the ONO film 30 is positioned outside the side surface of the memory gate 31, when depositing a silicon oxide film 35, the low breakdown voltage area does not occur. これにより、メモリゲート31とn 型半導体領域33との間に高い電圧を加えても、絶縁破壊によるメモリゲート31とn 型半導体領域33との短絡を防ぐことができる。 Thus, even the addition of high voltage between the memory gate 31 and the n + -type semiconductor region 33, it is possible to prevent a short circuit between the memory gate 31 and the n + -type semiconductor region 33 due to dielectric breakdown.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Or more, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say.

以上、本願明細書に開示される発明によると、メモリゲート下のONO膜の短部がメモリゲートよりも外側に出ているためメモリゲートの端部近傍の第2絶縁膜中に低破壊耐圧領域が生じないので、メモリセルの動作時にメモリゲートと半導体基板との間に高い電位差が生じても、絶縁破壊によるメモリゲートと半導体基板との短絡を防いだ半導体装置を実現できる。 As described above, according to the invention disclosed herein, the low breakdown voltage region in the second insulating film in the vicinity of the end portion of the memory gate for short portions of the ONO film under the memory gate are out outside the memory gate because it does not occur, even if a high potential difference between the memory gate and the semiconductor substrate during the operation of the memory cell, it is possible to realize a semiconductor device that prevents a short circuit between the memory gate and the semiconductor substrate by the dielectric breakdown.

また、メモリゲートを形成後、更に外側にマスクを形成するため等方性エッチングをした場合であってもメモリゲート下のONO膜を取り除くことなく、上記半導体装置を製造することができる。 Further, after forming the memory gate, without further removing the ONO film under the memory gate even when the isotropic etching to form a mask on the outside, it is possible to manufacture the semiconductor device.

本発明は、窒化シリコン膜によって構成される電荷蓄積層を備えたメモリセルを有する不揮発性半導体記憶装置に利用されるものである。 The present invention is intended to be utilized in a non-volatile semiconductor memory device having a memory cell with a charge storage layer made of silicon nitride film.

1 半導体基板 2 p型ウエル 3 素子分離溝 4 n型埋込み層 5 ゲート酸化膜 6 選択ゲート 7 ONO膜 8 メモリゲート8n n型多結晶シリコン膜 9 酸化シリコン膜10 フォトレジスト膜11 n 型半導体領域12 酸化シリコン膜13 n 型半導体領域14 Coシリサイド層16 窒化シリコン膜17 酸化シリコン膜18 コンタクトホール19 プラグ20〜24 フォトレジスト膜25 多結晶シリコン膜30 ONO膜31 メモリゲート32 n 型半導体領域33 n 型半導体領域34、35 酸化シリコン膜50 半導体基板51 選択ゲート52 メモリゲート53 ゲート絶縁膜54 ONO膜55、56 拡散層57 素子分離溝58 フォトレジスト膜59 窪み60 酸化シリコン膜61 空隙BL データ線MC 、MC メモリ 1 semiconductor substrate 2 p-type well 3 the isolation trench 4 n-type buried layer 5 gate oxide film 6 selected gate 7 ONO film 8 memory gate 8n n-type polycrystalline silicon film 9 silicon oxide film 10 a photoresist film 11 n - -type semiconductor region 12 silicon oxide film 13 n + -type semiconductor region 14 Co silicide layer 16 silicon film 17 a silicon oxide nitride film 18 contact hole 19 plug 20-24 photoresist film 25 a polycrystalline silicon film 30 ONO film 31 memory gate 32 n - -type semiconductor region 33 n + -type semiconductor regions 34 and 35 a silicon oxide film 50 the semiconductor substrate 51 selectively gates 52 recess memory gate 53 gate insulating film 54 ONO film 55 diffusion layer 57 isolation trench 58 a photoresist film 59 60 silicon oxide film 61 gap BL data lines MC 1, MC 2 memory Le

Claims (5)

  1. 半導体基板と、 And the semiconductor substrate,
    前記半導体基板上に形成された第1ゲート絶縁膜と、 A first gate insulating film formed on said semiconductor substrate,
    前記第1ゲート絶縁膜上に形成され、前記半導体基板の主面の第1方向に延在し、前記第1方向と直行する第2方向において第1側面と第2側面を有する第1ゲートと、 It is formed on the first gate insulating film extends in a first direction of the main surface of the semiconductor substrate, a first gate having a first side and a second side in a second direction perpendicular to the first direction ,
    前記第2方向において前記第1側面上に形成され、前記第2方向において第3側面と第4側面を有する第2ゲートと、 Formed on the first side in the second direction, and a second gate having a third side and a fourth side in said second direction,
    前記第1側面と前記第3側面との間及び前記第2ゲートの下面と前記半導体基板の主面の間に形成され、電荷蓄積層を有する第2ゲート絶縁膜と、 Formed between and between the main surface of the lower surface and the semiconductor substrate of the second gate of said third side and said first side surface, and a second gate insulating film having a charge storage layer,
    前記第2ゲートの前記第4側面の近傍の前記半導体基板の表面に形成された第1半導体領域と、 A first semiconductor region formed on the semiconductor substrate surface in the vicinity of the fourth side of the second gate,
    前記第1ゲートの前記第2側面の近傍の前記半導体基板の表面に形成された第2半導体領域と、 A second semiconductor region formed on the surface of the semiconductor substrate in the vicinity of the second side of the first gate,
    を有し、 Have,
    前記第2ゲート絶縁膜は、前記第2方向において第1端部を有し、 The second gate insulating film has a first end portion in the second direction,
    前記第1端部は、前記第2方向において、前記第4側面が前記半導体基板の主面と交わる位置よりも前記第1半導体領域側に出ていることを特徴とする半導体装置。 The first end portion, in the second direction, and wherein a coming out on the first semiconductor region side than the position where the fourth side surface intersects with the principal surface of the semiconductor substrate.
  2. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第4側面には、第1絶縁膜が形成されており、前記第1端部は、前記第1絶縁膜の直下に位置することを特徴とする半導体装置。 Wherein the fourth aspect, first an insulating film is formed, the first end, and wherein a is positioned immediately below the first insulating film.
  3. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    書き込み時には、前記第1半導体領域に第1電圧を印加すると共に、前記第2ゲートに前記第1電圧よりも高い第2電圧を印加することにより、前記半導体基板中に発生したホットエレクトロンを前記電荷蓄積層中に注入することを特徴とする半導体装置。 At the time of writing, the the first semiconductor region to apply a first voltage, wherein by applying a second voltage higher than the first voltage to the second gate, the hot electrons generated in the semiconductor substrate charge wherein a is injected into the storage layer.
  4. 請求項3記載の半導体装置において、 The semiconductor device according to claim 3,
    前記ホットエレクトロンが注入された前記電荷蓄積層中にホールを注入することによって消去を行うことを特徴とする半導体装置。 Wherein a erasing by injecting holes into the charge storage layer in which the hot electrons are injected.
  5. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第2方向における前記第1半導体領域の前記第2ゲート側の端部は、前記第2ゲートの前記第4側面が前記半導体基板の主面と交わる位置から離れて形成されていることを特徴とする半導体装置。 Wherein an end portion of the second gate of the first semiconductor region in the second direction, wherein the fourth side of the second gate is formed away from a position intersecting the main surface of the semiconductor substrate the semiconductor device according to.
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