JP2013058545A - Electronic device and manufacturing method of the same - Google Patents
Electronic device and manufacturing method of the same Download PDFInfo
- Publication number
- JP2013058545A JP2013058545A JP2011195040A JP2011195040A JP2013058545A JP 2013058545 A JP2013058545 A JP 2013058545A JP 2011195040 A JP2011195040 A JP 2011195040A JP 2011195040 A JP2011195040 A JP 2011195040A JP 2013058545 A JP2013058545 A JP 2013058545A
- Authority
- JP
- Japan
- Prior art keywords
- hole
- resin
- mold
- layer
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
Description
本発明は、電子デバイス及びその製造方法に関する。 The present invention relates to an electronic device and a manufacturing method thereof.
近年、電子機器の更なる高性能化、小型化の要請に応えるべく、基板内に各種の半導体素子等のチップを内蔵した、いわゆる3次元実装技術が開発されている。その中でも、高密度及び低コストを実現するパッケージ技術として、半導体のベアチップに代表される電子部品をモールド樹脂で埋め込んでなる、いわゆる電子部品内蔵モジュールが着目されている。電子部品内蔵モジュールでは、モールド樹脂の上下面に位置する電極間を電気的に接続すべく、モールド樹脂を貫通する貫通電極(貫通ビア)が設けられる。 In recent years, so-called three-dimensional mounting technology in which chips such as various semiconductor elements are built in a substrate has been developed in order to meet demands for further enhancement in performance and size of electronic devices. Among these, a so-called electronic component built-in module in which an electronic component typified by a semiconductor bare chip is embedded with a mold resin has attracted attention as a packaging technology for realizing high density and low cost. In the electronic component built-in module, a through electrode (through via) penetrating the mold resin is provided in order to electrically connect electrodes positioned on the upper and lower surfaces of the mold resin.
電子部品内蔵モジュールに対する小型化の要請に伴い、貫通ビアを小径に形成する必要がある。貫通ビアが形成されるモールド樹脂の絶縁樹脂としては、Si等の電子部品材料との熱膨張率差を縮めるため、電子部品材料に近い熱膨張率を持つ無機フィラーを含有させたものが用いられる。熱膨張率を電子部品材料に十分近づけるべく、絶縁樹脂における無機フィラーの高い割合を確保するために、無機フィラーを80重量%以上含有する絶縁樹脂が汎用されている。 With the demand for miniaturization of the electronic component built-in module, it is necessary to form the through via with a small diameter. As the insulating resin of the mold resin in which the through via is formed, a resin containing an inorganic filler having a thermal expansion coefficient close to that of the electronic component material is used in order to reduce the difference in thermal expansion coefficient from the electronic component material such as Si. . In order to ensure that the coefficient of thermal expansion is sufficiently close to the electronic component material, in order to ensure a high proportion of the inorganic filler in the insulating resin, an insulating resin containing 80% by weight or more of the inorganic filler is widely used.
電子部品内蔵モジュールでは、貫通ビアを形成するに際して、モールド樹脂にこれを貫通する貫通孔を形成する。貫通孔を小径に形成する場合には、以下のような問題を招来する。 In the electronic component built-in module, when the through via is formed, a through hole penetrating the mold resin is formed. When the through hole is formed with a small diameter, the following problems are caused.
図26(a)に示すように、モールド樹脂101に、例えば100μm径の貫通孔101aを形成する場合について説明する。汎用されているモールド樹脂101の含有する無機フィラー102は、その最大粒径が50μm〜75μm程度のものである。無機フィラー102は、貫通孔101aの径との相対的な比較で無視できない程度に大きい。そのため、貫通孔101aを形成したときに、その形成位置に存在する無機フィラー102に起因して、貫通孔101aの内壁面が所期の形状とならないという問題がある。即ち、貫通孔101aの形成時において、その形成位置に存在する無機フィラー102は、樹脂と材質・硬度等が異なるため、モールド樹脂101の加工により脱落したり、或いは少なくとも一部分が残存する。貫通孔101aの内壁面には、無機フィラー102が脱落した場合では、貫通孔101aの形成位置に存していた無機フィラー102を反映した貫通孔101aの孔径を拡張する拡張部分101bが形成される。一方、無機フィラー102が残存した場合では、無機フィラー102が貫通孔101a内に突出して貫通孔101aの孔径を縮小する縮小部分101cが形成される。このように、貫通孔101aの内壁面は、予期し得ない拡張部分101b、縮小部分101cを有する不測の形状となる。
As shown in FIG. 26A, a case where a
貫通孔101aが上記のように形成された場合、図26(b)に示すように、貫通孔101aの内壁面に導電層103を形成すると、拡張部分101b及び縮小部分101cに起因して入り組んだ形状とされた内壁面に導電層103が形成される。そのため、導電層103の厚みが不均一な貫通ビアが形成される。この貫通ビアでは、導電層103の形成時或いは電子部品内蔵モジュールの使用時に、主に導電層103の膜厚不均一に起因して、導電層103に断線が生じる懸念が高いという問題がある。導電層103の断線は、特に拡張部分101b及び縮小部分101cの形成部位において、或いは拡張部分101b及び縮小部分101cのエッジ部位において、発生し易いものと考えられる。また、このように膜厚不均一な貫通ビアを備えた電子部品内蔵モジュールでは、貫通ビアごとでインピーダンスが揃わず、伝送損失の増大が問題となる。
When the through-
本発明は、上記の課題に鑑みてなされたものである。本発明の目的は、電子部品の封止に汎用性の高い絶縁材料を用いるも、所期の小径とされた微細な貫通電極を有し、更なる微細化を可能とする伝送損失が低減された信頼性の高い電子デバイス及びその製造方法を提供することにある。 The present invention has been made in view of the above problems. The object of the present invention is to reduce the transmission loss by using a highly versatile insulating material for sealing electronic parts, but having a fine through electrode with a desired small diameter and enabling further miniaturization. Another object of the present invention is to provide a highly reliable electronic device and a method for manufacturing the same.
電子デバイスの一態様は、第1の絶縁材を含む絶縁層と、前記絶縁層内に設けられた電子部品と、前記絶縁層を貫通して設けられた第2の絶縁材と、前記第2の絶縁材を貫通する貫通電極とを備える。 One aspect of the electronic device includes an insulating layer including a first insulating material, an electronic component provided in the insulating layer, a second insulating material provided through the insulating layer, and the second A through electrode penetrating the insulating material.
電子デバイスの製造方法の一態様は、内部に電子部品が設けられた、第1の絶縁材を含む絶縁層に第1の貫通孔を形成する工程と、前記第1の貫通孔を第2の絶縁材で埋め込む工程と、前記第2の絶縁材に、前記第1の貫通孔よりも小径の第2の貫通孔を形成する工程と、前記第2の貫通孔に導電材料を配して貫通電極を形成する工程とを含む。 One aspect of the method for manufacturing an electronic device includes a step of forming a first through hole in an insulating layer including a first insulating material, in which an electronic component is provided, and the first through hole is formed into a second A step of embedding with an insulating material, a step of forming a second through hole having a smaller diameter than the first through hole in the second insulating material, and a conductive material disposed in the second through hole Forming an electrode.
上記した各態様によれば、電子部品の封止に汎用性の高い絶縁材料を用いるも、所期の小径とされた微細な貫通電極を有し、更なる微細化を可能とする伝送損失が低減された信頼性の高い電子デバイスが実現する。 According to each aspect described above, although a highly versatile insulating material is used for sealing an electronic component, a transmission loss that has a fine through electrode having a desired small diameter and enables further miniaturization is provided. Reduced and highly reliable electronic devices are realized.
以下、電子デバイスとして電子部品内蔵基板を開示し、その構成及び製造方法について、図面を参照しながら詳細に説明する。 Hereinafter, an electronic component built-in substrate is disclosed as an electronic device, and the configuration and manufacturing method thereof will be described in detail with reference to the drawings.
本実施形態に適用される電子部品内蔵基板の電子部品としては、半導体のベアチップ、MEMS素子、センサ素子、薄型のチップ受動部品、無機材料上に形成された薄膜状の受動部品等から選ばれた少なくとも1種がある。本実施形態では、半導体のベアチップを用いる場合を例示する。
図1〜図8は、本実施形態による電子部品内蔵基板の製造方法を工程順に示す概略断面図である。なお、構成部材において、図示の便宜上、サイズ・厚み等が実際と異なるものがある。
As the electronic component of the electronic component built-in substrate applied to this embodiment, it was selected from a semiconductor bare chip, a MEMS element, a sensor element, a thin chip passive component, a thin-film passive component formed on an inorganic material, and the like. There is at least one species. In this embodiment, the case where a semiconductor bare chip is used is illustrated.
1 to 8 are schematic cross-sectional views showing the method of manufacturing the electronic component built-in substrate according to the present embodiment in the order of steps. Note that some of the constituent members are different from actual sizes, thicknesses, and the like for convenience of illustration.
先ず、図1(a)に示すように、支持体1aに貼付された粘着シート1b上に複数の第1のベアチップ2Aを接着する。
詳細には、アルミニウム等の金属板、ガラス板等の支持体1aに、加熱又は紫外線の照射によって剥離可能な粘着シート1bを貼付する。この粘着シート1bに対して、複数の第1のベアチップ2Aを、その端子2Aa面が粘着シート1b面に接するように搭載して固定する。
First, as shown to Fig.1 (a), the some 1st
Specifically, a pressure-
続いて、図1(b)に示すように、第1のベアチップ2Aをモールド樹脂3Aで埋め込む。
例えば、エポキシ樹脂等の絶縁性の樹脂組成物であるモールド樹脂3Aで金属板1上を被覆し、第1のベアチップ2Aをモールド樹脂3Aで埋め込む。モールド樹脂3Aとしては、フィラー、ここでは例えば最大粒径が50μm〜75μm程度の粒状の無機フィラーを80%以上含有した、モールド樹脂の用途に汎用されている絶縁樹脂を用いる。無機フィラーとしては、アルミナ、シリカ、水酸化アルミニウム、及び窒化アルミニウムのうちから選ばれた1種を含むことが好ましい。
Subsequently, as shown in FIG. 1B, the first
For example, the metal plate 1 is covered with a
続いて、図1(c)に示すように、モールド樹脂3Aの裏面を研削する。
モールド樹脂3Aの裏面、即ち第1のベアチップ2Aの裏面側のモールド樹脂3Aを例えばグラインドにより研削加工して平坦化する。ここで、図1(c)のように第1のベアチップ2Aの裏面上にモールド樹脂3Aが例えば0.1mm以上、ここでは0.2mm程度の厚みに残存するように平坦化する。この平坦化により除去された部分を、図1(c)において破線で示す。第1のベアチップ2Aの裏面が露出するまで研削加工して平坦化しても良い。
Subsequently, as shown in FIG. 1C, the back surface of the
The
続いて、図2(a)に示すように、支持体1aを除去する。
例えば、粘着シート1bとして、加熱することで剥離するものを用いた場合には加熱により、紫外線の照射で剥離するものを用いた場合には紫外線照射により、モールド基板4Aから粘着シート1bを剥離する。このとき、支持体1aと共に粘着シート1bが除去される。これにより、残存するモールド樹脂3Aの表面(支持体1a及び粘着シート1bの除去により露出する面)には、第1のベアチップ2Aの表面に存する端子2Aaが露出する。なお、支持体1a及び粘着シート1bの除去は、モールド樹脂3Aの裏面をグラインドにより研削加工する前に行っても良い。
Subsequently, as shown in FIG. 2A, the support 1a is removed.
For example, as the pressure-
以上により、複数の第1のベアチップ2Aがモールド樹脂3Aによりウェーハ状態に再構築されたモールド基板4Aが形成される。ここで、再構築の形状は、モールド基板4Aのようなウェーハ状態の丸形状の代わりに、矩形状としても良い。丸形状であれば、後の配線形成プロセスに既存の半導体製造設備を使用することが可能であり、矩形状であれば、プリント配線板の既存の製造設備を使用することができる。
As described above, the
上記のモールド基板4Aを形成する諸工程によれば、例えばスタッドバンプ等の形成が比較的困難である受動部品を備えた電子部品のモールド樹脂による埋め込みも可能となる。また、必要に応じて、支持体1a及び粘着シート1bを除去した後に、モールド樹脂3Aの完全硬化処理、又は完全硬化処理に続いてモールド樹脂3Aの裏面をグラインドにより研削する処理を行うようにしても良い。
According to the steps for forming the
同様に、複数の第2のベアチップ2Bについて、図1(a)〜図2(a)の諸工程を実行する。
これにより、モールド基板4Aと同様に、図2(b)に示すモールド基板4Bが形成される。モールド基板4Bでは、支持体1a及び粘着シート1bを除去することにより、残存するモールド樹脂3Bの表面(支持体1a及び粘着シート1bの除去により露出する面)から第2のベアチップ2Bの表面に存する端子2Baが露出する。
Similarly, the processes of FIG. 1A to FIG. 2A are executed for the plurality of second
Thereby, the
図2(b)において、モールド基板4Bは、図2(a)に示したモールド基板4Aに対応する。端子2Baを有する第2のベアチップ2Bは、端子2Aaを有する第1のベアチップ2Aに対応する。モールド基板4Bにおける各第2のベアチップ2Bは、モールド基板4Aにおける各第1のベアチップ2Aと同様の位置に配設される。モールド樹脂3Bは、モールド樹脂3Aに対応しており、モールド樹脂3Aと同様の、無機フィラーを含有する絶縁樹脂からなる。
In FIG. 2B, the
なお、本実施形態では、スタッドバンプを有しないベアチップを用いたモールド基板を例示したが、この形態に限定されるものではない。例えば、表面の端子上にスタッドバンプが形成されたベアチップを、例えばNCP(Non-Conductive Paste)等の絶縁樹脂を用いて、金属板等の支持体に圧接接合し、上記と同様にモールド基板を形成することもできる。 In the present embodiment, a mold substrate using a bare chip that does not have stud bumps is illustrated, but the present invention is not limited to this form. For example, a bare chip having a stud bump formed on a surface terminal is pressure-bonded to a support such as a metal plate using an insulating resin such as NCP (Non-Conductive Paste), and a mold substrate is formed in the same manner as described above. It can also be formed.
続いて、図3(a)に示すように、モールド基板4A,4Bを配置する。
詳細には、モールド基板4Aとモールド基板4Bとを、裏面同士を対向させ、モールド基板4Aの各第1のベアチップ2Aとモールド基板4Bの各第2のベアチップ2Bとが位置整合して互いに背面で対向するように配置する。
Subsequently, as shown in FIG. 3A,
Specifically, the
続いて、図3(b)に示すように、モールド基板4A,4Bを重ね合わせ、第1の貫通孔5を形成する。
詳細には、裏面同士を対向させたモールド基板4A,4Bを重ね合わせる。この状態で、モールド基板4A,4Bにおける一対の第1及び第2のベアチップ2A,2B間の所定部位に、例えばドリル加工により、第1の貫通孔5を形成する。第1の貫通孔5は、100μm以上の径、例えば200μmの径にモールド樹脂3A,3Bに形成される。第1の貫通孔5において、そのモールド樹脂3Aにおける形成部分を開孔5a、モールド樹脂3Bにおける形成部分を開孔5bとする。
Subsequently, as shown in FIG. 3B, the
Specifically, the
続いて、図4(a)に示すように、モールド基板4A,4B間に樹脂シート6を挿入配置する。
詳細には、重ね合わせられた第1及び第2のモールド基板4A,4Bを離間させ、モールド基板4A,4B間に絶縁シート、ここでは樹脂シート6を配置する。開孔5a,5bが位置整合するように、樹脂シート6を介してモールド基板4A,4Bを再び重ね合わせる。樹脂シート6としては、50μm〜150μm程度の厚みであり、絶縁樹脂として例えばエポキシ樹脂からなるものを用いる。樹脂シート6の絶縁樹脂は、モールド樹脂3A,3Bの含有する無機フィラーよりも小径の粒状(例えば略真球状)の無機フィラーを含有する。この無機フィラーは、アルミナ、シリカ、水酸化アルミニウム、及び窒化アルミニウムのうちから選ばれた1種を含むことが好ましい。
Subsequently, as shown in FIG. 4A, the
Specifically, the superimposed first and
本実施形態で用いる樹脂シート6の絶縁樹脂は、以下のようにその溶融粘度の幅が規定されている。
樹脂シート6の絶縁樹脂は、後述するように、モールド基板4A,4Bを貼り合わせる際に第1の貫通孔5内を充填するものである。そのため、当該絶縁樹脂は適度な溶融粘度であることが要求される。絶縁樹脂の溶融粘度が低過ぎると、絶縁樹脂の流動性が高く第1の貫通孔5を充填した状態を維持することができない。第1の貫通孔5を充填した状態を維持するには、絶縁樹脂の最低溶融粘度が100℃〜200℃の温度で例えばCGS単位系として800P(ポアズ(poise))以上であることを要する。一方、絶縁樹脂の溶融粘度が高過ぎると、絶縁樹脂の流動性が低く絶縁樹脂による第1の貫通孔5内の充填が不完全となる。また、第1の貫通孔5内で絶縁樹脂にボイドが発生した場合、絶縁樹脂の流動性が低いと当該ボイドが容易に除去されないという懸念もある。第1の貫通孔5内を確実に充填し、発生したボイドが容易に除去されるには、絶縁樹脂の最大溶融粘度が100℃〜200℃の温度で3000P以下であることを要する。
The width of the melt viscosity of the insulating resin of the
As will be described later, the insulating resin of the
以上より、本実施形態では、樹脂シート6の絶縁樹脂(無機フィラーを含有する)は、溶融粘度が100℃〜200℃の温度で800P〜3000Pの範囲内の値、例えば2000P程度とされた絶縁樹脂を用いる。これにより、第1の貫通孔5内で当該絶縁樹脂にボイドが発生しても容易に除去され、当該絶縁樹脂によって第1の貫通孔5内の良好な充填性を得ることができる。
From the above, in this embodiment, the insulating resin (containing the inorganic filler) of the
本実施形態で用いる樹脂シート6の絶縁樹脂の含有する無機フィラーは、以下のようにそのサイズ及び含有率が規定されている。
樹脂シート6の絶縁樹脂の含有する無機フィラーは、後述するように、第1の貫通孔5よりも小径の第2の貫通孔を形成する際に、第2の貫通孔の孔径に実質的な変動を与えない程度に小さい粒径であることが要求される。そのためには、当該無機フィラーの径は25μm程度以下であることを要する。一方、径の極めて小さい無機フィラーは安価でなく、製造コストが嵩むという問題がある。製造コストを低廉に抑えるためには、1μm程度以上の径の無機フィラーを用いることを要する。
The size and content of the inorganic filler contained in the insulating resin of the
The inorganic filler contained in the insulating resin of the
また、樹脂シート6の絶縁樹脂の含有する無機フィラーは、モールド基板4A,4Bと接触するため、モールド樹脂3A,3Bの絶縁樹脂との熱膨張率差を小さく抑えることが要求される。この熱膨張率差が大きいと、樹脂シート6にクラック又は剥離等の発生が懸念される。熱膨張率差を抑えるには、絶縁樹脂の無機フィラーの含有率が20重量%以上であることを要する。一方、無機フィラーの含有率が大きいと、絶縁樹脂の溶融粘度が高くなり、溶融粘度が100℃〜200℃の温度で3000Pを越えることが懸念される。絶縁樹脂の溶融粘度を適度に抑えるには、絶縁樹脂の無機フィラーの含有率が50重量%以下であることを要する。
In addition, since the inorganic filler contained in the insulating resin of the
以上より、本実施形態では、樹脂シート6の絶縁樹脂の含有する無機フィラーとして、その径が1μm〜25μm程度の範囲内の値、平均粒径が例えば2μm程度であり、その含有率が20重量%〜50重量%の範囲内の値、例えば40重量%程度のものを用いる。これにより、安価なコストで第2の貫通孔の孔径に実質的な変動を与えることのない所期の第2の貫通孔が形成されると共に、絶縁樹脂による第1の貫通孔5内の良好な充填性を得ることができる。また、第1の貫通孔5内で絶縁樹脂にボイドが発生した場合に、ボイドが除去不能となる懸念が払拭される。
As mentioned above, in this embodiment, as an inorganic filler which the insulating resin of the
なお、樹脂シート6の絶縁樹脂は、第1のベアチップ2Aを封止するモールド樹脂としては不適である。樹脂シート6の絶縁樹脂では、含有する無機フィラーの粒径は小さく、大径の無機フィラーほどには安価でない小径の無機フィラーを大量に(絶縁樹脂内で例えば80重量%を越えるほどに)用いることは、特に製造コストの面から好ましくない。そのため、小径の無機フィラーを含有する絶縁樹脂を第1のベアチップ2Aを封止するモールド樹脂として用いると、第1のベアチップ2Aの基板との熱膨張率差が大きくなり、クラック又は剥離等の発生が懸念される。第1のベアチップ2Aの封止には、含有する無機フィラーの粒径が大きく無機フィラーの樹脂内で占める割合の大きい絶縁樹脂が適する。
The insulating resin of the
続いて、図4(b)に示すように、モールド基板4A,4Bを樹脂シート6で貼り合わせると共に、第1の貫通孔5内を樹脂シート6の絶縁樹脂で充填する。
詳細には、樹脂シート6を挟んだモールド基板4A,4Bを加熱しながら圧接する。例えば、真空プレス、真空ラミネート、常圧プレス、常圧ラミネート等の装置を用いて、100℃〜230℃程度の温度で加熱して圧接し、樹脂シート6を硬化させる。このとき、モールド基板4A,4Bの押圧により、モールド基板4Aとモールド基板4Bとが確実に貼り合わされると共に、樹脂シート6の絶縁樹脂が第1の貫通孔5内に侵入して良好に充填する。この状態で、樹脂シート6の絶縁樹脂が硬化し、モールド基板4A,4Bが貼り合わされる。モールド基板4A,4Bが樹脂シート6で貼り合わせられた構造体を、貼り合わせモールド基板4とする。ここで、第1の貫通孔5内で絶縁樹脂にボイドを生じさせないためには、モールド基板4A,4Bの圧接に真空プレス、真空ラミネートを用いることが好ましい。
Subsequently, as illustrated in FIG. 4B, the
Specifically, the
本実施形態では、樹脂シート6を用いることにより、モールド基板4A,4Bを貼り合わせる工程と、第1の貫通孔5内を樹脂シート6の絶縁樹脂で充填する工程とを同時に行う。これにより、工程数を削減するも、モールド基板4A,4Bを確実に貼り合わせ、第1の貫通孔5内を確実に絶縁樹脂で充填することができる。
In the present embodiment, by using the
続いて、図5(a)に示すように、第1の貫通孔5を充填する樹脂シート6の絶縁樹脂に、第2の貫通孔7を形成する。
詳細には、貼り合わせモールド基板4の第1の貫通孔5を充填する樹脂シート6の絶縁樹脂に、第1の貫通孔5よりも小径、例えば50μm〜150μm程度、ここでは例えば100μm程度の径の第2の貫通孔7を形成する。第2の貫通孔7は、第1の貫通孔5内で第1の貫通孔5に沿った形状に形成される。第2の貫通孔7の形成には、ドリル加工を用いることができるが、100μm程度よりも小さな径の貫通孔を形成するには、炭酸ガスレーザ、UV−YAGレーザ、エキシマレーザ等のレーザ加工を用いることが好ましい。
Subsequently, as illustrated in FIG. 5A, the second through
Specifically, the insulating resin of the
続いて、図5(b)に示すように、第2の貫通孔7に導電層8a及び導電性樹脂8bを形成する。
詳細には、第2の貫通孔7の内壁面に、無電解メッキ法、スパッタ法、CVD法等の手法によりメッキシード層を形成し、引き続き導電材料、例えばCuの電気メッキを行う。これにより、第2の貫通孔7に、その内壁面を覆い一部がモールド基板4A,4Bの各表面から突出する導電層8aが形成される。
内壁面に導電層8aが形成された第2の貫通孔7の空隙部位に、所定の導電性樹脂8bを充填する。導電性樹脂8bの代わりに絶縁樹脂で充填しても良い。特に樹脂等を充填することなく、上記の空隙部位が残存する状態としても良い。また、第2の貫通孔7の内壁面のみならず、第2の貫通孔7を充填するように導電層8aを形成しても好適である。
以上により、第2の貫通孔7の内壁面を導電層8aで覆い、導電性樹脂8bが充填されてなる貫通ビア8が形成される。
Subsequently, as shown in FIG. 5B, a
Specifically, a plating seed layer is formed on the inner wall surface of the second through-
A predetermined
As described above, the through via 8 formed by covering the inner wall surface of the second through
ここで、モールド基板4A,4Bに貫通ビア8が形成される状況について、図9〜図11を用いて詳細に説明する。図9では、形成された第1の貫通孔5の一部を拡大した様子を示す。図10では、樹脂シート6のエポキシ樹脂で充填された第1の貫通孔5の一部を拡大した様子を示す。図11では、形成された第2の貫通孔7の一部を拡大した様子を示す。図12では、形成された貫通ビア8の一部を拡大した様子を示す。
Here, the situation where the through
モールド樹脂3A(3B)のエポキシ樹脂は、上記したように、大径の無機フィラー9aを含有している。そのため例えば、図9に示すように、第1の貫通孔5は、その内壁面が拡張部分5c及び縮小部分5dを有する形状となる。拡張部分5cは、モールド樹脂3A(3B)の第1の貫通孔5の形成位置に存していた無機フィラー9aを反映した形状の部分であり、第1の貫通孔5の孔径を局所的に拡張する。縮小部分5dは、第1の貫通孔5の形成時にその形成位置で残存した無機フィラー9aが突出した部分であり、第1の貫通孔5の孔径を局所的に縮小する。
As described above, the epoxy resin of the
樹脂シート6のエポキシ樹脂は、上述のように、無機フィラー9aよりも小径の例えば平均粒径が2μm程度の無機フィラー9bを含有している。そのため、図10に示すように、樹脂シート6を挟んだモールド基板4A,4Bの圧接により、樹脂シート6の絶縁樹脂が第1の貫通孔5内に侵入し、拡張部分5c内及び縮小部分5dの周辺を含む第1の貫通孔5内を確実に充填する。
As described above, the epoxy resin of the
図11に示すように、第2の貫通孔7は、第1の貫通孔5内を充填する樹脂シート6の絶縁樹脂に、第1の貫通孔5よりも小径に第1の貫通孔5に沿って形成される。樹脂シート6の絶縁樹脂では、含有する無機フィラー9bは、無機フィラー9aよりも小径であり、その存在により第2の貫通孔7の孔径に影響を与えない程度に小さい粒径である。このように小径の無機フィラー9bでは、第2の貫通孔7にその孔径を変動させるものと評価される程度のサイズの拡張部分、縮小部分は形成されず、第2の貫通孔7は全体的に所期の均一な孔径に形成される。
As shown in FIG. 11, the second through
図12に示すように、貫通ビア8において、導電層8aは、滑らかで均一径とされた第2の貫通孔7の内壁面を覆うため、厚みの不均一な箇所が生じることなく、全体として所期の均一な厚みに形成される。従って、貫通ビア8の導電層8aに断線が生じる懸念はなく、貫通ビア8ごとでインピーダンスが揃って伝送損失が低減される。
As shown in FIG. 12, in the through via 8, the
上記の貫通ビアは、ベアチップ等の電子部品を埋め込む際に用いられる第1の絶縁層が、直接的には、所期の小径の貫通孔を正確に形成することができないものである場合に適用される。本実施形態では、大径のフィラーを多く含有する、電子部品の封止に適した汎用性が高く安価な絶縁樹脂を第1の絶縁層として用いる場合を想定している。この場合、先ず第1の絶縁層に第1の貫通孔を形成し、所期の小径の貫通孔を形成可能な第2の絶縁層で第1の貫通孔を埋め込む。本実施形態では、第2の絶縁層は、第1の絶縁層の含有するフィラーに較べて極めて小さい粒径のフィラーを含有したものである。第2の絶縁層に第1の貫通孔よりも小径の第2の貫通孔を形成する。小径のフィラーは第2の貫通孔の内壁面に存在していたとしても、第2の貫通孔の孔径を実質的に変動させるものではない。このように、第1の絶縁層と共に第2の絶縁層を用いることにより、第1の絶縁層に間接的に第2の貫通孔を均一な所定径に正確に形成することが可能となり、第2の貫通孔に所期の微細な貫通電極を形成することができる。 The through via described above is applied when the first insulating layer used when embedding an electronic component such as a bare chip cannot directly form a desired small diameter through hole. Is done. In the present embodiment, it is assumed that a highly versatile and inexpensive insulating resin that contains a large amount of large-diameter filler and is suitable for sealing electronic components is used as the first insulating layer. In this case, first, a first through hole is formed in the first insulating layer, and the first through hole is filled with a second insulating layer capable of forming a desired small diameter through hole. In this embodiment, the 2nd insulating layer contains the filler of a particle size very small compared with the filler which the 1st insulating layer contains. A second through hole having a smaller diameter than the first through hole is formed in the second insulating layer. Even if the small-diameter filler is present on the inner wall surface of the second through-hole, it does not substantially change the diameter of the second through-hole. Thus, by using the second insulating layer together with the first insulating layer, the second through hole can be indirectly formed in the first insulating layer with a uniform predetermined diameter. The desired fine through electrode can be formed in the two through holes.
続いて、貫通ビア8を形成した後の諸工程について説明する。図6に示すように、貼り合わせモールド基板4の表面及び裏面に、多層配線層11,12を形成する。図6では、図示の便宜上、多層配線層11,12を簡略化して示す。
Subsequently, steps after the through via 8 is formed will be described. As shown in FIG. 6, multilayer wiring layers 11 and 12 are formed on the front and back surfaces of the bonded
貼り合わせモールド基板4の表面に多層配線層11を形成する図6の工程について、図7を用いて詳細に説明する。
図7(a)に示すように、貼り合わせモールド基板4の表面(モールド基板4Aの表面)に、例えば感光性エポキシ樹脂、感光性ポリベンゾオキサゾール樹脂、又は感光性ポリイミド樹脂のような感光性樹脂を塗布して絶縁層13を塗布形成する。絶縁層13を現像及びキュアし、必要に応じてプラズマ処理を行う。これにより、絶縁層13には、第1のベアチップ2Aの端子2Aa及び貫通ビア8の一部をそれぞれ露出する開口13aが形成される。
The process of FIG. 6 for forming the multilayer wiring layer 11 on the surface of the bonded
As shown in FIG. 7A, a photosensitive resin such as a photosensitive epoxy resin, a photosensitive polybenzoxazole resin, or a photosensitive polyimide resin is formed on the surface of the bonded mold substrate 4 (the surface of the
図7(b)に示すように、開口13aの底面及び側面を覆うように、絶縁層13上に密着下地層14及びCuのシード層15をスパッタ法により順次形成する。密着下地層14の材料としてはチタン(Ti)、クロム(Cr)等を用いる。
As shown in FIG. 7B, a
図7(c)に示すように、シード層15上にレジストを塗布し、レジストをリソグラフィーで加工して、シード層15上で開口13aに相当する部位を露出する開口16aを有するレジストマスク16を形成する。シード層15を用いてCuの電気メッキを行う。これにより、レジストマスク16の開口16a内がCu17で充填される。
As shown in FIG. 7C, a resist is applied on the
図7(d)に示すように、レジストマスク16を剥離液処理等により除去した後、レジストマスク16下に残存していた密着下地層14及びシード層15を除去する。当該除去には、ウェットエッチングを用いても良いし、ドライエッチングを用いても良い。密着下地層14及びシード層15を除去した後に、必要に応じて銅配線の密着性向上等の目的で所定の表面処理等を加える。以上により、密着下地層14を介して端子2Aa又は貫通ビア8と電気的に接続される配線21aを有する第1層21が形成される。
As shown in FIG. 7D, after the resist
図7(a)〜(d)と同様の工程を実行し、所期数の層を積層形成する。本実施形態では、第1層21の配線21aと電気的に接続されるビア22aを有する第2層22、及び第2層22のビア22aと電気的に接続される配線23aを有する第3層23を形成する場合を例示する。以上により、貼り合わせモールド基板4の表面(モールド基板4Aの表面)に多層配線層11が形成される。
Steps similar to those shown in FIGS. 7A to 7D are performed to form the desired number of layers. In the present embodiment, a
多層配線層11と同様の工程により、貼り合わせモールド基板4の裏面(モールド基板4Bの表面)に、第2のベアチップ2Bの表面に形成された端子2Ba、貫通ビア8と電気的に接続されてなる多層配線層12が形成される。
Through the same process as the multilayer wiring layer 11, the back surface of the bonded mold substrate 4 (the surface of the
ここで、多層配線層11と多層配線層12とにおいて、層数及び各層の厚みを同一に形成することが、貼り合わせモールド基板4の反りを低減する観点から好ましい。
また、多層配線層11と多層配線層12とにおいて、交互に各層を形成しても良い。例えば、貼り合わせモールド基板4の表面に第1層21を形成した後、貼り合わせモールド基板4の裏面に第1層21を形成し、表面及び裏面に順次に第2層22及び第3層23を形成する。この場合、片側面のダメージを防止すべく、逐次に各層を覆う保護膜を形成しても良い。表面と裏面との交互に各層を形成することにより、貼り合わせモールド基板4の反りの発生が更に抑制される。
Here, in the multilayer wiring layer 11 and the
In addition, in the multilayer wiring layer 11 and the
続いて、貼り合わせモールド基板4の表面及び裏面に例えばソルダーレジストを形成し、開口した配線表面にニッケル及び金の処理を施す。これにより、図6に示すように、貼り合わせモールド基板4の表面、裏面に多層配線層11,12を備えた電子部品内蔵ウェーハ10が形成される。
Subsequently, for example, a solder resist is formed on the front and back surfaces of the bonded
しかる後、電子部品内蔵ウェーハ10を個片に切断する。以上により、図8に示すように、貫通ビア8により電気的に接続された多層配線層11,12と共に、互いに背面で対向する一対の第1及び第2のベアチップ2A,2Bを内蔵した電子部品内蔵基板20が形成される。電子部品内蔵基板には、一対の第1及び第2のベアチップ2A,2Bが複数組内蔵される場合もある。
Thereafter, the electronic component built-in
以上説明したように、本実施形態によれば、第1及び第2のベアチップ2A,2Bの封止に汎用性の高いモールド樹脂3A,3Bを用いるも、所期の小径とされた微細な貫通ビア8を確実に形成することができる。これにより、更なる微細化を可能とする伝送損失が低減された信頼性の高い電子部品内蔵基板20が実現する。
また、再構築した貼り合わせモールド基板4の両面に多層配線層11,12を形成するため、電子部品内蔵ウェーハ10の反り量が低減され、電子部品内蔵基板20の更なる薄型化及び微細配線化が可能となる。
As described above, according to the present embodiment, although the highly
Moreover, since the multilayer wiring layers 11 and 12 are formed on both surfaces of the reconstructed bonded
−変形例−
以下、本実施形態の諸変形例を開示する。
-Modification-
Hereinafter, various modifications of the present embodiment will be disclosed.
(変形例1)
本例では、本実施形態と同様に電子部品内蔵基板の構成及び製造方法を開示するが、貫通ビアの形成状態が異なる点で相違する。なお、本実施形態と対応する構成部材等については、同符号を付する。
図13〜図22は、本実施形態の変形例1による電子部品内蔵基板の製造方法を工程順に示す概略断面図である。なお、構成部材において、図示の便宜上、サイズ・厚み等が実際と異なるものがある。
(Modification 1)
In this example, the configuration and manufacturing method of the electronic component built-in substrate are disclosed in the same manner as in this embodiment, but are different in that the through via is formed. In addition, about the structural member etc. corresponding to this embodiment, the same code | symbol is attached | subjected.
13 to 22 are schematic cross-sectional views illustrating the method of manufacturing the electronic component built-in substrate according to the first modification of the present embodiment in the order of steps. Note that some of the constituent members are different from actual sizes, thicknesses, and the like for convenience of illustration.
先ず、本実施形態における図1(a)〜図2(b)と同じ諸工程を実行する。これにより、図2(a),(b)のモールド基板4A,4Bが形成される。
First, the same processes as in FIGS. 1A to 2B in the present embodiment are performed. Thereby, the
続いて、図13(a)に示すように、モールド基板4Aの表面に多層配線層31を形成する。同様に、図13(b)に示すように、モールド基板4Bの表面に多層配線層32を形成する。図13(a),(b)では、図示の便宜上、多層配線層31,32を簡略化して示す。
Subsequently, as shown in FIG. 13A, a
モールド基板4Aの表面に多層配線層31を形成する図13(a)の工程について、図14を用いて詳細に説明する。モールド基板4Bの表面に多層配線層32を形成する図13(b)の工程も同様である。
The process of FIG. 13A for forming the
図14(a)に示すように、モールド基板4Aの表面に、例えば感光性エポキシ樹脂、感光性ポリベンゾオキサゾール樹脂、又は感光性ポリイミド樹脂のような感光性樹脂を塗布して絶縁層13を塗布形成する。絶縁層13を現像及びキュアし、必要に応じてプラズマ処理を行う。これにより、絶縁層13には、第1のベアチップ2Aの端子2Aaを露出する開口13aが形成される。
As shown in FIG. 14A, the insulating
図14(b)に示すように、開口13aの底面及び側面を覆うように、絶縁層13上に密着下地層14及びCuのシード層15をスパッタ法により順次形成する。密着下地層14の材料としてはチタン(Ti)、クロム(Cr)等を用いる。
As shown in FIG. 14B, an
図14(c)に示すように、シード層15上にレジストを塗布し、レジストをリソグラフィーで加工して、シード層15上で開口13aに相当する部位を露出する開口16aを有するレジストマスク16を形成する。シード層15を用いてCuの電気メッキを行う。これにより、レジストマスク16の開口16a内がCu17で充填される。
As shown in FIG. 14C, a resist is applied on the
図14(d)に示すように、レジストマスク16を剥離液処理等により除去した後、レジストマスク16下に残存していた密着下地層14及びシード層15を除去する。当該除去には、ウェットエッチングを用いても良いし、ドライエッチングを用いても良い。密着下地層14及びシード層15を除去した後に、必要に応じて銅配線の密着性向上等の目的で所定の表面処理等を加える。以上により、密着下地層14を介して端子2Aaと電気的に接続される配線21aを有する第1層21が形成される。
As shown in FIG. 14D, after the resist
図14(a)〜(d)と同様の工程を実行し、所期数の層を積層形成する。本実施形態では、第1層21の配線21aと電気的に接続されるビア22aを有する第2層22、及び第2層22のビア22aと電気的に接続される配線23aを有する第3層23を形成する場合を例示する。以上により、モールド基板4Aの表面に多層配線層31が形成される。
Steps similar to those shown in FIGS. 14A to 14D are executed to form the desired number of layers. In the present embodiment, a
多層配線層11と同様の工程により、モールド基板4Bの表面に、第2のベアチップ2Bの表面に形成された端子2Baと電気的に接続されてなる多層配線層32が形成される。
By a process similar to that of the multilayer wiring layer 11, a
続いて、図15に示すように、モールド基板4A,4Bを配置する。
詳細には、表面に多層配線層31が形成されたモールド基板4Aと、表面に多層配線層32が形成されたモールド基板4Bとを、裏面同士を対向させる。このとき、モールド基板4Aの各第1のベアチップ2Aとモールド基板4Bの各第2のベアチップ2Bとが位置整合して互いに背面で対向するように配置する。
Subsequently, as shown in FIG. 15,
Specifically, the back surface of the
続いて、図16に示すように、モールド基板4A,4Bを重ね合わせ、第1の貫通孔33を形成する。
詳細には、裏面同士を対向させたモールド基板4A,4Bを重ね合わせる。この状態で、多層配線層31,32が形成されたモールド基板4A,4Bにおける一対の第1及び第2のベアチップ2A,2B間の所定部位に、例えばドリル加工により、第1の貫通孔33を形成する。第1の貫通孔33は、100μm以上の径、例えば200μmの径に、多層配線層31、モールド樹脂3A,3B、及び多層配線層32を貫通するように形成される。第1の貫通孔33において、その多層配線層31及びモールド樹脂3Aにおける形成部分を開孔33a、モールド樹脂3B及び多層配線層32における形成部分を開孔33bとする。
Subsequently, as shown in FIG. 16, the
Specifically, the
続いて、図17に示すように、モールド基板4A,4B間に樹脂シート6を挿入配置する。
詳細には、重ね合わせられた第1及び第2のモールド基板4A,4Bを離間させ、モールド基板4A,4B間に絶縁シート、ここでは樹脂シート6を配置する。開孔33a,33bが位置整合するように、樹脂シート6を介してモールド基板4A,4Bを再び重ね合わせる。樹脂シート6としては、50μm〜150μm程度の厚みであり、絶縁樹脂として例えばエポキシ樹脂からなるものを用いる。樹脂シート6の絶縁樹脂は、モールド樹脂3A,3Bの含有する無機フィラーよりも小径の粒状(例えば略真球状)の無機フィラーを含有する。この無機フィラーは、アルミナ、シリカ、水酸化アルミニウム、及び窒化アルミニウムのうちから選ばれた1種を含むことが好ましい。
Then, as shown in FIG. 17, the
Specifically, the superimposed first and
樹脂シート6の絶縁樹脂は、本実施形態と同様に、溶融粘度が100℃〜200℃の温度で800P〜3000Pの範囲内の値、例えば2000P程度とされたものである。
また、樹脂シート6の絶縁樹脂の含有する無機フィラーは、本実施形態と同様に、その径が1μm〜25μm程度の範囲内の値、平均粒径が例えば2μm程度であり、その含有率が20重量%〜50重量%の範囲内の値、例えば40重量%程度のものである。
The insulating resin of the
In addition, the inorganic filler contained in the insulating resin of the
続いて、図18に示すように、モールド基板4A,4Bを樹脂シート6で貼り合わせると共に、第1の貫通孔33内を樹脂シート6の絶縁樹脂で充填する。
詳細には、樹脂シート6を挟んだモールド基板4A,4Bを加熱しながら圧接する。例えば、真空プレス、真空ラミネート、常圧プレス、常圧ラミネート等の装置を用いて、100℃〜230℃程度の温度で加熱して圧接し、樹脂シート6を硬化させる。このとき、モールド基板4A,4Bの押圧により、モールド基板4Aとモールド基板4Bとが確実に貼り合わされると共に、樹脂シート6の絶縁樹脂が第1の貫通孔33内に侵入して良好に充填する。この状態で、樹脂シート6の絶縁樹脂が硬化し、モールド基板4A,4Bが貼り合わされる。多層配線層31,32を有するモールド基板4A,4Bが樹脂シート6で貼り合わせられた構造体を、貼り合わせモールド基板30とする。ここで、第1の貫通孔33内で絶縁樹脂にボイドを生じさせないためには、モールド基板4A,4Bの圧接に真空プレス、真空ラミネートを用いることが好ましい。
Subsequently, as shown in FIG. 18, the
Specifically, the
続いて、図19に示すように、第1の貫通孔33を充填する樹脂シート6の絶縁樹脂に、第2の貫通孔34を形成する。
詳細には、貼り合わせモールド基板30の第1の貫通孔33を充填する樹脂シート6の絶縁樹脂に、第1の貫通孔33よりも小径、例えば50μm〜150μm程度、ここでは例えば100μm程度の径の第2の貫通孔34を形成する。第2の貫通孔34は、第1の貫通孔33内で第1の貫通孔33に沿った形状に形成される。第2の貫通孔34の形成には、ドリル加工を用いることができるが、100μm程度よりも小さな径の貫通孔を形成するには、炭酸ガスレーザ、UV−YAGレーザ、エキシマレーザ等のレーザ加工を用いることが好ましい。
Subsequently, as shown in FIG. 19, the second through
Specifically, the insulating resin of the
続いて、図20に示すように、第2の貫通孔34に導電層35a及び導電性樹脂35bを形成する。
詳細には、第2の貫通孔34の内壁面に、無電解メッキ法、スパッタ法、CVD法等の手法によりメッキシード層を形成し、引き続き導電材料、例えばCuの電気メッキを行う。これにより、第2の貫通孔34に、その内壁面を覆い一部が多層配線層31,32の各表面から突出する導電層35aが形成される。
内壁面に導電層35aが形成された第2の貫通孔34の空隙部位に、所定の導電性樹脂35bを充填する。導電性樹脂35bの代わりに絶縁樹脂で充填しても良い。特に樹脂等を充填することなく、上記の空隙部位が残存する状態としても良い。また、第2の貫通孔34の内壁面のみならず、第2の貫通孔34を充填するように導電層35aを形成しても好適である。
以上により、第2の貫通孔34の内壁面を導電層35aで覆い、導電性樹脂35bが充填されてなる貫通ビア35が形成される。
Subsequently, as shown in FIG. 20, a
Specifically, a plating seed layer is formed on the inner wall surface of the second through-
A predetermined
As described above, the through via 35 is formed by covering the inner wall surface of the second through
続いて、図21に示すように、配線の第4層24を形成する。
多層配線層31について、本実施形態における図7(a)〜(d)と同様の工程を実行する。これにより、多層配線層31上に、密着下地層を介して貫通ビア35と電気的に接続される配線24aを有する第4層24が形成される。
多層配線層32について、本実施形態における図7(a)〜(d)と同様の工程を実行する。これにより、多層配線層32上に、密着下地層を介して貫通ビア35と電気的に接続される配線24aを有する第4層24が形成される。
以上により、電子部品内蔵ウェーハ40が形成される。
Subsequently, as shown in FIG. 21, a
For the
For the
Thus, the electronic component built-in wafer 40 is formed.
しかる後、電子部品内蔵ウェーハ40を個片に切断する。以上により、図22に示すように、互いに背面で対向する一対の第1及び第2のベアチップ2A,2Bを内蔵し、貼り合わせモールド基板30に貫通ビア35を有する電子部品内蔵基板50が形成される。電子部品内蔵基板には、一対の第1及び第2のベアチップ2A,2Bが複数組内蔵される場合もある。
Thereafter, the electronic component built-in wafer 40 is cut into individual pieces. As described above, as shown in FIG. 22, a pair of first and second
以上説明したように、本例によれば、第1及び第2のベアチップ2A,2Bの封止に汎用性の高いモールド樹脂3A,3Bを用いるも、所期の小径とされた微細な貫通ビア35を確実に形成することができる。これにより、更なる微細化を可能とする伝送損失が低減された信頼性の高い電子部品内蔵基板50が実現する。
As described above, according to the present example, although the highly
(変形例2)
本例では、本実施形態と同様に電子部品内蔵基板の構成及び製造方法を開示するが、貫通ビアの形成状態が異なる点で相違する。なお、本実施形態と対応する構成部材等については、同符号を付する。
図23〜図25は、本実施形態の変形例2による電子部品内蔵基板の製造方法の主要工程を示す概略断面図である。なお、構成部材において、図示の便宜上、サイズ・厚み等が実際と異なるものがある。
(Modification 2)
In this example, the configuration and manufacturing method of the electronic component built-in substrate are disclosed in the same manner as in this embodiment, but are different in that the through via is formed. In addition, about the structural member etc. corresponding to this embodiment, the same code | symbol is attached | subjected.
23 to 25 are schematic cross-sectional views illustrating main processes of the method for manufacturing the electronic component built-in substrate according to the second modification of the present embodiment. Note that some of the constituent members are different from actual sizes, thicknesses, and the like for convenience of illustration.
本例では、第1の実施形態の図1〜図8と同様の諸工程を経て電子部品内蔵基板を得るが、小径の無機フィラーを含有しない絶縁樹脂からなる樹脂シートを用いる点で第1の実施形態と相違する。 In this example, an electronic component built-in substrate is obtained through the same steps as in FIGS. 1 to 8 of the first embodiment. However, the first is that a resin sheet made of an insulating resin not containing a small-diameter inorganic filler is used. It is different from the embodiment.
モールド基板4A,4Bに貫通ビア8が形成される状況について、図23〜図25を用いて詳細に説明する。図23では、樹脂シート6のエポキシ樹脂で充填された第1の貫通孔5の一部を拡大した様子を示す。図24では、形成された第2の貫通孔7の一部を拡大した様子を示す。図25では、形成された貫通ビア8の一部を拡大した様子を示す。
The situation where the through
モールド樹脂3A(3B)のエポキシ樹脂は、上記したように、大径の無機フィラー9aを含有している。そのため例えば、第1の実施形態の図9と同様に、第1の貫通孔5は、その内壁面が拡張部分5c及び縮小部分5dを有する形状となる。拡張部分5cは、モールド樹脂3A(3B)の第1の貫通孔5の形成位置に存していた無機フィラー9aを反映した形状の部分であり、第1の貫通孔5の孔径を局所的に拡張する。縮小部分5dは、第1の貫通孔5の形成時にその形成位置で残存した無機フィラー9aが突出した部分であり、第1の貫通孔5の孔径を局所的に縮小する。
As described above, the epoxy resin of the
樹脂シート6のエポキシ樹脂は、無機フィラーを含有していない。そのため、図23に示すように、樹脂シート6を挟んだモールド基板4A,4Bの圧接により、樹脂シート6の絶縁樹脂が第1の貫通孔5内に侵入し、拡張部分5c内及び縮小部分5dの周辺を含む第1の貫通孔5内を確実に充填する。
The epoxy resin of the
図24に示すように、第2の貫通孔7は、第1の貫通孔5内を充填する樹脂シート6の絶縁樹脂に、第1の貫通孔5よりも小径に第1の貫通孔5に沿って形成される。樹脂シート6の絶縁樹脂には無機フィラーを含有していないため、第2の貫通孔7にその孔径を変動させるものと評価される程度のサイズの拡張部分、縮小部分は形成されず、第2の貫通孔7は全体的に所期の均一な孔径に形成される。
As shown in FIG. 24, the second through
図25に示すように、貫通ビア8において、導電層8aは、滑らかで均一径とされた第2の貫通孔7の内壁面を覆うため、厚みの不均一な箇所が生じることなく、全体として所期の均一な厚みに形成される。従って、貫通ビア8の導電層8aに断線が生じる懸念はなく、貫通ビア8ごとでインピーダンスが揃って伝送損失が低減される。
As shown in FIG. 25, in the through via 8, the
以上説明したように、本例によれば、第1及び第2のベアチップ2A,2Bの封止に汎用性の高いモールド樹脂3A,3Bを用いるも、所期の小径とされた微細な貫通ビア8を確実に形成することができる。これにより、更なる微細化を可能とする伝送損失が低減された信頼性の高い電子部品内蔵基板20が実現する。
また、再構築した貼り合わせモールド基板4の両面に多層配線層11,12を形成するため、電子部品内蔵ウェーハ10の反り量が低減され、電子部品内蔵基板20の更なる薄型化及び微細配線化が可能となる。
As described above, according to the present example, although the highly
Moreover, since the multilayer wiring layers 11 and 12 are formed on both surfaces of the reconstructed bonded
以下、本実施形態による電子部品内蔵基板及びその製造方法の具体的な諸実施例について説明する。 Hereinafter, specific examples of the electronic component built-in substrate and the manufacturing method thereof according to the present embodiment will be described.
(実施例1)
サイズが5mm×5mm、厚み0.2mmのシリコン(Si)のベアチップ10個を、熱剥離タイプの粘着シートを貼付した、厚み0.15mmでφ100mmのステンレス製の金属板上に等間隔にベアチップの端子面側で粘着させた。
最大粒径が50μm〜75μm程度の無機フィラーを含有するエポキシ樹脂をモールド樹脂に用い、ベアチップの背面及び側面をモールド樹脂で埋め込んだ。モールド樹脂を硬化させ、厚み0.35mmでφ100mmの第1及び第2のモールド基板を作製した。
Example 1
10 bare silicon chips with a size of 5 mm x 5 mm and a thickness of 0.2 mm are attached to a 0.15 mm thick φ100 mm stainless steel metal plate with a heat release type adhesive sheet attached at regular intervals. It was made to adhere on the terminal side.
An epoxy resin containing an inorganic filler having a maximum particle size of about 50 μm to 75 μm was used as the mold resin, and the back and side surfaces of the bare chip were embedded with the mold resin. The mold resin was cured to produce first and second mold substrates having a thickness of 0.35 mm and a diameter of 100 mm.
180℃に加熱し、粘着シートを貼り付けたステンレス製の金属板を除去した。このとき、第1及び第2のモールド基板において、ベアチップの端子面が露出していることを確認した。ステンレス製の金属板を除去した後、モールド樹脂を完全硬化させるために、210℃で1時間の熱処理を加えた。 It heated to 180 degreeC and the stainless steel metal plate which affixed the adhesive sheet was removed. At this time, it was confirmed that the terminal surfaces of the bare chips were exposed in the first and second mold substrates. After removing the stainless steel metal plate, heat treatment was performed at 210 ° C. for 1 hour in order to completely cure the mold resin.
第1及び第2のモールド基板を、それぞれ表面(端子が露出する面)が外側になるように重ね合せ、ドリル加工でφ200μmの第1の貫通孔を形成した。その後、各モールド基板を、半硬化状態にある、厚み70μmの樹脂シートを挟んで再び重ね、真空プレスで180℃、60分間の加熱を行い、第1及び第2のモールド基板を樹脂シートで貼り合わせた。同時に、樹脂シートの樹脂をモールド基板の第1の貫通孔に充填し、貼り合わせモールド基板を作製した。樹脂シートは、溶融粘度が100℃〜200℃の温度で800P〜3000Pであり、平均粒径が2μm程度の無機フィラーを40重量%含有するエポキシ樹脂からなるものを用いた。
第1の貫通孔に充填されたエポキシ樹脂に、φ100μmの第2の貫通ビアを炭酸ガスレーザで形成し、表面の残渣を洗浄した後、無電解銅メッキ、電解メッキを用いてCu層を形成し、貫通ビアとした。
The first and second mold substrates were overlapped so that the surfaces (surfaces from which the terminals were exposed) were outside, and a first through hole having a diameter of 200 μm was formed by drilling. After that, each mold substrate is overlapped again with a resin sheet having a thickness of 70 μm in a semi-cured state, heated at 180 ° C. for 60 minutes by a vacuum press, and the first and second mold substrates are attached to the resin sheet. Combined. At the same time, the resin of the resin sheet was filled in the first through hole of the mold substrate to produce a bonded mold substrate. The resin sheet was made of an epoxy resin containing 40 wt% of an inorganic filler having a melt viscosity of 800 P to 3000 P at a temperature of 100 ° C. to 200 ° C. and an average particle diameter of about 2 μm.
A second through via with a diameter of 100 μm is formed on the epoxy resin filled in the first through hole with a carbon dioxide gas laser, and the surface residue is washed, and then a Cu layer is formed using electroless copper plating and electrolytic plating. And through-via.
貼り合わせモールド基板の表面(第1のモールド基板の端子が露出する面)に、スピンコート用の感光性エポキシワニスを塗布し、プリベーク、露光、現像、キュア、酸素プラズマ処理を順次行った。以上により、膜厚8μmで、第1のベアチップの端子を露出するφ30μmの開口と、貫通ビアの端部を露出するφ100μmの開口とを有する絶縁層が形成された。 A photosensitive epoxy varnish for spin coating was applied to the surface of the bonded mold substrate (the surface on which the terminals of the first mold substrate were exposed), and pre-baking, exposure, development, curing, and oxygen plasma treatment were sequentially performed. Thus, an insulating layer having a film thickness of 8 μm and an opening of φ30 μm exposing the terminal of the first bare chip and an opening of φ100 μm exposing the end of the through via was formed.
スパッタ法でTi及びCuを0.1μm及び0.3μmの厚みに成膜し、密着下地層及びシード層を形成した。その後、シード層上で開口に相当する部位を露出する開口を有するレジストマスクを形成し、先に形成したシード層を用いてCuの電気メッキを行った。電気メッキの後、レジストマスクを除去し、レジストマスク下で残存していたシード層をウェットエッチング及びドライエッチングで除去した。これにより、モールド基板の表面に多層配線層の第1層が形成された。 Ti and Cu were formed into a thickness of 0.1 μm and 0.3 μm by a sputtering method to form an adhesion underlayer and a seed layer. Thereafter, a resist mask having an opening exposing a portion corresponding to the opening on the seed layer was formed, and Cu electroplating was performed using the previously formed seed layer. After electroplating, the resist mask was removed, and the seed layer remaining under the resist mask was removed by wet etching and dry etching. Thereby, the first layer of the multilayer wiring layer was formed on the surface of the mold substrate.
貼り合わせモールド基板の表面を保護フィルムで保護し、裏面(第2のモールド基板の端子が露出する面)に対して、感光性エポキシワニスの塗布からシード層のエッチング除去までの工程を2回繰り返して、第1層及び第2層が形成された。以上により、貼り合わせモールド基板の裏面には、第1層及び第2層が積層されてなる多層配線層が形成された。 The surface of the bonded mold substrate is protected with a protective film, and the process from the application of the photosensitive epoxy varnish to the etching removal of the seed layer is repeated twice on the back surface (the surface on which the terminals of the second mold substrate are exposed). Thus, the first layer and the second layer were formed. As described above, a multilayer wiring layer formed by laminating the first layer and the second layer was formed on the back surface of the bonded mold substrate.
貼り合わせモールド基板の表面の保護フィルムを剥離し、裏面を保護フィルムで保護し、貼り合わせモールド基板の表面に対して、感光性エポキシワニスの塗布からシード層のエッチング除去までの工程を行い、第2層を形成した。以上により、貼り合わせモールド基板の表面には、第1層及び第2層が積層されてなる多層配線層が形成された。 The protective film on the surface of the bonded mold substrate is peeled off, the back surface is protected with a protective film, and the process from the application of the photosensitive epoxy varnish to the etching removal of the seed layer is performed on the surface of the bonded mold substrate. Two layers were formed. As described above, a multilayer wiring layer formed by laminating the first layer and the second layer was formed on the surface of the bonded mold substrate.
モールド基板の裏面の保護フィルムを剥離した後、両面にソルダーレジストを形成し、各多層配線層の表面にニッケル(Ni)及び金(Au)の処理を施した。以上により、モールド基板の表面及び裏面にそれぞれ多層配線層が配された電子部品内蔵ウェーハが形成された。そして、電子部品内蔵ウェーハを個片に切断し、個々の電子部品内蔵基板を完成させた。 After the protective film on the back surface of the mold substrate was peeled off, a solder resist was formed on both surfaces, and the surface of each multilayer wiring layer was treated with nickel (Ni) and gold (Au). As described above, the electronic component built-in wafer in which the multilayer wiring layers are respectively arranged on the front surface and the back surface of the mold substrate was formed. Then, the electronic component built-in wafer was cut into individual pieces to complete individual electronic component built-in substrates.
(実施例2)
サイズが5mm×5mm、厚み0.3mmのシリコン・ゲルマニウム(SiGe)のベアチップ15個を、熱剥離タイプの粘着シートを貼付した、厚み0.15mmでφ100mmのステンレス製の金属板上に等間隔にベアチップの端子面側で粘着させた。
最大粒径が50μm〜75μm程度の無機フィラーを含有するエポキシ樹脂をモールド樹脂に用い、ベアチップの背面及び側面をモールド樹脂で埋め込んだ。モールド樹脂を硬化させ、厚み0.3mmでφ100mmの第1及び第2のモールド基板を作製した。
180℃に加熱し、粘着シートを貼り付けたステンレス製の金属板を除去した。このとき、第1及び第2のモールド基板において、ベアチップの端子面が露出していることを確認した。ステンレス製の金属板を除去した後、モールド樹脂を完全硬化させるために、210℃で1時間の熱処理を加えた。
(Example 2)
15 silicon-germanium (SiGe) bare chips with a size of 5 mm x 5 mm and a thickness of 0.3 mm are attached at equal intervals on a stainless steel metal plate with a thickness of 0.15 mm and φ100 mm, to which a heat-peeling type adhesive sheet is attached. It was made to adhere on the terminal surface side of the bare chip.
An epoxy resin containing an inorganic filler having a maximum particle size of about 50 μm to 75 μm was used as the mold resin, and the back and side surfaces of the bare chip were embedded with the mold resin. The mold resin was cured to produce first and second mold substrates having a thickness of 0.3 mm and a diameter of 100 mm.
It heated to 180 degreeC and the stainless steel metal plate which affixed the adhesive sheet was removed. At this time, it was confirmed that the terminal surfaces of the bare chips were exposed in the first and second mold substrates. After removing the stainless steel metal plate, heat treatment was performed at 210 ° C. for 1 hour in order to completely cure the mold resin.
第1及び第2のモールド基板を、それぞれ表面(端子が露出する)が外側になるように重ね、ドリル加工でφ150μmの第1の貫通孔を形成した。その後、各モールド基板を、半硬化状態にある、厚み50μmの樹脂シートを挟んで再び重ね、真空ラミネートで150℃、10分間のラミネートを行った。190℃で1時間加熱してエポキシ樹脂を硬化させ、第1及び第2のモールド基板を樹脂シートで貼り合わせた。同時に、樹脂シートの樹脂をモールド基板の第1の貫通孔に充填し、貼り合わせモールド基板を作製した。樹脂シートは、溶融粘度が100℃〜200℃の温度で800P〜3000Pであり、平均粒径が2μm程度の無機フィラーを40重量%含有するエポキシ樹脂からなるものを用いた。
第1の貫通孔に充填されたエポキシ樹脂に、φ70μmの第2の貫通ビアをUV−YAGレーザで形成し、表面の残渣を洗浄した後、無電解銅メッキ、電解メッキを用いてCu層を形成し、貫通ビアとした。
The first and second mold substrates were overlapped so that the surfaces (terminals were exposed) were on the outside, and a first through hole having a diameter of 150 μm was formed by drilling. Thereafter, each mold substrate was laminated again with a 50 μm-thick resin sheet in a semi-cured state, and laminated at 150 ° C. for 10 minutes by vacuum lamination. The epoxy resin was cured by heating at 190 ° C. for 1 hour, and the first and second mold substrates were bonded together with a resin sheet. At the same time, the resin of the resin sheet was filled in the first through hole of the mold substrate to produce a bonded mold substrate. The resin sheet was made of an epoxy resin containing 40 wt% of an inorganic filler having a melt viscosity of 800 P to 3000 P at a temperature of 100 ° C. to 200 ° C. and an average particle diameter of about 2 μm.
A second through via having a diameter of 70 μm is formed in the epoxy resin filled in the first through hole with a UV-YAG laser, and the surface residue is washed. Then, a Cu layer is formed by using electroless copper plating and electrolytic plating. The through via was formed.
貼り合わせモールド基板の表面(第1のモールド基板の端子が露出する面)に、スピンコート用の感光性ポリベンゾオキサゾールワニスを塗布し、プリベーク、露光、現像、キュア、酸素プラズマ処理を順次行った。以上により、膜厚6μmで、第1のベアチップのスタッドバンプを露出するφ30μmの開口と、貫通ビアの端部を露出するφ50μmの開口とを有する絶縁層が形成された。 A photosensitive polybenzoxazole varnish for spin coating was applied to the surface of the bonded mold substrate (the surface from which the terminals of the first mold substrate were exposed), and pre-baking, exposure, development, curing, and oxygen plasma treatment were sequentially performed. . Thus, an insulating layer having a film thickness of 6 μm and an opening of φ30 μm exposing the stud bump of the first bare chip and an opening of φ50 μm exposing the end of the through via was formed.
スパッタ法でTi及びCuを0.1μm及び0.2μmの厚みに成膜し、密着下地層及びシード層を形成した。その後、シード層上で開口に相当する部位を露出する開口を有するレジストマスクを形成し、先に形成したシード層を用いてCuの電気メッキを行った。電気メッキの後、レジストマスクを除去し、レジストマスク下で残存していたシード層をウェットエッチング及びドライエッチングで除去した。以上により、モールド基板の表面に多層配線層の第1層が形成された。 Ti and Cu were formed into a thickness of 0.1 μm and 0.2 μm by a sputtering method to form an adhesion underlayer and a seed layer. Thereafter, a resist mask having an opening exposing a portion corresponding to the opening on the seed layer was formed, and Cu electroplating was performed using the previously formed seed layer. After electroplating, the resist mask was removed, and the seed layer remaining under the resist mask was removed by wet etching and dry etching. As described above, the first layer of the multilayer wiring layer was formed on the surface of the mold substrate.
貼り合わせモールド基板の表面を保護フィルムで保護し、裏面(第2のモールド基板の端子が露出する面)に対して、感光性ポリベンゾオキサゾールワニスの塗布からシード層のエッチング除去までの工程を2回繰り返して、第1層及び第2層が形成された。以上により、貼り合わせモールド基板の裏面には、第1層及び第2層が積層されてなる多層配線層が形成された。 The process from the application of the photosensitive polybenzoxazole varnish to the etching removal of the seed layer is performed on the back surface (the surface on which the terminals of the second mold substrate are exposed) by protecting the surface of the bonded mold substrate with a protective film. Repeatedly, a first layer and a second layer were formed. As described above, a multilayer wiring layer formed by laminating the first layer and the second layer was formed on the back surface of the bonded mold substrate.
貼り合わせモールド基板の表面の保護フィルムを剥離し、裏面を保護フィルムで保護し、貼り合わせモールド基板の表面に対して、感光性ポリベンゾオキサゾールワニスの塗布からシード層のエッチング除去までの工程を行い、第2層を形成した。以上により、貼り合わせモールド基板の表面には、第1層及び第2層が積層されてなる多層配線層が形成された。 The protective film on the surface of the bonded mold substrate is peeled off, the back surface is protected with a protective film, and the process from application of photosensitive polybenzoxazole varnish to etching removal of the seed layer is performed on the surface of the bonded mold substrate. A second layer was formed. As described above, a multilayer wiring layer formed by laminating the first layer and the second layer was formed on the surface of the bonded mold substrate.
モールド基板の裏面の保護フィルムを剥離した後、両面にソルダーレジストを形成し、各多層配線層の表面にNi及びAuの処理を施した。以上により、モールド基板の表面及び裏面にそれぞれ多層配線層が配された電子部品内蔵ウェーハが形成された。そして、電子部品内蔵ウェーハを個片に切断し、個々の電子部品内蔵基板を完成させた。 After the protective film on the back surface of the mold substrate was peeled off, a solder resist was formed on both surfaces, and the surface of each multilayer wiring layer was treated with Ni and Au. As described above, the electronic component built-in wafer in which the multilayer wiring layers are respectively arranged on the front surface and the back surface of the mold substrate was formed. Then, the electronic component built-in wafer was cut into individual pieces to complete individual electronic component built-in substrates.
(実施例3)
サイズが6mm×6mm、厚み0.2mmでCuのスタッドバンプを有するシリコン(Si)のベアチップ10個を、NCPを用いた圧接接合により、厚み0.3mmでφ100mmのアルミニウム製の金属板上に等間隔に接合した。
最大粒径が50μm〜75μm程度の無機フィラーを含有するエポキシ樹脂をモールド樹脂に用い、ベアチップの背面及び側面をモールド樹脂で埋め込んだ。モールド樹脂を硬化させ、厚み0.3mmでφ100mmの第1及び第2のモールド基板を作製した。
塩酸を用いて、金属板をエッチング除去した。このとき、露出したスタッドバンプはエッチングされていないことを確認した。
(Example 3)
Ten bare silicon (Si) chips each having a size of 6 mm × 6 mm and a thickness of 0.2 mm and having Cu stud bumps are bonded onto an aluminum metal plate having a thickness of 0.3 mm and a diameter of 100 mm by pressure welding using NCP. Bonded to the interval.
An epoxy resin containing an inorganic filler having a maximum particle size of about 50 μm to 75 μm was used as the mold resin, and the back and side surfaces of the bare chip were embedded with the mold resin. The mold resin was cured to produce first and second mold substrates having a thickness of 0.3 mm and a diameter of 100 mm.
The metal plate was removed by etching using hydrochloric acid. At this time, it was confirmed that the exposed stud bump was not etched.
第1及び第2のモールド基板を、それぞれ表面(スタッドバンプが露出する)が外側になるように重ね、ドリル加工でφ200μmの第1の貫通孔を形成した。その後、各モールド基板を、半硬化状態にある、厚み70μmの樹脂シートを挟んで再び重ね、真空プレスで180℃、60分間の加熱を行い、第1及び第2のモールド基板を樹脂シートで貼り合わせた。同時に、エポキシ樹脂シートの樹脂をモールド基板の第1の貫通孔に充填し、貼り合わせモールド基板を作製した。樹脂シートは、溶融粘度が100℃〜200℃の温度で800P〜3000Pであり、平均粒径が2μm程度の無機フィラーを40重量%含有するエポキシ樹脂からなるものを用いた。
第1の貫通孔に充填されたエポキシ樹脂に、φ100μmの第2の貫通ビアを炭酸ガスレーザで形成し、表面の残渣を洗浄した後、無電解銅メッキ、電解メッキを用いてCu層を形成し、貫通ビアとした。
The first and second mold substrates were overlapped so that the surfaces (exposed stud bumps) were outside, and a first through hole having a diameter of 200 μm was formed by drilling. After that, each mold substrate is overlapped again with a resin sheet having a thickness of 70 μm in a semi-cured state, heated at 180 ° C. for 60 minutes by a vacuum press, and the first and second mold substrates are attached to the resin sheet. Combined. At the same time, the resin of the epoxy resin sheet was filled in the first through hole of the mold substrate to produce a bonded mold substrate. The resin sheet was made of an epoxy resin containing 40 wt% of an inorganic filler having a melt viscosity of 800 P to 3000 P at a temperature of 100 ° C. to 200 ° C. and an average particle diameter of about 2 μm.
A second through via with a diameter of 100 μm is formed on the epoxy resin filled in the first through hole with a carbon dioxide gas laser, and the surface residue is washed, and then a Cu layer is formed using electroless copper plating and electrolytic plating. And through-via.
貼り合わせモールド基板の表面(第1のモールド基板のスタッドバンプが露出する面)に、スピンコート用の感光性エポキシワニスを塗布し、プリベーク、露光、現像、キュア、酸素プラズマ処理を順次行った。以上により、膜厚8μmで、第1のベアチップのスタッドバンプを露出するφ30μmの開口と、貫通ビアの端部を露出するφ100μmの開口とを有する絶縁層が形成された。 A photosensitive epoxy varnish for spin coating was applied to the surface of the bonded mold substrate (the surface on which the stud bumps of the first mold substrate were exposed), and pre-baking, exposure, development, curing, and oxygen plasma treatment were sequentially performed. As a result, an insulating layer having a thickness of 8 μm and an opening of φ30 μm exposing the stud bump of the first bare chip and an opening of φ100 μm exposing the end of the through via was formed.
スパッタ法でTi及びCuを0.1μm及び0.3μmの厚みに成膜し、密着下地層及びシード層を形成した。その後、シード層上で開口に相当する部位を露出する開口を有するレジストマスクを形成し、先に形成したシード層を用いてCuの電気メッキを行った。電気メッキの後、レジストマスクを除去し、レジストマスク下で残存していたシード層をウェットエッチング及びドライエッチングで除去した。以上により、モールド基板の表面に多層配線層の第1層が形成された。 Ti and Cu were formed into a thickness of 0.1 μm and 0.3 μm by a sputtering method to form an adhesion underlayer and a seed layer. Thereafter, a resist mask having an opening exposing a portion corresponding to the opening on the seed layer was formed, and Cu electroplating was performed using the previously formed seed layer. After electroplating, the resist mask was removed, and the seed layer remaining under the resist mask was removed by wet etching and dry etching. As described above, the first layer of the multilayer wiring layer was formed on the surface of the mold substrate.
貼り合わせモールド基板の表面を保護フィルムで保護し、裏面(第2のモールド基板のスタッドバンプが露出する面)に対して、感光性エポキシワニスの塗布からシード層のエッチング除去までの工程を2回繰り返して、第1層及び第2層が形成された。以上により、貼り合わせモールド基板の裏面には、第1層及び第2層が積層されてなる多層配線層が形成された。 The surface of the bonded mold substrate is protected with a protective film, and the process from the application of the photosensitive epoxy varnish to the removal of the seed layer by etching is performed twice on the back surface (the surface on which the stud bump of the second mold substrate is exposed). Repeatedly, the first layer and the second layer were formed. As described above, a multilayer wiring layer formed by laminating the first layer and the second layer was formed on the back surface of the bonded mold substrate.
貼り合わせモールド基板の表面の保護フィルムを剥離し、裏面を保護フィルムで保護し、貼り合わせモールド基板の表面に対して、感光性エポキシワニスの塗布からシード層のエッチング除去までの工程を行い、第2層を形成した。以上により、貼り合わせモールド基板の表面には、第1層及び第2層が積層されてなる多層配線層が形成された。 The protective film on the surface of the bonded mold substrate is peeled off, the back surface is protected with a protective film, and the process from the application of the photosensitive epoxy varnish to the etching removal of the seed layer is performed on the surface of the bonded mold substrate. Two layers were formed. As described above, a multilayer wiring layer formed by laminating the first layer and the second layer was formed on the surface of the bonded mold substrate.
モールド基板の裏面の保護フィルムを剥離した後、両面にソルダーレジストを形成し、各多層配線層の表面にニッケル(Ni)及びAuの処理を施した。以上により、モールド基板の表面及び裏面にそれぞれ多層配線層が配された電子部品内蔵ウェーハが形成された。そして、電子部品内蔵ウェーハを個片に切断し、個々の電子部品内蔵基板を完成させた。 After the protective film on the back surface of the mold substrate was peeled off, a solder resist was formed on both surfaces, and the surface of each multilayer wiring layer was treated with nickel (Ni) and Au. As described above, the electronic component built-in wafer in which the multilayer wiring layers are respectively arranged on the front surface and the back surface of the mold substrate was formed. Then, the electronic component built-in wafer was cut into individual pieces to complete individual electronic component built-in substrates.
以下、電子デバイス及びその製造方法の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the electronic device and the manufacturing method thereof will be collectively described as additional notes.
(付記1)第1の絶縁材を含む絶縁層と、
前記絶縁層内に設けられた電子部品と、
前記絶縁層を貫通して設けられた第2の絶縁材と、
前記第2の絶縁材を貫通する貫通電極と
を備えることを特徴とする電子デバイス。
(Appendix 1) an insulating layer including a first insulating material;
An electronic component provided in the insulating layer;
A second insulating material provided through the insulating layer;
An electronic device comprising: a through electrode penetrating the second insulating material.
(付記2)前記貫通電極は、前記絶縁層に形成された第1の貫通孔に前記第2の絶縁材が埋め込まれ、前記第2の絶縁材に前記第1の貫通孔よりも小径の第2の貫通孔が形成され、前記第2の貫通孔に導電材料が配されてなることを特徴とする付記1に記載の電子デバイス。 (Additional remark 2) The said through-electrode has the said 2nd insulating material embedded in the 1st through-hole formed in the said insulating layer, and has a diameter smaller than the said 1st through-hole in the 2nd insulating material. 2. The electronic device according to appendix 1, wherein two through holes are formed and a conductive material is disposed in the second through hole.
(付記3)前記第1の絶縁材は最大粒径が50μm〜75μmの第1のフィラーを80%以上含有していることを特徴とする付記1または2に記載の電子デバイス。
(Supplementary note 3) The electronic device according to
(付記4)前記第2の絶縁材には、粒径が1μm〜25μmの範囲内の第2のフィラーが含有されていることを特徴とする付記3に記載の電子デバイス。 (Additional remark 4) The said 2nd insulating material contains the 2nd filler in the range whose particle size is 1 micrometer-25 micrometers, The electronic device of Additional remark 3 characterized by the above-mentioned.
(付記5)前記第2の絶縁材に対し、前記第2のフィラーの含有率が20重量%〜50重量%の範囲内の値であることを特徴とする付記4に記載の電子デバイス。
(Additional remark 5) The electronic device of
(付記6)前記第2の絶縁材は、その溶融粘度が100℃〜200℃の温度で800P〜3000Pの範囲内の値であることを特徴とする付記1〜5のいずれか1項に記載の電子デバイス。 (Additional remark 6) The said 2nd insulating material is the value in the range of 800P-3000P at the temperature of 100 to 200 degreeC, The said 1st insulating material is any one of Additional remark 1-5 characterized by the above-mentioned. Electronic devices.
(付記7)一対の前記絶縁層が、前記電子部品同士が互いに背面で対向するように配置されていることを特徴とする付記1〜6のいずれか1項に記載の電子デバイス。 (Supplementary note 7) The electronic device according to any one of supplementary notes 1 to 6, wherein the pair of insulating layers are arranged such that the electronic components face each other on the back side.
(付記8)前記第2の絶縁材は、一対の前記第1の絶縁層間から前記第1の貫通孔内にかけて配されており、前記第1の絶縁層同士を接合すると共に前記第2の貫通孔が形成されることを特徴とする付記7に記載の電子デバイス。
(Supplementary Note 8) The second insulating material is disposed from the pair of first insulating layers to the first through hole, and joins the first insulating layers to each other and the second through hole. The electronic device according to
(付記9)内部に電子部品が設けられた、第1の絶縁材を含む絶縁層に第1の貫通孔を形成する工程と、
前記第1の貫通孔を第2の絶縁材で埋め込む工程と、
前記第2の絶縁材に、前記第1の貫通孔よりも小径の第2の貫通孔を形成する工程と、
前記第2の貫通孔に導電材料を配して貫通電極を形成する工程と
を含むことを特徴とする電子デバイスの製造方法。
(Additional remark 9) The process of forming a 1st through-hole in the insulating layer containing the 1st insulating material in which the electronic component was provided inside,
Filling the first through hole with a second insulating material;
Forming a second through hole having a smaller diameter than the first through hole in the second insulating material;
And a step of forming a through electrode by disposing a conductive material in the second through hole.
(付記10)前記第1の絶縁材は最大粒径が50μm〜75μmの第1のフィラーを80%以上含有していることを特徴とする付記9に記載の電子デバイスの製造方法。 (Additional remark 10) The said 1st insulating material contains 80% or more of 1st fillers with a largest particle size of 50 micrometers-75 micrometers, The manufacturing method of the electronic device of Additional remark 9 characterized by the above-mentioned.
(付記11)前記第2の絶縁材には、粒径が1μm〜25μmの範囲内の第2のフィラーが含有されていることを特徴とする付記10に記載の電子デバイスの製造方法。
(Additional remark 11) The said 2nd insulating material contains the 2nd filler in the range whose particle size is 1 micrometer-25 micrometers, The manufacturing method of the electronic device of
(付記12)前記第2の絶縁材に対し、前記第2のフィラーの含有率が20重量%〜50重量%の範囲内の値であることを特徴とする付記10又は11に記載の電子デバイスの製造方法。
(Supplementary note 12) The electronic device according to
(付記13)前記第1の貫通孔を形成する工程は、前記電子部品を有する一対の前記第1の絶縁層を、前記電子部品同士が互いに背面で対向するように貼り合せ、重畳された前記第1の絶縁層に前記第1の貫通孔を形成することを特徴とする付記9〜12のいずれか1項に記載の電子デバイスの製造方法。 (Supplementary Note 13) In the step of forming the first through-hole, the pair of the first insulating layers having the electronic components are bonded and overlapped so that the electronic components face each other on the back side. The method for manufacturing an electronic device according to any one of appendices 9 to 12, wherein the first through hole is formed in the first insulating layer.
(付記14)前記第1の貫通孔を前記第2の絶縁材で埋め込む工程は、一対の前記第1の絶縁層間にシート状の前記第2の絶縁材を配した状態で前記第1の貫通孔同士を位置整合させて圧接し、前記第1の絶縁層同士を貼り合せると共に前記第1の貫通孔内を前記第2の絶縁材で埋め込むことを特徴とする付記13に記載の電子デバイスの製造方法。
(Supplementary Note 14) The step of embedding the first through hole with the second insulating material includes the step of inserting the first through hole in a state where the sheet-like second insulating material is disposed between the pair of first insulating layers. 14. The electronic device according to
(付記15)前記第2の絶縁材は、その溶融粘度が100℃〜200℃の温度で800P〜3000Pの範囲内の値であることを特徴とする付記9〜14のいずれか1項に記載の電子デバイスの製造方法。 (Additional remark 15) Said 2nd insulating material is the value in the range of 800P-3000P in the melt viscosity at the temperature of 100 to 200 degreeC, It is any one of Additional remarks 9-14 characterized by the above-mentioned. Electronic device manufacturing method.
1a 支持体
1b 粘着シート
2A 第1のベアチップ
2B 第2のベアチップ
2Aa,2Ba 端子
3A,3B モールド樹脂
4,30 貼り合わせモールド基板
4A,4B モールド基板
5,33 第1の貫通孔
5a,5b,33a,33b 開孔
5c 拡張部分
5d 縮小部分
6 樹脂シート
7,34 第2の貫通孔
8,35 貫通ビア
8a 導電層
8b 導電性樹脂
9a,9b 無機フィラー
10,40 電子部品内蔵ウェーハ
11,12,31,32 多層配線層
13 絶縁層
13a,16a 開口
14 密着下地層
15 シード層
16 レジストマスク
17 Cu
20,50 電子部品内蔵基板
21 第1層
21a,23a,24a 配線
22 第2層
22a ビア
23 第3層
24 第4層
DESCRIPTION OF SYMBOLS
20, 50 Electronic component built-in
Claims (6)
前記絶縁層内に設けられた電子部品と、
前記絶縁層を貫通して設けられた第2の絶縁材と、
前記第2の絶縁材を貫通する貫通電極と
を備えることを特徴とする電子デバイス。 An insulating layer comprising a first insulating material;
An electronic component provided in the insulating layer;
A second insulating material provided through the insulating layer;
An electronic device comprising: a through electrode penetrating the second insulating material.
前記第1の貫通孔を第2の絶縁材で埋め込む工程と、
前記第2の絶縁材に、前記第1の貫通孔よりも小径の第2の貫通孔を形成する工程と、
前記第2の貫通孔に導電材料を配して貫通電極を形成する工程と
を含むことを特徴とする電子デバイスの製造方法。 Forming a first through hole in an insulating layer including a first insulating material provided with an electronic component therein;
Filling the first through hole with a second insulating material;
Forming a second through hole having a smaller diameter than the first through hole in the second insulating material;
And a step of forming a through electrode by disposing a conductive material in the second through hole.
前記第1の貫通孔を前記第2の絶縁材で埋め込む工程は、一対の前記第1の絶縁層間にシート状の前記第2の絶縁材を配した状態で前記第1の貫通孔同士を位置整合させて圧接し、前記第1の絶縁層同士を貼り合せると共に前記第1の貫通孔内を前記第2の絶縁材で埋め込むことを特徴とする請求項4又は5に記載の電子デバイスの製造方法。 In the step of forming the first through hole, the pair of the first insulating layers having the electronic components are bonded so that the electronic components are opposed to each other on the back surface, and the superimposed first insulation is performed. Forming the first through hole in a layer;
The step of embedding the first through holes with the second insulating material positions the first through holes in a state where the sheet-like second insulating material is disposed between the pair of first insulating layers. 6. The electronic device according to claim 4, wherein the first insulating layers are bonded to each other while being aligned and pressed together, and the first through hole is filled with the second insulating material. Method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011195040A JP5982760B2 (en) | 2011-09-07 | 2011-09-07 | Electronic device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011195040A JP5982760B2 (en) | 2011-09-07 | 2011-09-07 | Electronic device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013058545A true JP2013058545A (en) | 2013-03-28 |
JP5982760B2 JP5982760B2 (en) | 2016-08-31 |
Family
ID=48134191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011195040A Expired - Fee Related JP5982760B2 (en) | 2011-09-07 | 2011-09-07 | Electronic device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5982760B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9576925B2 (en) | 2015-01-26 | 2017-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device having a cylindrical shaped conductive portion |
US9913367B2 (en) | 2014-01-10 | 2018-03-06 | Kabushiki Kaisha Toshiba | Wiring board and method of manufacturing the same |
CN108990322A (en) * | 2018-08-16 | 2018-12-11 | 鹤山市得润电子科技有限公司 | A kind of double-sided PCB and its manufacturing method |
JP7319134B2 (en) | 2019-08-01 | 2023-08-01 | リンテック株式会社 | Semiconductor device manufacturing method |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04215496A (en) * | 1990-12-14 | 1992-08-06 | Matsushita Electric Works Ltd | Manufacture of multilayer circuit board |
JP2001102749A (en) * | 1999-09-17 | 2001-04-13 | Internatl Business Mach Corp <Ibm> | Circuit board |
JP2005347358A (en) * | 2004-05-31 | 2005-12-15 | Sanyo Electric Co Ltd | Circuit device and its manufacturing method |
JP2006100666A (en) * | 2004-09-30 | 2006-04-13 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
JP2009212146A (en) * | 2008-02-29 | 2009-09-17 | Fujitsu Ltd | Board and manufacturing method for the same |
-
2011
- 2011-09-07 JP JP2011195040A patent/JP5982760B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04215496A (en) * | 1990-12-14 | 1992-08-06 | Matsushita Electric Works Ltd | Manufacture of multilayer circuit board |
JP2001102749A (en) * | 1999-09-17 | 2001-04-13 | Internatl Business Mach Corp <Ibm> | Circuit board |
JP2005347358A (en) * | 2004-05-31 | 2005-12-15 | Sanyo Electric Co Ltd | Circuit device and its manufacturing method |
JP2006100666A (en) * | 2004-09-30 | 2006-04-13 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
JP2009212146A (en) * | 2008-02-29 | 2009-09-17 | Fujitsu Ltd | Board and manufacturing method for the same |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9913367B2 (en) | 2014-01-10 | 2018-03-06 | Kabushiki Kaisha Toshiba | Wiring board and method of manufacturing the same |
US9576925B2 (en) | 2015-01-26 | 2017-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device having a cylindrical shaped conductive portion |
CN108990322A (en) * | 2018-08-16 | 2018-12-11 | 鹤山市得润电子科技有限公司 | A kind of double-sided PCB and its manufacturing method |
JP7319134B2 (en) | 2019-08-01 | 2023-08-01 | リンテック株式会社 | Semiconductor device manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
JP5982760B2 (en) | 2016-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8177577B2 (en) | Printed wiring board having a substrate with higher conductor density inserted into a recess of another substrate with lower conductor density | |
TW591765B (en) | Method of making electronic element-mounted substrate | |
KR100836653B1 (en) | Circuit board and method for manufacturing thereof | |
US9338886B2 (en) | Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device | |
JP2005310946A (en) | Semiconductor device | |
JP2007281301A (en) | Substrate for electronic device and its manufacturing method, as well as electronic device and its manufacturing method | |
TW201206294A (en) | Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate | |
KR20090038552A (en) | Printed circuit board and method for manufacturing the same | |
JP2009253261A (en) | High density circuit board and manufacturing method thereof | |
JP2011071315A (en) | Wiring board and method of manufacturing the same | |
JP2009278060A (en) | Printed circuit board and manufacturing method thereof | |
JPWO2007069427A1 (en) | Electronic component built-in module and manufacturing method thereof | |
US20120175162A1 (en) | Printed circuit board | |
JP5982760B2 (en) | Electronic device and manufacturing method thereof | |
WO2007066563A1 (en) | Printed wiring board with component-mounting pins and electronic equipment using the same | |
JP2011124555A (en) | Printed wiring board and method for manufacturing the printed wiring board | |
CN107567651B (en) | Wiring substrate having through electrode and method for manufacturing the same | |
JP2006019591A (en) | Method for manufacturing wiring board and wiring board | |
JP2013102062A (en) | Semiconductor mounting member and method for manufacturing the same | |
US20140101935A1 (en) | Method for manufacturing printed circuit board | |
JP2019212692A (en) | Wiring board and manufacturing method thereof | |
KR20100111858A (en) | Method of fabricating a metal bump for printed circuit board | |
TW201244561A (en) | Multilayer wiring board | |
JP5111132B2 (en) | Wiring board manufacturing method | |
JP2009130095A (en) | Part built-in wiring board, and manufacturing method for part built-in wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140508 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150317 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150518 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151215 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160412 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160613 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160705 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160718 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5982760 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |