JP2013051450A - Semiconductor device and wiring component thereof - Google Patents

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Hideki Osaka
英樹 大坂
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洋二 西尾
Hidekazu Suzuki
英一 鈴木
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To provide a technology of enabling improvement in package density and noise reduction to be supported at the same time in a semiconductor device.SOLUTION: An LSI 102 mounted on a printed wiring board 101 comprises a ground BGA ball 105b and a power source BGA ball 105a for receiving power supply from the printed wiring board 101 and the ground BGA ball 105b and the power source BGA ball 105a are adjacent to each other. On the printed wiring board 101, a decoupling capacitor 103 is mounted and the decoupling capacitor 103 has a terminal 113 and a terminal 114. The ground BGA ball 105b and the terminal 113 are connected by a metal electrode plate 110 and the power source BGA ball 105a and the terminal 114 are connected by a metal electrode plate 111. Between the metal electrode plate 110 and the metal electrode plate 111, a dielectric film 112 having a thickness of 1 μm and under is sandwiched.

Description

本発明は、半導体装置に関し、特に、半導体装置の電源ノイズ低減と実装部品の高密度実装を両立させるための実装技術に関する。   The present invention relates to a semiconductor device, and more particularly to a mounting technique for achieving both reduction of power source noise of a semiconductor device and high-density mounting of mounting components.
本発明者が検討した技術として、例えば、半導体装置においては、以下の技術が考えられる。   As a technique examined by the present inventors, for example, the following techniques are conceivable in a semiconductor device.
近年、半導体装置において、LSI(Large Scale Integrated circuit)の動作周波数の向上や消費電流の増加に伴い、電源ノイズが増加傾向にある。一方で、半導体製造プロセスの進化に伴う低電圧化によりノイズマージンが減少しており、電源ノイズ設計は極めて難しい。   In recent years, in a semiconductor device, power supply noise tends to increase as the operating frequency of an LSI (Large Scale Integrated circuit) increases and the current consumption increases. On the other hand, the noise margin has been reduced due to the lower voltage accompanying the evolution of the semiconductor manufacturing process, and power supply noise design is extremely difficult.
電源ノイズを下げる手段は周波数によって異なるが、数百kHzから数十MHzまでのいわゆる低周波数帯から中周波数帯は、プリント配線基板上のデカップリングコンデンサによるインピーダンスの低減により対策が施されている。前記の周波数帯の中で、低い周波数(数百kHz〜数MHz)はデカップリングコンデンサの容量が低インピーダンス化について支配的なパラメータであり、高い周波数(数MHz〜数十MHz)はデカップリングコンデンサとLSIとを繋ぐインダクタンスの値が支配的なパラメータである。すなわち、大容量のデカップリングコンデンサを低インダクタンスでLSIの電源端子に接続することが、対象の周波数範囲の低インピーダンス化に必須である。そして、系に応じた目標インピーダンス以下になるようにデカップリングコンデンサの種類や個数・実装方法を調整する必要がある。   The means for reducing the power supply noise varies depending on the frequency, but measures are taken in the so-called low to medium frequency band from several hundred kHz to several tens of MHz by reducing the impedance by a decoupling capacitor on the printed wiring board. Among the above-mentioned frequency bands, the low frequency (several hundred kHz to several MHz) is a dominant parameter for reducing the impedance of the decoupling capacitor, and the high frequency (several MHz to several tens of MHz) is the decoupling capacitor. The inductance value connecting the LSI and the LSI is the dominant parameter. That is, connecting a large-capacity decoupling capacitor to the power supply terminal of the LSI with low inductance is essential for lowering the impedance in the target frequency range. Then, it is necessary to adjust the type, number, and mounting method of the decoupling capacitors so that the target impedance is less than or equal to the system.
図9に、デカップリングコンデンサの実装例を示す。図9は、本発明の前提として検討したメモリモジュールの構成例を示す平面図である。図9に示すように、プリント配線基板901上にDRAM等のLSI902が複数個実装され、各LSI902の電源端子のすぐ近くにデカップリングコンデンサ903が配置・接続され、低インピーダンス化、低インダクタンス化を図っている。   FIG. 9 shows an example of mounting a decoupling capacitor. FIG. 9 is a plan view showing a configuration example of a memory module studied as a premise of the present invention. As shown in FIG. 9, a plurality of LSIs 902 such as DRAMs are mounted on a printed wiring board 901, and a decoupling capacitor 903 is arranged and connected in the immediate vicinity of the power supply terminal of each LSI 902 to reduce impedance and inductance. I am trying.
なお、本出願人は、発明した結果に基づき、先行技術調査を行った。その結果、特許文献1及び特許文献2が抽出された。   The present applicant conducted a prior art search based on the result of the invention. As a result, Patent Literature 1 and Patent Literature 2 were extracted.
特許文献1は、全体として、インターポーザ基板にシート状のコンデンサを内蔵することを主題とするものであり、薄膜コンデンサをインターポーザに埋め込み、貫通電極との構成で低ESL(等価直列インダクタンス)構造を実現しているが、本発明のようにプリント基板上のチップ部品との接続に薄膜コンデンサを利用したものではない。   Patent document 1 as a whole is intended to incorporate a sheet-like capacitor in an interposer substrate. A thin-film capacitor is embedded in the interposer, and a low ESL (equivalent series inductance) structure is realized with a configuration with a through electrode. However, unlike the present invention, a thin film capacitor is not used for connection with a chip component on a printed circuit board.
また、特許文献2は、全体として、キャパシタ実装配線基板にデカップリング用キャパイシタを内蔵することを主題とするものであり、キャパシタ実装配線基板において、キャパシタに電流を流したときに、その電流の向きと配線層に流れる電流の向きが逆方向となるように実装することにより、低ESLを実現しようとするものである。特許文献2には、
薄膜コンデンサの記載があるが、薄膜コンデンサを給電経路としたようなものではない。
Patent Document 2 is intended to incorporate a decoupling capacitor in a capacitor-mounted wiring board as a whole, and the direction of the current when a current is passed through the capacitor in the capacitor-mounted wiring board. By mounting so that the direction of the current flowing through the wiring layer is opposite, low ESL is achieved. In Patent Document 2,
Although there is a description of a thin film capacitor, the thin film capacitor is not a feed path.
特開2006−216755号公報JP 2006-216755 A 特開2005−294383号公報JP 2005-294383 A
ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。   By the way, as a result of the study of the semiconductor device technology as described above, the following has been clarified.
背景技術で述べた電源技術動向により、目標インピーダンスは年々低下しており、これに対応すべくコンデンサの実装方法が変化してきている。   Due to the trend of power supply technology described in the background art, the target impedance is decreasing year by year, and the mounting method of the capacitor is changing to cope with this.
具体的には、数十MHz帯の電源ノイズを十分に抑えるために、LSIとデカップリングコンデンサ間を低インダクタンスで接続する実装方法が積極的に適用されてきている。低インダクタンス化で重要なのは、実装上のインダクタンスを減らす方法である。   Specifically, in order to sufficiently suppress power noise in the tens of MHz band, a mounting method in which an LSI and a decoupling capacitor are connected with a low inductance has been actively applied. What is important in reducing inductance is a method of reducing inductance on mounting.
図10に、LSIとデカップリングコンデンサの実装例を示す。図10は、本発明の前提として検討した、LSIとデカップリングコンデンサの実装・配線例を示す断面図である。図10に示すように、プリント配線基板901上にDRAM等のLSI902とデカップリングコンデンサ903が実装されている。LSI902は、LSIチップ902aとLSIパッケージ904から構成される。LSIチップ902aは、LSIパッケージ904上に搭載され、電源端子を含むLSIチップ902aの各端子はLSIパッケージ904裏面のBGA(Ball Grid Array)ボール905と接続されている。BGAボール905は、プリント配線基板901上の各電極と接続されている。プリント配線基板901は多層配線構造となっており、LSI902に電源を供給するための電源層906とグランド層907が内蔵されている。電源用BGAボール905aと電源層906はVIA(貫通孔)908aを介して接続されている。同様に、グランド用BGAボール905bとグランド層907はVIA908bを介して接続されている。このような構成において、電源とグランド間の電源ノイズ等交流成分の電流経路909を矢印で示す。   FIG. 10 shows an example of mounting an LSI and a decoupling capacitor. FIG. 10 is a cross-sectional view showing a mounting / wiring example of an LSI and a decoupling capacitor studied as a premise of the present invention. As shown in FIG. 10, an LSI 902 such as a DRAM and a decoupling capacitor 903 are mounted on a printed wiring board 901. The LSI 902 includes an LSI chip 902a and an LSI package 904. The LSI chip 902a is mounted on the LSI package 904, and each terminal of the LSI chip 902a including the power supply terminal is connected to a BGA (Ball Grid Array) ball 905 on the back surface of the LSI package 904. The BGA ball 905 is connected to each electrode on the printed wiring board 901. The printed wiring board 901 has a multilayer wiring structure, and includes a power supply layer 906 and a ground layer 907 for supplying power to the LSI 902. The power supply BGA ball 905a and the power supply layer 906 are connected via a VIA (through hole) 908a. Similarly, the ground BGA ball 905b and the ground layer 907 are connected via the VIA 908b. In such a configuration, an AC component current path 909 such as power source noise between the power source and the ground is indicated by an arrow.
図10に示すように、インダクタンスの起因となる部位は複数有る。そのうち、主要なパラメータは(1)デカップリングコンデンサの実装インダクタンス(電極、電極配線、VIA)、(2)LSI−デカップリングコンデンサ間の電源プレーン、(3)デカップリングコンデンサのESL(Equivalent Series inductance:等価直列インダクタンス)の3つが挙げられる。   As shown in FIG. 10, there are a plurality of parts that cause inductance. Among them, main parameters are (1) mounting inductance of the decoupling capacitor (electrode, electrode wiring, VIA), (2) power plane between the LSI and the decoupling capacitor, and (3) ESL (Equivalent Series inductance: (Equivalent series inductance).
従来は、(A)デカップリングコンデンサの搭載数を多くして前記(1),(3)を等価的に小さくし、(B)デカップリングコンデンサをLSIの直近に実装することで前記(2)を小さくしていた。   Conventionally, (A) the number of mounted decoupling capacitors is increased to make (1) and (3) equivalently small, and (B) the decoupling capacitors are mounted in the immediate vicinity of the LSI (2). Was made smaller.
しかし、この方法では、部品点数の増加や実装密度の観点で問題があった。例えばメモリモジュールの場合、従来は数十個程度であったデカップリングコンデンサの個数が最近の製品では100個を超えてきており、モジュール基板上に実装するにはデカップリングコンデンサの個数が限界に達しつつある。さらに、DRAM等のLSIの大容量化にともないチップサイズが大きくなると、モジュール基板上においてLSI近接部にデカップリングコンデンサを置く十分なスペースを確保することができなくなってきている。   However, this method has problems in terms of an increase in the number of parts and a mounting density. For example, in the case of a memory module, the number of decoupling capacitors that have been around several tens in the past has exceeded 100 in recent products, and the number of decoupling capacitors has reached the limit for mounting on a module board. It's getting on. Furthermore, when the chip size increases with the increase in capacity of an LSI such as a DRAM, it has become impossible to secure a sufficient space for placing a decoupling capacitor in the vicinity of the LSI on the module substrate.
これらの問題点を解決する方法としては、薄膜コンデンサやチップコンデンサをLSI直下の基板内層に内蔵する方法がある(例えば、特許文献1及び特許文献2)。   As a method for solving these problems, there is a method in which a thin film capacitor or a chip capacitor is built in the inner layer of the substrate directly under the LSI (for example, Patent Document 1 and Patent Document 2).
しかし、薄膜コンデンサの場合、容量密度やVIAの存在により十分な容量を稼げないことが問題である。また、チップコンデンサ内蔵の場合、基板厚の増加や実装インダクタンスのうち、電極部やVIAに相当するインダクタンスを減らす効果が無いこと、内蔵できる個数が限られることが問題であり、十分なインダクタンス低減効果が期待できない。両者とも、ノイズ低減効果の観点で不十分であった。   However, in the case of a thin film capacitor, there is a problem that a sufficient capacity cannot be obtained due to the capacitance density and the presence of VIA. In addition, in the case of built-in chip capacitors, there is a problem that there is no effect of reducing the inductance corresponding to the electrode part or VIA among the increase in substrate thickness or mounting inductance, and that the number of built-in capacitors is limited, and a sufficient inductance reduction effect I can not expect. Both were insufficient in terms of noise reduction effect.
そこで、本発明の1つの目的は、半導体装置において、実装密度向上とノイズ低減とを両立することができる技術を提供することにある。   Accordingly, an object of the present invention is to provide a technology capable of achieving both improvement in mounting density and noise reduction in a semiconductor device.
また、本発明の他の目的は、半導体装置において、実装部品点数を削減することができる技術を提供することにある。   Another object of the present invention is to provide a technique capable of reducing the number of mounted components in a semiconductor device.
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
すなわち、本発明による半導体装置は、半導体集積回路と、前記半導体集積回路が実装されたプリント配線基板とを備えたものである。そして、前記半導体集積回路は、前記プリント配線基板から電源供給を受けるための第1の電極と第2の電極とを有し、前記第1の電極と前記第2の電極は隣接している。前記プリント配線基板にはデカップリングコンデンサが実装され、前記デカップリングコンデンサは第1の端子と第2の端子とを有している。前記第1の電極と前記第1の端子が第1の金属電極平板で接続され、前記第2の電極と前記第2の端子が第2の金属電極平板で接続され、前記第1の金属電極平板と前記第2の金属電極平板の間には、厚さ1μm以下の誘電体膜が挟み込まれている。   That is, a semiconductor device according to the present invention includes a semiconductor integrated circuit and a printed wiring board on which the semiconductor integrated circuit is mounted. The semiconductor integrated circuit includes a first electrode and a second electrode for receiving power supply from the printed wiring board, and the first electrode and the second electrode are adjacent to each other. A decoupling capacitor is mounted on the printed wiring board, and the decoupling capacitor has a first terminal and a second terminal. The first electrode and the first terminal are connected by a first metal electrode flat plate, the second electrode and the second terminal are connected by a second metal electrode flat plate, and the first metal electrode A dielectric film having a thickness of 1 μm or less is sandwiched between the flat plate and the second metal electrode flat plate.
また、本発明による配線部品は、半導体集積回路が搭載されるプリント配線基板に実装されるものであって、前記半導体集積回路の電源電極とデカップリングコンデンサとを接続するための外付け配線部品である。そして、前記配線部品は、デカップリングコンデンサの第1の端子に接続するための第1のコンデンサ用端子と、前記半導体集積回路の第1の電源電極に接続するための第1の集積回路用端子とを有する第1の金属電極平板と、前記デカップリングコンデンサの第2の端子に接続するための第2のコンデンサ用端子と、前記半導体集積回路の第2の電源電極に接続するための第2の集積回路用端子とを有する第2の金属電極平板とを備えている。前記第1の金属電極平板と前記第2の金属電極平板の間には、厚さ1μm以下の誘電体膜が挟み込まれて、薄膜コンデンサが形成されている。   The wiring component according to the present invention is mounted on a printed wiring board on which a semiconductor integrated circuit is mounted, and is an external wiring component for connecting a power supply electrode of the semiconductor integrated circuit and a decoupling capacitor. is there. The wiring component includes a first capacitor terminal for connection to a first terminal of a decoupling capacitor, and a first integrated circuit terminal for connection to a first power supply electrode of the semiconductor integrated circuit. And a second capacitor terminal for connecting to the second terminal of the decoupling capacitor, and a second metal electrode for connecting to the second power electrode of the semiconductor integrated circuit. And a second metal electrode flat plate having an integrated circuit terminal. A thin film capacitor is formed by sandwiching a dielectric film having a thickness of 1 μm or less between the first metal electrode flat plate and the second metal electrode flat plate.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
(1)低インダクタンス実装により、電源ノイズが低減する。   (1) Power supply noise is reduced by low inductance mounting.
(2)コンデンサ部品のレイアウト自由度の増加により、高密度実装が可能となる。   (2) Higher-density mounting is possible due to the increased layout flexibility of capacitor components.
(3)部品点数削減により、基板サイズが縮小し、低コスト化が図れる。   (3) By reducing the number of parts, the board size can be reduced and the cost can be reduced.
本発明の実施の形態1による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態1の半導体装置において、LSIとデカップリングコンデンサの実装例を示す平面図である。In the semiconductor device of Embodiment 1 of this invention, it is a top view which shows the example of mounting of LSI and a decoupling capacitor. 本発明の実施の形態2による配線部品の構成を示す図であり、(a)は平面図、(b)は断面図である。It is a figure which shows the structure of the wiring component by Embodiment 2 of this invention, (a) is a top view, (b) is sectional drawing. 本発明の実施の形態3による配線部品の構成を示す平面図である。It is a top view which shows the structure of the wiring component by Embodiment 3 of this invention. 本発明の実施の形態4による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 4 of this invention. 本発明の実施の形態5による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 5 of this invention. 本発明の実施の形態6による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 6 of this invention. 本発明の実施の形態7による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 7 of this invention. 本発明の前提として検討したメモリモジュールの構成例を示す平面図である。It is a top view which shows the structural example of the memory module examined as a premise of this invention. 本発明の前提として検討した、LSIとデカップリングコンデンサの実装例を示す断面図である。It is sectional drawing which shows the mounting example of LSI and a decoupling capacitor examined as a premise of this invention.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
(実施の形態1)
図1は本発明の実施の形態1による半導体装置の構成を示す断面図、図2は本実施の形態1の半導体装置において、LSIとデカップリングコンデンサの実装例を示す平面図である。
(Embodiment 1)
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a plan view showing a mounting example of an LSI and a decoupling capacitor in the semiconductor device of the first embodiment.
まず、図1により、本実施の形態1による半導体装置の構成の一例を説明する。本実施の形態1の半導体装置は、例えば、DRAM等のLSIがプリント配線基板上に実装されたメモリモジュールである。図1に示すように、本実施の形態1の半導体装置は、プリント配線基板101上に、DRAM等のLSI102とデカップリングコンデンサ103と薄膜コンデンサ109などが実装されている。LSI102は、LSIチップ102aとLSIパッケージ104から構成される。LSIチップ102aは、LSIパッケージ104上に搭載され、電源端子を含むLSIチップ102aの各端子はLSIパッケージ104裏面のBGA(Ball Grid Array)ボール105と接続されている。BGAボール105は、プリント配線基板101上の各電極と接続されている。プリント配線基板101は多層配線構造となっており、LSI102に電源を供給するための電源層106とグランド層107が内蔵されている。グランド用BGAボール105bとグランド層107はVIA(貫通孔)108を介して接続されている。同様に、電源用BGAボール105aと電源層106はVIA(図示せず)を介して接続されている。   First, an example of the configuration of the semiconductor device according to the first embodiment will be described with reference to FIG. The semiconductor device according to the first embodiment is, for example, a memory module in which an LSI such as a DRAM is mounted on a printed wiring board. As shown in FIG. 1, in the semiconductor device of the first embodiment, an LSI 102 such as a DRAM, a decoupling capacitor 103, a thin film capacitor 109, and the like are mounted on a printed wiring board 101. The LSI 102 includes an LSI chip 102 a and an LSI package 104. The LSI chip 102 a is mounted on the LSI package 104, and each terminal of the LSI chip 102 a including the power supply terminal is connected to a BGA (Ball Grid Array) ball 105 on the back surface of the LSI package 104. The BGA ball 105 is connected to each electrode on the printed wiring board 101. The printed wiring board 101 has a multilayer wiring structure, and includes a power supply layer 106 and a ground layer 107 for supplying power to the LSI 102. The ground BGA ball 105 b and the ground layer 107 are connected via a VIA (through hole) 108. Similarly, the power supply BGA ball 105a and the power supply layer 106 are connected via a VIA (not shown).
LSI102は、プリント配線基板101から電源供給を受けるためのグランド用BGAボール(第1の電極)105bと電源用BGAボール(第2の電極)105aとを有し、グランド用BGAボール105bと電源用BGAボール105aは隣接している。   The LSI 102 has a ground BGA ball (first electrode) 105b and a power BGA ball (second electrode) 105a for receiving power supply from the printed wiring board 101. The ground BGA ball 105b and the power source The BGA balls 105a are adjacent to each other.
薄膜コンデンサ109は、グランド用BGAボール105b及び電源用BGAボール105aとデカップリングコンデンサ103とを接続するための配線部材であり、金属電極平板110(第1の金属電極平板)と金属電極平板111(第2の金属電極平板)と誘電体膜112などから構成される。誘電体膜112は厚さ1μm以下の絶縁膜であり、例えばBaSrTiOナノ粒子等を含有する高誘電材からなる。そして、誘電体膜112は、金属電極平板110と金属電極平板111の間に挟み込まれている。 The thin film capacitor 109 is a wiring member for connecting the ground BGA ball 105b and the power supply BGA ball 105a to the decoupling capacitor 103, and includes a metal electrode flat plate 110 (first metal electrode flat plate) and a metal electrode flat plate 111 ( A second metal electrode flat plate), a dielectric film 112, and the like. The dielectric film 112 is an insulating film having a thickness of 1 μm or less, and is made of a high dielectric material containing, for example, BaSrTiO 3 nanoparticles. The dielectric film 112 is sandwiched between the metal electrode flat plate 110 and the metal electrode flat plate 111.
また、誘電体膜112は、金属アルコキシド、金属錯体及び/又は金属カルボン酸塩を主原料とする金属酸化物アモルファス中に、前記金属酸化物アモルファスと組成又は組成比が異なる金属酸化物結晶粒子を含有するものであってもよい。また、誘電体膜112は、一般式(BaSr1−x)TiO(但し、0<x<1)で示される常誘電性結晶粒子を含有するものであってもよい。また、前記金属酸化物アモルファスは、一般式Pb(ZrTi1−y)O(但し、0<y<1)で示される金属酸化物であるものであってもよい。 In addition, the dielectric film 112 includes metal oxide crystal particles having a composition or composition ratio different from that of the metal oxide amorphous in a metal oxide amorphous mainly composed of a metal alkoxide, a metal complex, and / or a metal carboxylate. It may be contained. The dielectric film 112 may contain paraelectric crystal particles represented by the general formula (Ba x Sr 1-x ) TiO 3 (where 0 <x <1). Further, the metal oxide amorphous may be a metal oxide represented by a general formula Pb (Zr y Ti 1-y ) O 3 (where 0 <y <1).
金属電極平板110は、第1のエピタキシャル電極膜で構成される。誘電体膜112は、金属電極平板110(第1のエピタキシャル電極膜)上に積層されたエピタキシャル誘電体膜で構成される。金属電極平板111は、誘電体膜112上に積層された第2のエピタキシャル電極膜で構成される。誘電体膜112(エピタキシャル誘電体膜)の構成材料はペロブスカイト構造を有する。また、誘電体膜112は、BaTiO、CaTiO、SrTiO、BaMgO、PZTのいずれかの材料を含む。金属電極平板(第1及び第2のエピタキシャル電極膜)110,111は、Pt、Au、Ir、Pb、Rh、Cu及びAgからなる金属材料群のうち少なくとも1種類以上の材料を含む。 The metal electrode flat plate 110 is composed of a first epitaxial electrode film. The dielectric film 112 is composed of an epitaxial dielectric film laminated on the metal electrode flat plate 110 (first epitaxial electrode film). The metal electrode flat plate 111 is composed of a second epitaxial electrode film laminated on the dielectric film 112. The constituent material of the dielectric film 112 (epitaxial dielectric film) has a perovskite structure. The dielectric film 112 includes any material of BaTiO 3 , CaTiO 3 , SrTiO 3 , BaMgO 3 , and PZT. The metal electrode flat plates (first and second epitaxial electrode films) 110 and 111 include at least one material among a metal material group made of Pt, Au, Ir, Pb, Rh, Cu, and Ag.
プリント配線基板101にはデカップリングコンデンサ103が実装され、デカップリングコンデンサ103は端子(第1の端子)113と端子(第2の端子)114とを有し、グランド用BGAボール105bと端子113が金属電極平板110で接続され、電源用BGAボール105aと端子114が金属電極平板111で接続されている。   A decoupling capacitor 103 is mounted on the printed circuit board 101. The decoupling capacitor 103 has a terminal (first terminal) 113 and a terminal (second terminal) 114. The ground BGA ball 105b and the terminal 113 are connected to each other. The metal electrode flat plate 110 is connected, and the power supply BGA ball 105 a and the terminal 114 are connected by the metal electrode flat plate 111.
このような構成において、LSI102の電源とグランド間の電源ノイズ等交流成分の電流経路115を矢印で示す。   In such a configuration, a current path 115 of an AC component such as power supply noise between the power supply of the LSI 102 and the ground is indicated by an arrow.
図2は本実施の形態1において、メモリモジュールの構成例を示す平面図である。図2に示すように、プリント配線基板101上に、DRAM等のLSI102とデカップリングコンデンサ103が複数個実装されている。そして、図1で示したような構成の薄膜コンデンサ109により、LSI102裏の電源用BGAボール105aとグランド用BGAボール105bがデカップリングコンデンサ103に接続されている。このように、金属電極平板で誘電体膜を挟み込んだ薄膜コンデンサを配線部材として使用し、LSIの電源端子とデカップリングコンデンサとの間を接続することにより、低インダクタンス化が実現できる。   FIG. 2 is a plan view showing a configuration example of the memory module in the first embodiment. As shown in FIG. 2, a plurality of LSIs 102 such as DRAMs and a decoupling capacitor 103 are mounted on a printed wiring board 101. The power supply BGA ball 105 a and the ground BGA ball 105 b on the back of the LSI 102 are connected to the decoupling capacitor 103 by the thin film capacitor 109 configured as shown in FIG. In this way, by using a thin film capacitor having a dielectric film sandwiched between metal electrode flat plates as a wiring member and connecting the power supply terminal of the LSI and the decoupling capacitor, low inductance can be realized.
次に、薄膜コンデンサ109の製造方法の一例を説明する。   Next, an example of a method for manufacturing the thin film capacitor 109 will be described.
例えば、常誘電性結晶微粒子を金属アルコキシド、金属錯体および/または金属カルボン酸塩を主原料とする金属酸化物アモルファス前駆体中に分散させ、当該前駆体溶液を基板上に塗布し、乾燥,焼成することにより誘電体膜112を作製する。   For example, paraelectric fine particles are dispersed in a metal oxide amorphous precursor mainly composed of metal alkoxide, metal complex and / or metal carboxylate, and the precursor solution is coated on a substrate, dried and fired. Thus, the dielectric film 112 is produced.
用いる常誘電性結晶微粒子は室温で常誘電性を示し、一般にコンデンサ用誘電体材料として用いられている金属酸化物であればよい。例えば、Ba,Sr,Ca,La,Ti,Ta,Zr,Cu,Fe,W,Co,Mg,Zn,Ni,Nb,Pb,Li,K,Sn,Al,Smの1種以上を含む酸化物を用いることができる。   The paraelectric crystal particles to be used may be metal oxides that exhibit paraelectric properties at room temperature and are generally used as dielectric materials for capacitors. For example, an oxide containing one or more of Ba, Sr, Ca, La, Ti, Ta, Zr, Cu, Fe, W, Co, Mg, Zn, Ni, Nb, Pb, Li, K, Sn, Al, and Sm. Can be used.
その製造方法は、気相法(化学気相析出法(CVD),物理気相析出法(PVD))、溶液法(金属アルコキシド法,共沈法,逆ミセル法,噴霧法等)等、金属酸化物の微粒子を形成できる方法であればよい。   The production method includes vapor phase methods (chemical vapor deposition (CVD), physical vapor deposition (PVD)), solution methods (metal alkoxide method, coprecipitation method, reverse micelle method, spray method, etc.), metal Any method capable of forming oxide fine particles may be used.
また、薄膜を得るためには、極力、微粒子間の凝集を防ぐ必要がある。金属アルコキシド、金属錯体および/または金属カルボン酸塩等を用いた溶液中での微粒子形成法が、他の方法に比べ望ましい。この場合、(BaSr1−X)TiO(但し、0≦X≦1)で示される金属酸化物は、ゾル−ゲル法により直接、結晶微粒子が得られることが知られており、この結晶微粒子を用いることができる。 Moreover, in order to obtain a thin film, it is necessary to prevent aggregation between fine particles as much as possible. The fine particle formation method in a solution using a metal alkoxide, a metal complex, and / or a metal carboxylate is more desirable than other methods. In this case, it is known that the metal oxide represented by (Ba X Sr 1-X ) TiO 3 (where 0 ≦ X ≦ 1) can directly obtain crystal fine particles by the sol-gel method. Crystal fine particles can be used.
溶液中での前記(BaSr1−X)TiO結晶微粒子の合成にはBa,Sr,Tiの金属のアルコキシド,金属錯体または金属カルボン酸塩を用いることができる。 For the synthesis of the (Ba X Sr 1-X ) TiO 3 crystal fine particles in solution, Ba, Sr, Ti metal alkoxides, metal complexes, or metal carboxylates can be used.
金属アルコキシドとしては、例えばOCH、OC、OC、OC、OCOCHなどのアルコキシル基からなるアルコキシドを用いることができる。 As the metal alkoxide, it can be used, for example OCH 3, OC 2 H 5, OC 3 H 7, OC 4 H 9, alkoxide consisting of alkoxyl groups such as OC 2 H 4 OCH 3.
金属錯体化合物としては前記金属のアセチルアセトン、ベンゾイルアセトン、ベンゾイルトリフルオロアセトン、ベンゾイルジフルオロアセトン、ベンゾイルフルオロアセトンの錯体等が挙げられる。また、金属カルボン酸塩としては、例えば、酢酸,シュウ酸等の金属カルボン酸塩を用いることができる。   Examples of the metal complex compound include complexes of acetylacetone, benzoylacetone, benzoyltrifluoroacetone, benzoyldifluoroacetone, benzoylfluoroacetone, and the like. Moreover, as a metal carboxylate, metal carboxylates, such as an acetic acid and an oxalic acid, can be used, for example.
用いる常誘電性結晶微粒子の粒径は、膜厚以下であればよい。バルクで強誘電性を示す誘電体結晶の場合、一般に液相法,気相法により作製した強誘電体結晶微粒子は、粒径が小さくなるに伴い強誘電性ではなく常誘電性を示すことが知られている。   The particle diameter of the paraelectric crystal particles used may be equal to or less than the film thickness. In the case of dielectric crystals showing ferroelectricity in bulk, ferroelectric crystal particles produced by liquid phase method and vapor phase method generally show paraelectricity instead of ferroelectricity as the particle size decreases. Are known.
例えば、チタン酸バリウムでは、120nm以下の粒径では強誘電性を示す正方晶ではなく、常誘電性の立方晶を示すことが知られている。したがって、バルクで強誘電性を示す誘電体をコンデンサ材料として用いる場合、室温で強誘電性を示さなくなる粒径まで微粒子化する必要がある。   For example, barium titanate is known to exhibit a paraelectric cubic crystal instead of a tetragonal crystal exhibiting ferroelectricity at a particle size of 120 nm or less. Therefore, when a dielectric material that exhibits bulk ferroelectricity is used as a capacitor material, it is necessary to make the particles finer to a particle size that does not exhibit ferroelectricity at room temperature.
金属酸化物誘電体アモルファスを形成するための前駆体化合物としては、最終的に金属酸化物アモルファスとなる化合物であれば限定されない。金属アルコキシド、金属錯体および金属カルボン酸塩から選ばれる1種以上が好ましい。   The precursor compound for forming the metal oxide dielectric amorphous is not limited as long as it is a compound that finally becomes a metal oxide amorphous. One or more selected from metal alkoxides, metal complexes and metal carboxylates are preferred.
特に、一般式Pb(ZrTi1−y)TiO(但し、0≦y≦1)で示される金属酸化物アモルファスは高誘電率を示し、比誘電率の高い誘電体薄膜を得たい場合、上記の一般式で示される金属酸化物アモルファスに、金属酸化物微粒子を添加することは効果的である。 In particular, when a metal oxide amorphous material represented by the general formula Pb (Zr y Ti 1-y ) TiO 3 (where 0 ≦ y ≦ 1) exhibits a high dielectric constant and a dielectric thin film having a high relative dielectric constant is desired. It is effective to add metal oxide fine particles to the metal oxide amorphous represented by the above general formula.
金属アルコキシドとしてはBa,Sr,Ca,La,Ti,Ta,Zr,Cu,Fe,W,Co,Mg,Zn,Ni,Nb,Pb,Li,K,Sn,Al,Smなどのアルコキシドが挙げられる。例えば、OCH,OC,OC,OC,OCOCHなどのアルコキシル基からなる金属アルコキシド等を用いることができる。 Examples of the metal alkoxide include Ba, Sr, Ca, La, Ti, Ta, Zr, Cu, Fe, W, Co, Mg, Zn, Ni, Nb, Pb, Li, K, Sn, Al, and Sm. It is done. For example, a metal alkoxide composed of an alkoxyl group such as OCH 3 , OC 2 H 5 , OC 3 H 7 , OC 4 H 9 , OC 2 H 4 OCH 3, or the like can be used.
金属錯体化合物としては前記金属のアセチルアセトン,ベンゾイルアセトン,ベンゾイルトリフルオロアセトン,ベンゾイルジフルオロアセトン,ベンゾイルフルオロアセトンの錯体等が挙げられる。   Examples of the metal complex compound include complexes of the above-mentioned metal acetylacetone, benzoylacetone, benzoyltrifluoroacetone, benzoyldifluoroacetone, benzoylfluoroacetone, and the like.
金属カルボン酸塩としては、例えば、酢酸塩などが用いられ、具体的には以下のようなものが挙げられる。酢酸バリウム,酢酸銅(II),酢酸リチウム,酢酸マグネシウム,酢酸鉛,シュウ酸バリウム,シュウ酸カルシウム,シュウ酸銅(II),シュウ酸マグネシウム,シュウ酸スズ(II)等を用いることができる。   As the metal carboxylate, for example, acetate is used, and specific examples include the following. Barium acetate, copper (II) acetate, lithium acetate, magnesium acetate, lead acetate, barium oxalate, calcium oxalate, copper (II) oxalate, magnesium oxalate, tin (II) oxalate, and the like can be used.
誘電体膜112は、金属酸化物アモルファス中に常誘電性結晶微粒子を任意の割合で含有することにより、比誘電率や誘電損失等の電気特性を変えることができる。   The dielectric film 112 can change electrical characteristics such as dielectric constant and dielectric loss by containing paraelectric crystal fine particles in an arbitrary ratio in the metal oxide amorphous.
常誘電性結晶微粒子と誘電体アモルファス前駆体の割合は、ペースト状態で塗布できる範囲であれば特に制限はないが、誘電特性の上からは、常誘電性結晶微粒子の添加量が、金属酸化物アモルファスと常誘電性結晶微粒子の和に対して20mol%以上でないと微粒子添加の効果が低い。また、誘電体薄膜のリーク電流の面からは80mol%以下であることが好ましい。   The ratio between the paraelectric crystal fine particles and the dielectric amorphous precursor is not particularly limited as long as it can be applied in a paste state. However, in terms of dielectric properties, the addition amount of the paraelectric crystal fine particles is a metal oxide. If the amount is not more than 20 mol% with respect to the sum of amorphous and paraelectric crystal fine particles, the effect of adding fine particles is low. Moreover, it is preferable that it is 80 mol% or less from the surface of the leakage current of a dielectric thin film.
塗布方法はバーコート,ディップコート,ロールコート,スピンコートなど、金属酸化物前駆体溶液の性質により各種の方法が可能である。   Various coating methods such as bar coating, dip coating, roll coating, and spin coating can be applied depending on the properties of the metal oxide precursor solution.
形成される膜の厚さは、特に限定されるものではないが、一般的に5nm〜50μmであり、1回の塗布で所望の膜厚が得られない場合には、塗布,乾燥の工程を複数回繰り返し行った後、本焼成を行う。ここで、乾燥は50〜400℃で30秒〜15分、本焼成は200〜400℃で30分〜2時間程度行うことが望ましい。   The thickness of the film to be formed is not particularly limited, but is generally 5 nm to 50 μm. If a desired film thickness cannot be obtained by a single coating, the steps of coating and drying are performed. After repeatedly performing several times, this baking is performed. Here, it is desirable that drying is performed at 50 to 400 ° C. for 30 seconds to 15 minutes, and main baking is performed at 200 to 400 ° C. for about 30 minutes to 2 hours.
また、薄膜コンデンサ109は、上記した誘電体薄膜の両面に、一対の電極を対向し形成したものである。なお、誘電体薄膜と電極とを交互に積層した積層薄膜コンデンサであってもよいことは勿論である。   The thin film capacitor 109 is formed by opposing a pair of electrodes on both surfaces of the dielectric thin film. Of course, a multilayer thin film capacitor in which dielectric thin films and electrodes are alternately laminated may be used.
薄膜コンデンサ109に用いる電極は、電気抵抗の低い導電性材料が好ましい。具体的には金,銅,ニッケル,アルミニウム,プラチナ,タングステン,モリブデン,鉄,ニオブ,チタン,ニッケル/クロム合金,鉄/ニッケル/クロム合金,窒化タンタル等が挙げられる。特に、銅は電気抵抗が小さく好ましい。   The electrode used for the thin film capacitor 109 is preferably a conductive material with low electrical resistance. Specific examples include gold, copper, nickel, aluminum, platinum, tungsten, molybdenum, iron, niobium, titanium, nickel / chromium alloy, iron / nickel / chromium alloy, and tantalum nitride. In particular, copper is preferable because of its low electric resistance.
薄膜コンデンサ109においては、基板を金属酸化物の結晶化温度付近まで加熱することなく、金属酸化物薄膜を形成することができる。この場合、絶縁層や基板材料に高温で変性し易い有機材料を用いることができる。また、電極および配線には、高温焼成下では反応を生じる酸化インジュウムや銅を用いることができる。   In the thin film capacitor 109, a metal oxide thin film can be formed without heating the substrate to near the crystallization temperature of the metal oxide. In this case, an organic material that is easily denatured at a high temperature can be used for the insulating layer and the substrate material. In addition, for the electrode and the wiring, indium oxide or copper which causes a reaction under high temperature firing can be used.
したがって、本実施の形態1による半導体装置によれば、薄膜コンデンサをデカップリングコンデンサまでの給電経路として利用することで、実装密度向上とノイズ低減の両立を実現することができる。   Therefore, according to the semiconductor device according to the first embodiment, by using the thin film capacitor as a power supply path to the decoupling capacitor, it is possible to achieve both improvement in mounting density and noise reduction.
薄膜コンデンサを用いることで従来構造に対して、以下のような低インダクタンス化の
メリットがある。
By using a thin film capacitor, there are the following merits of low inductance compared to the conventional structure.
(1)従来構造でLSI電源端子直近にデカップリングコンデンサを配置した場合と比較して、薄膜コンデンサの場合は、通常の電源・グランドプレーンと同一幅であれば、200〜300倍の距離を離しても、ほぼ同一のインダクタンスとなる。また、幅が1/10であっても20〜30倍の距離に離しても良い。この際、薄膜コンデンサの実効インダクタンスLeffは次の式で表される。 (1) Compared to the case where a decoupling capacitor is arranged in the vicinity of the LSI power supply terminal in the conventional structure, the distance of the thin film capacitor is 200 to 300 times as long as it is the same width as the normal power supply / ground plane. However, the inductance is almost the same. Moreover, even if the width is 1/10, it may be separated by a distance of 20 to 30 times. At this time, the effective inductance L eff of the thin film capacitor is expressed by the following equation.
eff=μh・l/W
但し、μは透磁率、hは電源・グランド電極間距離(誘電体膜112の厚さ)、lは距離(金属電極平板110,111の長さ)、Wは電極幅(金属電極平板110,111の幅)である。なお、一般的なプリント配線基板の電源・グランド間距離は100μm、薄膜コンデンサの電極間距離は、0.3〜0.5μmである。
L eff = μh · l / W
Where μ is the magnetic permeability, h is the distance between the power and ground electrodes (the thickness of the dielectric film 112), l is the distance (the length of the metal electrode flat plates 110 and 111), and W is the electrode width (the metal electrode flat plates 110, 111). 111 width). Note that the distance between the power supply and ground of a general printed wiring board is 100 μm, and the distance between electrodes of the thin film capacitor is 0.3 to 0.5 μm.
(2)LSIとデカップリングコンデンサ間の配線用VIAが必要でなくなり、LSI部品直下の給電ループが最小となるため、デカップリングコンデンサ及びパッケージの実装インダクタンスの極小化が図れる。   (2) The VIA for wiring between the LSI and the decoupling capacitor is not necessary, and the power feeding loop directly under the LSI component is minimized, so that the mounting inductance of the decoupling capacitor and the package can be minimized.
以上のメリットにより、コンデンサ実装レイアウトの自由度が高まるため、高密度実装が可能となる。   Due to the above merits, the degree of freedom of the capacitor mounting layout is increased, so that high-density mounting is possible.
また、前記(1)、(2)による低インダクタンス化のメリットにより、同じ目標インダクタンスに対して、従来方式より少ないコンデンサ数で目標を実現できるため、部品搭載数の削減の効果も期待でき、これらにより高密度実装が可能になる。   In addition, due to the merit of low inductance due to the above (1) and (2), the target can be realized with a smaller number of capacitors than the conventional method for the same target inductance, so the effect of reducing the number of components can be expected. Enables high-density mounting.
(実施の形態2)
本実施の形態2は、前記実施の形態1で示した薄膜コンデンサ109を、汎用性のある外付け配線部品としたものである。
(Embodiment 2)
In the second embodiment, the thin film capacitor 109 shown in the first embodiment is a versatile external wiring component.
図3は本発明の実施の形態2による配線部品の構成を示す図であり、(a)は平面図、(b)は断面図である。   3A and 3B are diagrams showing a configuration of a wiring component according to Embodiment 2 of the present invention, in which FIG. 3A is a plan view and FIG. 3B is a cross-sectional view.
図3により、本実施の形態2による配線部品の構成の一例を説明する。本実施の形態2の配線部品は、例えば、金属電極平板110,111と、誘電体膜112と、電源用BGAボール電極301と、グランド用BGAボール電極302と、コンデンサ用電極303,304などから構成される。金属電極平板110,111と、誘電体膜112は、前記実施の形態1と同じ材料で製作されている。また、誘電体膜112を挟み込んだ金属電極平板110,111からなる配線部品は、プリント配線基板101とは別の工程で製作され、この配線部品がプリント配線基板101にハンダ付けにより固定される。   An example of the configuration of the wiring component according to the second embodiment will be described with reference to FIG. The wiring component of the second embodiment includes, for example, metal electrode flat plates 110 and 111, a dielectric film 112, a power BGA ball electrode 301, a ground BGA ball electrode 302, capacitor electrodes 303 and 304, and the like. Composed. Metal electrode flat plates 110 and 111 and dielectric film 112 are made of the same material as in the first embodiment. A wiring component composed of the metal electrode flat plates 110 and 111 sandwiching the dielectric film 112 is manufactured in a process different from the printed wiring board 101, and the wiring component is fixed to the printed wiring board 101 by soldering.
金属電極平板110は、グランド用BGAボール(第1の電源電極)105bに接続するためのグランド用BGAボール電極(第1の集積回路用端子)302と、デカップリングコンデンサ103の第1の端子に接続するためのコンデンサ用電極(第1のコンデンサ用端子)303を有している。金属電極平板111は、電源用BGAボール(第2の電源電極)105aに接続するための電源用BGAボール電極(第2の集積回路用端子)301と、デカップリングコンデンサ103の第2の端子に接続するためのコンデンサ用電極(第2のコンデンサ用端子)304を有している。なお、デカップリングコンデンサ103と、LSI102の実装が容易となるように、コンデンサ用電極303,304と、電源用BGAボール電極301と、グランド用BGAボール電極302の上面の高低差は100μm以下となっている。   The metal electrode flat plate 110 is connected to the ground BGA ball electrode (first integrated circuit terminal) 302 for connection to the ground BGA ball (first power supply electrode) 105 b and the first terminal of the decoupling capacitor 103. A capacitor electrode (first capacitor terminal) 303 for connection is provided. The metal electrode flat plate 111 is connected to a power supply BGA ball electrode (second integrated circuit terminal) 301 for connection to a power supply BGA ball (second power supply electrode) 105 a and a second terminal of the decoupling capacitor 103. A capacitor electrode (second capacitor terminal) 304 for connection is provided. In order to facilitate mounting of the decoupling capacitor 103 and the LSI 102, the height difference between the upper surfaces of the capacitor electrodes 303 and 304, the power supply BGA ball electrode 301 and the ground BGA ball electrode 302 is 100 μm or less. ing.
また、金属電極平板110と金属電極平板111の間に挟み込まれた誘電体膜112の厚さは、前記実施の形態1と同様に1μm以下である。また、電源用BGAボール電極301は、貫通VIA305により、下部の電極と接続され、プリント配線基板101の電極と接続できるようになっている。   In addition, the thickness of the dielectric film 112 sandwiched between the metal electrode flat plate 110 and the metal electrode flat plate 111 is 1 μm or less as in the first embodiment. Further, the power supply BGA ball electrode 301 is connected to the lower electrode through the via VIA 305 so that it can be connected to the electrode of the printed wiring board 101.
すなわち、金属電極平板110は、さらに、プリント配線基板101のグランド電極に接続するための第1の基板用端子を有し、金属電極平板111は、さらに、プリント配線基板101の電源電極に接続するための第2の基板用端子を有する。そして、グランド用BGAボール電極302と前記第1の基板用端子は、金属電極平板110の異なる面に配置され、電源用BGAボール電極301と前記第2の基板用端子は、金属電極平板111の異なる面に配置され、グランド用BGAボール電極302と前記第1の基板用端子間を電気的に接続するために誘電体膜112を貫通する電極(貫通VIA305)、又は誘電体膜112を介さないで積層された電極が存在し、電源用BGAボール電極301と前記第2の基板用端子間を電気的に接続するために誘電体膜112を貫通する電極(貫通VIA305)、又は誘電体膜112を介さないで積層された電極が存在する。   That is, the metal electrode flat plate 110 further has a first substrate terminal for connection to the ground electrode of the printed wiring board 101, and the metal electrode flat plate 111 is further connected to the power supply electrode of the printed wiring board 101. A second substrate terminal. The ground BGA ball electrode 302 and the first substrate terminal are arranged on different surfaces of the metal electrode flat plate 110, and the power BGA ball electrode 301 and the second substrate terminal are connected to the metal electrode flat plate 111. An electrode penetrating the dielectric film 112 (through VIA 305) or the dielectric film 112 is not interposed in order to electrically connect the ground BGA ball electrode 302 and the first substrate terminal to each other. In order to electrically connect the power supply BGA ball electrode 301 and the second substrate terminal, an electrode penetrating the dielectric film 112 (through VIA 305) or the dielectric film 112 is provided. There are electrodes stacked without intervening.
したがって、本実施の形態2の配線部品によれば、前記実施の形態1と同様の効果が得られるとともに、コンデンサ電極パターンやパッケージの電源・グランド電極パターンは汎用的であるので、汎用性のある部品化により、低コスト化が図れる。   Therefore, according to the wiring component of the second embodiment, the same effects as those of the first embodiment can be obtained, and the capacitor electrode pattern and the power / ground electrode pattern of the package are versatile. Cost reduction can be achieved by using parts.
(実施の形態3)
本実施の形態3は、前記実施の形態2で示した外付け配線部品に対して、電極の個数を増加させたものである。
(Embodiment 3)
In the third embodiment, the number of electrodes is increased with respect to the external wiring component shown in the second embodiment.
図4は本発明の実施の形態3による配線部品の構成を示す平面図である。   FIG. 4 is a plan view showing the configuration of the wiring component according to the third embodiment of the present invention.
図4に示すように、金属電極平板110は、グランド用BGAボール105bに接続するための複数のグランド用BGAボール電極302a,302bと、デカップリングコンデンサ103の第1の端子に接続するための複数のコンデンサ用電極303a,303b,303cを有している。金属電極平板111は、電源用BGAボール105aに接続するための複数の電源用BGAボール電極301a,301bと、デカップリングコンデンサ103の第2の端子に接続するためのコンデンサ用電極304a,304b,304cを有している。   As shown in FIG. 4, the metal electrode flat plate 110 includes a plurality of ground BGA ball electrodes 302 a and 302 b for connection to the ground BGA ball 105 b and a plurality of connections for connection to the first terminal of the decoupling capacitor 103. Capacitor electrodes 303a, 303b, and 303c. The metal electrode flat plate 111 includes a plurality of power supply BGA ball electrodes 301a and 301b for connection to the power supply BGA ball 105a and capacitor electrodes 304a, 304b and 304c for connection to the second terminal of the decoupling capacitor 103. have.
したがって、本実施の形態3の配線部品によれば、前記実施の形態1及び2と同様の効果が得られるとともに、コンデンサ用電極については、電極形状により、複数のコンデンサや多端子のコンデンサにも対応することができ、BGAボール電極については、電極形状により、複数の電極に対応することができる。   Therefore, according to the wiring component of the third embodiment, the same effect as in the first and second embodiments can be obtained, and the capacitor electrode can be applied to a plurality of capacitors and multi-terminal capacitors depending on the electrode shape. The BGA ball electrode can correspond to a plurality of electrodes depending on the electrode shape.
(実施の形態4)
本実施の形態4は、前記実施の形態1で示した半導体装置に対して、薄膜コンデンサの金属電極平板に薄膜抵抗を直列接続して薄膜コンデンサを介したデカップリングコンデンサまでの給電経路のQ値を下げたものである。通常、薄膜コンデンサとデカップリングコンデンサは、それぞれが有する容量・寄生インダクタンス・寄生抵抗値が異なるため、異なる共振周波数を有する。この結果、両者の共振周波数のほぼ中間の周波数でインピーダンスの反共振現象によりインピーダンスが極大値を取るため、この反共振周波数における電源ノイズを増長してしまう。この反共振周波数におけるインピーダンス極大値は給電経路のQ値を下げることで低く抑えることができ、これにより電源ノイズを低く抑えることができる。
(Embodiment 4)
The fourth embodiment is different from the semiconductor device shown in the first embodiment in that the Q value of the feeding path to the decoupling capacitor through the thin film capacitor by connecting the thin film resistor in series to the metal electrode plate of the thin film capacitor. Is lowered. Usually, a thin film capacitor and a decoupling capacitor have different resonance frequencies because they have different capacitances, parasitic inductances, and parasitic resistance values. As a result, the impedance takes a local maximum value due to the antiresonance phenomenon of the impedance at a frequency approximately halfway between the resonance frequencies of the two, so that power supply noise at the antiresonance frequency is increased. The impedance maximum value at the anti-resonance frequency can be suppressed to a low level by lowering the Q value of the power feeding path, and thus power supply noise can be suppressed to a low level.
図5は本発明の実施の形態4による半導体装置の構成を示す断面図である。   FIG. 5 is a cross-sectional view showing a configuration of a semiconductor device according to the fourth embodiment of the present invention.
図5に示すように、金属電極平板111及び/又は金属電極平板110に高抵抗材料の薄膜抵抗501を直列接続する。そして、LSI102内部からみたデカップリングコンデンサ103までのループ抵抗値Rが次式を満たすように調節する。   As shown in FIG. 5, a thin film resistor 501 of a high resistance material is connected in series to the metal electrode flat plate 111 and / or the metal electrode flat plate 110. Then, the loop resistance value R from the inside of the LSI 102 to the decoupling capacitor 103 is adjusted so as to satisfy the following equation.
R=(Le/Ct)0.5|Cd−Ct|/Cd
但し、LeはLSI102内部からみたデカップリングコンデンサ103までのループインダクタンス、Ctは金属電極平板110と金属電極平板111間の容量、Cdはデカップリングコンデンサ103の容量である。なお、この式は、インダクタンスLe,抵抗Rで接続された2つの並列な容量(Ct,Cd)により発生する反共振インピーダンスが極小値を取る場合の抵抗値を、回路計算を解くことで得た式である。
R = (Le / Ct) 0.5 | Cd−Ct | / Cd
Here, Le is a loop inductance from the inside of the LSI 102 to the decoupling capacitor 103, Ct is a capacitance between the metal electrode flat plate 110 and the metal electrode flat plate 111, and Cd is a capacitance of the decoupling capacitor 103. This equation is obtained by solving the circuit calculation of the resistance value when the anti-resonance impedance generated by two parallel capacitors (Ct, Cd) connected by the inductance Le and the resistance R takes a minimum value. It is a formula.
したがって、本実施の形態4による半導体装置によれば、前記実施の形態1と同様の効果が得られるとともに、薄膜抵抗でループ抵抗値Rを調節することにより、インピーダンスプロファイルのQ値すなわちピーク値が下がり、さらなる電源ノイズの低減化が図れる。   Therefore, according to the semiconductor device according to the fourth embodiment, the same effect as in the first embodiment can be obtained, and the Q value of the impedance profile, that is, the peak value can be obtained by adjusting the loop resistance value R with the thin film resistor. The power supply noise can be further reduced.
(実施の形態5)
本実施の形態5は、前記実施の形態1で示した半導体装置に対して、薄膜コンデンサの誘電体膜に有機材料を用いて、薄膜コンデンサを折り曲げ可能としたものである。
(Embodiment 5)
In the fifth embodiment, the thin film capacitor can be bent with respect to the semiconductor device shown in the first embodiment by using an organic material for the dielectric film of the thin film capacitor.
図6は本発明の実施の形態5による半導体装置の構成を示す断面図である。   FIG. 6 is a cross-sectional view showing the configuration of the semiconductor device according to the fifth embodiment of the present invention.
図6に示すように、薄膜コンデンサ109aの誘電体膜112aとして有機材料(芳香族ポリアミド・ベースのポリマー材料等)を用いる。これにより、薄膜コンデンサ109aが折り曲げ可能となる。   As shown in FIG. 6, an organic material (such as an aromatic polyamide-based polymer material) is used as the dielectric film 112a of the thin film capacitor 109a. Thereby, the thin film capacitor 109a can be bent.
したがって、本実施の形態5による半導体装置によれば、前記実施の形態1と同様の効果が得られるとともに、薄膜コンデンサが折り曲げ可能となるので、実装の自由度がさらに大きくなる。   Therefore, according to the semiconductor device according to the fifth embodiment, the same effect as in the first embodiment can be obtained, and the thin film capacitor can be bent, so that the degree of freedom in mounting is further increased.
(実施の形態6)
本実施の形態6は、前記実施の形態1で示した半導体装置に対して、デカップリングコンデンサを、薄膜コンデンサにより多層のコンデンサ構造としたものである。
(Embodiment 6)
In the sixth embodiment, a decoupling capacitor is a multi-layer capacitor structure using a thin film capacitor with respect to the semiconductor device shown in the first embodiment.
図7は本発明の実施の形態6による半導体装置の構成を示す断面図である。   FIG. 7 is a sectional view showing a configuration of a semiconductor device according to the sixth embodiment of the present invention.
図7に示すように、デカップリングコンデンサ103aは、薄膜コンデンサにより多層のコンデンサ構造を構成している。これにより、薄膜コンデンサ109と同様の工程でデカップリングコンデンサ103aを製作することが可能となる。   As shown in FIG. 7, the decoupling capacitor 103a forms a multilayer capacitor structure with thin film capacitors. As a result, the decoupling capacitor 103a can be manufactured in the same process as the thin film capacitor 109.
したがって、本実施の形態6による半導体装置によれば、前記実施の形態1と同様の効果が得られるとともに、薄膜コンデンサ109と同じ製造プロセスでデカップリングコンデンサ103aを製作することが可能となり、実装部品点数が削減され、低コスト化が図れる。   Therefore, according to the semiconductor device of the sixth embodiment, the same effects as those of the first embodiment can be obtained, and the decoupling capacitor 103a can be manufactured by the same manufacturing process as that of the thin film capacitor 109. The number of points can be reduced and the cost can be reduced.
(実施の形態7)
本実施の形態7は、前記実施の形態1で示した半導体装置に対して、通常のデカップリングコンデンサを薄膜コンデンサに接続するとともに、他のコンデンサにも接続できるように、プリント配線基板の電源層/グランド層と電源用/グランド用BGAボールの間を接続したものである。
(Embodiment 7)
In the seventh embodiment, the power supply layer of the printed circuit board is connected to the semiconductor device shown in the first embodiment so that a normal decoupling capacitor can be connected to a thin film capacitor and to other capacitors. / A ground layer and a power / ground BGA ball are connected.
図8は本発明の実施の形態7による半導体装置の構成を示す断面図である。   FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device according to the seventh embodiment of the present invention.
通常、デカップリングコンデンサ103は低周波領域のインピーダンスを下げるために大容量であることが多い。しかし大容量のコンデンサはESLも大きいので、あまり大容量のコンデンサを付加できないことがある。したがって、低周波数領域では、他のコンデンサの助けも借りてインピーダンスを下げる必要がある場合がある。また、実装のインダクタンスを減らしても、コンデンサのESLは残るので、高周波数領域においても、他のコンデンサの助けを借りてインピーダンスを下げる必要がある場合がある。   Usually, the decoupling capacitor 103 often has a large capacity in order to lower the impedance in the low frequency region. However, since a large-capacity capacitor has a large ESL, it may not be possible to add a large-capacity capacitor. Therefore, in the low frequency region, it may be necessary to lower the impedance with the help of other capacitors. Even if the mounting inductance is reduced, the ESL of the capacitor remains, so it may be necessary to lower the impedance with the help of other capacitors even in the high frequency region.
そこで、図8に示すように、電源用BGAボール105aと電源用VIA801と電源層106を接続し、グランド用BGAボール105bとグランド用VIA108とグランド層107を接続することにより、他のコンデンサの接続が可能となる。   Therefore, as shown in FIG. 8, the power supply BGA ball 105a, the power supply VIA 801, and the power supply layer 106 are connected, and the ground BGA ball 105b, the ground VIA 108, and the ground layer 107 are connected to connect other capacitors. Is possible.
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、前記実施の形態においては、DRAM等のLSIを搭載したメモリモジュールについて説明したが、これに限定されるものではなく、他のLSIを搭載したプリント配線基板からなる半導体装置についても適用可能である。   For example, in the above-described embodiment, a memory module mounted with an LSI such as a DRAM has been described. However, the present invention is not limited to this, and the present invention can also be applied to a semiconductor device including a printed wiring board mounted with another LSI. is there.
本発明は、メモリモジュール、プリント配線基板、その他高密度実装基板などに有効である。   The present invention is effective for memory modules, printed wiring boards, and other high-density mounting boards.
101,901 プリント配線基板
102,902 LSI
102a,902a LSIチップ
103,103a,903 デカップリングコンデンサ
104,904 LSIパッケージ
105,905 BGAボール
105a,905a 電源用BGAボール
105b,905b グランド用BGAボール
106,906 電源層
107,907 グランド層
108,305,801,908a,908b VIA
109,109a 薄膜コンデンサ
110,111 金属電極平板
112,112a 誘電体膜
113,114 端子
115,909 電流経路
301,301a,301b 電源用BGAボール電極
302,302a,302b グランド用BGAボール電極
303,303a,303b,303c,304,304a,304b,304c コンデンサ用電極
501 薄膜抵抗
101,901 Printed wiring board 102,902 LSI
102a, 902a LSI chips 103, 103a, 903 Decoupling capacitors 104, 904 LSI packages 105, 905 BGA balls 105a, 905a BGA balls for power supply 105b, 905b BGA balls for ground 106, 906 Power supply layers 107, 907 Ground layers 108, 305 , 801, 908a, 908b VIA
109, 109a Thin film capacitors 110, 111 Metal electrode flat plates 112, 112a Dielectric film 113, 114 Terminals 115, 909 Current paths 301, 301a, 301b BGA ball electrodes for power supply 302, 302a, 302b BGA ball electrodes for ground 303, 303a, 303b, 303c, 304, 304a, 304b, 304c Capacitor electrode 501 Thin film resistor

Claims (17)

  1. 半導体集積回路と、前記半導体集積回路が実装されたプリント配線基板とを備えた半導体装置であって、
    前記半導体集積回路は、前記プリント配線基板から電源供給を受けるための第1の電極と第2の電極とを有し、
    前記第1の電極と前記第2の電極は隣接しており、
    前記プリント配線基板にはデカップリングコンデンサが実装され、
    前記デカップリングコンデンサは第1の端子と第2の端子とを有し、
    前記第1の電極と前記第1の端子が第1の金属電極平板で接続され、
    前記第2の電極と前記第2の端子が第2の金属電極平板で接続され、
    前記第1の金属電極平板と前記第2の金属電極平板の間には、誘電体膜が挟み込まれており、
    前記第1の金属電極平板は、前記プリント配線基板の第1の電源電極に接続するための第1の基板用端子を有し、
    前記第2の金属電極平板は、前記プリント配線基板の第2の電源電極に接続するための第2の基板用端子を有することを特徴とする半導体装置。
    A semiconductor device comprising a semiconductor integrated circuit and a printed wiring board on which the semiconductor integrated circuit is mounted,
    The semiconductor integrated circuit has a first electrode and a second electrode for receiving power supply from the printed wiring board,
    The first electrode and the second electrode are adjacent to each other;
    A decoupling capacitor is mounted on the printed wiring board,
    The decoupling capacitor has a first terminal and a second terminal;
    The first electrode and the first terminal are connected by a first metal electrode flat plate,
    The second electrode and the second terminal are connected by a second metal electrode flat plate,
    A dielectric film is sandwiched between the first metal electrode flat plate and the second metal electrode flat plate,
    The first metal electrode flat plate has a first board terminal for connecting to a first power supply electrode of the printed wiring board,
    The second metal electrode flat plate has a second substrate terminal for connection to a second power supply electrode of the printed wiring board.
  2. 請求項1記載の半導体装置において、
    前記半導体集積回路の第1の電源電極に接続するための第1の集積回路用端子と前記第1の基板用端子は、前記第1の金属電極平板の異なる面に配置され、
    前記半導体集積回路の第2の電源電極に接続するための第2の集積回路用端子と前記第2の基板用端子は、前記第2の金属電極平板の異なる面に配置され、
    前記第1の集積回路用端子と前記第1の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在し、
    前記第2の集積回路用端子と前記第2の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在することを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The first integrated circuit terminal for connecting to the first power supply electrode of the semiconductor integrated circuit and the first substrate terminal are disposed on different surfaces of the first metal electrode flat plate,
    The second integrated circuit terminal for connecting to the second power supply electrode of the semiconductor integrated circuit and the second substrate terminal are disposed on different surfaces of the second metal electrode flat plate,
    In order to electrically connect the first integrated circuit terminal and the first substrate terminal, there is an electrode that penetrates the dielectric film or an electrode that is stacked without the dielectric film interposed therebetween. ,
    In order to electrically connect the second integrated circuit terminal and the second substrate terminal, there is an electrode that penetrates the dielectric film, or an electrode that is stacked without the dielectric film interposed therebetween. A semiconductor device.
  3. 請求項1記載の半導体装置において、
    前記誘電体膜は、金属アルコキシドと金属錯体と金属カルボン酸塩のうち少なくとも1つを主原料とする金属酸化物アモルファス中に、前記金属酸化物アモルファスと組成又は組成比が異なる金属酸化物結晶粒子を含有することを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The dielectric film is a metal oxide crystal particle having a composition or composition ratio different from that of the metal oxide amorphous in a metal oxide amorphous mainly containing at least one of a metal alkoxide, a metal complex, and a metal carboxylate. A semiconductor device comprising:
  4. 請求項1記載の半導体装置において、
    前記誘電体膜は、一般式(BaSr1−x)TiO(但し、0<x<1)で示される常誘電性結晶粒子を含有することを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The dielectric film contains paraelectric crystal particles represented by a general formula (Ba x Sr 1-x ) TiO 3 (where 0 <x <1).
  5. 請求項3記載の半導体装置において、
    前記金属酸化物アモルファスは、一般式Pb(ZrTi1−y)O(但し、0<y<1)で示される金属酸化物であることを特徴とする半導体装置。
    The semiconductor device according to claim 3.
    The semiconductor device characterized in that the metal oxide amorphous is a metal oxide represented by a general formula Pb (Zr y Ti 1-y ) O 3 (where 0 <y <1).
  6. 請求項1記載の半導体装置において、
    前記第1の金属電極平板は、第1のエピタキシャル電極膜で構成され、
    前記誘電体膜は、前記第1のエピタキシャル電極膜上に積層されたエピタキシャル誘電体膜で構成され、
    前記第2の金属電極平板は、前記誘電体膜上に積層された第2のエピタキシャル電極膜で構成され、
    前記エピタキシャル誘電体膜の構成材料がペロブスカイト構造を有することを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The first metal electrode flat plate is composed of a first epitaxial electrode film,
    The dielectric film is composed of an epitaxial dielectric film laminated on the first epitaxial electrode film,
    The second metal electrode flat plate is composed of a second epitaxial electrode film laminated on the dielectric film,
    A semiconductor device characterized in that the constituent material of the epitaxial dielectric film has a perovskite structure.
  7. 請求項6記載の半導体装置において、
    前記エピタキシャル誘電体膜は、BaTiO、CaTiO、SrTiO、BaMgO、PZTのいずれかの材料を含むことを特徴とする半導体装置。
    The semiconductor device according to claim 6.
    The semiconductor device according to claim 1, wherein the epitaxial dielectric film includes any one of BaTiO 3 , CaTiO 3 , SrTiO 3 , BaMgO 3 , and PZT.
  8. 請求項6記載の半導体装置において、
    前記第1及び第2のエピタキシャル電極膜は、Pt、Au、Ir、Pb、Rh、Cu及びAgからなる金属材料群のうち少なくとも1種類以上の材料を含むことを特徴とする半導体装置。
    The semiconductor device according to claim 6.
    The semiconductor device according to claim 1, wherein the first and second epitaxial electrode films include at least one material of a metal material group composed of Pt, Au, Ir, Pb, Rh, Cu, and Ag.
  9. 半導体集積回路が搭載されるプリント配線基板に実装される配線部品であって、
    デカップリングコンデンサの第1の端子に接続するための第1のコンデンサ用端子と、前記半導体集積回路の第1の電源電極に接続するための第1の集積回路用端子とを有する第1の金属電極平板と、
    前記デカップリングコンデンサの第2の端子に接続するための第2のコンデンサ用端子と、前記半導体集積回路の第2の電源電極に接続するための第2の集積回路用端子とを有する第2の金属電極平板とを備え、
    前記第1の金属電極平板と前記第2の金属電極平板の間には、誘電体膜が挟み込まれており、
    前記第1の金属電極平板は、さらに、前記プリント配線基板の第1の電源電極に接続するための第1の基板用端子を有し、
    前記第2の金属電極平板は、さらに、前記プリント配線基板の第2の電源電極に接続するための第2の基板用端子を有することを特徴とする配線部品。
    A wiring component mounted on a printed wiring board on which a semiconductor integrated circuit is mounted,
    A first metal having a first capacitor terminal for connecting to the first terminal of the decoupling capacitor and a first integrated circuit terminal for connecting to the first power supply electrode of the semiconductor integrated circuit An electrode plate;
    A second capacitor terminal connected to the second terminal of the decoupling capacitor; and a second integrated circuit terminal connected to the second power supply electrode of the semiconductor integrated circuit. A metal electrode flat plate,
    A dielectric film is sandwiched between the first metal electrode flat plate and the second metal electrode flat plate,
    The first metal electrode flat plate further has a first board terminal for connecting to the first power supply electrode of the printed wiring board,
    The wiring component, wherein the second metal electrode flat plate further has a second board terminal for connection to a second power supply electrode of the printed wiring board.
  10. 請求項9記載の配線部品において、
    前記第1の集積回路用端子と前記第1の基板用端子は、前記第1の金属電極平板の異なる面に配置され、
    前記第2の集積回路用端子と前記第2の基板用端子は、前記第2の金属電極平板の異なる面に配置され、
    前記第1の集積回路用端子と前記第1の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在し、
    前記第2の集積回路用端子と前記第2の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在することを特徴とする配線部品。
    The wiring component according to claim 9,
    The first integrated circuit terminal and the first substrate terminal are disposed on different surfaces of the first metal electrode flat plate,
    The second integrated circuit terminal and the second substrate terminal are disposed on different surfaces of the second metal electrode flat plate,
    In order to electrically connect the first integrated circuit terminal and the first substrate terminal, there is an electrode that penetrates the dielectric film or an electrode that is stacked without the dielectric film interposed therebetween. ,
    In order to electrically connect the second integrated circuit terminal and the second substrate terminal, there is an electrode that penetrates the dielectric film, or an electrode that is stacked without the dielectric film interposed therebetween. Wiring parts characterized by that.
  11. 請求項9記載の配線部品において、
    前記第1のコンデンサ用端子と前記第2のコンデンサ用端子と前記第1の集積回路用端子と前記第2の集積回路用端子との高低差が100μm以下であることを特徴とする配線部品。
    The wiring component according to claim 9,
    A wiring component, wherein a difference in height between the first capacitor terminal, the second capacitor terminal, the first integrated circuit terminal, and the second integrated circuit terminal is 100 μm or less.
  12. 請求項9記載の配線部品において、
    前記第1のコンデンサ用端子と前記第2のコンデンサ用端子と前記第1の集積回路用端子と前記第2の集積回路用端子のうち少なくとも1つがそれぞれ複数あることを特徴とする配線部品。
    The wiring component according to claim 9,
    A wiring component comprising a plurality of at least one of the first capacitor terminal, the second capacitor terminal, the first integrated circuit terminal, and the second integrated circuit terminal.
  13. 請求項1記載の半導体装置において、
    前記誘電体膜を挟み込んだ前記第1及び第2の金属電極平板は、配線部品として、前記プリント配線基板とは別の工程で製作され、
    前記配線部品が前記プリント配線基板にハンダ付けにより固定されていることを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The first and second metal electrode flat plates sandwiching the dielectric film are manufactured as a wiring component in a separate process from the printed wiring board,
    A semiconductor device, wherein the wiring component is fixed to the printed wiring board by soldering.
  14. 請求項1記載の半導体装置において、
    前記第1の金属電極平板と前記第2の金属電極平板の両方、又はいずれか一方の一部に高抵抗材料の薄膜抵抗が含まれ、
    前記半導体集積回路内部からみた前記デカップリングコンデンサまでのループ抵抗値がR=(Le/Ct)0.5|Cd−Ct|/Cd(但し、Leは前記半導体集積回路内部からみた前記デカップリングコンデンサまでのループインダクタンス、Ctは前記第1の金属電極平板と前記第2の金属電極平板間の容量、Cdは前記デカップリングコンデンサの容量)となっていることを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    A thin film resistor of a high-resistance material is included in both of the first metal electrode flat plate and the second metal electrode flat plate, or a part of either one of the first metal electrode flat plate,
    A loop resistance value from the inside of the semiconductor integrated circuit to the decoupling capacitor is R = (Le / Ct) 0.5 | Cd−Ct | / Cd (where Le is the decoupling capacitor viewed from the inside of the semiconductor integrated circuit) The semiconductor device is characterized in that the loop inductance until Ct is a capacitance between the first metal electrode flat plate and the second metal electrode flat plate, and Cd is a capacitance of the decoupling capacitor.
  15. 請求項1記載の半導体装置において、
    前記誘電体膜は有機材料であり、
    前記誘電体膜を挟み込んだ前記第1及び第2の金属電極平板は、折り曲げ可能であることを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The dielectric film is an organic material,
    The semiconductor device according to claim 1, wherein the first and second metal electrode flat plates sandwiching the dielectric film are bendable.
  16. 請求項1記載の半導体装置において、
    前記デカップリングコンデンサは、薄膜コンデンサにより多層のコンデンサ構造を構成していることを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The decoupling capacitor has a multilayer capacitor structure formed of a thin film capacitor.
  17. 請求項1記載の半導体装置において、
    前記プリント配線基板は、第1の電源層と第2の電源層とを有し、
    前記第1の電極と前記第1の電源層が接続され、
    前記第2の電極と前記第2の電源層が接続されていることを特徴とする半導体装置。
    The semiconductor device according to claim 1,
    The printed wiring board has a first power supply layer and a second power supply layer,
    The first electrode and the first power supply layer are connected;
    The semiconductor device, wherein the second electrode and the second power supply layer are connected.
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