JP2013041985A - 炭化珪素半導体装置 - Google Patents
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Abstract
【課題】エミッタ層からコレクタ層を経由してベース層へ移動する電荷の移動を阻止し、エミッタ層からコレクタ層を経由してベース層に注入される電荷を無くすことで、コレクタ層における欠陥の成長を防止することが可能な炭化珪素半導体装置を提供する。
【解決手段】本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第１の導電型のコレクタ層１０２と、コレクタ層の上部に設けられた第２の導電型のベース層１０４と、ベース層の一部として設けられたベース電極１０５と、ベース層上に設けられベース電極と離間して設けられたエミッタ層１０７と、ベース電極からエミッタ層に対して移動する電荷の経路において、コレクタ層内に設けられた、コレクタ層内における電荷の経路を遮断する絶縁体層１１２とを有する。
【選択図】図１
【解決手段】本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第１の導電型のコレクタ層１０２と、コレクタ層の上部に設けられた第２の導電型のベース層１０４と、ベース層の一部として設けられたベース電極１０５と、ベース層上に設けられベース電極と離間して設けられたエミッタ層１０７と、ベース電極からエミッタ層に対して移動する電荷の経路において、コレクタ層内に設けられた、コレクタ層内における電荷の経路を遮断する絶縁体層１１２とを有する。
【選択図】図１
Description
本発明は、炭化珪素半導体装置に関するものである。
従来の高温動作可能なパワーバイポーラトランジスタは、半導体材料としてＳｉＣ（炭化珪素）を用い、コレクタ層１０２（ｎ型不純物層）、ベース層１０４（ｐ型不純物層）及びエミッタ層１０７（ｎ型不純物層）が図２８に示すように配置されている。図２８は、ｎｐｎ型のバイポーラトランジスタの断面構造を示す図である。コレクタ層１０２の下面にはコレクタ層１０２より不純物濃度の高いｎ＋層１０１（ｎ型不純物層）が形成され、ｎ＋層１０１の下面にはコレクタ電極１０３が形成されている。コレクタ層１０２の上面には、ベース層１０４が形成されている。ベース層１０４表面には、ベース層１０４より不純物濃度の高いｐ＋層１０５（ｐ型不純物層）が形成されている。ｐ＋層１０５の上面には、ベース電極１０６が形成されている。
また、ｐ＋層１０５が形成されていないベース層１０４の上面には、ｐ＋層１０５の両側にエミッタ層１０７が形成されている。エミッタ層１０７の上面には、エミッタ層１０７より不純物濃度の高いｎ＋層１０８が形成されている。ｎ＋層１０８の上面には、エミッタ電極１０９が形成されている。
また、ｐ＋層１０５が形成されていないベース層１０４の上面には、ｐ＋層１０５の両側にエミッタ層１０７が形成されている。エミッタ層１０７の上面には、エミッタ層１０７より不純物濃度の高いｎ＋層１０８が形成されている。ｎ＋層１０８の上面には、エミッタ電極１０９が形成されている。
図２８に示すバイポーラトランジスタにおいては、結晶欠陥２００が存在している場合、電流増幅率ｈFEの低下、及びコレクタ−エミッタ間飽和電圧Ｖce（sat）の増加といったデバイス特性の劣化が起こる。
また、同様に、プレーナ型のＭＯＳトランジスタについても、エピタキシャル成長させたドレインに対し、ｐｎ接合の障壁を越えた電荷が注入されることにより、この電荷により結晶欠陥が成長する。
また、結晶欠陥は、ＳｉＣを構成するエピタキシャル層内に存在する基底面転移や、デバイスを作成する際のプロセスで形成される積層欠陥等がある。
また、同様に、プレーナ型のＭＯＳトランジスタについても、エピタキシャル成長させたドレインに対し、ｐｎ接合の障壁を越えた電荷が注入されることにより、この電荷により結晶欠陥が成長する。
また、結晶欠陥は、ＳｉＣを構成するエピタキシャル層内に存在する基底面転移や、デバイスを作成する際のプロセスで形成される積層欠陥等がある。
ここで、ある程度以上の密度で結晶欠陥が存在しているデバイスは、デバイス特性が低下しており、出荷テストにより、フェイルとなり出荷されない。
一方、結晶欠陥の密度が低く、デバイス特性が劣化していても、所定のレベルの特性を有している場合、そのデバイスは出荷されることになる。
しかしながら、バイポーラトランジスタの動作時に、ベース層１０４からエミッタ層１０７に対して、ベース電流として電荷（正孔）が移動する際、コレクタ層１０２を経由してエミッタ層１０７に移動する電荷が存在する。
このとき、ベース層１０４あるいはコレクタ層１０２に存在する結晶欠陥２００において、電荷が再結合し、このとき生成されるエネルギー（再結合フォノンなど）により、結晶欠陥が成長することになる。
一方、結晶欠陥の密度が低く、デバイス特性が劣化していても、所定のレベルの特性を有している場合、そのデバイスは出荷されることになる。
しかしながら、バイポーラトランジスタの動作時に、ベース層１０４からエミッタ層１０７に対して、ベース電流として電荷（正孔）が移動する際、コレクタ層１０２を経由してエミッタ層１０７に移動する電荷が存在する。
このとき、ベース層１０４あるいはコレクタ層１０２に存在する結晶欠陥２００において、電荷が再結合し、このとき生成されるエネルギー（再結合フォノンなど）により、結晶欠陥が成長することになる。
このような結晶欠陥の成長を防止するために、電荷がコレクタ層１０２を経由してエミッタ層１０７に移動しないように、エミッタ層１０７の下部に再結合層を生成した構成が提案されている（例えば、特許文献１参照）。
すなわち、エミッタ層１０７の下部に形成した再結合層において、コレクタ層１０２に注入される電荷を再結合させ、コレクタ層１０２への電荷の注入を抑制し、結晶欠陥の成長を阻害させる。
すなわち、エミッタ層１０７の下部に形成した再結合層において、コレクタ層１０２に注入される電荷を再結合させ、コレクタ層１０２への電荷の注入を抑制し、結晶欠陥の成長を阻害させる。
このような、上述した特許文献１においては、再結合層で全ての電荷が再結合される訳ではなく、この再結合層を通過してベース層１０４からコレクタ層１０２へ移動する電荷が存在する。
したがって、特許文献１の構成では、結晶欠陥の成長の速度は低下するが、結晶欠陥の成長を停止させることができず、デバイス特性の劣化を防止することができない。
したがって、特許文献１の構成では、結晶欠陥の成長の速度は低下するが、結晶欠陥の成長を停止させることができず、デバイス特性の劣化を防止することができない。
本発明は、このような事情に鑑みてなされたものであり、エミッタ層からコレクタ層を経由してベース層へ移動する電荷の移動を阻止し、エミッタ層からコレクタ層を経由してベース層に注入される電荷を無くすことで、コレクタ層における欠陥の成長を防止することが可能な炭化珪素半導体装置を提供することを目的とする。
本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第１の導電型のコレクタ層と、前記コレクタ層の上部に設けられた第２の導電型のベース層と、前記ベース層の一部として設けられたベース電極と、前記ベース層上に設けられ前記ベース電極と離間して設けられたエミッタ層と、前記ベース電極から前記エミッタ層に対して移動する電荷の経路において、前記コレクタ層内に設けられた、前記コレクタ層内における電荷の経路を遮断する絶縁体層とを有することを特徴とする。
本発明の炭化珪素半導体装置は、前記絶縁体層は前記ベース電極が設けられた領域の下部に形成されていることを特徴とする。
本発明の炭化珪素半導体装置は、前記絶縁体層は前記コレクタ層を貫通していることを特徴とする。
本発明の炭化珪素半導体装置は、前記絶縁体層は、平面視において少なくともベース電極とエミッタ層との間の領域を含んで設けられ、かつ前記コレクタ層を貫通していることを特徴とする。
本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成されたプレーナ型ＭＯＳトランジスタからなる炭化珪素半導体装置であり、第１の導電型のドレイン層と、前記ドレイン層の上面部に設けられた、第２の導電型のウェル層と、前記ウェル層の上面部に設けられたソース層と、前記ソース層と前記ドレイン層との間の前記ウェル層上面に設けられたゲート電極と、前記ウェル層から前記ドレイン層に対して移動する電荷の経路において、前記ドレイン層内に設けられた、前記ウェル層から前記ドレイン層に対する電荷の経路を遮断する絶縁体層とを有することを特徴とする。
本発明の炭化珪素半導体装置は、前記絶縁体層は前記ウェル層の底面とドレイン層との界面に形成されていることを特徴とする。
本発明の炭化珪素半導体装置は、前記絶縁体層は前記ドレイン層を貫通していることを特徴とする。
この発明によれば、ベース層の下部に設けた絶縁層により、ベース層からコレクタ層を介してエミッタ層に対する正孔の移動を抑制するため、ベース層からコレクタ層に対して注入される電荷を無くすことが可能となり、エミッタ層から注入される電子と、ベース層から注入される正孔との再結合を原因とする、コレクタ層における欠陥の成長を防止することができる。
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、この発明の第１の実施形態による炭化珪素（ＳｉＣ）半導体によるｎｐｎ型バイポーラトランジスタの断面構造を示す図である。
ｎ＋層１０１は、ｎ型不純物が混入されたｎ型不純物層であり、炭化珪素半導体の単結晶基板である。
また、ｎ＋層１０１は、コレクタ層１０２とコレクタ電極１０３とをオーミック特性を有して接続させるための領域として用いられる。
コレクタ層１０２は、ｎ＋層１０１上面に形成された、ｎ＋層１０１に比較して低い濃度のｎ型不純物（例えば、Ｎ：窒素）がドーピングされたＳｉＣのｎ型不純物層である。
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、この発明の第１の実施形態による炭化珪素（ＳｉＣ）半導体によるｎｐｎ型バイポーラトランジスタの断面構造を示す図である。
ｎ＋層１０１は、ｎ型不純物が混入されたｎ型不純物層であり、炭化珪素半導体の単結晶基板である。
また、ｎ＋層１０１は、コレクタ層１０２とコレクタ電極１０３とをオーミック特性を有して接続させるための領域として用いられる。
コレクタ層１０２は、ｎ＋層１０１上面に形成された、ｎ＋層１０１に比較して低い濃度のｎ型不純物（例えば、Ｎ：窒素）がドーピングされたＳｉＣのｎ型不純物層である。
ベース層１０４は、ｐ型不純物（例えば、Ｂ：ホウ素、Ａｌ：アルミニウム）がドーピングされたＳｉＣのｐ型不純物層であり、コレクタ層１０２上部（ｎ＋層１０１の形成された下部と反対の面）に形成されている。
Ｐ＋層１０５は、ベース層１０４内に形成されており、ベース層１０４の不純物濃度より高い濃度のｐ型不純物がドーピングされたＳｉＣのｐ型不純物層であり、ベース層１０４とベース電極１０６とをオーミック特性を有して接続させるための領域である。。
エミッタ層１０７は、ｎ型不純物がコレクタ層１０２より高い濃度でドーピングされたＳｉＣのｎ型不純物層であり、ｐ＋層１０５が形成された領域を除いた、ｐ＋層１０５の両側（ｐ＋層１０５に対して一定の距離を有する周囲領域）におけるベース層１０４上部に形成されている。
Ｐ＋層１０５は、ベース層１０４内に形成されており、ベース層１０４の不純物濃度より高い濃度のｐ型不純物がドーピングされたＳｉＣのｐ型不純物層であり、ベース層１０４とベース電極１０６とをオーミック特性を有して接続させるための領域である。。
エミッタ層１０７は、ｎ型不純物がコレクタ層１０２より高い濃度でドーピングされたＳｉＣのｎ型不純物層であり、ｐ＋層１０５が形成された領域を除いた、ｐ＋層１０５の両側（ｐ＋層１０５に対して一定の距離を有する周囲領域）におけるベース層１０４上部に形成されている。
ｎ＋層１０８は、ｎ型不純物がエミッタ層１０７より高い濃度でドーピングされたＳｉＣのｎ型不純物層であり、エミッタ層１０７の上部に設けられており、エミッタ層１０７とエミッタ電極１０９とをオーミック特性を有して接続させるための領域である。
絶縁膜１１０は、エミッタ層１０７の側壁及びベース層１０４の上部に設けられ、ｐ＋層１０５の上部で開口されている。また、開口されることで露出されたｐ＋層１０５上部に、すでに述べたベース電極１０６が形成されている。
絶縁膜１１１は、絶縁膜１１０上部およびベース電極１０６上部に設けられており、ｎ＋層１０８上部が開口されている。また、開口されることで露出されたｎ＋層１０８上部に、すでに述べたエミッタ電極１０９が形成されている。
絶縁層１１２は、絶縁体で形成された層であり、コレクタ層１０２とベース層１０４との界面において、平面視においてｐ＋層１０５とオーバーラップする位置に、かつｐ＋層１０５を含む大きさで形成されている。
絶縁膜１１０は、エミッタ層１０７の側壁及びベース層１０４の上部に設けられ、ｐ＋層１０５の上部で開口されている。また、開口されることで露出されたｐ＋層１０５上部に、すでに述べたベース電極１０６が形成されている。
絶縁膜１１１は、絶縁膜１１０上部およびベース電極１０６上部に設けられており、ｎ＋層１０８上部が開口されている。また、開口されることで露出されたｎ＋層１０８上部に、すでに述べたエミッタ電極１０９が形成されている。
絶縁層１１２は、絶縁体で形成された層であり、コレクタ層１０２とベース層１０４との界面において、平面視においてｐ＋層１０５とオーバーラップする位置に、かつｐ＋層１０５を含む大きさで形成されている。
本実施形態においては、詳細な製造方法は後述するが、ＳｉＣ半導体基板であるｎ＋層１０１上部に、ｎ＋層１０２より濃度の低いｎ型不純物がドーピングされたコレクタ層１０２をエピタキシャル成長させる。そして、コレクタ層１０２上部にｐ型不純物がドーピングされたベース層１０４をエピタキシャル成長させ、炭化珪素半導体からなるバイポーラトランジスタを形成している。
ここで、図１に示すように、エピタキシャル成長時において、コレクタ層１０２及びベース層１０４内に積層欠陥あるいは基底面転移に起因した結晶欠陥が発生する。
ここで、図１に示すように、エピタキシャル成長時において、コレクタ層１０２及びベース層１０４内に積層欠陥あるいは基底面転移に起因した結晶欠陥が発生する。
そして、すでに述べたように、ベース層１０４からコレクタ層１０２に注入され、エミッタ層１０７へ流れる電流成分がある。すなわち、エミッタ層１０７からベース層１０４を介してコレクタ層１０２に一旦注入された後、コレクタ層１０２からベース層１０４へ注入される電子が存在する。
エミッタ層１０７からベース層１０４を介してコレクタ層１０２に注入される電子が、結晶欠陥、特に積層欠陥における結晶格子、あるいは積層欠陥近傍の結晶領域でベース層１０４から注入される正孔と再結合し、その再結合エネルギーにより、結晶欠陥が成長する（結晶欠陥の領域が広がる）ことになる。
エミッタ層１０７からベース層１０４を介してコレクタ層１０２に注入される電子が、結晶欠陥、特に積層欠陥における結晶格子、あるいは積層欠陥近傍の結晶領域でベース層１０４から注入される正孔と再結合し、その再結合エネルギーにより、結晶欠陥が成長する（結晶欠陥の領域が広がる）ことになる。
このため、本実施形態においては、エミッタ層１０７からベース層１０４を経由して（介して）一旦コレクタ層１０２に注入され、コレクタ層１０２からベース層１０４に注入される電子が通過する経路となる、コレクタ層１０２とｐ＋層１０５との界面の領域に、絶縁層１１２を形成している。この絶縁層１１２は、ベース層１０４及びコレクタ層１０２界面において、ｐ＋層１０５と平面視にてオーバーラップする位置及び領域に形成されている。すなわち、絶縁層１１２は、コレクタ層１０２に対してエミッタ層１０７からベース層１０４を経由して電子が注入されない構成として、平面視においてｐ＋層１０５とオーバーラップし、ｐ＋層１０５を含む大きさで形成されている。かつ、平面視において、絶縁層１１２は、その外周部の端部が、この外周部の端部と対向するエミッタ層１０７の端部近傍、あるいはエミッタ層１０７の端部とオーバーラップする位置まで伸びる大きさに形成されている。
上述したように、この絶縁層１１２を形成することにより、エミッタ層１０７からの電子がベース層１０４を介してコレクタ層１０２に注入されず、ベース層１０４を介してベース層１０４へ注入されるため、コレクタ層１０２を経由してベース層１０４へ注入される電子の経路を遮断することができる。
この結果、エミッタ層１０７からベース層１０４を経由してコレクタ層１０２へ注入される電子を抑制し、エミッタ層１０７からベース層１０４を経由してコレクタ層１０２に注入される電子をなくすことができ、また、ベース層１０４からコレクタ層１０２を経由してエミッタ層１０７へ注入される正孔を制御できるため、コレクタ層１０２における電子と正孔との再結合による結晶欠陥の成長を抑制することが可能となる。
この結果、エミッタ層１０７からベース層１０４を経由してコレクタ層１０２へ注入される電子を抑制し、エミッタ層１０７からベース層１０４を経由してコレクタ層１０２に注入される電子をなくすことができ、また、ベース層１０４からコレクタ層１０２を経由してエミッタ層１０７へ注入される正孔を制御できるため、コレクタ層１０２における電子と正孔との再結合による結晶欠陥の成長を抑制することが可能となる。
次に、図２から図１０を用いて、図１に示すｎｐｎ型バイポーラトランジスタである炭化珪素半導体装置の製造方法について説明する。図２から図１０は、図１の炭化珪素半導体装置の製造方法の工程を説明する、各工程における炭化珪素半導体装置の断面を示す図である。
図２に示す製造工程１において、ｎ型不純物が混入された炭化珪素半導体基板であるｎ＋層１０１上面に対して、エピタキシャル成長によって、ｎ＋層１０１より不純物濃度の低いｎ型不純物がドーピングされた炭化珪素半導体であるコレクタ層１０２を形成する。
そして、コレクタ層１０２上面に対して、エピタキシャル成長によって、ｐ型不純物がドーピングされたベース層１０４を形成する。
図２に示す製造工程１において、ｎ型不純物が混入された炭化珪素半導体基板であるｎ＋層１０１上面に対して、エピタキシャル成長によって、ｎ＋層１０１より不純物濃度の低いｎ型不純物がドーピングされた炭化珪素半導体であるコレクタ層１０２を形成する。
そして、コレクタ層１０２上面に対して、エピタキシャル成長によって、ｐ型不純物がドーピングされたベース層１０４を形成する。
次に、ベース層１０４上面に対して、ｎ＋層１０１より低く、コレクタ層１０２より高い不純物濃度でｎ型不純物がドーピングされた炭化珪素半導体であるエミッタ層１０７を、エピタキシャル成長により形成する。
そして、エミッタ層１０７上面に対して、ｎ＋層１０１と同程度のｎ型不純物濃度の炭化珪素半導体であるｎ＋層１０８を、エピタキシャル成長により形成する。
そして、エミッタ層１０７上面に対して、ｎ＋層１０１と同程度のｎ型不純物濃度の炭化珪素半導体であるｎ＋層１０８を、エピタキシャル成長により形成する。
次に、図３に示す製造工程２において、ｎ＋層１０８上面全体に対し、レジスト２０１をスピンコートによりコーティングし、フォトリソグラフィ工程によりレジスト２０１をパターンニングすることによりエミッタ層１０４に対するコンタクト層であるｐ＋層１０５の領域２０２を形成するためのレジストパターンを、形成する。
そして、このレジストパターンをマスクとして、ｎ＋層１０８及びエミッタ層１０７の領域を異方性エッチングし、エミッタ層１０４の上面の一部を露出させる。
そして、このレジストパターンをマスクとして、ｎ＋層１０８及びエミッタ層１０７の領域を異方性エッチングし、エミッタ層１０４の上面の一部を露出させる。
次に、図４に示す製造工程３において、レジスト２０１を除去した後、全面に酸化膜２０３をＣＶＤ（Chemical Vapor Deposition）などにより形成し、この酸化膜２０３上面にレジストをスピンコートし、ｐ＋層１０５を形成する領域に対応するレジストパターンを形成し、このレジストパターによって酸化膜２０３を異方性エッチングし、ｐ＋層１０５を形成する領域のみを露出させた酸化膜パターン２０４を形成する。
そして、レジストパターンを除去し、酸化膜パターン２０４をマスクとして、ｐ型不純物をイオン注入によりベース層１０４表面に注入する。
そして、レジストパターンを除去し、酸化膜パターン２０４をマスクとして、ｐ型不純物をイオン注入によりベース層１０４表面に注入する。
次に、図５に示す製造工程４において、酸化膜２０３を除去し、所定の温度によりアニーリングすることにより、ベース層１０４に注入されたｐ型不純物を活性化し、ｐ＋層１０５を形成する。
次に、図６に示す製造工程５において、半導体装置の上面の全体に酸化膜２０５をＣＶＤなどにより形成し、この酸化膜２０５上面にレジストをスピンコートし、絶縁層１１２を形成する領域に対応するレジストパターンを形成する。そして、このレジストパターンにより酸化膜２０５を異方性エッチングし、絶縁層１１２を形成する領域においてベース層１０４及びｐ＋層１０５の上面を露出させた酸化膜パターン２０６を形成する。
そして、レジストパターンを除去し、酸化膜パターン２０６をマスクとして、イオン注入により、ベース層１０４及びコレクタ層１０２の界面に酸素イオン（図中Ｘ印）を注入する。このイオン注入は、上述したように、平面視においてｐ＋層１０５を完全に含む大きさの領域、かつベース層１０４及びコレクタ層１０２の界面近傍の深さに注入する。
このようにして絶縁層１１２は、平面視において、ｐ＋層１０５とオーバーラップし、かつ端部がエミッタ層１０４の内周の端部とｐ＋層１０５の端部との間に配置されるように形成される。
そして、レジストパターンを除去し、酸化膜パターン２０６をマスクとして、イオン注入により、ベース層１０４及びコレクタ層１０２の界面に酸素イオン（図中Ｘ印）を注入する。このイオン注入は、上述したように、平面視においてｐ＋層１０５を完全に含む大きさの領域、かつベース層１０４及びコレクタ層１０２の界面近傍の深さに注入する。
このようにして絶縁層１１２は、平面視において、ｐ＋層１０５とオーバーラップし、かつ端部がエミッタ層１０４の内周の端部とｐ＋層１０５の端部との間に配置されるように形成される。
次に、図７に示す製造工程６において、酸化膜２０５を除去し、所定の温度によりアニーリングすることにより、コレクタ層１０２及びベース層１０４の界面に注入された酸素と、炭化珪素の珪素とを反応させ、酸化膜として絶縁層１１２を形成する。
次に、図８に示す製造工程７において、半導体装置の上面の全体に層間絶縁膜としてＣＶＤ等により酸化膜を堆積させ、この酸化膜上面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、ｐ＋層１０５上面及びｎ＋層１０８上面を露出させるレジストパターンを形成する。
そして、このレジストパターンをマスクとして、酸化膜をエッチングすることにより絶縁膜１１０を形成し、ｐ＋層１０５上面の一部及びｎ＋層１０８上面を露出させる。また、レジストパターンを除去する。
そして、このレジストパターンをマスクとして、酸化膜をエッチングすることにより絶縁膜１１０を形成し、ｐ＋層１０５上面の一部及びｎ＋層１０８上面を露出させる。また、レジストパターンを除去する。
次に、図９に示す製造工程８において、半導体装置の上面の全体に金属膜（例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）の積層金属膜）を蒸着法などにより堆積させ、この金属膜上面にレジストをスピンコートにより塗布する。
ここで、上面のレジストに対して、フォトリソグラフィ工程により、ベース電極１０６を形成するためのレジストパターンを形成する。
そして、形成したレジストパターンをマスクとしてエッチングを行い、ベース１０４の電極としてベース電極１０６を形成する。ベース電極１０６を形成した後にレジストを除去する。
ここで、上面のレジストに対して、フォトリソグラフィ工程により、ベース電極１０６を形成するためのレジストパターンを形成する。
そして、形成したレジストパターンをマスクとしてエッチングを行い、ベース１０４の電極としてベース電極１０６を形成する。ベース電極１０６を形成した後にレジストを除去する。
次に、下面の全体に金属膜（例えば、Ｎｉ（ニッケル））を蒸着法などにより堆積させ、この金属膜上面にレジストをスピンコートにより塗布する。
ここで、下面のレジストに対して、フォトリソグラフィ工程により、コレクタ電極１０３を形成するためのレジストパターンを形成する。
そして、形成したレジストパターンをマスクとしてエッチングを行い、コレクタ層１０２の電極としてコレクタ電極１０３を形成する。コレクタ電極１０３を形成した後にレジストを除去する。
ここで、下面のレジストに対して、フォトリソグラフィ工程により、コレクタ電極１０３を形成するためのレジストパターンを形成する。
そして、形成したレジストパターンをマスクとしてエッチングを行い、コレクタ層１０２の電極としてコレクタ電極１０３を形成する。コレクタ電極１０３を形成した後にレジストを除去する。
次に、図１０に示す製造工程９において、半導体装置の上面全体に層間絶縁膜としてＣＶＤにより酸化膜を堆積させ、この酸化膜上面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、ｎ＋層１０８上面の一部を露出させるレジストパターンを形成する。
そして、このレジストパターンをマスクとして、酸化膜をエッチングすることにより絶縁膜１１１を形成し、ｎ＋層１０８上の一部面を露出させる。また、レジストパターンを除去する。
そして、このレジストパターンをマスクとして、酸化膜をエッチングすることにより絶縁膜１１１を形成し、ｎ＋層１０８上の一部面を露出させる。また、レジストパターンを除去する。
次に、図１１に示す製造工程１０において、半導体装置の上面全体に金属膜（例えば、Ａｌ（アルミニウム））を蒸着法などにより堆積させ、この金属膜上面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、エミッタ電極１１３を形成するためのレジストパターンを形成する。
そして、形成したレジストパターンをマスクとしてエッチングを行い、エミッタ層１０７の電極としてエミッタ電極１１３を形成する。また、レジストパターンを除去する。
上述した図２から図１１で説明したプロセスにより、炭化珪素半導体装置が完成する。
そして、形成したレジストパターンをマスクとしてエッチングを行い、エミッタ層１０７の電極としてエミッタ電極１１３を形成する。また、レジストパターンを除去する。
上述した図２から図１１で説明したプロセスにより、炭化珪素半導体装置が完成する。
図１２は、製造工程１から製造工程１０により製造された炭化珪素半導体装置の平面図である。図１の断面構造は、図１２における線分Ａ−Ａによる線視断面となっている。
図１２に示されるように、ベース電極１０６は層間絶縁膜である絶縁膜１１１によりエミッタ電極１１３と絶縁され、エミッタ電極１１３が形成されていない箇所で露出されている（後述する第２及び第３の実施形態も同様である）。
図１２に示されるように、ベース電極１０６は層間絶縁膜である絶縁膜１１１によりエミッタ電極１１３と絶縁され、エミッタ電極１１３が形成されていない箇所で露出されている（後述する第２及び第３の実施形態も同様である）。
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図１３は、この発明の第２の実施形態による炭化珪素半導体によるｎｐｎ型バイポーラトランジスタの断面構造を示す図である。
第２の実施形態が第１の実施形態と異なる点は、ｐ＋層１０５の下部において、コレクタ層１０２内に形成される絶縁層が、コレクタ層１０２及びｎ＋層１０１を貫通する絶縁層１２０として形成されていることである。
以下、図面を参照して、本発明の第２の実施形態について説明する。図１３は、この発明の第２の実施形態による炭化珪素半導体によるｎｐｎ型バイポーラトランジスタの断面構造を示す図である。
第２の実施形態が第１の実施形態と異なる点は、ｐ＋層１０５の下部において、コレクタ層１０２内に形成される絶縁層が、コレクタ層１０２及びｎ＋層１０１を貫通する絶縁層１２０として形成されていることである。
図１３の構成によれば、第１の実施形態と同様に、この絶縁層１２０を形成することにより、電子がエミッタ層１０７からコレクタ層１０２を経由してＰ＋層１０５に注入されず、エミッタ層１０７からベース層１０２を経由してＰ＋層１０５へ注入されるため、一旦コレクタ層１０２を経由した後、ベース層１０４へ注入される電荷の経路を遮断することができる。
この結果、第２の実施形態によれば、第１の実施形態と同様に、エミッタ層１０７からベース層１０４を経由してコレクタ層１０２へ注入される電荷を抑制し、コレクタ層１０２に注入される電荷量を０とすることができ、積層欠陥の成長を抑制することが可能となる。
この結果、第２の実施形態によれば、第１の実施形態と同様に、エミッタ層１０７からベース層１０４を経由してコレクタ層１０２へ注入される電荷を抑制し、コレクタ層１０２に注入される電荷量を０とすることができ、積層欠陥の成長を抑制することが可能となる。
次に、炭化珪素半導体の製造方法において、第１の実施形態と異なる部分を、図１４、図１５、図１６を用いて説明する。この図１４、図１５及び図１６は、図１３の炭化珪素半導体装置の製造方法の工程を説明する、各工程における炭化珪素半導体装置の断面を示す図である。製造工程１から製造工程４までは、第１の実施形態と同様である。
図１４に示す製造工程５において、下面の全体にレジストをスピンコートにより塗布し、平面視にてｐ＋層１０５とオーバーラップする位置に、コレクタ層１０２及びｎ＋層１０１を貫通するトレンチを形成するためのトレンチパターンマスクをフォトリソグラフィ工程により作成する。
そして、作成したトレンチパターンをマスクとしてエッチングを行うことにより、ｎ＋層１０１及びコレクタ層１０２を順次貫通させ、ベース層１０４に達するトレンチ２５０を形成する。そして、トレンチパターンマスクを除去する。
そして、作成したトレンチパターンをマスクとしてエッチングを行うことにより、ｎ＋層１０１及びコレクタ層１０２を順次貫通させ、ベース層１０４に達するトレンチ２５０を形成する。そして、トレンチパターンマスクを除去する。
次に、図１５に示す製造工程６−１において、熱酸化を行うことにより全面に酸化膜２６１を形成する。そして、炭化珪素半導体装置の下面（トレンチが形成されている面）の全体に、レジストをスピンコートにより塗布する。
そして、下面の酸化膜をレジストにより保護した状態で、炭化珪素半導体装置の上面の酸化膜を、エッチングにより除去する。除去した後にレジストを除去する。
また、炭化珪素半導体装置の下面の酸化膜２６１上に、ＣＶＤなどにより窒化膜（ＳｉｘＮｙ）２６２を堆積させる。
そして、ＣＤＥ（Chemical Dry Etch）により、ｎ＋層１０１表面上の窒化膜２６２及び酸化膜２６１を除去し、トレンチ２５０内面上の窒化膜２６２及び酸化膜２６１のみを残す。
そして、下面の酸化膜をレジストにより保護した状態で、炭化珪素半導体装置の上面の酸化膜を、エッチングにより除去する。除去した後にレジストを除去する。
また、炭化珪素半導体装置の下面の酸化膜２６１上に、ＣＶＤなどにより窒化膜（ＳｉｘＮｙ）２６２を堆積させる。
そして、ＣＤＥ（Chemical Dry Etch）により、ｎ＋層１０１表面上の窒化膜２６２及び酸化膜２６１を除去し、トレンチ２５０内面上の窒化膜２６２及び酸化膜２６１のみを残す。
次に、図１６に示す製造工程６−１において、炭化珪素半導体装置の下面にＣＶＤなどにより酸化膜２６３を堆積させる。
そして、ＣＤＥにより、ｎ＋層１０１表面上の酸化膜２６３を除去し、トレンチ２５０内面上の窒化膜２６２上面の酸化膜２６３のみを残す。この結果、酸化膜２６１、窒化膜２６２及び酸化膜２６３からなる絶縁層１２０が形成される。
後の製造工程は、第１の実施形態における製造工程７から製造工程１０と同様である。
そして、ＣＤＥにより、ｎ＋層１０１表面上の酸化膜２６３を除去し、トレンチ２５０内面上の窒化膜２６２上面の酸化膜２６３のみを残す。この結果、酸化膜２６１、窒化膜２６２及び酸化膜２６３からなる絶縁層１２０が形成される。
後の製造工程は、第１の実施形態における製造工程７から製造工程１０と同様である。
＜第３の実施形態＞
以下、図面を参照して、本発明の第３の実施形態について説明する。図１７は、この発明の第３の実施形態による炭化珪素半導体によるｎｐｎ型バイポーラトランジスタの断面構造を示す図である。
第３の実施形態が第２の実施形態と異なる点は、平面視においてトレンチ２５１が図１７の左側のエミッタ層１０７とｐ＋層１０５との間であって、エミッタ層１０７と、ｐ＋層１０５との双方とオーバーラップする位置に形成され、トレンチ２５１内部に酸化膜１２５が充填されていることである。
以下、図面を参照して、本発明の第３の実施形態について説明する。図１７は、この発明の第３の実施形態による炭化珪素半導体によるｎｐｎ型バイポーラトランジスタの断面構造を示す図である。
第３の実施形態が第２の実施形態と異なる点は、平面視においてトレンチ２５１が図１７の左側のエミッタ層１０７とｐ＋層１０５との間であって、エミッタ層１０７と、ｐ＋層１０５との双方とオーバーラップする位置に形成され、トレンチ２５１内部に酸化膜１２５が充填されていることである。
このトレンチ２５１は、ベース層１０４からコレクタ層１０２にかけて形成されている積層欠陥がコレクタ層１０２内において成長していく方向に設けられている。
積層欠陥が成長する方向とは、エピタキシャル成長を行う際、炭化珪素半導体の基板であるｎ＋層１０１をオフ角の角度に傾けて、コレクタ層１０２及びベース層１０４等をエピタキシャル成長させる方向である。
図１７の積層欠陥は、オフ角θ（４°または８°）にて形成されており、コレクタ層１０２内部において成長するのは、図１７において左方向である。
図１７に示されるように、トレンチ２５１は、オフ角θの面がベース層１０４とコレクタ層１０２の界面からコレクタ層１０２内部に伸びる方向Ｘ、すなわち、ｐ+層１０５から見て図中の左側に形成されている。このトレンチ２５１内に充填する絶縁層１２５の構造及び製造方法は、第２の実施形態における絶縁層１２０と同様である。
積層欠陥が成長する方向とは、エピタキシャル成長を行う際、炭化珪素半導体の基板であるｎ＋層１０１をオフ角の角度に傾けて、コレクタ層１０２及びベース層１０４等をエピタキシャル成長させる方向である。
図１７の積層欠陥は、オフ角θ（４°または８°）にて形成されており、コレクタ層１０２内部において成長するのは、図１７において左方向である。
図１７に示されるように、トレンチ２５１は、オフ角θの面がベース層１０４とコレクタ層１０２の界面からコレクタ層１０２内部に伸びる方向Ｘ、すなわち、ｐ+層１０５から見て図中の左側に形成されている。このトレンチ２５１内に充填する絶縁層１２５の構造及び製造方法は、第２の実施形態における絶縁層１２０と同様である。
このトレンチ２５１を形成する領域は、上述したようにエピタキシャル成長におけるオフ角から決定される。
すなわち、エピタキシャル成長の際、基板を設定されたオフ角で傾けてエピタキシャル層を成長させるため、積層欠陥がオフ角の角度で生成されることになる。
したがって、エピタキシャル層を成長させた面と反対の基板面を水平（例えば、地球の重力の方向に対して垂直の面に平行）にした状態において、積層欠陥の存在する面は水平面に対してオフ角の角度で存在することになる。このため、トレンチ２５１は、ベース層ｔ１０４からコレクタ層１０２の内部方向に伸びるオフ角の角度の面と交わり、かつ平面視でエミッタ層１０７とｐ＋層１０５との間に配置する。
すなわち、エピタキシャル成長の際、基板を設定されたオフ角で傾けてエピタキシャル層を成長させるため、積層欠陥がオフ角の角度で生成されることになる。
したがって、エピタキシャル層を成長させた面と反対の基板面を水平（例えば、地球の重力の方向に対して垂直の面に平行）にした状態において、積層欠陥の存在する面は水平面に対してオフ角の角度で存在することになる。このため、トレンチ２５１は、ベース層ｔ１０４からコレクタ層１０２の内部方向に伸びるオフ角の角度の面と交わり、かつ平面視でエミッタ層１０７とｐ＋層１０５との間に配置する。
上述したように、積層欠陥２００はオフ角の傾いた面に２次元的に成長するため、面積が増加することにより、コレクタ電流を低下させることになる。このため、コレクタ層１０２内の結晶欠陥２００の成長を抑止することで、コレクタ電流の低下を抑制することが可能となる。
また、積層欠陥２００はオフ角に傾いた面に沿って形成される。このため、ベース層１０４において、コレクタ層１０２とベース層１０４との界面から、この界面と対向するベース層１０４に対して、べース電極１０６及び酸化膜１１０で終端する。この終端により、積層欠陥２００の成長も停止することになる。
したがって、コレクタ層１０２内における結晶欠陥２００の成長を抑制する位置に絶縁層１０２を形成することで、コレクタ電流の低下を抑制することが可能である。
また、積層欠陥２００はオフ角に傾いた面に沿って形成される。このため、ベース層１０４において、コレクタ層１０２とベース層１０４との界面から、この界面と対向するベース層１０４に対して、べース電極１０６及び酸化膜１１０で終端する。この終端により、積層欠陥２００の成長も停止することになる。
したがって、コレクタ層１０２内における結晶欠陥２００の成長を抑制する位置に絶縁層１０２を形成することで、コレクタ電流の低下を抑制することが可能である。
このように、第３の実施形態の炭化珪素半導体装置は、第２の実施形態における絶縁層１２０の配置位置を考慮し、結晶欠陥の成長を阻止したい位置に絶縁層１２５を、絶縁層１０２を平面視で見た断面積に対して小さな断面積で形成する。
このため、第３の実施形態の炭化珪素半導体装置によれば、電荷の移動を阻止する絶縁層１２５の断面積を、第２の実施形態の絶縁層１２０に比較して小さくしたことにより、コレクタ電流の流れる面を大きく設定することができ、第２の実施形態に比較してコレクタ電流の容量の低下を低く抑え、結晶欠陥２００の成長を抑制することが可能となる。
このため、第３の実施形態の炭化珪素半導体装置によれば、電荷の移動を阻止する絶縁層１２５の断面積を、第２の実施形態の絶縁層１２０に比較して小さくしたことにより、コレクタ電流の流れる面を大きく設定することができ、第２の実施形態に比較してコレクタ電流の容量の低下を低く抑え、結晶欠陥２００の成長を抑制することが可能となる。
＜第４の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図１８は、この発明の第４の実施形態による炭化珪素半導体によるプレーナ型のｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの断面構造を示す図である。
ｎ＋層５０１は、ｎ型不純物が混入されたｎ型不純物層であり、炭化珪素半導体の単結晶基板である。
ドレイン層５０２は、ｎ＋層５０１上面に形成された、ｎ＋層５０１に比較して低い濃度のｎ型不純物が混入されたＳｉＣのｎ型不純物層である。
また、ｎ＋層５０１は、ドレイン層５０２とドレイン電極５０３とをオーミック特性を有して接続させるための領域として用いられる。
ドレイン電極５０３は、ｎ＋層５０１におけるドレイン層５０２と接した面と反対の面に形成されている。
以下、図面を参照して、本発明の第２の実施形態について説明する。図１８は、この発明の第４の実施形態による炭化珪素半導体によるプレーナ型のｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの断面構造を示す図である。
ｎ＋層５０１は、ｎ型不純物が混入されたｎ型不純物層であり、炭化珪素半導体の単結晶基板である。
ドレイン層５０２は、ｎ＋層５０１上面に形成された、ｎ＋層５０１に比較して低い濃度のｎ型不純物が混入されたＳｉＣのｎ型不純物層である。
また、ｎ＋層５０１は、ドレイン層５０２とドレイン電極５０３とをオーミック特性を有して接続させるための領域として用いられる。
ドレイン電極５０３は、ｎ＋層５０１におけるドレイン層５０２と接した面と反対の面に形成されている。
ウェル層５０５は、ｐ型不純物がドーピングされたＳｉＣのｐ型不純物層であり、ドレイン層５０２上部（ｎ＋層２０１と接する面と反対の面）に形成されている。
Ｐ＋層５０５は、ウェル層５０４内において、ウェル層５０４の底部まで貫通するように形成されており、ウェル層５０４の不純物濃度より高い濃度のｐ型不純物がドーピングされたＳｉＣのｐ型不純物層である。このＰ＋層５０５は、ウェル層５０４とオーミックコンタクトをとるため、および寄生ｎｐｎトランジスタの動作を抑制するために設けられている。
ソース層５０７は、ウェル５０５内において、ウェル５０５の上部に設けられており、ドレイン層５０２より、ｎ型不純物濃度が高く形成されている。
Ｐ＋層５０５は、ウェル層５０４内において、ウェル層５０４の底部まで貫通するように形成されており、ウェル層５０４の不純物濃度より高い濃度のｐ型不純物がドーピングされたＳｉＣのｐ型不純物層である。このＰ＋層５０５は、ウェル層５０４とオーミックコンタクトをとるため、および寄生ｎｐｎトランジスタの動作を抑制するために設けられている。
ソース層５０７は、ウェル５０５内において、ウェル５０５の上部に設けられており、ドレイン層５０２より、ｎ型不純物濃度が高く形成されている。
絶縁層５１２は、絶縁体で形成された層であり、平面視において、ウェル層５０４の領域（ウェル層５０４とウェル層５０４を貫通したＰ＋層５０５とからなる領域）と重なる領域、あるいはウェル層５０４の領域を含む大きさに形成されている。絶縁層５１２は、ウェル層５０４の底部とドレイン層５０２との界面に形成されている。
ゲート電極５０６は、例えば不純物が混入されたポリシリコン膜で形成され、ゲート絶縁膜５０８を介してドレイン層５０２上部に設けられている。ゲート電極５０６は、隣接するウェル層５０４の間のドレイン層５０２上部に形成されており、一方の端部が一方のウェル５０４内における他方のウェル層５０４内のソース層５０７と対向するソース層５０７と重なり、他方の端部が他方のウェル５０４内における一方のウェル層５０４内のソース層５０７と対向するソース層５０７と重なって形成されている。
ゲート電極５０６は、例えば不純物が混入されたポリシリコン膜で形成され、ゲート絶縁膜５０８を介してドレイン層５０２上部に設けられている。ゲート電極５０６は、隣接するウェル層５０４の間のドレイン層５０２上部に形成されており、一方の端部が一方のウェル５０４内における他方のウェル層５０４内のソース層５０７と対向するソース層５０７と重なり、他方の端部が他方のウェル５０４内における一方のウェル層５０４内のソース層５０７と対向するソース層５０７と重なって形成されている。
本実施形態においては、詳細な製造方法は後述するが、ＳｉＣ半導体基板であるｎ＋層５０２上部に、ｎ＋層５０２より濃度の低いｎ型不純物がドーピングされたドレイン層５０２をエピタキシャル成長させる。そして、ドレイン層５０２において、ドレイン層５０２表面にｐ型不純物がドーピングされたウェル層５０４を形成し、このウェル層５０４内において、ウェル層５０４表面にソース層５０７を形成している。
図１に示す構造において、エピタキシャル成長時において、ｎ＋層５０２上に形成したドレイン層５０２内に積層欠陥あるいは基底面転移に起因した結晶欠陥が発生することになる。
図１に示す構造において、エピタキシャル成長時において、ｎ＋層５０２上に形成したドレイン層５０２内に積層欠陥あるいは基底面転移に起因した結晶欠陥が発生することになる。
ここで、ドレイン電極５０３とソース電極５０９との間に電圧を印加して寄生ダイオードを動作させると、ソース電極５０９からウェル層５０４を経由して、ドレイン電極５０３へ電流が流れる。したがって、ウェル層５０４からドレイン層５０２に対して注入される正孔が存在する。
第１の実施形態から第３の実施形態の場合と同様に、ウェル層５０４からドレイン層５０２に注入される正孔が、ドレイン層５０２から注入される電子と、結晶欠陥、特に積層欠陥における結晶格子、あるいは積層欠陥近傍の結晶領域で再結合し、その再結合エネルギにより、結晶欠陥が成長する（結晶欠陥の領域が広がる）ことになる。
第１の実施形態から第３の実施形態の場合と同様に、ウェル層５０４からドレイン層５０２に注入される正孔が、ドレイン層５０２から注入される電子と、結晶欠陥、特に積層欠陥における結晶格子、あるいは積層欠陥近傍の結晶領域で再結合し、その再結合エネルギにより、結晶欠陥が成長する（結晶欠陥の領域が広がる）ことになる。
このため、本実施形態においては、ウェル層５０４からドレイン層５０２に注入される正孔が通過する経路となる、ウェル層５０４からドレイン層５０２との界面の領域に、絶縁層５１２を形成している。この絶縁層５１２は、ウェル層５０４及びドレイン層５０２界面において、ウェル層５０４に平面視にてオーバーラップする位置及び領域に形成されている。すなわち、絶縁層５１２は、ドレイン層５０２に対して、ウェル層５０４からの電荷が注入されない構成として、平面視において、ウェル層５０４とオーバーラップし、ウェル層５０４を含む大きさにて形成されている。
上述したように、この絶縁層５１２を形成することにより、電荷がウェル層５０４からドレイン層５０２に注入されないように、電荷の経路を遮断することができる。
この結果、ウェル層５０４からドレイン層５０２へ注入される電荷を抑制し、ウェル層５０４からドレイン層５０２へ注入される電荷の電荷量を低減することができ、電荷の再結合による結晶欠陥の成長を抑制することが可能となる。
この結果、ウェル層５０４からドレイン層５０２へ注入される電荷を抑制し、ウェル層５０４からドレイン層５０２へ注入される電荷の電荷量を低減することができ、電荷の再結合による結晶欠陥の成長を抑制することが可能となる。
次に、図１９から図２９を用いて、図１８に示すプレーナ型のｎチャネル型ＭＯＳトランジスタである炭化珪素半導体装置の製造方法について説明する。図１９から図２９は、図１８の炭化珪素半導体装置の製造方法の工程を説明する、各工程における炭化珪素半導体装置の断面を示す図である。
図１９に示す製造工程１において、ｎ型不純物がドーピングされた炭化珪素半導体基板であるｎ＋層５０１上面に対して、エピタキシャル成長によって、ｎ＋層５０１より不純物濃度の低いｎ型不純物がドーピングされた炭化珪素半導体であるドレイン層５０２を形成する。
図１９に示す製造工程１において、ｎ型不純物がドーピングされた炭化珪素半導体基板であるｎ＋層５０１上面に対して、エピタキシャル成長によって、ｎ＋層５０１より不純物濃度の低いｎ型不純物がドーピングされた炭化珪素半導体であるドレイン層５０２を形成する。
次に、図２０に示す製造工程２において、ドレイン層５０４の上部に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。
そして、フォトリソグラフィ工程により、ウェル層５０４が作成される部分が開口されたイオン注入マスクパターンを形成する。
次に、イオン注入マスクパターンをマスクとし、ドレイン層５０４の表面部に対し、ｐ型不純物を注入し、ｐ型不純物領域であるウェル層５０４を形成する。
そして、ドレイン層５０２上部に形成された酸化膜イオン注入マスクを除去する。
そして、フォトリソグラフィ工程により、ウェル層５０４が作成される部分が開口されたイオン注入マスクパターンを形成する。
次に、イオン注入マスクパターンをマスクとし、ドレイン層５０４の表面部に対し、ｐ型不純物を注入し、ｐ型不純物領域であるウェル層５０４を形成する。
そして、ドレイン層５０２上部に形成された酸化膜イオン注入マスクを除去する。
次に、図２１に示す製造工程３において、ドレイン層５０４、ウェル層５０４を含む全面に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。
そして、フォトリソグラフィ工程により、Ｐ＋層５０５が作成される部分が開口されたイオン注入マスクパターンを形成する。
次に、イオン注入マスクパターンをマスクとし、ドレイン層５０４におけるウェル層５０４の表面部に対し、ｐ型不純物を注入し、ウェル層５０４よりｐ型不純物の濃度が高いｐ型不純物領域であるＰ＋層５０５を形成する。
そして、ドレイン層５０２、ウェル層５０４上部に形成された酸化膜イオン注入マスクを除去する。
そして、フォトリソグラフィ工程により、Ｐ＋層５０５が作成される部分が開口されたイオン注入マスクパターンを形成する。
次に、イオン注入マスクパターンをマスクとし、ドレイン層５０４におけるウェル層５０４の表面部に対し、ｐ型不純物を注入し、ウェル層５０４よりｐ型不純物の濃度が高いｐ型不純物領域であるＰ＋層５０５を形成する。
そして、ドレイン層５０２、ウェル層５０４上部に形成された酸化膜イオン注入マスクを除去する。
次に、図２２に示す製造工程４において、ドレイン層５０４、ウェル層５０４を含む全面に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。
そして、フォトリソグラフィ工程により、ソース層５０７が作成される部分が開口されたイオン注入マスクパターンを形成する。
次に、イオン注入マスクパターンをマスクとし、ドレイン層５０４におけるウェル層５０４の表面部に対し、ｎ型不純物を注入し、ドレイン層５０２よりｎ型不純物の濃度が高いｎ型不純物領域であるソース層５０７を形成する。
そして、ドレイン層５０２、ウェル層５０４上部に形成された酸化膜イオン注入マスクを除去する。
そして、フォトリソグラフィ工程により、ソース層５０７が作成される部分が開口されたイオン注入マスクパターンを形成する。
次に、イオン注入マスクパターンをマスクとし、ドレイン層５０４におけるウェル層５０４の表面部に対し、ｎ型不純物を注入し、ドレイン層５０２よりｎ型不純物の濃度が高いｎ型不純物領域であるソース層５０７を形成する。
そして、ドレイン層５０２、ウェル層５０４上部に形成された酸化膜イオン注入マスクを除去する。
次に、図２３に示す製造工程５において、全面に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。
そして、フォトリソグラフィ工程により、平面視において、ウェル層５０４の領域と重なる開口部、すなわち絶縁層５０５を形成される部分が開口された酸化膜パターンを形成する。
次に、酸化膜パターンをマスクとし、イオン注入を行う。このイオン注入は、上述したように、平面視においてウェル層５０４と重なる領域、かつウェル層５０４及びドレイン層５０２の界面近傍の深さに注入する。
そして、酸化膜を除去し、所定の温度にてアニールすることにより、イオン注入した酸素と炭化珪素の珪素とを反応させ、酸化膜として絶縁層５１２を形成する。
そして、フォトリソグラフィ工程により、平面視において、ウェル層５０４の領域と重なる開口部、すなわち絶縁層５０５を形成される部分が開口された酸化膜パターンを形成する。
次に、酸化膜パターンをマスクとし、イオン注入を行う。このイオン注入は、上述したように、平面視においてウェル層５０４と重なる領域、かつウェル層５０４及びドレイン層５０２の界面近傍の深さに注入する。
そして、酸化膜を除去し、所定の温度にてアニールすることにより、イオン注入した酸素と炭化珪素の珪素とを反応させ、酸化膜として絶縁層５１２を形成する。
次に、図２４に示す製造工程７において、熱酸化等により全面にゲート絶縁膜５０８を形成する。
そして、ゲート絶縁膜５０８上部に、プラズマＣＶＤ法などにより、ゲート電極５０６となるポリシリコン膜（例えば、ｎ型不純物を含む）を形成する。
このポリシリコン膜の全面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、ＭＯＳトランジスタのゲート電極５０６を形成するレジストパターンを形成する。
そして、このレジストパターンをマスクとして、ポリシリコン膜をエッチングし、ゲート電極５０６のパターンを形成する。
また、このレジストパターンをマスクとして、ゲート絶縁膜５０８をエッチングし、ソース層５０７及びＰ＋層５０５表面を露出させる。
そして、ゲート絶縁膜５０８上部に、プラズマＣＶＤ法などにより、ゲート電極５０６となるポリシリコン膜（例えば、ｎ型不純物を含む）を形成する。
このポリシリコン膜の全面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、ＭＯＳトランジスタのゲート電極５０６を形成するレジストパターンを形成する。
そして、このレジストパターンをマスクとして、ポリシリコン膜をエッチングし、ゲート電極５０６のパターンを形成する。
また、このレジストパターンをマスクとして、ゲート絶縁膜５０８をエッチングし、ソース層５０７及びＰ＋層５０５表面を露出させる。
次に、図２５に示す製造工程８において、層間絶縁膜５１０として、全面にＣＶＤ法により酸化膜を形成する。
そして、層間絶縁膜５１０の上部にレジストをスピンコートにより塗布する。塗布したレジストに対してフォトリソグラフィを行い、ソース層５０７とｐ＋層５０７とにコンタクトを取るため、ソース層５０７及びｐ＋層５０７を露出させるレジストパターンを形成する。
次に、作成したレジストパターンをマスクとし、層間絶縁膜５１０をエッチングし、ソース層５０７及びｐ＋層５０７を露出させ、コンタクト領域を形成する。そして、レジストを除去する。
そして、層間絶縁膜５１０の上部にレジストをスピンコートにより塗布する。塗布したレジストに対してフォトリソグラフィを行い、ソース層５０７とｐ＋層５０７とにコンタクトを取るため、ソース層５０７及びｐ＋層５０７を露出させるレジストパターンを形成する。
次に、作成したレジストパターンをマスクとし、層間絶縁膜５１０をエッチングし、ソース層５０７及びｐ＋層５０７を露出させ、コンタクト領域を形成する。そして、レジストを除去する。
次に、図２６に示す製造工程９において、ｎ＋層５０１におけるドレイン層５０２と接した面と逆の面である、ｎ＋層５０１の下面全体に蒸着法などにより、金属膜（例えば、Ｎｉ金属膜）からなるドレイン電極５０３を形成する。
次に、ソース層５０７及びｐ＋層５０７が露出された半導体装置面全体に、蒸着法などにより、金属膜（例えば、Ｔｉ（チタン）／Ａｌ（ｓアルミニウム）の積層金属膜）を堆積させ、ソース電極５０９を形成する。
第１の実施形態、第２の実施形態及び第３の実施形態においてｎｐｎ型のバイポーラトランジスタを例として説明したが、ｐｎｐ型のバイポーラトランジスタでも同様に、エミッタ層１０７からの正孔（電荷）がベース層１０４を介して、ドレイン層１０２に一旦注入され、ベース層１０４に戻る経路を遮断することができる。
また、第４の実施形態において、ｎチャネル型のＭＯＳトランジスタを例として説明したが、ｐチャネル型のＭＯＳトランジスタでも同様に、ウェル層５０４からドレイン層５０２に注入される電子の経路を遮断することができる。
また、第４の実施形態において、ｎチャネル型のＭＯＳトランジスタを例として説明したが、ｐチャネル型のＭＯＳトランジスタでも同様に、ウェル層５０４からドレイン層５０２に注入される電子の経路を遮断することができる。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
１０１，１０８，５０１…ｎ＋層
１０２…コレクタ層
１０３…コレクタ電極
１０４…ベース層
１０５，５０５…ｐ＋層
１０６…ベース電極
１０７…エミッタ層
１０９…エミッタ電極
１１０，１１１…絶縁膜
１１２，５１２…絶縁層
２００…結晶欠陥
５０２…ドレイン層
５０３…ドレイン電極
５０４…ウェル層
５０６…ゲート電極
５０７…ソース層
５０８…ゲート絶縁膜
５０９…ソース電極
５１０…層間絶縁膜
１０２…コレクタ層
１０３…コレクタ電極
１０４…ベース層
１０５，５０５…ｐ＋層
１０６…ベース電極
１０７…エミッタ層
１０９…エミッタ電極
１１０，１１１…絶縁膜
１１２，５１２…絶縁層
２００…結晶欠陥
５０２…ドレイン層
５０３…ドレイン電極
５０４…ウェル層
５０６…ゲート電極
５０７…ソース層
５０８…ゲート絶縁膜
５０９…ソース電極
５１０…層間絶縁膜
Claims (7)
- 炭化珪素半導体基板により構成された炭化珪素半導体装置であり、
第１の導電型のコレクタ層と、
前記コレクタ層の上部に設けられた第２の導電型のベース層と、
前記ベース層の一部として設けられたベース電極と、
前記ベース層上に設けられ前記ベース電極と離間して設けられたエミッタ層と、
前記ベース電極から前記エミッタ層に対して移動する電荷の経路において、前記コレクタ層内に設けられた、前記コレクタ層内における電荷の経路を遮断する絶縁体層と
を有することを特徴とする炭化珪素半導体装置。 - 前記絶縁体層は前記ベース電極が設けられた領域の下部に形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
- 前記絶縁体層は前記コレクタ層を貫通していることを特徴とする請求項２に記載の炭化珪素半導体装置。
- 前記絶縁体層は、平面視において少なくともベース電極とエミッタ層との間の領域を含んで設けられ、かつ前記コレクタ層を貫通していることを特徴とする請求項２または請求項３に記載の炭化珪素半導体装置。
- 炭化珪素半導体基板により構成されたプレーナ型ＭＯＳトランジスタからなる炭化珪素半導体装置であり、
第１の導電型のドレイン層と、
前記ドレイン層の上面部に設けられた、第２の導電型のウェル層と、
前記ウェル層の上面部に設けられたソース層と、
前記ソース層と前記ドレイン層との間の前記ウェル層上面に設けられたゲート電極と、
前記ウェル層から前記ドレイン層に対して移動する電荷の経路において、前記ドレイン層内に設けられた、前記ウェル層から前記ドレイン層に対する電荷の経路を遮断する絶縁体層と
を有することを特徴とする炭化珪素半導体装置。 - 前記絶縁体層は前記ウェル層の底面とドレイン層との界面に形成されていることを特徴とする請求項５に記載の炭化珪素半導体装置。
- 前記絶縁体層は前記ドレイン層を貫通していることを特徴とする請求項６に記載の炭化珪素半導体装置。
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|---|---|---|---|---|
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| WO2010024240A1 (ja) * | 2008-08-26 | 2010-03-04 | 本田技研工業株式会社 | バイポーラ型炭化珪素半導体装置およびその製造方法 |
-
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