JP2012227960A - 分周回路 - Google Patents
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Abstract
【解決手段】第1又は第2のクロック信号に従って2×X個(Xは2以上の自然数)のパルス信号を生成して出力するシフトレジスタと、2×X個のパルス信号に従って、第1のクロック信号の周期のX倍の周期である第3のクロック信号となる信号を生成して出力する分周信号出力回路と、を具備し、分周信号出力回路は、ゲートのそれぞれに、2×X個のパルス信号における1個目乃至X個目のパルス信号のうち、互いに異なるパルス信号が入力され、第3のクロック信号となる信号の電圧を第1の電圧に設定するか否かを制御するX個の第1のトランジスタと、ゲートのそれぞれに、2×X個のパルス信号におけるX+1個目乃至2×X個目のパルス信号のうち、互いに異なるパルス信号が入力され、第3のクロック信号となる信号の電圧を第2の電圧に設定するか否かを制御するX個の第2のトランジスタと、を備える。
【選択図】図1
Description
分周回路が用いられる。
(例えば特許文献1)
路構成で構成することができるが、周期の短いクロック信号を分周する場合に動作不良が
起こる可能性がある。例えば、従来のフリップフロップを用いた分周回路は、電源電圧を
選択的に出力することにより出力信号を生成するため、動作速度が遅く、分周回路を用い
て周期の短いクロック信号を生成する場合に、動作不良が発生し、クロック信号を生成で
きない場合がある。
とする。
る複数のパルス信号を生成し、生成した複数のパルス信号を用いて入力されたクロック信
号の周期のN倍(Nは2以上の自然数)であるクロック信号を生成するものである。
ック信号及び第2のクロック信号に従って順次パルスを出力する2×X個(Xは2以上の
自然数)のパルス信号を生成し、生成した2×X個のパルス信号を出力するシフトレジス
タと、2×X個のパルス信号に従って、第1のクロック信号の周期のX倍の周期である第
3のクロック信号となる信号を生成し、生成した第3のクロック信号となる信号を出力す
る分周信号出力回路と、を具備し、分周信号出力回路は、それぞれソース、ドレイン、及
びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号における1個目乃至X個目
のパルス信号のうち、互いに異なるパルス信号が入力され、第3のクロック信号となる信
号の電圧を第1の電圧に設定するか否かを制御するX個の第1のトランジスタと、それぞ
れソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号に
おけるX+1個目乃至2×X個目のパルス信号のうち、互いに異なるパルス信号が入力さ
れ、第3のクロック信号となる信号の電圧を第2の電圧に設定するか否かを制御するX個
の第2のトランジスタと、を備える分周回路である。
ック信号の周期のX倍(Xは2以上の自然数)の周期である第3のクロック信号を生成す
る第1の単位分周回路と、第3のクロック信号が入力され、第3のクロック信号に従って
、第3のクロック信号の周期のK倍(Kは2以上の自然数)の周期である第4のクロック
信号を生成する第2の単位分周回路と、を具備し、第1の単位分周回路は、第1のクロッ
ク信号及び第2のクロック信号に従って順次パルスを出力する2×X個(Xは2以上の自
然数)のパルス信号を生成し、生成した2×X個のパルス信号を出力するシフトレジスタ
と、2×X個のパルス信号に従って、電圧信号を生成し、生成した電圧信号を第3のクロ
ック信号として出力する分周信号出力回路と、を具備し、分周信号出力回路は、それぞれ
ソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号にお
ける1個目乃至X個目のパルス信号のうち、互いに異なるパルス信号が入力され、電圧信
号の電圧を第1の電圧に設定するか否かを制御するX個の第1のトランジスタと、それぞ
れソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号に
おけるX+1個目乃至2×X個目のパルス信号のうち、互いに異なるパルス信号が入力さ
れ、電圧信号の電圧を第2の電圧に設定するか否かを制御するX個の第2のトランジスタ
と、を備える分周回路である。
抑制することができる。
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳
細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下
に示す実施の形態の記載内容に限定して解釈されるものではないとする。
きる。
本実施の形態では、シフトレジスタを具備する分周回路について説明する。
における分周回路の構成例を示すブロック図である。
いう)102と、を具備する。
クロック信号CLK1(信号CLK1ともいう)及びクロック信号CLK2(信号CLK
2ともいう)がシフトレジスタ101に入力される。また、シフトレジスタ101は、2
×X個(Xは2以上の自然数)のパルス信号を出力する。
できる。電圧を用いた信号(電圧信号ともいう)としては、少なくとも第1の電圧及び第
2の電圧に変化するアナログ信号又はデジタル信号を用いることができる。例えばクロッ
ク信号などの2値のデジタル信号は、ローレベル及びハイレベルになることにより、第1
の電圧(ローレベルの電圧)及び第2の電圧(ハイレベルの電圧)に変化する信号である
。また、ハイレベルの電圧及びローレベルの電圧は、それぞれ一定値であることが好まし
い。しかし、電子回路では、例えばノイズなどの影響があるため、ハイレベルの電圧及び
ローレベルの電圧は、一定値ではなく、それぞれ実質的に同等とみなすことができる一定
の範囲内の値であればよい。また、本実施の形態の分周回路における信号として第1の電
圧乃至第3の電圧となる信号を用いてもよい。第3の電圧としては、例えば第2の電圧以
上の値の電圧を用いることができる。
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト(V)で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位(基準電位ともいう)との電位差を、該一点の電圧として
用いる場合がある。
回路101_1乃至順序回路101_P)を用いて構成されるP段の順序回路を備える。
れたクロック信号に応じて電圧が設定された信号を出力信号として出力する。また、順序
回路は、例えば出力信号の電圧を制御するためのトランジスタを用いて構成される。
、及びゲートを少なくとも有する。
は全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソー
ス配線の両方の機能を有する導電層をソースという場合がある。
部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイ
ン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。
をいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方
の機能を有する導電層をゲートという場合がある。
、互いに入れ替わる場合がある。
導体(シリコンなど)を用いた半導体層又は酸化物半導体層を含むトランジスタを用いる
ことができる。上記第14族の半導体を用いた半導体層又は酸化物半導体層は、トランジ
スタのチャネル形成層としての機能を有する。また、上記酸化物半導体層は、高純度化す
ることにより、真性(I型ともいう)、又は実質的に真性にさせた半導体層である。なお
、高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層に酸
素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なくとも一
方を含む概念である。また、分周回路におけるトランジスタを全て同一の導電型のトラン
ジスタにすることができる。全て同一の導電型のトランジスタを用いることにより、互い
に異なる導電型である複数のトランジスタを用いる場合より製造工程を簡略にすることが
できる。
により、出力信号の電圧をクロック信号の電圧に応じた値に設定する。例えば奇数段の順
序回路において、出力信号の電圧を制御するためのトランジスタは、出力信号の電圧を信
号CLK1に応じた値の電圧に設定する。また、偶数段の順序回路において、出力信号の
電圧を制御するためのトランジスタは、出力信号の電圧を信号CLK2に応じた値の電圧
に設定する。また、上記出力信号の電圧を制御するためのトランジスタは、ゲートと、ソ
ース及びドレインの一方との間に容量を有する。このため、順序回路は、トランジスタの
ゲートの電圧を電源電圧以上に設定することができる。これにより、出力信号の電圧が所
望の値になるまでの時間を短くすることができ、また、少なくとも一部の出力信号の電圧
の値を電源電圧以上にすることができる。上記ゲートと、ソース及びドレインの一方との
間の容量としては、寄生容量又は別途設けられた容量素子などを用いることができる。
02は、入力された2×X個のパルス信号に従って、信号CLK1の周期のX倍の周期で
ある信号CLK3となる信号を生成し、生成した信号CLK3となる信号を出力信号とし
て出力する機能を有する。なお、信号CLK1の周期のX倍の周期である信号を生成する
ことを分周ともいう。
タTr2を備える。
れ、トランジスタTr1は、所定の時間における信号CLK3となる信号の電圧を第1の
電圧に設定するか否かを制御する機能を有する。
が入力され、トランジスタTr2は、所定の時間における信号CLK3となる信号の電圧
を第2の電圧に設定するか否かを制御する機能を有する。
トレジスタは、第1のクロック信号及び第2のクロック信号に従って2×X個のパルス信
号を出力する機能を有し、分周信号出力回路は、2×X個のパルス信号に従ってX個の第
1のトランジスタ及びX個の第2のトランジスタのそれぞれを順次オン状態にすることに
より、第3のクロック信号となる信号の電圧を設定し、第1のクロック信号の周期のX倍
の周期である第3のクロック信号を出力する構成である。本実施の形態の分周回路におけ
るシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短い。これは、例
えばクロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するためである
。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上させること
ができ、分周動作における動作不良を抑制することができる。
本実施の形態では、上記実施の形態1における分周回路の構成例について説明する。
、図2を用いて説明する。図2は、本実施の形態の分周回路のシフトレジスタにおける順
序回路の構成例を示す図である。
(信号RS11ともいう)、リセット信号RS12(信号RS12ともいう)、クロック
信号CK11(信号CK11ともいう)、クロック信号CK12(信号CK12ともいう
)、及び電源電圧Vpが入力される。また、各順序回路は、出力信号OUT11(信号O
UT11ともいう)を出力する。
、トランジスタ101a乃至トランジスタ101kを備える。
スタ101aのゲートには、信号ST11が入力される。
スタ101bのゲートには、信号RS11が入力される。
びドレインの他方に電気的に接続され、トランジスタ101cのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ101cのゲートには、信号ST11が入力
される。
の他方は、低電源電圧Vssである。高電源電圧Vddは、相対的に低電源電圧Vssよ
り高い値の電圧であり、低電源電圧Vssは、相対的に高電源電圧Vddより低い値の電
圧である。電圧Va及び電圧Vbの値は、例えばトランジスタの極性などにより互いに入
れ替わる場合がある。また、電圧Va及び電圧Vbの電位差が電源電圧Vpとなる。
スタ101dのゲートには、信号CK12が入力される。
びドレインの他方に電気的に接続され、トランジスタ101eのソース及びドレインの他
方は、トランジスタ101bのソース及びドレインの他方に電気的に接続され、トランジ
スタ101eのゲートには、信号RS12が入力される。
びドレインの他方に電気的に接続され、トランジスタ101fのゲートには、電圧Vaが
入力される。なお、トランジスタ101fのソース及びドレインの一方と、トランジスタ
101aのソース及びドレインの他方との接続箇所をノードNA1ともいう。
びドレインの他方に電気的に接続され、トランジスタ101gのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ101gのゲートは、トランジスタ101e
のソース及びドレインの他方に電気的に接続される。
ンジスタ101hのゲートは、トランジスタ101fのソース及びドレインの他方に電気
的に接続される。なお、トランジスタ101hのゲートと、トランジスタ101fのソー
ス及びドレインの他方との接続箇所をノードNB1ともいう。
びドレインの他方に電気的に接続され、トランジスタ101iのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ101iのゲートは、トランジスタ101e
のソース及びドレインの他方に電気的に接続される。なお、トランジスタ101iのゲー
トと、トランジスタ101bのソース及びドレインの他方、トランジスタ101cのソー
ス及びドレインの一方、トランジスタ101eのソース及びドレインの他方、トランジス
タ101gのゲート、並びにトランジスタ101kのソース及びドレインの一方との接続
箇所をノードNC1ともいう。
スタ101jのソース及びドレインの他方は、トランジスタ101aのソース及びドレイ
ンの他方に電気的に接続され、トランジスタ101jのゲートには、信号FBが入力され
る。信号FBは、P段目の順序回路101_Pの信号OUT11(信号OUT11(10
1_P)ともいう)であるフィードバック信号である。
びドレインの他方に電気的に接続され、トランジスタ101kのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ101kのゲートには、信号FBが入力され
る。
j及びトランジスタ101kを除いた構成と同じ構成である。よって、図2(A)に示す
順序回路の構成例の説明を適宜援用する。
電圧を、信号OUT12として出力する構成である。よって、図2(B)に示す順序回路
と同じ構成の部分は、図2(A)に示す順序回路の説明を適宜援用する。
いう)が入力される。信号SPは、パルス信号である。
て、Q段目の順序回路の信号OUT11が入力される。
U+1段目の順序回路の信号OUT11が入力される。
が入力される。
K12として、信号CLK1が入力される。
入力される。
パルス信号である。なお、信号RSTを用いて信号SPを生成することもできる。
て説明する。図3は、本実施の形態の分周回路における分周信号出力回路の構成例を示す
図である。
る場合の分周信号出力回路である。図3(A)に示す分周信号出力回路は、トランジスタ
102a乃至トランジスタ102mと、遅延回路102DL1と、遅延回路102DL2
と、を備える。
信号S2B、クロック信号CK21(信号CK21ともいう)、リセット信号RS21(
信号RS21ともいう)、及び電源電圧Vpが入力される。また、図3(A)に示す分周
信号出力回路は、出力信号OUT21(信号OUT21ともいう)を出力する。信号OU
T21は、クロック信号CLK1の周期をN倍に分周したクロック信号である。
スタ102aのゲートには、信号S1Bが入力される。
スタ102bのゲートには、信号S2Bが入力される。
びドレインの他方に電気的に接続され、トランジスタ102cのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ102cのゲートは、信号S1Bが入力され
る。
スタ102dのゲートには、信号CK21が入力される。
びドレインの他方に電気的に接続され、トランジスタ102eのソース及びドレインの他
方は、トランジスタ102bのソース及びドレインの他方に電気的に接続され、トランジ
スタ102eのゲートには、信号RS21が入力される。
びドレインの他方に電気的に接続され、トランジスタ102fのゲートには、電圧Vaが
入力される。なお、トランジスタ102fのソース及びドレインの一方と、トランジスタ
102aのソース及びドレインの他方との接続箇所をノードNA2ともいう。
びドレインの他方に電気的に接続され、トランジスタ102gのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ102gのゲートは、トランジスタ102b
のソース及びドレインの他方に電気的に接続される。なお、トランジスタ102gのゲー
トと、トランジスタ102bのソース及びドレインの他方、トランジスタ102cのソー
ス及びドレインの一方、並びにトランジスタ102eのソース及びドレインの他方との接
続箇所をノードNC2ともいう。
ンジスタ102hのゲートは、トランジスタ102fのソース及びドレインの他方に電気
的に接続される。なお、トランジスタ102hのゲートと、トランジスタ102fのソー
ス及びドレインの他方との接続箇所をノードNB2ともいう。
スタ102iのソース及びドレインの他方は、トランジスタ102hのソース及びドレイ
ンの他方に電気的に接続され、トランジスタ102iのゲートには、遅延回路102DL
1を介して信号S2Aが入力される。
びドレインの他方に電気的に接続され、トランジスタ102jのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ102jのゲートには、信号S1Bが入力さ
れる。
スタ102kのソース及びドレインの他方は、トランジスタ102hのソース及びドレイ
ンの他方に電気的に接続され、トランジスタ102kのゲートには、信号S2Bが入力さ
れる。
びドレインの他方に電気的に接続され、トランジスタ102lのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ102lのゲートには、信号S1Aが入力さ
れる。
びドレインの他方に電気的に接続され、トランジスタ102mのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ102mのゲートには、遅延回路102DL
1及び遅延回路102DL2を介して信号S2Aが入力される。
信号RS21として、信号RSTが入力され、信号S1Aとして、シフトレジスタ101
における1段目の順序回路の信号OUT11(信号OUT11(101_1)ともいう)
が入力され、信号S1Bとして、シフトレジスタ101における2段目の順序回路の信号
OUT11(信号OUT11(101_2)ともいう)が入力され、信号S2Aとして、
シフトレジスタ101における3段目の順序回路の信号OUT11(信号OUT11(1
01_3)ともいう)が入力され、信号S2Bとして、シフトレジスタ101における4
段目の順序回路101_4の信号OUT12(信号OUT12(101_4)ともいう)
が入力される。
り構成される場合の分周信号出力回路である。図3(B)に示す分周信号出力回路は、図
3(A)に示す分周信号出力回路の構成に加え、トランジスタ102n乃至トランジスタ
102qを備え、さらに信号S1C、信号S1D、信号S2C、及び信号S2Dが入力さ
れる。
スタ102nのソース及びドレインの他方は、トランジスタ102hのソース及びドレイ
ンの他方に電気的に接続され、トランジスタ102nのゲートには、信号S2Cが入力さ
れる。
びドレインの他方に電気的に接続され、トランジスタ102oのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ102oのゲートには、信号S1Cが入力さ
れる。
スタ102pのソース及びドレインの他方は、トランジスタ102hのソース及びドレイ
ンの他方に電気的に接続され、トランジスタ102pのゲートには、信号S2Dが入力さ
れる。
びドレインの他方に電気的に接続され、トランジスタ102qのソース及びドレインの他
方には、電圧Vbが入力され、トランジスタ102qのゲートには、信号S1Dが入力さ
れる。
力され、信号RS21として、信号RSTが入力され、信号S1Aとして、シフトレジス
タ101における1段目の順序回路の信号OUT11が入力され、信号S1Bとして、シ
フトレジスタ101における2段目の順序回路の信号OUT11が入力され、信号S1C
として、シフトレジスタ101における3段目の順序回路の信号OUT11が入力され、
信号S1Dとして、シフトレジスタ101における4段目の順序回路の信号OUT12が
入力され、信号S2Aとして、シフトレジスタ101における5段目の順序回路の信号O
UT11(信号OUT11(101_5)ともいう)が入力され、信号S2Bとして、シ
フトレジスタ101における6段目の順序回路の信号OUT12(信号OUT12(10
1_6)ともいう)が入力され、信号S2Cとして、シフトレジスタ101における7段
目の順序回路の信号OUT12(信号OUT12(101_7)ともいう)が入力され、
信号S2Dとして、シフトレジスタ101における8段目の順序回路の信号OUT12(
信号OUT12(101_8)ともいう)が入力される。
で電気的に接続された2N個(Nは自然数)のインバータを用いて構成される。
。図4は、本実施の形態の分周回路におけるシフトレジスタの動作例を説明するためのタ
イミングチャートである。なお、ここでは、一例としてトランジスタ101a乃至トラン
ジスタ101iのそれぞれを、全てN型の導電型とし、電圧Vaとして高電源電圧Vdd
が入力され、電圧Vbとして低電源電圧Vssが入力されるものとする。
ある。図4(A)では、時刻T11において、信号CK11及び信号CK12がハイレベ
ルになり、信号ST11はローレベルであり、信号RS11はローレベルであり、信号R
S12がハイレベルになる。
タ101cがオフ状態になり、トランジスタ101d及びトランジスタ101eがオン状
態になるため、ノードNC1の電圧(VNC1ともいう)が電圧Vaと同等の値になり、
トランジスタ101g及びトランジスタ101iがオン状態になる。また、トランジスタ
101aがオフ状態になり、トランジスタ101gがオン状態であるため、ノードNA1
の電圧(VNA1ともいう)が電圧Vbと同等の値になる。また、トランジスタ101f
がオン状態であるため、ノードNB1の電圧(VNB1ともいう)が電圧Vbと同等の値
になり、トランジスタ101hがオフ状態になる。また、トランジスタ101hがオフ状
態になり、トランジスタ101iがオン状態になるため、信号OUT11がローレベルに
なる。
T11がハイレベルになり、信号RS11はローレベルのままであり、信号RS12はハ
イレベルのままである。
であり、トランジスタ101cがオン状態になり、トランジスタ101dがオフ状態にな
り、トランジスタ101eはオン状態のままであるため、ノードNC1の電圧は電圧Vb
と同等の値のままであり、トランジスタ101g及びトランジスタ101iがオフ状態に
なる。また、トランジスタ101aがオン状態になり、トランジスタ101gがオフ状態
になるため、ノードNA1の電圧が電圧Vaと同等の値になる。また、トランジスタ10
1fはオン状態であるため、ノードNB1の電圧が電圧Vaと同等の値になり、トランジ
スタ101hがオン状態になり、ノードNA1の電圧及びノードNB1の電圧が電圧Va
と同等の値になると、トランジスタ101fがオフ状態になる。また、トランジスタ10
1hがオン状態になり、トランジスタ101iがオフ状態になるため、信号OUT11は
ローレベルのままである。
T11がローレベルになり、信号RS11はローレベルのままであり、信号RS12がロ
ーレベルになる。
状態になり、トランジスタ101dがオン状態になり、トランジスタ101eがオフ状態
になるため、ノードNC1の電圧は電圧Vbと同等の値のままであり、トランジスタ10
1g及びトランジスタ101iはオフ状態のままである。また、トランジスタ101aが
オフ状態になり、トランジスタ101gはオフ状態のままであるため、ノードNA1は電
圧Vaと同等の値のままである。また、トランジスタ101fはオフ状態のままであり、
ノードNB1が浮遊状態になる。また、トランジスタ101hはオン状態のままであり、
トランジスタ101iはオフ状態のままであるため、トランジスタ101hのソース及び
ドレインの他方の電圧が上昇する。すると、トランジスタ101hのゲートと、ソース及
びドレインの他方との間に生じる寄生容量による容量結合により、ノードNB1の電圧が
上昇する。いわゆるブートストラップである。ノードNB1の電圧は、電圧Vaとトラン
ジスタ101hの閾値電圧(Vth101hともいう)の和よりもさらに大きい値、すな
わち、Va+Vth101h+Vxまで上昇する。このときトランジスタ101hはオン
状態のままである。また、信号OUT11がハイレベルになる。
T11はローレベルのままであり、信号RS11がハイレベルになり、信号RS12はロ
ーレベルのままである。
スタ101eはオフ状態のままであり、トランジスタ101dがオフ状態になるため、ノ
ードNC1の電圧が電圧Vaと同等の値になり、トランジスタ101g及びトランジスタ
101iがオン状態になる。また、トランジスタ101aはオフ状態のままであり、トラ
ンジスタ101gがオン状態になるため、ノードNA1の電圧が電圧Vbと同等の値にな
り、トランジスタ101fがオン状態になる。また、トランジスタ101fがオン状態に
なるため、ノードNB1の電圧が電圧Vbと同等の値になり、トランジスタ101hがオ
フ状態になる。また、トランジスタ101hがオフ状態になり、トランジスタ101iが
オン状態になるため、信号OUT11がローレベルになる。
ートである。図4(B)では、時刻T11において、信号CK11がローレベルであり、
信号CK12がハイレベルであり、信号ST11がローレベルであり、信号RS11がロ
ーレベルであり、信号RS12がハイレベルである。
タ101cがオフ状態になり、トランジスタ101d及びトランジスタ101eがオン状
態になるため、ノードNC1の電圧が電圧Vaと同等の値になり、トランジスタ101g
及びトランジスタ101iがオン状態になる。また、トランジスタ101aがオフ状態に
なり、トランジスタ101gがオン状態になるため、ノードNA1の電圧が電圧Vbと同
等の値になる。また、トランジスタ101fはオン状態であるため、ノードNB1の電圧
が電圧Vbと同等の値になり、トランジスタ101hがオフ状態になる。また、トランジ
スタ101hがオフ状態になり、トランジスタ101iがオン状態になるため、信号OU
T11がローレベルになる。
ルになり、信号ST11はローレベルのままであり、信号RS11はローレベルであり、
信号RS12はハイレベルのままである。
ランジスタ101eはオン状態のままであり、トランジスタ101dがオフ状態になるた
め、ノードNC1の電圧は電圧Vaと同等の値のままであり、トランジスタ101g及び
トランジスタ101iはオン状態のままである。また、トランジスタ101aはオフ状態
のままであり、トランジスタ101gはオン状態のままであるため、ノードNA1の電圧
は電圧Vbと同等の値のままである。また、トランジスタ101fはオン状態のままであ
るため、ノードNB1の電圧は電圧Vbと同等の値のままであり、トランジスタ101h
はオフ状態のままである。また、トランジスタ101hはオフ状態のままであり、トラン
ジスタ101iはオン状態のままであるため、信号OUT11はローレベルのままである
。
ルになり、信号ST11がハイレベルになり、信号RS11はローレベルのままであり、
信号RS12がローレベルになる。
であり、トランジスタ101cがオン状態になり、トランジスタ101dがオン状態にな
り、トランジスタ101eはオフ状態になるため、ノードNC1の電圧は電圧Vbと同等
の値になり、トランジスタ101g及びトランジスタ101iがオフ状態になる。また、
トランジスタ101aがオン状態になり、トランジスタ101gがオフ状態になるため、
ノードNA1の電圧は電圧Vaと同等の値になる。また、トランジスタ101fはオン状
態のままであるため、ノードNB1の電圧が電圧Vaと同等の値になり、トランジスタ1
01hがオン状態になる。さらに、ノードNA1の電圧及びノードNB1の電圧が電圧V
aと同等の値になると、トランジスタ101fがオフ状態になる。また、トランジスタ1
01hがオン状態になり、トランジスタ101iがオフ状態になるため、信号OUT11
はローレベルのままである。
ルになり、信号ST11がローレベルになり、信号RS11はローレベルのままであり、
信号RS12はローレベルのままである。
ランジスタ101c及びトランジスタ101dがオフ状態になるため、ノードNC1の電
圧は電圧Vbと同等の値のままであり、トランジスタ101g及びトランジスタ101i
はオフ状態のままである。また、トランジスタ101aがオフ状態になり、トランジスタ
101gはオフ状態のままであるため、ノードNA1の電圧は、電圧Vaと同等の値のま
まである。また、トランジスタ101fはオフ状態のままであり、ノードNB1が浮遊状
態になり、トランジスタ101hはオン状態のままであり、トランジスタ101iはオフ
状態のままであるため、トランジスタ101hのソース及びドレインの他方の電圧が上昇
する。すると、トランジスタ101hのゲートと、ソース及びドレインの他方との間に生
じる寄生容量による容量結合により、ノードNB1の電圧が上昇する。ノードNB1の電
圧は、電圧Vaとトランジスタ101hの閾値電圧(Vth101hともいう)の和より
もさらに大きい値、すなわち、Va+Vth101h+Vxまで上昇する。このときトラ
ンジスタ101hはオン状態のままであり、トランジスタ101iはオフ状態のままであ
るため、信号OUT11がハイレベルになる。
ルになり、信号ST11はローレベルのままであり、信号RS11がハイレベルになり、
信号RS12はローレベルのままである。
ランジスタ101bがオン状態になるため、ノードNC1の電圧が電圧Vaと同等の値に
なり、トランジスタ101g及びトランジスタ101iがオン状態になる。また、トラン
ジスタ101aはオフ状態のままであり、トランジスタ101gがオン状態になるため、
ノードNA1の電圧が電圧Vbと同等の値になる。また、トランジスタ101fがオン状
態になるため、ノードNB1の電圧が電圧Vbと同等の値になり、トランジスタ101h
はオフ状態になる。また、トランジスタ101hがオフ状態になり、トランジスタ101
iがオン状態になるため、信号OUT11がローレベルになる。
回路の動作例の説明を援用して説明する。
スが入力されると、トランジスタ101j及びトランジスタ101kがオン状態になる。
トランジスタ101jがオン状態になると、ノードNA1の電圧が電圧Vaと同等の値に
なり、トランジスタ101fがオフ状態になる。また、トランジスタ101kがオン状態
になると、ノードNB1の電圧が電圧Vbと同等の値になり、トランジスタ101g及び
トランジスタ101iがオフ状態になる。
の動作例の説明と同じであるため、図2(B)に示す順序回路の動作例の説明を適宜援用
する。
チャートである。
ト状態になり、その後信号SPのパルスが入力されることにより、1段目の順序回路10
1_1はセット状態になり、次の期間において1段目の順序回路101_1は、信号OU
T11のパルスを出力する。さらに、1段目の順序回路101_1の信号OUT11のパ
ルスがセット信号ST11として2段目の順序回路101_2に入力されることにより、
2段目の順序回路101_2はセット状態になり、次の期間において2段目の順序回路1
01_2は、信号OUT11のパルスを出力する。上記動作をP段目の順序回路101_
Pまで順次行い、1段目の順序回路101_1の信号OUT11乃至P段目の順序回路1
01_Pの信号OUT11において、パルスを順次出力する。以上が本実施の形態の分周
回路におけるシフトレジスタの動作例である。
に示す構成の分周信号出力回路の動作例について図5を用いて説明する。図5は、図3(
A)に示す構成の分周信号出力回路の動作例を説明するためのタイミングチャートである
。
レベルになり、信号S1Aはローレベルであり、信号S1Bはローレベルであり、信号S
2Aはローレベルであり、信号S2Bの電圧は電圧Vbと同等の値である。
ランジスタ102cがオフ状態になり、トランジスタ102d及びトランジスタ102e
がオン状態になるため、ノードNC2の電圧(VNC2ともいう)が電圧Vaと同等の値
になり、トランジスタ102gがオン状態になる。また、トランジスタ102gがオン状
態になり、トランジスタ102aがオフ状態になるため、ノードNA2の電圧(VNA2
ともいう)は、電圧Vbと同等の値になる。また、トランジスタ102fがオン状態であ
るため、ノードNB2の電圧(VNB2ともいう)が電圧Vbと同等の値になり、トラン
ジスタ102hがオフ状態になる。また、トランジスタ102h、トランジスタ102i
、トランジスタ102j、トランジスタ102k、トランジスタ102l、及びトランジ
スタ102mがオフ状態になるため、信号OUT21は、前期間の状態を維持する。
ルのままであり、信号S1Aはローレベルのままであり、信号S1Bはローレベルのまま
であり、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値
のままである。
ランジスタ102dがオフ状態になり、トランジスタ102eはオン状態のままであるた
め、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオ
ン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジス
タ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のま
まである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電
圧が電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。
また、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジ
スタ102k、トランジスタ102l、及びトランジスタ102mはオフ状態のままであ
るため、信号OUT21は前期間の状態を維持する。
ルになり、信号S1Aがハイレベルになり、信号S1Bはローレベルのままであり、信号
S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままである
。
ランジスタ102dがオン状態になり、トランジスタ102eがオフ状態になるため、ノ
ードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態
のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ10
2gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままであ
る。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧が電
圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、
トランジスタ102lがオン状態になり、トランジスタ102h、トランジスタ102i
、トランジスタ102j、トランジスタ102k、及びトランジスタ102mはオフ状態
のままであるため、信号OUT21がローレベルになる。
ルのままであり、信号S1Aがローレベルになり、信号S1Bがハイレベルになり、信号
S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままである
。
ランジスタ102cがオン状態になり、トランジスタ102dがオフ状態になるため、ノ
ードNC2の電圧が電圧Vbと同等の値になり、トランジスタ102gがオフ状態になる
。また、トランジスタ102aがオン状態になり、トランジスタ102gがオフ状態にな
るため、ノードNA2の電圧が電圧Vaと同等の値になる。また、トランジスタ102f
はオン状態であるため、ノードNB2の電圧が電圧Vaと同等の値になり、トランジスタ
102hがオン状態になり、ノードNA2の電圧及びノードNB2の電圧が電圧Vaと同
等の値になると、トランジスタ102fがオフ状態になる。また、トランジスタ102l
がオフ状態になり、トランジスタ102h及びトランジスタ102jがオン状態になり、
トランジスタ102i、トランジスタ102k、及びトランジスタ102mはオフ状態の
ままであるため、信号OUT21はローレベルのままである。
ままであり、信号S1Aはローレベルのままであり、信号S1Bがローレベルになり、信
号S2Aがハイレベルになり、信号S2Bの電圧が電圧Vaと同等の値になる。
ままであるため、ノードNB2が浮遊状態になる。また、トランジスタ102hはオン状
態のままであるため、トランジスタ102hのソース及びドレインの他方の電圧が上昇す
る。すると、トランジスタ102hのゲートと、ソース及びドレインの他方との間に生じ
る寄生容量による容量結合により、ノードNB2の電圧が上昇する。いわゆるブートスト
ラップである。ノードNB2の電圧は、電圧Vaとトランジスタ102hの閾値電圧(V
th102hともいう)の和よりもさらに大きい値、すなわち、Va+Vth102h+
Vxまで上昇する。このときトランジスタ102hはオン状態のままである。また、トラ
ンジスタ102i及びトランジスタ102kがオン状態になり、トランジスタ102jが
オフ状態になり、トランジスタ102hはオン状態のままであり、トランジスタ102l
はオフ状態のままであるため、信号OUT21がハイレベルになる。また、トランジスタ
102b及びトランジスタ102dがオン状態になり、トランジスタ102cがオフ状態
になり、トランジスタ102eはオフ状態のままであるため、ノードNC2の電圧が電圧
Vaと同等の値になり、トランジスタ102gがオン状態になる。トランジスタ102g
がオン状態であり、トランジスタ102aがオフ状態であるため、ノードNB2の電圧は
電圧Vbと同等の値になる。また、トランジスタ102fがオン状態になり、トランジス
タ102mがオン状態になるため、ノードNB2の電圧が電圧Vbと同等の値になり、ト
ランジスタ102hがオフ状態になる。
ままであり、信号S1Aはローレベルのままであり、信号S1Bはローレベルのままであ
り、信号S2Aがローレベルになり、信号S2Bの電圧がVa+Vth102h+Vxに
なる。
ランジスタ102eはオフ状態のままであり、トランジスタ102dがオフ状態になるた
め、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオ
ン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジス
タ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のま
まである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電
圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。
また、トランジスタ102i及びトランジスタ102mがオフ状態になり、トランジスタ
102h、トランジスタ102j、及びトランジスタ102lはオフ状態のままであり、
トランジスタ102kはオン状態のままであるため、信号OUT21はハイレベルのまま
である。
信号CLK3は、クロック信号であり、信号CLK3の周期は、信号CLK1の周期の2
倍である。
周信号出力回路の動作例の説明を援用して説明する。
図3(B)に示す分周信号出力回路の動作例を説明するためのタイミングチャートである
。
、図6に示すように、時刻T23及び時刻T24の間の時刻T31において、信号CK2
1がローレベルになり、信号RS21はローレベルのままであり、信号S1Aがローレベ
ルになり、信号S1Cがハイレベルになり、信号S1Dはローレベルのままであり、信号
S1Bはローレベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの
電圧は電圧Vbと同等の値のままであり、信号S2Cの電圧は電圧Vbと同等の値のまま
であり、信号S2Dはローレベルのままである。
オフ状態のままであり、トランジスタ102dがオフ状態になるため、ノードNC2の電
圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。
また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態
のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トラ
ンジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の
値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ1
02lがオフ状態になり、トランジスタ102oがオン状態になり、トランジスタ102
h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トランジス
タ102m、トランジスタ102n、トランジスタ102p、及びトランジスタ102q
はオフ状態のままであるため、信号OUT21はローレベルのままである。
のままであり、信号S1Aはローレベルのままであり、信号S1Cがローレベルになり、
信号S1Dがハイレベルになり、信号S1Bはローレベルのままであり、信号S2Aはロ
ーレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままであり、信号S2
Cの電圧は電圧Vbと同等の値のままであり、信号S2Dの電圧は電圧Vbと同等の値の
ままである。
オフ状態のままであり、トランジスタ102dがオン状態になるため、ノードNC2の電
圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。
また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態
のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トラ
ンジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の
値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ1
02oがオフ状態になり、トランジスタ102qがオン状態になり、トランジスタ102
h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トランジス
タ102l、トランジスタ102m、トランジスタ102n、及びトランジスタ102p
はオフ状態のままであるため、信号OUT21はローレベルのままである。
のままであり、信号S1Aはローレベルのままであり、信号S1Cはローレベルのままで
あり、信号S1Dはローレベルのままであり、信号S1Bがローレベルになり、信号S2
Aがハイレベルになり、信号S2Bの電圧が電圧Vaと同等の値になり、信号S2Cの電
圧は電圧Vbと同等の値のままであり、信号S2Dの電圧は電圧Vbと同等の値のままで
ある。
ままであるため、ノードNB2が浮遊状態になる。また、トランジスタ102hはオン状
態のままであるため、トランジスタ102hのソース及びドレインの他方の電圧が上昇す
る。すると、トランジスタ102hのゲートと、ソース及びドレインの他方との間に生じ
る寄生容量による容量結合により、ノードNB2の電圧が上昇する。いわゆるブートスト
ラップである。ノードNB2の電圧は、電圧Vaとトランジスタ102hの閾値電圧(V
th102hともいう)の和よりもさらに大きい値、すなわち、Va+Vth102h+
Vxまで上昇する。このときトランジスタ102hはオン状態のままである。また、トラ
ンジスタ102i及びトランジスタ102kがオン状態になり、トランジスタ102jが
オフ状態になり、トランジスタ102hはオン状態のままであり、トランジスタ102l
、トランジスタ102n、トランジスタ102o、及びトランジスタ102qはオフ状態
のままであるため、信号OUT21がハイレベルになる。また、トランジスタ102b及
びトランジスタ102dがオン状態になり、トランジスタ102cがオフ状態になり、ト
ランジスタ102eはオフ状態のままであるため、ノードNC2の電圧が電圧Vaと同等
の値になり、トランジスタ102gがオン状態になる。トランジスタ102gがオン状態
になり、トランジスタ102aがオフ状態になるため、ノードNB2の電圧は電圧Vbと
同等の値になる。また、トランジスタ102fがオン状態になり、トランジスタ102m
がオン状態になるため、ノードNB2の電圧が電圧Vbと同等の値になり、トランジスタ
102hがオフ状態になる。
ままであり、信号S1Aはローレベルのままであり、信号S1Cはローレベルのままであ
り、信号S1Dはローレベルのままであり、信号S1Bはローレベルのままであり、信号
S2Aがローレベルになり、信号S2Bの電圧がVa+Vth102h+Vxになり、信
号S2Cの電圧が電圧Vaと同等の値になり、信号S2Dの電圧は電圧Vbと同等の値の
ままである。
ランジスタ102eはオフ状態のままであり、トランジスタ102dがオフ状態になるた
め、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオ
ン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジス
タ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のま
まである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電
圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。
また、トランジスタ102i及びトランジスタ102mがオフ状態になり、トランジスタ
102nがオン状態になり、トランジスタ102kはオン状態のままであり、トランジス
タ102h、トランジスタ102j、トランジスタ102l、トランジスタ102o、及
びトランジスタ102qはオフ状態のままであるため、信号OUT21はハイレベルのま
まである。
RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1C
はローレベルのままであり、信号S1Dはローレベルのままであり、信号S1Bはローレ
ベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの電圧が電圧Vb
と同等の値になり、信号S2Cの電圧がVa+Vth101h+Vxになり、信号S2D
の電圧が電圧Vaと同等の値になる。
状態になり、トランジスタ102dがオン状態になり、トランジスタ102eはオフ状態
のままであるため、ノードNC2の電圧が電圧Vaと同等の値のままであり、トランジス
タ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであ
り、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vb
と同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノ
ードNB2の電圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態
のままである。また、トランジスタ102nはオン状態のままであり、トランジスタ10
2kがオフ状態になり、トランジスタ102pがオン状態になり、トランジスタ102h
、トランジスタ102i、トランジスタ102j、トランジスタ102l、トランジスタ
102m、トランジスタ102o、及びトランジスタ102qはオフ状態のままであるた
め、信号OUT21はハイレベルのままである。
ベルのままであり、信号S1Aはローレベルのままであり、信号S1Cはローレベルのま
まであり、信号S1Dはローレベルのままであり、信号S1Bはローレベルのままであり
、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のまま
であり、信号S2Cの電圧が電圧Vbと同等の値になり、信号S2Dの電圧がVa+Vt
h102h+Vxになる。
オフ状態のままであり、トランジスタ102dがオフ状態になるため、ノードNC2の電
圧が電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。
また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態
のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トラ
ンジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の
値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ1
02nがオフ状態になり、トランジスタ102pはオン状態のままであり、トランジスタ
102h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トラ
ンジスタ102l、トランジスタ102m、トランジスタ102o、及びトランジスタ1
02qはオフ状態のままであるため、信号OUT21はハイレベルのままである。
信号CLK3は、クロック信号であり、信号CLK3の周期は、信号CLK1の周期の4
倍である。
を具備し、シフトレジスタは、第1のクロック信号及び第2のクロック信号に従って2×
X個のパルス信号を出力する機能を有し、分周信号出力回路は、2×X個のパルス信号に
従ってX個の第1のトランジスタ及びX個の第2のトランジスタのそれぞれを順次オン状
態にすることにより、第3のクロック信号となる信号の電圧を設定し、第1のクロック信
号の周期のX倍の周期である第3のクロック信号を出力する構成である。本実施の形態の
分周回路におけるシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短
い。これは、クロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するた
めである。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上さ
せることができ、分周動作における動作不良を抑制することができる。
電圧に設定するために電源電圧よりも高い値の電圧信号を用いた構成である。該構成とす
ることにより、第3のクロック信号のハイレベルの電圧を電源電圧以上の値にすることが
できる。
本実施の形態では、シフトレジスタを用いた分周回路と、他の構成の分周回路とを組み合
わせた分周回路について説明する。
態における分周回路の構成例を示すブロック図である。
2(DIV2ともいう)と、を具備する。
信号CK31(信号CK31ともいう)が入力される。また、単位分周回路201は、信
号CK31の周期のX倍の周期であるクロック信号CK32(信号CK32ともいう)を
出力する。単位分周回路201としては、上記実施の形態に示す分周回路を適用すること
ができ、このとき信号SP31は信号SPに相当し、信号CK32は、信号OUT21に
相当する。
回路202は、信号CK32の周期のK倍(Kは2以上の自然数)の周期であるクロック
信号CK33(信号CK33ともいう)を出力する。単位分周回路202としては、例え
ばフリップフロップを用いることができる。また、単位分周回路202を複数のフリップ
フロップを備える構成することもできる。なお、一導電型のみのトランジスタによりフリ
ップフロップを構成することにより、単位分周回路201と同一の工程で作製することが
できる。該構成にすることにより、互いに異なる複数の周期であり、信号CK32の周期
のK倍の周期であるクロック信号を生成することもできる。
び第2の単位分周回路を具備し、第1の単位分周回路が上記実施の形態に示す分周回路で
あり、第2の単位分周回路の出力信号であるクロック信号の周期が該第1の単位分周回路
の出力信号であるクロック信号の周期よりも大きい構成である。第2の単位分周回路は、
第1の単位分周回路より回路構成を簡略にすることができる。また、一般的に分周動作の
速度は、分周後のクロック信号の周期の倍率が小さければ小さいほど速くなる。よって、
第1の単位分周回路と第2の単位分周回路を組み合わせることにより、回路面積の増大を
抑制しつつ、動作不良を抑制して複数の異なる周期のクロック信号を生成することができ
る。
本実施の形態では、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有する
トランジスタについて説明する。
純度化することにより、真性(I型ともいう)、又は実質的に真性にさせた半導体層を有
するトランジスタである。
系金属酸化物、又は二元系金属酸化物などを用いることができる。四元系金属酸化物とし
ては、例えばIn−Sn−Ga−Zn−O系金属酸化物などを用いることができる。三元
系金属酸化物としては、例えばIn−Ga−Zn−O系金属酸化物、In−Sn−Zn−
O系金属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系金属酸化
物、Al−Ga−Zn−O系金属酸化物、又はSn−Al−Zn−O系金属酸化物などを
用いることができる。二元系金属酸化物としては、例えばIn−Zn−O系金属酸化物、
Sn−Zn−O系金属酸化物、Al−Zn−O系金属酸化物、Zn−Mg−O系金属酸化
物、Sn−Mg−O系金属酸化物、In−Mg−O系金属酸化物、又はIn−Sn−O系
金属酸化物などを用いることができる。また、酸化物半導体としては、例えばIn−O系
金属酸化物、Sn−O系金属酸化物、又はZn−O系金属酸化物などを用いることもでき
る。また、酸化物半導体としては、SiO2を含む上記酸化物半導体として適用可能な金
属酸化物を用いることもできる。
る材料を用いることができる。ここで、Mは、Ga、Al、Mn、及びCoから選ばれた
一つ又は複数の金属元素を示す。例えばMとしては、Ga、Ga及びAl、Ga及びMn
、又はGa及びCoなどが挙げられる。
より好ましくは3eV以上とする。これにより、熱励起によって生じるキャリアの数は無
視できる。さらに、ドナーとなりうる水素などの不純物を一定量以下になるまで低減し、
キャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3以下にする
。すなわち、酸化物半導体層のキャリア濃度を限りなくゼロ又はゼロと実質的に同等の値
にする。
ンは、バンドギャップが1.12eVと小さいため、アバランシェ降伏によって雪崩的に
電子が発生しやすく、ゲート絶縁層へのエネルギー障壁を越えられるほど高速に加速され
る電子の数が増加する。一方、上記酸化物半導体層に用いられる酸化物半導体は、バンド
ギャップが2eV以上と広く、アバランシェ降伏が生じにくく、シリコンと比べてホット
キャリア劣化の耐性が高いため、絶縁耐圧が高い。
層中に注入されることにより発生する固定電荷により生じるトランジスタ特性の劣化、又
は高速に加速された電子によりゲート絶縁層界面に形成されるトラップ準位などにより生
じるトランジスタ特性の劣化などであり、ホットキャリアによるトランジスタ特性の劣化
としては、例えばしきい値電圧の変動又はゲートリークなどがある。また、ホットキャリ
ア劣化の要因としては、チャネルホットエレクトロン注入(CHE注入ともいう)とドレ
インアバランシェホットキャリア注入(DAHC注入ともいう)がある。
導体層に用いられる酸化物半導体のバンドギャップは同等であるが、該酸化物半導体の方
が、シリコンカーバイドより移動度が2桁程小さいため、電子が加速されにくく、また、
ゲート絶縁層との障壁がシリコンカーバイド、窒化ガリウム、又はシリコンよりも大きく
、ゲート絶縁層に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウ
ム、又はシリコンよりホットキャリア劣化が生じにくく、絶縁耐圧が高い。また、該酸化
物半導体は、非晶質状態であっても同様に絶縁耐圧が高い。
電流を10aA(1×10−17A)以下、さらにはチャネル幅1μmあたりのオフ電流
を1aA(1×10−18A)以下、さらにはチャネル幅1μmあたりのオフ電流を10
zA(1×10−20A)以下、さらにはチャネル幅1μmあたりのオフ電流を1zA(
1×10−21A)以下にすることができる。
動など)が少ない。
タの構造例について、図8(A)乃至図8(D)を用いて説明する。図8(A)乃至図8
(D)は、トランジスタの構造例を示す断面模式図である。
タガ型トランジスタともいう。
ゲート絶縁層としての機能を有する絶縁層402aと、チャネル形成層としての機能を有
する酸化物半導体層403aと、ソース電極又はドレイン電極としての機能を有する導電
層405a及び導電層406aと、を含む。
上に設けられ、酸化物半導体層403aは、絶縁層402aを介して導電層401aの上
に設けられ、導電層405a及び導電層406aは、酸化物半導体層403aの一部の上
にそれぞれ設けられる。
面に導電層405a及び導電層406aが設けられていない部分)は、酸化物絶縁層40
7aに接する。また、酸化物絶縁層407aは、上部に保護絶縁層409aが設けられる
。
ネルストップ型ともいう)トランジスタであり、逆スタガ型トランジスタともいう。
ゲート絶縁層としての機能を有する絶縁層402bと、チャネル形成層としての機能を有
する酸化物半導体層403bと、チャネル保護層としての機能を有する絶縁層427と、
ソース電極又はドレイン電極としての機能を有する導電層405b及び導電層406bと
、を含む。
上に設けられ、酸化物半導体層403bは、絶縁層402bを介して導電層401bの上
に設けられ、絶縁層427は、絶縁層402b及び酸化物半導体層403bを介して導電
層401bの上に設けられ、導電層405b及び導電層406bは、絶縁層427を介し
て酸化物半導体層403bの一部の上にそれぞれ設けられる。また、導電層401bを酸
化物半導体層403bの全てと重なる構造にすることもできる。導電層401bを酸化物
半導体層403bの全てと重なる構造にすることにより、酸化物半導体層403bへの光
の入射を抑制することができる。また、これに限定されず、導電層401bを酸化物半導
体層403bの一部と重なる構造にすることもできる。
ゲート絶縁層としての機能を有する絶縁層402cと、チャネル形成層としての機能を有
する酸化物半導体層403cと、ソース電極又はドレイン電極としての機能を有する導電
層405c及び導電層406cと、を含む。
上に設けられ、導電層405c及び導電層406cは、絶縁層402cの一部の上に設け
られ、酸化物半導体層403cは、絶縁層402c、導電層405c、及び導電層406
cを介して導電層401cの上に設けられる。また、導電層401cを酸化物半導体層4
03cの全てと重なる構造にすることもできる。導電層401cを酸化物半導体層403
cの全てと重なる構造にすることにより、酸化物半導体層403cへの光の入射を抑制す
ることができる。また、これに限定されず、導電層401cを酸化物半導体層403cの
一部と重なる構造にすることもできる。
側面は、酸化物絶縁層407cに接する。また、酸化物絶縁層407cは、上部に保護絶
縁層409cが設けられる。
ゲート絶縁層としての機能を有する絶縁層402dと、チャネル形成層としての機能を有
する酸化物半導体層403dと、ソース電極又はドレイン電極としての機能を有する導電
層405d及び導電層406dと、を含む。
405d及び導電層406dは、それぞれ酸化物半導体層403dの一部の上に設けられ
、絶縁層402dは、酸化物半導体層403d、導電層405d、及び導電層406dの
上に設けられ、導電層401dは、絶縁層402dを介して酸化物半導体層403dの上
に設けられる。
ウケイ酸ガラスなどのガラス基板を用いることができる。
ア基板などの絶縁体でなる基板を用いることもできる。また、基板400a乃至基板40
0dとして、結晶化ガラスを用いることもできる。また、基板400a乃至基板400d
として、プラスチック基板を用いることもできる。また、基板400a乃至基板400d
として、シリコンなどの半導体基板を用いることもできる。
有する。絶縁層447としては、例えば窒化シリコン層、酸化シリコン層、窒化酸化シリ
コン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層を用い
ることができる。また、絶縁層447に適用可能な材料の層の積層により絶縁層447を
構成することもできる。また、絶縁層447として、遮光性を有する材料の層と、上記絶
縁層447に適用可能な材料の層との積層を用いることもできる。また、遮光性を有する
材料の層を用いて絶縁層447を構成することにより、酸化物半導体層403dへの光の
入射を抑制することができる。
ジスタと同様に、基板とゲート電極としての機能を有する導電層の間に絶縁層を設けても
よい。
タル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材
料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層401
a乃至導電層401dの形成に適用可能な材料の層の積層により、導電層401a乃至導
電層401dを構成することもできる。
酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、
酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いること
ができる。また、絶縁層402a乃至絶縁層402dに適用可能な材料の層の積層により
絶縁層402a乃至絶縁層402dを構成することもできる。絶縁層402a乃至絶縁層
402dに適用可能な材料の層は、例えばプラズマCVD法又はスパッタリング法などを
用いて形成される。例えば、プラズマCVD法により窒化シリコン層を形成し、プラズマ
CVD法により窒化シリコン層の上に酸化シリコン層を形成することにより絶縁層402
a乃至絶縁層402dを構成することができる。
、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などが挙げられる
。四元系金属酸化物としては、例えばIn−Sn−Ga−Zn−O系金属酸化物などが挙
げられる。三元系金属酸化物としては、例えばIn−Ga−Zn−O系金属酸化物、In
−Sn−Zn−O系金属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn
−O系金属酸化物、Al−Ga−Zn−O系金属酸化物、又はSn−Al−Zn−O系金
属酸化物などが挙げられる。二元系金属酸化物としては、In−Zn−O系金属酸化物、
Sn−Zn−O系金属酸化物、Al−Zn−O系金属酸化物、Zn−Mg−O系金属酸化
物、Sn−Mg−O系金属酸化物、In−Mg−O系金属酸化物、又はIn−Sn−O系
金属酸化物などが挙げられる。また、酸化物半導体としては、In−O系金属酸化物、S
n−O系金属酸化物、又はZn−O系金属酸化物などが挙げられる。また、上記酸化物半
導体としては、上記酸化物半導体として適用可能な金属酸化物にSiO2を含む酸化物を
用いることもできる。また、例えばIn−Ga−Zn−O系金属酸化物とは、少なくとも
InとGaとZnを含む酸化物であり、その組成比に特に制限はない。また、In−Ga
−Zn−O系金属酸化物にInとGaとZn以外の元素が含まれていてもよい。
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=W:Y:Zのとき、Z>1.5W+Yとする。
しては、化学式InMO3(ZnO)m(mは0より大きい数)で表記される金属酸化物
も挙げられる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一つ又は複数の金
属元素を示す。Mとしては、例えばGa、Ga及びAl、Ga及びMn、又はGa及びC
oなどがある。
えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステン
などの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができ
る。また、導電層405a乃至導電層405d、及び導電層406a乃至導電層406d
に適用可能な材料の層の積層により導電層405a乃至導電層405d、及び導電層40
6a乃至導電層406dのそれぞれを構成することができる。
高融点金属層との積層により導電層405a乃至導電層405d及び導電層406a乃至
導電層406dを構成することができる。また、複数の高融点金属層の間にアルミニウム
又は銅の金属層が設けられた積層により導電層405a乃至導電層405d、及び導電層
406a乃至導電層406dを構成することもできる。また、ヒロックやウィスカーの発
生を防止する元素(Si、Nd、Scなど)が添加されているアルミニウム層を用いて導
電層405a乃至導電層405d、及び導電層406a乃至導電層406dを構成するこ
とにより、耐熱性を向上させることができる。
、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例
えば酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3―SnO2、ITOと略記する)、若しくは酸化イ
ンジウム酸化亜鉛合金(In2O3―ZnO)、又はこれらの金属酸化物に酸化シリコン
を含むものを用いることができる。
成に用いられる材料を用いて他の配線を形成してもよい。
。また、絶縁層427に適用可能な材料の層の積層により絶縁層427を構成することも
できる。
でき、例えば酸化シリコン層などを用いることができる。また、酸化物絶縁層407a及
び酸化物絶縁層407cに適用可能な材料の層の積層により酸化物絶縁層407a及び酸
化物絶縁層407cを構成することもできる。
でき、例えば窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、又は窒化酸化
アルミニウム層などを用いることができる。また、保護絶縁層409a乃至保護絶縁層4
09cに適用可能な材料の層の積層により保護絶縁層409a乃至保護絶縁層409cを
構成することもできる。
の上(酸化物絶縁層又は保護絶縁層を有する場合には酸化物絶縁層又は保護絶縁層を介し
てトランジスタの上)に平坦化絶縁層を有する構成にすることもできる。平坦化絶縁層と
しては、ポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いること
ができる。また平坦化絶縁層としては、低誘電率材料(low−k材料ともいう)の層を
用いることもできる。また、平坦化絶縁層に適用可能な材料の層の積層により平坦化絶縁
層を構成することもできる。
タの作製方法の一例として、図8(A)に示すトランジスタの作製方法の一例について、
図9(A)乃至図9(C)、図10(A)及び図10(B)を用いて説明する。図9(A
)乃至図9(C)並びに図10(A)及び図10(B)は、図8(A)に示すトランジス
タの作製方法の一例を示す断面模式図である。
テン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれら
を主成分とする合金材料の膜を用いることができる。また、第1の導電膜に適用可能な材
料の膜の積層膜により、第1の導電膜を構成することもできる。
形成し、第1のレジストマスクを用いて選択的に第1の導電膜のエッチングを行うことに
より導電層401aを形成し、第1のレジストマスクを除去する。
い。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製
造コストを低減できる。
階調マスクによって形成されたレジストマスクを用いてエッチングを行ってもよい。多階
調マスクは、透過した光が複数の強度となる露光マスクである。多階調マスクを用いて形
成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに
形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に
用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異
なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を
削減することができ、対応するフォトリソグラフィ工程も削減できるため、製造工程を簡
略にすることができる。
ばμ波(例えば、周波数2.45GHz)を用いた高密度プラズマCVDは、緻密で絶縁
耐圧の高い高品質な絶縁層を形成できるため、好ましい。高密度プラズマCVDを用いて
形成した高品質な絶縁層と酸化物半導体層が接することにより、界面準位が低減し、界面
特性を良好にすることができる。
成することもできる。また、絶縁層402aの形成後に加熱処理を行ってもよい。該加熱
処理を行うことにより絶縁層402aの質、酸化物半導体との界面特性を改質させること
ができる。
nm以下の酸化物半導体膜530を形成する。例えば、スパッタリング法を用いて酸化物
半導体膜530を形成することができる。
せる逆スパッタを行い、絶縁層402aの表面に付着している粉状物質(パーティクル、
ごみともいう)を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加
せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加し、基板にプラズマを
形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸
素などを用いてもよい。
530を形成することができる。本実施の形態では、一例としてIn−Ga−Zn−O系
酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜530を形成する。こ
の段階での断面模式図が図9(A)に相当する。また、希ガス(代表的にはアルゴン)雰
囲気下、酸素雰囲気下、又は希ガス及び酸素の混合雰囲気下において、スパッタリング法
により酸化物半導体膜530を形成することもできる。
例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸
化物ターゲットを用いることができる。また、上記に示すターゲットに限定されず、例え
ば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物
ターゲットを用いてもよい。また、作製される酸化物ターゲットの全体の体積に対して全
体の体積から空隙などが占める空間を除いた部分の体積の割合(充填率ともいう)は、9
0%以上100%以下、好ましくは95%以上99.9%以下である。充填率の高い金属
酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好
ましい。
401aが形成された基板400a、又は導電層401a及び絶縁層402aが形成され
た基板400aを加熱し、基板400aに吸着した水素、水分などの不純物を脱離し排気
することが好ましい。該加熱により、絶縁層402a及び酸化物半導体膜530への水素
、水酸基、及び水分の侵入を抑制することができる。また、予備加熱室に設ける排気手段
としては、例えばクライオポンプを用いることが好ましい。また、予備加熱室における加
熱処理を省略することもできる。また、酸化物絶縁層407aの成膜前に、導電層405
a及び導電層406aまで形成した基板400aにも同様に該加熱を行ってもよい。
された成膜室内に基板400aを保持し、基板温度を100℃以上600℃以下、好まし
くは200℃以上400℃以下とする。基板400aを加熱することにより、形成する酸
化物半導体膜530に含まれる不純物濃度を低減することができる。また、スパッタリン
グによる酸化物半導体膜530の損傷が軽減する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて絶
縁層402aの上に酸化物半導体膜530を成膜する。
手段としては、例えば吸着型の真空ポンプなどを用いることができる。吸着型の真空ポン
プとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプ
などを用いることができる。例えばクライオポンプを用いることにより、例えば水素原子
及び炭素原子のいずれか一つ又は複数を含む化合物などを排気することができ、成膜室で
形成される膜に含まれる不純物の濃度を低減することができる。また、本実施の形態にお
いて、スパッタリングを行う際の成膜室内の残留水分を除去する手段として、ターボポン
プにコールドトラップを加えたものを用いることもできる。
、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用さ
れる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分
布も均一となる。
マスクを形成し、第2のレジストマスクを用いて選択的に酸化物半導体膜530のエッチ
ングを行うことにより、酸化物半導体膜530を島状の酸化物半導体層に加工し、第2の
レジストマスクを除去する。
の酸化物半導体層に加工する際に該コンタクトホールを形成することもできる。
ッチングの両方を用いて酸化物半導体膜530のエッチングを行うことができる。ウェッ
トエッチングに用いるエッチング液としては、例えば燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、エッチング液としてITO07N(関東化学社製)を用い
てもよい。
体層の脱水化又は脱水素化を行うことができる。第1の加熱処理の温度は、400℃以上
750℃以下、又は400℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450℃において
1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再
混入を防ぎ、酸化物半導体層403aを得る(図9(B)参照)。
輻射により被処理物を加熱する装置を備えていてもよい。加熱処理装置としては、例えば
GRTA(Gas Rapid Thermal Anneal)装置又はLRTA(L
amp Rapid Thermal Anneal)装置などのRTA(Rapid
Thermal Anneal)装置を用いることができる。LRTA装置は、例えばハ
ロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、
高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光(電磁波)の輻射
により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加
熱処理を行う装置である。高温のガスとしては、例えばアルゴンなどの希ガス、又は窒素
のような、加熱処理によって被処理物と反応しない不活性気体を用いることができる。
動させて入れ、数分間加熱した後、基板を移動させて加熱した不活性ガス中から出す方式
のGRTAを行ってもよい。
に、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、又
はヘリウム、ネオン、若しくはアルゴンなどの希ガスの純度を、6N(99.9999%
)以上、好ましくは7N(99.99999%)以上、すなわち不純物濃度を1ppm以
下、好ましくは0.1ppm以下とすることが好ましい。
炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア(露点が−40℃以下、好
ましくは−60℃以下の雰囲気)を導入してもよい。このとき酸素ガス又はN2Oガスは
、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又は
N2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガ
ス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。
酸素ガス又はN2Oガスの作用により、脱水化又は脱水素化処理による不純物の排除工程
によって同時に減少してしまった酸素を供給することによって、酸化物半導体層403a
を高純度化させる。
うこともできる。その場合には、第1の加熱処理後に加熱装置から基板を取り出し、島状
の酸化物半導体層に加工する。
電層405a及び導電層406aを形成した後、又は導電層405a及び導電層406a
の上に酸化物絶縁層407aを形成した後に第1の加熱処理を行ってもよい。
ンタクトホールを形成してもよい。
部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域(単結晶領
域)、すなわち、膜表面に対して垂直にc軸配向した結晶領域を有する膜を用いて酸化物
半導体層を形成してもよい。例えば、膜厚が3nm以上15nm以下の第1の酸化物半導
体膜を成膜し、さらに第1の加熱処理として、窒素、酸素、希ガス、又は乾燥エアの雰囲
気下で450℃以上850℃以下、好ましくは550℃以上750℃以下の加熱処理を行
い、表面を含む領域に結晶領域(板状結晶を含む)を有する第1の酸化物半導体膜を形成
する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成する。さら
に第2の加熱処理として、450℃以上850℃以下、好ましくは600℃以上700℃
以下の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、第1の酸化物半導
体膜から第2の酸化物半導体膜にかけて上方に向かって結晶成長させ、第2の酸化物半導
体膜の全体を結晶化させる。その結果、膜厚の厚い結晶領域を有する酸化物半導体膜を用
いて酸化物半導体層403aを形成することができる。
ン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材
料の膜を用いることができる。また、第2の導電膜に適用可能な膜の積層膜により第2の
導電膜を形成することができる。
形成し、第3のレジストマスクを用いて選択的にエッチングを行って導電層405a及び
導電層406aを形成した後、第3のレジストマスクを除去する(図9(C)参照)。
線を形成することもできる。
ザ光を用いることが好ましい。酸化物半導体層403aの上で隣り合う導電層405aの
下端部と導電層406aの下端部との間隔幅により、後に形成されるトランジスタのチャ
ネル長Lが決定される。なお、第3のレジストマスクの形成の際にチャネル長L=25n
m未満の露光を行う場合には、数nm〜数10nmと極めて波長が短い超紫外線(Ext
reme Ultraviolet)を用いて露光を行うとよい。超紫外線による露光は
、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長L
を10nm以上1000nm以下とすることも可能であり、該露光を用いて形成されたト
ランジスタを用いることにより、回路の動作速度を速くすることでき、さらに該トランジ
スタのオフ電流は、極めて少ないため、消費電力を低減することもできる。
の分断を抑制するために、エッチング条件を最適化することが好ましい。しかしながら、
第2の導電膜のみエッチングが行われ、酸化物半導体層403aは、全くエッチングが行
われないという条件を得ることは難しく、第2の導電膜のエッチングの際に酸化物半導体
層403aは一部のみエッチングが行われ、溝部(凹部)を有する酸化物半導体層403
aとなることもある。
の一例としてIn−Ga−Zn−O系酸化物半導体を用いるため、エッチャントとしてア
ンモニア過水(アンモニア、水、過酸化水素水の混合液)を用いる。
層407aを形成する。このとき、酸化物絶縁層407aは、酸化物半導体層403aの
上面の一部に接する。
化物絶縁層407aに水又は水素などの不純物が混入しない方法を適宜用いて形成するこ
とができる。酸化物絶縁層407aに水素が混入すると、該水素の酸化物半導体層への侵
入又は該水素による酸化物半導体層中の酸素の引き抜きにより、酸化物半導体層のバック
チャネルが低抵抗化(N型化)し、寄生チャネルが形成されるおそれがある。よって、酸
化物絶縁層407aができるだけ水素を含まない層になるように、酸化物絶縁層407a
の作製方法として水素を用いない方法を用いることが好ましい。
200nmの酸化シリコン膜を形成する。成膜時の基板温度は、室温以上300℃以下と
すればよく、本実施の形態では一例として100℃とする。酸化シリコン膜のスパッタリ
ング法による成膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガ
ス及び酸素の混合雰囲気下において行うことができる。
ターゲット又はシリコンターゲットなどを用いることができる。例えば、シリコンターゲ
ットを用いて、酸素を含む雰囲気下でスパッタリング法により酸化シリコン膜を形成する
ことができる。
水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい
。
プラズマ処理を行い、露出している酸化物半導体層403aの表面に付着した吸着水など
を除去してもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層
403aの上面の一部に接する酸化物絶縁層407aを形成することが好ましい。
0℃以上400℃以下、例えば250℃以上350℃以下)を行うこともできる。例えば
、第2の加熱処理として、窒素雰囲気下で250℃、1時間の加熱処理を行う。第2の加
熱処理を行うと、酸化物半導体層403aの上面の一部が酸化物絶縁層407aと接した
状態で加熱される。
う)などの不純物を酸化物半導体層から意図的に排除し、且つ酸素を酸化物半導体層に供
給することができる。よって、酸化物半導体層は高純度化する。
コン層形成後の加熱処理によって酸化物半導体層403a中に含まれる水素、水分、水酸
基、又は水素化物などの不純物を酸化物絶縁層407aに拡散させ、酸化物半導体層40
3a中に含まれる該不純物をより低減させる効果を奏する。
Fスパッタリング法を用いて窒化シリコン膜を形成する。RFスパッタリング法は、量産
性がよいため、保護絶縁層409aの成膜方法として好ましい。本実施の形態では、一例
として窒化シリコン膜を形成することにより保護絶縁層409aを形成する(図10(B
)参照)。
0℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガスを
導入し、シリコン半導体のターゲットを用いて窒化シリコン膜を形成することで保護絶縁
層409aを形成する。この場合においても、酸化物絶縁層407aと同様に、処理室内
の残留水分を除去しつつ保護絶縁層409aを成膜することが好ましい。
0時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱
してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度か
ら室温までの降温を複数回繰り返して行ってもよい。以上が図8(A)に示すトランジス
タの作製方法の一例である。
例えば図8(B)乃至図8(D)に示す各構成要素において、名称が図8(A)に示す各
構成要素と同じであり且つ機能の少なくとも一部が図8(A)に示す各構成要素と同じで
あれば、図8(A)に示すトランジスタの作製方法の一例の説明を適宜援用することがで
きる。
ンジスタは、チャネル形成層として酸化物半導体層を有するトランジスタであり、トラン
ジスタに用いられる酸化物半導体層は、加熱処理により高純度化させることによりI型又
は実質的にI型となった酸化物半導体層である。
キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さら
に好ましくは1×1011/cm3未満である。よって、チャネル幅1μmあたりのオフ
電流を10aA(1×10−17A)以下にすること、さらにはチャネル幅1μmあたり
のオフ電流を1aA(1×10−18A)以下、さらにはチャネル幅1μmあたりのオフ
電流を10zA(1×10−20A)以下、さらにはチャネル幅1μmあたりのオフ電流
を1zA(1×10−21A)以下にすることができる。
とができる。本実施の形態の分周回路は、電源電圧以上の電圧がトランジスタのゲートと
、ソース又はドレインとの間に印加される場合があるため、絶縁耐圧の高い本実施の形態
のトランジスタを用いることは好適である。
本実施の形態では、上記実施の形態の分周回路を備えた半導体装置について説明する。
が挙げられる。表示装置としては、例えば液晶表示装置又はエレクトロルミネセンス表示
装置(EL表示装置ともいう)などが挙げられる。無線通信装置としては、例えばRFI
D(Radio Frequency Identification)タグが挙げられ
る。RFIDタグは、RFタグ、無線タグ、電子タグ、無線チップとも呼ばれる。
は、本実施の形態の半導体装置の構成例を示すブロック図である。
のデジタル回路502a(DIG1ともいう)と、第2のデジタル回路502b(DIG
2ともいう)を具備する。
機能を有する。また、クロック信号生成回路501は、発振回路及び分周回路を備える。
分周回路としては、上記実施の形態の分周回路を用いることができる。なお、第1のクロ
ック信号の周期及び第2のクロック信号の周期は互いに異なり、第2のクロック信号の周
期は、第1のクロック信号の周期のN倍である。
クロック信号が入力される。第1のデジタル回路502aは、クロック信号を用いて演算
処理を行う機能を有する。第1のデジタル回路502aとしては、例えばシフトレジスタ
、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。
クロック信号が入力される。第2のデジタル回路502bは、クロック信号を用いて演算
処理を行う機能を有する。第2のデジタル回路502bとしては、例えばシフトレジスタ
、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。
構成である。該構成にすることにより、異なる周期のクロック信号を用いて駆動する複数
のデジタル回路を具備する場合であっても、それぞれのデジタル回路を動作させることが
できる。
101a トランジスタ
101b トランジスタ
101c トランジスタ
101d トランジスタ
101e トランジスタ
101f トランジスタ
101g トランジスタ
101h トランジスタ
101i トランジスタ
101j トランジスタ
101k トランジスタ
102 分周信号出力回路
102a トランジスタ
102b トランジスタ
102c トランジスタ
102d トランジスタ
102e トランジスタ
102f トランジスタ
102g トランジスタ
102h トランジスタ
102i トランジスタ
102j トランジスタ
102k トランジスタ
102l トランジスタ
102m トランジスタ
102n トランジスタ
102o トランジスタ
102p トランジスタ
102q トランジスタ
102DL1 遅延回路
102DL2 遅延回路
201 単位分周回路
202 単位分周回路
400a 基板
400b 基板
400c 基板
400d 基板
401a 導電層
401b 導電層
401c 導電層
401d 導電層
402a 絶縁層
402b 絶縁層
402c 絶縁層
402d 絶縁層
403a 酸化物半導体層
403b 酸化物半導体層
403c 酸化物半導体層
403d 酸化物半導体層
405a 導電層
405b 導電層
405c 導電層
405d 導電層
406a 導電層
406b 導電層
406c 導電層
406d 導電層
407a 酸化物絶縁層
407c 酸化物絶縁層
409a 保護絶縁層
409b 保護絶縁層
409c 保護絶縁層
427 絶縁層
447 絶縁層
501 クロック信号生成回路
502a デジタル回路
502b デジタル回路
530 酸化物半導体膜
Claims (3)
- 第1の回路と、第2の回路と、を有し、
前記第1の回路は、第1のクロック信号及び第2のクロック信号に対応して、2X個(Xは2以上の自然数)のパルス信号を出力する機能を有し、
前記第2の回路は、前記2X個のパルス信号に対応して、前記第1のクロック信号の周期のX倍の周期である第3のクロック信号を出力する機能を有し、
前記第2の回路は、X個の第1のトランジスタと、X個の第2のトランジスタと、を有し、
前記X個の第1のトランジスタのゲートには、前記2X個のパルス信号における1個目乃至X個目のパルス信号のうち、互いに異なるパルス信号が入力され、
前記X個の第1のトランジスタはそれぞれ、前記第3のクロック信号の電位を第1の電位に設定するか否かを制御する機能を有し、
前記X個の第2のトランジスタのゲートには、前記2X個のパルス信号における(X+1)個目乃至2X個目のパルス信号のうち、互いに異なるパルス信号が入力され、
前記X個の第2のトランジスタはそれぞれ、前記第3のクロック信号の電位を第2の電位に設定するか否かを制御する機能を有することを特徴とする分周回路。 - 第1の回路と、第2の回路と、を有し、
前記第1の回路は、第1のクロック信号及び第2のクロック信号に対応して、2X個(Xは2以上の自然数)のパルス信号を出力する機能を有し、
前記第2の回路は、前記2X個のパルス信号に対応して、前記第1のクロック信号の周期のX倍の周期である第3のクロック信号を出力する機能を有し、
前記第2の回路は、X個の第1のトランジスタと、X個の第2のトランジスタと、を有し、
前記X個の第1のトランジスタ及び前記X個の第2のトランジスタは、チャネル形成層としての機能を有する酸化物半導体を含み、
前記X個の第1のトランジスタのゲートには、前記2X個のパルス信号における1個目乃至X個目のパルス信号のうち、互いに異なるパルス信号が入力され、
前記X個の第1のトランジスタはそれぞれ、前記第3のクロック信号の電位を第1の電位に設定するか否かを制御する機能を有し、
前記X個の第2のトランジスタのゲートには、前記2X個のパルス信号における(X+1)個目乃至2X個目のパルス信号のうち、互いに異なるパルス信号が入力され、
前記X個の第2のトランジスタはそれぞれ、前記第3のクロック信号の電位を第2の電位に設定するか否かを制御する機能を有することを特徴とする分周回路。 - 請求項2において、
前記酸化物半導体のバンドギャップは、2eV以上であることを特徴とする分周回路。
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