JP2012212756A - Semiconductor storage device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an SOI DRAM.SOLUTION: A DRAM comprises: a MIS field effect transistor in which a plurality of layers of insulation films (2, 3, 4, 5) are selectively provided on a semiconductor substrate 1, semiconductor layers (8, 9, 10) are selectively provided to extend from on the insulation film 5 to on a region on which the insulation film 5 is not provided, an enclosing gate electrode 17 is selectively provided on the insulation film 4 around a whole periphery of a part 9 of the semiconductor layers via a gate insulation film 16, drain regions (14, 15) self-aligned with the gate electrode are provided on a part 10 of the semiconductor layers having a hole 7 immediately below, and source regions (12, 13) are provided on a part 8 of the semiconductor layers; and a trenched capacitor with a part contacting a lateral face of the source region 12, in which trenches are provided in the insulation films (3, 5), a charge storage electrode 19 is provided on a lateral face of the trench, and on a lateral face and an upper part of the charge storage electrode, a cell plate electrode 21 is provided via a capacitor insulation film 20.

Description

本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体記憶装置に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なメモリーセルを構成したＤＲＡＭ(ダイナミックランダムアクセスメモリー)に関する。 The present invention relates to a semiconductor memory device of the SOI (S ilicon O n I nsulator ) structure, particularly by easy manufacturing process in a semiconductor substrate (bulk wafer) to form a low-cost of the SOI substrate, in this SOI substrate, high-speed, The present invention relates to a DRAM (Dynamic Random Access Memory) comprising a low power, high performance, highly reliable and highly integrated memory cell.

図３０は従来の半導体記憶装置（ＤＲＡＭ）のビット線に沿う方向の模式側断面図で、ｐ型のシリコン基板を使用して形成した慣例的な横型のＮチャネルのＭＩＳ電界効果トランジスタ及びトレンチ型キャパシタからなるメモリーセルの一部を示しており、５１はｐ型のシリコン基板、５２はｐ型不純物ウエル領域、５３は素子分離領域形成用トレンチ及び埋め込み酸化膜、５４はｎ＋型ソース領域、５５はｎ型ソース領域、５６はｎ＋型ドレイン領域、５７はｎ型ドレイン領域、５８はゲート酸化膜（ＳｉＯ２）、５９はゲート電極、６０はサイドウォール、６１はｎ＋型電荷蓄積電極、６２はキャパシタ絶縁膜、６３はセルプレート電極（対向電極）、６４はＰＳＧ膜、６５は導電プラグ、６６はバリアメタル、６７はバリアメタル、６８はＡｌ配線、６９はバリアメタルを示している。
同図においては、ｐ型のシリコン基板５１に選択的に形成されたｐ型不純物ウエル領域５２上にゲート酸化膜５８を介してゲート電極５９が設けられ、ゲート電極５９に自己整合してサイドウォール６０が設けられており、ｐ型のシリコン基板５１にはゲート電極５９に自己整合してｎ型ソース領域５５及びｎ型ドレイン領域５７が、サイドウォール６０に自己整合してｎ＋型ソース領域５４及び共通のｎ＋型ドレイン領域５６が、それぞれ設けられている慣例的な横型のＭＩＳ電界効果トランジスタが形成されている。またこのＭＩＳ電界効果トランジスタのｎ＋型ソース領域５４に接して、ｐ型のシリコン基板５１に選択的に設けられたトレンチ(溝)の側面及び底面にｎ＋型電荷蓄積電極６１が設けられ、トレンチの側壁および底部に設けられたキャパシタ絶縁膜６２を介してトレンチを埋め込んだセルプレート電極６３が設けられているトレンチ型キャパシタが形成されている。慣例的な横型のＭＩＳ電界効果トランジスタ及びトレンチ型キャパシタとによりＤＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること、ｎ＋型ソース領域の一部下に深いトレンチ型キャパシタを形成すること及び隣接する２メモリーセルに共通なｎ＋型ドレイン領域を設けること等により、キャパシタ容量の増加及びビット線容量の低減を目指した高集積化を計っているが、半導体基板にＰＮ接合を有するＭＩＳ電界効果トランジスタを形成しているため、接続するメモリーセル数に伴い、大きなＰＮ接合容量がつくので、ビット線容量を低減できないことにより、キャパシタの蓄積電荷量を検出するセンスアンプの検出能力の向上が難しかったこと（センスアンプで感知できる信号量を増加するためには、キャパシタ容量に対するビット線容量比を低く抑えることが必要）、局所的なα線照射により大きな半導体基板に電子正孔対をつくりやすく、発生した電子をキャパシタに取り込むため、蓄積電荷量を変化させることによるα線ソフトエラー耐性が低かったこと、ＰＮ接合リーク及びサブスレッショルドリークを防止しにくいことにより、電荷保持特性が悪いため、データーを再書き込みするリフレッシュ動作を短時間で繰り返さなければならなかったこと、ビット線に大きなＰＮ接合容量がつくため、１本のビット線に接続するメモリーセル数を増加させられないことによる高集積化が難しかったこと等の問題点が顕著になりつつある。
上記問題点の解決手段として、ＳＯＩ構造のＤＲＡＭに関する試みもあるが、安価な半導体基板を使用して、容易なプロセスにより、絶縁膜上に単結晶半導体層を形成し、単結晶半導体層の下面に存在してしまうバックチャネルを完全に制御できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる技術に乏しかったことである。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。 FIG. 30 is a schematic side sectional view in the direction along the bit line of a conventional semiconductor memory device (DRAM), and shows a conventional lateral N-channel MIS field effect transistor and trench type formed using a p-type silicon substrate. A part of a memory cell composed of a capacitor is shown, 51 is a p-type silicon substrate, 52 is a p-type impurity well region, 53 is a trench for forming an isolation region and a buried oxide film, 54 is an n + -type source region, 55 is an n-type source region, 56 is an n + -type drain region, 57 is an n-type drain region, 58 is a gate oxide film (SiO 2 ), 59 is a gate electrode, 60 is a sidewall, and 61 is an n + -type charge storage electrode. 62 is a capacitor insulating film, 63 is a cell plate electrode (counter electrode), 64 is a PSG film, 65 is a conductive plug, 66 is a barrier metal, and 67 is a barrier metal. 68 Al wiring 69 denotes a barrier metal.
In this figure, a gate electrode 59 is provided on a p-type impurity well region 52 selectively formed on a p-type silicon substrate 51 through a gate oxide film 58, and is aligned with the gate electrode 59 in a side wall. 60, an n-type source region 55 and an n-type drain region 57 are self-aligned with the gate electrode 59, and an n + -type source region 54 is self-aligned with the sidewall 60. In addition, a conventional lateral MIS field effect transistor, in which a common n + -type drain region 56 is provided, is formed. Further, n + type charge storage electrodes 61 are provided on the side and bottom surfaces of trenches (grooves) selectively provided in the p type silicon substrate 51 in contact with the n + type source region 54 of the MIS field effect transistor. A trench-type capacitor is formed in which a cell plate electrode 63 is formed in which the trench is embedded via a capacitor insulating film 62 provided on the sidewall and bottom of the trench. A DRAM memory cell is constituted by a conventional lateral MIS field effect transistor and a trench capacitor.
Capacitance increase by miniaturizing each region, forming a deep trench type capacitor under a part of the n + type source region, and providing an n + type drain region common to two adjacent memory cells. Although high integration is aimed at reducing the bit line capacitance, since a MIS field effect transistor having a PN junction is formed on the semiconductor substrate, a large PN junction capacitance is added according to the number of memory cells to be connected. Therefore, it is difficult to improve the detection capability of the sense amplifier that detects the accumulated charge amount of the capacitor because the bit line capacitance cannot be reduced (in order to increase the signal amount that can be sensed by the sense amplifier, the bit line with respect to the capacitor capacitance). It is necessary to keep the capacitance ratio low), and electron-hole pairs are created on a large semiconductor substrate by local alpha irradiation. Easy, because the generated electrons are taken into the capacitor, the resistance to α-ray soft error by changing the amount of accumulated charge is low, and it is difficult to prevent PN junction leakage and subthreshold leakage. High integration due to the fact that the refresh operation for rewriting data had to be repeated in a short time and because the bit line had a large PN junction capacitance, the number of memory cells connected to one bit line could not be increased. Problems such as the difficulty of making them become more prominent.
As a means for solving the above problems, there is an attempt on a DRAM having an SOI structure. However, a single crystal semiconductor layer is formed on an insulating film by an easy process using an inexpensive semiconductor substrate, and the bottom surface of the single crystal semiconductor layer is formed. In other words, the technology for forming an MIS field-effect transistor having an SOI structure capable of completely controlling the back channel existing in the semiconductor device is lacking.
Also, no measures have been taken against the problem that the speed characteristics at high temperatures deteriorate due to the temperature rise caused by the heat generated by the speedup of the MIS field effect transistor, and the speed characteristics in the guaranteed temperature range cannot be guaranteed. It was.

応用物理 第６５巻 第１１号 （１９９６）１１０６〜１１１３Applied Physics Vol. 65, No. 11 (1996) 1106 to 1113

本発明が解決しようとする課題は、従来例に示されるように、半導体基板にＰＮ接合を有するＭＩＳ電界効果トランジスタ（トランスファーゲート）を形成しているため
（１）接続するメモリーセル数に伴い、大きなＰＮ接合容量がつくので、ビット線容量を低減できないことによるセンスアンプの検出能力の向上が難しかったこと。
（２）局所的なα線照射により、大きな半導体基板に電子正孔対をつくりやすいことによるα線ソフトエラー耐性が低かったこと。
（３）ＰＮ接合リーク及びサブスレッショルドリークを防止しにくいことにより、電荷保持特性が悪いため、データーを再書き込みするリフレッシュ動作を短時間で繰り返さなければならなかったこと。
（４）ビット線に大きなＰＮ接合容量がつくため、１本のビット線に接続するメモリーセル数を増加させられないことによる高集積化が難しかったこと。
及び従来例には示されていないが、
（５）安価な半導体基板を使用して、容易なプロセスにより、絶縁膜上に単結晶半導体層を形成し、単結晶半導体層の下面に存在してしまうバックチャネルを完全に制御できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる技術に乏しかったこと。
（６）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術によるメモリーセルの微細化及びキャパシタ容量の減少防止（キャパシタ絶縁膜の薄膜化及び高誘電率材料の導入）だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。 The problem to be solved by the present invention is that, as shown in the prior art, a MIS field effect transistor (transfer gate) having a PN junction is formed on a semiconductor substrate. (1) With the number of memory cells to be connected, Since the large PN junction capacitance is added, it was difficult to improve the detection capability of the sense amplifier due to the inability to reduce the bit line capacitance.
(2) The α-ray soft error resistance due to the easy formation of electron-hole pairs in a large semiconductor substrate by local α-ray irradiation was low.
(3) Since it is difficult to prevent PN junction leakage and subthreshold leakage, and the charge retention characteristics are poor, the refresh operation for rewriting data must be repeated in a short time.
(4) Since the bit line has a large PN junction capacitance, it is difficult to achieve high integration because the number of memory cells connected to one bit line cannot be increased.
Although not shown in the conventional example,
(5) An SOI structure in which a single crystal semiconductor layer is formed on an insulating film by an easy process using an inexpensive semiconductor substrate and a back channel existing on the lower surface of the single crystal semiconductor layer can be completely controlled. The technology for forming MIS field-effect transistors was poor.
(6) Due to the temperature rise due to heat generated by increasing the speed of the MIS field effect transistor, the mobility is lowered due to carrier scattering and the like, and the speed characteristics at high temperature are deteriorated, so it is difficult to guarantee speed in the guaranteed temperature range. .
Problems such as these are becoming more prominent, and it is possible to manufacture more large-scale memory devices only by miniaturization of memory cells and prevention of reduction of capacitor capacity (thinning capacitor insulation film and introduction of high dielectric constant materials). It has become difficult.

上記課題は、半導体基板と、前記半導体基板上に選択的に設けられた複数層からなる絶縁膜と、前記絶縁膜上より、前記絶縁膜の最上層膜が設けられていない領域上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記絶縁膜の最上層膜が設けられていない領域上に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するドレイン領域（あるいはソース領域）と、前記ゲート電極に自己整合し、残りの前記半導体層に設けられた、ソース領域（あるいはドレイン領域）とからなるＭＩＳ電界効果トランジスタと、前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記絶縁膜中に設けられたトレンチと、少なくとも前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記トレンチの側面に設けられた導電膜からなる電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極(対向電極)とからなるトレンチ型キャパシタとを備え、前記ＭＩＳ電界効果トランジスタ及び前記トレンチ型キャパシタにより構成した本発明の半導体記憶装置（ＤＲＡＭ）によって解決される。   The above-described problem extends from a semiconductor substrate, a multi-layer insulating film selectively provided on the semiconductor substrate, and a region where the uppermost layer film of the insulating film is not provided on the insulating film. A selectively provided semiconductor layer, and a gate having an enclosing structure provided on a region where the uppermost layer film of the insulating film is not provided via a gate insulating film all around a part of the semiconductor layer An electrode, a drain region (or a source region) provided in the semiconductor layer that is self-aligned with the gate electrode, and has a vacancy immediately below, and is provided in the remaining semiconductor layer that is self-aligned with the gate electrode. A MIS field-effect transistor comprising a source region (or drain region), a trench in contact with a part of the side surface of the source region (or drain region) and provided in the insulating film; A charge storage electrode made of a conductive film provided on a side surface of the trench and partly in contact with a side surface of the source region (or drain region), and provided on the side surface and upper portion of the charge storage electrode via a capacitor insulating film The semiconductor memory device (DRAM) of the present invention comprises a trench type capacitor including a cell plate electrode (counter electrode) and is constituted by the MIS field effect transistor and the trench type capacitor.

以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りの半導体層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを有するＤＲＡＭを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン酸化膜（ＳｉＯ２）の膜厚により、３段階形成する半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リーク（特にバックチャネルリーク）を防止でき、蓄積電荷の消失を低減できることによる保持特性の改善（リフレッシュ動作の緩和）、また４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またＳＯＩ構造の半導体層に形成したドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのドレイン領域と半導体基板間の容量を、空孔を設けることにより低減でき（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは１本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。
またサイドウォール直下の微細なソース領域に自己整合して、絶縁膜中にトレンチを形成でき、トレンチの側面に電荷蓄積電極を形成できるため、蓄積電荷の保持特性の良好なＳＯＩ構造のトレンチ型キャパシタを形成できることによる高性能化が可能である。
またチャネル領域を形成する微細な半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成することもできるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、ＭＩＳ電界効果トランジスタの高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またトレンチ型キャパシタをフィン構造に形成することも可能で、表面上の占有面積を増やすことなく、キャパシタ容量を増加できるため、センスアンプの検出能力を向上させることによる高性能化あるいは高集積化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを得ることができる。
本発明者は当該技術を、３段階横（水平）方向エピタキシャル成長を利用した、絶縁膜上の包囲型ゲート電極及び空孔付きトレンチキャパシタ型ＤＲＡＭ（Ｔｒｅｎｃｈ Ｃａｐａｓｉｔｏｒ Ｔｙｐｅ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ａｎｄ Ｃａｖｉｔｙ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＴＤＲＡＭＳＵＧＣＯＩＮ（ティーディーラムサッグコイン）と略称する。 As described above, according to the present invention, an ordinary inexpensive semiconductor substrate is used, and a fully depleted single crystal semiconductor layer (Si) is provided on the semiconductor substrate with an insulating film interposed therebetween. A DRAM having an SOI structure MIS field effect transistor in which a channel region having an enclosed gate electrode is provided around a gate oxide film and a source / drain region is provided in the remaining semiconductor layer can be formed. Reduced junction capacitance (substantially zero) and reduced depletion layer capacitance, improved sense amplifier detection capability by reducing bit line capacitance, and α-ray soft error due to the ability to form a source / drain region in a fully depleted semiconductor layer of thin film Lower power by reducing threshold voltage by enhancing tolerance, improving breakdown voltage of source / drain region, and improving subthreshold characteristics A.
In addition, since the thickness of the semiconductor layer to be formed in three stages can be determined by the thickness of the silicon oxide film (SiO 2 ) to be grown, the single depletion type (thin film) SOI structure that can be used for manufacturing with a large-diameter wafer is also available. A crystalline semiconductor layer can be easily formed.
In addition, since a channel region can be formed only in a semiconductor layer with favorable crystallinity that is not affected by a base insulating film, an MIS field effect transistor having an SOI structure with stable characteristics can be formed.
In addition, since the semiconductor layer can be surrounded by a gate electrode provided via a gate oxide film, current paths other than the channel can be cut off, complete channel control is possible, and current leakage (especially back channel leakage) is prevented. Can improve the retention characteristics by reducing the disappearance of the accumulated charge (relaxation of refresh operation), and can form channels on the four surfaces (upper and lower surfaces and two side surfaces in the channel width direction). Since the channel width can be increased without increasing, the speed can be increased by increasing the drive current.
In addition, by providing a heat dissipation hole under the drain region formed in the semiconductor layer of the SOI structure, the temperature rise due to heat generated by the speedup of the MIS field effect transistor is suppressed, and the deterioration of the speed characteristics at high temperature is improved. It is also possible to do.
Further, the capacitance between the drain region of the MIS field effect transistor and the semiconductor substrate can be reduced by providing a hole (generally, it becomes about 1/4 due to the difference in dielectric constant between air and silicon oxide film (SiO 2 )). Further, it is possible to improve the detection capability of the sense amplifier by further reducing the bit line capacitance, or to increase the integration by increasing the number of memory cells that can be connected to one bit line.
In addition, a trench capacitor with an SOI structure with good stored charge retention characteristics because a trench can be formed in the insulating film and a charge storage electrode can be formed on the side surface of the trench by self-aligning with a fine source region directly under the sidewall. It is possible to improve the performance by being able to form.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film and surrounding gate electrode), heat dissipation and bit line capacitance are self-aligned with the fine semiconductor layer forming the channel region. It is also possible to form the reduced holes finely.
In addition, since a semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right can be formed, the lattice constant of the strained Si layer can be increased from the left and right SiGe layers. The speed of the MIS field-effect transistor can be increased by increasing the carrier mobility.
Further, it can be formed in a so-called metal source / drain region (salicide layer) which is a compound of a semiconductor layer and a metal layer, and the speed can be increased by reducing the resistance of the source / drain region.
In addition, it is possible to form a trench type capacitor in a fin structure, and the capacitance of the capacitor can be increased without increasing the area occupied on the surface. Therefore, high performance or high integration can be achieved by improving the detection capability of the sense amplifier. Is possible.
In other words, a high-speed, high-reliability, high-performance and highly-integrated enveloped gate electrode that enables the manufacture of semiconductor integrated circuits that can handle high-speed, large-capacity communications, portable information terminals, various electronic mechanical devices, space-related devices, etc. In addition, an SOI structure DRAM memory cell including a MIS field effect transistor (transfer gate) having a hole and a trench capacitor can be obtained.
The present inventor has the art, three-step transverse utilizing (horizontal) direction epitaxial growth, encircling the gate electrode and the pores with a trench capacitor type DRAM on the insulating film (T rench Capasitor Type D ynamic R andom A ccess M emory with designated su rrounding G ate and C avity O n In sulator) structure, abbreviated as TDRAMSUGCOIN (tea Dee ram sag coins).

本発明の半導体記憶装置における第１の実施例の模式平面図Schematic plan view of the first embodiment of the semiconductor memory device of the present invention 本発明の半導体記憶装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）Schematic side cross-sectional view of the first embodiment of the semiconductor memory device of the present invention (pp cross-sectional view) 本発明の半導体記憶装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）Schematic side sectional view (qq arrow sectional view) of the first embodiment in the semiconductor memory device of the present invention. 本発明の半導体記憶装置における第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）Schematic side cross-sectional view of the first embodiment of the semiconductor memory device of the present invention (cross-sectional view taken along line rr) 本発明の半導体記憶装置における第１の実施例の模式側断面図（ｓ−ｓ矢視断面図）Schematic side sectional view (ss arrow sectional view) of the first embodiment in the semiconductor memory device of the present invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）Process sectional drawing (qq arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）Process sectional drawing (qq arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）Sectional drawing of process of manufacturing method of first embodiment in semiconductor memory device of the present invention (cross-sectional view taken along arrow r-r) 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）Sectional drawing of process of manufacturing method of first embodiment in semiconductor memory device of the present invention (cross-sectional view taken along arrow r-r) 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of 1st Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第２の実施例の模式側断面図（ビット線に沿う方向）Schematic side sectional view of the second embodiment of the semiconductor memory device of the present invention (direction along the bit line) 本発明の半導体記憶装置における第３の実施例の模式側断面図（ビット線に沿う方向）Schematic side sectional view of the third embodiment of the semiconductor memory device of the present invention (direction along the bit line) 本発明の半導体記憶装置における第４の実施例の模式側断面図（ビット線に沿う方向）Schematic side sectional view of the fourth embodiment in the semiconductor memory device of the present invention (direction along the bit line) 本発明の半導体記憶装置における第４の実施例の製造方法の工程断面図（ビット線に沿う方向）Process sectional drawing (direction along a bit line) of the manufacturing method of the 4th Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第４の実施例の製造方法の工程断面図（ビット線に沿う方向）Process sectional drawing (direction along a bit line) of the manufacturing method of the 4th Example in the semiconductor memory device of this invention 本発明の半導体記憶装置における第４の実施例の製造方法の工程断面図（ビット線に沿う方向）Process sectional drawing (direction along a bit line) of the manufacturing method of the 4th Example in the semiconductor memory device of this invention 従来の半導体記憶装置の模式側断面図Schematic side sectional view of a conventional semiconductor memory device

本願発明は、
（１）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第１段階の横（水平）方向エピタキシャル成長）
（３）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（４）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第２段階の横（水平）方向エピタキシャル成長）
（５）チャネル形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。
（６）包囲型ゲート電極に自己整合してドレイン領域形成用のＳｉ層及び直下の絶縁膜を除去する開孔部を形成する。
（７）露出した１対のチャネル領域形成用のＳｉ層の側面間に再度ドレイン領域形成用のＳｉ層を成長し、直下部に空孔を形成する。（第３段階の横（水平）方向エピタキシャル成長）
（８）包囲型ゲート電極に自己整合してソースドレイン領域を形成する。
等によりＭＩＳ電界効果トランジスタ（トランスファーゲート）を形成する。
（９）包囲型ゲート電極の側壁に形成されたサイドウォールに自己整合して、サイドウォール直下のＳｉ層に形成した微細なソース領域以外のソース領域が形成されたＳｉ層及び下部の絶縁膜を除去し、絶縁膜中にトレンチを形成する。
（１０）微細なソース領域の側面に接して、トレンチの側面に電荷蓄積電極を形成する。
（１１）電荷蓄積電極の全側面及びトレンチの底面にキャパシタ絶縁膜を成長する。
（１２）キャパシタ絶縁膜を介して電荷蓄積電極に対向するセルプレート電極(対向電極)を形成する。
等の技術を使用して、
シリコン基板上に複数層の絶縁膜（複数層のシリコン酸化膜及びシリコン窒化膜）が選択的に設けられ、最上層絶縁膜（シリコン窒化膜）上より、最上層絶縁膜（シリコン窒化膜）が設けられていない領域上に延在して選択的に半導体層（第１、第２及び第３段階の横（水平）方向エピタキシャルＳｉ層からなる半導体層）が設けられ、第２段階成長のＳｉ層の全周囲にはゲート酸化膜を介して、シリコン酸化膜上に包囲型ゲート電極（ワード線）が設けられ、包囲型ゲート電極の上面部の側壁にはサイドウォールが設けられ、直下に空孔を有する第３段階成長のＳｉ層には、概略ｎ型及びｎ＋型ドレイン領域が設けられ、サイドウォール直下の第１段階成長のＳｉ層には、概略ｎ型及びｎ＋型ソース領域が設けられている構造のＭＩＳ電界効果トランジスタが形成され、ｎ＋型ソース領域の一部に接して、シリコン窒化膜中にトレンチが設けられ、ｎ＋型ソース領域の一部に接して、トレンチの全側面に電荷蓄積電極が設けられ、電荷蓄積電極の全側面にはキャパシタ絶縁膜を介してトレンチを埋め込み、シリコン酸化膜上に延在したセルプレート電極(対向電極)が設けられているトレンチ型キャパシタが形成され、１つのＭＩＳ電界効果トランジスタ及び１つのトレンチ型キャパシタによりＤＲＡＭの１メモリーセルを構成し、ミラー反転した隣接する１メモリーセルとともに２メモリーセルを形成したものである。 The present invention is
(1) An Si layer is selectively epitaxially grown in the vertical (vertical) direction on the Si substrate.
(2) A lateral (horizontal) direction epitaxial Si layer is grown on a part of the side surface of the longitudinal (vertical) direction epitaxial Si layer on the insulating film. (First stage lateral (horizontal) epitaxial growth)
(3) An opening is formed to remove the Si layer and the surrounding insulating film corresponding to the channel portion.
(4) A Si layer for forming a channel region is grown between the exposed side surfaces of the Si layer. (Second stage lateral (horizontal) epitaxial growth)
(5) A surrounding gate electrode is embedded flatly around the Si layer for channel formation via a gate insulating film.
(6) A hole portion for forming the drain region forming Si layer and the insulating film immediately below is formed in self-alignment with the surrounding gate electrode.
(7) A drain region forming Si layer is grown again between the side surfaces of the exposed pair of channel region forming Si layers, and vacancies are formed immediately below. (Third stage lateral (horizontal) epitaxial growth)
(8) A source / drain region is formed in self-alignment with the surrounding gate electrode.
A MIS field effect transistor (transfer gate) is formed by, for example.
(9) A Si layer in which a source region other than a fine source region formed in a Si layer immediately below the sidewall is formed in a self-alignment with a sidewall formed on the side wall of the surrounding gate electrode, and a lower insulating film. By removing, a trench is formed in the insulating film.
(10) A charge storage electrode is formed on the side surface of the trench in contact with the side surface of the fine source region.
(11) A capacitor insulating film is grown on all side surfaces of the charge storage electrode and the bottom surface of the trench.
(12) A cell plate electrode (counter electrode) facing the charge storage electrode is formed through the capacitor insulating film.
Using technology such as
A plurality of insulating films (multiple silicon oxide films and silicon nitride films) are selectively provided on the silicon substrate, and the uppermost insulating film (silicon nitride film) is formed on the uppermost insulating film (silicon nitride film). A semiconductor layer (a semiconductor layer composed of a lateral (horizontal) epitaxial Si layer in the first, second, and third stages) is selectively provided to extend on a region where the second stage growth is not performed. An encircling gate electrode (word line) is provided on the silicon oxide film through a gate oxide film around the entire periphery of the layer, and a side wall is provided on the side wall of the upper surface portion of the encircling gate electrode. The n-type and n + -type drain regions are provided in the third-stage grown Si layer having holes, and the n-type and n + -type source regions are provided in the first-stage grown Si layer immediately below the sidewall. MIS power with the provided structure Effect transistor is formed in contact with the part of the n + -type source region, a trench is formed in the silicon nitride film, in contact with part of the n + -type source region, a charge storage electrode provided on all sides of the trench In addition, a trench type capacitor is formed in which a trench is embedded on all side surfaces of the charge storage electrode through a capacitor insulating film, and a cell plate electrode (counter electrode) extending on the silicon oxide film is provided. A field effect transistor and one trench capacitor constitute one memory cell of a DRAM, and two memory cells are formed together with one memory cell that is mirror-inverted and adjacent.

以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２３は本発明の半導体記憶装置の第１の実施例で、図１はＤＲＡＭのメモリーセルの模式平面図(一点鎖線で囲んだものがメモリーセル１つ分)、図２はビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、図３はワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)、図４はワード線に平行方向で、ビット線の接続部の模式側断面図(ｒ−ｒ矢視断面図)、図５はワード線に平行方向で、キャパシタの模式側断面図(ｓ−ｓ矢視断面図)、 図６〜図２３は製造方法の工程断面図である。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 23 show a first embodiment of a semiconductor memory device according to the present invention. FIG. 1 is a schematic plan view of a DRAM memory cell (the one surrounded by an alternate long and short dash line is one memory cell). FIG. 3 is a schematic side cross-sectional view along the line (pp arrow cross-sectional view), FIG. 3 is a schematic side cross-sectional view along the word line (qq arrow cross-sectional view), and FIG. 4 is parallel to the word line. 6 is a schematic side cross-sectional view (cross-sectional view taken along arrow r-r) of the connection portion of the bit line, FIG. 5 is a schematic side cross-sectional view (cross-sectional view taken along arrow ss) of the capacitor in a direction parallel to the word line, FIG. 23 is a process sectional view of the manufacturing method.

図１〜図５はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は３００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、４は５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、６は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、７は空孔、８は１０１７ｃｍ−３程度のｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層、９は１０１７ｃｍ−３程度のｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層、１０は１０１７ｃｍ−３程度のｐ型の第３段階の横（水平）方向エピタキシャルＳｉ層、１１は埋め込みシリコン酸化膜（ＳｉＯ２）（素子分離領域の一部）、１２は１０２０ｃｍ−３程度のｎ＋型ソース領域、１３は５×１０１７ｃｍ−３程度のｎ型ソース領域、１４は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１５は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１６は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１７は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ、ワード線）、１８は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１９は深さ４５０ｎｍ程度の電荷蓄積電極（ＷＳｉ）、２０は５ｎｍ程度のキャパシタ絶縁膜（Ｔａ２Ｏ５）、２１はセルプレート電極(対向電極、Ｗ)、２２は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２３は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２４は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２５は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２６は導電プラグ（Ｗ）、２７は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２８は１０ｎｍ程度のバリアメタル（ＴａＮ）、２９は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む、ビット線）、３０は２０ｎｍ程度のバリア絶縁膜、ＢＬはビット線、ＷＬはワード線、ＴＣはトレンチ型キャパシタを示している。 1 to 5 show an N-channel MIS field-effect transistor (transfer gate) and a trench having a surrounding gate electrode and a hole formed in a TDRAMSUGCOIN structure using a silicon (Si) substrate by three-stage lateral (horizontal) epitaxial growth. 1 shows a part of a semiconductor integrated circuit including an SOI structure DRAM memory cell composed of a type capacitor, wherein 1 is a p-type silicon (Si) substrate of about 10 15 cm −3 , and 2 is a silicon oxide film of about 100 nm (SiO 2 ), 3 is about 300 nm silicon nitride film (Si 3 N 4 ), 4 is about 50 nm silicon oxide film (SiO 2 ) 5 is about 100 nm silicon nitride film (Si 3 N 4 ), and 6 is 50 nm Silicon oxide film (SiO 2 ) in the element isolation region of about 7, 7 is a hole, 8 is 10 17 cm -3 of p-type first stage of lateral (horizontal) direction epitaxial Si layer, 9 10 17 cm -3 in the p-type second stage of lateral (horizontal) direction epitaxial Si layer, 10 is 10 17 cm P-type third-stage lateral (horizontal) epitaxial Si layer of about −3 , 11 is a buried silicon oxide film (SiO 2 ) (part of the element isolation region), and 12 is n + of about 10 20 cm −3. Type source region, 13 is an n-type source region of about 5 × 10 17 cm −3 , 14 is an n-type drain region of about 5 × 10 17 cm −3 , and 15 is an n + type drain region of about 10 20 cm −3. , 16 is a gate oxide film (SiO 2 ) of about 5 nm, 17 is a surrounding gate electrode (WSi, word line) of about 35 nm in length and about 100 nm in thickness, 18 is a sidewall (SiO 2 ) of about 25 nm, 19 is a charge storage electrode (WSi) having a depth of about 450 nm, 20 is a capacitor insulating film (Ta 2 O 5 ) of about 5 nm, 21 is a cell plate electrode (counter electrode, W), and 22 is a phosphosilicate glass (about 200 nm). PSG) film, 23 is about 200 nm phosphosilicate glass (PSG) film, 24 is about 20 nm silicon nitride film (Si 3 N 4 ), 25 is about 10 nm barrier metal (TiN), and 26 is a conductive plug (W) 27 is an interlayer insulating film (SiOC) of about 500 nm, 28 is a barrier metal (TaN) of about 10 nm, 29 is a Cu wiring (including a Cu seed layer, bit line) of about 500 nm, 30 is a barrier insulating film of about 20 nm, BL indicates a bit line, WL indicates a word line, and TC indicates a trench type capacitor.

図１はマトリックス状に形成されたＤＲＡＭのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル１つ分を示し、一部の太線は、絶縁膜上に形成されたエピタキシャル半導体層、エピタキシャル半導体層に形成されたソースドレイン領域及びトレンチ型キャパシタを明確にするために誇張して示している。
図２〜図５においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的にシリコン窒化膜（Ｓｉ３Ｎ４）３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３上には選択的にシリコン酸化膜（ＳｉＯ２）４が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）４上には選択的にシリコン窒化膜（Ｓｉ３Ｎ４）５が設けられ、シリコン酸化膜（ＳｉＯ２）４の一部上には、空孔７を介してｐ型の第３段階の横（水平）方向エピタキシャルＳｉ層１０が設けられ、Ｓｉ層１０の対向する２側面にそれぞれ１側面を接して１対のｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層９が設けられ、１対のＳｉ層９にはそれぞれ反対側の１側面に接して１対のｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層８が設けられた構造からなる半導体層がシリコン酸化膜（ＳｉＯ２）６により絶縁分離されて設けられている。１対のＳｉ層９の残りの周囲にはゲート酸化膜（ＳｉＯ２）１６を介して包囲型ゲート電極（ＷＳｉ、ワード線）１７が設けられ、包囲型ゲート電極１７の上面部の側壁にはサイドウォール１８が設けられ、Ｓｉ層１０には概略ｎ型及びｎ＋型ドレイン領域（１４、１５）が設けられ、Ｓｉ層８には概略ｎ型及びｎ＋型ソース領域（１２、１３）が設けられているＭＩＳ電界効果トランジスタが形成され、またＭＩＳ電界効果トランジスタのｎ＋型ソース領域１２の一部に接してシリコン酸化膜（ＳｉＯ２）２上に設けられたトレンチの全側面には、電荷蓄積電極（ＷＳｉ）１９が設けられ、電荷蓄積電極（ＷＳｉ）１９の全側面にはキャパシタ絶縁膜（Ｔａ２Ｏ５）を介してトレンチを埋め込み、シリコン酸化膜（ＳｉＯ２）６及びシリコン酸化膜（ＳｉＯ２）１１上に延在したセルプレート電極(対向電極、Ｗ)が設けられているトレンチ型キャパシタが形成されており、１つのＭＩＳ電界効果トランジスタ及び１つのトレンチ型キャパシタによりＤＲＡＭの１メモリーセルが構成され、ミラー反転した隣接する１メモリーセルとともに２メモリーセルが形成されている。２メモリーセルにおいて、ｎ＋型ドレイン領域１５を共通とし、この共通のｎ＋型ドレイン領域１５にはバリアメタル（ＴｉＮ）２５を有する導電プラグ（Ｗ）２６を介してバリアメタル（ＴａＮ）２８を有するＣｕ配線２９からなるビット線が接続されている。また隣り合う包囲型ゲート電極１７どうしは直接接続され、ワード線を形成している。 FIG. 1 is a schematic plan view of a memory cell of a DRAM formed in a matrix. The one surrounded by an alternate long and short dash line shows one memory cell, and a part of the thick line is an epitaxial semiconductor formed on an insulating film. The layers, the source / drain regions formed in the epitaxial semiconductor layer, and the trench capacitor are exaggerated for clarity.
2 to 5, a silicon oxide film (SiO 2 ) 2 is provided on a p-type silicon substrate 1, and a silicon nitride film (Si 3 N) is selectively formed on the silicon oxide film (SiO 2 ) 2. 4) 3 is provided on the silicon nitride film (Si 3 N 4) 3 is selectively silicon oxide film (SiO 2) 4 is provided, a silicon nitride film (Si 3 N 4) 3 and a silicon oxide film ( SiO 2) 4 selectively silicon nitride film (Si 3 N 4) 5 is provided on, on part of the silicon oxide film (SiO 2) 4, a third p-type through the holes 7 A stepwise lateral (horizontal) epitaxial Si layer 10 is provided, and a pair of p-type second stepwise lateral (horizontal) epitaxial Si layers 9 are in contact with two opposing side surfaces of the Si layer 10 respectively. Provided on the opposite side of each pair of Si layers 9 Provided dielectrically isolated semiconductor layer made in contact with the first side a pair of p-type first stage of lateral (horizontal) direction epitaxial Si layer 8 is provided structures by silicon oxide film (SiO 2) 6 Yes. A surrounding gate electrode (WSi, word line) 17 is provided around the rest of the pair of Si layers 9 via a gate oxide film (SiO 2 ) 16, and on the side wall of the upper surface portion of the surrounding gate electrode 17. Side walls 18 are provided, the Si layer 10 is provided with approximately n-type and n + -type drain regions (14, 15), and the Si layer 8 is provided with approximately n-type and n + -type source regions (12, 13). The provided MIS field effect transistor is formed, and on all side surfaces of the trench provided on the silicon oxide film (SiO 2 ) 2 in contact with a part of the n + type source region 12 of the MIS field effect transistor, A charge storage electrode (WSi) 19 is provided, and trenches are embedded on all side surfaces of the charge storage electrode (WSi) 19 via a capacitor insulating film (Ta 2 O 5 ), and a silicon oxide film (SiO 2 ) 6 and And a trench type capacitor provided with a cell plate electrode (opposite electrode, W) extending on a silicon oxide film (SiO 2 ) 11 is formed. One MIS field effect transistor and one trench type capacitor One memory cell of DRAM is configured, and two memory cells are formed together with one memory cell which is mirror-inverted and adjacent. In the two memory cells, the n + -type drain region 15 is shared, and a barrier metal (TaN) 28 is connected to the common n + -type drain region 15 via a conductive plug (W) 26 having a barrier metal (TiN) 25. A bit line made of Cu wiring 29 is connected. Adjacent surrounding gate electrodes 17 are directly connected to form a word line.

したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部のＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りのＳｉ層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを有するＤＲＡＭを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン酸化膜（ＳｉＯ２）の膜厚により、３段階形成するＳｉ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極によりＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リーク（特にバックチャネルリーク）を防止でき、蓄積電荷の消失を低減できることによる保持特性の改善（リフレッシュ動作の緩和）、また４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またＳＯＩ構造の半導体層に形成したドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのドレイン領域と半導体基板間の容量を、空孔を設けることにより、低減でき（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは１本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。
またサイドウォール直下の微細なソース領域に自己整合して、絶縁膜中にトレンチを形成でき、トレンチの側面に電荷蓄積電極を形成できるため、蓄積電荷の保持特性の良好なＳＯＩ構造のトレンチ型キャパシタを形成できることによる高性能化が可能である。
またチャネル領域を形成する微細なＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを得ることができる。 Therefore, using a normal inexpensive semiconductor substrate, a fully depleted single crystal semiconductor layer (Si) is provided on the semiconductor substrate via an insulating film, and a gate oxide film is provided around a part of the Si layer. Since a DRAM having an SOI structure MIS field effect transistor in which a channel region having an enclosing gate electrode is provided and a source / drain region is provided in the remaining Si layer can be formed, the junction capacitance of the source / drain region is reduced (substantially zero) and Improved sense amplifier detection capability by reducing bit line capacitance due to reduced depletion layer capacitance, enhanced alpha-soft error tolerance due to the ability to form a source / drain region in a thin, fully depleted semiconductor layer, source / drain region breakdown voltage By the improvement and the improvement of the subthreshold characteristics, it is possible to reduce the power consumption by reducing the threshold voltage.
In addition, since the thickness of the Si layer formed in three stages can be determined by the thickness of the silicon oxide film (SiO 2 ) to be grown, the single depletion type (thin film) SOI structure that can be used for manufacturing with a large-diameter wafer is also available. A crystalline semiconductor layer can be easily formed.
Further, since the channel region can be formed only in the Si layer having good crystallinity without being affected by the underlying insulating film, it is possible to form an MIS field effect transistor having an SOI structure with stable characteristics.
In addition, since the Si layer can be surrounded by a gate electrode provided via a gate oxide film, current paths other than the channel can be cut off, complete channel control is possible, and current leakage (especially back channel leakage) is prevented. Can improve the retention characteristics by reducing the disappearance of the accumulated charge (relaxation of refresh operation), and can form channels on the four surfaces (upper and lower surfaces and two side surfaces in the channel width direction). Since the channel width can be increased without increasing, the speed can be increased by increasing the drive current.
In addition, by providing a heat dissipation hole under the drain region formed in the semiconductor layer of the SOI structure, the temperature rise due to heat generated by the speedup of the MIS field effect transistor is suppressed, and the deterioration of the speed characteristics at high temperature is improved. It is also possible to do.
Further, the capacitance between the drain region of the MIS field effect transistor and the semiconductor substrate can be reduced by providing a hole (generally, approximately 1/4 due to the difference in dielectric constant between air and silicon oxide film (SiO 2 ). It is possible to improve the detection capability of the sense amplifier by further reducing the bit line capacitance, or to increase the integration by increasing the number of memory cells that can be connected to one bit line.
In addition, a trench capacitor with an SOI structure with good stored charge retention characteristics because a trench can be formed in the insulating film and a charge storage electrode can be formed on the side surface of the trench by self-aligning with a fine source region directly under the sidewall. It is possible to improve the performance by being able to form.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film and surrounding gate electrode), heat dissipation and bit line capacitance are self-aligned with the fine Si layer forming the channel region. It is also possible to form the reduced holes finely.
In other words, a high-speed, high-reliability, high-performance and highly-integrated enveloped gate electrode that enables the manufacture of semiconductor integrated circuits that can handle high-speed, large-capacity communications, portable information terminals, various electronic mechanical devices, space-related devices, etc. In addition, an SOI structure DRAM memory cell including a MIS field effect transistor (transfer gate) having a hole and a trench capacitor can be obtained.

次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図２３を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、を用いて説明するが、主要な工程においてはワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)、ワード線に平行方向で、ビット線の接続部の模式側断面図(ｒ−ｒ矢視断面図)及びワード線に平行方向で、キャパシタの模式側断面図(ｓ−ｓ矢視断面図)も適宜追加して説明する。ただし、ここでは本発明の半導体記憶装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。   Next, a manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. A schematic side sectional view in the direction along the bit line (pp arrow sectional view) will be described using a schematic side sectional view in the direction along the word line (qq arrow sectional view) in the main process. ), A schematic side cross-sectional view of the connection portion of the bit line in the direction parallel to the word line (cross-sectional view taken along line rr), and a schematic side cross-sectional view of the capacitor in the direction parallel to the word line (cross-sectional view taken along line ss ) Will be described as appropriate. However, here, only the manufacturing method relating to the formation of the semiconductor memory device of the present invention is described, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is not provided. Omitted.

図６（ビット線に沿う方向、ｐ−ｐ矢視断面図)
ｐ型のシリコン基板１を１０００℃程度で熱酸化し、シリコン酸化膜（ＳｉＯ２）２を１００ｎｍ程度成長する。次いで化学気相成長により、３００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度異方性ドライエッチングし、段差部を形成する。（厳密な段差は必要ない）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）４を５０ｎｍ程度成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３上のシリコン酸化膜（ＳｉＯ２）を除去し、段差部にシリコン酸化膜（ＳｉＯ２）４を平坦に埋め込む。 FIG. 6 (direction along the bit line, pp arrow cross-sectional view)
The p-type silicon substrate 1 is thermally oxidized at about 1000 ° C., and a silicon oxide film (SiO 2 ) 2 is grown to about 100 nm. Next, a silicon nitride film (Si 3 N 4 ) 3 of about 300 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 3 is anisotropically dry etched by about 50 nm using a resist (not shown) as a mask layer to form a stepped portion. (A strict step is not necessary.) Next, the resist (not shown) is removed. Next, a silicon oxide film (SiO 2 ) 4 is grown by about 50 nm by chemical vapor deposition. Then chemical mechanical polishing (abbreviated as C hemical M echanical P olishing after CMP), and a silicon nitride film (Si 3 N 4) 3 on the silicon oxide film of the (SiO 2) is removed, a silicon oxide film on the step portion (SiO 2 ) Embed 4 flatly.

図７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）５を成長する。次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）６を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）６、シリコン窒化膜（Ｓｉ３Ｎ４）（５、３）及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 7 (direction along the bit line, pp arrow cross-sectional view)
Next, a silicon nitride film (Si 3 N 4 ) 5 of about 100 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 6 is grown to about 50 nm by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO 2 ) 6, a silicon nitride film (Si 3 N 4 ) (5, 3), and silicon oxide The film (SiO 2 ) 2 is successively subjected to anisotropic dry etching to form an opening. Next, the resist (not shown) is removed.

図８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３１を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）６の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３１を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）６を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 8 (direction along the bit line, pp arrow cross-sectional view)
Next, a p-type longitudinal (vertical) epitaxial Si layer 31 is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (CMP) is performed to planarize the p-type vertical (vertical) epitaxial Si layer 31 protruding from the flat surface of the silicon oxide film (SiO 2 ) 6. Next, a tungsten film 32 of about 50 nm is grown by selective chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon oxide film (SiO 2 ) 6 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed.

図９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３１の側面にｐ型の横（水平）方向エピタキシャルＳｉ層８（第１段階の横（水平）方向エピタキシャル成長）を成長し、シリコン酸化膜（ＳｉＯ２）６の開孔部を埋め込む。ここで残されたシリコン酸化膜（ＳｉＯ２）６は素子分離領域となる。 FIG. 9 (direction along bit line, pp arrow cross-sectional view)
Next, a p-type lateral (horizontal) epitaxial Si layer 8 (first-stage lateral (horizontal) epitaxial growth) is grown on the side surface of the exposed p-type longitudinal (vertical) epitaxial Si layer 31 to form a silicon oxide film ( The opening portion of SiO 2 ) 6 is embedded. The remaining silicon oxide film (SiO 2 ) 6 becomes an element isolation region.

図１０（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでｐ型の横（水平）方向エピタキシャルＳｉ層８の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン酸化膜（ＳｉＯ２）６をマスク層として、タングステン膜３２及びｐ型の縦（垂直）方向エピタキシャルＳｉ層３１を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１１を成長する。次いでＳｉ層８の平坦面上のシリコン酸化膜（ＳｉＯ２）１１及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）１１を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。） FIG. 10 (direction along the bit line, pp arrow cross-sectional view)
Next, the surface of the p-type lateral (horizontal) epitaxial Si layer 8 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO 2 ) (not shown) of about 20 nm. Next, using the thermally oxidized silicon oxide film (SiO 2 ) (not shown) and the silicon oxide film (SiO 2 ) 6 as mask layers, the tungsten film 32 and the p-type longitudinal (vertical) direction epitaxial Si layer 31 are successively anisotropic. Dry etching to form an opening. Next, a silicon oxide film (SiO 2 ) 11 of about 60 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 11 and the thermally oxidized silicon oxide film (SiO 2 ) (not shown) on the flat surface of the Si layer 8 are subjected to chemical mechanical polishing (CMP) to obtain a silicon oxide film (SiO 2 ). 11 is embedded in the opening portion flatly. (This region also becomes part of the element isolation region.)

図１１（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１２（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３、ｐ型の横（水平）方向エピタキシャルＳｉ層８、シリコン酸化膜（ＳｉＯ２）６及びシリコン窒化膜（Ｓｉ３Ｎ４）５を選択的に順次異方性ドライエッチングし、シリコンシリコン酸化膜（ＳｉＯ２）４の一部を露出する開孔部を形成する。この際シリコン酸化膜（ＳｉＯ２）４がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１２における破線は、紙面の奥のＳｉ層８を示している。） 11 (direction along the bit line, pp cross-sectional view) and FIG. 12 (direction along the word line, q-q cross-sectional view)
Next, a silicon nitride film (Si 3 N 4 ) 33 of about 100 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 33, a p-type lateral (horizontal) epitaxial Si layer 8, silicon oxide The film (SiO 2 ) 6 and the silicon nitride film (Si 3 N 4 ) 5 are selectively and selectively anisotropically etched to form an opening that exposes part of the silicon silicon oxide film (SiO 2 ) 4. . At this time, the silicon oxide film (SiO 2 ) 4 becomes an etching stopper film. Next, the resist (not shown) is removed. (The broken line in FIG. 12 shows the Si layer 8 at the back of the page.)

図１３（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１４（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層８の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層９を成長し、下部に空孔を有するＳｉ層９（第２段階の横（水平）方向エピタキシャル成長）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層９の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１６を成長する。次いでＳｉ層９に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１６の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１７が形成される。 13 (direction along the bit line, cross-sectional view along arrow pp) and FIG. 14 (direction along the word line, cross-sectional view along arrow q-q)
Next, a p-type lateral (horizontal) epitaxial Si layer 9 is grown between the exposed side surfaces of the p-type lateral (horizontal) epitaxial Si layer 8, and an Si layer 9 having a hole in the lower portion (second-stage lateral (Horizontal) direction epitaxial growth). (At this time, a single crystal silicon layer having no influence of the base is formed immediately above the vacancy.) Next, the entire periphery of the exposed Si layer 9 is oxidized to grow a gate oxide film (SiO 2 ) 16 of about 5 nm. To do. Next, boron ions for controlling the threshold voltage are implanted into the Si layer 9. Next, a tungsten silicide film (WSi) of about 100 nm is grown on the entire surface including the entire periphery of the gate oxide film (SiO 2 ) 16 by chemical vapor deposition so as to completely fill the opening. Next, chemical mechanical polishing (CMP) is performed, and the tungsten silicide film (WSi) grown on the silicon nitride film (Si 3 N 4 ) 33 is removed and planarized. In this way, a surrounding gate electrode (WSi) 17 is formed that is flatly embedded in the opening.

図１５（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１６（ワード線に平行方向、ｒ−ｒ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３、Ｓｉ層８及びシリコン窒化膜（Ｓｉ３Ｎ４）５を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）４の一部を露出する開孔部を形成する。この際シリコン酸化膜（ＳｉＯ２）４がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１６における破線は、紙面の奥のＳｉ層９を示している。） 15 (direction along the bit line, cross-sectional view taken along the line pp) and FIG. 16 (direction parallel to the word line, cross-sectional view taken along the line rr)
Next, using a normal lithography technique by an exposure drawing apparatus, a silicon nitride film (Si 3 N 4 ) 33, a Si layer 8, and a silicon nitride film (Si 3 N 4 ) 5 are formed using a resist (not shown) as a mask layer. By selectively performing anisotropic dry etching sequentially, an opening that exposes part of the silicon oxide film (SiO 2 ) 4 is formed. At this time, the silicon oxide film (SiO 2 ) 4 becomes an etching stopper film. Next, the resist (not shown) is removed. (The broken line in FIG. 16 shows the Si layer 9 at the back of the page.)

図１７（ビット線に沿う方向、ｐ−ｐ矢視断面図) 及び図１８（ワード線に平行方向、ｒ−ｒ矢視断面図)
次いで露出したＳｉ層９の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層１０を成長し、下部に空孔７を有するＳｉ層１０（第３段階の横（水平）方向エピタキシャル成長）を形成する。 17 (direction along the bit line, cross-sectional view taken along the line pp) and FIG. 18 (direction parallel to the word line, cross-sectional view taken along the line rr)
Next, a p-type lateral (horizontal) epitaxial Si layer 10 is grown between the exposed side surfaces of the Si layer 9 to form a Si layer 10 (a third-stage lateral (horizontal) epitaxial growth) having vacancies 7 underneath. To do.

図１９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３３をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ）１７をマスク層として、ｎ型ソースドレイン領域（１３、１４）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１７の上面部の側壁にのみサイドウォール（ＳｉＯ２）１８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１８及び包囲型ゲート電極（ＷＳｉ）１７をマスク層として、ｎ＋型ソースドレイン領域（１２、１５）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１３、１４）及びｎ＋型ソースドレイン領域（１２、１５）を形成する。 FIG. 19 (direction along bit line, pp arrow cross-sectional view)
Next, the silicon nitride film (Si 3 N 4 ) 33 is removed by etching. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, using the surrounding gate electrode (WSi) 17 as a mask layer, phosphorus ions are implanted for forming the n-type source / drain regions (13, 14). Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 25 nm is grown by chemical vapor deposition. Next, whole surface anisotropic dry etching is performed to form a side wall (SiO 2 ) 18 only on the side wall of the upper surface portion of the surrounding gate electrode (WSi) 17. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted for forming the n + -type source / drain regions (12, 15) using the sidewall (SiO 2 ) 18 and the surrounding gate electrode (WSi) 17 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Then annealing is performed by RTP (R apid T hermal P rocessing ) method to form n-type source drain region (13, 14) and n + -type source and drain regions (12, 15).

図２０（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３４を選択的に異方性ドライエッチングし、ｎ＋型ドレイン領域１５及び包囲型ゲート電極（ＷＳｉ）１７上にシリコン酸化膜（ＳｉＯ２）３４を残す。次いでレジスト（図示せず）に加え、露出したシリコン酸化膜（ＳｉＯ２）６、サイドウォール（ＳｉＯ２）１８及びシリコン酸化膜（ＳｉＯ２）１１をマスク層として、露出したｎ＋型ソース領域の一部を形成するＳｉ層８及びシリコン窒化膜（Ｓｉ３Ｎ４）（５、３）を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２の一部を露出するトレンチを形成する。この際シリコン酸化膜（ＳｉＯ２）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。 FIG. 20 (direction along the bit line, pp arrow cross-sectional view)
Next, a silicon oxide film (SiO 2 ) 34 of about 5 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 34 is selectively dry etched anisotropically using a resist (not shown) as a mask layer using a normal lithography technique by an exposure drawing apparatus, and the n + type drain region 15 and A silicon oxide film (SiO 2 ) 34 is left on the surrounding gate electrode (WSi) 17. Next, in addition to the resist (not shown), the exposed silicon oxide film (SiO 2 ) 6, side wall (SiO 2 ) 18, and silicon oxide film (SiO 2 ) 11 are used as mask layers for the exposed n + -type source region. A trench in which a part of the silicon oxide film (SiO 2 ) 2 is exposed by selectively subjecting the Si layer 8 and the silicon nitride film (Si 3 N 4 ) (5, 3) to be selectively and sequentially anisotropic dry etched. Form. At this time, the silicon oxide film (SiO 2 ) 2 becomes an etching stopper film. Next, the resist (not shown) is removed.

図２１（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長法により３０ｎｍ程度のタングステンシリサイド膜１９を成長する。次いで全面異方性ドライエッチングし、トレンチの側面にのみタングステンシリサイド膜１９を残し、一部がｎ＋型ソース領域１２の側面に接する、タングステンシリサイド膜からなる電荷蓄積電極１９を形成する。次いで化学気相成長により、５ｎｍ程度のキャパシタ絶縁膜（Ｔａ２Ｏ５）２０を成長する。次いで化学気相成長により、２００ｎｍ程度のタングステン膜（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）２１、キャパシタ絶縁膜（Ｔａ２Ｏ５）２０及びシリコン酸化膜（ＳｉＯ２）３４を順次異方性ドライエッチングし、トレンチを完全に埋め込んだセルプレート電極(対向電極、Ｗ)２１を形成する。次いでレジスト（図示せず）を除去する。 FIG. 21 (direction along the bit line, pp arrow cross-sectional view)
Next, a tungsten silicide film 19 of about 30 nm is grown by chemical vapor deposition. Next, the entire surface is anisotropically dry-etched to form a charge storage electrode 19 made of a tungsten silicide film, leaving the tungsten silicide film 19 only on the side surface of the trench and partly in contact with the side surface of the n + -type source region 12. Next, a capacitor insulating film (Ta 2 O 5 ) 20 of about 5 nm is grown by chemical vapor deposition. Next, a tungsten film (W) 21 of about 200 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a tungsten film (W) 21, a capacitor insulating film (Ta 2 O 5 ) 20, and a silicon oxide film (SiO 2 ) 34 Are sequentially subjected to anisotropic dry etching to form a cell plate electrode (counter electrode, W) 21 in which the trench is completely buried. Next, the resist (not shown) is removed.

図２２（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２２を成長する。次いでセルプレート電極(対向電極、Ｗ)２１上のＰＳＧ膜２２を化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２３を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長する。 FIG. 22 (direction along the bit line, pp arrow cross-sectional view)
Next, a PSG film 22 of about 200 nm is grown by chemical vapor deposition. Next, the PSG film 22 on the cell plate electrode (counter electrode, W) 21 is subjected to chemical mechanical polishing (CMP) and planarized. Next, a PSG film 23 of about 200 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 24 of about 20 nm is grown by chemical vapor deposition.

図２３（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、ＰＳＧ膜２３及びＰＳＧ膜２２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２５を成長する。次いで化学気相成長により、タングステン（Ｗ）２６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２５を有する導電プラグ（Ｗ）２６を形成する。 FIG. 23 (direction along bit line, pp arrow cross-sectional view)
Next, the silicon nitride film (Si 3 N 4 ) 24, the PSG film 23, and the PSG film 22 are sequentially subjected to anisotropic dry etching using a resist (not shown) as a mask layer by using a normal lithography technique by an exposure drawing apparatus. , Forming a via. Next, the resist (not shown) is removed. Next, TiN 25 serving as a barrier metal is grown by sputtering. Next, tungsten (W) 26 is grown by chemical vapor deposition. Next, a conductive plug (W) 26 having a barrier metal (TiN) 25 embedded in the via is formed by chemical mechanical polishing (CMP).

図２（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３（ワード線に沿う方向、ｑ−ｑ矢視断面図)、図４（ワード線に平行方向、ｒ−ｒ矢視断面図)及び図５（ワード線に平行方向、ｓ−ｓ矢視断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２８を有するＣｕ配線２９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３０を成長し、本願発明の３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタとにより構成したＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路を完成する。 2 (direction along the bit line, pp arrow sectional view), FIG. 3 (direction along the word line, qq arrow sectional view), FIG. 4 (parallel to the word line, rr arrow view) Sectional view) and FIG. 5 (parallel to the word line, ss arrow sectional view)
Next, an interlayer insulating film (SiOC) 27 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 27 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 24 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 28 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a Cu wiring 29 having a barrier metal (TaN) 28 is formed. Next, a silicon nitride film (Si 3 N 4 ) 30 serving as a Cu barrier insulating film is grown by chemical vapor deposition, and an enclosed gate electrode formed in a TDRAMSUGCOIN structure by three-stage lateral (horizontal) epitaxial growth according to the present invention; A semiconductor integrated circuit including a memory cell of an SOI structure DRAM constituted by an N-channel MIS field effect transistor (transfer gate) having a hole and a trench type capacitor is completed.

図２４はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜３０は図２（ただしビット線に沿う方向の側断面図であるため２７は描かれていない）と同じ物を、３５はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）、３６はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、メタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること及び包囲型ゲート電極の上面はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）が形成されていること以外は図２とほぼ同じ構造の包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域及びゲート電極の抵抗を低減できるため、より高速化が可能である。 FIG. 24 shows an N-channel MIS field effect transistor (transfer gate) and a trench type capacitor having a surrounding gate electrode and holes formed in a TDRAMSUGCOIN structure using a silicon (Si) substrate by three-stage lateral (horizontal) epitaxial growth. FIG. 2 shows a part of a semiconductor integrated circuit including a memory cell of a DRAM having an SOI structure, and FIG. 2 is a side sectional view in the direction along the bit line (27 is not drawn). The same thing, 35 shows a salicide gate electrode (CoSi 2 / WSi), and 36 shows a salicide layer (CoSi 2 ).
2 except that a salicide layer (CoSi 2 ) serving as a metal source drain is formed and that the upper surface of the surrounding gate electrode is formed with a salicide gate electrode (CoSi 2 / WSi). An SOI structure DRAM memory cell comprising an N-channel MIS field-effect transistor (transfer gate) having a substantially identical structure of an enclosed gate electrode and holes and a trench capacitor is formed.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the source / drain region and the gate electrode can be reduced, higher speed can be achieved.

図２５はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜７、１１〜３０は図２（ただしビット線に沿う方向の側断面図であるため２７は描かれていない）と同じ物を、３７はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）、３８はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）、３９はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第３段階成長の半導体層）を示している。
同図においては、Ｓｉ層８及びＳｉ層１０がそれぞれＳｉＧｅ層３７及びＳｉＧｅ層３９に置き換わり、Ｓｉ層９が歪みＳｉ層３８に置き換わって形成されていること以外は図２とほぼ同じ構造の包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。 FIG. 25 shows an N-channel MIS field effect transistor (transfer gate) and a trench type capacitor having a surrounding gate electrode and holes formed in a TDRAMSUGCOIN structure using a silicon (Si) substrate by three-step lateral (horizontal) epitaxial growth. FIG. 2 shows a part of a semiconductor integrated circuit including a memory cell of a DRAM having an SOI structure, and FIGS. 1 to 7 and 11 to 30 are FIG. 2 (27 is drawn because it is a side sectional view in the direction along the bit line). 37 is a p-type lateral (horizontal) epitaxial SiGe layer (first-stage growth semiconductor layer), and 38 is a p-type lateral (horizontal) -direction epitaxial strained Si layer (second-stage growth). 39 is a p-type lateral (horizontal) epitaxial SiGe layer (third-stage grown semiconductor layer). .
In FIG. 2, the Si layer 8 and the Si layer 10 are replaced with the SiGe layer 37 and the SiGe layer 39, respectively, and the Si layer 9 is replaced with the strained Si layer 38. An SOI structure DRAM memory cell comprising an N-channel MIS field effect transistor (transfer gate) having a type gate electrode and a hole and a trench type capacitor is formed.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and a semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right can be formed. Since the lattice constant of the strained Si layer (channel region) can be increased from the SiGe layer, and the carrier mobility can be increased, higher speed can be achieved.

図２６はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜３０は図２（ただしビット線に沿う方向の側断面図であるため２７は描かれていない）と同じ物を、４１はシリコン窒化膜（Ｓｉ３Ｎ４）を示している。
同図においては、トレンチ型キャパシタがフィン構造に形成されていること以外は図２とほぼ同じ構造の包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、表面上の占有面積を増やすことなく、キャパシタ容量を増加できるため、センスアンプの検出能力を向上させることが可能である。 FIG. 26 shows an N-channel MIS field effect transistor (transfer gate) and trench type capacitor having a surrounding gate electrode and holes formed in a TDRAMSUGCOIN structure using a silicon (Si) substrate by three-step lateral (horizontal) epitaxial growth. FIG. 2 shows a part of a semiconductor integrated circuit including a memory cell of a DRAM having an SOI structure, and FIG. 2 is a side sectional view in the direction along the bit line (27 is not drawn). the same thing, 41 denotes a silicon nitride film (Si 3 N 4).
In the figure, an N-channel MIS field effect transistor (transfer gate) and a trench type capacitor having an enclosed gate electrode and holes having substantially the same structure as in FIG. 2 except that the trench type capacitor is formed in a fin structure. An SOI structure DRAM memory cell is formed.
In this embodiment, almost the same effect as in the first embodiment can be obtained, and the manufacturing process increases. However, since the capacitor capacity can be increased without increasing the occupied area on the surface, the detection capability of the sense amplifier can be increased. It is possible to improve.

次いで本発明に係る半導体装置における第４の実施例の製造方法について図２６〜図２９を参照して説明する。図６〜図１９の工程をおこなった後、図２７となる。ただし図２７ではシリコン窒化膜（Ｓｉ３Ｎ４）３中に、タングステン膜４０、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びタングステン膜４２の３層構造（フィン構造のトレンチ型キャパシタ形成用）が選択的に形成されている。 Next, a manufacturing method of the fourth embodiment in the semiconductor device according to the present invention will be described with reference to FIGS. FIG. 27 is obtained after the steps of FIGS. However, in Figure 27 a silicon nitride film (Si 3 N 4) in 3, the tungsten film 40, a three-layer structure of a silicon nitride film (Si 3 N 4) 41 and a tungsten film 42 (trench-type capacitor formed in the fin structure) Selectively formed.

図２８（ビット線に沿う方向)
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３４を選択的に異方性ドライエッチングし、ｎ＋型ドレイン領域１５及び包囲型ゲート電極（ＷＳｉ）１７上にシリコン酸化膜（ＳｉＯ２）３４を残す。次いでレジスト（図示せず）に加え、露出したシリコン酸化膜（ＳｉＯ２）６、サイドウォール（ＳｉＯ２）１８及びシリコン酸化膜（ＳｉＯ２）１１をマスク層として、露出したｎ＋型ソース領域の一部を形成するＳｉ層８及びシリコン窒化膜（Ｓｉ３Ｎ４）（５、３）、タングステン膜４２、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びタングステン膜４０を選択的に順次異方性ドライエッチングする。連続して残されたタングステン膜４２及びタングステン膜４０を等方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２の一部を露出するフィン構造のトレンチ（一部が包囲型ゲート電極１７下に延在するトレンチ）を形成する。次いでレジスト（図示せず）を除去する。 FIG. 28 (direction along the bit line)
Next, a silicon oxide film (SiO 2 ) 34 of about 5 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 34 is selectively dry etched anisotropically using a resist (not shown) as a mask layer using a normal lithography technique by an exposure drawing apparatus, and the n + type drain region 15 and A silicon oxide film (SiO 2 ) 34 is left on the surrounding gate electrode (WSi) 17. Next, in addition to the resist (not shown), the exposed silicon oxide film (SiO 2 ) 6, side wall (SiO 2 ) 18, and silicon oxide film (SiO 2 ) 11 are used as mask layers for the exposed n + -type source region. A part of the Si layer 8 and the silicon nitride film (Si 3 N 4 ) (5, 3), the tungsten film 42, the silicon nitride film (Si 3 N 4 ) 41, and the tungsten film 40 are selectively and sequentially anisotropically formed. Perform dry etching. The tungsten film 42 and the tungsten film 40 which are continuously left are subjected to isotropic dry etching to expose a part of the silicon oxide film (SiO 2 ) 2 to have a fin structure trench (partly under the surrounding gate electrode 17). Extending trench). Next, the resist (not shown) is removed.

図２９（ビット線に沿う方向)
次いで化学気相成長法により３０ｎｍ程度のタングステンシリサイド膜１９を成長する。次いで全面異方性ドライエッチングし、フィン部の上部、下部及び側面を含むトレンチの側面にタングステンシリサイド膜１９を残し、一部がｎ＋型ソース領域１２の側面に接する、タングステンシリサイド膜からなる電荷蓄積電極１９を形成する。次いで化学気相成長により、５ｎｍ程度のキャパシタ絶縁膜（Ｔａ２Ｏ５）２０を成長する。次いで化学気相成長により、２００ｎｍ程度のタングステン膜（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）２１、キャパシタ絶縁膜（Ｔａ２Ｏ５）２０及びシリコン酸化膜（ＳｉＯ２）３４を順次異方性ドライエッチングし、フィン構造のトレンチを完全に埋め込んだセルプレート電極(対向電極、Ｗ)２１を形成する。次いでレジスト（図示せず）を除去する。 FIG. 29 (direction along the bit line)
Next, a tungsten silicide film 19 of about 30 nm is grown by chemical vapor deposition. Next, the entire surface is subjected to anisotropic dry etching to leave a tungsten silicide film 19 on the side surface of the trench including the upper portion, the lower portion and the side surface of the fin portion, and a charge made of a tungsten silicide film partially contacting the side surface of the n + -type source region 12. A storage electrode 19 is formed. Next, a capacitor insulating film (Ta 2 O 5 ) 20 of about 5 nm is grown by chemical vapor deposition. Next, a tungsten film (W) 21 of about 200 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a tungsten film (W) 21, a capacitor insulating film (Ta 2 O 5 ) 20, and a silicon oxide film (SiO 2 ) 34 Are sequentially subjected to anisotropic dry etching to form a cell plate electrode (counter electrode, W) 21 in which the fin-structure trench is completely buried. Next, the resist (not shown) is removed.

図２６（ビット線に沿う方向)
次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２２を成長する。次いでセルプレート電極(対向電極、Ｗ)２１上のＰＳＧ膜２２を化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２３を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、ＰＳＧ膜２３及びＰＳＧ膜２２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２５を成長する。次いで化学気相成長により、タングステン（Ｗ）２６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２５を有する導電プラグ（Ｗ）２６を形成する。次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２８を有するＣｕ配線２９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３０を成長し、本願発明の３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタとにより構成したＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路を完成する。 FIG. 26 (direction along the bit line)
Next, a PSG film 22 of about 200 nm is grown by chemical vapor deposition. Next, the PSG film 22 on the cell plate electrode (counter electrode, W) 21 is subjected to chemical mechanical polishing (CMP) and planarized. Next, a PSG film 23 of about 200 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 24 of about 20 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) 24, the PSG film 23, and the PSG film 22 are sequentially subjected to anisotropic dry etching using a resist (not shown) as a mask layer by using a normal lithography technique by an exposure drawing apparatus. , Forming a via. Next, the resist (not shown) is removed. Next, TiN 25 serving as a barrier metal is grown by sputtering. Next, tungsten (W) 26 is grown by chemical vapor deposition. Next, a conductive plug (W) 26 having a barrier metal (TiN) 25 embedded in the via is formed by chemical mechanical polishing (CMP). Next, an interlayer insulating film (SiOC) 27 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 27 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 24 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 28 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a Cu wiring 29 having a barrier metal (TaN) 28 is formed. Next, a silicon nitride film (Si 3 N 4 ) 30 serving as a Cu barrier insulating film is grown by chemical vapor deposition, and an enclosed gate electrode formed in a TDRAMSUGCOIN structure by three-stage lateral (horizontal) epitaxial growth according to the present invention; A semiconductor integrated circuit including a memory cell of an SOI structure DRAM constituted by an N-channel MIS field effect transistor (transfer gate) having a hole and a trench type capacitor is completed.

上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、電荷蓄積電極、キャパシタ絶縁膜、セルプレート電極(対向電極)、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、ＤＲＡＭのメモリーセルパターン形状に関し、極めて単純な長方形及び、直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。
また上記実施例においては、サイドウォールに自己整合して、半導体層を除去することによりトレンチを形成しているが、これには限定されず、マスク工程を使用することにより、サイドウォールから離れた位置にトレンチを形成してもよい。
また上記実施例においては、２層のフィン構造のトレンチを形成しているが、これには限定されず、さらに多層のフィン構造のトレンチを形成してもよい。 In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
All of the above embodiments describe the case of forming an N-channel MIS field effect transistor, but a P-channel MIS field effect transistor may be formed.
In addition, the gate electrode, gate oxide film, barrier metal, conductive plug, charge storage electrode, capacitor insulating film, cell plate electrode (counter electrode), wiring, insulating film, etc. are not limited to the above embodiments, and materials having similar characteristics Any material may be used as long as it is.
Further, in the above embodiment, regarding the memory cell pattern shape of the DRAM, an extremely simple rectangular shape and a rectangular parallelepiped pattern are used. However, the present invention is not limited to this, and a pattern shape capable of further high integration is used. Also good.
In the above embodiment, the trench is formed by self-aligning with the sidewall and removing the semiconductor layer. However, the present invention is not limited to this, and it is separated from the sidewall by using a mask process. A trench may be formed at the position.
In the above embodiment, the two-layer fin structure trench is formed. However, the present invention is not limited to this, and a multilayer fin structure trench may be formed.

本願発明のＳＯＩ基板に形成したＭＩＳ電界効果トランジスタのチャネル領域は、すべてＳｉ半導体層で形成しているが、化合物半導体層によるＳＯＩ（この場合は、広義のＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒを意味する）構造にＭＩＳ電界効果トランジスタのチャネル領域を形成することも可能である。
また本願発明のトランスファーゲートとしての構造は、ＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
また本発明の半導体記憶装置はＤＲＡＭとしてばかりでなく、システムＬＳＩに搭載される半導体記憶装置として使用することも可能である。 The channel region of the MIS field effect transistor formed on the SOI substrate of the present invention, all are formed with Si semiconductor layer, SOI a compound semiconductor layer (in this case, it refers to the broad S emiconductor O n I nsulator) It is also possible to form the channel region of the MIS field effect transistor in the structure.
Structure as a transfer gate of the present invention also includes not only MIS field effect transistor, it may be available other field effect transistors, such as a liquid crystal for a TFT (T hin F ilm T ransistor ).
The semiconductor memory device of the present invention can be used not only as a DRAM but also as a semiconductor memory device mounted on a system LSI.

１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン酸化膜（ＳｉＯ２）
３ シリコン窒化膜（Ｓｉ３Ｎ４）
４ シリコン酸化膜（ＳｉＯ２）
５ シリコン窒化膜（Ｓｉ３Ｎ４）
６ 素子分離領域のシリコン酸化膜（ＳｉＯ２）
７ 空孔
８ ｐ型の横（水平）方向エピタキシャルＳｉ層（第１段階成長の半導体層）
９ ｐ型の横（水平）方向エピタキシャルＳｉ層（第２段階成長の半導体層）
１０ ｐ型の横（水平）方向エピタキシャルＳｉ層（第３段階成長の半導体層）
１１ 埋め込みシリコン酸化膜（ＳｉＯ２）
１２ ｎ＋型ソース領域
１３ ｎ型ソース領域
１４ ｎ型ドレイン領域
１５ ｎ＋型ドレイン領域
１６ ゲート酸化膜（ＳｉＯ２）
１７ 包囲型ゲート電極（ＷＳｉ）
１８ サイドウォール（ＳｉＯ２）
１９ 電荷蓄積電極（ＷＳｉ）
２０ キャパシタ絶縁膜（Ｔａ２Ｏ５）
２１ セルプレート電極(対向電極、Ｗ)
２２ 燐珪酸ガラス（ＰＳＧ）膜
２３ 燐珪酸ガラス（ＰＳＧ）膜
２４ シリコン窒化膜（Ｓｉ３Ｎ４）
２５ バリアメタル（ＴｉＮ）
２６ 導電プラグ（Ｗ）
２７ 層間絶縁膜（ＳｉＯＣ）
２８ バリアメタル（ＴａＮ）
２９ Ｃｕ配線（Ｃｕシード層含む）
３０ バリア絶縁膜（Ｓｉ３Ｎ４）
３１ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３２ 選択化学気相成長導電膜（Ｗ）
３３ シリコン窒化膜（Ｓｉ３Ｎ４）
３４ シリコン酸化膜（ＳｉＯ２）
３５ サリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）
３６ サリサイド層（ＣｏＳｉ２）
３７ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）
３８ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）
３９ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第３段階成長の半導体層）
４０ タングステン（Ｗ）膜
４１ シリコン窒化膜（Ｓｉ３Ｎ４）
４２ タングステン（Ｗ）膜 1 p-type silicon (Si) substrate 2 silicon oxide film (SiO 2 )
3 Silicon nitride film (Si 3 N 4 )
4 Silicon oxide film (SiO 2 )
5 Silicon nitride film (Si 3 N 4 )
6 Device isolation region silicon oxide film (SiO 2 )
7 Hole 8 p-type lateral (horizontal) direction epitaxial Si layer (first-stage growth semiconductor layer)
9 p-type lateral (horizontal) epitaxial Si layer (second-stage grown semiconductor layer)
10 p-type lateral (horizontal) direction epitaxial Si layer (third-stage growth semiconductor layer)
11 Embedded silicon oxide film (SiO 2 )
12 n + type source region 13 n type source region 14 n type drain region 15 n + type drain region 16 Gate oxide film (SiO 2 )
17 Surrounding gate electrode (WSi)
18 Side wall (SiO 2 )
19 Charge storage electrode (WSi)
20 Capacitor insulating film (Ta 2 O 5 )
21 Cell plate electrode (counter electrode, W)
22 phosphosilicate glass (PSG) film 23 phosphosilicate glass (PSG) film 24 silicon nitride film (Si 3 N 4 )
25 Barrier metal (TiN)
26 Conductive plug (W)
27 Interlayer insulation film (SiOC)
28 Barrier metal (TaN)
29 Cu wiring (including Cu seed layer)
30 Barrier insulating film (Si 3 N 4 )
31 p-type vertical (vertical) epitaxial Si layer 32 selective chemical vapor deposition conductive film (W)
33 Silicon nitride film (Si 3 N 4 )
34 Silicon oxide film (SiO 2 )
35 Salicide gate electrode (CoSi 2 / WSi)
36 Salicide layer (CoSi 2 )
37 p-type lateral (horizontal) epitaxial SiGe layer (first-stage growth semiconductor layer)
38 p-type lateral (horizontal) epitaxial strained Si layer (second-stage grown semiconductor layer)
39 p-type lateral (horizontal) epitaxial SiGe layer (third-stage growth semiconductor layer)
40 Tungsten (W) film 41 Silicon nitride film (Si 3 N 4 )
42 Tungsten (W) film

Claims (3)

半導体基板と、前記半導体基板上に選択的に設けられた複数層からなる絶縁膜と、前記絶縁膜上より、前記絶縁膜の最上層絶縁膜が設けられていない領域上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記絶縁膜の最上層絶縁膜が設けられていない領域上に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するドレイン領域（あるいはソース領域）と、前記ゲート電極に自己整合し、残りの前記半導体層に設けられた、ソース領域（あるいはドレイン領域）とからなるＭＩＳ電界効果トランジスタと、前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記絶縁膜中に設けられたトレンチと、少なくとも前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記トレンチの側面に設けられた導電膜からなる電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極(対向電極)とからなるトレンチ型キャパシタと、を備えてなることを特徴とする半導体記憶装置。   A semiconductor substrate, an insulating film composed of a plurality of layers selectively provided on the semiconductor substrate, and a selection extending from the insulating film to a region where the uppermost insulating film of the insulating film is not provided. And a gate electrode having an enclosing structure provided on a region where the uppermost insulating film of the insulating film is not provided via a gate insulating film around a part of the semiconductor layer. A drain region (or source region) provided in the semiconductor layer that is self-aligned to the gate electrode and has a vacancy immediately below, and is self-aligned to the gate electrode and provided in the remaining semiconductor layer, A MIS field-effect transistor comprising a source region (or drain region), a trench that is partly in contact with a side surface of the source region (or drain region) and provided in the insulating film, and at least the source region A charge storage electrode made of a conductive film provided on a side surface of the trench and partly in contact with a side surface of the drain region (or drain region), and provided on a side surface and an upper portion of the charge storage electrode via a capacitor insulating film A semiconductor memory device comprising: a trench type capacitor comprising a cell plate electrode (counter electrode). 前記半導体層が歪み構造を有していることを特徴とする請求項１に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the semiconductor layer has a strained structure. 前記トレンチ型キャパシタがフィン構造を有し、前記ゲート電極下部にまで延在して設けられていることを特徴とする請求項１に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the trench type capacitor has a fin structure and is provided to extend to a lower portion of the gate electrode.
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