JP2012209473A - Method of manufacturing semiconductor and semiconductor device - Google Patents

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Shinji Migita
真司 右田
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National Institute Of Advanced Industrial & Technology
独立行政法人産業技術総合研究所
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Abstract

PROBLEM TO BE SOLVED: To realize a semiconductor device operating at a low voltage and with high integration and low cost by using an ordinary semiconductor manufacturing apparatus without using a complex process.SOLUTION: The semiconductor device is manufactured by following steps (1)-(5): a step (1) in which a surface of a semiconductor support substrate of silicon crystal is cleaned and an oxide film thereon is removed to expose a crystalline surface; a step (2) in which an amorphous thin film of high dielectric constant is deposited on the crystalline surface at a low temperature; a step (3) in which the amorphous thin film of high dielectric constant is pre-annealed at a pre-anneal temperature which is lower than a crystallizing temperature of the amorphous thin film of high dielectric constant; a step (4) in which an epitaxial thin film is formed by crystallizing the amorphous thin film of high dielectric constant by forming a steep temperature gradient, in which temperature drops from a substrate interface toward a thin film surface, within the amorphous thin film of high dielectric constant by selectively rapid heating the semiconductor support substrate; and a step (5) in which an orientation film of semiconductor crystal is formed on the upper surface of the epitaxial thin film.

Description

本発明は、トランジスタ等、電子デバイスとして使用される半導体の製造方法及びこの製造方法により製造される半導体装置に関し、より具体的には半導体・オン・インシュレーター(以下、「SOI」:Semiconductor-On-Insulator)構造の基板を有する半導体装置の製造方法及びSOI構造を有する半導体装置に関する。 The present invention is a transistor or the like, relates to a semiconductor device manufactured by the manufacturing method and the manufacturing method of a semiconductor to be used as an electronic device, more specifically a semiconductor-on-insulator (hereinafter "SOI": Semiconductor-On- It relates to a semiconductor device having a manufacturing method and an SOI structure of a semiconductor device having a substrate Insulator) structure.

集積回路に使用される金属・絶縁膜・半導体(Metal-Oxide-Semiconductor:MOS)型のトランジスタ(MOSトランジスタ)は、通常、Si結晶基板の表面を利用して製造される。 Metal-dielectric-semiconductor to be used in integrated circuits (Metal-Oxide-Semiconductor: MOS) type transistor (MOS transistor) is usually prepared by using the surface of the Si crystal substrate.
これはバルクSi−MOSFETと呼ばれ、長年にわたって行われてきたトランジスタ製造方法により製造されているが、短チャネル効果を抑制するために、チャネルの不純物を高濃度にする必要がある。 This is called the bulk Si-MOSFET, has been produced by the transistor manufacturing method have been made over the years, in order to suppress the short channel effect, it is necessary to set the impurity in the channel at a high concentration.

しかし、この高濃度不純物が、トランジスタの特性に大きく影響し、しきい値バラツキという深刻な問題が起きている。 However, this high concentration impurity largely affects the characteristics of the transistors, it is occurring serious problem that the threshold variation. 将来の集積回路では、省エネを実現するため、1V以下の低電圧動作が達成目標とされているが、このしきい値バラツキはその大きな障害となっている。 Future integrated circuits, in order to realize energy saving, but 1V or lower voltage operation is the goals, this threshold variation is made with its major obstacle.

そこで、こうしたしきい値バラツキを低減するため、支持基板の上に絶縁膜を介して半導体層を形成したSOI構造が注目を集めている。 Therefore, such in order to reduce the threshold variation, SOI structure to form a semiconductor layer via an insulating film on a support substrate has attracted attention.
このSOI構造の半導体層にトランジスタを作ると、不純物濃度を低く保っていても、短チャネル効果が抑制できるので、しきい値バラツキ問題を軽減できるという大きな長所を有しており、現在、高性能のCPUや、低電圧駆動型のCPU等に採用されており、将来の集積回路製造に必要な構造として期待されている。 When making a transistor in the semiconductor layer of the SOI structure, even if kept low impurity concentration, because the short channel effect can be suppressed, has the great advantage of being able to reduce the threshold variation problem, currently, high-performance and the CPU, which is employed in the CPU or the like of the low-voltage-driven, is expected as structure required for future integrated circuit manufacturing.

現在主流のSOI構造は、Siの支持基板の上に、SiO からなる埋め込み酸化膜層(以下、「BOX」:Buried Oxide)と、その上のSi結晶の薄膜層によって構成されている。 Mainstream SOI structure currently on the support substrate of Si, layer buried oxide film made of SiO 2 (hereinafter, "BOX": Buried Oxide) and is composed of a thin layer of Si crystals thereon. これはSOIウェハーとして市販されており、貼り合わせ法(商品名はSmart Cut法)、SIMOX法、ELTRAN法などにより製造されている。 It is commercially available as SOI wafer, a bonding method (trade name Smart Cut method), SIMOX method, and is manufactured by such ELTRAN method. いずれの場合もウェハー全面に、均一なSOI構造を形成する技術に分類される。 Over the whole surface of the wafer either case, it is classified into a technique of forming a uniform SOI structure. これらの製造法で形成した場合、通常のSi結晶基板に比べると、SOIウェハーの価格は10倍程度と非常に高価なものとなっている。 When formed by these manufacturing methods, when compared to conventional Si crystal substrate, the price of the SOI wafer has become very expensive and 10 times.

下記特許文献1には、ソース基板となるゲルマニウム基板の主表面に誘電体層を設け、この基板にハンドル基板を張り合わせることにより、ソース・ハンドル複合物を形成し、ソース基板内に前もって設けられ、主表面に平行な所定分離領域において、基板をソース・ハンドル複合物から取り外すことにより、ゲルマニウム・オン・インシュレータ・ウェハーを製造することが記載されている。 The following Patent Document 1, a dielectric layer formed on the main surface of the germanium substrate serving as a source substrate, by laminating a handle substrate to the substrate to form a source-handle-compound, is previously provided in the source substrate in a predetermined separation region parallel to the main surface, by removing the substrate from the source-handle-compound, it is described that the production of germanium-on-insulator wafer.

下記特許文献2には、シリコン基板の頂部面に画定された活性領域の頂部面に、単結晶である酸素リッチ型シリコン層を形成し、その上に、シリコンのエピタキシャル層を成長させた後に、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態で酸素リッチ型シリコン層をシリコン酸化物にすることにより、必要な箇所にSOI領域を形成することが記載されている。 The following Patent Document 2, the top surface of the active region defined on the top surface of the silicon substrate, to form an oxygen-rich type silicon layer is a single crystal, on which, after growing an epitaxial layer of silicon, by oxygen-rich type silicon layer on the silicon oxide while leaving at least a portion of the epitaxial layer as the single crystal silicon, it is described that forming an SOI region where necessary.

下記特許文献3には、シリコン基板上に酸化膜を形成し、その上に金属Al層を積層し、γ−Al をエピタキシャル成長させ、その上で、シリコン半導体を積層することが記載されている。 The following Patent Document 3, an oxide film is formed on a silicon substrate, a metallic Al layer is laminated thereon, a gamma-Al 2 O 3 is epitaxially grown, on its, describes laminating a silicon semiconductor ing.

特開2006−148066号公報 JP 2006-148066 JP 特表2007−520891号公報 JP-T 2007-520891 JP 特開2000−247789号公報 JP 2000-247789 JP

最先端技術で製造する高性能集積回路にSOI構造を適用する場合、BOX層の下の支持基板の中にバックゲート電極を設けて電圧を印加することで、しきい値の電圧を精密に制御する技術が必要になる。 When applying the SOI structure for high performance integrated circuits to produce the most advanced technology, by applying a voltage is provided a back gate electrode in the supporting substrate under the BOX layer, precisely control the voltage of the threshold the technology is required. バックゲートの電圧を効率的に機能させるためには、BOX層の厚さが薄い方が望ましい。 To function the voltage of the back gate efficiently, it is thin, the thickness of the BOX layer is desirable.
上記特許文献1〜2に記載された技術では、高品質で薄いBOX層を形成する技術が未だ確立しておらず、工程が非常に複雑でウェハー価格の高騰を招くこと、さらに誘電体からなるBOX層の結晶構造が安定しておらず、半導体導体素子の低電圧動作、高集積性を実現する上での障害となっている。 In the technology described in Patent Documents 1 and 2, a technique for forming a thin BOX layer with high quality is not yet established, the process may lead to very complex and wafer prices, further comprising a dielectric the crystal structure of the BOX layer is not stable, low voltage operation of the semiconductor conductive element, which is an obstacle in realizing a highly integrated.

また、上記特許文献3に記載されたBOX層を形成する技術には、製造方法に問題がある。 Furthermore, the technique of forming a BOX layer described in Patent Document 3 has a problem in manufacturing process. すなわち、極薄のシリコン酸化膜とその上に堆積したアルミ金属膜の熱化学反応によって、シリコン基板上にエピタキシャル成長したγ-Al 膜を生成するという方法においては、記載にあるように、シリコン酸化膜の厚さと金属アルミ膜の厚さをオングストロームのレベルで厳密に制御することが要求される。 That is, the thermochemical reaction of the aluminum metal film deposited thereon a silicon oxide film extremely thin, as in the method of generating γ-Al 2 O 3 film epitaxially grown on a silicon substrate, in wherein, it is required to strictly control the thickness and the thickness of the metal aluminum layer of the silicon oxide film at the level of angstroms. さらに、これに続く熱化学反応は、反応雰囲気中の酸素による酸化を避ける必要があるために、超高真空のプロセス装置が必須となる。 Further, thermochemical reaction subsequent thereto, since it is necessary to avoid oxidation by oxygen in the reaction atmosphere, ultra-high vacuum process equipment is essential. そのため、トランジスタ等の電子デバイスを安価に大量に製造する、という目的には向いていない。 Therefore, a low cost mass production of electronic devices such as transistors, not suitable for the purpose of.

現在入手できるSOIウェハーでは、最も薄いBOX層はSiO 膜が25nmであり、将来のニーズを見据えて、SiO 膜を10nmにまで薄くしたSOIウェハーの開発も進められているが、しかし、いずれにしても、現在市販されているSOIウェハーが高価であることは変わりなく、より安価で実用的なSOI構造を提供する技術が必要とされている。 Currently SOI wafers available, the thinnest BOX layer is SiO 2 film is 25 nm, in anticipation of future needs, but the SiO 2 film is also developing thinned SOI wafer advanced to the 10 nm, however, any to be, it is currently commercially available SOI wafers rather than change it is expensive, requires a technology to provide a more inexpensive and practical SOI structure.

そこで、本発明では、電子デバイスの製造に広く使用されているプロセス装置を用いて、高誘電率結晶の薄膜を形成する際に、その結晶構造の生成をコントロールすることにより、支持基板の上に高誘電率結晶のエピタキシャル薄膜を形成すれば、複雑な工程を経ることなく、SOIウェハーにおけるBOX層に相当する絶縁膜を、所望の厚さの高誘電率結晶の薄膜として得ることができ、しかも、その表面の結晶格子が起点となって、化学気相成長法といった通常のプロセスで、高誘電率結晶のエピタキシャル薄膜の上に配向性の高い半導体結晶の薄膜を形成できることに着目し、これを従来のSOIウェハーに代わる半導体基板として利用することで、低コストで、低電圧動作、高集積性を実現した半導体装置およびその製造方法を提供する Therefore, in the present invention, using a process device which is widely used in the manufacture of electronic devices, when forming a thin film of high dielectric constant crystal, by controlling the generation of the crystal structure, on a support substrate by forming the epitaxial thin film of high dielectric constant crystal, without a complicated process, can be an insulating film corresponding to the BOX layer in the SOI wafer, obtained as a thin film of high dielectric constant crystals of the desired thickness, moreover , so the crystal lattice of the surface as a starting point, the usual process such as chemical vapor deposition, focused on being able to form a thin film of oriented high semiconductor crystal on the epitaxial thin film of high dielectric constant crystals, this by using as a semiconductor substrate in place of conventional SOI wafer, provided at low cost, low voltage operation, a semiconductor device and a manufacturing method thereof to achieve a highly integrated とを目的としている。 It is an object of the door.

そこで、上記の課題を解決するため、本発明では、次のような半導体装置の製造方法を採用した。 To solve the above problems, the present invention adopts the method of manufacturing the following semiconductor device. すなわち、 That is,
(1)シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、 (1) the surface is washed of silicon crystal made of a semiconductor support substrate, exposing the crystal face by removing the oxide film,
該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、 Depositing a high dielectric constant amorphous thin film at a low temperature on the crystal surface,
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、 A step of pre-annealing the high-dielectric constant amorphous thin film at a lower pre-annealing temperature than the crystallization starting temperature of the high dielectric constant amorphous thin film,
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、 The high dielectric constant by forming a steep temperature gradient where the temperature becomes lower toward the high-dielectric constant amorphous thin film inside the substrate interface in the thin film surface direction by selectively rapidly heating the semiconductor support substrate step amorphous thin film was crystallized, to form an epitaxial thin film,
及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むSOI構造を備えた半導体装置の製造方法。 And a method of manufacturing a semiconductor device having a SOI structure and a step of forming an alignment film of a semiconductor crystal on the upper surface of the epitaxial thin film.

(2)シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、SiO を埋め戻すことにより、素子分離領域を形成する工程、 (2) the surface of the silicon crystal manufactured semiconductor support substrate after locally etched, by backfilling the SiO 2, forming an element isolation region,
前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、 Step on the surface of the semiconductor support substrate, a resist mask step to form an opening, forming a bottom gate electrode by performing ion implantation and activation heat treatment in the opening region,
半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、 Process the surface of the semiconductor support substrate was washed with hydrofluoric acid solution to remove the oxide film, exposing the crystal face of the region except the upper part of the device isolation region,
前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、 Depositing a high dielectric constant amorphous thin film in the element isolation region and the bottom gate electrode on the surface of the semiconductor support substrate which is formed at a low temperature,
該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、 A step of pre-annealing the high-dielectric constant amorphous thin film at a lower pre-annealing temperature than the crystallization starting temperature of the high dielectric constant amorphous thin film,
該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、 By forming a steep temperature gradient where the temperature becomes lower toward the high-dielectric constant amorphous thin film inside the substrate interface in the film surface direction by selectively rapidly heating the semiconductor support substrate, the semiconductor support substrate of the surface, the high dielectric a constant amorphous thin film was epitaxial thin film formed by crystallization in a region excluding the upper side of the isolation region, the high dielectric constant amorphous thin crystallized above the isolation region forming a high dielectric constant polycrystalline region Te,
前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、 Wherein to form the alignment film of a semiconductor crystal on the upper surface of the epitaxial thin film, an upper surface of the high dielectric constant polycrystalline region, forming a polycrystalline region of the semiconductor crystal,
前記半導体結晶の多結晶領域をエッチングする工程、 Etching the polycrystalline region of the semiconductor crystal,
前記半導体結晶の配向膜を用いて、SOI構造のMOS型トランジスタを製造する工程とを含む半導体装置の製造方法。 And an alignment film of said semiconductor crystal, a method of manufacturing a semiconductor device including the step of producing a MOS transistor of the SOI structure.

(3)半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、上記(2)の方法でSOI構造のMOS型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のMOS型トランジスタを形成することで、単一の半導体結晶基板の上に、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタが混載した電子回路を製造する工程を含む半導体装置の製造方法。 (3) the surface of the semiconductor support substrate to form a region that is protected by the oxide film, with respect to the region to remove the oxide film, to produce a MOS transistor of the SOI structure in the above method (2), the oxide film in respect to the protected area, a high dielectric constant polycrystalline film and a polycrystalline semiconductor film formed on the surface after removal by etching, utilizing the semiconductor support substrate, a MOS transistor of the bulk structure in this region by forming, on a single semiconductor crystal substrate, a method of manufacturing a semiconductor device including a step of producing an electronic circuit MOS transistor is mixed MOS transistors and bulk structure of the SOI structure.

(4)前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする、請求項1ないし3に記載の半導体装置の製造方法。 (4) the high dielectric constant amorphous thin film as a hafnium oxide, characterized by the use of silicon crystal as the semiconductor crystal, a method of manufacturing a semiconductor device according to claims 1 to 3.

また、本発明によるMOS型トランジスタは、上記(1)〜(4)のいずれかの方法で製造される。 Also, MOS transistor according to the invention are prepared by any of the above methods (1) to (4).

本発明によれば、酸化被膜を除去して露出させた半導体支持基板の結晶面上に高誘電率非晶質薄膜を低温で堆積し、その結晶化開始温度よりも低いプレアニール温度で高誘電率非晶質薄膜をプレアニールした後に、半導体支持基板を選択的に急速加熱することにより、高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、半導体支持基板表面に高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成することができる。 According to the present invention, the high dielectric constant amorphous thin film is deposited at a low temperature on the crystal surface of the semiconductor support substrate exposed by removing the oxide film, a high dielectric constant at a lower pre-annealing temperature than its crystallization onset temperature the amorphous thin film after pre-annealing, by selectively rapidly heating a semiconductor support substrate, forming a steep temperature gradient temperature drops toward a high dielectric constant amorphous thin film inside the substrate interface in the film surface direction by the high dielectric constant amorphous thin film is crystallized in the semiconductor support substrate surface, it is possible to form the epitaxial thin film. しかも、このように形成された高誘電率結晶のエピタキシャル薄膜の表面では、結晶格子が起点となって半導体結晶の成長を促進する効果が機能することで、半導体結晶の配向膜を精度高く形成することができる。 Moreover, the surface of the epitaxial thin film of the thus formed high-dielectric-constant crystal, crystal lattice to act the effect of promoting the growth of the semiconductor crystal becomes a starting point, high accuracy forming an alignment film of a semiconductor crystal be able to. その結果、従来のSOI基板の製造で行われている貼り合わせ等の複雑な工程を必要とすることなく、通常の半導体デバイスの製造装置を利用して、半導体支持基板表面の任意の領域に、SOI基板と同様の構造を非常に低コストに製造することが可能になり、高性能で低消費電力な半導体デバイスを製造することが可能になる。 As a result, without requiring complicated processes, such as bonding taking place in the manufacture of conventional SOI substrate, by using an apparatus for manufacturing a conventional semiconductor device, in any region of the semiconductor support substrate surface, it is possible to produce a very low cost structure similar to the SOI substrate, it is possible to produce low-power semiconductor devices in high performance.

また、半導体支持基板の内部に、予め素子分離領域、ボトムゲート電極を形成した上で、酸化被膜を除去して露出させた結晶面上に高誘電率非晶質薄膜を低温で堆積し、半導体支持基板の表面のうち、素子分離領域の上方を除く領域では高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、素子分離領域の上方に高誘電率非晶質薄膜を結晶化して多結晶薄膜を形成し、さらに高誘電率結晶のエピタキシャル薄膜の上には半導体の配向結晶薄膜を形成し、素子分離領域の上部の高誘電率結晶の多結晶膜の上には半導体の多結晶膜を形成し、素子分離領域の上部の多結晶膜をエッチングで除去することにより、前記半導体の配向結晶膜を用いてSOI構造のMOS型トランジスタを容易に作成することが可能になる。 Further, in the semiconductor support substrate, pre-isolation region, after forming a bottom gate electrode, a high dielectric constant amorphous thin film is deposited at a low temperature on the crystal surface is exposed by removing the oxide film, a semiconductor of the surface of the supporting substrate, in a region excluding the above the element isolation region by crystallizing a high dielectric constant amorphous thin film by forming an epitaxial thin film, a high dielectric constant amorphous thin film above the element isolation region by crystallizing a polycrystalline thin film is formed, further on the epitaxial thin film of high dielectric constant crystal form of semiconductors oriented crystal thin film, a polycrystalline semiconductor on top of the polycrystalline film of a high dielectric constant crystals at the top of the device isolation region film is formed by removing the upper portion of the polycrystalline film of the element isolation region by etching, it is possible to easily create a MOS transistor of the SOI structure using the semiconductor orientation crystal film.

さらに、半導体支持基板の表面の酸化被膜を除去した領域と、半導体支持基板の表面を酸化被膜で保護した領域を形成し、フッ酸溶液によるエッチング等で酸化被膜を除去して半導体結晶を露出した領域には、本発明の高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜から成るSOI構造を形成して、SOI構造のMOS型トランジスタを製造し、一方の酸化被膜で保護した領域には、その上に生成した高誘電率結晶の多結晶膜と半導体結晶の多結晶膜をエッチング等で除去した後に、半導体支持基板を利用して、バルク構造のMOS型トランジスタを作成することで、単一の半導体支持基板の上に、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタを混載した電子回路を製造することが可能になる。 Further, a region to remove an oxide film on the surface of the semiconductor support substrate, the surface of the semiconductor support substrate to form a region that is protected by the oxide film, to expose the semiconductor crystal by removing the oxide film by etching or the like with hydrofluoric acid solution the region, to form an SOI structure consisting of oriented film of high dielectric constant epitaxial thin the semiconductor crystals of the present invention, to manufacture a MOS transistor of the SOI structure, in a region protected by one of the oxide coating, the polycrystalline film of a polycrystalline film and the semiconductor crystal of a high dielectric constant crystals produced thereon after removal by etching or the like, by utilizing the semiconductor support substrate, creating an MOS transistor of the bulk structure, a single on top of the semiconductor support substrate, it is possible to manufacture a MOS transistor and the electronic circuitry embedded with MOS transistors of the bulk structure of the SOI structure.

実施例によるSOI構造の断面図。 Sectional view of the SOI structure according to the embodiment. 高誘電率結晶の配向膜形成原理を示す断面図。 Sectional view illustrating an alignment film formation principle of the high dielectric constant crystals. 急速加熱に用いる光源の選択指針の模式図。 Schematic of selection policies of the light source used for the rapid heating. シリコン結晶基板の急速な熱処理によって内部に形成される温度勾配の模式図。 Schematic diagram of a temperature gradient is formed within the rapid thermal processing of a silicon crystal substrate. 従来の急速熱処理プログラムと、本発明で採用する熱処理プログラムの対比を示す図。 Shows a conventional rapid thermal processing programs, a comparison of the heat treatment program to be employed in the present invention. 本発明によりSi(111)基板上にHfO 結晶のエピタキシャル薄膜を形成した構造の面内X線回折図 Plane X-ray diffraction diagram of the structure forming the epitaxial thin film of HfO 2 crystal Si (111) substrate by the present invention 本発明によりSi(111)基板上にHfO 結晶のエピタキシャル薄膜を形成した構造の極点測定図。 Pole measurement view of the structure obtained by forming an epitaxial thin film of HfO 2 crystal Si (111) substrate by the present invention. 本発明によりSi(111)基板ならびにSi(100)基板上にHfO 結晶のエピタキシャル薄膜を形成した構造の、それぞれの断面透過電子顕微鏡の写真。 The present invention by Si (111) structures forming the epitaxial thin film of HfO 2 crystal substrate and a Si (100) substrate, photographs of the respective cross-sectional transmission electron microscopy. 本発明により、Si基板上にHfO 結晶のエピタキシャル薄膜を形成した構造のSi基板界面の化学的結合状態をX線光電子分光で分析した結果を示す図。 The present invention, shows the results of the chemical bonding state of Si substrate interface structure forming the epitaxial thin film of HfO 2 crystal was analyzed by X-ray photoelectron spectroscopy on a Si substrate. 実施例により、Si基板上に形成したHfO 結晶のエピタキシャル薄膜で、MOS構造キャパシタを作成して測定した電気特性と、0.5ナノメートルの酸化膜換算膜厚で計算したシミュレーション結果を示す図。 The examples, an epitaxial thin film of HfO 2 crystal formed on a Si substrate, shows the electrical characteristics measured by creating a MOS capacitor structure, the simulation results calculated in terms of oxide film thickness of 0.5 nm . 本発明により、半導体結晶の支持基板の内部に、素子分離領域ならびにボトムゲート電極を形成した状態を示す図。 The present invention, in the interior of the support substrate of the semiconductor crystal, shows a state of forming an isolation region and a bottom gate electrode. 本発明により、支持基板の結晶面の上に高誘電率結晶のエピタキシャル薄膜、及び半導体結晶の配向膜、素子分離領域の上に高誘電率結晶の多結晶膜、半導体結晶の多結晶膜を形成した状態を表す図。 The present invention, an epitaxial thin film of high dielectric constant crystals on a crystal surface of the supporting substrate, and the alignment film of the semiconductor crystal, a polycrystalline film of a high dielectric constant crystals on the isolation region, a polycrystalline film of a semiconductor crystal formed Figure representing the state. 本発明により、素子分離領域の上に形成した、高誘電率結晶の多結晶膜と半導体結晶の多結晶膜の領域が選択的にエッチングされた状態を表す図。 The present invention was formed on the element isolation region, representing a state in which regions of the polycrystalline film of a polycrystalline film and the semiconductor crystal of a high dielectric constant crystals were selectively etched FIG. 本発明により、トップゲートの絶縁膜、トップゲートの電極膜を形成した状態を表す図。 The present invention, the insulating film of the top gate, diagram illustrating a state of forming an electrode film of the top gate. 本発明により、リソグラフィーとエッチングによって、トップゲート構造を形成した状態を表す図。 The present invention, by lithography and etching, represents a state in which a top-gate structure FIG. 本発明により、トップゲートのサイドウォール、ソース・ドレイン電極を形成して、SOI構造のMOS型トランジスタを製造した状態を表す図。 The present invention, top-gate sidewalls, and source and drain electrodes are formed, representing the state of producing a MOS transistor of SOI structure FIG. 本発明により、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタを混載した電子回路の製造行程において、半導体支持基板の表面の酸化被膜を除去した領域と、半導体支持基板の表面を酸化被膜で保護した領域を形成した状態を表す図 The present invention, in the manufacturing process of the MOS transistor and the MOS transistor electronics embedded with the bulk structure of the SOI structure, the region obtained by removing the oxide film on the surface of the semiconductor support substrate, the surface of the semiconductor support substrate with an oxide film diagram illustrating a state of forming a protected area 本発明により、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタを混載した電子回路の製造行程において、高誘電率結晶のエピタキシャル薄膜及び半導体結晶の配向膜と、高誘電率結晶の多結晶膜と半導体結晶の多結晶膜を選択的に生成した状態を表す図。 The present invention, in the manufacturing process of the MOS transistor and the MOS transistor electronics embedded with the bulk structure of the SOI structure, and an alignment film of the epitaxial thin film and the semiconductor crystal of a high dielectric constant, polycrystalline films of high dielectric constant crystals diagram illustrating a state where a polycrystalline film was selectively produced semiconductor crystals. 本発明により、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタを混載した電子回路の製造行程において、半導体支持基板の表面を酸化被膜で保護した領域上に形成された高誘電率結晶の多結晶膜と半導体結晶の多結晶膜を選択的に除去した状態を表す図。 The present invention, in the manufacturing process of the MOS transistor and the MOS transistor electronics embedded with the bulk structure of the SOI structure, a high dielectric constant multi crystal the surface of the semiconductor support substrate is formed on a region protected by an oxide film diagram illustrating a state where the selective removal of the polycrystalline film of the crystalline film and the semiconductor crystal. 本発明により、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタを混載した電子回路の製造行程において、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタを製造した状態を表す図。 The present invention, in the manufacturing process of the MOS transistor and the MOS transistor electronics embedded with the bulk structure of the SOI structure, diagram illustrating a state in which to produce a MOS transistor of the MOS type transistor and the bulk structure of the SOI structure. 本発明により製造した共鳴トンネルダイオードの断面図を表す図。 Diagram illustrating a cross-sectional view of a resonant tunneling diode made in accordance with the present invention. 本発明によりシリコン結晶製の半導体支持基板上に形成されたハフニウム酸化物結晶のエピタキシャル薄膜及びその上に形成されたシリコン結晶の配向膜の構造を透過電子顕微鏡で観察した結果、及び半導体支持基板とシリコン結晶の配向膜の高速フーリエ解析像を表す図。 The present invention results the structure of the alignment film of the epitaxial thin film and a silicon crystal formed thereon a silicon crystal made of a semiconductor support hafnium oxide formed on the substrate crystal observed by a transmission electron microscope by, and the semiconductor support substrate Figure representing the fast Fourier analysis image of the alignment film of the silicon crystal.

以下、図面を参照しつつ本発明の実施例について説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

図1は、本実施例によるSOI構造の断面図であり、シリコン製の支持基板101の上に、ハフニウム酸化物であるHfO からなる高誘電率結晶のエピタキシャル薄膜102、さらにその上に、半導体結晶としてのSi結晶の配向膜103が形成されている。 Figure 1 is a cross-sectional view of the SOI structure according to the present embodiment, on a silicon support substrate 101, the high dielectric constant epitaxial thin film 102 of a crystal made of HfO 2 is hafnium oxide, further thereon, a semiconductor the alignment film 103 of the Si crystal as a crystal is formed.

ここで、高誘電率結晶のエピタキシャル薄膜102は、半導体製造工程で広く採用されている原子層成長装置(Atomic Layer Deposition: ALD)と急速熱処理装置(Rapid Thermal Anneal: RTA)を使用して、本発明者らが先の出願(特願2010−168824号)で提案した高誘電率非晶質薄膜の結晶化により行う。 Here, an epitaxial thin film 102 of a high dielectric constant crystal semiconductor manufacturing process widely adopted atomic layer deposition apparatus (Atomic Layer Deposition: ALD) and rapid thermal processing system: using (Rapid Thermal Anneal RTA), the inventors carried out by crystallisation of the high dielectric constant amorphous films proposed in the previous application (Japanese Patent application No. 2010-168824).
すなわち、高誘電率材料の非晶質膜を低温で堆積した後に、急速熱処理で下地基板の界面から結晶化を促し、固相エピタキシャル成長を実現する。 That is, after the amorphous film of high dielectric constant material is deposited at a low temperature, encourage crystallization from the interface of the base substrate in a rapid thermal processing, to realize the solid-phase epitaxial growth.

具体的に高誘電率結晶の配向膜102の形成方法について説明する。 Specifically the method of forming the alignment film 102 of the high dielectric constant crystal will be described.
図2は、高誘電率結晶の配向膜形成の原理を示す断面図である。 Figure 2 is a cross-sectional view illustrating the principle of the alignment film formation of the high dielectric constant crystals. 最初に、半導体結晶基板であるシリコン製支持基板101に対し、フッ酸処理等による洗浄処理により表面の酸化物を除去して、シリコン結晶面を露出させる。 First, with respect to silicon support substrate 101 is a semiconductor crystal substrate, by removing the surface oxides by washing treatment with hydrofluoric acid treatment or the like, to expose the silicon crystal face.
次に、このシリコン結晶面に、ハフニウム酸化物HfO からなる高誘電率の非晶質薄膜104を低温で堆積させる。 Then, on the silicon crystal surface, depositing an amorphous thin film 104 of a high dielectric constant comprising a hafnium oxide HfO 2 at a low temperature. このように非晶質薄膜を低温で堆積することにより、非晶質薄膜堆積に伴う半導体結晶基板界面における不所望なシリコン酸化膜等の酸化物の生成が回避される。 By depositing thus the amorphous thin film at a low temperature, the generation of oxides of silicon oxide film or the like undesired in a semiconductor crystal substrate interface due to the amorphous thin film deposition is avoided. 同時に、非晶質薄膜の内部や表面に結晶成長の起点となるような微結晶が発生することを抑制する。 At the same time, prevents the microcrystals as a starting point of crystal growth inside or the surface of the amorphous thin film is produced.

次に、シリコン製支持基板101を選択的に急速加熱することで、基板101からの熱伝導201によって非晶質薄膜が加熱され、基板界面105から結晶成長が開始する。 Next, by selectively rapidly heating a silicon support substrate 101, an amorphous thin film is heated by thermal conduction 201 from the substrate 101, crystal growth starts from the substrate interface 105. シリコン製支持基板の表面の結晶格子が結晶成長の起点となることで、高誘電率結晶はシリコン結晶に整合して成長し、その結果エピタキシャル薄膜が生成する。 By the crystal lattice of the surface of the silicon support substrate serving as a starting point for crystal growth, a high dielectric constant crystals grow in alignment with the silicon crystal, resulting epitaxial thin film is formed. 図2は非晶質薄膜の表面方向301並びに横方向302に結晶成長が進行し、エピタキシャル薄膜102が成長していく様子の模式図である。 Figure 2 is a crystal growth progresses in the surface direction 301 and lateral direction 302 of the amorphous thin film is a schematic diagram of a state in which an epitaxial thin film 102 grows.

図3に、急速加熱に用いる光源の選択指針の模式図を示す。 Figure 3 shows a schematic diagram of selection policies of the light source used for the rapid heating. 図3はシリコン基板の光学バンドギャップ401と、非晶質の高誘電率薄膜の光学バンドギャップ402から成るバンド構造と、急速加熱用の光源の光エネルギー403の、大きさの関係を示す。 Figure 3 shows the optical band gap 401 of the silicon substrate, and the band structure consisting of an optical band gap 402 of the high dielectric constant thin film of amorphous, rapid heating of the source of light energy 403, the magnitude of the relationship. 高誘電率薄膜のバンドギャップが大きいので、光源の光は高誘電率薄膜では吸収されずに透過し、シリコン基板401で吸収され、熱に変わる。 Since the band gap of the high dielectric constant thin film is large, light from the light source is a high dielectric constant thin film passes through without being absorbed, is absorbed by the silicon substrate 401, converted into heat. この原理によってシリコン基板の選択加熱が行われる。 Selective heating of the silicon substrate is carried out by this principle.
選択加熱のための光源としては、ハロゲンランプ、フラッシュランプ、レーザー等が挙げられる。 As the light source for the selective heating, a halogen lamp, a flash lamp, laser, and the like.

図4には、シリコン結晶基板を選択的に加熱する急速な熱処理によって、高誘電率薄膜の内部に形成される、急峻な温度勾配の模式図を示す。 4 shows, the rapid thermal processing to selectively heat the silicon crystal substrate, is formed inside the high dielectric constant thin film, a schematic view of a steep temperature gradient. シリコン結晶基板101からの熱伝導201によって高誘電率薄膜104が加熱され、さらに高誘電率薄膜の表面から外部106への熱放出203が起きる。 High dielectric constant thin film 104 by thermal conduction 201 from the silicon crystal substrate 101 is heated, the heat release 203 to the outside 106 occurs from a higher dielectric constant surface of the thin film. 熱放出の形態としては熱輻射や対流がある。 The form of the heat emission is thermal radiation and convection.
急速に加熱されている基板からの熱伝導201と外部への熱放出203によって、非定常な熱伝導状態が高誘電率薄膜104の内部に発生し、その結果として急峻な温度勾配202が作り出され、高誘電率薄膜の結晶化温度204を、基板界面が最初に通過することで、基板界面からの結晶成長が起こる。 By heat conduction 201 and the heat release 203 to the outside from the substrate being heated rapidly, non-stationary heat conduction state is generated in the interior of the high dielectric constant thin film 104, steep temperature gradient 202 is created as a result the crystallization temperature 204 of the high dielectric constant thin film, that the substrate interface is initially passed, occurs crystal growth from the substrate interface. 薄膜表面は一般に結晶化が始まりやすい場所とされており、薄膜内部よりも結晶化温度が少し低いと解釈できる。 Thin film surface is generally being the crystallization begins convenient location, the crystallization temperature than the internal thin film can be interpreted as slightly lower. 非晶質の高誘電率薄膜の結晶化温度204が、薄膜の表面側で低く示してあるのは、そのことを意味している。 Crystallization temperature 204 of the high dielectric constant thin film of amorphous, the is shown lower in the surface side of the thin film, which means that the. 薄膜中の温度勾配を表面の結晶化温度の低下よりも十分に急峻に保つことで、界面からの結晶成長を実現できる。 Enough steeply maintain than lowering the crystallization temperature of the surface temperature gradient in the thin film, can be realized crystal growth from the interface.

この方法では、原子層堆積装置(ALD)と急速熱処理装置(RTP)が真空搬送室で連結された複合装置を使用した。 In this method, atomic layer deposition apparatus (ALD) and rapid thermal processing (RTP) apparatus was used a composite device coupled with the vacuum transfer chamber. 高誘電率非晶質薄膜として、HfO 膜をシリコン結晶基板上に結晶化温度より低い温度で堆積した。 As the high dielectric constant amorphous thin film was deposited at a temperature lower than the crystallization temperature of the HfO 2 film on a silicon crystal substrate. 一般にHfO の非晶質薄膜は、400℃以上で結晶化することが知られており、実施例では非晶質薄膜の堆積温度を250℃とした。 Generally the amorphous thin film of HfO 2 are known to crystallize in 400 ° C. or higher, in the embodiment was 250 ° C. The deposition temperature of the amorphous thin film.

従来の急速熱処理の温度プログラム205と、本発明者らが先の出願(特願2010−168824号)で提案した急速熱処理の温度プログラム206とを、図5に比較して示す。 A temperature program 205 of a conventional rapid thermal processing, and a temperature program 206 of the proposed rapid thermal in the present inventors have earlier application (Japanese Patent Application No. 2010-168824), in comparison to FIG. 従来の急速熱処理法では、HfO 膜の結晶化温度付近でプレアニールが行われている。 In a conventional rapid thermal processing method, the pre-annealing is performed in the vicinity of the crystallization temperature of the HfO 2 film. この場合、プレアニールを行っている最中に薄膜の表面や内部から結晶化が始まりやすいため、本発明の目的である高誘電率結晶のエピタキシャル薄膜を得ることが困難となる。 In this case, since the surface or crystallization from the inside of the thin film tends to start in the middle of performing a pre-annealing, it is difficult to obtain an epitaxial film of high dielectric constant crystals is the object of the present invention.
本発明の急速熱処理では、プレアニール温度を200℃以下の十分に低い温度に設定し、HfO の結晶化温度を大きな昇温速度で通過できるようにした。 In rapid thermal processing of the present invention sets the pre-annealing temperature to 200 ° C. below sufficiently low temperature and to pass through the crystallization temperature of HfO 2 at a large rate of temperature increase.

シリコンの(111)結晶面の上に形成したHfO 結晶膜の面内X線回折図と極点測定図を、図6と図7に示す。 The plane X-ray diffraction pattern and the pole measurement view of HfO 2 crystal film formed on the (111) crystal plane of silicon, is shown in FIGS. 6 and 7. 斜方晶構造を有するHfO 結晶膜が、シリコン基板の結晶格子と整合してエピタキシャル成長していることが確認できた。 HfO 2 crystal film having orthorhombic structure was confirmed to have grown epitaxially aligned with the crystal lattice of the silicon substrate.

この実施例において、シリコンの(111)結晶面及び(100)結晶面の上に形成したHfO 結晶膜の断面の透過電子線顕微鏡像を図8に示す。 In this example, it shows a transmission electron micrograph of a cross section of HfO 2 crystal film formed on the (111) crystal plane and (100) crystal plane of silicon in FIG.
格子像のコントラストから、いずれの結晶方位の基板の場合にもエピタキシャル成長していることが確認できた。 From the contrast of lattice image, it was confirmed that epitaxial growth in the case of a substrate of any crystallographic orientation. シリコン結晶基板との界面にシリコン酸化膜が発生していないことも分かる。 It can also be seen that the silicon oxide film does not occur at the interface between the silicon crystal substrate.

実施例において、シリコンの(100)結晶面の上にHfO 結晶膜を堆積した後の、シリコン界面の化学結合状態をX線光電子分光で分析した結果を、0.5ナノメートルのシリコン酸化膜の参照スペクトルと共に、図9に示す。 In an embodiment, after the deposition of the HfO 2 crystal film on the (100) crystal plane of silicon, the results of the chemical bonding state of the silicon surface was analyzed by X-ray photoelectron spectroscopy, 0.5 nanometer silicon oxide film with the reference spectra, it is shown in FIG.
シリコン結晶基板から出てくる主信号よりも高エネルギー側に界面の化学結合状態を反映した信号が現れているが、シリコン酸化膜の場合と比較するとエネルギーシフトが小さく、信号強度も弱い。 The signal reflecting the chemical bonding state of the interface to the high energy side than the main signal coming out of the silicon crystal substrate has appeared, small energy shift as compared with the case of the silicon oxide film, the signal strength weak. このことから、シリコン酸化膜が界面に存在しないことが、化学分析からも確認できた。 Therefore, the silicon oxide film is not present at the interface, it was confirmed also from chemical analysis.

この実施例では、シリコンの(100)結晶面の上に、2.3ナノメートル厚さのHfO 膜を堆積し急速熱処理によって基板界面からの結晶化を行った、MIS構造の電気容量と電圧の関係を図10に示す。 In this embodiment, on the (100) crystal plane of silicon, 2.3 to deposit a HfO 2 film of nanometer thickness was crystallized from a substrate surface by rapid thermal processing, the electric capacity and voltage of the MIS structure Figure 10 shows the relationship.
シミュレーションの結果と比較して、0.50ナノメートルの等価酸化膜厚が実現できていることが分かった。 Compared with the results of the simulation, it was found that can be realized an equivalent oxide thickness of 0.50 nm. 漏れ電流を測定した結果、フラットバンド電圧よりもさらに絶対値で1ボルトの電圧を加えた状態で、1.03アンペア/cm という小さな漏れ電流値を得た。 Results of leakage current was measured, while applying a voltage of 1 volt in addition the absolute value than the flat-band voltage, to obtain a small leakage current value of 1.03 amps / cm 2.

このように、支持基板101上に高誘電率結晶のエピタキシャル薄膜102が形成された後、その上に、半導体製造工程で広く採用されている化学気相成長装置(Chemical Vapor Deposition: CVD)などを利用して、半導体結晶の配向膜を形成する。 Thus, after the epitaxial thin film 102 of high dielectric constant crystals formed on the support substrate 101, on which a chemical vapor has been widely adopted in a semiconductor manufacturing process phase growth apparatus (Chemical Vapor Deposition: CVD), etc. to use, to form an alignment film of a semiconductor crystal.
一般に、結晶成長は、下地の結晶状態に大きく影響を受けるが、シリコン製の支持基板101は、そもそも配向性の高い晶質構造であり、その表面に、上述したように、高誘電率材料の非晶質膜を低温で堆積した後に、温度勾配に工夫を取り入れた急速熱処理を行うと、ハフニウム酸化物結晶のエピタキシャル薄膜102を形成することができる。 Generally, the crystal growth is greatly influenced by the crystalline state of the underlying support substrate 101 made of silicon, the first place a high-crystalline structure having orientation, on the surface, as described above, the high dielectric constant material the amorphous film after depositing at a low temperature, when the rapid thermal processing that incorporates devised temperature gradient, it is possible to form an epitaxial thin film 102 of hafnium oxide crystal.

このように形成された高誘電率結晶のエピタキシャル薄膜102の表面に、シランガス、ジシランガス、トリシランガスなどの反応性ガスを主成分とする化学気相成長法でSi薄膜の成長を行うと、高誘電率結晶の表面の結晶格子が起点となって、Si半導体結晶の配向膜103が生成する。 The thus formed high-dielectric-constant surface of the epitaxial thin film 102 of the crystal, the silane gas, disilane gas, when the growth of the Si thin film by CVD as a main component a reactive gas such as trisilane, high dielectric the crystal lattice of the surface rate crystal becomes a starting point, the alignment film 103 of the Si semiconductor crystals form. 成長温度を例えば650℃に保持すると、前記反応性ガスが表面で分解して生成したSi原子が下地の結晶格子と結合しながら成長し、Si結晶の配向膜を得ることができる。 Holding the growth temperature, for example to 650 ° C., can be Si atoms wherein the reactive gas is generated by decomposition at the surface grows while bonding with the crystal lattice of the underlying obtain an alignment film of the Si crystal. 成長温度を例えば550℃以下に保持すると、反応性ガスが分解して生成したSi原子は下地の結晶格子と緩く結合した状態で非晶質のSi薄膜を形成し、その後に高温熱処理を行うことで、結晶化が進行しSi結晶の配向膜を得ることができる。 Holding the growth temperature, for example to 550 ° C. or less, Si atoms reactive gas is generated by decomposition to form the amorphous Si thin film in a state of being loosely bound with the crystal lattice of the underlying, followed by performing a high-temperature heat treatment in, it can be crystallized to obtain an orientation film with advanced Si crystals. いずれの方法もSi基板上にSi結晶薄膜をホモエピタキシャル成長する場合に利用されている成長技術であり、本発明においては、これらの方法を利用することで、高誘電率結晶のエピタキシャル薄膜膜102の上に、Si半導体結晶の配向膜103を生成する。 Any method is a growth technique is also used when the Si crystal thin film grown homoepitaxially on a Si substrate, in the present invention, by using these methods, a high dielectric constant crystal epitaxial thin film 102 above, to produce an alignment film 103 of the Si semiconductor crystal.

次に、実際にMOSFETを製造する場合の具体的手順を説明する。 Next, a specific procedure for actually producing the MOSFET.
図11に示すように、第1段階として、Si結晶から成る支持基板101の内部に、あらかじめ、素子分離領域111とボトムゲート電極112を形成する。 As shown in FIG. 11, as a first step, the inside of the supporting substrate 101 made of Si crystal, in advance, an element isolation region 111 and the bottom gate electrode 112.
素子分離領域111は様々な製法で作成可能であるが、この場合には、Si基板をエッチングで掘り下げ、SiO 膜を埋め戻して形成されている。 Although the isolation region 111 can be created in a variety of process, in this case, drill down Si substrate by etching, it is formed by backfilling the SiO 2 film.

次に、レジストやハードマスクで開口した領域に、イオン注入を行い、活性化アニールすることで、ボトムゲート電極112が形成される。 Then, in a region that opens a resist or a hard mask, ion implantation, by activation annealing, the bottom gate electrode 112 is formed. 図11の場合には、後から形成するトップゲート電極と対抗する領域にボトムゲート電極112をあらかじめ形成しているが、図中の2つの素子分離領域111で囲まれた全領域をボトムゲート電極としてもよい。 In the case of FIG. 11 is preformed bottom gate electrode 112 in a region opposing a top gate electrode formed later, but the bottom gate electrode the entire area surrounded by the two element isolation regions 111 in FIG. it may be. このボトムゲート電極はシリコン結晶の中の不純物濃度を高く設定することで導電性を高めて形成するものであり、シリコン製支持基板と同じ結晶品質である。 The bottom gate electrode is to form by increasing the conductivity by setting a high impurity concentration in the silicon crystal, the same crystal quality as the silicon support substrate. したがって、ボトムゲート電極を形成した表面においても、シリコン製支持基板の表面と変わりなく、高誘電率結晶のエピタキシャル薄膜の成長が可能である。 Accordingly, even in the surface forming the bottom gate electrode, no different than silicon support substrate surface, it is possible to grow epitaxial thin film of high dielectric constant crystals.

通常のSOI基板の場合、ボトムゲート電極112を形成するためには、上部の半導体層とBOX層を突き抜けるイオン注入を行う必要があり、そのため、上部の半導体層の内部で散乱された一部のイオンが半導体層内部で活性化されて、不純物濃度が増加したり、破壊した構造が十分に回復しないことなどが問題となる。 For normal SOI substrate, in order to form the bottom gate electrode 112, it is necessary to perform ion implantation from penetrating the upper portion of the semiconductor layer and the BOX layer, therefore, a part which is scattered inside the top of the semiconductor layer ions are activated in the semiconductor layer, or an increase in impurity concentration, and the breakdown structure is not sufficiently recovered problematic.
しかし、本実施例のように、支持基板101の内部に直接ボトムゲート電極112を形成する方法を利用すれば、半導体層の不純物濃度の増加や構造破壊といった、心配がない。 However, as in this embodiment, by utilizing the method of forming a direct bottom-gate electrode 112 inside the supporting substrate 101, such as an increase or structural failure of the impurity concentration of the semiconductor layer, no worries. ボトムゲート電極の形状設計や配置が自由であり、不純物の種類やその濃度を任意に調整可能となるので、電子回路の設計の自由度が増大する、効果が期待できる。 A free shape design and arrangement of the bottom gate electrode, since the arbitrarily adjustable to the type and concentration of impurities, the degree of freedom in designing the electronic circuit is increased, the effect can be expected.

図12は、このように素子分離領域111とボトムゲート電極112を形成した支持基板101において、基板表面の酸化被膜をフッ酸溶液等でエッチング除去した後に、上述した手順で高誘電率結晶のエピタキシャル薄膜102を形成し、さらにその上に半導体結晶の配向膜103を形成した構造の、断面図を示している。 12, the supporting substrate 101 forming an isolation region 111 and the bottom gate electrode 112 in this manner, the oxide film of the substrate surface after etching is removed by hydrofluoric acid solution or the like, a high dielectric constant crystals above procedure epitaxial of the thin film 102 is formed, and further an alignment film 103 of the semiconductor crystal thereon structure, it shows a cross-sectional view.
高誘電率結晶膜は、下地の支持基板101の結晶基板界面から成長するので、下地結晶が現れている領域では下地の支持基板の結晶格子が起点となってエピタキシャル薄膜102が成長する。 High dielectric crystal film, so grows the crystal substrate interface of the supporting substrate 101 underlying the region where the base crystal is appeared epitaxial film 102 is grown by crystal lattice of the support substrate underlying a starting point. 一方、素子分離領域111は、非晶質なSiO 膜を埋め戻して形成されているため、この領域の上では、高誘電率結晶膜が成長した場合にも、配向結晶にはならず、不規則に成長した多結晶膜107となる。 On the other hand, the isolation region 111, which is formed by backfilling the amorphous inorganic SiO 2 film, on this area, even if the high-dielectric-constant crystal film is grown, not the oriented crystals, randomly a polycrystalline film 107 grown. さらに、高誘電率結晶の多結晶膜107の上には、半導体結晶も多結晶膜108となって生成する。 Furthermore, on the polycrystalline film 107 of a high dielectric constant crystals, also produced a polycrystalline film 108 semiconductor crystal.

本発明では、図2に示すように、下地の支持基板を選択的に加熱することで生じる、熱伝導によって非晶質の高誘電率薄膜から結晶薄膜を生成する。 In the present invention, as shown in FIG. 2, caused by selectively heating the supporting substrate underlying, it produces a crystalline thin film of a high dielectric constant thin films of amorphous by thermal conduction. シリコン結晶は熱伝導性に優れているので、シリコン結晶の支持基板と直接接合している高誘電率薄膜部分は、昇温速度が速く、容易に結晶化温度に到達し、速やかに結晶化が進行する。 Since the silicon crystal is superior in thermal conductivity, high dielectric constant thin film portion are bonded directly to the supporting substrate of silicon crystal, faster heating rate to reach easily the crystallization temperature, it is rapidly crystallized proceed. 一方で、素子分離領域に用いているSiO は、熱伝導率が小さい材料であり、シリコン結晶の熱が伝わりにくい。 On the other hand, SiO 2 is used in the isolation region is a material low thermal conductivity, heat is easily transmitted in the silicon crystal. そのため、素子分離領域111の上部では、非晶質の高誘電率薄膜の結晶化が遅れがちになる。 Therefore, in the upper portion of the isolation region 111, the high dielectric constant crystallization of a thin film of amorphous it becomes dilatory. その結果、シリコン結晶表面でエピタキシャル成長した高誘電率結晶の成長領域は、横方向にも進行し、素子分離領域の上部に拡大する現象が現れる。 As a result, the growth region of the high dielectric constant crystals epitaxially grown silicon crystal surface also proceeds in a lateral direction, appears a phenomenon to expand the upper portion of the isolation region.

したがって高誘電率結晶のエピタキシャル薄膜と多結晶薄膜の境界は、素子分離領域111の上に形成される効果が期待でき、素子を形成する領域のエピタキシャル薄膜102は高品質に保つことができる。 Therefore epitaxial thin and boundaries of the polycrystalline thin film of high dielectric constant crystals, can be expected to be formed on the isolation region 111, an epitaxial thin film 102 in the region for forming the element can be kept in high quality.
このようにして形成された高誘電率結晶のエピタキシャル薄膜102と多結晶膜107の上に、半導体結晶膜の成長を試みると、下地の高誘電率結晶膜の結晶状態を反映した、配向結晶膜領域103と多結晶膜領域108が発生する。 This way, an epitaxial thin film 102 of high dielectric constant crystals formed on the polycrystalline film 107, attempts to grow the semiconductor crystal film, reflecting the crystalline state of the high dielectric constant crystal film of the base, oriented crystal film polycrystalline film region 108 is generated as area 103. 半導体結晶膜の多結晶膜領域108は、素子分離領域111の上部に限定できる。 Polycrystalline film region 108 of the semiconductor crystal film, can be limited to the upper portion of the isolation region 111.
隣接するトランジスタ同士を電気的に切り離すためには、素子分離領域111の上で、堆積膜を加工除去することになるが、一般に多結晶膜の方が、配向結晶膜に比べて、物理・化学的エッチングで除去しやすく、図13に示す断面構造が形成できる。 To isolate the adjacent transistors electrically is on the isolation region 111, but the deposited film will be processed removed, who generally polycrystalline film, as compared with the orientation crystal film, the physical and chemical easily removed by etching, can be formed is a cross-sectional structure shown in FIG. 13.

次に図14に示すように、トップゲートに用いるゲート絶縁膜113と電極膜114の堆積を行っている。 Next, as shown in FIG. 14 is performed the deposition of the gate insulating film 113 and the electrode film 114 using the top gate. これらの膜が、下地の半導体103の上に配向結晶膜を形成している構造も理想的ではあるが、実用上は配向膜に限定されるものではない。 These films, structure forming the oriented crystals film on the underlying semiconductor 103 also ideal, but in practice is not intended to be limited to the alignment film.

図15は、リソグラフィーとドライエッチング技術で、ゲート加工を行った構造の断面を示し、図16は、サイドウォール115及びソース・ドレイン電極116を形成し、SOI構造のMOS型トランジスタの製造が完成した様子を示している。 Figure 15 is a lithography and dry etching technique, shows a cross section of a structure subjected to gate processing, Figure 16, to form the sidewall 115 and the source and drain electrodes 116, the production of MOS transistors of the SOI structure is completed It shows the state.

今日では、トランジスタのゲート絶縁膜として高誘電率材料を用いることで、SiO に換算した厚さで、0.5nmにまで薄くすることが可能になっているが、本発明のSOI構造を用いると、半導体支持基板の表面に形成される絶縁層にも極薄の高誘電率結晶の配向膜を使用することが可能になるので、これをBOX層として用いたSOI構造を作成することで、トップゲートに用いる絶縁膜に匹敵する電気的薄さを、BOX層においても実現することが可能になる。 Today, the use of the high dielectric constant material for the gate insulating film of a transistor, a thickness in terms of SiO 2, although it has been possible to thin as 0.5 nm, using a SOI structure of the present invention When, in the insulating layer formed on the surface of the semiconductor support substrate it becomes possible to use an alignment film having a high dielectric constant crystal ultrathin, by creating an SOI structure using this as a BOX layer, electrical thinness comparable to the insulating film used for the top-gate, it is possible to also implement the BOX layer.

なお、高誘電率膜と半導体の界面には多数の界面準位密度が発生して、トランジスタを流れるキャリアの散乱を引き起こすことが懸念点として挙げられるが、このような問題に対しては、高誘電率材料が酸素を拡散しやすいという性質を利用することで、例えば、図13に示す工程が完了した段階で、SOI構造を酸化雰囲気にさらすことで、酸素原子が素子分離領域付近から侵入して高誘電率膜内部を拡散し、シリコン結晶の半導体支持基板やシリコン結晶の配向膜との界面で酸化反応を起こし、シリコン界面に極薄のSiO 層を形成し、電気的薄さを損なわずに界面品質を向上する、といった手法も適用できる。 The high dielectric constant film and the semiconductor interface a number of interface state density occurred, but to cause scattering of carriers flowing through the transistor is mentioned as concern, for such problems, a high by dielectric constant material utilizing a property that easily diffuses oxygen, for example, at the stage of the step shown in FIG. 13 is completed, by subjecting the SOI structure to an oxidizing atmosphere, oxygen atoms penetrate from the vicinity of the element isolation region high dielectric constant film to diffuse therethrough, cause interfacial oxidation reaction of the alignment film of the semiconductor support substrate and the silicon crystal of the silicon crystal, the silicon interface forming a SiO 2 layer of ultra-thin, impair the electrical thin Te to improve the interface quality without, such techniques can be applied. この手法には、高温の酸素ガス雰囲気や、低温のプラズマ酸化雰囲気などが有効となる。 This approach, high temperature and oxygen gas atmosphere, such as low-temperature plasma oxidation atmosphere is effective.

さらに、高誘電率材料には、半導体やSiO との界面に蓄積電荷やダイポールを発生する性質があることが知られており、この現象を合わせて利用することで、バックゲート電極によるしきい値電圧制御の範囲を拡大することも可能になる。 Furthermore, the high dielectric constant material, that there is a surface property of generating the accumulated charge and dipole between the semiconductor and SiO 2 are known, by using together this phenomenon, the threshold by the back gate electrode it becomes possible to expand the range of values ​​the voltage control.

上記の実施例では、支持基板101としてSiを使用したが、Si-Ge混晶、Ge結晶を使用してもよい。 In the above embodiment, instead of the Si as the supporting substrate 101, Si-Ge mixed crystal, may be used Ge crystal.
この支持基板101の上に形成する高誘電率材料のエピタキシャル薄膜102も、ハフニウム酸化物であるHfO に限らず、ジルコニウム酸化物、アルミニウム酸化物などを使用してもよい。 Epitaxial thin film 102 of high dielectric constant material formed on the support substrate 101 is not limited to HfO 2 is hafnium oxide, zirconium oxide, and the like may be used aluminum oxide.
さらに、高誘電率結晶のエピタキシャル薄膜102の上に形成される半導体結晶の配向膜103として、Siに限らず、Si-Ge混晶、Ge結晶などを使用してもよい。 Furthermore, as the alignment film 103 of the semiconductor crystal formed on the epitaxial thin film 102 of high dielectric constant crystals it is not limited to Si, Si-Ge mixed crystal, and the like may be used Ge crystal.
また、本発明を用いることで、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタが、単一の半導体支持基板の上に混載した回路を製造することも可能になる。 Further, by using the present invention, a MOS transistor of the MOS type transistor and the bulk structure of the SOI structure, it becomes possible to manufacture a circuit that embedded on a single semiconductor support substrate.

すなわち図17に示すように、半導体支持基板101の内部に、素子分離領域111やボトムゲート電極112などを形成した後に、酸化被膜を除去した領域121と、酸化被膜117で保護した領域122を形成する。 That is, as shown in FIG. 17, formed inside the semiconductor support substrate 101, after forming and the isolation region 111 and the bottom gate electrode 112, a region 121 obtained by removing the oxide film, a region 122 which is protected by the oxide film 117 to.
そして図18に示すように、酸化被膜を除去した領域121においては、半導体支持基板の結晶面の上に高誘電率結晶のエピタキシャル薄膜102、およびその上に半導体結晶の配向膜103を形成することができる。 Then, as shown in FIG. 18, in the region 121 to remove the oxide film, the high dielectric constant epitaxial thin film 102 of a crystal on a crystal surface of the semiconductor support substrate, and forming the alignment film 103 of the semiconductor crystal thereon can. 一方、酸化被膜117で保護した領域112においては、高誘電率結晶の多結晶膜107、そして、その上に半導体結晶の多結晶膜108が形成される。 On the other hand, in the region 112 is protected by the oxide film 117, the high dielectric constant polycrystalline film 107 of the crystal, and, polycrystalline film 108 of the semiconductor crystal is formed thereon.

図19に示すように、酸化被膜117で保護した領域112では、高誘電率結晶の多結晶膜と、半導体結晶の多結晶膜を選択的にエッチング除去することが可能である。 As shown in FIG. 19, the region 112 is protected with the oxide film 117, a polycrystalline film of a high dielectric constant crystals, it is possible to selectively etch away the polycrystalline film of semiconductor crystal.
そして、図20に示すように、最終的には、酸化被膜を除去した領域121においては、本発明によって形成した、高誘電率結晶のエピタキシャル薄膜102と、半導体結晶の配向膜103から成る、SOI構造を利用することで、SOI構造のMOS型トランジスタを製造し、酸化被膜で保護された領域では、半導体支持基板101を利用することで、バルク構造のMOS型トランジスタを製造することができる。 Then, as shown in FIG. 20, in the end, in the region 121 to remove the oxide film was formed by the present invention, an epitaxial thin film 102 of high dielectric constant crystals, consisting of the alignment film 103 of the semiconductor crystal, SOI by using the structure, to produce a MOS transistor of the SOI structure, in protected by the oxide film region, the use of the semiconductor support substrate 101, it is possible to manufacture a MOS transistor of the bulk structure. こうして、単一の半導体支持基板の上に、SOI構造のMOS型トランジスタと、バルク構造のMOS型トランジスタが、混載した電子回路を製造することが可能になる。 Thus, on a single semiconductor support substrate, a MOS transistor of the SOI structure, a MOS transistor of the bulk structure is, it is possible to produce electronic circuits embedded.

また、本発明によれば、半導体結晶の支持基板の上に、高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜を形成した後に、さらに高誘電率結晶の配向膜と半導体薄膜の配向膜を、任意の厚さで、2回以上繰り返し形成することで、立体構造の電子素子や縦型構造の電子素子などを製造することも可能になる。 Further, according to the present invention, on the support substrate of the semiconductor crystal, after forming the alignment film of the epitaxial thin film and the semiconductor crystal of a high dielectric constant crystals, a further alignment film and the alignment layer of the semiconductor thin film of high dielectric constant crystals , in any thickness, by repeatedly forming two or more times, it is also possible to produce an electronic device of the electronic element and a vertical structure conformation. 図21には、その1例として、共鳴トンネルダイオードを製造した、断面の図を示す。 Figure 21 has as its one example, to produce a resonant tunneling diode shows a diagram of a cross-section. 半導体層103を薄く設計することで、量子化準位が形成される。 By thinning designing a semiconductor layer 103, the quantization level is formed. 最上部の半導体層133を電極とし、半導体支持基板の内部の電極131との間に電圧を印加すると、微分負性抵抗特性を示す、共鳴トンネルダイオードを実現できる。 A semiconductor layer 133 of the top and electrode, when a voltage is applied between the internal electrode 131 of the semiconductor support substrate, shows a negative differential resistance characteristics, it can be realized resonant tunneling diode.

図22左側は、Si半導体結晶の支持基板の上に、HfO 高誘電率結晶のエピタキシャル薄膜を形成し、その上にSi半導体結晶の配向膜を形成した構造の断面を、透過電子顕微鏡で観察した写真を示し、右側は、Si半導体結晶の支持基板の高速フーリエ画像(下側)ならびにSi半導体結晶の配向膜の高速フーリエ画像(上側)を示す。 Figure 22 left, on a support substrate of Si semiconductor crystal, by forming an epitaxial thin film of HfO 2 high dielectric constant crystals, the cross-section of the alignment film was formed structure of Si semiconductor crystal thereon, observed by a transmission electron microscope It shows the photographic, right, shows a fast Fourier image of the support substrate of Si semiconductor crystal fast Fourier image of the alignment film (the lower side) as well as Si semiconductor crystal (upper side).
この構造は、次の手順で作成した。 This structure was created in the following procedure. 最初に、Si(111)基板の表面の酸化被膜を、フッ酸溶液で除去した後、ALD法を用いて250℃でHfO の非晶質薄膜を堆積した。 First, the Si (111) oxide film on the surface of the substrate, After removal of the hydrofluoric acid solution, was deposited an amorphous thin film of HfO 2 at 250 ° C. using ALD. 有機金属原料にはテトラキスジエチルアミドハフニウムを用い、酸化剤には水を用い、これらを交互にSi(111)基板表面に供給することで、薄膜を堆積した。 Using tetrakis diethylamide hafnium organometallic material, the oxidizing agent with water, these by alternately supplied to the Si (111) substrate surface to deposit a thin film. 急速熱処理は、図5の206に示す温度プログラムで行った。 Rapid heat treatment was carried out at a temperature program shown in 206 of FIG. HfO のエピタキシャル薄膜の上に、Si半導体結晶の薄膜を堆積した。 On the epitaxial thin film of HfO 2, and depositing a thin film of Si semiconductor crystal. 基板を真空装置に入れて650℃の温度に保ち、そこにジシランガスを供給してSi結晶膜を成長した。 Maintaining the substrate at a temperature of put 650 ° C. in a vacuum device, was grown Si crystal film by supplying a disilane gas therein.

図22の高速フーリエ画像には、Si半導体結晶の配向膜に、Si半導体支持基板と同じ6回対称のスポットが現れており、Si半導体結晶の配向薄膜が生成していることが確認できる。 The Fast Fourier image of FIG. 22, the alignment film of Si semiconductor crystal, which appeared the same six-fold symmetry spots and Si semiconductor support substrate, oriented thin film of Si semiconductor crystal can be confirmed that generated.
Si半導体結晶の成長温度や成長速度、さらには薄膜堆積後の熱処理条件を最適化することで、配向膜の結晶品質のさらなる向上が可能である。 Growth temperature and growth rate of the Si semiconductor crystal, further by optimizing the heat treatment conditions after film deposition, it is possible to further improve the crystal quality of the alignment layer.

以上説明したように、本発明によれば、半導体結晶基板表面に高誘電率非晶質薄膜を結晶化して、半導体結晶基板と格子整合したエピタキシャル薄膜の高誘電率配向結晶領域を形成することができ、しかも、このように形成された高誘電率配向結晶の表面に半導体結晶の配向膜を精度高く形成することができるので、張り合わせ等の複雑な工程を必要とすることなく、しかも通常の半導体製造機器を利用して、非常に低コストでSOI構造を備えた半導体装置を製造することが可能になる。 As described above, according to the present invention, the high dielectric constant amorphous thin film was crystallized into a semiconductor crystal substrate surface, to form a high dielectric constant oriented crystal region of the epitaxial thin film semiconductor crystal substrate lattice-matched can, moreover, it is possible to the alignment film of a semiconductor crystal with high accuracy on the surface of the thus formed high-dielectric-constant oriented crystal, without the need for complicated process such as lamination, yet conventional semiconductor using the manufacturing apparatus, it is possible to manufacture a semiconductor device having an SOI structure with a very low cost.
したがって、今後さらに大きな需要が予想される低電圧駆動型のCPU等の製造に広く採用されることが期待される。 Therefore, it is expected to be widely adopted for the preparation of such low voltage driving type of the CPU is expected in great demand in the future.

101 半導体結晶の支持基板102 高誘電率結晶のエピタキシャル薄膜103 半導体結晶の配向膜104 高誘電率材料の非晶質薄膜105 半導体結晶の支持基板と高誘電率材料の薄膜の界面106 高誘電率薄膜の表面の外部107 高誘電率結晶の多結晶膜108 半導体結晶の多結晶膜111 半導体支持基板の内部に形成した素子分離領域112 半導体支持基板の内部に形成したボトムゲート電極113 トップゲートに用いる絶縁膜114 トップゲートに用いる電極膜115 トップゲート電極の側壁を保護するサイドウォール116 ソース・ドレイン電極117 半導体支持基板の表面を保護する酸化被膜121 半導体支持基板の表面の酸化被膜を除去した領域122 半導体支持基板の表面を酸化被膜で保護した領域131 半導体支 101 alignment film 104 high dielectric constant interface 106 high dielectric constant thin film of a thin film support substrate and the high dielectric constant material of the amorphous thin film 105 semiconductor crystal material of the semiconductor crystal of the supporting substrate 102 epitaxial thin film 103 semiconductor crystal high dielectric constant crystals insulation used in the bottom gate electrode 113 a top gate which is formed in the outer 107 high dielectric crystals of the polycrystalline film 108 was formed in the polycrystalline film 111 semiconductor support substrate of the semiconductor crystal element isolation region 112 semiconductor support substrate the surface of film 114 region 122 obtained by removing the oxide film of the electrode film 115 top to protect the side walls of the gate electrode side wall 116 source and drain electrode 117 semiconductor support oxide film 121 semiconductor supporting surface of the substrate to protect the surface of the substrate used in the top gate semiconductor the surface of the support substrate and the protective oxide film region 131 semiconductor supporting 基板の内部に形成した電極132 積み重ねられた高誘電率結晶の配向膜133 積み重ねられた半導体結晶の配向膜201 半導体支持基板を選択的に加熱したことによって生じる熱伝導202 高誘電率材料の薄膜内部に生じる厚さ方向の温度勾配203 高誘電率材料の薄膜から外部への熱放出204 高誘電率材料の非晶質薄膜の、結晶化開始温度205 従来の急速熱処理法における温度プログラム206 本発明で採用する温度プログラム301 高誘電率材料の薄膜の結晶成長が、基板界面から表面へと向かう様子302 高誘電率材料の薄膜の結晶成長が、薄膜内部で横方向へと進む様子401 半導体支持基板の光学バンドギャップ402 高誘電率材料の光学バンドギャップ403 半導体支持基板の選択加熱に使用する光源の光エネル Thin internal heat conduction 202 high dielectric constant material produced by the alignment layer 201 semiconductor support substrate alignment film 133 stacked semiconductor crystal high dielectric constant crystals stacked electrode 132 formed within the substrate were selectively heated resulting from the thin film in the thickness direction of the temperature gradient 203 high dielectric material of the amorphous thin film of heat release 204 high dielectric material to the outside, at a temperature program 206 present invention in the crystallization initiation temperature of 205 conventional rapid thermal method crystal growth of a thin film employed for temperature program 301 high dielectric constant material, the crystal growth of thin films of a state 302 high dielectric constant material towards the surface from the substrate interface, the state 401 the semiconductor support substrate proceeds within the thin film and the transverse direction source of light energy to be used for selective heating of the optical band gap 403 semiconductor support substrate of the optical band gap 402 high dielectric constant material Over


Claims (5)

  1. シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、 Surface cleaning of silicon crystal made of a semiconductor support substrate, exposing the crystal face by removing the oxide film,
    該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、 Depositing a high dielectric constant amorphous thin film at a low temperature on the crystal surface,
    該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、 A step of pre-annealing the high-dielectric constant amorphous thin film at a lower pre-annealing temperature than the crystallization starting temperature of the high dielectric constant amorphous thin film,
    該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、 The high dielectric constant by forming a steep temperature gradient where the temperature becomes lower toward the high-dielectric constant amorphous thin film inside the substrate interface in the thin film surface direction by selectively rapidly heating the semiconductor support substrate step amorphous thin film was crystallized, to form an epitaxial thin film,
    及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むSOI構造を備えた半導体装置の製造方法。 And a method of manufacturing a semiconductor device having a SOI structure and a step of forming an alignment film of a semiconductor crystal on the upper surface of the epitaxial thin film.
  2. シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、SiO を埋め戻すことにより、素子分離領域を形成する工程、 The surface of the silicon crystal manufactured semiconductor support substrate after locally etched, by backfilling the SiO 2, forming an element isolation region,
    前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、 Step on the surface of the semiconductor support substrate, a resist mask step to form an opening, forming a bottom gate electrode by performing ion implantation and activation heat treatment in the opening region,
    半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、 Process the surface of the semiconductor support substrate was washed with hydrofluoric acid solution to remove the oxide film, exposing the crystal face of the region except the upper part of the device isolation region,
    前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、 Depositing a high dielectric constant amorphous thin film in the element isolation region and the bottom gate electrode on the surface of the semiconductor support substrate which is formed at a low temperature,
    該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、 A step of pre-annealing the high-dielectric constant amorphous thin film at a lower pre-annealing temperature than the crystallization starting temperature of the high dielectric constant amorphous thin film,
    該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、 By forming a steep temperature gradient where the temperature becomes lower toward the high-dielectric constant amorphous thin film inside the substrate interface in the film surface direction by selectively rapidly heating the semiconductor support substrate, the semiconductor support substrate of the surface, the high dielectric a constant amorphous thin film was epitaxial thin film formed by crystallization in a region excluding the upper side of the isolation region, the high dielectric constant amorphous thin crystallized above the isolation region forming a high dielectric constant polycrystalline region Te,
    前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、 Wherein to form the alignment film of a semiconductor crystal on the upper surface of the epitaxial thin film, an upper surface of the high dielectric constant polycrystalline region, forming a polycrystalline region of the semiconductor crystal,
    前記半導体結晶の多結晶領域をエッチングする工程、 Etching the polycrystalline region of the semiconductor crystal,
    前記半導体結晶の配向膜を用いて、SOI構造のMOS型トランジスタを製造する工程とを含む半導体装置の製造方法。 And an alignment film of said semiconductor crystal, a method of manufacturing a semiconductor device including the step of producing a MOS transistor of the SOI structure.
  3. 半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、請求項2に記載の方法でSOI構造のMOS型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のMOS型トランジスタを形成することで、単一の半導体結晶基板の上に、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタが混載した電子回路を製造する工程を含む半導体装置の製造方法。 The surface of the semiconductor support substrate to form a region that is protected by the oxide film, with respect to the region to remove the oxide film, to produce a MOS transistor of the SOI structure by the method of claim 2, the protective oxide film with respect to the region, a high dielectric constant polycrystalline film and a polycrystalline semiconductor film formed on the surface after removal by etching, utilizing the semiconductor support substrate, thereby forming a MOS transistor of the bulk structure in this region it is, on a single semiconductor crystal substrate, a method of manufacturing a semiconductor device including a step of producing an electronic circuit MOS transistor is mixed MOS transistors and bulk structure of the SOI structure.
  4. 前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする請求項1ないし3に記載の半導体装置の製造方法。 The high dielectric constant amorphous thin film as a hafnium oxide, a method of manufacturing a semiconductor device according to claim 1, wherein the use of silicon crystal as the semiconductor crystal.
  5. 上記請求項1ないし4のいずれか1項に記載の製造方法により製造されたMOS型トランジスタ。 MOS type transistor produced by the method according to any one of the claims 1 to 4.

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