JP2012182381A

JP2012182381A - Semiconductor device

Info

Publication number: JP2012182381A
Application number: JP2011045397A
Authority: JP
Inventors: Tadayoshi Nakatsuka; 忠良中塚
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2011-03-02
Filing date: 2011-03-02
Publication date: 2012-09-20

Abstract

PROBLEM TO BE SOLVED: To provide a transient-voltage protection element having low capacitance that can eliminate the effect of an unnecessary parasitic element.SOLUTION: A first epitaxial layer 210 is formed on a semiconductor substrate, and a buried layer 220 is formed in the vicinity of a surface of the first epitaxial layer. A second epitaxial layer 211 is formed on the buried layer, and a first deep diffusion layer 250 is formed in the second epitaxial layer. A Zener diode is formed in the first deep diffusion layer, and a first PN diode is formed spaced apart from the Zener diode. The Zener diode is isolated by a first isolation layer 240, and the first PN diode is isolated by a second isolation layer 241. By serially connecting the Zener diode and the first PN diode in a reverse direction through the buried layer, the effect of an unnecessary parasitic element can be eliminated, and a transient-voltage protection element having low capacitance can be achieved.

Description

本発明は半導体装置に係り、特に過渡電圧保護素子に関する。 The present invention relates to a semiconductor device, and more particularly to a transient voltage protection element.

近年、半導体集積回路装置の微細化、高集積化に伴い、ＥＳＤ（静電気放電）や雷サージ等、極めて短時間の電圧ストレス現象である過渡電圧に対する耐性の低下が問題になっている。一方、ディジタル機器の高性能化に伴い、ディジタル機器間の信号伝送レートの高速化が進展し、信号伝送レートに影響を及ぼさない低容量の過渡電圧保護素子への要望が高まっている。 In recent years, with the miniaturization and high integration of semiconductor integrated circuit devices, there has been a problem of reduced resistance to transient voltage, which is a very short voltage stress phenomenon such as ESD (electrostatic discharge) and lightning surge. On the other hand, with the improvement in performance of digital devices, the signal transmission rate between digital devices has been increased, and there is a growing demand for a low-capacity transient voltage protection element that does not affect the signal transmission rate.

以前より低容量のツェナーダイオードを過渡電圧保護素子として用いる方法が採用されてきたが、過渡電圧に対する耐性は向上するものの、ツェナーダイオードの容量成分が大きいために信号波形が劣化し、伝送レートが低下するという問題があった。そこで、ツェナーダイオードと低容量のＰＮ接合ダイオードを直列に接続することにより、過渡電圧耐量を低下することなく、過渡電圧保護素子全体の容量を低減する方法が提案されている（特許文献１）。 Although a method using a low-capacity Zener diode as a transient voltage protection element has been adopted than before, the tolerance to transient voltage is improved, but the signal waveform deteriorates due to the large capacitance component of the Zener diode, and the transmission rate decreases. There was a problem to do. Therefore, a method has been proposed in which the Zener diode and the low-capacity PN junction diode are connected in series to reduce the capacity of the entire transient voltage protection element without reducing the transient voltage withstand capability (Patent Document 1).

以下、図７（ａ）および（ｂ）を参照しながら、特許文献１の低容量過渡電圧保護素子の構成について説明する。
図７（ａ）は低容量過渡電圧保護素子の断面構造図を示すものである。図７（ａ）において、７０１は半導体基板、７１０はエピタキシャル層、７１１は埋め込み層、７１２は第１の拡散層、７１３は第２の拡散層、７１４は第３の拡散層、７１５は分離拡散領域である。また、図７（ｂ）において、７２１、７３１はツェナーダイオード、７２２、７３２はＰＮ接合ダイオードであり、７５０はツェナーダイオード７２１とＰＮ接合ダイオード７２２を直列接続した部分に相当する。図７（ａ）の７５０と同じ構成の領域を逆並列に接続することにより、図７（ｂ）の回路を構成する。
端子７４０を保護すべき信号線に接続し、端子７４１を接地に接続した状態において、端子７４０に正の過渡電圧が印加された場合には、過渡電流はＰＮ接合ダイオード７３２を順方向に、ツェナーダイオード７３１を逆方向に流れ、端子７４１から接地に流れる。このときの端子１２０のクランプ電圧ＶＣＬ２は、ＰＮ接合ダイオード７３２の順方向電圧ＶＦ２と、ツェナーダイオード７３１の逆方向ブレークダウン電圧ＶＢＲ２の和（ＶＦ２＋ＶＢＲ２）で表される。 Hereinafter, the configuration of the low-capacity transient voltage protection element of Patent Document 1 will be described with reference to FIGS. 7 (a) and 7 (b).
FIG. 7A shows a cross-sectional structure diagram of the low-capacity transient voltage protection element. In FIG. 7A, 701 is a semiconductor substrate, 710 is an epitaxial layer, 711 is a buried layer, 712 is a first diffusion layer, 713 is a second diffusion layer, 714 is a third diffusion layer, and 715 is an isolated diffusion. It is an area. In FIG. 7B, 721 and 731 are Zener diodes, 722 and 732 are PN junction diodes, and 750 corresponds to a portion in which the Zener diode 721 and the PN junction diode 722 are connected in series. The circuit of FIG. 7B is configured by connecting regions having the same configuration as 750 of FIG. 7A in antiparallel.
When a positive transient voltage is applied to the terminal 740 in a state where the terminal 740 is connected to the signal line to be protected and the terminal 741 is connected to the ground, the transient current passes through the PN junction diode 732 in the forward direction. The diode 731 flows in the reverse direction and flows from the terminal 741 to the ground. The clamp voltage VCL2 at the terminal 120 at this time is represented by the sum (VF2 + VBR2) of the forward voltage VF2 of the PN junction diode 732 and the reverse breakdown voltage VBR2 of the Zener diode 731.

また、端子７４０に負の過渡電圧が印加された場合には、過渡電流は端子７４１からＰＮ接合ダイオード７２２を順方向に、ツェナーダイオード７２１を逆方向に流れる。
このときの端子７４０のクランプ電圧ＶＣＬ１は、ＰＮ接合ダイオード７２２の順方向電圧ＶＦ１と、ツェナーダイオード７２１の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。 When a negative transient voltage is applied to the terminal 740, the transient current flows from the terminal 741 through the PN junction diode 722 in the forward direction and through the Zener diode 721 in the reverse direction.
The clamp voltage VCL1 at the terminal 740 at this time is represented by the sum (VF1 + VBR1) of the forward voltage VF1 of the PN junction diode 722 and the reverse breakdown voltage VBR1 of the Zener diode 721. In any case, the circuit element connected to the signal line can be protected by setting the clamp voltage to a value sufficiently lower than the withstand voltage of the circuit to be protected.

図７（ａ）の構成の過渡電圧保護素子の端子７４０、７４１間の容量は次のように表される。ツェナーダイオード７２１、７３１の０バイアス時の容量値をそれぞれＣｚ１、Ｃｚ２とし、ＰＮ接合ダイオード７２２、７３２の０バイアス時の容量値をそれぞれＣｐｎ１、Ｃｐｎ２とすると、ツェナーダイオード７２１とＰＮ接合ダイオード７２２の直列構成の容量値Ｃｔ１は、（Ｃｚ１×Ｃｐｎ１）／（Ｃｚ１＋Ｃｐｎ１）で表され、ツェナーダイオード７３１とＰＮ接合ダイオード７３２の直列構成の容量値Ｃｔ２は、（Ｃｚ２×Ｃｐｎ２）／（Ｃｚ２＋Ｃｐｎ２）で表される。ＰＮ接合ダイオード７２２と７３２のドリフト層濃度を低くすることにより、０バイアス時にドリフト層の一部もしくは全体を空乏化させることが可能であり、ＰＮ接合ダイオードの容量Ｃｐｎ１、及びＣｐｎ２はＣｚ１、Ｃｚ２に比べて一桁程度小さくすることができる。その結果、Ｃｔ１はほぼＣｐｎ１に等しく、Ｃｔ２はほぼＣｐｎ２に等しい値となる。図７（ｂ）の回路全体の容量はＣｔ１＋Ｃｔ２で表され、Ｃｐｎ１＋Ｃｐｎ２にほぼ等しい。このように、容量値が大きいツェナーダイオードを用いながら、素子全体として低容量化することが可能である。 The capacitance between the terminals 740 and 741 of the transient voltage protection element configured as shown in FIG. 7A is expressed as follows. If the capacitance values of the Zener diodes 721 and 731 at 0 bias are Cz1 and Cz2, respectively, and the capacitance values of the PN junction diodes 722 and 732 at 0 bias are Cpn1 and Cpn2, respectively, the Zener diode 721 and the PN junction diode 722 are in series. The capacitance value Ct1 of the configuration is represented by (Cz1 × Cpn1) / (Cz1 + Cpn1), and the capacitance value Ct2 of the series configuration of the Zener diode 731 and the PN junction diode 732 is represented by (Cz2 × Cpn2) / (Cz2 + Cpn2). . By reducing the drift layer concentration of the PN junction diodes 722 and 732, it is possible to deplete part or all of the drift layer at zero bias, and the capacitances Cpn1 and Cpn2 of the PN junction diodes become Cz1 and Cz2. It can be reduced by an order of magnitude. As a result, Ct1 is approximately equal to Cpn1, and Ct2 is approximately equal to Cpn2. The capacitance of the entire circuit of FIG. 7B is represented by Ct1 + Ct2, and is approximately equal to Cpn1 + Cpn2. As described above, it is possible to reduce the capacitance of the entire device while using a Zener diode having a large capacitance value.

米国特許第７，３６１，９４２号明細書US Pat. No. 7,361,942

しかしながら、上記特許文献１に示されている従来の構成の過渡電圧保護素子では、埋め込み層７１１と半導体基板７０１との接合部が寄生ツェナーダイオードを形成しているため、ツェナーダイオード７２１と並列に寄生ツェナーダイオードが接続された構成となり、半導体基板７０１と埋め込み層７１１の濃度によっては、寄生ツェナーダイオードの特性が支配的になってしまうという問題がある。 However, in the transient voltage protection element having the conventional configuration shown in Patent Document 1, since the junction between the buried layer 711 and the semiconductor substrate 701 forms a parasitic Zener diode, it is parasitic in parallel with the Zener diode 721. A Zener diode is connected, and there is a problem that the characteristics of the parasitic Zener diode become dominant depending on the concentrations of the semiconductor substrate 701 and the buried layer 711.

また、第１の拡散層７１２と第３の拡散層７１４間の分離が不十分であるために、第３の拡散層７１４から埋め込み層７１１を通らずに第１の拡散層７１２に過渡電流が流れる可能性があり、この場合、過渡電圧耐量が低下するという問題点がある。 In addition, since the separation between the first diffusion layer 712 and the third diffusion layer 714 is insufficient, a transient current flows from the third diffusion layer 714 to the first diffusion layer 712 without passing through the buried layer 711. In this case, there is a problem that the withstand voltage of transient voltage decreases.

さらに、第１の拡散層７１２と第２の拡散層７１３の接合によりツェナーダイオード７２１のブレークダウン電圧ＶＢＲ１を決定する方法では、第１の拡散層７１２の濃度によりＶＢＲ１が決定されるため、相対的に高いブレークダウン電圧が必要な場合には第１の拡散層７１２の濃度を下げる必要があり、その結果ツェナーダイオード７２１の内部抵抗が上昇し、過渡電圧に対する耐量が低下するという問題点もある。 Further, in the method of determining the breakdown voltage VBR1 of the Zener diode 721 by the junction of the first diffusion layer 712 and the second diffusion layer 713, VBR1 is determined by the concentration of the first diffusion layer 712. When a high breakdown voltage is required, it is necessary to lower the concentration of the first diffusion layer 712. As a result, the internal resistance of the Zener diode 721 increases, and there is a problem that the withstand capability against the transient voltage is reduced.

本発明は前記実情に鑑みてなされたもので、低容量で、寄生素子の影響を排除し、ツェナーダイオード特性を制御性良く決定することができる過渡電圧保護素子を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a transient voltage protection element that is low in capacity, can eliminate the influence of parasitic elements, and can determine the Zener diode characteristics with good controllability.

前記の目的を達成するため、本発明に係る過渡電圧保護素子を構成する半導体装置は以下の構成を有している。
本発明の半導体装置は、第１の導電型を有し、基板表面を有する半導体基板と、第１の導電型を有し、前記半導体基板上に形成され、第１のエピタキシャル層表面を有する第１のエピタキシャル層と、第２の導電型を有し、前記第１のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた埋め込み層表面を有する埋め込み層と、第２の導電型を有し、第２のエピタキシャル層表面を有し、前記第１のエピタキシャル層と、前記埋め込み層の上に形成された第２のエピタキシャル層と、第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第１のディープ拡散領域表面を有し、前記埋め込み層の第１の領域の上方に位置し、前記第１のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第１のディープ拡散領域表面から前記埋め込み層の前記第１の領域の表面、もしくは前記第１のエピタキシャル層表面にまで達する第１のディープ拡散領域と、第１の導電型を有し、前記第１のディープ拡散領域表面を通して前記第１のディープ拡散領域内に選択的に形成され、前記第１のディープ拡散領域表面から離れた位置において、前記第１のディープ拡散領域と第１のＰＮ接合ダイオードを形成する第１の拡散領域と、第１の導電型を有し、前記第１のディープ拡散領域から離れた位置に第２の拡散領域表面を有し、前記埋め込み層の第２の領域の上方に位置し、前記第２の拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第２の拡散領域表面から離れた位置において、前記第２のエピタキシャル層との間で第２のＰＮ接合ダイオードを形成する第２の拡散領域と、第１の導電型を有し、前記埋め込み層の上方に位置し、前記第２のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第１のエピタキシャル層の表面にまで達し、前記第１の拡散領域を取り囲むように配置された第１の分離領域と、第１の導電型を有し、前記埋め込み層の上方に位置し、前記第２のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第１のエピタキシャル層の表面にまで達し、前記第２の拡散領域を取り囲むように配置された第２の分離領域とからなり、前記第１の拡散領域を第１の電極に接続し、前記第２の拡散領域を第２の電極に接続した構成を有している。 In order to achieve the above object, a semiconductor device constituting a transient voltage protection element according to the present invention has the following configuration.
The semiconductor device of the present invention has a first conductivity type, a semiconductor substrate having a substrate surface, a first conductivity type, formed on the semiconductor substrate, and having a first epitaxial layer surface. A first epitaxial layer, a buried layer having a second conductivity type, selectively formed near the surface of the first epitaxial layer, and having a buried layer surface remote from the semiconductor substrate surface; Having a conductivity type, having a surface of a second epitaxial layer, having the first epitaxial layer, a second epitaxial layer formed on the buried layer, and having a second conductivity type, A first deep diffusion region surface remote from the first epitaxial layer surface, located above the first region of the buried layer and passing through the first deep diffusion region surface in the second epitaxial layer; Selected A first deep diffusion region formed from the surface of the first deep diffusion region to the surface of the first region of the buried layer or the surface of the first epitaxial layer, and a first conductivity type And is selectively formed in the first deep diffusion region through the surface of the first deep diffusion region, and at a position away from the surface of the first deep diffusion region, the first deep diffusion region and A first diffusion region forming a first PN junction diode; a first conductivity type; a second diffusion region surface at a position away from the first deep diffusion region; and the buried layer The second region is selectively formed in the second epitaxial layer through the surface of the second diffusion region and away from the surface of the second diffusion region. A second diffusion region that forms a second PN junction diode with the epitaxial layer, and a first conductivity type, located above the buried layer, from the surface of the second epitaxial layer; A first isolation region that reaches the surface of the buried layer or the surface of the first epitaxial layer and surrounds the first diffusion region; A first layer located above the second layer, extending from the surface of the second epitaxial layer to the surface of the buried layer or the surface of the first epitaxial layer, and surrounding the second diffusion region; The first diffusion region is connected to the first electrode, and the second diffusion region is connected to the second electrode.

また本発明は、前記半導体装置であって、さらに第２の導電型を有し、前記第１のディープ拡散領域、及び前記第２の拡散領域から離れた位置に第３の拡散領域表面を有し、前記第２のエピタキシャル層内の、前記埋め込み層が形成されておらず、前記第１のエピタキシャル層と前記第２のエピタキシャル層間で第３のＰＮ接合ダイオードを形成する領域の上方に選択的に形成された第３の拡散領域を有し、前記第２、及び第３の拡散領域を前記第２の電極に接続したものを含む。 The present invention is also the semiconductor device, further having a second conductivity type, having a first diffusion region surface at a position away from the first deep diffusion region and the second diffusion region. In the second epitaxial layer, the buried layer is not formed, and is selectively above a region where a third PN junction diode is formed between the first epitaxial layer and the second epitaxial layer. A third diffusion region formed on the first electrode, and the second and third diffusion regions connected to the second electrode.

また、前記第１のＰＮ接合ダイオードと前記第２のＰＮ接合ダイオードを逆方向に直列接続した第１の回路を構成し、前記第１の回路と前記第３のＰＮ接合ダイオードを並列に接続し、前記第２のＰＮ接合ダイオードと前記第３のＰＮ接合ダイオードは逆方向である構成を有してもよい。 In addition, a first circuit in which the first PN junction diode and the second PN junction diode are connected in series in the reverse direction is configured, and the first circuit and the third PN junction diode are connected in parallel. The second PN junction diode and the third PN junction diode may be configured to be in opposite directions.

また本発明は、前記半導体装置であって、前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第１のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有する構成を有したものを含む。 The present invention is also the semiconductor device, wherein the first and second epitaxial layers have a lower peak doping concentration than the semiconductor substrate, and the first deep diffusion region is more than the second epitaxial layer. Including those having a high peak doping concentration.

また本発明は、前記半導体装置であって、第１の導電型を有し、前記第２のエピタキシャル層の表面より、前記第１のエピタキシャル層の表面、もしくは前記基板表面にまで達する第２のディープ拡散領域を有し、前記第２のディープ拡散領域と前記第１の拡散領域が導電体により接続された構成を有したものを含む。 The present invention also provides the semiconductor device according to the first aspect, wherein the second conductivity type reaches the surface of the first epitaxial layer or the surface of the substrate from the surface of the second epitaxial layer. It includes a deep diffusion region, and the second deep diffusion region and the first diffusion region are connected by a conductor.

また本発明は、前記半導体装置であって、第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第４のディープ拡散領域表面を有し、前記埋め込み層の第３の領域の上方に位置し、前記第４のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第４のディープ拡散領域表面から前記埋め込み層の表面にまで達する第４のディープ拡散領域を有する構成を有したものを含む。 The present invention also provides the semiconductor device, which has a second conductivity type, has a fourth deep diffusion region surface separated from the surface of the first epitaxial layer, and a third region of the buried layer. The fourth deep is selectively formed in the second epitaxial layer through the surface of the fourth deep diffusion region and reaches from the surface of the fourth deep diffusion region to the surface of the buried layer. Including a structure having a diffusion region.

また本発明は、前記半導体装置であって、第１の導電型を有し、前記第２のエピタキシャル層表面より、前記基板表面にまで達する第３の分離領域を有し、前記第３の分離領域が前記過渡電圧保護素子を個片に分割する際に、チップ側面に露出する構成を有したものを含む。 The present invention also provides the semiconductor device, wherein the semiconductor device has a first conductivity type, has a third isolation region that reaches the substrate surface from the surface of the second epitaxial layer, and the third isolation. The region includes a structure that is exposed on a side surface of the chip when the transient voltage protection element is divided into pieces.

また本発明は、前記半導体装置であって、前記第２及び第３の拡散領域のいずれかもしくは両方が、複数の独立した拡散領域からなり、前記複数の拡散領域が円柱状もしくは多角柱状の導電体により、前記第２の電極に接続された構成を有したものを含む。 Further, the present invention provides the semiconductor device, wherein either or both of the second and third diffusion regions are composed of a plurality of independent diffusion regions, and the plurality of diffusion regions are cylindrical or polygonal column-shaped conductive. It includes a body having a configuration connected to the second electrode.

また本発明は、前記半導体装置であって、前記第１のディープ拡散領域は、第２の導電型を有し、前記第１のエピタキシャル層表面から離れた第３のディープ拡散領域表面を有し、前記埋め込み層の第１の領域の上方に位置し、前記第３のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第３のディープ拡散領域表面から前記埋め込み層の前記第１の領域の表面、もしくは前記第１のエピタキシャル層表面にまで達する第３のディープ拡散領域と、第２の導電型を有し、前記第３のディープ拡散領域表面を通して前記第３のディープ拡散領域内に選択的に形成され、前記第３のディープ拡散領域表面から離れた位置において前記第１の拡散領域と第４のＰＮ接合ダイオードを形成する第４の拡散領域とを具備し、前記第１の拡散領域は、前記第３のディープ拡散領域表面を通して前記第３のディープ拡散領域内に選択的に形成された前記第４の拡散領域内に選択的に形成されたものを含む。 The present invention is also the semiconductor device, wherein the first deep diffusion region has a second conductivity type, and has a third deep diffusion region surface separated from the surface of the first epitaxial layer. , Located above the first region of the buried layer, selectively formed in the second epitaxial layer through the surface of the third deep diffusion region, and from the surface of the third deep diffusion region to the buried layer A third deep diffusion region reaching the surface of the first region or the surface of the first epitaxial layer, a second conductivity type, and the third deep diffusion region through the surface of the third deep diffusion region. A fourth diffusion region that is selectively formed in the deep diffusion region and forms the fourth PN junction diode and the first diffusion region at a position away from the surface of the third deep diffusion region; And the first diffusion region is selectively formed in the fourth diffusion region which is selectively formed in the third deep diffusion region through the surface of the third deep diffusion region. including.

また本発明は、前記半導体装置であって、前記第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有するものを含む。 The present invention is also the semiconductor device, wherein the third deep diffusion region has a higher peak doping concentration than the second epitaxial layer, and the fourth diffusion region is the third deep diffusion region. Including those having a higher peak doping concentration.

また本発明は、前記半導体装置であって、前記第１の分離領域は、前記第２のエピタキシャル層表面より前記埋め込み層にまで達し、前記第１の拡散領域を取り囲むように配置された第１のトレンチ分離領域を有し、前記第１のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第１のエピタキシャル層と前記第２のエピタキシャル層により形成されるＰＮ接合面よりも深く形成されるかのいずれかの条件を満たすものを含む。 Further, the present invention is the semiconductor device, wherein the first isolation region is arranged so as to reach the buried layer from the surface of the second epitaxial layer and surround the first diffusion region. The first trench isolation region has a tip portion that is deeper than the buried layer surface and shallower than the bottom surface of the buried layer, or the first epitaxial layer and the trench isolation region. Including those that satisfy any one of the conditions of being formed deeper than the PN junction surface formed by the second epitaxial layer.

また本発明は、前記半導体装置であって、前記第２の分離領域は、前記第２のエピタキシャル層表面より前記埋め込み層にまで達し、前記第２の拡散領域を取り囲むように配置された第２のトレンチ分離領域を有し、前記第２のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第１のエピタキシャル層と前記第２のエピタキシャル層により形成されるＰＮ接合面よりも深く形成されるかのいずれかの条件を満たすものを含む。 Further, the present invention is the semiconductor device, wherein the second isolation region is disposed so as to reach the buried layer from the surface of the second epitaxial layer and surround the second diffusion region. And the tip of the second trench isolation region is formed deeper than the buried layer surface and shallower than the bottom surface of the buried layer, or the first epitaxial layer and the trench isolation region. Including those that satisfy any one of the conditions of being formed deeper than the PN junction surface formed by the second epitaxial layer.

また本発明は、前記半導体装置であって、前記第１から第３のトレンチのうち、隣り合う２本のトレンチに挟まれた前記第２のエピタキシャル層の表面近傍に、前記第２のエピタキシャル層とは異なる導電型を有する拡散層を形成したものを含む。 The present invention is also the semiconductor device, wherein the second epitaxial layer is formed in the vicinity of the surface of the second epitaxial layer sandwiched between two adjacent trenches of the first to third trenches. In which a diffusion layer having a different conductivity type is formed.

また本発明は、前記半導体装置であって、前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有するものを含む。 The present invention is also the semiconductor device, wherein the first and second epitaxial layers have a lower peak doping concentration than the semiconductor substrate, and the third deep diffusion region is more than the second epitaxial layer. And the fourth diffusion region includes one having a higher peak doping concentration than the third deep diffusion region.

また本発明は、前記半導体装置であって、前記第２のディープ拡散領域は、第１の導電型を有し、前記第１のエピタキシャル層表面から離れた第５のディープ拡散領域表面を有し、前記埋め込み層の第３の領域の上方に位置し、前記第５のディープ拡散領域表面を通して前記第２のエピタキシャル層内に選択的に形成され、前記第５のディープ拡散領域表面から前記埋め込み層の表面にまで達する第５のディープ拡散領域と、第１の導電型を有し、前記第５のディープ拡散領域底部から前記第１のエピタキシャル層表面まで達する埋め込み層の表面にまで達する第６のディープ拡散領域とを有するものを含む。 Further, the present invention is the semiconductor device, wherein the second deep diffusion region has a first conductivity type and has a fifth deep diffusion region surface separated from the surface of the first epitaxial layer. , Located above the third region of the buried layer, selectively formed in the second epitaxial layer through the surface of the fifth deep diffusion region, and from the surface of the fifth deep diffusion region to the buried layer A fifth deep diffusion region reaching the surface of the first and a sixth conductivity type having the first conductivity type and reaching the surface of the buried layer reaching the surface of the first epitaxial layer from the bottom of the fifth deep diffusion region Including a deep diffusion region.

また本発明は、前記半導体装置であって、さらに、第１の導電型を有し、前記第１のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた補助埋め込み層表面を有し、前記第１のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層を有するものを含む。 The present invention is also the semiconductor device, further having a first conductivity type, selectively formed near the surface of the first epitaxial layer, and a surface of the auxiliary buried layer separated from the surface of the semiconductor substrate And having an auxiliary buried layer having a higher doping concentration than the first epitaxial layer.

本発明の半導体装置によれば、ツェナーダイオードとＰＮ接合ダイオードとを直列接続した構成をもつ過渡電圧保護素子において、第２のエピタキシャル層を設け、この第２のエピタキシャル層内にツェナーダイオードを設けているため、この第２のエピタキシャル層と埋め込み層との濃度差を最適化することができ、寄生ツェナーダイオードができるのを抑制することができる。 According to the semiconductor device of the present invention, in the transient voltage protection element having a configuration in which a Zener diode and a PN junction diode are connected in series, the second epitaxial layer is provided, and the Zener diode is provided in the second epitaxial layer. Therefore, the concentration difference between the second epitaxial layer and the buried layer can be optimized, and the formation of a parasitic Zener diode can be suppressed.

実施の形態１に係る半導体装置（過渡電圧保護素子）の等価回路を示す図The figure which shows the equivalent circuit of the semiconductor device (transient voltage protection element) concerning Embodiment 1 実施の形態１に係る半導体装置（過渡電圧保護素子）の構造を示す断面図Sectional drawing which shows the structure of the semiconductor device (transient voltage protection element) concerning Embodiment 1 実施の形態２に係る半導体装置（過渡電圧保護素子）の等価回路を示す図The figure which shows the equivalent circuit of the semiconductor device (transient voltage protection element) concerning Embodiment 2 実施の形態２に係る半導体装置（過渡電圧保護素子）の構造を示す断面図Sectional drawing which shows the structure of the semiconductor device (transient voltage protection element) concerning Embodiment 2 実施の形態３に係る半導体装置（過渡電圧保護素子）の構造を示す断面図Sectional drawing which shows the structure of the semiconductor device (transient voltage protection element) concerning Embodiment 3 実施の形態４に係る半導体装置（過渡電圧保護素子）の構造を示す断面図Sectional drawing which shows the structure of the semiconductor device (transient voltage protection element) concerning Embodiment 4 従来の過渡電圧保護素子の構造を示す断面図Sectional view showing the structure of a conventional transient voltage protection element

（実施の形態１）
以下、本発明の実施の形態１に係る半導体装置としての過渡電圧保護素子について、図面を参照しながら説明する。
本実施の形態では、第１のエピタキシャル層２１０を形成し、この第１のエピタキシャル層２１０内に埋め込み層２２０を形成している。そして、この第１のエピタキシャル層２１０上に形成した第２のエピタキシャル層２１１内に第１のディープ拡散領域２５０を形成し、寄生ツェナーダイオードの生成を抑制するようにしたものである。すなわち半導体基板と第２のエピタキシャル層２１１との間に第１のエピタキシャル層２１０を介在させ、各領域の不純物濃度を所望の値にするものである。従って、相対的に高いブレークダウン電圧が必要な場合にも、第１のディープ拡散領域２５０の濃度を下げることなく形成可能となる結果、ツェナーダイオード１１０の内部抵抗の上昇を抑制でき、過渡電圧に対する耐量の低下を防ぐことができるものである。 (Embodiment 1)
Hereinafter, the transient voltage protection element as the semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings.
In the present embodiment, the first epitaxial layer 210 is formed, and the buried layer 220 is formed in the first epitaxial layer 210. Then, the first deep diffusion region 250 is formed in the second epitaxial layer 211 formed on the first epitaxial layer 210 to suppress the generation of the parasitic Zener diode. That is, the first epitaxial layer 210 is interposed between the semiconductor substrate and the second epitaxial layer 211, and the impurity concentration of each region is set to a desired value. Therefore, even when a relatively high breakdown voltage is required, the first deep diffusion region 250 can be formed without reducing the concentration. As a result, an increase in the internal resistance of the Zener diode 110 can be suppressed, and the transient voltage can be reduced. It is possible to prevent a decrease in the tolerance.

図１に本発明の実施の形態１の過渡電圧保護素子の等価回路を示す。本発明の実施の形態１の過渡電圧保護素子は、ＰＮ接合ダイオード１０１とツェナーダイオード１１０を逆極性に接続した回路を構成し、この回路と並列にＰＮ接合ダイオード１０２を、ＰＮ接合ダイオード１０１と逆極性となるように接続した構成を有している。一般的な使用方法としては、カソード電極を構成する端子１２０を高速信号ラインに接続し、アノード電極を構成する端子１２１を接地とする。 FIG. 1 shows an equivalent circuit of the transient voltage protection element according to the first embodiment of the present invention. The transient voltage protection element according to the first embodiment of the present invention constitutes a circuit in which a PN junction diode 101 and a Zener diode 110 are connected in reverse polarity, and a PN junction diode 102 is connected in parallel with this circuit and the PN junction diode 101 is reversed. It has the structure connected so that it might become polarity. As a general usage method, a terminal 120 constituting a cathode electrode is connected to a high-speed signal line, and a terminal 121 constituting an anode electrode is grounded.

端子１２０に正の過渡電圧が印加された場合、ＰＮ接合ダイオード１０１は順方向に、ＰＮ接合ダイオード１０２は逆方向に、またツェナーダイオード１１０は逆方向にそれぞれバイアスされる。ツェナーダイオード１１０のブレークダウン電圧は任意に設定可能であり、ＰＮ接合ダイオード１０２のブレークダウン電圧よりも低く設定することにより、ＰＮ接合ダイオード１０２には電流が流れず、ツェナーダイオード１１０の逆方向に電流が流れるようにすることができる。これにより、正の過渡電圧が端子１２０に印加された場合の過渡電流ＩＲは、端子１２０からＰＮ接合ダイオード１０１、ツェナーダイオード１１０を通り、端子１２１へと流れる。このときの端子１２０のクランプ電圧ＶＣＬ３は、ＰＮ接合ダイオード１０１の順方向電圧ＶＦ３とツェナーダイオード１１０のブレークダウン電圧ＶＢＲ３の和（ＶＦ３＋ＶＢＲ３）に等しくなる。本実施の形態の過渡電圧保護素子では、例えば過渡電流が１Ａにおいて、ＶＢＲ３は１２Ｖ以下、ＶＦ１は３Ｖ以下であるため、端子１２０のクランプ電圧ＶＣＬ３は１５Ｖ以下に固定される。このようにして信号ラインの電圧が一定の値以下に保たれ、その結果、信号ラインにつながる他の回路素子を保護することが出来る。 When a positive transient voltage is applied to the terminal 120, the PN junction diode 101 is biased in the forward direction, the PN junction diode 102 is biased in the reverse direction, and the Zener diode 110 is biased in the reverse direction. The breakdown voltage of the Zener diode 110 can be arbitrarily set. By setting the breakdown voltage lower than the breakdown voltage of the PN junction diode 102, no current flows through the PN junction diode 102, and the current flows in the reverse direction of the Zener diode 110. Can flow. Thereby, the transient current IR when a positive transient voltage is applied to the terminal 120 flows from the terminal 120 through the PN junction diode 101 and the Zener diode 110 to the terminal 121. At this time, the clamp voltage VCL3 of the terminal 120 becomes equal to the sum (VF3 + VBR3) of the forward voltage VF3 of the PN junction diode 101 and the breakdown voltage VBR3 of the Zener diode 110. In the transient voltage protection element of the present embodiment, for example, when the transient current is 1 A, VBR3 is 12 V or less and VF1 is 3 V or less, so the clamp voltage VCL3 of the terminal 120 is fixed to 15 V or less. In this way, the voltage of the signal line is kept below a certain value, and as a result, other circuit elements connected to the signal line can be protected.

一方、端子１２０に負の過渡電圧が印加された場合、ＰＮ接合ダイオード１０１は逆方向に、ＰＮ接合ダイオード１０２は順方向に、またツェナーダイオード１１０は順方向にそれぞれバイアスされる。ＰＮ接合ダイオード１０１のブレークダウン電圧よりもＰＮ接合ダイオード１０２の順方向電圧ＶＦ４の方が低いため、過渡電流ＩＦは接地より端子１２１を経て、ＰＮ接合ダイオード１０２を通り、端子１２０に流れる。このときの端子１２０のクランプ電圧ＶＣＬ４は、接地電位からダイオード１０２の順方向電圧ＶＦ４だけ低い値の−ＶＦ４となるが、例えば過渡電流が１ＡのときのＶＦ４が３Ｖ以下であることからクランプ電圧ＶＣＬ４は−３Ｖ以上となり、この場合も信号ラインにつながる他の回路素子が保護されることが理解できる。 On the other hand, when a negative transient voltage is applied to the terminal 120, the PN junction diode 101 is biased in the reverse direction, the PN junction diode 102 in the forward direction, and the Zener diode 110 in the forward direction. Since the forward voltage VF4 of the PN junction diode 102 is lower than the breakdown voltage of the PN junction diode 101, the transient current IF flows from the ground through the terminal 121 to the terminal 120 through the PN junction diode 102. The clamp voltage VCL4 at the terminal 120 at this time becomes −VF4 which is lower than the ground potential by the forward voltage VF4 of the diode 102. For example, since the VF4 when the transient current is 1 A is 3V or less, the clamp voltage VCL4 It can be understood that the other circuit elements connected to the signal line are protected also in this case.

一般に、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）やＨＤＭＩ（Ｈｉｇｈ−ＤｅｆｉｎｉｔｉｏｎＭｕｌｔｉｍｅｄｉａＩｎｔｅｒｆａｃｅ）などの高速ディジタル信号は、信号周波数が数ＧＨｚと高いために、数ｐＦ程度の寄生容量が付加された場合でも信号波形が劣化し、伝送レートが低下する。また、電圧振幅も１Ｖ以下と小さいため、高速ディジタル信号ラインに接続される過渡電圧保護素子は、０Ｖのバイアス電圧においても低容量であることが要求される。 In general, high-speed digital signals such as USB (Universal Serial Bus) and HDMI (High-Definition Multimedia Interface) have a high signal frequency of several GHz, so even when parasitic capacitance of several pF is added, the signal waveform is degraded. As a result, the transmission rate decreases. In addition, since the voltage amplitude is as small as 1 V or less, the transient voltage protection element connected to the high-speed digital signal line is required to have a low capacity even at a bias voltage of 0 V.

尚、図１の回路は単体のツェナーダイオードと同様の特性を示すため、端子１２１をアノード、端子１２０をカソードとして使用することが出来る。
図２に本発明の実施の形態１の過渡電圧保護素子の断面構造図を示す。
まず、半導体基板２０１はＰ型であり、そのドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、が１×１０^１８ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。半導体基板２１０上に、第１のエピタキシャル層２１０を形成する。第１のエピタキシャル層２１０はＰ型であり、そのドーピング濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３であるが、半導体基板２０１のドーピング濃度よりも少なくとも一桁程度低く、１×１０^１４ａｔｏｍｓ／ｃｍ^３〜１×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。第１のエピタキシャル層の厚さは１０μｍであるが、１μｍから２０μｍの範囲にあることが望ましい。 Since the circuit of FIG. 1 shows the same characteristics as a single Zener diode, the terminal 121 can be used as an anode and the terminal 120 can be used as a cathode.
FIG. 2 shows a cross-sectional structure diagram of the transient voltage protection element according to the first embodiment of the present invention.
First, the semiconductor substrate 201 is P-type, and its doping concentration is 1 × 10 ¹⁹ atoms / cm ³ , but it is in the range of 1 × 10 ¹⁸ atoms / cm ³ to 1 × 10 ²¹ atoms / cm ^3. Is desirable. A first epitaxial layer 210 is formed on the semiconductor substrate 210. The first epitaxial layer 210 is P-type, and its doping concentration is 1 × 10 ¹⁷ atoms / cm ³ , but is at least an order of magnitude lower than the doping concentration of the semiconductor substrate 201, 1 × 10 ¹⁴ atoms / cm ^3. It is desirable to be in the range of ˜1 × 10 ²⁰ atoms / cm ³ . The thickness of the first epitaxial layer is 10 μm, but is desirably in the range of 1 μm to 20 μm.

次に第１のエピタキシャル層２１０内に、選択的に埋め込み層２２０を形成する。埋め込み層はＮ型であり、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、第１のエピタキシャル層のドーピング濃度よりも少なくとも一桁程度高く、１×１０^１５ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。次に、第２のエピタキシャル層２１１を形成する。第２のエピタキシャル層はＮ型であり、そのドーピング濃度は１×１０^１４ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１３ａｔｏｍｓ／ｃｍ^３〜１×１０^１６ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。第２のエピタキシャル層の厚さは５μｍであるが、１μｍから１０μｍの範囲にあることが望ましい。 Next, a buried layer 220 is selectively formed in the first epitaxial layer 210. The buried layer is N-type and has a peak doping concentration of 1 × 10 ¹⁹ atoms / cm ³ , which is at least about an order of magnitude higher than the doping concentration of the first epitaxial layer, and is 1 × 10 ¹⁵ atoms / cm ³ to It is desirable to be in the range of 1 × 10 ²¹ atoms / cm ³ . Next, the second epitaxial layer 211 is formed. The second epitaxial layer is N-type and has a doping concentration of 1 × 10 ¹⁴ atoms / cm ³ , but may be in the range of 1 × 10 ¹³ atoms / cm ³ to 1 × 10 ¹⁶ atoms / cm ^3. desirable. The thickness of the second epitaxial layer is 5 μm, but is desirably in the range of 1 μm to 10 μm.

次に第２のエピタキシャル層表面２１６より、第１の分離領域２４０、第２の分離領域２４１、第３の分離領域２４２、第１のディープ拡散領域２５０、第２のディープ拡散領域２５１を形成する。 Next, a first isolation region 240, a second isolation region 241, a third isolation region 242, a first deep diffusion region 250, and a second deep diffusion region 251 are formed from the second epitaxial layer surface 216. .

第１のディープ拡散領域はＮ型であり、そのピークドーピング濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３であるが、ツェナーダイオード１１０のブレークダウン電圧により決定され、一般的には１×１０^１７ａｔｏｍｓ／ｃｍ^３〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。 The first deep diffusion region is N-type, and its peak doping concentration is 1 × 10 ¹⁸ atoms / cm ³ , which is determined by the breakdown voltage of the Zener diode 110 and is generally 1 × 10 ¹⁷ atoms / cm ^3. It is desirable to be in the range of cm ³ to 1 × 10 ¹⁹ atoms / cm ³ .

第２のディープ拡散領域はＰ型であり、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３）であるが、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上であることが望ましい。 The second deep diffusion region is P-type, and its peak doping concentration is 1 × 10 ¹⁹ atoms / cm ³ , but is desirably 1 × 10 ¹⁶ atoms / cm ³ or more.

第１から第３の分離領域はＰ型であり、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１５ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。 The first to third isolation regions are P-type, and the peak doping concentration is 1 × 10 ¹⁹ atoms / cm ³ , but the range is 1 × 10 ¹⁵ atoms / cm ³ to 1 × 10 ²¹ atoms / cm ³ . It is desirable to be in

第１、第２、第３の分離領域２４０、２４１、２４２は、埋め込み層２２０が存在する領域では埋め込み層表面２２５まで達することが望ましく、埋め込み層が存在しない領域では、第１のエピタキシャル層表面２１５にまで達することが望ましい。 The first, second, and third isolation regions 240, 241, and 242 preferably reach the buried layer surface 225 in the region where the buried layer 220 exists, and the first epitaxial layer surface in the region where the buried layer does not exist. It is desirable to reach 215.

次に、第１の拡散領域２３０、第２の拡散領域２３１、第３の拡散領域２３２、フィールドリミティングリングＦＬＲ２２９を形成する。 Next, a first diffusion region 230, a second diffusion region 231, a third diffusion region 232, and a field limiting ring FLR229 are formed.

第１、第２の拡散領域２３０、２３１はＰ型であり、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１８ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。また、第１、第２の拡散領域は同時に形成することが可能である。 The first and second diffusion regions 230 and 231 are P-type and have a peak doping concentration of 1 × 10 ¹⁹ atoms / cm ³ , but 1 × 10 ¹⁸ atoms / cm ³ to 1 × 10 ²¹ atoms / cm 3. It is desirable to be in the range of ³ . Further, the first and second diffusion regions can be formed simultaneously.

第３の拡散領域２３２はＮ型であり、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１８ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。 The third diffusion region 232 is N-type, and its peak doping concentration is 1 × 10 ¹⁹ atoms / cm ³ , but is in the range of 1 × 10 ¹⁸ atoms / cm ³ to 1 × 10 ²¹ atoms / cm ^3. It is desirable.

フィールドリミティングリングＦＬＲ２２９はＰ型であり、第１の拡散領域２３０の周辺電界を緩和する目的で設置されており、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１８ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。フィールドリミティングリングＦＬＲ２２９は、第１の拡散領域と同時に形成することが可能である。 The field limiting ring FLR 229 is P-type and is installed for the purpose of relaxing the peripheral electric field of the first diffusion region 230, and its peak doping concentration is 1 × 10 ¹⁹ atoms / cm ^3. It is desirable to be in the range of ¹⁸ atoms / cm ³ to 1 × 10 ²¹ atoms / cm ³ . The field limiting ring FLR 229 can be formed simultaneously with the first diffusion region.

次に、ウェハ全面にＳｉＯ_２膜を１μｍの厚さで形成した後、第１の拡散領域、第２のディープ拡散領域、第２の拡散領域、及び第３の拡散領域に相当する部分のＳｉＯ_２膜を開口し、第１の拡散領域と第２のディープ拡散領域が共通に接続されてアノード電極を構成する端子１２１となるように、かつ第２の拡散領域と第３の拡散領域が共通に接続されてカソード電極を構成する端子１２０となるように、Ａｌを堆積する。 Next, after forming a SiO ₂ film with a thickness of 1 μm on the entire surface of the wafer, a portion of SiO _{2 corresponding} to the first diffusion region, the second deep diffusion region, the second diffusion region, and the third diffusion region is formed. _Two films are opened so that the first diffusion region and the second deep diffusion region are connected in common to form the terminal 121 constituting the anode electrode, and the second diffusion region and the third diffusion region are common. Al is deposited so as to be the terminal 120 that is connected to the electrode and forms the cathode electrode.

図７に示した従来の過渡電圧保護素子と異なり、第１のＮ型埋め込み層が低濃度のＰ型エピタキシャル層上に形成されるため、寄生ツェナーダイオードが形成されることなく、ＰＮ接合面２７０で決定される本来のツェナーダイオードにより過渡電圧保護素子のブレークダウン電圧が決定される。 Unlike the conventional transient voltage protection element shown in FIG. 7, since the first N-type buried layer is formed on the low-concentration P-type epitaxial layer, the PN junction surface 270 is not formed without forming a parasitic Zener diode. The breakdown voltage of the transient voltage protection element is determined by the original Zener diode determined by (1).

第１のＰＮ接合面２７０に形成されるツェナーダイオードは図１の１１０に、第２のＰＮ接合面２７１に形成されるＰＮ接合ダイオードは図１の１０１に、また第３のＰＮ接合面２７２に形成されるＰＮ接合ダイオードは図１の１０２にそれぞれ対応する。 The Zener diode formed on the first PN junction surface 270 is 110 in FIG. 1, the PN junction diode formed on the second PN junction surface 271 is 101 in FIG. 1, and the third PN junction surface 272 is. The PN junction diodes formed correspond to 102 in FIG.

図１に示す過渡電圧保護素子の端子１２０、１２１間の容量値は次のように計算される。ツェナーダイオード１１０の０バイアス時の容量値をＣｚ１とし、ＰＮ接合ダイオード１０１、１０２の０バイアス時の容量値をそれぞれＣｐｎ１、Ｃｐｎ２とすると、ツェナーダイオード１１０とＰＮ接合ダイオード１０１の直列構成の容量値Ｃｔ１は、（Ｃｚ１×Ｃｐｎ１）／（Ｃｚ１＋Ｃｐｎ１）で表され、素子全体の容量値はＣｔ１＋Ｃｐｎ２で表される。 The capacitance value between the terminals 120 and 121 of the transient voltage protection element shown in FIG. 1 is calculated as follows. When the capacitance value of the Zener diode 110 at 0 bias is Cz1, and the capacitance values of the PN junction diodes 101 and 102 at 0 bias are Cpn1 and Cpn2, respectively, the capacitance value Ct1 of the Zener diode 110 and the PN junction diode 101 in series configuration Is represented by (Cz1 × Cpn1) / (Cz1 + Cpn1), and the capacitance value of the entire element is represented by Ct1 + Cpn2.

ツェナーダイオード１１０は過渡電圧に対する十分な耐量を確保するため、第１のＰＮ接合面２７０の面積を相対的に大きくする必要があり、容量値は数ｐＦ〜数１０ｐＦ程度と大きくなるのに対し、ＰＮ接合ダイオード１０１、１０２は順方向電流しか流れないため、ＰＮ接合面２７１、２７２の面積を相対的に小さくすることができる。さらにＰＮ接合ダイオード１０１と１０２のドリフト層濃度を、０バイアス時にドリフト層の一部もしくは全体を空乏化させる程度まで低濃度化することにより、ＰＮ接合ダイオード１０１、１０２の容量Ｃｐｎ１、及びＣｐｎ２を、Ｃｚ１、Ｃｚ２に比べて一桁以上小さい０．５ｐＦ以下にすることができる。その結果、Ｃｔ１はほぼＣｐｎ１に等しくなり、図１の素子全体の容量値はＣｐｎ１＋Ｃｐｎ２にほぼ等しく、１ｐＦ以下の値とすることができる。このように、容量値が大きいツェナーダイオードを用いながら、低容量のＰＮ接合ダイオードと直列に接続することにより、素子全体として低容量化することが可能である。これにより、高速ディジタル信号に影響を及ぼさない程度にまで容量値を低減しつつ、過渡電圧に対する耐量を確保することができる。 The Zener diode 110 needs to have a relatively large area of the first PN junction surface 270 in order to ensure a sufficient withstand voltage against a transient voltage, whereas the capacitance value becomes as large as several pF to several tens pF. Since the PN junction diodes 101 and 102 only flow in the forward direction, the areas of the PN junction surfaces 271 and 272 can be relatively reduced. Further, by reducing the concentration of the drift layer of the PN junction diodes 101 and 102 to such an extent that a part or the whole of the drift layer is depleted at the time of zero bias, the capacitances Cpn1 and Cpn2 of the PN junction diodes 101 and 102 are reduced. It can be 0.5 pF or less, which is one digit or more smaller than Cz1 and Cz2. As a result, Ct1 is substantially equal to Cpn1, and the capacitance value of the entire element of FIG. 1 is approximately equal to Cpn1 + Cpn2 and can be 1 pF or less. In this way, by using a Zener diode having a large capacitance value and connecting it in series with a low-capacity PN junction diode, the overall capacity of the element can be reduced. As a result, it is possible to ensure the withstand capability against the transient voltage while reducing the capacitance value to such an extent that the high-speed digital signal is not affected.

プラスの過渡電圧がカソード電極を構成する端子１２０に印加された場合、過渡電流は第２の拡散領域２３１から埋め込み層２２０、第１のディープ拡散領域２５０、第１の拡散領域２３０を通り、アノード電極を構成する端子１２１へと流れる。また、マイナスの過渡電圧がカソード電極を構成する端子１２０に印加された場合、過渡電流はアノード電極を構成する端子１２１から第２のディープ拡散領域２５１、基板２０１、第３の拡散領域２３２を経てカソード電極を構成する端子１２０へと流れる。いずれの場合においても、上記動作により、カソード電極を構成する端子１２０の電圧変動を最小限に抑えることにより、カソード電極を構成する端子１２０につながる他の回路素子を保護することができる。 When a positive transient voltage is applied to the terminal 120 constituting the cathode electrode, the transient current passes through the buried layer 220, the first deep diffusion region 250, and the first diffusion region 230 from the second diffusion region 231, and the anode It flows to the terminal 121 constituting the electrode. Further, when a negative transient voltage is applied to the terminal 120 constituting the cathode electrode, the transient current passes through the second deep diffusion region 251, the substrate 201, and the third diffusion region 232 from the terminal 121 constituting the anode electrode. It flows to the terminal 120 constituting the cathode electrode. In any case, the above operation can protect other circuit elements connected to the terminal 120 constituting the cathode electrode by minimizing the voltage fluctuation of the terminal 120 constituting the cathode electrode.

本発明の実施の形態１の半導体装置によると、埋め込み層と基板間に存在する寄生ツェナーダイオードが存在せず、本来のツェナーダイオード特性が得られる上、第１、第２の分離領域２４０、２４１の存在により素子間の分離が可能であることから、他の寄生素子の影響を排除することができるため、チップサイズの縮小が可能であり、さらに、半導体基板表面のみに電極を形成することができるため、ＣＳＰやＢＧＡ等のフリップチップ実装が可能である等の特徴を有する優れた過渡電圧保護素子を実現することが出来る。 According to the semiconductor device of the first embodiment of the present invention, there is no parasitic Zener diode existing between the buried layer and the substrate, the original Zener diode characteristic is obtained, and the first and second isolation regions 240 and 241 are obtained. Since the elements can be separated from each other due to the presence of the element, the influence of other parasitic elements can be eliminated, so that the chip size can be reduced, and an electrode can be formed only on the surface of the semiconductor substrate. Therefore, it is possible to realize an excellent transient voltage protection element having features such as flip chip mounting such as CSP and BGA.

上記構成によれば、半導体チップ表面にアノード電極とカソード電極を形成することができるため、ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）やＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）等のフリップチップ実装を可能とする過渡電圧保護素子を実現することが出来る。 According to the above configuration, since the anode electrode and the cathode electrode can be formed on the surface of the semiconductor chip, a transient voltage protection element that enables flip chip mounting such as CSP (Chip Size Package) and BGA (Ball Grid Array) is provided. Can be realized.

また、上記構成によれば、埋め込み層と表面電極との低抵抗コンタクトを得ることが出来るため、複数の信号線保護に適する回路構成を実現することができる。 Further, according to the above configuration, a low resistance contact between the buried layer and the surface electrode can be obtained, so that a circuit configuration suitable for protecting a plurality of signal lines can be realized.

また、上記構成によれば、半導体チップ周辺部にＰＮ接合面が露出されることを防止するため、高い信頼性の過渡電圧保護素子を実現することができる。 Further, according to the above configuration, since the PN junction surface is prevented from being exposed at the peripheral portion of the semiconductor chip, a highly reliable transient voltage protection element can be realized.

また、上記構成によれば、過渡電圧印加時にＰＮ接合ダイオードの高濃度拡散層内における電流集中を防止することができるため、高い耐過渡電圧特性を有する過渡電圧保護素子を実現することができる。 Further, according to the above configuration, current concentration in the high-concentration diffusion layer of the PN junction diode can be prevented when a transient voltage is applied, so that a transient voltage protection element having high transient voltage resistance can be realized.

また、上記構成によれば、ツェナーダイオードのブレークダウン特性を高精度に制御することができるため、ブレークダウン電圧が高精度に制御された過渡電圧保護素子を実現することができる。 In addition, according to the above configuration, the breakdown characteristic of the Zener diode can be controlled with high accuracy, so that a transient voltage protection element in which the breakdown voltage is controlled with high accuracy can be realized.

（実施の形態２）
次に本発明の実施の形態２について説明する。図３に実施の形態２の半導体装置としての過渡電圧保護素子の等価回路図を示す。図４は同半導体装置の要部断面図である。この半導体装置は、ツェナーダイオード３１０に、ハイサイドステアリングダイオード３０１と、ローサイドステアリングダイオード３０２とを直列接続した接続体と、ハイサイドステアリングダイオード３０３と、ローサイドステアリングダイオード３０４とを直列接続した接続体とを並列接続したものである。そしてさらに、第１の導電型を有し、第１のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層４２０を第１のエピタキシャル層の表面近傍に選択的に形成している。この補助埋め込み層４２０は半導体基板表面から離れた補助埋め込み層表面を有する。ここで３２０は端子１、３２１は端子２、３３０は電源端子、３３１は接地端子を示す。 (Embodiment 2)
Next, a second embodiment of the present invention will be described. FIG. 3 shows an equivalent circuit diagram of the transient voltage protection element as the semiconductor device of the second embodiment. FIG. 4 is a cross-sectional view of the main part of the semiconductor device. This semiconductor device includes a connection body in which a high-side steering diode 301 and a low-side steering diode 302 are connected in series to a Zener diode 310, and a connection body in which a high-side steering diode 303 and a low-side steering diode 304 are connected in series. They are connected in parallel. Further, the auxiliary buried layer 420 having the first conductivity type and having a doping concentration higher than that of the first epitaxial layer is selectively formed in the vicinity of the surface of the first epitaxial layer. The auxiliary buried layer 420 has an auxiliary buried layer surface separated from the surface of the semiconductor substrate. Here, 320 indicates a terminal 1, 321 indicates a terminal 2, 330 indicates a power supply terminal, and 331 indicates a ground terminal.

図３に示す過渡電圧保護素子は２本の信号線を保護するための構成を有し、端子１、端子２のそれぞれに保護すべき信号線１、信号線２が接続される。
端子１にプラスの過渡電圧が印加された場合、過渡電流ＩＰは、ハイサイドステアリングダイオード３０１、ツェナーダイオード３１０を通り、接地端子３３１へ流れる。端子１の電圧は、ダイオード３０１の順方向電圧ＶＦ５とツェナーダイオード３１０の逆方向ブレークダウン電圧ＶＢＲ５の和の電圧でクランプされる。また、端子１にマイナスの過渡電圧が印加された場合、過渡電流ＩＭは、接地端子３３１よりローサイドステアリングダイオード３０２を通り端子１へと流れる。端子１の電圧はダイオード３０２の順方向電圧に相当する−ＶＦ５にクランプされる。ＶＢＲ５とＶＦ５を適当な値に設計することにより、信号線１に接続される他の回路素子を保護することが出来る。端子２についても端子１と同様の原理により、信号線２に接続される他の回路素子が保護される。 The transient voltage protection element shown in FIG. 3 has a configuration for protecting two signal lines, and the signal line 1 and the signal line 2 to be protected are connected to the terminal 1 and the terminal 2, respectively.
When a positive transient voltage is applied to the terminal 1, the transient current IP flows to the ground terminal 331 through the high side steering diode 301 and the Zener diode 310. The voltage at the terminal 1 is clamped by the sum of the forward voltage VF5 of the diode 301 and the reverse breakdown voltage VBR5 of the Zener diode 310. When a negative transient voltage is applied to the terminal 1, the transient current IM flows from the ground terminal 331 through the low side steering diode 302 to the terminal 1. The voltage at terminal 1 is clamped to -VF5 corresponding to the forward voltage of diode 302. By designing VBR5 and VF5 to appropriate values, other circuit elements connected to the signal line 1 can be protected. For the terminal 2, other circuit elements connected to the signal line 2 are protected by the same principle as that for the terminal 1.

図４に実施の形態２の過渡電圧保護素子の断面構造図を示す。この例では、前記実施の形態１における第１のディープ拡散領域２５０を、第２の導電型を有し、第１のエピタキシャル層２１０表面から離れた第３のディープ拡散領域表面４１０を有し、埋め込み層２２０の第１の領域の上方に位置し、第３のディープ拡散領域表面を通して第２のエピタキシャル層２１１内に選択的に形成され、第３のディープ拡散領域表面から埋め込み層２２０の記第１の領域の表面、もしくは第１のエピタキシャル層２１０表面にまで達する第３のディープ拡散領域４５０と、第２の導電型を有し、前記第３のディープ拡散領域表面４１０を通して第３のディープ拡散領域内４５０に選択的に形成され、第３のディープ拡散領域表面４１０から離れた位置において第１の拡散領域２３０と第４のＰＮ接合ダイオードを形成する第４の拡散領域４３０とを具備し、この第１の拡散領域２３０は、第３のディープ拡散領域表面４１０を通して第３のディープ拡散領域４５０内に選択的に形成された第４の拡散領域４３０内に選択的に形成されたことを特徴とする。 FIG. 4 shows a cross-sectional structure diagram of the transient voltage protection element of the second embodiment. In this example, the first deep diffusion region 250 in the first embodiment has a second conductivity type, and has a third deep diffusion region surface 410 separated from the surface of the first epitaxial layer 210, Located above the first region of the buried layer 220 and selectively formed in the second epitaxial layer 211 through the surface of the third deep diffusion region, the description of the buried layer 220 is made from the surface of the third deep diffusion region. A third deep diffusion region 450 reaching the surface of the first region or the surface of the first epitaxial layer 210; and a third deep diffusion region having a second conductivity type and passing through the third deep diffusion region surface 410 The first diffusion region 230 and the fourth PN junction diode are selectively formed in the region 450 and separated from the third deep diffusion region surface 410. A fourth diffusion region 430 formed, and the first diffusion region 230 is a fourth diffusion selectively formed in the third deep diffusion region 450 through the third deep diffusion region surface 410. It is characterized by being selectively formed in the region 430.

図４に断面構造を示す過渡電圧保護素子は図３に点線で示す領域３００に相当し、その基本的な動作は図２に示す過渡電圧保護素子と同様であるが、本実施の形態では、第４の拡散領域４３０を設けることにより、ツェナーダイオード３１０の逆方向ブレークダウン電圧が第５のＰＮ接合面４７０で決定されるようになる。第４の拡散領域は第２のエピタキシャル層表面２１６からの距離を小さくできるため、第４の拡散領域４３０のドーピング濃度を精度良く制御することができ、その結果、ツェナーダイオード３１０のブレークダウン電圧を精度良く決定することができる。 4 corresponds to a region 300 indicated by a dotted line in FIG. 3, and its basic operation is the same as that of the transient voltage protection element shown in FIG. 2, but in this embodiment, By providing the fourth diffusion region 430, the reverse breakdown voltage of the Zener diode 310 is determined by the fifth PN junction surface 470. Since the distance from the second epitaxial layer surface 216 can be reduced in the fourth diffusion region, the doping concentration of the fourth diffusion region 430 can be accurately controlled. As a result, the breakdown voltage of the Zener diode 310 is reduced. It can be determined with high accuracy.

第４の拡散領域はＮ型であり、その濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１６ａｔｏｍｓ／ｃｍ^３〜１×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。 The fourth diffusion region is N-type, and its concentration is 1 × 10 ¹⁸ atoms / cm ³ , but is preferably in the range of 1 × 10 ¹⁶ atoms / cm ³ to 1 × 10 ²⁰ atoms / cm ^3. .

また、第５の拡散領域４３１、及び第６の拡散領域４３２を複数の拡散領域に分割し、直径０．８μｍ、高さ１．０μｍの円柱状の導電体を経由して、各拡散領域とカソード電極を構成する端子１２０を接続することにより、過渡電圧が印加された場合の過渡電流の集中を防止することができ、過渡電圧に対する耐量を向上させることができる。 Further, the fifth diffusion region 431 and the sixth diffusion region 432 are divided into a plurality of diffusion regions, and each diffusion region is connected via a cylindrical conductor having a diameter of 0.8 μm and a height of 1.0 μm. By connecting the terminal 120 constituting the cathode electrode, it is possible to prevent the transient current from being concentrated when a transient voltage is applied, and to improve the tolerance against the transient voltage.

第５の拡散領域４３１はＰ型であり、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１８ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。
第６の拡散領域４３２はＮ型であり、そのピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１８ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。 The fifth diffusion region 431 is P-type, and its peak doping concentration is 1 × 10 ¹⁹ atoms / cm ³ , but is in the range of 1 × 10 ¹⁸ atoms / cm ³ to 1 × 10 ²¹ atoms / cm ^3. It is desirable.
The sixth diffusion region 432 is N-type and has a peak doping concentration of 1 × 10 ¹⁹ atoms / cm ³ , but is in a range of 1 × 10 ¹⁸ atoms / cm ³ to 1 × 10 ²¹ atoms / cm ^3. It is desirable.

また、この補助埋め込み層４２０はＰ型であり、そのピークドーピング濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１７ａｔｏｍｓ／ｃｍ^３〜１×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。 The auxiliary buried layer 420 is P-type, and its peak doping concentration is 1 × 10 ¹⁸ atoms / cm ³ , but in the range of 1 × 10 ¹⁷ atoms / cm ³ to 1 × 10 ²⁰ atoms / cm ³ . It is desirable to be.

実施の形態２においては、第５のディープ拡散領域４５２と第６のディープ拡散領域４５３を追加することにより、第３のＰＮ接合面２７２に形成されるダイオードの電流経路における内部抵抗値を低減することが出来るため、過渡電圧に対する耐量がさらに向上する。第６のディープ拡散領域４５３は、第１のエピタキシャル層形成後に埋め込み層２２０と同様にして形成可能であり、第２のエピタキシャル層２１１形成後に形成される第５のディープ拡散領域４５２の高濃度領域と重なるよう、熱拡散等の方法により形成することができる。 In the second embodiment, the internal resistance value in the current path of the diode formed in the third PN junction surface 272 is reduced by adding the fifth deep diffusion region 452 and the sixth deep diffusion region 453. Therefore, the tolerance to transient voltage is further improved. The sixth deep diffusion region 453 can be formed in the same manner as the buried layer 220 after the first epitaxial layer is formed, and is a high concentration region of the fifth deep diffusion region 452 formed after the second epitaxial layer 211 is formed. Can be formed by a method such as thermal diffusion.

また、同様にして第４の分離領域４４０と第５の分離領域４４１を形成することにより、ダイシング後のチップ端面のドーピング濃度を増加させることができ、高い信頼性を得ることができる。 Similarly, by forming the fourth isolation region 440 and the fifth isolation region 441, the doping concentration of the chip end face after dicing can be increased, and high reliability can be obtained.

実施の形態２によると、実施の形態１の特徴に加え、ツェナーダイオード３１０のブレークダウン電圧を制御性良く決定できるという特徴と、電流集中の防止による高い過渡電圧耐量を有する、優れた過渡電圧保護素子を実現することが出来る。また、補助埋め込み層４２０により、ＰＮ接合面２７２が順方向にバイアスされた場合の伝導度変調効果を高めることが出来るため、ＰＮ接合ダイオード１０２の動作抵抗を低減し、ＥＳＤ耐量を向上することができる。 According to the second embodiment, in addition to the features of the first embodiment, the breakdown voltage of the Zener diode 310 can be determined with good controllability, and excellent transient voltage protection has high transient voltage tolerance due to prevention of current concentration. An element can be realized. In addition, since the auxiliary buried layer 420 can enhance the conductivity modulation effect when the PN junction surface 272 is forward-biased, the operating resistance of the PN junction diode 102 can be reduced and the ESD tolerance can be improved. it can.

（実施の形態３）
以下、本発明の実施の形態３について図面を参照しつつ詳細に説明する。
図５に本発明の実施の形態３の半導体装置としての過渡電圧保護素子の断面構造図を示す。本実施の形態ではこの半導体装置は、前記実施の形態１で図２に示したものと同様図１に示した等価回路をもつものである。その動作は実施の形態１と基本的に同じであるが、実施の形態１と異なる点は、分離領域２４０、２４１の代わりにトレンチ５０１、５０２、５０３を用いた点である。トレンチ５０１、５０２、５０３を用いることにより、実施の形態２の構成よりもさらに分離特性が改善するものである。これにより、分離領域に起因する寄生素子をなくすことができる。 (Embodiment 3)
Hereinafter, Embodiment 3 of the present invention will be described in detail with reference to the drawings.
FIG. 5 shows a cross-sectional structure diagram of a transient voltage protection element as a semiconductor device according to the third embodiment of the present invention. In the present embodiment, this semiconductor device has the equivalent circuit shown in FIG. 1, similar to that shown in FIG. 2 in the first embodiment. The operation is basically the same as that of the first embodiment, but the difference from the first embodiment is that trenches 501, 502, and 503 are used instead of the isolation regions 240 and 241. By using the trenches 501, 502, and 503, the isolation characteristics are further improved as compared with the configuration of the second embodiment. Thereby, the parasitic element resulting from the isolation region can be eliminated.

第２のエピタキシャル層２１１を形成後、第１のディープ拡散領域２５０、第２のディープ拡散領域２５１、第３の分離領域２４２を熱拡散により形成後、第１の拡散領域２３０、第２の拡散領域２３１、第３の拡散領域２３２をイオン注入とアニーリングにより形成する。その後、第２のエピタキシャル層表面より異方性エッチング等により基板２０１に垂直にトレンチを形成し、トレンチの側壁及び底面を酸化膜で覆い、空洞部にポリシリコンを充填する。埋め込み層２２０の存在する領域においてはトレンチの最深部は埋め込み層表面２２５よりも深く、かつ埋め込み層底面２２６よりも浅く形成される。埋め込み層が存在しない領域においてはトレンチの最深部は第１のエピタキシャル層と第２のエピタキシャル層により形成されるＰＮ接合面よりも深く、かつ基板表面２０５よりも浅く形成される。 After forming the second epitaxial layer 211, the first deep diffusion region 250, the second deep diffusion region 251, and the third isolation region 242 are formed by thermal diffusion, and then the first diffusion region 230 and the second diffusion are formed. A region 231 and a third diffusion region 232 are formed by ion implantation and annealing. Thereafter, a trench is formed perpendicularly to the substrate 201 by anisotropic etching or the like from the surface of the second epitaxial layer, the sidewall and bottom of the trench are covered with an oxide film, and the cavity is filled with polysilicon. In the region where the buried layer 220 exists, the deepest part of the trench is formed deeper than the buried layer surface 225 and shallower than the buried layer bottom surface 226. In the region where no buried layer exists, the deepest portion of the trench is formed deeper than the PN junction surface formed by the first epitaxial layer and the second epitaxial layer and shallower than the substrate surface 205.

第１から第３のトレンチのうち、隣り合うトレンチ間の第２のエピタキシャル層表面に、第７から第９の拡散領域、５３０から５３２を形成することにより、トレンチ間の第２のエピタキシャル層を空乏化させ、ダイオード３０１、３０２の浮遊容量を低減することができる。第７から第９の拡散領域、５３０から５３２のピークドーピング濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１４ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。 By forming seventh to ninth diffusion regions 530 to 532 on the surface of the second epitaxial layer between adjacent trenches among the first to third trenches, the second epitaxial layer between the trenches is formed. Depletion can be achieved, and the stray capacitance of the diodes 301 and 302 can be reduced. The peak doping concentration of the seventh to ninth diffusion regions 530 to 532 is 1 × 10 ¹⁹ atoms / cm ³ , but is in the range of 1 × 10 ¹⁴ atoms / cm ³ to 1 × 10 ²¹ atoms / cm ^3. It is desirable.

実施の形態３によれば埋め込み層と基板間に存在する寄生ツェナーダイオードが存在せず、本来のツェナーダイオード特性が得られる上、トレンチ分離により素子間の分離特性に優れていることから、他の寄生素子の影響を排除することができるため、チップサイズのさらなる小型化が可能である。また、半導体基板表面のみに電極を形成することができるため、ＣＳＰやＢＧＡ等のフリップチップ実装が可能であり、さらにトレンチ間に存在する第２のエピタキシャル層を空乏化することにより、ＰＮ接合ダイオードの容量値を低減できるため、低容量で優れた特徴を有する過渡電圧保護素子を実現することが出来る。 According to the third embodiment, there is no parasitic Zener diode existing between the buried layer and the substrate, the original Zener diode characteristic is obtained, and the isolation characteristic between elements is excellent by trench isolation. Since the influence of parasitic elements can be eliminated, the chip size can be further reduced. Further, since the electrode can be formed only on the surface of the semiconductor substrate, flip-chip mounting such as CSP or BGA is possible, and further the PN junction diode is obtained by depleting the second epitaxial layer existing between the trenches. Therefore, it is possible to realize a transient voltage protection element having an excellent characteristic with a low capacity.

以上のように上記構成によれば、トレンチ分離により寄生素子の影響を排除することができるため、いかなる過渡電圧印加時にも安定に動作し、かつチップサイズの小型化が可能な過渡電圧保護素子を実現することができる。 As described above, according to the above configuration, the influence of parasitic elements can be eliminated by trench isolation. Therefore, a transient voltage protection element that operates stably when any transient voltage is applied and can be reduced in chip size is provided. Can be realized.

（実施の形態４）
図６は本発明の過渡電圧保護素子の実施の形態４の断面構造図を示す。図６において、６５０は第７のディープ拡散領域である。
図６に示す過渡電圧保護素子は図３に点線で示す領域３００の部分に相当し、その基本的な動作は実施の形態２の図４に示す過渡電圧保護素子と同様であるが、実施の形態２と異なる点は、分離領域２４０、２４１の代わりにトレンチ５０１、５０２、５０３を用いた点である。トレンチ５０１、５０２、５０３を用いることにより、実施例２の構成よりもさらに分離特性が改善するため、分離領域に起因する寄生素子をなくすことができる。 (Embodiment 4)
FIG. 6 shows a cross-sectional structure diagram of Embodiment 4 of the transient voltage protection element of the present invention. In FIG. 6, reference numeral 650 denotes a seventh deep diffusion region.
The transient voltage protection element shown in FIG. 6 corresponds to a region 300 indicated by a dotted line in FIG. 3, and its basic operation is the same as that of the transient voltage protection element shown in FIG. A difference from the second embodiment is that trenches 501, 502, and 503 are used instead of the isolation regions 240 and 241. By using the trenches 501, 502, and 503, the isolation characteristics are further improved as compared with the configuration of the second embodiment, so that parasitic elements due to the isolation region can be eliminated.

また、第４の拡散領域４３０を設けることにより、ツェナーダイオード３１０の逆方向ブレークダウン電圧が第５のＰＮ接合面４７０で決定されるようになるため、ツェナーダイオード３１０のブレークダウン電圧を精度良く決定することができる。
また、第５の拡散領域４３１、及び第６の拡散領域４３２を複数の拡散領域に分割し、直径０．８μｍ、高さ１．０μｍの円柱状導電体を経由して、各拡散領域とカソード電極を構成する端子１２０を接続することにより、過渡電圧が印加された場合の過渡電流の集中を防止することができ、過渡電圧に対する耐量を向上することができる。４７１は第６のＰＮ接合面である。
実施の形態４によると、実施の形態３の特徴に加え、ツェナーダイオード３１０のＶＢＲ特性を制御性良く決定できるという特徴と、過渡電流の分散による高い耐過渡電圧特性を有する、優れた過渡電圧保護素子を実現することが出来る。 Also, by providing the fourth diffusion region 430, the reverse breakdown voltage of the Zener diode 310 is determined by the fifth PN junction surface 470, and therefore the breakdown voltage of the Zener diode 310 is determined with high accuracy. can do.
Further, the fifth diffusion region 431 and the sixth diffusion region 432 are divided into a plurality of diffusion regions, and each diffusion region and the cathode are passed through a cylindrical conductor having a diameter of 0.8 μm and a height of 1.0 μm. By connecting the terminals 120 constituting the electrodes, it is possible to prevent the transient current from being concentrated when a transient voltage is applied, and to improve the tolerance to the transient voltage. Reference numeral 471 denotes a sixth PN junction surface.
According to the fourth embodiment, in addition to the features of the third embodiment, the VBR characteristic of the Zener diode 310 can be determined with good controllability, and excellent transient voltage protection having high transient voltage resistance due to dispersion of transient current An element can be realized.

また、第７のディープ拡散領域６５０により、埋め込み層２２０と表面電極３３０とのコンタクトが可能であるため、多様な回路構成に対応することができる。
尚、実施の形態１から４の構成における半導体層の導電型は一例を示すものであり、Ｐ型とＮ型を逆にしても同等の効果が得られる。 Further, since the buried layer 220 and the surface electrode 330 can be contacted by the seventh deep diffusion region 650, various circuit configurations can be dealt with.
Note that the conductivity type of the semiconductor layer in the configuration of the first to fourth embodiments is an example, and the same effect can be obtained even if the P type and the N type are reversed.

また、隣り合う２本のトレンチに挟まれた第２のエピタキシャル層の表面近傍に、第２のエピタキシャル層とは異なる導電型を有する拡散層として第７の拡散領域５３０を形成することで、ＰＮ接合ダイオードの寄生容量をさらに低減することができる。従ってこの構成により、超低容量の過渡電圧保護素子を実現することができる。 Further, by forming a seventh diffusion region 530 as a diffusion layer having a conductivity type different from that of the second epitaxial layer in the vicinity of the surface of the second epitaxial layer sandwiched between two adjacent trenches, PN The parasitic capacitance of the junction diode can be further reduced. Therefore, with this configuration, an ultra-low capacitance transient voltage protection element can be realized.

本実施の形態においても、補助埋め込み層６２０はＰ型であり、そのピークドーピング濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３であるが、１×１０^１７ａｔｏｍｓ／ｃｍ^３〜１×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲にあることが望ましい。補助埋め込み層６２０により、ＰＮ接合面２７２が順方向にバイアスされた場合の伝導度変調効果を高めることが出来るため、ダイオード３０２（及び３０４）の動作抵抗を低減し、ＥＳＤ耐量を向上することができる。 Also in this embodiment, the auxiliary buried layer 620 is P-type and its peak doping concentration is 1 × 10 ¹⁸ atoms / cm ³ , but 1 × 10 ¹⁷ atoms / cm ³ to 1 × 10 ²⁰ atoms / cm 3. It is desirable to be in the range of ³ . The auxiliary buried layer 620 can enhance the conductivity modulation effect when the PN junction surface 272 is forward-biased, so that the operating resistance of the diode 302 (and 304) can be reduced and the ESD tolerance can be improved. it can.

また、前記第１及び第２のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、第３のディープ拡散領域は前記第２のエピタキシャル層よりも高いピークドーピング濃度を有し、第４の拡散領域は前記第３のディープ拡散領域よりも高いピークドーピング濃度を有する構成を有しており、ツェナーダイオードのブレークダウン特性を高精度に制御することができる上、トレンチ分離により寄生素子の影響を排除することができるため、ブレークダウン電圧が高精度に制御され、安定な動作が得られる小型の過渡電圧保護素子を実現することができる。 The first and second epitaxial layers have a lower peak doping concentration than the semiconductor substrate, the third deep diffusion region has a higher peak doping concentration than the second epitaxial layer, and The diffusion region has a higher peak doping concentration than that of the third deep diffusion region, so that the breakdown characteristics of the Zener diode can be controlled with high accuracy, and the influence of parasitic elements by trench isolation. Therefore, it is possible to realize a small transient voltage protection element in which the breakdown voltage is controlled with high accuracy and a stable operation can be obtained.

以上説明したように、本発明は、低容量で高耐量の過渡電圧保護素子を形成する方法等に有用である。 As described above, the present invention is useful for a method of forming a transient capacitor with a low capacity and a high withstand voltage.

１０１ＰＮ接合ダイオード
１０２ＰＮ接合ダイオード
１１０ツェナーダイオード
１２０カソード電極を構成する端子
１２１アノード電極を構成する端子
２０１第１の導電型を有する半導体基板
２０５半導体基板表面
２１０第１の導電型を有する第１のエピタキシャル層
２１１第２の導電型を有する第２のエピタキシャル層
２１５第１のエピタキシャル層の表面
２１６第２のエピタキシャル層の表面
２１７第１のディープ拡散層の表面
２２０第２の導電型を有する埋め込み層
２２５埋め込み層表面
２２９フィールドリミティングリングＦＬＲ
２３０第１の導電型を有する第１の拡散領域
２３１第１の導電型を有する第２の拡散領域
２３２第２の導電型を有する第３の拡散領域
２４０第１の導電型を有する第１の分離領域
２４１第１の導電型を有する第２の分離領域
２４２第１の導電型を有する第３の分離領域
２５０第２の導電型を有する第１のディープ拡散領域
２５１第１の導電型を有する第２のディープ拡散領域
２６０ＳｉＯ_２膜
２６１ＳｉＮ膜
２７０第１のＰＮ接合面
２７１第２のＰＮ接合面
２７２第３のＰＮ接合面
３００基本構成部
３０１ハイサイドステアリングダイオード
３０３ハイサイドステアリングダイオード
３０２ローサイドステアリングダイオード
３０４ローサイドステアリングダイオード
３１０ツェナーダイオード
３２０端子１
３２１端子２
３３０電源端子
３３１接地端子
４１０第３の拡散領域表面
４２０補助埋め込み層
４３０第４の拡散領域
４３１第５の拡散領域
４３２第６の拡散領域
４４０第４の分離領域
４４１第５の分離領域
４５０第３のディープ拡散領域
４５１第４のディープ拡散領域
４５２第５のディープ拡散領域
４５３第６のディープ拡散領域
４６０Ｖｄｄ電極
４７０第５のＰＮ接合面
４７１第６のＰＮ接合面
５０１第１のトレンチ
５０２第２のトレンチ
５０３第３のトレンチ
５３０第７の拡散領域
５３１第８の拡散領域
５３２第９の拡散領域
６２０補助埋め込み層
６５０第７のディープ拡散領域 DESCRIPTION OF SYMBOLS 101 PN junction diode 102 PN junction diode 110 Zener diode 120 Terminal 121 constituting cathode electrode Terminal 201 constituting anode electrode Semiconductor substrate 205 having first conductivity type Semiconductor substrate surface 210 First having first conductivity type Epitaxial layer 211 Second epitaxial layer 215 having the second conductivity type First epitaxial layer surface 216 Second epitaxial layer surface 217 First deep diffusion layer surface 220 Embedded layer having the second conductivity type 225 Buried layer surface 229 Field limiting ring FLR
230 First diffusion region 231 having the first conductivity type Second diffusion region 232 having the first conductivity type Third diffusion region 240 having the second conductivity type First having the first conductivity type Isolation region 241 second isolation region 242 having first conductivity type third isolation region 250 having first conductivity type first deep diffusion region 251 having second conductivity type having first conductivity type Second deep diffusion region 260 SiO ₂ film 261 SiN film 270 First PN junction surface 271 Second PN junction surface 272 Third PN junction surface 300 Basic component 301 High side steering diode 303 High side steering diode 302 Low side Steering diode 304 Low side steering diode 310 Zener diode 320 Terminal 1
321 Terminal 2
330 power supply terminal 331 ground terminal 410 third diffusion region surface 420 auxiliary buried layer 430 fourth diffusion region 431 fifth diffusion region 432 sixth diffusion region 440 fourth separation region 441 fifth separation region 450 third Deep diffusion region 451 fourth deep diffusion region 452 fifth deep diffusion region 453 sixth deep diffusion region 460 Vdd electrode 470 fifth PN junction surface 471 sixth PN junction surface 501 first trench 502 second Trench 503 third trench 530 seventh diffusion region 531 eighth diffusion region 532 ninth diffusion region 620 auxiliary buried layer 650 seventh deep diffusion region

Claims

A semiconductor substrate having a first conductivity type and having a substrate surface;
A first epitaxial layer having a first conductivity type, formed on the semiconductor substrate and having a first epitaxial layer surface;
A buried layer having a second conductivity type, selectively formed near the surface of the first epitaxial layer, and having a buried layer surface remote from the semiconductor substrate surface;
A second conductivity type; a second epitaxial layer surface; the first epitaxial layer; a second epitaxial layer formed on the buried layer;
A first impurity diffusion region surface having a second conductivity type and distant from the surface of the first epitaxial layer, located above the first region of the buried layer, and the first deep diffusion region; The first epitaxial layer is selectively formed in the second epitaxial layer through the surface of the region and reaches from the surface of the first deep diffusion region to the surface of the first region of the buried layer or the surface of the first epitaxial layer. 1 deep diffusion region,
Having the first conductivity type, selectively formed in the first deep diffusion region through the surface of the first deep diffusion region, and at a position away from the surface of the first deep diffusion region. A deep diffusion region and a first diffusion region forming a first PN junction diode;
A first conductivity type; a second diffusion region surface at a position away from the first deep diffusion region; and located above the second region of the buried layer; A second PN junction diode is formed selectively in the second epitaxial layer through the surface of the region, and forms a second PN junction diode with the second epitaxial layer at a position away from the surface of the second diffusion region. Two diffusion regions;
Having the first conductivity type, located above the buried layer, reaching the surface of the buried layer or the surface of the first epitaxial layer from the surface of the second epitaxial layer; A first isolation region arranged to surround the diffusion region of
Having the first conductivity type, located above the buried layer, reaching the surface of the buried layer or the surface of the first epitaxial layer from the surface of the second epitaxial layer; And a second isolation region arranged so as to surround the diffusion region of
A semiconductor device in which the first diffusion region is connected to a first electrode, and the second diffusion region is connected to a second electrode.

The semiconductor device according to claim 1,
The second conductivity type; the first deep diffusion region; the third diffusion region surface at a position away from the second diffusion region; and the embedded in the second epitaxial layer A third diffusion region selectively formed above a region where a third PN junction diode is formed between the first epitaxial layer and the second epitaxial layer, wherein no layer is formed; A semiconductor device in which the second and third diffusion regions are connected to the second electrode.

The semiconductor device according to claim 1, wherein
The semiconductor device wherein the first and second epitaxial layers have a lower peak doping concentration than the semiconductor substrate, and the first deep diffusion region has a higher peak doping concentration than the second epitaxial layer.

The semiconductor device according to claim 1, wherein
A first conductivity type; a second deep diffusion region extending from the surface of the second epitaxial layer to the surface of the first epitaxial layer or the surface of the substrate; and the second deep diffusion region. A semiconductor device in which a diffusion region and the first diffusion region are connected by a conductor.

The semiconductor device according to claim 1, wherein
Having a second conductivity type, having a fourth deep diffusion region surface remote from the surface of the first epitaxial layer, located above the third region of the buried layer, and the fourth deep diffusion A semiconductor device having a fourth deep diffusion region which is selectively formed in the second epitaxial layer through the region surface and reaches from the surface of the fourth deep diffusion region to the surface of the buried layer.

The semiconductor device according to claim 1, wherein
A third isolation region having a first conductivity type and extending from the surface of the second epitaxial layer to the surface of the substrate; and when the third isolation region divides the semiconductor device into pieces. And a semiconductor device configured to be exposed on a side surface of the chip.

The semiconductor device according to claim 1, wherein
Either or both of the second and third diffusion regions are composed of a plurality of independent diffusion regions, and the plurality of diffusion regions are connected to the second electrode by a columnar or polygonal conductor. A semiconductor device.

The semiconductor device according to claim 1, wherein
The first deep diffusion region is
A third deep diffusion region having a second conductivity type, having a third deep diffusion region surface remote from the surface of the first epitaxial layer, and located above the first region of the buried layer; Selectively formed in the second epitaxial layer through the surface of the region and reaching from the surface of the third deep diffusion region to the surface of the first region of the buried layer or the surface of the first epitaxial layer. 3 deep diffusion regions,
A second conductivity type, selectively formed in the third deep diffusion region through the surface of the third deep diffusion region, and at a position away from the surface of the third deep diffusion region; A diffusion region and a fourth diffusion region forming a fourth PN junction diode;
The semiconductor device, wherein the first diffusion region is selectively formed in the fourth diffusion region that is selectively formed in the third deep diffusion region through the surface of the third deep diffusion region.

The semiconductor device according to claim 8,
The semiconductor device wherein the third deep diffusion region has a higher peak doping concentration than the second epitaxial layer, and the fourth diffusion region has a higher peak doping concentration than the third deep diffusion region.

The semiconductor device according to claim 2,
The first isolation region has a first trench isolation region arranged so as to reach the buried layer from the surface of the second epitaxial layer and surround the first diffusion region,
The tip of the first trench isolation region is formed deeper than the buried layer surface and shallower than the buried layer bottom surface, or formed by the first epitaxial layer and the second epitaxial layer. A semiconductor device that satisfies any one of the conditions of being formed deeper than the PN junction surface.

A semiconductor device according to any one of claims 2 to 9,
The second separation region is
A second trench isolation region disposed from the surface of the second epitaxial layer to the buried layer and arranged to surround the second diffusion region;
The tip of the second trench isolation region is formed deeper than the buried layer surface and shallower than the buried layer bottom surface, or formed by the first epitaxial layer and the second epitaxial layer. A semiconductor device that satisfies any one of the conditions of being formed deeper than the PN junction surface.

The semiconductor device according to claim 10 or 11,
A diffusion layer having a conductivity type different from that of the second epitaxial layer is formed in the vicinity of the surface of the second epitaxial layer sandwiched between two adjacent trenches among the first to third trenches. Semiconductor device.

The semiconductor device according to claim 10 or 11,
The first and second epitaxial layers have a lower peak doping concentration than the semiconductor substrate, the third deep diffusion region has a higher peak doping concentration than the second epitaxial layer, and the fourth The diffusion region has a higher peak doping concentration than the third deep diffusion region.

The semiconductor device according to claim 10 or 11,
The second deep diffusion region is
A fifth deep diffusion region surface having a first conductivity type and spaced from the surface of the first epitaxial layer, located above the third region of the buried layer, and the fifth deep diffusion region; A fifth deep diffusion region that is selectively formed in the second epitaxial layer through the region surface and extends from the surface of the fifth deep diffusion region to the surface of the buried layer;
A semiconductor device having a first conductivity type and having a sixth deep diffusion region reaching the surface of the buried layer reaching the surface of the first epitaxial layer from the bottom of the fifth deep diffusion region.

The semiconductor device according to claim 2,
Furthermore, it has a first conductivity type, is selectively formed in the vicinity of the surface of the first epitaxial layer, has a surface of an auxiliary buried layer separated from the surface of the semiconductor substrate, and is more than the first epitaxial layer. A semiconductor device having an auxiliary buried layer having a high doping concentration.