JP2012124215A

JP2012124215A - Semiconductor device and method of manufacturing the same

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Publication number: JP2012124215A
Application number: JP2010271513A
Authority: JP
Inventors: Hiroshi Nakagawa; 博中川; Kenichi Endo; 健一遠藤; Kenji Yoneda; 健司米田; Jun Suzuki; 純鈴木
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-12-06
Filing date: 2010-12-06
Publication date: 2012-06-28

Abstract

PROBLEM TO BE SOLVED: To enable adjusting a work function by a low-resistance gate metal electrode in a semiconductor device using a gate metal electrode and a high-k film.SOLUTION: A semiconductor device comprises a first gate insulating film 109 formed on an N well 102, and a first gate electrode formed on the first gate insulating film 109. The first gate insulating film 109 includes a first high dielectric film 109b. The first gate electrode is formed on the first high dielectric film 109b and includes a first effective work-function adjustment layer 110 in which TiN layers 110a and AlN layers 110b are alternately stacked. The TiN layers 110a have a lower resistance than the AlN layers 110b, and the AlN layers 110b have a larger adjustment amount of an effective work function than the TiN layers 110a.

Description

本発明は、半導体装置及びその製造方法に関し、特に、ゲートメタル電極及び高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a gate metal electrode and a high dielectric gate insulating film and a manufacturing method thereof.

金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）の高速化に伴い、電界一定のスケーリングのため、トランジスタの微細化が進行している。ＭＯＳＦＥＴには、電子の移動によって電流のオン及びオフを制御するＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略記する。）と、正孔の移動によって電流のオン及びオフを制御するＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと略記する。）の２つのトランジスタがある。ＭＯＳＦＥＴの性能は、電流駆動能力Ｇ_ｍで表すことができ、該電流駆動能力Ｇ_ｍは、キャリアの移動度（μ）と、ゲート幅（Ｗ）と、ゲート電極、ゲート絶縁膜及びシリコン基板により生じるキャパシタの静電容量（ゲート容量）（Ｃ_ｏｘ）とに比例し、また、ゲート長（Ｌ）に反比例する。そこで、ＭＯＳＦＥＴの高速化は、酸化シリコン（ＳｉＯ_２）又は酸窒化シリコン（ＳｉＯＮ）等からなるゲート絶縁膜の薄膜化と、ポリシリコン等からなるゲート電極のゲート長の縮小とによって実現されている。 As the speed of metal-oxide-semiconductor field effect transistors (MOSFETs) increases, miniaturization of the transistors is progressing for scaling of the electric field. There are two types of MOSFETs: an N-channel MOSFET (hereinafter abbreviated as NMOS) that controls current on and off by electron movement, and a P-channel MOSFET (hereinafter referred to as NMOS) that controls current on and off by hole movement. , Abbreviated as PMOS). Performance of the MOSFET, can be represented by the current driving capability G _m, the said current driving capability G _m, the carrier mobility and (mu), a gate width (W), a gate electrode, a gate insulating film and the silicon substrate It is proportional to the capacitance (gate capacitance) (C _ox ) of the resulting capacitor and inversely proportional to the gate length (L). Therefore, the speeding up of the MOSFET is realized by thinning the gate insulating film made of silicon oxide (SiO ₂ ) or silicon oxynitride (SiON) and reducing the gate length of the gate electrode made of polysilicon or the like. .

しかしながら、ＭＯＳＦＥＴの高性能化を実現するには、以下のような課題がある。 However, there are the following problems in realizing high performance of the MOSFET.

ゲート絶縁膜の膜厚が２ｎｍ以下にまで薄膜化した場合は、直接トンネルリーク電流が増加し、ゲート電圧を印加した際の絶縁耐性が著しく劣化する。このため、ＭＯＳＦＥＴの消費電力が増大して、該ＭＯＳＦＥＴの高性能化及び低消費電力化の妨げとなる。ゲート容量Ｃ_ｏｘは、比誘電率（ε）に比例し且つゲート絶縁膜の膜厚（ｄ）に反比例し、すなわち、Ｃ_ｏｘ＝ε０・ε（Ｓ／ｄ）（ε０：真空の比誘電率、Ｓ：ゲート面積）の式で表せる。従って、従来の酸化シリコン（ε：３．９）又は酸窒化シリコンからなるゲート絶縁膜（ε：３．９〜７）よりも比誘電率が大きい高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）を用いることにより、実効ゲート容量を維持しつつ、物理的膜厚を大きくすることができるので、直接トンネルリーク電流を抑制することができる。 When the thickness of the gate insulating film is reduced to 2 nm or less, the tunnel leakage current directly increases, and the insulation resistance when the gate voltage is applied is significantly deteriorated. For this reason, the power consumption of the MOSFET increases, which hinders the high performance and low power consumption of the MOSFET. The gate capacitance C _ox is proportional to the relative dielectric constant (ε) and inversely proportional to the film thickness (d) of the gate insulating film, that is, C _ox = ε0 · ε (S / d) (ε0: relative dielectric constant of vacuum) , S: gate area). Therefore, a high dielectric constant gate insulating film (High-k film) having a relative dielectric constant larger than that of a conventional gate insulating film (ε: 3.9-7) made of silicon oxide (ε: 3.9) or silicon oxynitride. Since the physical film thickness can be increased while maintaining the effective gate capacitance, the tunnel leakage current can be directly suppressed.

Ｈｉｇｈ−ｋ膜に用いる材料として、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、アルミナ（Ａｌ_２Ｏ_３）若しくはこれらのシリケートかアルミネート又は希土類酸化物等が注目されている。これらの候補のなかでも、ＨｆＯ_２及びＨｆＳｉＯは、比誘電率が比較的に高く、且つ５ｅＶ以上のバンドギャップを持ち、従って、シリコン基板との電子障壁高さが高いことから、次世代の高誘電率ゲート絶縁膜として最も有力である。 As a material used for the High-k film, attention is paid to hafnium oxide (HfO ₂ ), zirconium oxide (ZrO ₂ ), alumina (Al ₂ O ₃ ), or a silicate, aluminate, or rare earth oxide thereof. Among these candidates, HfO ₂ and HfSiO have a relatively high relative dielectric constant and a band gap of 5 eV or more, and therefore a high electron barrier height with respect to a silicon substrate. Most effective as a dielectric gate insulating film.

次に、ゲート電極として、従来のように、ポリシリコン電極を用いた場合には、空乏層の影響が顕在化するため、ゲート絶縁膜を薄膜化しても、ポリシリコン電極の空乏層容量によって、シリコン酸化膜換算膜厚（ＥＯＴ：equivalent oxide thickness）の薄膜化を効率的に行うことができない。なお、シリコン酸化膜換算膜厚とは、ゲート絶縁膜の材料がシリコン酸化物であると仮定して、ゲート容量から逆算して得られるゲート絶縁膜の膜厚をいう。さらに、ポリシリコン電極の仕事関数は、ポリシリコンにホウ素又はリン等の不純物をイオン注入し、注入された不純物を熱処理によって活性化することにより、ポリシリコン電極とゲート絶縁膜であるＳｉＯ_２膜との積層構造において、ドープトポリシリコンの仕事関数をノンドープ状態の４．６５ｅＶから、例えばホウ素をイオン注入することにより５．１５ｅＶにまで向上できる。すなわち、ＮＭＯＳとＰＭＯＳとのしきい値電圧を制御することが可能である。 Next, when a polysilicon electrode is used as a gate electrode as in the past, the influence of the depletion layer becomes obvious, so even if the gate insulating film is thinned, the depletion layer capacitance of the polysilicon electrode It is impossible to efficiently reduce the equivalent oxide thickness (EOT). Note that the equivalent silicon oxide film thickness refers to the thickness of the gate insulating film obtained by reverse calculation from the gate capacitance assuming that the material of the gate insulating film is silicon oxide. Further, the work function of the polysilicon electrode is such that an impurity such as boron or phosphorus is ion-implanted into the polysilicon, and the implanted impurity is activated by heat treatment, so that the polysilicon electrode and the SiO ₂ film as a gate insulating film are In the stacked structure, the work function of doped polysilicon can be improved from 4.65 eV in a non-doped state to 5.15 eV by ion implantation of boron, for example. That is, it is possible to control the threshold voltage between NMOS and PMOS.

しかしながら、ポリシリコン電極とＨｉｇｈ−ｋ膜との積層構造においては、フェルミレベルピニングと呼ばれる現象によって、特にＰＭＯＳの実効仕事関数（ｅＷＦ： effective work function）の値が低下することにより、しきい値電圧が上昇して、ＰＭＯＳの低電圧動作が困難となる。ここで、実効仕事関数（ｅＷＦ）とは、ゲートメタル電極のシリコン基板側に作用している実効的な仕事関数をいう。 However, in the laminated structure of the polysilicon electrode and the High-k film, the threshold voltage is reduced due to a phenomenon called Fermi level pinning, particularly when the effective work function (eWF) value of the PMOS is lowered. As a result, the low voltage operation of the PMOS becomes difficult. Here, the effective work function (eWF) refers to an effective work function acting on the silicon substrate side of the gate metal electrode.

そこで、ゲート電極材料として、ポリシリコン電極から、空乏層の影響を無視でき、且つフェルミレベルピニングの影響も小さい、ゲートメタル電極への置換が図られている。ゲートメタル電極材料として、チタン若しくはタンタルの窒化物、又はチタン若しくはタンタルの窒化物にアルミニウムを添加した材料が検討されているが、ゲートメタル電極とした場合の仕事関数は、金属固有の仕事関数が支配的となるため、ＰＭＯＳ用のゲートメタル電極としては、実効仕事関数（ｅＷＦ）がシリコン（Ｓｉ）の価電子帯準位に近い窒化チタンアルミニウム（ＴｉＡｌＮ）膜が最も注目されている。 Therefore, as a gate electrode material, replacement of a polysilicon electrode with a gate metal electrode which can ignore the influence of the depletion layer and has little influence of Fermi level pinning has been attempted. As a gate metal electrode material, titanium or tantalum nitride, or a material in which aluminum is added to titanium or tantalum nitride has been studied, but the work function in the case of a gate metal electrode is a work function inherent to the metal. As a gate metal electrode for PMOS, a titanium aluminum nitride (TiAlN) film whose effective work function (eWF) is close to the valence band level of silicon (Si) has attracted the most attention.

特開２００７−１８４５９４号公報JP 2007-184594 A

半導体製造プロセスの３２ｎｍ以細の世代におけるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造において、ゲートメタル電極とＨｉｇｈ−ｋ膜との積層構造を用いることが有力となっているなか、低電圧動作を実現するには、ＰＭＯＳ及びＮＭＯＳは共に、シリコン（Ｓｉ）のエネルギーギャップにおけるバンド端に相当する実効仕事関数（ｅＷＦ）が必要であり、例えばＮＭＯＳにはｅＷＦ＝４．２ｅＶ以下を、また、ＰＭＯＳにはｅＷＦ＝４．９ｅＶ以上を達成することが望ましい。そこで、所望の実効仕事関数を得るために、ＮＭＯＳ用としては、ゲートメタル電極とＨｉｇｈ−ｋ膜との界面にキャップ（Ｃａｐ）層としてＬａ_２Ｏ_３膜を挿入したり、Ｈｉｇｈ−ｋ膜中にランタン（Ｌａ）原子を拡散させたりすることにより、実効仕事関数を制御している。また、ＰＭＯＳには、メタルゲート電極とＨｉｇｈ−ｋ膜との界面にキャップ層としてＡｌ_２Ｏ_３膜を挿入して、実効仕事関数を制御する手法がある。しかし、Ａｌ_２Ｏ_３膜はその誘電率が９程度と、Ｈｉｇｈ−ｋ膜の１５〜２５と比べると低いため、Ａｌ原子を多く含む厚いＡｌ_２Ｏ_３膜を用いると、Ｈｉｇｈ−ｋ膜であるゲート絶縁膜が厚膜化してしまい、高誘電体膜を用いて電気的膜厚を薄膜化した効果が失われてしまう。このため、厚いＡｌ_２Ｏ_３膜をキャップ膜として用いることはできず、その結果、ｅＷＦ＝４．９ｅＶ以上を達成することは困難である。 In a CMOS (Complementary Metal Oxide Semiconductor) structure in a semiconductor manufacturing process of 32 nm or smaller, it is effective to use a stacked structure of a gate metal electrode and a high-k film, so that low voltage operation is realized. Both PMOS and NMOS require an effective work function (eWF) corresponding to the band edge in the energy gap of silicon (Si), for example, eWF = 4.2 eV or less for NMOS and eWF for PMOS. It is desirable to achieve 4.9 eV or more. In order to obtain a desired effective work function, therefore, for NMOS, a La ₂ O ₃ film is inserted as a cap layer at the interface between the gate metal electrode and the High-k film, or in the High-k film. The effective work function is controlled by diffusing lanthanum (La) atoms. In the PMOS, there is a method of controlling the effective work function by inserting an Al ₂ O ₃ film as a cap layer at the interface between the metal gate electrode and the high-k film. However, the Al ₂ O ₃ film has a dielectric constant of about 9 and is lower than that of the High-k film 15 to 25. Therefore, when a thick Al ₂ O ₃ film containing a large amount of Al atoms is used, a High-k film is used. A certain gate insulating film is thickened, and the effect of thinning the electrical film thickness using a high dielectric film is lost. For this reason, a thick Al ₂ O ₃ film cannot be used as a cap film, and as a result, it is difficult to achieve eWF = 4.9 eV or more.

従って、ゲート電極に用いる金属材料として、実効仕事関数が高い材料を選択することにより、Ａｌ_２Ｏ_３膜によって変調される仕事関数の値を小さくすることができる。その結果、膜厚が小さいＡｌ_２Ｏ_３膜によって所望の、高い実効仕事関数を有するゲートメタル電極を実現できる。そこで、上述したように、ゲートメタル電極として、シリコン（Ｓｉ）の価電子帯準位に近い窒化チタンアルミニウム（ＴｉＡｌＮ）膜、又は炭窒化タンタル（ＴａＣＮ）膜が次世代のゲートメタル電極材料として注目されている。 Therefore, by selecting a material having a high effective work function as the metal material used for the gate electrode, the value of the work function modulated by the Al ₂ O ₃ film can be reduced. As a result, a desired gate metal electrode having a high effective work function can be realized by the Al ₂ O ₃ film having a small film thickness. Therefore, as described above, as a gate metal electrode, a titanium aluminum nitride (TiAlN) film or a tantalum carbonitride (TaCN) film close to the valence band level of silicon (Si) attracts attention as a next-generation gate metal electrode material. Has been.

しかしながら、ゲートメタル電極として、ＴｉＡｌＮ膜又はＴａＣＮ膜を用いた場合は、物理的気相堆積（ＰＶＤ：Physical Vapor Deposition）法により成膜されたＴｉＡｌＮ膜の比抵抗は、〜２３００μΩ・ｃｍ程度と高抵抗であるため、トランジスタのスイッチング応答速度が低下してしまい、高速動作を実現できない。また、ＴａＣＮ膜の場合も、炭素の存在により高抵抗である。このような高抵抗なゲートメタル電極の場合は、たとえ実効仕事関数の値に所望の値を得られたとしても、ゲート電極の抵抗値及びその上層のポリシリコン電極との界面抵抗の上昇により、ＭＯＳＦＥＴにおける駆動能力の低下が避けられない。 However, when a TiAlN film or a TaCN film is used as the gate metal electrode, the specific resistance of the TiAlN film formed by the physical vapor deposition (PVD) method is as high as about 2300 μΩ · cm. Since it is a resistor, the switching response speed of the transistor decreases, and high-speed operation cannot be realized. The TaCN film also has a high resistance due to the presence of carbon. In the case of such a high-resistance gate metal electrode, even if a desired value is obtained as the effective work function value, due to the increase in the resistance value of the gate electrode and the interface resistance with the polysilicon electrode on the upper layer, A reduction in driving capability of the MOSFET is inevitable.

従って、金属自体が高い実効仕事関数を持ち、且つ、低抵抗を実現可能な材料、組成及び構造を有するゲートメタル電極の実現が望まれる。 Therefore, it is desired to realize a gate metal electrode having a material, composition and structure in which the metal itself has a high effective work function and can realize low resistance.

本発明は、前記の問題を解決し、ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を制御（調整）できるようにすることを目的とする。 An object of the present invention is to solve the above-mentioned problems and to control (adjust) the work function with a low-resistance gate metal electrode in a semiconductor device using a gate metal electrode and a High-k film. .

前記の目的を達成するため、本発明は、半導体装置を、第１導電型の半導体領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、高誘電体膜を含み、ゲート電極は、高誘電体膜の上に形成され、第１の金属窒化膜と第２の金属窒化膜とが交互に積層された実効仕事関数調整層を含み、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きい構成とする。
In order to achieve the above object, the present invention provides a semiconductor device comprising a gate insulating film formed on a semiconductor region of a first conductivity type, and a gate electrode formed on the gate insulating film. The insulating film includes a high dielectric film, the gate electrode is formed on the high dielectric film, and an effective work function adjustment layer in which the first metal nitride film and the second metal nitride film are alternately stacked. The first metal nitride film has a smaller resistance than the second metal nitride film, and the second metal nitride film has a larger adjustment amount of the effective work function than the first metal nitride film. .

本発明の半導体装置によると、ゲートメタル電極を構成する実効仕事関数調整層が、第１の金属窒化膜と第２の金属窒化膜とが交互に積層されてなり、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きいため、ゲートメタル電極の低抵抗化を図りながら、実効仕事関数を調整することができる。その結果、低抵抗且つ低しきい値動作を実現できるので、トランジスタの高速動作が可能となる。 According to the semiconductor device of the present invention, the effective work function adjusting layer constituting the gate metal electrode is formed by alternately laminating the first metal nitride film and the second metal nitride film, and the first metal nitride film is Since the resistance is smaller than that of the second metal nitride film, and the second metal nitride film has a larger effective work function adjustment amount than the first metal nitride film, the resistance of the gate metal electrode is reduced. The effective work function can be adjusted. As a result, low resistance and low threshold operation can be realized, so that the transistor can be operated at high speed.

本発明の半導体装置において、ゲート電極は、実効仕事関数調整層の上に形成され、第２導電型のシリコンからなる上部電極を有していることが好ましい。 In the semiconductor device of the present invention, the gate electrode is preferably formed on the effective work function adjusting layer and has an upper electrode made of second conductivity type silicon.

本発明の半導体装置において、実効仕事関数調整層は、第１の金属窒化膜と第２の金属窒化膜とを交互に積層してなる積層構造の上に形成され、その主成分が第１の金属窒化膜と同一で且つその膜厚が第１の金属窒化膜よりも大きい第３の金属窒化膜を有していてもよい。 In the semiconductor device of the present invention, the effective work function adjustment layer is formed on a stacked structure in which the first metal nitride film and the second metal nitride film are alternately stacked, and the main component thereof is the first. You may have the 3rd metal nitride film which is the same as a metal nitride film, and whose film thickness is larger than a 1st metal nitride film.

本発明の半導体装置において、第１の金属窒化膜の第１層は、ゲート絶縁膜の上に形成され、第２の金属窒化膜の第１層は、第１層の第１の金属窒化膜の上に形成されていてもよい。 In the semiconductor device of the present invention, the first layer of the first metal nitride film is formed on the gate insulating film, and the first layer of the second metal nitride film is the first metal nitride film of the first layer. It may be formed on.

本発明の半導体装置において、第１の金属窒化膜は、その組成にチタンと窒素とを含み、第２の金属窒化膜は、その組成にアルミニウムと窒素とを含んでもよい。 In the semiconductor device of the present invention, the first metal nitride film may contain titanium and nitrogen in its composition, and the second metal nitride film may contain aluminum and nitrogen in its composition.

この場合に、第１の金属窒化膜及び第２の金属窒化膜は、不純物として炭素、塩素、フッ素、酸素及びシリコンの少なくとも１つを含んでもよい。 In this case, the first metal nitride film and the second metal nitride film may contain at least one of carbon, chlorine, fluorine, oxygen, and silicon as an impurity.

また、この場合に、第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることが好ましい。 In this case, the thickness of the first metal nitride film is 1.5 nm to 2.5 nm, and the thickness of the second metal nitride film is 0.5 nm to 1.0 nm. Preferably there is.

本発明の半導体装置において、第１導電型はｐ型であり、高誘電体膜はその組成にハフニウム、ランタン及び酸素を含むことが好ましい。 In the semiconductor device of the present invention, it is preferable that the first conductivity type is p-type, and the high dielectric film includes hafnium, lanthanum, and oxygen in its composition.

また、本発明の半導体装置において、第１導電型はｎ型であり、高誘電体膜はその組成にハフニウム及び酸素を含むことが好ましい。 In the semiconductor device of the present invention, it is preferable that the first conductivity type is n-type, and the high dielectric film includes hafnium and oxygen in its composition.

本発明に係る半導体装置の製造方法は、第１導電型の半導体領域の上に、高誘電体膜を含むゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程と備え、ゲート電極を形成する工程は、ゲート絶縁膜の上に、第１の金属窒化膜と第２の金属窒化膜とを交互に積層することにより、実効仕事関数調整層を形成する工程を含み、第１の金属窒化膜は、第２の金属窒化膜よりも抵抗が小さく、第２の金属窒化膜は、第１の金属窒化膜よりも実効仕事関数の調整量が大きい。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a gate insulating film including a high dielectric film on a first conductivity type semiconductor region, and a step of forming a gate electrode on the gate insulating film. And the step of forming the gate electrode includes the step of forming the effective work function adjusting layer by alternately laminating the first metal nitride film and the second metal nitride film on the gate insulating film. The first metal nitride film has a smaller resistance than the second metal nitride film, and the second metal nitride film has a larger effective work function adjustment amount than the first metal nitride film.

本発明の半導体装置の製造方法によると、ゲートメタル電極を構成する実効仕事関数調整層を、第１の金属窒化膜と第２の金属窒化膜とを交互に積層し、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きい。このため、ゲートメタル電極の低抵抗化を図りながら、実効仕事関数を調整することができ、低抵抗且つ低しきい値動作を実現できるので、トランジスタの高速動作が可能となる。 According to the method of manufacturing a semiconductor device of the present invention, the first metal nitride film is formed by alternately stacking the first metal nitride film and the second metal nitride film as the effective work function adjusting layer constituting the gate metal electrode. Has a lower resistance than the second metal nitride film, and the second metal nitride film has a larger effective work function adjustment amount than the first metal nitride film. Therefore, the effective work function can be adjusted while reducing the resistance of the gate metal electrode, and the low resistance and low threshold operation can be realized, so that the transistor can be operated at high speed.

本発明の半導体装置の製造方法において、ゲート電極を形成する工程は、実効仕事関数調整層の上に、第２導電型のシリコンからなる上部電極を形成する工程を含むことが好ましい。 In the method for manufacturing a semiconductor device of the present invention, it is preferable that the step of forming the gate electrode includes a step of forming an upper electrode made of silicon of the second conductivity type on the effective work function adjusting layer.

本発明の半導体装置の製造方法において、実効仕事関数調整層を形成する工程は、第１の金属窒化膜及び第２の金属窒化膜の形成に原子層堆積法を用い、第１の金属窒化膜は、チタンを含む第１のガスと窒素原子を含む第１の窒化材とを用いて形成し、第２の金属窒化膜は、アルミニウムを含む第２のガスと窒素原子を含む第２の窒化材とを用いて形成することが好ましい。 In the method of manufacturing a semiconductor device of the present invention, the step of forming the effective work function adjusting layer uses an atomic layer deposition method for forming the first metal nitride film and the second metal nitride film, and the first metal nitride film Is formed using a first gas containing titanium and a first nitride material containing nitrogen atoms, and the second metal nitride film is formed of a second gas containing aluminum and a second nitride containing nitrogen atoms. It is preferable to form using a material.

この場合に、実効仕事関数調整層において、第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることが好ましい。 In this case, in the effective work function adjustment layer, the thickness of the first metal nitride film is 1.5 nm or more and 2.5 nm or less, and the thickness of the second metal nitride film is 0.5 nm or more and It is preferable that it is 1.0 nm or less.

本発明に係る半導体装置及びその製造方法によると、高誘電体膜の上に形成されたゲートメタル電極を有する半導体装置において、ゲートメタル電極の低抵抗化によるスイッチング応答速度の向上及び高い実効仕事関数値を得られ、低しきい値動作が可能となるため、ＭＯＳトランジスタの高機能化及び低消費電力化を実現できる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, in the semiconductor device having the gate metal electrode formed on the high dielectric film, the switching response speed is improved and the effective work function is increased by reducing the resistance of the gate metal electrode. Since a value can be obtained and a low threshold value operation is possible, it is possible to realize high performance and low power consumption of the MOS transistor.

図１（ａ）は本発明の一実施形態に係る半導体装置を示す模式的な断面図である。図１（ｂ）はＰＭＯＳにおけるゲート絶縁膜及びゲート電極の構成を示す部分的な拡大断面図である。FIG. 1A is a schematic cross-sectional view showing a semiconductor device according to an embodiment of the present invention. FIG. 1B is a partial enlarged cross-sectional view showing the configuration of the gate insulating film and the gate electrode in the PMOS. 図２（ａ）〜図２（ｅ）は本発明の一実施形態に係る半導体装置のゲート絶縁膜及びゲート電極の形成方法を示す工程順の断面図である。2A to 2E are cross-sectional views in order of steps showing a method for forming a gate insulating film and a gate electrode of a semiconductor device according to an embodiment of the present invention. 本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の形成方法の原料（ソース）投入タイミングを示すチャート図である。It is a chart which shows the raw material (source) injection | throwing-in timing of the formation method of the effective work function adjustment layer which is a gate metal electrode of the semiconductor device which concerns on one Embodiment of this invention. 図４（ａ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の形成メカニズムを説明する断面図である。図４（ｂ）は比較用であって、単層のＴｉＡｌＮからなるゲートメタル電極の形成メカニズムを説明する断面図である。FIG. 4A is a cross-sectional view illustrating a mechanism for forming an effective work function adjusting layer that is a gate metal electrode of a semiconductor device according to an embodiment of the present invention. FIG. 4B is a cross-sectional view illustrating a mechanism for forming a gate metal electrode made of a single layer of TiAlN for comparison. 図５は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとシート抵抗との関係を示すグラフである。FIG. 5 is a graph showing the relationship between the thickness of each effective work function adjusting layer, which is the gate metal electrode of the semiconductor device according to the embodiment of the present invention, and the sheet resistance. 図６（ａ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとＥＯＴとの関係を、ＡｌＮ層とＴｉＮ層との先付けの順序による影響と共に示すグラフである。図６（ｂ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとｅＷＦとの関係を、ＡｌＮ層とＴｉＮ層との先付けの順序による影響と共に示すグラフである。FIG. 6A shows the relationship between the thickness of each effective work function adjusting layer, which is the gate metal electrode of the semiconductor device according to the embodiment of the present invention, and the EOT, and the influence of the order of the AlN layer and TiN layer. It is a graph shown with. FIG. 6B shows the relationship between the thickness of each effective work function adjusting layer, which is the gate metal electrode of the semiconductor device according to the embodiment of the present invention, and the eWF, depending on the order of the AlN layer and TiN layer. It is a graph shown with. 図７は本発明の一実施形態に係るＰＭＯＳにおけるゲート絶縁膜及びゲート電極の構成を示す拡大断面図である。FIG. 7 is an enlarged cross-sectional view showing the configuration of the gate insulating film and the gate electrode in the PMOS according to the embodiment of the present invention. 図８（ａ）〜図８（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。FIG. 8A to FIG. 8D are cross-sectional views in order of steps showing the main part of the method for manufacturing a semiconductor device according to one embodiment of the present invention. 図９（ａ）〜図９（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。FIG. 9A to FIG. 9D are cross-sectional views in order of steps showing the main part of the method for manufacturing a semiconductor device according to one embodiment of the present invention. 図１０（ａ）〜図１０（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。FIG. 10A to FIG. 10C are cross-sectional views in order of steps showing the main part of the method for manufacturing a semiconductor device according to one embodiment of the present invention.

（一実施形態）
本発明の一実施形態について図１を参照しながら説明する。 (One embodiment)
An embodiment of the present invention will be described with reference to FIG.

図１（ａ）に示すように、一実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に選択的に形成された素子分離（ＳＴＩ：Shallow Trench Isolation）１０４によって区画されたＰＭＯＳ領域１０５及びＮＭＯＳ領域１０６を有している。 As shown in FIG. 1A, a semiconductor device according to an embodiment is partitioned by element isolation (STI: Shallow Trench Isolation) 104 selectively formed on an upper part of a semiconductor substrate 101 made of, for example, silicon (Si). The PMOS region 105 and the NMOS region 106 are provided.

半導体基板１０１における、ＰＭＯＳ領域１０５の上部には、ｎ型拡散層からなるＮウェル１０２が形成され、ＮＭＯＳ領域１０６の上部には、ｐ型拡散層からなるＰウェル１０３が形成されている。 In the semiconductor substrate 101, an N well 102 made of an n-type diffusion layer is formed above the PMOS region 105, and a P well 103 made of a p-type diffusion layer is formed above the NMOS region 106.

図１（ｂ）の部分拡大図に示すように、ＰＭＯＳを構成する第１のゲート絶縁膜１０９は、例えば、厚さが１．０ｎｍの酸化シリコン（ＳｉＯ_２）からなる界面酸化層（ＩＬ：interfacial layer）１０９ａと、厚さが１．７ｎｍのハフニウムシリケート（ＨｆＳｉＯ）又は酸化ハフニウム（ＨｆＯ_ｘ）等からなる第１の高誘電体膜１０９ｂとにより構成される。さらに、第１の高誘電体膜１０９ｂは、しきい値電圧調整用の不純物としてアルミニウム（Ａｌ）原子を含んでいる。 As shown in the partially enlarged view of FIG. 1B, the first gate insulating film 109 constituting the PMOS is, for example, an interface oxide layer (IL: made of silicon oxide (SiO ₂ ) having a thickness of 1.0 nm. an interfacial layer) 109a and a first high dielectric film 109b made of hafnium silicate (HfSiO) or hafnium oxide (HfO _x ) having a thickness of 1.7 nm. Further, the first high dielectric film 109b contains aluminum (Al) atoms as impurities for adjusting the threshold voltage.

第１のゲート絶縁膜１０９の上には、本実施形態の特徴である、ゲートメタル電極であり、且つ自身の実効仕事関数をｐ型のポリシリコンの仕事関数の値に近づくように調整する第１の実効仕事関数調整層１１０が形成されている。 On the first gate insulating film 109, there is a gate metal electrode, which is a feature of the present embodiment, and its effective work function is adjusted so as to approach the work function value of p-type polysilicon. One effective work function adjustment layer 110 is formed.

第１の仕事関数調整層１１０は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとから構成される。ＴｉＮ層１１０ａは、厚さが１．５ｎｍ以上且つ２．５ｎｍ以下であり、ＡｌＮ層１１０ｂは、厚さが０．５ｎｍ以上且つ１．０ｎｍ以下である。本実施形態においては、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂを１サイクルとして、６サイクル分を繰り返して堆積することにより、第１の実効仕事関数調整層１１０が形成されている。 The first work function adjustment layer 110 includes a TiN layer 110a and an AlN layer 110b. The TiN layer 110a has a thickness of 1.5 nm to 2.5 nm, and the AlN layer 110b has a thickness of 0.5 nm to 1.0 nm. In the present embodiment, the first effective work function adjusting layer 110 is formed by repeatedly depositing the TiN layer 110a and the AlN layer 110b for one cycle for six cycles.

なお、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとには、不純物として炭素（Ｃ）、塩素（Ｃｌ）、フッ素（Ｆ）、酸素（Ｏ）及びシリコン（Ｓｉ）の少なくとも１つを含んでいてもよい。 Note that the TiN layer 110a and the AlN layer 110b may contain at least one of carbon (C), chlorine (Cl), fluorine (F), oxygen (O), and silicon (Si) as an impurity.

第１の実効仕事関数調整層１１０の上には、ｐ型のポリシリコンからなり、比較的に厚い第１の上部ゲート電極１１１が形成されている。また、図１に示すように、Ｎウェル１０２の上部で且つ第１のゲート絶縁膜１０９の両側方には、ｐ型の第１のエクステンション領域１０８とｐ型の第１のソースドレイン領域１０７が形成されている。また、第１のゲート絶縁膜１０９、第１の実効仕事関数調整層１１０及び第１の上部ゲート電極１１１の両側面上には、絶縁膜からなる第１のサイドウォール１１２が形成されている。 A relatively thick first upper gate electrode 111 made of p-type polysilicon is formed on the first effective work function adjusting layer 110. As shown in FIG. 1, a p-type first extension region 108 and a p-type first source / drain region 107 are formed above the N well 102 and on both sides of the first gate insulating film 109. Is formed. A first sidewall 112 made of an insulating film is formed on both side surfaces of the first gate insulating film 109, the first effective work function adjusting layer 110, and the first upper gate electrode 111.

これに対し、ＮＭＯＳ領域１０６に形成されるＮＭＯＳは、第２のゲート絶縁膜１１５、第２の実効仕事関数調整層１１６及びｎ型のポリシリコンからなる第２の上部ゲート電極１１７、第２のサイドウォール１１８、ｎ型の第２のエクステンション領域１１４及びｎ型の第２のソースドレイン領域１１３により構成される。 On the other hand, the NMOS formed in the NMOS region 106 includes a second gate insulating film 115, a second effective work function adjustment layer 116, a second upper gate electrode 117 made of n-type polysilicon, The sidewall 118 includes an n-type second extension region 114 and an n-type second source / drain region 113.

ここで、第２のゲート絶縁膜１１５は、詳細な構成は図示していないが、厚さが１．０ｎｍの酸化シリコン（ＳｉＯ_２）からなる界面酸化層と、厚さが１．７ｎｍのハフニウムシリケート（ＨｆＳｉＯ）又は酸化ハフニウム（ＨｆＯ_ｘ）等からなる第２の高誘電体膜とにより構成される。さらに、第２の高誘電体膜は、しきい値電圧調整用の不純物としてランタン（Ｌａ）原子を含んでいる。 Here, although the detailed configuration of the second gate insulating film 115 is not shown, an interface oxide layer made of silicon oxide (SiO ₂ ) having a thickness of 1.0 nm, and hafnium having a thickness of 1.7 nm. The second high dielectric film is made of silicate (HfSiO) or hafnium oxide (HfO _x ). Further, the second high dielectric film contains lanthanum (La) atoms as impurities for adjusting the threshold voltage.

なお、第２の実効仕事関数調整層１１６の構成は、ＰＭＯＳの第１の実効仕事関数調整層１１１と同一である。 The configuration of the second effective work function adjustment layer 116 is the same as that of the first effective work function adjustment layer 111 of the PMOS.

すなわち、本実施形態に係るＰＭＯＳ及びＮＭＯＳを構成するゲート電極は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとを交互に積層してなる実効仕事関数調整層１１０、１１５と、その上に形成されたポリシリコンからなる上部ゲート電極１１１、１１７とが積層されてなる。また、各実効仕事関数調整層１１０、１１６におけるＴｉＮ層１１０ａの厚さは１．５ｎｍ以上且つ２．５ｎｍ以下であり、ＡｌＮ層１１０ｂの厚さは０．５ｎｍ以上且つ１．０ｎｍ以下である。 That is, the gate electrodes constituting the PMOS and NMOS according to the present embodiment include effective work function adjusting layers 110 and 115 formed by alternately stacking TiN layers 110a and AlN layers 110b, and polysilicon formed thereon. The upper gate electrodes 111 and 117 are stacked. Further, the thickness of the TiN layer 110a in each effective work function adjusting layer 110, 116 is 1.5 nm or more and 2.5 nm or less, and the thickness of the AlN layer 110b is 0.5 nm or more and 1.0 nm or less.

なお、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとは、必ずしも１層ごとに交互に積層される必要はなく、所望の実効仕事関数に必要なＡｌ量に応じて、例えば、２層のＡｌＮ層１１０ｂに対して１層のＴｉＮ層１１０ａを設ける構成としてもよい。また、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの積層構造は、所望の厚さを得られるまで、繰り返して積層すればよい。 Note that the TiN layers 110a and the AlN layers 110b do not necessarily have to be alternately stacked one by one. For example, depending on the amount of Al necessary for a desired effective work function, Alternatively, one TiN layer 110a may be provided. Further, the stacked structure of the TiN layer 110a and the AlN layer 110b may be repeatedly stacked until a desired thickness is obtained.

以下、ＰＭＯＳ領域１０５を中心に、第１のゲート絶縁膜１０９、第１の実効仕事関数調整層１１０及び第１の上部ゲート電極１１１の形成方法について図２及び図３を参照しながら説明する。 Hereinafter, a method for forming the first gate insulating film 109, the first effective work function adjusting layer 110, and the first upper gate electrode 111 will be described with reference to FIGS.

まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１０１の全面、すなわちＮウェル１０２の上に、厚さが１．０ｎｍのＳｉＯ_２からなる界面酸化層１０９ａを形成する。ここでは、界面酸化層１０９ａは、半導体基板１０１の主面を洗浄した後、熱酸化法により、温度が８００℃の酸化性雰囲気により形成する。 First, as shown in FIG. 2A, an interfacial oxide layer 109 a made of SiO ₂ having a thickness of 1.0 nm is formed on the entire surface of the semiconductor substrate 101 made of Si, that is, on the N well 102. Here, the interface oxide layer 109a is formed in an oxidizing atmosphere at a temperature of 800 ° C. by a thermal oxidation method after cleaning the main surface of the semiconductor substrate 101.

次に、図２（ｂ）に示すように、界面酸化層１０９ａの上に、第１の高誘電体膜１０９ｂを形成する。 Next, as shown in FIG. 2B, a first high dielectric film 109b is formed on the interface oxide layer 109a.

本実施形態においては、原子層堆積（ＡＬＤ：atomic layer deposition）法を用い、ハフニウム（Ｈｆ）ソースであるＴＤＭＡＨｆ (テトラキスジメチルアミノハフニウム)と、シリコン（Ｓｉ）ソースである３ＤＭＡＳ（トリスジメチルアミノシラン）と、酸化材であるオゾン（Ｏ_３）とを交互に基板表面に暴露することにより、物理膜厚が１．７ｎｍのＨｆＳｉＯ (ハフニウムシリケート)膜を形成する。このときのＨｆとＳｉとの組成比は６：４である。 In the present embodiment, an atomic layer deposition (ALD) method is used, and TDMAHf (tetrakisdimethylaminohafnium) that is a hafnium (Hf) source, 3DMAS (trisdimethylaminosilane) that is a silicon (Si) source, and By alternately exposing ozone (O ₃ ), which is an oxidizing material, to the substrate surface, a HfSiO (hafnium silicate) film having a physical film thickness of 1.7 nm is formed. The composition ratio of Hf and Si at this time is 6: 4.

続いて、第１のゲート絶縁膜１０９の表面に対してプラズマ窒化により、結晶化層の分離を抑制するための窒化処理を施し、その後、減圧酸素雰囲気中で温度が１０００℃で、１５秒間のアニールを行う。これにより、ＨｆＳｉＯ膜の表面近傍には窒素が導入されて、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）膜が形成される。この後、導入された窒素の安定化を図るために、温度が８００℃〜１１００℃程度で熱処理を行ってもよい。続いて、第１の高誘電体膜１０９ｂにおけるＰＭＯＳ領域１０５には、しきい値電圧調整用のアルミニウム（Ａｌ）を導入し、図示しないＮＭＯＳ領域１０６の第２の高誘電体膜には、しきい値電圧調整用のランタン（Ｌａ）を導入する。すなわち、第１のゲート絶縁膜１０９は、ＨｆＡｌＳｉＯＮ膜となり、第２のゲート絶縁膜１１５は、ＨｆＬａＳｉＯＮ膜となる。 Subsequently, the surface of the first gate insulating film 109 is subjected to nitridation treatment for suppressing separation of the crystallized layer by plasma nitridation, and then the temperature is 1000 ° C. in a reduced pressure oxygen atmosphere for 15 seconds. Annealing is performed. As a result, nitrogen is introduced near the surface of the HfSiO film to form a nitrogen-added hafnium silicate (HfSiON) film. Thereafter, heat treatment may be performed at a temperature of about 800 ° C. to 1100 ° C. in order to stabilize the introduced nitrogen. Subsequently, aluminum for the threshold voltage adjustment (Al) is introduced into the PMOS region 105 in the first high dielectric film 109b, and the second high dielectric film in the NMOS region 106 (not shown) A lantern (La) for threshold voltage adjustment is introduced. That is, the first gate insulating film 109 is an HfAlSiON film, and the second gate insulating film 115 is an HfLaSiON film.

第１のゲート絶縁膜１０９におけるＡｌの導入方法は、例えば、ＨｆＳｉＯ膜等の第１の高誘電体膜の上に、厚さが０．７ｎｍのいわゆるキャップ膜であるＡｌ酸化（ＡｌＯ_ｘ）膜を堆積して、ＨｆＡｌＳｉＯＮ膜を形成する。また、後述するように、Ａｌ酸化膜の上に厚さが１０ｎｍのＴｉＮ膜を堆積し、温度が６００℃〜１０００℃の熱処理を施して、ＨｆＳｉＯＮ膜中にＡｌを拡散した後、堆積したＴｉＮ膜をウェットエッチングで除去することにより、ＨｆＡｌＳｉＯＮ膜を形成してもよい。 A method of introducing Al in the first gate insulating film 109 is, for example, an Al oxide (AlO _x ) film that is a so-called cap film having a thickness of 0.7 nm on a first high dielectric film such as an HfSiO film. Is deposited to form a HfAlSiON film. Further, as will be described later, a TiN film having a thickness of 10 nm is deposited on the Al oxide film, heat treatment is performed at a temperature of 600 ° C. to 1000 ° C., Al is diffused in the HfSiON film, and then deposited TiN. The HfAlSiON film may be formed by removing the film by wet etching.

一方、第２のゲート絶縁膜１１５におけるＬａの導入方法は、例えば、ＨｆＳｉＯ膜等の第２の高誘電体膜の上に、厚さが２ｎｍのキャップ膜であるＬａ酸化（ＬａＯ_ｘ）膜を堆積し、その後、温度が６００℃〜１０００℃の熱処理を施して、第２の高誘電体膜中にＬａ原子を拡散する。続いて、第２の高誘電体膜中に拡散していない余剰のＬａ酸化膜をウェットエッチングで除去することにより、ＨｆＬａＳｉＯＮ膜を形成する。 On the other hand, for introducing La into the second gate insulating film 115, for example, a La oxide (LaO _x ) film that is a cap film having a thickness of 2 nm is formed on a second high dielectric film such as an HfSiO film. Then, heat treatment is performed at a temperature of 600 ° C. to 1000 ° C. to diffuse La atoms into the second high dielectric film. Subsequently, an excess La oxide film not diffused in the second high dielectric film is removed by wet etching, thereby forming an HfLaSiON film.

このように、実効仕事関数を変調するＬａ又はＡｌのＨｉｇｈ−ｋ膜中への拡散量は、Ｈｉｇｈ−ｋ膜の上に堆積したキャップ膜の膜厚と、その後の熱処理における熱処理温度と時間とにより制御することができる。 As described above, the amount of diffusion of La or Al into the high-k film that modulates the effective work function depends on the film thickness of the cap film deposited on the high-k film, and the heat treatment temperature and time in the subsequent heat treatment. Can be controlled.

次に、ゲート電極の一部、すなわちゲートメタル電極である第１の実効仕事関数調整層１１０を形成する。なお、ＮＭＯＳを構成する第２の実効仕事関数調整層１１６は、ＰＭＯＳを構成する第１の実効仕事関数調整層１１０と同時に形成される。 Next, a first effective work function adjustment layer 110 which is a part of the gate electrode, that is, a gate metal electrode is formed. Note that the second effective work function adjustment layer 116 constituting the NMOS is formed simultaneously with the first effective work function adjustment layer 110 constituting the PMOS.

上述したように、各実効仕事関数調整層１１０、１１６は、少なくともチタン（Ｔｉ）、アルミニウム（Ａｌ）及び窒素（Ｎ）を含む金属層ではあるが、窒化チタンアルミニウム（ＴｉＡｌＮ）ではない。 As described above, each of the effective work function adjusting layers 110 and 116 is a metal layer containing at least titanium (Ti), aluminum (Al), and nitrogen (N), but is not titanium aluminum nitride (TiAlN).

まず、図２（ｃ）及び図３に示すように、第１のゲート絶縁膜１０９に対して、基板温度が３００℃〜４００℃で、チタン（Ｔｉ）ソースである四塩化チタン（ＴｉＣｌ_４）ガスをＴ１秒間暴露した後、窒素（Ｎ_２）ガスによるパージをＴ２秒間行う。その後、アンモニア（ＮＨ_３）ガスをＴ３秒暴露し、最後に、ＮＨ_３ガスをＮ_２ガスでＴ４秒間パージする。この工程により、第１の高誘電体膜１０９ｂの上に、物理膜厚が０．４ｎｍ程度のＴｉＮ層１１０ａが形成される。従って、ＴｉＮ層１１０ａを所望の厚さとするには、図２（ｃ）に示す工程を少なくとも４回程度は繰り返す必要がある。 First, as shown in FIGS. 2C and 3, the substrate temperature is 300 ° C. to 400 ° C. with respect to the first gate insulating film 109, and titanium tetrachloride (TiCl ₄ ) that is a titanium (Ti) source. After exposing the gas for T1 seconds, a purge with nitrogen (N ₂ ) gas is performed for T2 seconds. Thereafter, ammonia (NH ₃ ) gas is exposed for T3 seconds, and finally, NH ₃ gas is purged with N ₂ gas for T4 seconds. By this step, a TiN layer 110a having a physical film thickness of about 0.4 nm is formed on the first high dielectric film 109b. Therefore, in order to make the TiN layer 110a have a desired thickness, it is necessary to repeat the process shown in FIG. 2C at least about four times.

次に、図２（ｄ）及び図３に示すように、ＴｉＮ層１１０ａに対して、アルミニウム（Ａｌ）ソースであるＴＭＡ（トリメチルアルミニウム）ガスをＴ５秒間暴露する。さらに、このＴＭＡガスをＮ_２ガスでＴ６秒間パージする。その後、再びＮＨ_３ガスにＴ７秒間暴露し、最後にＮＨ_３ガスをＮ_２ガスによりＴ８秒間パージする。これにより、ＴｉＮ層１１０ａの上に膜厚が０．１ｎｍ程度のＡｌＮ層１１０ｂが形成される。従って、図２（ｅ）に示すように、ＡｌＮ層１１０ｂを所望の厚さとするには、図２（ｄ）に示す工程を少なくとも５回程度は繰り返す必要がある。この図３に示す一連の工程を１サイクルとして、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂを６サイクル繰り返すことにより、物理膜厚が２０ｎｍの各実効仕事関数調整層１１０、１１６が形成される。 Next, as shown in FIGS. 2D and 3, the TiN layer 110a is exposed to TMA (trimethylaluminum) gas, which is an aluminum (Al) source, for T5 seconds. Further, the TMA gas is purged with N ₂ gas for T6 seconds. Then, it is again exposed to NH ₃ gas for T7 seconds, and finally NH ₃ gas is purged with N ₂ gas for T8 seconds. As a result, an AlN layer 110b having a thickness of about 0.1 nm is formed on the TiN layer 110a. Therefore, as shown in FIG. 2E, in order to make the AlN layer 110b have a desired thickness, the process shown in FIG. The effective work function adjusting layers 110 and 116 having a physical film thickness of 20 nm are formed by repeating the TiN layer 110a and the AlN layer 110b 6 cycles with the series of steps shown in FIG. 3 as one cycle.

なお、図３に示すように、各ガスの暴露時間Ｔ１〜Ｔ８は、ＡＬＤ装置により異なり、枚葉機の一例としては、Ｔ１が５０ｍｓ、Ｔ２が３ｓ、Ｔ３が３ｓ及びＴ４が１．５ｓである。また、Ｔ５は１００ｍｓ、Ｔ６は３ｓ、Ｔ７は３ｓ及びＴ８は１．５ｓである。なお、バッチ装置のように、チャンバ内の内容積が大きい場合は、Ｔ１が５ｓ、Ｔ２が３０ｓ、Ｔ３が１０ｓ及びＴ４が３０ｓのように、各ガス及びパージの暴露時間はそれぞれ長くなる。 As shown in FIG. 3, the exposure times T1 to T8 of each gas vary depending on the ALD apparatus. As an example of a sheet-fed machine, T1 is 50 ms, T2 is 3 s, T3 is 3 s, and T4 is 1.5 s. is there. T5 is 100 ms, T6 is 3 s, T7 is 3 s, and T8 is 1.5 s. When the internal volume in the chamber is large as in the batch apparatus, the exposure time of each gas and purge becomes longer as T1 is 5 s, T2 is 30 s, T3 is 10 s, and T4 is 30 s.

また、本実施形態においては、各実効仕事関数調整層１１０、１１６を構成する、ＡｌとＴｉとの組成比を１：１としたが、ＡｌとＴｉとの組成比は、実効仕事関数を決定するパラメータであり、所望の実効仕事関数によってその組成を変化させればよい。また、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとのＡＬＤの１サイクルにおける膜厚は、それぞれ原子の吸着率により決定されるため、必ずしも同一の膜厚とはならない。各実効仕事関数調整層１１０、１１６の組成比を変更するには、例えば、ＴｉＮ層１１０ａを１層形成した後に、ＡｌＮ層１１０ｂを２層形成すれば、ＴｉとＡｌとの比は１：２となる。 In this embodiment, the composition ratio of Al and Ti constituting each effective work function adjusting layer 110 and 116 is 1: 1, but the composition ratio of Al and Ti determines the effective work function. It is only necessary to change the composition according to a desired effective work function. In addition, since the film thickness in one cycle of ALD between the TiN layer 110a and the AlN layer 110b is determined by the adsorption rate of atoms, the film thickness is not necessarily the same. In order to change the composition ratio of each effective work function adjusting layer 110, 116, for example, if one layer of TiN layer 110a is formed and then two layers of AlN layer 110b are formed, the ratio of Ti and Al is 1: 2. It becomes.

なお、本実施形態においては、例えば、第１の高誘電体膜１０９ｂの上に、先にＴｉＮ層１１０ａを形成する方法を説明したが、先にＡｌＮ層１１０ｂを形成し、その後、ＴｉＮ層１１０ａを形成してもよい。 In the present embodiment, for example, the method of forming the TiN layer 110a first on the first high dielectric film 109b has been described. However, the AlN layer 110b is formed first, and then the TiN layer 110a. May be formed.

その後、第１の実効仕事関数調整層１１０の上に、ポリシリコンからなる第１の上部ゲート電極１１１を形成する。 Thereafter, a first upper gate electrode 111 made of polysilicon is formed on the first effective work function adjusting layer 110.

以上のように、本実施形態に係るゲートメタル電極である実効仕事関数調整層を有するＰＭＯＳ及びＮＭＯＳによると、従来のようにゲートメタル電極にＴｉＡｌＮ膜を用いる構成においては、ゲート電極が高抵抗となってＲＣ遅延が発生して、トランジスタの電気的特性が劣化するのに対し、本実施形態においては、所望の実効仕事関数を維持したまま、ＴｉＡｌＮからなるゲートメタル電極よりも低抵抗化が可能となるため、トランジスタの電気的特性が向上する。 As described above, according to the PMOS and NMOS having the effective work function adjustment layer, which is the gate metal electrode according to the present embodiment, in the configuration using the TiAlN film for the gate metal electrode as in the prior art, the gate electrode has a high resistance. In this embodiment, the RC delay occurs and the electrical characteristics of the transistor deteriorate. In this embodiment, the resistance can be lowered as compared with the gate metal electrode made of TiAlN while maintaining the desired effective work function. Therefore, the electrical characteristics of the transistor are improved.

図４（ａ）及び図４（ｂ）に第１の仕事関数調整層１１０の製造方法の詳細及びメカニズムを説明する。これは、第２の仕事関数調整層１１６においても、同様である。 FIG. 4A and FIG. 4B describe details and a mechanism of the manufacturing method of the first work function adjusting layer 110. The same applies to the second work function adjustment layer 116.

上述したように、本実施形態の特徴は、実効仕事関数調整層１１０、１１６が、従来のようにＴｉＡｌＮの単層膜ではなく、ＴｉＮとＡｌＮとの積層膜であり、さらに、本願発明者らは、種々の検討の結果、ＴｉＮ層１１０ａとＡlＮ層１１０ｂとの厚さを変化させることにより、積層構造の形成が可能であるという知見を得ている。 As described above, the present embodiment is characterized in that the effective work function adjusting layers 110 and 116 are not a single layer film of TiAlN as in the prior art, but a laminated film of TiN and AlN. As a result of various studies, it has been found that a laminated structure can be formed by changing the thicknesses of the TiN layer 110a and the AlN layer 110b.

具体的には、比較用の図４（ｂ）に示すように、形成時に、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂの１層当たりのそれぞれの厚さが１．５ｎｍ未満、及び０．５ｎｍ未満の場合は、膜の形成中にＴｉ原子とＡｌ原子とが相互拡散することにより、ＴｉＡｌＮからなる単層膜１１０Ａが形成されてしまう。これに対し、それぞれ１層当たりのＴｉＮ層１１０ａの厚さが１．５ｎｍ以上且つ２．５ｎｍ以下で、その上ＡｌＮ層１１０ｂの厚さが０．５ｎｍ以上且つ１．０ｎｍ以下で積層する場合は、ＴｉＮ層１１０ａとＡlＮ層１１０ｂとで、相互拡散が独立して進行する。従って、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの積層構造を実現できることを突き止めている。 Specifically, as shown in FIG. 4B for comparison, when the respective thicknesses of the TiN layer 110a and the AlN layer 110b are less than 1.5 nm and less than 0.5 nm at the time of formation. In this case, Ti atoms and Al atoms are interdiffused during the formation of the film, thereby forming a single layer film 110A made of TiAlN. On the other hand, when the thickness of each TiN layer 110a is 1.5 nm to 2.5 nm and the thickness of the AlN layer 110b is 0.5 nm to 1.0 nm. Interdiffusion proceeds independently between the TiN layer 110a and the AlN layer 110b. Therefore, it has been found that a laminated structure of the TiN layer 110a and the AlN layer 110b can be realized.

なお、図４（ａ）に示すように、ＴｉＮ／ＡｌＮの積層構造を形成した後のＴｉの濃度及びＡｌの濃度は、ＴｉＮ層１１０ａの内部及びＡｌＮ層１１０ｂの内部においても濃度勾配を有している。すなわち、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとのそれぞれの厚さ方向の中央部分において最も高濃度であり、且つ、ＴｉＮ膜１１０ａとＡｌＮ層１１０ｂとの界面において急激に変化する。このとき、ＴｉＮ層１１０ａがＡｌを含み、逆に、ＡｌＮ層１１０ｂがＴｉを含んでいてもよい。 As shown in FIG. 4A, the Ti concentration and the Al concentration after forming the TiN / AlN stacked structure have concentration gradients in the TiN layer 110a and the AlN layer 110b. ing. That is, it has the highest concentration in the central portion in the thickness direction of each of the TiN layer 110a and the AlN layer 110b, and changes rapidly at the interface between the TiN film 110a and the AlN layer 110b. At this time, the TiN layer 110a may contain Al, and conversely, the AlN layer 110b may contain Ti.

図５は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの各厚さを変化させた場合のシート抵抗を示している。図５からは、ＴｉＡｌＮの単層領域においては、１層当たりのＴｉＮ層及びＡｌＮ層の厚さが厚膜化するに従い、シート抵抗Ｒｓが単調増加する。これに対し、ＴｉＮ／ＡｌＮの積層領域に相が変化すると、低抵抗なＴｉＮ層１１０ａによって、シート抵抗Ｒｓが減少することが分かる。 FIG. 5 shows the sheet resistance when the thicknesses of the TiN layer 110a and the AlN layer 110b are changed. From FIG. 5, in the single layer region of TiAlN, the sheet resistance Rs monotonously increases as the thickness of the TiN layer and AlN layer per layer increases. On the other hand, when the phase changes in the TiN / AlN stacked region, the sheet resistance Rs is reduced by the low resistance TiN layer 110a.

すなわち、本実施形態に係る半導体装置、すなわちＭＯＳトランジスタは、従来のＭＯＳトランジスタと比較して、Ｓｉの価電子帯付近の実効仕事関数（ｅＷＦ）値を得ながら、ゲート電極のシート抵抗Ｒｓの低抵抗化を実現することができる。さらに、仕事関数調整層（ゲートメタル電極）にＡｌＮ層を有することにより、上部ゲート電極からの酸素の拡散を抑制することができる。このため、拡散工程時におけるゲート絶縁膜１０９、１１５の膜厚の増大を抑止することができる。 That is, the semiconductor device according to the present embodiment, that is, the MOS transistor, has a lower sheet resistance Rs of the gate electrode while obtaining an effective work function (eWF) value near the valence band of Si as compared with the conventional MOS transistor. Resistance can be realized. Furthermore, by having an AlN layer in the work function adjusting layer (gate metal electrode), diffusion of oxygen from the upper gate electrode can be suppressed. For this reason, an increase in the film thickness of the gate insulating films 109 and 115 during the diffusion process can be suppressed.

図６（ａ）及び図６（ｂ）は、１層当たりのＴｉＮ層とＡｌＮ層との各厚さを変化させた場合の、図４（ａ）の構造におけるシリコン酸化膜換算膜厚（ＥＯＴ）及び実効仕事関数(ｅＷＦ)との関係を示すグラフである。なお、ゲートメタル電極の厚さは２０ｎｍとしている。参考用として、ＴｉＮからなる単層膜の場合の結果と、第１の高誘電体膜１０９ｂの上に、ＴｉＮ層１１０ａから先に形成した場合の結果（ＴｉＮ先付け）と、ＡｌＮ層１１０ｂから先に形成した場合の結果（ＡｌＮ先付け）とを示している。ＴｉＮ／ＡｌＮからなる積層構造によって実効仕事関数（ｅＷＦ）の値を制御するには、ＴｉＮ／ＡｌＮの積層構造を有さない構造と比べて、ＥＯＴの増大を抑制しつつ、実効仕事関数を高くすることが望ましい。なお、ＴｉＮの単層膜においては、膜厚が２０ｎｍにおいて、ＥＯＴは１．７ｎｍ値度で、ｅＷＦは４．７８ｅＶ程度である。 FIGS. 6A and 6B show the equivalent silicon oxide film thickness (EOT) in the structure of FIG. 4A when the thicknesses of the TiN layer and the AlN layer per layer are changed. ) And the effective work function (eWF). The thickness of the gate metal electrode is 20 nm. For reference, the result in the case of a single layer film made of TiN, the result in the case where the TiN layer 110a is formed first on the first high dielectric film 109b (TiN pre-attachment), and the tip from the AlN layer 110b are used. The results (AlN pre-attachment) are shown. In order to control the value of the effective work function (eWF) by the laminated structure composed of TiN / AlN, the effective work function is increased while suppressing the increase in EOT as compared with the structure not having the laminated structure of TiN / AlN. It is desirable to do. In the single layer film of TiN, when the film thickness is 20 nm, EOT is 1.7 nm and eWF is about 4.78 eV.

図６（ａ）に示すＥＯＴの結果から、ＡｌＮを先付けするＡｌＮ先付け構造と比較して、ＴｉＮを先付けするＴｉＮ先付け構造の方がＥＯＴの薄膜化が実現できることが分かる。さらに、１層当たりのＴｉＮ層１１０ａの厚さ及びＡｌＮ層１１０ｂの厚さが０．８ｎｍ以上且つ２．５ｎｍ以下、及び０．３ｎｍ以上且つ１．０ｎｍ以下の各領域において、ＥＯＴが極小領域を持つことが分かる。ここで、ＡｌＮを先付けにすることによるＥＯＴの増大は、ゲートメタル電極と第１の高誘電体膜１０９ｂとの界面におけるＡｌＮ層１１０ｂが絶縁膜として機能するため、又は１層目のＡｌＮ層１１０ｂの形成時に、第１の高誘電体膜１０９ｂにＡｌ原子が拡散した結果、その誘電率が低下したためと考えられる。 From the result of EOT shown in FIG. 6A, it can be seen that the TiN leading structure in which TiN is preceded can realize the thinning of the EOT as compared with the AlN leading structure in which AlN is preceded. Further, in each region where the thickness of the TiN layer 110a and the thickness of the AlN layer 110b per layer is 0.8 nm to 2.5 nm, and 0.3 nm to 1.0 nm, the EOT has a minimum region. I understand that I have it. Here, the increase in EOT due to the advance of AlN is because the AlN layer 110b at the interface between the gate metal electrode and the first high dielectric film 109b functions as an insulating film, or the first AlN layer 110b. This is probably because the dielectric constant decreased as a result of Al atoms diffusing into the first high dielectric film 109b during the formation of.

さらに、図６（ｂ）に示すｅＷＦの結果から、ＴｉＮ／ＡｌＮの積層構造及びＴｉＡｌＮの単層構造のいずれにおいても、ｅＷＦ＝４．９４ｅＶ以上の高ｅＷＦ値を達成できることが分かる。 Furthermore, from the eWF results shown in FIG. 6B, it can be seen that a high eWF value of eWF = 4.94 eV or more can be achieved in both the TiN / AlN laminated structure and the TiAlN single layer structure.

以上の結果と、図５に示すシート抵抗の結果とを考慮すると、１層当たりのＴｉＮ層１１０ａの厚さ及びＡｌＮ層１１０ｂの厚さが１．５ｎｍ以上且つ２．５ｎｍ以下、及び０．５ｎｍ以上且つ１．０ｎｍ以下のＴｉＮ／ＡｌＮからなる積層構造となる領域において、低シート抵抗値、ＥＯＴ値の薄膜化及び高ｅＷＦ値を実現できるため、ＭＯＳトランジスタの高速動作が可能となる。 Considering the above results and the sheet resistance results shown in FIG. 5, the thickness of the TiN layer 110a and the thickness of the AlN layer 110b per layer are 1.5 nm or more and 2.5 nm or less, and 0.5 nm. Since the low sheet resistance value, the thin EOT value, and the high eWF value can be realized in the region having a laminated structure of TiN / AlN of 1.0 nm or less, the MOS transistor can be operated at high speed.

（一実施形態の第１変形例）
上述の一実施形態においては、実効仕事関数調整層であるゲートメタル電極の構造が、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとからなる積層膜を所望の膜厚に達するまで積層を繰り返す構造であったのに対し、本変形例においては、実効仕事関数値に大きく影響するのは、第１の高誘電体膜１０９ｂ膜の直上又はその近傍のＡｌＮ層１１０ｂであること、且つ、ゲートメタル電極全体の抵抗を低抵抗化するのは、ＴｉＮ層１１０ａであることに着目した構造である。 (First Modification of One Embodiment)
In the above-described embodiment, the structure of the gate metal electrode, which is the effective work function adjustment layer, is a structure in which the stacked film composed of the TiN layer 110a and the AlN layer 110b is repeatedly stacked until a desired film thickness is reached. On the other hand, in this modification, the effective work function value is greatly affected by the AlN layer 110b immediately above or in the vicinity of the first high dielectric film 109b and the resistance of the entire gate metal electrode. It is a structure that focuses on the TiN layer 110a that lowers the resistance.

すなわち、本変形例においては、実効仕事関数の値の変調層として、高誘電体膜上において、少なくとも所定の実効仕事関数を得ることができる積層数を持つＡｌＮ／ＴｉＮからなる積層膜を形成し、その後、ゲートメタル電極全体の低抵抗化を図るために、ＡｌＮ／ＴｉＮの積層構造の上に、比較的に厚いＴｉＮ層１１０Ｂを堆積した構造を持つ。ここで、上部のＴｉＮ層１１０Ｂの厚さは、所望のゲートメタル電極の厚さから実効仕事関数値の変調に必要なＴｉＮ／ＡｌＮの積層構造の厚さの差分となる。 That is, in this modification, a multilayer film made of AlN / TiN having a number of layers that can obtain at least a predetermined effective work function is formed on the high dielectric film as the modulation layer of the effective work function value. Thereafter, in order to reduce the resistance of the entire gate metal electrode, a relatively thick TiN layer 110B is deposited on the AlN / TiN laminated structure. Here, the thickness of the upper TiN layer 110B is the difference between the thickness of the TiN / AlN laminated structure necessary for modulation of the effective work function value from the desired thickness of the gate metal electrode.

このように、本変形例は、ゲートメタル電極をＴｉＮ／ＡｌＮの積層膜を１サイクル又は２サイクル分繰り返し、物理膜厚が最大で７ｎｍ程度のＴｉＮ／ＡｌＮを対とする積層膜を形成した後、形成された積層膜の上に、厚さが１３ｎｍで低抵抗のＴｉＮ層１１０Ｂを堆積することにより、厚さが２０ｎｍのゲートメタル電極を形成する。 As described above, in this modification, after the TiN / AlN laminated film is repeated for one cycle or two cycles as the gate metal electrode, and a laminated film of TiN / AlN having a physical film thickness of about 7 nm at the maximum is formed. Then, a TiN layer 110B having a thickness of 13 nm and a low resistance is deposited on the formed laminated film, thereby forming a gate metal electrode having a thickness of 20 nm.

このように、本変形例によると、一実施形態よりもさらにゲートメタル電極部分の低抵抗化を図れるため、トランジスタ能力の向上を実現することができる。 As described above, according to this modification, the resistance of the gate metal electrode portion can be further reduced as compared with the embodiment, so that the transistor capability can be improved.

（製造方法）
以下、本発明の一実施形態に係る半導体装置（ＣＭＯＳトランジスタ）の製造方法の要部を図８〜図１０に基づいて説明する。 (Production method)
The main part of the method for manufacturing a semiconductor device (CMOS transistor) according to one embodiment of the present invention will be described below with reference to FIGS.

まず、図８（ａ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に、ＳＴＩ法による素子分離１０４を選択的に形成する。その後、半導体基板１０１におけるＰＭＯＳ領域１０５にＮウェル１０２を形成し、そのＮＭＯＳ領域１０６にＰウェル１０２を形成する。 First, as shown in FIG. 8A, element isolation 104 is selectively formed by STI on an upper portion of a semiconductor substrate 101 made of, for example, silicon (Si). Thereafter, an N well 102 is formed in the PMOS region 105 of the semiconductor substrate 101, and a P well 102 is formed in the NMOS region 106.

続いて、ＰＭＯＳ領域１０５及びＮＭＯＳ領域１０６を含む半導体基板１０１の上に、厚さが１．５ｎｍ以下の酸化シリコン又は酸窒化シリコンからなる界面酸化層１０９ａを形成する。界面酸化層１０９ａは、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）ガスを含む雰囲気中で、処理温度を７００℃〜１０００℃として形成できる。また、界面酸化層１０９ａとして、シリコン酸窒化膜を形成する場合には、シリコン酸化膜を窒素含有プラズマ照射により窒化処理を行った後、膜質の緻密化を図るために、温度が８００℃〜１１００℃の酸素を含む雰囲気又は窒素を含む雰囲気中で熱処理することが望ましい。 Subsequently, an interface oxide layer 109 a made of silicon oxide or silicon oxynitride having a thickness of 1.5 nm or less is formed on the semiconductor substrate 101 including the PMOS region 105 and the NMOS region 106. The interface oxide layer 109a can be formed at a treatment temperature of 700 ° C. to 1000 ° C. in an atmosphere containing oxygen (O ₂ ) or dinitrogen monoxide (N ₂ O) gas. In the case where a silicon oxynitride film is formed as the interface oxide layer 109a, the silicon oxide film is subjected to nitriding treatment by nitrogen-containing plasma irradiation, and then the temperature is set to 800 ° C. to 1100 in order to increase the film quality. It is desirable to perform heat treatment in an atmosphere containing oxygen at 0 ° C. or an atmosphere containing nitrogen.

次に、図８（ｂ）に示すように、界面酸化層１０９ａの上に、膜厚が３ｎｍ以下の高誘電体膜１０９Ｂを形成する。高誘電体膜には、酸化ハフニウム（ＨｆＯ_２）、酸窒化ハフニウム（ＨｆＯＮ）及び窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）の群から選ばれる少なくとも１つを含むことが好ましい。また、高誘電体膜１０９Ｂには、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、炭素（Ｃ）、塩素（Ｃｌ）、イットリウム（Ｙ）及びゲルマニウム（Ｇｅ）の群から選ばれる少なくとも１つを不純物として含めてもよい。 Next, as shown in FIG. 8B, a high dielectric film 109B having a thickness of 3 nm or less is formed on the interfacial oxide layer 109a. The high dielectric film preferably contains at least one selected from the group consisting of hafnium oxide (HfO ₂ ), hafnium oxynitride (HfON), and nitrogen-added hafnium silicate (HfSiON). The high dielectric film 109B includes zirconium (Zr), lanthanum (La), aluminum (Al), titanium (Ti), tantalum (Ta), carbon (C), chlorine (Cl), yttrium (Y) and At least one selected from the group of germanium (Ge) may be included as an impurity.

次に、図８（ｃ）に示すように、高誘電体膜１０９Ｂの上に、例えば膜厚が１０ｎｍ程度のＴｉＮからなるハードマスク膜２０１を形成する。ハードマスク膜２０１は、四塩化チタン（ＴｉＣｌ_４）ガスとアンモニア（ＮＨ_３）ガスを用いたＡＬＤ法又はＰＶＤ法により形成することが望ましい。その後、図示はしていないが、ハードマスク膜２０１の上にその全面を覆うようにレジストを塗布し、リソグラフィ法により、ＮＭＯＳ領域１０６を開口するレジストパターンを形成する。 Next, as shown in FIG. 8C, a hard mask film 201 made of, for example, TiN having a thickness of about 10 nm is formed on the high dielectric film 109B. The hard mask film 201 is preferably formed by an ALD method or a PVD method using titanium tetrachloride (TiCl ₄ ) gas and ammonia (NH ₃ ) gas. Thereafter, although not shown, a resist is applied on the hard mask film 201 so as to cover the entire surface, and a resist pattern that opens the NMOS region 106 is formed by lithography.

次に、図８（ｄ）に示すように、レジストパターンをマスクとして、例えば過酸化水素（Ｈ_２Ｏ_２）を主成分とする薬液を用いたウェットエッチングにより、レジストパターンのＮＭＯＳ領域１０６に露出するハードマスク膜２０１を選択的に除去する。 Next, as shown in FIG. 8D, the resist pattern is exposed to the NMOS region 106 of the resist pattern by wet etching using a chemical solution containing hydrogen peroxide (H ₂ O ₂ ) as a main component, for example, using the resist pattern as a mask. The hard mask film 201 to be removed is selectively removed.

次に、図９（ａ）に示すように、ＰＶＤ法又はＡＬＤ法により、ＰＭＯＳ領域１０５におけるハードマスク膜２０１の上と、ＮＭＯＳ領域１０６における、露出した高誘電体膜１０９Ｂの上とに、Ｌａ酸化物（ＬａＯ_ｘ）又はＬａからなるＬａ含有層２０２を形成する。続いて、形成されたＬａ含有層２０２に対して、温度が６００℃〜１０００℃程度の熱処理を行う。これにより、高誘電体膜１０９ＢにおけるＮＭＯＳ領域には、Ｌａ原子を拡散した第２の高誘電体膜と、界面酸化層１０９ａとからなる第２のゲート絶縁膜１１５が形成される。 Next, as shown in FIG. 9A, the PVD method or the ALD method is used to form La on the hard mask film 201 in the PMOS region 105 and on the exposed high dielectric film 109B in the NMOS region 106. A La-containing layer 202 made of oxide (LaO _x ) or La is formed. Subsequently, heat treatment is performed on the formed La-containing layer 202 at a temperature of about 600 ° C. to 1000 ° C. As a result, a second gate insulating film 115 composed of the second high dielectric film in which La atoms are diffused and the interface oxide layer 109a is formed in the NMOS region of the high dielectric film 109B.

次に、図９（ｂ）に示すように、例えば塩化水素（ＨＣｌ）を主成分とする薬液を用いたウェットエッチングにより、熱処理後に残留したＬａ含有層２０２を除去する。 Next, as shown in FIG. 9B, the La-containing layer 202 remaining after the heat treatment is removed by, for example, wet etching using a chemical solution mainly composed of hydrogen chloride (HCl).

次に、図９（ｃ）に示すように、例えばＨ_２Ｏ_２を主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域１０５に残るハードマスク膜２０１を除去する。なお、図示はしていないが、高誘電体膜１０９ＢにおけるＰＭＯＳ領域１０５に、Ａｌ原子を拡散する場合は、高誘電体膜１０９Ｂを形成した後（図８（ｂ））に、Ａｌ含有層を形成する。その後、ハードマスク層を高誘電体１０９Ｂの上の全面に形成し、ＮＭＯＳ領域１０６のハードマスク層及びＡｌ含有層をウェットエッチングにより除去することにより、ＰＭＯＳ領域１０５に、Ａｌを含む第１の高誘電体膜１０９ｂを形成する。これにより、ＰＭＯＳ領域１０５においては、Ａｌ原子を拡散した第１の高誘電体膜１０９ｂと界面酸化層１０９ａとからなる第１のゲート絶縁膜１０９が形成される。 Next, as shown in FIG. 9C, the hard mask film 201 remaining in the PMOS region 105 is removed by, for example, wet etching using a chemical solution mainly composed of H ₂ O ₂ . Although not shown, when Al atoms are diffused in the PMOS region 105 in the high dielectric film 109B, the Al-containing layer is formed after the high dielectric film 109B is formed (FIG. 8B). Form. Thereafter, a hard mask layer is formed on the entire surface of the high dielectric 109B, and the hard mask layer and the Al-containing layer in the NMOS region 106 are removed by wet etching, so that the PMOS region 105 has a first high Al-containing layer. A dielectric film 109b is formed. As a result, in the PMOS region 105, a first gate insulating film 109 composed of the first high dielectric film 109b in which Al atoms are diffused and the interface oxide layer 109a is formed.

次に、図９（ｄ）に示すように、ＴｉＣｌ_４とＮＨ_３とを用いたＡＬＤ法により、第１のゲート絶縁膜１０９及び第２のゲート絶縁膜１１５の上に、膜厚が１．５ｎｍ以上且つ２．５ｎｍ以下のＴｉＮ層１１０ａを形成する。 Next, as shown in FIG. 9D, the film thickness is 1. on the first gate insulating film 109 and the second gate insulating film 115 by the ALD method using TiCl ₄ and NH ₃ . A TiN layer 110a having a thickness of 5 nm or more and 2.5 nm or less is formed.

次に、図１０（ａ）に示すように、ＴＭＡとＮＨ_３とを用いたＡＬＤ法により、ＴｉＮ層１１０ａの上の全面に、膜厚が０．５ｎｍ以上１．０ｎｍ以下のＡｌＮ層１１０ｂを形成する。 Next, as shown in FIG. 10A, an AlN layer 110b having a thickness of 0.5 nm or more and 1.0 nm or less is formed on the entire surface of the TiN layer 110a by an ALD method using TMA and NH _3. Form.

次に、図１０（ｂ）に示すように、ＡｌＮ層１１０ｂの上に、さらに、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとを交互に堆積することにより、膜厚が１５ｎｍ以上且つ２０ｎｍ以下のＴｉＮ／ＡｌＮの積層構造を持つ実効仕事関数調整層１１０Ｃを形成する。 Next, as shown in FIG. 10B, TiN layers 110a and AlN layers 110b are alternately deposited on the AlN layer 110b, thereby forming a TiN / AlN film having a thickness of 15 nm or more and 20 nm or less. The effective work function adjusting layer 110C having the laminated structure is formed.

次に、図１０（ｃ）に示すように、形成された実効仕事関数調整層１１０Ｃの上にポリシリコン膜を形成し、形成したポリシリコン膜のＰＭＯＳ領域１０５には、ホウ素（Ｂ）等のｐ型の不純物を選択的にドープし、また、形成したポリシリコン膜のＮＭＯＳ領域１０６には、ヒ素（Ａｓ）又は燐（Ｐ）等のｎ型の不純物を選択的にドープする。続いて、リソグラフィ法及びエッチング法により、ＰＭＯＳ領域１０５において、ｐ型不純物がドープされたポリシリコン膜、実効仕事関数調整層１１０Ｃ、第１のゲート絶縁膜１０９に対して、また、ＮＭＯＳ領域１０６においては、ｎ型不純物がドープされたポリシリコン膜、実効仕事関数調整層１１０Ｃ、第２のゲート絶縁膜１１５に対して、それぞれゲート電極を得るパターニングを行う。これにより、ＰＭＯＳ領域１０５においては、第１の実効仕事関数調整層１１０及びその上のＴｉＮ／ＡｌＮの積層構造を持つ第１の実効仕事関数調整層１１０からなるゲート電極が形成され、ＮＭＯＳ領域１０６においては、第２の実効仕事関数調整層１１６及びその上のＴｉＮ／ＡｌＮの積層構造を持つ第２の実効仕事関数調整層１１６からなるゲート電極が形成される。 Next, as shown in FIG. 10C, a polysilicon film is formed on the formed effective work function adjusting layer 110C, and in the PMOS region 105 of the formed polysilicon film, boron (B) or the like is formed. A p-type impurity is selectively doped, and the NMOS region 106 of the formed polysilicon film is selectively doped with an n-type impurity such as arsenic (As) or phosphorus (P). Subsequently, by the lithography method and the etching method, in the PMOS region 105, the polysilicon film doped with the p-type impurity, the effective work function adjustment layer 110 </ b> C, the first gate insulating film 109, and in the NMOS region 106. Performs patterning for obtaining a gate electrode on the polysilicon film doped with the n-type impurity, the effective work function adjustment layer 110C, and the second gate insulating film 115, respectively. As a result, in the PMOS region 105, a gate electrode including the first effective work function adjustment layer 110 and the first effective work function adjustment layer 110 having a laminated structure of TiN / AlN formed thereon is formed. In FIG. 2, a gate electrode is formed which includes the second effective work function adjusting layer 116 and the second effective work function adjusting layer 116 having a TiN / AlN laminated structure thereon.

続いて、通常のＣＭＯＳ製造フローに従って、ＰＭＯＳ領域１０５においては、ｐ型の第１のエクステンション領域１０８、第１のサイドウォール１１２及びｐ型の第１のソースドレイン領域１０７を形成する。また、ＮＭＯＳ領域１０６においては、ｎ型の第２のエクステンション領域１１４、第２のサイドウォール１１８及びｎ型の第２のソースドレイン領域１１３を形成して、図１（ａ）に示す、ＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳトランジスタを得る。 Subsequently, in the PMOS region 105, a p-type first extension region 108, a first sidewall 112, and a p-type first source / drain region 107 are formed according to a normal CMOS manufacturing flow. Further, in the NMOS region 106, an n-type second extension region 114, a second sidewall 118, and an n-type second source / drain region 113 are formed, and the PMOS and the NMOS shown in FIG. A CMOS transistor made of NMOS is obtained.

本発明に係る半導体装置及び半導体装置の製造方法は、ゲートメタル電極の低抵抗化によるスイッチング応答速度の向上及び高い実効仕事関数値を得られる結果、ＭＯＳトランジスタの高機能化及び低消費電力化を実現でき、特に、ゲートメタル電極及び高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法等に有用である。 The semiconductor device and the method for manufacturing the semiconductor device according to the present invention can improve the switching response speed by reducing the resistance of the gate metal electrode and obtain a high effective work function value. In particular, it is useful for a semiconductor device having a gate metal electrode and a high dielectric gate insulating film, a manufacturing method thereof, and the like.

１０１半導体基板
１０２Ｎウェル
１０３Ｐウェル
１０４素子分離
１０５ＰＭＯＳ領域
１０６ＮＭＯＳ領域
１０７第１のソースドレイン領域
１０８第１のエクステンション領域
１０９第１のゲート絶縁膜
１０９ａ界面酸化層
１０９ｂ第１の高誘電体膜
１０９Ｂ高誘電体膜
１１０第１の実効仕事関数調整層
１１０Ａ単層膜
１１０ＢＴｉＮ層（第３の金属窒化膜）
１１０Ｃ仕事関数調整層
１１０ａＴｉＮ層（第１の金属窒化膜）
１１０ｂＡｌＮ層（第２の金属窒化膜）
１１１第１の上部ゲート電極
１１２第１のサイドウォール
１１３第２のソースドレイン領域
１１４第２のエクステンション領域
１１５第２のゲート絶縁膜
１１６第２の実効仕事関数調整層
１１７第２の上部ゲート電極
１１８第２のサイドウォール
２０１ハードマスク膜
２０２Ｌａ含有層 101 Semiconductor substrate 102 N well 103 P well 104 Element isolation 105 PMOS region 106 NMOS region 107 First source / drain region 108 First extension region 109 First gate insulating film 109a Interfacial oxide layer 109b First high dielectric film 109B High dielectric film 110 First effective work function adjustment layer 110A Single layer film 110B TiN layer (third metal nitride film)
110C Work function adjusting layer 110a TiN layer (first metal nitride film)
110b AlN layer (second metal nitride film)
111 First upper gate electrode 112 First sidewall 113 Second source / drain region 114 Second extension region 115 Second gate insulating film 116 Second effective work function adjustment layer 117 Second upper gate electrode 118 Second sidewall 201 Hard mask film 202 La-containing layer

Claims

A gate insulating film formed on the semiconductor region of the first conductivity type;
A gate electrode formed on the gate insulating film,
The gate insulating film includes a high dielectric film,
The gate electrode includes an effective work function adjusting layer formed on the high dielectric film, wherein the first metal nitride film and the second metal nitride film are alternately stacked,
The first metal nitride film has a smaller resistance than the second metal nitride film, and the second metal nitride film has a larger effective work function adjustment amount than the first metal nitride film. A featured semiconductor device.

The semiconductor device according to claim 1, wherein the gate electrode includes an upper electrode formed on the effective work function adjusting layer and made of second conductivity type silicon.

The effective work function adjusting layer is formed on a laminated structure in which the first metal nitride film and the second metal nitride film are alternately laminated, and the main component thereof is the first metal nitride film. 3. The semiconductor device according to claim 1, further comprising: a third metal nitride film that has the same thickness as the first metal nitride film and is larger than the first metal nitride film.

A first layer of the first metal nitride film is formed on the gate insulating film;
4. The semiconductor according to claim 1, wherein the first layer of the second metal nitride film is formed on the first metal nitride film of the first layer. 5. apparatus.

The first metal nitride film includes titanium and nitrogen in its composition,
5. The semiconductor device according to claim 1, wherein the second metal nitride film contains aluminum and nitrogen in its composition.

6. The semiconductor device according to claim 5, wherein the first metal nitride film and the second metal nitride film contain at least one of carbon, chlorine, fluorine, oxygen, and silicon as impurities.

The thickness of the first metal nitride film is 1.5 nm or more and 2.5 nm or less,
7. The semiconductor device according to claim 5, wherein a film thickness of the second metal nitride film is not less than 0.5 nm and not more than 1.0 nm.

The first conductivity type is p-type;
The semiconductor device according to claim 1, wherein the high dielectric film includes hafnium, lanthanum, and oxygen in its composition.

The first conductivity type is n-type;
The semiconductor device according to claim 1, wherein the high dielectric film contains hafnium and oxygen in its composition.

Forming a gate insulating film including a high dielectric film on the semiconductor region of the first conductivity type;
Forming a gate electrode on the gate insulating film; and
The step of forming the gate electrode includes a step of forming an effective work function adjusting layer by alternately laminating a first metal nitride film and a second metal nitride film on the gate insulating film. ,
The first metal nitride film has a smaller resistance than the second metal nitride film,
The method of manufacturing a semiconductor device, wherein the second metal nitride film has a larger effective work function adjustment amount than the first metal nitride film.

11. The method of manufacturing a semiconductor device according to claim 10, wherein the step of forming the gate electrode includes a step of forming an upper electrode made of silicon of the second conductivity type on the effective work function adjusting layer. Method.

The step of forming the effective work function adjustment layer uses an atomic layer deposition method for forming the first metal nitride film and the second metal nitride film,
The first metal nitride film is formed using a first gas containing titanium and a first nitride material containing nitrogen atoms,
12. The method of manufacturing a semiconductor device according to claim 11, wherein the second metal nitride film is formed by using a second gas containing aluminum and a second nitride material containing nitrogen atoms.

In the effective work function adjustment layer, the first metal nitride film has a thickness of 1.5 nm to 2.5 nm, and the second metal nitride film has a thickness of 0.5 nm to 1 nm. The method of manufacturing a semiconductor device according to claim 12, wherein the thickness is 0.0 nm or less.