JP2012114334A - Semiconductor module having cavity substrate, failure analysis method for the same, and method of manufacturing the semiconductor module - Google Patents

Semiconductor module having cavity substrate, failure analysis method for the same, and method of manufacturing the semiconductor module Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor module that has a good heat radiation effect, can be thinned, and can reduce the number of manufacturing processes and material cost, and to provide a failure analysis method for the semiconductor module, and a method of manufacturing the semiconductor module.SOLUTION: A semiconductor module has: an electronic component 11 mounted on a main board 20; and a cavity substrate 12 mounted on the main board 20, having a cavity part 12a forming a concave space, and housing the electronic component 11 in the cavity part 12a. An upper surface of the electronic component 11 and a bottom surface 12b of the cavity part 12a are directly contacted with each other in a state that heat can transfer without using a bonding material such as a solder or a conductive adhesive agent or the like therebetween.

Description

本発明は、キャビティ基板を備える半導体モジュール、該半導体モジュールの不良解析方法、及び該半導体モジュールの製造方法に関する。 The present invention relates to a semiconductor module comprising a cavity substrate, failure analysis method of the semiconductor module, and a method for producing the semiconductor module.

近年、電子機器の小型化、薄型化に伴い、高密度な実装技術として、パッケージ・オン・パッケージや部品内蔵基板を用いた3次元スタック実装構造が知られている。 Recently, miniaturization of electronic devices, with the thinner, high-density mounting technology, there is known a three-dimensional stack implementation structure using a package-on-package or component-embedded substrate. その3次元スタック実装技術の1つとして、凹状の空間であるキャビティ部を有する基板(以下、「キャビティ基板」と称する)を用いた、半導体チップ、半導体パッケージ、チップ部品などの形態を有する電子部品の実装技術が知られている。 One of the three-dimensional stack implementation techniques, a substrate having a cavity portion is concave space (hereinafter, referred to as "cavity substrate") using a semiconductor chip, a semiconductor package, an electronic component in the form of a chip component implementation techniques are known.

例えば、図20に示す3次元スタック実装構造では、メインボード20上に半田バンプ22を用いて実装されたキャビティ基板12と、キャビティ基板12のキャビティ部12aの底面12bに、半田バンプ21を用いて実装した、半導体チップ、半導体パッケージ、チップ部品などの電子部品11とを備えている。 For example, in a three-dimensional stacked mounting structure shown in FIG. 20, the cavity substrate 12 mounted with the solder bumps 22 on the main board 20, the bottom surface 12b of the cavity 12a of the cavity substrate 12, using solder bumps 21 the implemented, semiconductor chip, a semiconductor package, and an electronic component 11 such as a chip component. 電子部品11とキャビティ基板12との半田バンプ21による電気的接続部分、及び、キャビティ基板12とメインボード20との半田バンプ22による電気的接続部分は、それぞれ、アンダーフィル樹脂11bで補強されている。 The electrical connection portion by solder bumps 21 of the electronic component 11 and the cavity substrate 12, and, the electrical connection portion by solder bumps 22 of the cavity substrate 12 and the main board 20, respectively, are reinforced with the underfill resin 11b .

また、キャビティ基板12上には、ベアチップ、WLCSP(Wafer Level Chip Size Package;ウエハーレベルチップサイズパッケージ)、BGA(Ball Grid Array)、CSP(Chip Scale Package)、及びQFP(Quad Flat Package)からなる群から選ばれる少なくとも1種の能動電子部品31や、チップコンデンサ、チップ抵抗、及びチップコイルからなる群から選ばれる少なくとも1種の受動電子部品32が実装されている。 Moreover, on the cavity substrate 12 is bare, WLCSP; the group consisting of (Wafer Level Chip Size Package wafer level chip size package), BGA (Ball Grid Array), CSP (Chip Scale Package), and QFP (Quad Flat Package) and at least one active electronic component 31 is selected from, chip capacitors, chip resistors, and at least one passive electronic component 32 is selected from the group consisting of chip coil is mounted.

図20に示す3次元スタック実装構造を、接続端子(ピン)数の多いWLCSPなどを実装するために用いると、キャビティ基板12における、導体層(配線層)、絶縁層、保護層などの層数の増加に伴って、実装構造の高さの増大が問題となる。 3D stack mounting structure shown in FIG. 20, when used to implement such connection terminal (pin) a large number of WLCSP, the cavity substrate 12, a conductor layer (wiring layer), the insulating layer, number of layers, such as protective layer with increasing, the increase in the height of the mounting structure is problematic.

これに対して、図21に示すように、メインボード20に、上記電子部品11を実装するとともに、電子部品11をキャビティ部12aで覆うようにキャビティ基板12をメインボード20上に配置した3次元スタック実装構造が知られている。 In contrast, as shown in FIG. 21, the main board 20, with mounting the electronic components 11, three-dimensional electronic components 11 is arranged a cavity substrate 12 so as to cover at the cavity portion 12a on the main board 20 stack implementation structure is known. この実装構造では、電子部品11とメインボード20との半田バンプ21による電気的接続部分、及び、キャビティ基板12とメインボード20との半田バンプ22による電気的接続部分は、それぞれ、アンダーフィル樹脂11bで補強されている。 In this mounting structure, the electrical connection portion by solder bumps 21 of the electronic component 11 and the main board 20, and electrical connection portion by solder bumps 22 of the cavity substrate 12 and the main board 20, respectively, the underfill resin 11b It is in is reinforced. また、電子部品11の上表面11aとキャビティ部12の底面12bとの間には、隙間(ギャップ)11gが形成されており、この隙間にはアンダーフィル樹脂11bが充填されている。 Between the upper surface 11a and bottom surface 12b of the cavity 12 of the electronic component 11, the gap (gap) are 11g is formed, the under-fill resin 11b is filled in this gap.

この3次元スタック実装構造によれば、電子部品11が直接メインボード20に電気的に接続されるので、キャビティ基板12の配線層数を少なくすることができるため、実装構造の薄型化に有利となる。 According to this three-dimensional stacked mounting structure, since the electronic component 11 are electrically connected directly to the main board 20, it is possible to reduce the number of wiring layers of the cavity substrate 12, and slimming of the mounting structure Become. また、この3次元スタック実装構造によれば、キャビティ部12aの底面12bへ電子部品11を実装する工程を省くことができるため、製造工程数の削減(製造工程の簡素化)、材料コストの節減が実現されるようにもなる。 Further, according to the three-dimensional stacked mounting structure, since it is possible to omit the step of mounting the electronic components 11 to the bottom surface 12b of the cavity 12a, (simplification of the manufacturing process) production reduction in the number of steps, savings in material costs There is also to be realized.

ところが、図21に示すような実装構造では、キャビティ基板12のキャビティ部12aの底面12bと、電子部品11の上表面11aとの間に隙間11gが形成されているので、キャビティ基板12の電気的接続部分の補強のためにアンダーフィル樹脂11bを充填すると、キャビティ部12aの底面12bと電子部品11の上表面11aとの間の隙間11gにアンダーフィル樹脂11bが侵入するようになる。 However, in the mounting structure shown in FIG. 21, a bottom surface 12b of the cavity 12a of the cavity substrate 12, since the gap 11g is formed between the upper surface 11a of the electronic component 11, the electrical of the cavity substrate 12 When filling the underfill resin 11b for reinforcement of the connecting portion, the under-fill resin 11b into the gap 11g between the upper surface 11a of the bottom surface 12b and the electronic component 11 of the cavity portion 12a comes to penetration. このため、電子部品11を取り出した後に当該電子部品11の上表面11aに硬化したアンダーフィル樹脂11bが付着することになり、電子部品11の不良解析の妨げになる。 Therefore, will be under-fill resin 11b cured on the surface 11a of the electronic component 11 is attached after removal of the electronic components 11, hinder the failure analysis of the electronic component 11. そして、電子部品11の上表面11aからアンダーフィル樹脂11bを除去する操作(工程)が必要になる。 The operation of removing the underfill resin 11b from the upper surface 11a of the electronic component 11 (step) is required. これは、電子部品11の不良解析を行う場合には、電子部品11の上表面11aからアンダーフィル樹脂11bを除去して清浄な鏡面状態とした状態とする必要があるためである。 This is because when performing the failure analysis of the electronic part 11 is to the top surface 11a of the electronic component 11 by removing the underfill resin 11b is required to be a state with a clean mirror surface state.

即ち、図21に示す実装構造では、図22に示すようにメインボード20から半導体モジュール10aを除去すると、半導体モジュール10aと電子部品11とがアンダーフィル樹脂11bによって一体とされた状態でメインボード20から分離される。 That is, in the mounting structure shown in FIG. 21, removal of the semiconductor module 10a from the main board 20 as shown in FIG. 22, the main board 20 in a state where the semiconductor module 10a and the electronic component 11 is integrated by the under-fill resin 11b It is separated from. この状態では、当該電子部品11の上表面11aにアンダーフィル樹脂11bが付着しているため、電子部品11の不良解析を行うことができない。 In this state, since the underfill resin 11b on the surface 11a of the electronic component 11 is attached, can not be carried out failure analysis of the electronic component 11. ここで、半導体モジュール10aは、図21に示す実装構造において、メインボード20以外の部分によって構成されている。 Here, the semiconductor module 10a is in the mounting structure shown in FIG. 21, is constituted by a portion other than the main board 20.

そして、図21に示す実装構造では、図23に示すように、キャビティ基板12から、電子部品11を分離した上で、さらに加熱処理、溶剤処理、研磨処理などによって、電子部品11の上表面11aからアンダーフィル樹脂11bを除去する工程が必要になってしまう。 Then, in the mounting structure shown in FIG. 21, as shown in FIG. 23, the cavity substrate 12, after separating the electronic components 11, further heat treatment, solvent treatment, such as by polishing, the upper surface 11a of the electronic component 11 it becomes necessary step of removing the underfill resin 11b from.

また、図21に示すように、電子部品11の上表面11aとキャビティ基板12のキャビティ部12aの底面12bの間に隙間11gが形成されていると、電子部品11からキャビティ基板12への熱の放散は、熱伝達効率が悪い輻射熱となる。 Further, as shown in FIG. 21, a gap 11g between the upper surface 11a and bottom surface 12b of the cavity 12a of the cavity substrate 12 of the electronic component 11 is formed, the heat from the electronic components 11 to the cavity substrate 12 dissipation, heat transfer efficiency is bad radiant heat. このため、電子部品11からの熱の放散には半田バンプ21を通してメインボード20に伝熱させる経路を利用することになるので、熱放散の効率が悪くなってしまう。 Therefore, the dissipation of heat from the electronic component 11 so will utilize the path for transferring heat to the main board 20 through the solder bump 21, the efficiency of heat dissipation is deteriorated.

さらに、図21に示す実装構造では、キャビティ基板12のキャビティ部12aの底面12bと電子部品11の上表面11aとの間に隙間11gが存在することで、半導体モジュール10aの厚み(高さ)が厚く(高く)なることがある。 Further, in the mounting structure shown in FIG. 21, that the gap 11g is present between the upper surface 11a of the bottom surface 12b and the electronic component 11 of the cavity 12a of the cavity substrate 12, a semiconductor module 10a in the thickness (height) it may become thicker (higher).

また、図20、図21に示すようなキャビティ基板12を有する3次元スタック実装構造では、電子部品11からの熱がキャビティ部12a内に滞留し易いことから、電子部品11から効率的に熱を放散させることが重要な課題となる。 Further, FIG. 20, the three-dimensional stack mounting structure having a cavity substrate 12 as shown in FIG. 21, the heat from it is easy to stay in the cavity portion 12a of the electronic component 11, the heat efficiently from the electronic component 11 be dissipated becomes an important issue.

そのため、図20に示す実装構造に類似するものとして、図24に示すように、半導体モジュール10bにおいて、キャビティ基板12のキャビティ部12aに実装された電子部品11の実装面と反対側の当該電子部品11の上表面に、熱伝導性の良好な銅などからなる放熱基板40bを配置したものが提案されている(例えば、特許文献1を参照)。 Therefore, as similar to the mounting structure shown in FIG. 20, as shown in FIG. 24, in the semiconductor module 10b, opposite the electronic component and the mounting surface of the electronic component 11 mounted in the cavity portion 12a of the cavity substrate 12 on the surface of 11, those disposed heat radiation substrate 40b made of a good thermal conductivity copper have been proposed (e.g., see Patent Document 1). 図24を参照して、キャビティ基板12は、マザーボード30上に実装され、複数の導体層(配線層)120、及び、導体層120間を電気的に接続するビア120aを有している。 Referring to FIG. 24, the cavity substrate 12 is mounted on a mother board 30 on, and has a plurality of conductor layers (wiring layers) 120 and, via 120a to electrically connect the conductor layer 120. キャビティ基板12上には、複数の電子部品33が実装されている。 The cavity substrate 12, a plurality of electronic components 33 are mounted.

図24に示す実装構造では、放熱基板40bは、半田や導電性接着剤などの接合用材41を用いてマザーボード30と接着されている。 In the mounting structure shown in FIG. 24, the heat radiation substrate 40b is bonded to the mother board 30 by using the bonding timber 41 such as solder or a conductive adhesive. そして、この実装構造では、この放熱基板40bによってマザーボード30を介して電子部品11で発生した熱が効率的に外部に放熱されるようになる。 And, in this mounting structure, heat generated in the electronic component 11 via the mother board 30 by the heat radiation substrate 40b is to be radiated efficiently to the outside.

ところが、図24に示す実装構造では、半導体モジュール10bに、放熱基板40b、半田や導電性接着剤などの接合用材41のためのスペースを確保する必要があり、半導体モジュール10bの高さが高く(厚さが厚く)なり、小型化の妨げになるとともに、半導体モジュール10bの配線設計、端子(ピン)配置が制限されることがあった。 However, in the mounting structure shown in FIG. 24, the semiconductor module 10b, the heat radiation substrate 40b, it is necessary to secure a space for bonding timber 41 such as solder or a conductive adhesive, the height of the semiconductor module 10b is high ( thickness is thick) it becomes, with hinders miniaturization, the wiring design of the semiconductor module 10b, there is the terminals (pins) arranged is limited. また、放熱基板40b、半田や導電性接着剤などの接合用材41を電子部品11上に形成するため、半導体モジュール10bの製造工程が複雑化し、材料コストも増加してしまうことがあった。 Further, in order to form the heat radiation substrate 40b, the bonding timber 41 such as solder or a conductive adhesive on the electronic component 11, and the manufacturing process is complicated semiconductor module 10b, there is that the material cost increases. さらに、図24に示すように、電子部品11の実装面と反対側の当該電子部品11の上表面11aと放熱基板40bとを、接着剤などの接合用材(図示せず)で接続すると、当該電子部品11の上表面11aがそのような粘着性を有する材料で汚染されてしまい、電子部品11の不良解析の妨げになることがある。 Furthermore, as shown in FIG. 24, the the upper surface 11a of the mounting surface and the opposite side of the electronic component 11 of the electronic component 11 and heat dissipation board 40b, when connected at the junction timber such as an adhesive (not shown), the on the surface 11a of the electronic component 11 will be contaminated with a material having such adhesive, there can interfere with failure analysis of the electronic component 11.

さらに、放熱効果を付与した3次元スタック実装構造として、図25に示すように、半導体モジュール10cにおいて、電子部品11の下方に配置した放熱用のバンプ電極11cと、配線基板51に形成した熱拡散板52とを熱伝達が可能な状態で接触させた実装構造が知られている(例えば、特許文献2を参照)。 Further, as the three-dimensional stack implementation structure imparted with heat dissipation effect, as shown in FIG. 25, in the semiconductor module 10c, and the bump electrode 11c for heat dissipation disposed below the electronic component 11, the thermal diffusion formed in the wiring board 51 mounting structure of the plate 52 into contact with possible heat transfer state is known (for example, see Patent Document 2). この実装構造では、電子部品11は、配線基板51上に実装されるとともに、キャビティ基板12のキャビティ部12a内に収納されている。 In this mounting structure, the electronic component 11, while being mounted on the wiring board 51 are accommodated in the cavity portion 12a of the cavity substrate 12.

このような実装構造では、バンプ電極11cと熱拡散板52とを熱伝達が可能な状態で接触させるため、電子部品11の直下の領域に専用のスペースが必要となる。 In such a mounting structure, for contacting the bump electrode 11c and the thermal diffusion plate 52 in a state capable of heat transfer, a dedicated space in the region directly under the electronic component 11 is required. さらに、バンプ電極11cや熱拡散板52に余分な材料コストを要してしまう。 Further, it takes an extra material costs to the bump electrodes 11c and heat diffusion plate 52.

近年、携帯電話などで用いられる半導体チップ又は半導体パッケージ、例えば、上述したWLCSPなどでは、WLCSPである電子部品11の直下には、ほぼ全面(フルグリッド)に、多数の接続端子が配置されている(例えば、図21参照)。 Recently, a semiconductor chip or a semiconductor package used in mobile phones, for example, in the WLCSP described above, immediately below the electronic component 11 is a WLCSP, over substantially the entire surface (full grid), a large number of connection terminals are arranged (e.g., see FIG. 21).

特開2001−44243号公報 JP 2001-44243 JP 特開2004−71597号公報 JP 2004-71597 JP

しかしながら、このようにWLCSPである電子部品11を実装する場合、図25に示す実装構造を採用すると、熱拡散板52に充分な放熱効果を持たせるため当該熱拡散板52が占めるスペースを大きくすることで電子部品11の直下の領域に余裕がなくなってしまう。 However, when mounting the electronic component 11 is thus WLCSP, increased when employing the mounting structure shown in FIG. 25, the space occupied by the heat diffusion plate 52 for imparting sufficient heat radiation effect in the thermal diffusion plate 52 there would be no room in the region directly under the electronic part 11 by. そしてこの結果、配線の取り回しが困難になり、結果として放熱効果、薄型化の妨げになることがあった。 The result, the wiring layout of becomes difficult, resulting in heat dissipation effect, there can interfere with thinning.

本発明は、こうした実情に鑑みてなされたものであり、良好な放熱効果を有するとともに、薄型化、製造工程数の削減、及び材料コストの節減が可能な半導体モジュール、該半導体モジュールの不良解析方法、及び該半導体モジュールの製造方法を提供することを目的とする。 The present invention has been made in view of these circumstances, and has a good heat dissipation effect, thinner, reducing the number of manufacturing steps, and material cost savings possible semiconductor module, failure analysis method of the semiconductor module , and an object thereof to provide a manufacturing method of the semiconductor module.

本発明の第1の観点に係る半導体モジュールは、 The semiconductor module according to a first aspect of the present invention,
メインボード上に搭載された電子部品と、 And electronic components mounted on the main board,
前記メインボード上に搭載され、凹状の空間を形成するキャビティ部を有するとともに、前記電子部品を前記キャビティ部内に収納したキャビティ基板と、を備え、 Wherein mounted on the main board, which has a cavity for forming a concave space, and a cavity substrate housed in the cavity portion of the electronic component,
前記電子部品の上表面と、前記キャビティ部の底面とが、熱伝達が可能な状態で直接的に接触していることを特徴とする。 Said upper surface of the electronic component, the bottom surface of the cavity, characterized in that in direct contact with possible heat transfer conditions.

前記メインボードと前記電子部品とを電気的に接続するための第1バンプ、前記メインボードと前記キャビティ基板とを電気的に接続するための第2バンプは、補強樹脂によって補強されていることを特徴とすることが好ましい。 First bump for electrically connecting the electronic component and the main board, second bump for electrically connecting the cavity substrate and the main board, that is reinforced by the reinforcing resin it is preferably characterized.

前記キャビティ部において、前記電子部品の上表面が直接接触する領域には、前記キャビティ部よりも熱伝導率の高い放熱材が配置され、前記放熱材の表面は、平滑な状態とされるとともに、前記キャビティ部の前記底面の一部を構成していることが好ましい。 In the cavity, the in the region where the surface is in direct contact over the electronic components, the high heat radiation material having heat conductivity is arranged than the cavity portion, the surface of the heat radiating member, as well as being a smooth state, it is preferable that constitutes a part of the bottom surface of the cavity portion.

前記放熱材は、金属から形成され、かつ、前記半導体モジュールのグランド電極と、熱的かつ電気的に接続されていることが好ましい。 The heat radiating member is formed from metal, and a ground electrode of the semiconductor module, it is preferable that the thermally and electrically connected.

前記メインボードにおいて、前記キャビティ基板の第2バンプに対応するように設けられた電極パッドのサイズが、前記電子部品の第1バンプに対応するように設けられた電極パッドのサイズよりも大きいことが好ましい。 In the main board, second size of the electrode pads provided so as to correspond to the bumps of the cavity substrate, is larger than the size of the first electrode pads provided to correspond to the bumps of the electronic component preferable.

前記キャビティ基板の第2バンプの数をN、キャビティ基板の質量をM、前記電子部品の第1バンプの数をn、前記電子部品の質量をmとした場合、M/N>m/nの関係式を満たすことが好ましい。 The number of second bumps of the cavity substrate N, the mass of the cavity substrate M, the number of n of the first bumps of the electronic component, if the mass of the electronic component and the m, the M / N> m / n it is preferable to satisfy the relational expression.

前記メインボードと前記電子部品とを電気的に接続するための第1バンプは、樹脂コアボール又は金属コアボールが埋設されている半田バンプであることが好ましい。 First bump for electrically connecting the electronic component and the main board is preferably a resin core ball or metal core balls are solder bumps are embedded.
前記放熱材の表面には、亜酸化銅の皮膜を成長させる黒化処理が行われていることが好ましい。 On the surface of the heat radiating member is preferably blackened to grow a film of cuprous oxide have been made.

本発明の第2の観点に係る半導体モジュールの不良解析方法は、 Failure analysis method of a semiconductor module according to a second aspect of the present invention,
本発明の第1の観点に係る半導体モジュールを用意する工程と、 Preparing a semiconductor module according to the first aspect of the present invention,
前記電子部品と前記メインボードとの電気的接続を補強する補強樹脂が軟化する所定温度での加熱処理を行い、前記マザーボード上に搭載された前記電子部品から前記キャビティ基板を取り除く工程と、 A step of the electronic component and a heat treatment is performed at a predetermined temperature which reinforcing resin for reinforcing the electrical connection is softened with the main board, removing the cavity substrate from onboard the electronic component on the motherboard,
前記所定温度での加熱処理を行いながら、前記メインボードから前記電子部品を取り出す工程と、 While heat treatment at the predetermined temperature, taking out the electronic component from the main board,
不良検査装置を使用して前記電子部品の不良解析を行う工程と、 And performing failure analysis of the electronic component by using the defect inspection apparatus,
を備えていることを特徴とする。 Characterized in that it comprises a.

本発明の第3の観点に係る半導体モジュールの製造方法は、 The method of manufacturing a semiconductor module according to a third aspect of the present invention,
凹状の空間を形成するキャビティ部を有するキャビティ基板に設けられた電極パッドに、半田バンプを形成する工程と、 The electrode pads provided on a cavity substrate having a cavity portion to form a concave space, and forming a solder bump,
前記キャビティ基板上に、ベアチップ、WLCSP、BGA、CSP、及びQFPからなる群から選ばれる少なくとも1種の能動電子部品、又は、チップコンデンサ、チップ抵抗、及びチップコイルからなる群から選ばれる少なくとも1種の受動電子部品を搭載したキャビティ基板モジュールを形成する工程と、 The cavity on the substrate, the bare chip, WLCSP, BGA, CSP, and at least one active electronic component is selected from the group consisting of QFP, or, chip capacitors, chip resistors, and at least one selected from the group consisting of chip coil forming a cavity substrate module with passive electronic components,
マザーボード上に電子部品を搭載する工程と、 And the step of mounting the electronic components on the motherboard,
前記マザーボード上に搭載された前記電子部品が前記キャビティ部に収納されるように、当該マザーボード上に前記キャビティ基板モジュールを搭載する工程と、 As the electronic component mounted on the mother board is accommodated in the cavity portion, and a step of mounting the cavity substrate module on the motherboard,
前記電子部品及び前記キャビティ基板モジュールを搭載したマザーボードに、アンダーフィル樹脂を充填する工程と、 Wherein the electronic component and the motherboard equipped with the cavity substrate module, and the step of filling an underfill resin,
リフローにより前記アンダーフィル樹脂を硬化させる工程と、 And curing the underfill resin by reflow,
を備えていることを特徴とする。 Characterized in that it comprises a.

本発明によれば、良好な放熱効果を有するとともに、薄型化、製造工程の簡素化、材料コストの節減が可能な半導体モジュール、該半導体モジュールの不良解析方法、及び、該半導体モジュールの製造方法を提供することができる。 According to the present invention, which has a good heat dissipation effect, thinner, simplifying the manufacturing process, material cost savings possible semiconductor module, failure analysis method of the semiconductor module, and a manufacturing method of the semiconductor module it is possible to provide.

(a)、(b)は、本発明の実施形態に係る半導体モジュールを模式的に示す断面図である。 (A), (b), the semiconductor module according to the embodiment of the present invention is a cross-sectional view schematically showing. 底面に放熱材を有するキャビティ基板の構造を示す断面図である。 It is a sectional view showing a structure of a cavity substrate having a heat radiating member to the bottom surface. キャビティ基板及び電子部品の設計工程を模式的に示す断面図である。 The cavity substrate and the electronic components of the design process is a sectional view schematically showing. (a)〜(c)は、キャビティ基板を有する半導体モジュールのリフローによる半田バンプの接続状態を説明するための断面図である。 (A) ~ (c) are sectional views for illustrating the connection state of the solder bump reflow of the semiconductor module having a cavity substrate. (a)〜(c)は、キャビティ基板を有する半導体モジュールのリフローによる半田バンプの接続状態を説明するための断面図である。 (A) ~ (c) are sectional views for illustrating the connection state of the solder bump reflow of the semiconductor module having a cavity substrate. (a)〜(c)は、キャビティ基板を有する半導体モジュールのリフローによる半田バンプの接続状態を説明するための断面図である。 (A) ~ (c) are sectional views for illustrating the connection state of the solder bump reflow of the semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジューの製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの不良解析工程を説明するための図である。 It is a diagram for explaining a failure analysis process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの不良解析工程を説明するための図である。 It is a diagram for explaining a failure analysis process of a semiconductor module having a cavity substrate. キャビティ基板を有する半導体モジュールの不良解析工程を説明するための図である。 It is a diagram for explaining a failure analysis process of a semiconductor module having a cavity substrate. 外形が正方形状のキャビティ基板を模式的に示す平面図である。 Contour is a plan view schematically showing the square-shaped cavity substrate. 図16AのA−A線に沿った断面図である。 It is a sectional view taken along line A-A of FIG. 16A. 底面にソルダーレジストが塗布されているキャビティ基板の構造を示す断面図である。 A solder resist on the bottom is a sectional view showing a structure of a cavity substrate being coated. 外形がコ字状(U字状)のキャビティ基板を模式的に示す平面図である。 Contour is a plan view schematically showing the cavity substrate of U-shape (U-shape). 図18AのB−B線に沿った断面図である。 It is a sectional view taken along line B-B of FIG. 18A. 外形がコ字状(U字状)のキャビティ基板を有する半導体モジュールを模式的に示す断面図である。 Contour is a cross-sectional view schematically showing a semiconductor module having a cavity substrate in a U-shape (U-shape). 電子部品がキャビティ基板に実装されている半導体モジュールを模式的に示す断面図である。 The semiconductor module on which electronic components are mounted in the cavity substrate is a sectional view schematically showing. 電子部品がメインボードに電気的に接続され、キャビティ基板とメインボードとの間に補強樹脂が充填されている半導体モジュールを模式的に示す断面図である。 Electronic components are electrically connected to the main board, a cross-sectional view schematically showing a semiconductor module in which the reinforcing resin is filled between the cavity substrate and the main board. 図21に示す状態から、半導体モジュールをメインボードから取り出している状態を模式的に示す断面図である。 From the state shown in FIG. 21 is a cross-sectional view schematically showing a state in which retrieves the semiconductor module from the main board. 図22に示す半導体モジュールから電子部品を取り出している状態を模式的に示す半導体モジュールの断面図である。 A state of taking out an electronic component from the semiconductor module shown in FIG. 22 is a cross-sectional view of the semiconductor module shown schematically. キャビティ基板と放熱基板とを有する半導体モジュールを模式的に示す断面図である。 The semiconductor module having a cavity substrate and the heat radiation substrate is a sectional view schematically showing. 配線基板に熱拡散板が配置されている半導体モジュールを模式的に示す断面図である。 The semiconductor module heat diffusion plate is disposed on the wiring board is a sectional view schematically showing.

以下、本発明の実施形態に係る半導体モジュール及びその製造方法について、図面を参照しつつ詳細に説明する。 A semiconductor module and the manufacturing method thereof according to embodiments of the present invention will be described in detail with reference to the drawings.

図1の(a)に示すように、本実施形態の半導体モジュール10は、メインボード20(基板)上に半田バンプ21を用いて実装した、半導体チップ又は半導体パッケージである電子部品11と、その電子部品11の周囲に、半田バンプ22を用いてメインボード20と電気的に接続され、メインボード20上に実装されたキャビティ基板12とを備えている。 As shown in (a) of FIG. 1, a semiconductor module 10 of the present embodiment has been implemented using the solder bumps 21 on the main board 20 (substrate), the electronic component 11 is a semiconductor chip or a semiconductor package, the around the electronic component 11 is electrically connected to the main board 20 using solder bumps 22, and a cavity substrate 12 mounted on the main board 20. 図1の(a)に示すキャビティ基板12は、メインボード20側のベース層102bと、その上のキャビティ層102cとが積層された構造とされている。 Cavity substrate 12 shown in (a) of FIG. 1 is a base layer 102b of the main board 20 side, a structure in which the cavity layer 102c thereon are stacked.

ここで、電子部品11は、半導体チップ又は半導体パッケージとして、例えば、ベアチップ、WLCSP(Wafer level Chip Size Package)などの形態をとりうるものである。 Here, the electronic components 11, a semiconductor chip or a semiconductor package, for example, those which can take such forms as bare chips, WLCSP (Wafer level Chip Size Package). また、図16Aに示すように、キャビティ基板12(キャビティ層102c)の外形は正方形状であり、半田バンプ22が配置されている配置領域(ベース層102b)は、正方枠状である。 Further, as shown in FIG. 16A, the outer shape of the cavity substrate 12 (cavity layer 102c) has a square shape, the area arrangement of the solder bumps 22 are arranged (the base layer 102b) is a square frame shape.

また、キャビティ基板12上には、図1の(a)に示すように、ベアチップ、WLCSP、BGA(Ball Grid Array)、CSP(Chip Scale Package)、QFP(Quad Flat Package)などの能動電子部品31や、チップコンデンサ、チップ抵抗、チップコイルなどの受動電子部品32が実装されている。 Moreover, on the cavity substrate 12, as shown in FIG. 1 (a), bare chips, WLCSP, BGA (Ball Grid Array), CSP (Chip Scale Package), active electronic components, such as QFP (Quad Flat Package) 31 and, chip capacitors, chip resistors, passive electronic components 32 such as a chip coil is mounted. そして、半導体モジュール10は、全体として3次元スタック実装構造を構成している。 The semiconductor module 10 is configured as a whole 3-dimensional stacked mounting structure.

本実施形態の半導体モジュール10は、図1の(a)に示すように、キャビティ基板12のキャビティ部12aの底面12bと、メインボード20上に実装した電子部品11の上表面11aとが熱伝達が可能な状態で直接的に面同士で接触している構造となっている。 The semiconductor module 10 of the present embodiment, as shown in FIG. 1 (a), a bottom surface 12b of the cavity 12a of the cavity substrate 12, the surface 11a are heat transfer over the electronic components 11 mounted on the main board 20 It has become in contact with directly face each other structure is ready. これにより、電子部品11から動作などにより発生した熱がキャビティ基板12を介してメインボード20やマザーボード30(図24参照)などに効率的に放散されるようになる。 Thereby, as the heat generated by such operation from the electronic component 11 is efficiently dissipated like the main board 20 and the motherboard 30 through the cavity substrate 12 (see FIG. 24).

また、本実施形態の半導体モジュール10は、電子部品11のメインボード20への実装状態では、図1の(a)における矩形で囲った領域Pを図1の(b)に拡大して示すように、キャビティ基板12のキャビティ部12aの深さL (μm)と、キャビティ基板12の半田バンプ22の高さL (μm)の合計(L +L )(μm)が、キャビティ部12aに収納される電子部品11の高さL (μm)と半田バンプ21の高さL (μm)の合計と等しくなっている。 Further, the semiconductor module 10 of the present embodiment, in the mounted state of the main board 20 of the electronic component 11, as shown in the enlarged view of the region P surrounded by a rectangle in the FIGS. 1 (a) in shown in FIG. 1 (b) to a depth of the cavity portion 12a of the cavity substrate 12 L 1 (μm), the total height L 2 of the solder bumps 22 of the cavity substrate 12 (μm) (L 1 + L 2) is ([mu] m), the cavity portion 12a is equal to the sum of the height L 3 of the electronic component 11 to be stored ([mu] m) and the height L 4 of the solder bumps 21 ([mu] m) to. 即ち、(L +L )=(L +L )の関係が成立している。 That is, satisfied the relationship (L 1 + L 2) = (L 3 + L 4).

さらに、本実施形態の半導体モジュール10では、図1の(a)に示すように、キャビティ部12aの底面12bには、キャビティ部12aよりも熱伝導率の良好な銅製放熱材40が配置されている。 Further, in the semiconductor module 10 of the present embodiment, as shown in FIG. 1 (a), on the bottom surface 12b of the cavity 12a, and good copper heat dissipation material 40 of the heat conductivity is disposed than cavity 12a there.

詳しくは、図2に示すように、銅製放熱材40は、キャビティ基板12のキャビティ部12aに配置され、銅製放熱材40の表面40aは、キャビティ基板12の底面12bの一部を構成している。 Specifically, as shown in FIG. 2, copper heat dissipation material 40 is disposed in the cavity portion 12a of the cavity substrate 12, the surface 40a of the copper heat dissipation material 40 constitutes a part of the bottom surface 12b of the cavity substrate 12 . また、銅製放熱材40は、その表面40aが平滑な状態のベタパターン(面を塗りつぶしたようなパターン)となっている。 Also, copper heat dissipation material 40 has a surface 40a has a solid pattern of smooth state (pattern as to fill the surface).

このように銅製放熱材40の表面40aを平滑な状態としたのは、電子部品11、即ち、ベアチップ、WLCSPなどの上表面11aは平滑な状態であるので、両者の表面状態を近似する状態とすることで、銅製放熱材40の表面40aと電子部品11の表面11aとの熱的な接触状態が良好となり、電子部品11で発生した熱がキャビティ基板12側に良好に伝わり、外部に放散されやすいためである。 Thus to that of the surface 40a of the copper heat dissipation material 40 and the smooth state, the electronic components 11, i.e., a bare chip, since the upper surface 11a, such as WLCSP is a smooth state, and a state approximating both surface state of the doing, thermal contact with the surface 11a of the surface 40a and the electronic component 11 of the copper heat dissipation material 40 is improved, the heat generated by the electronic component 11 is transferred to the well in the cavity substrate 12, it is dissipated to the outside cheap is because.

また、この銅製放熱材40は、図2に示すように、キャビティ基板12(キャビティ層102c)中の導体層(配線層)120、及び、導体層120間を電気的に接続する多数のビア120aを介して、キャビティ基板12のグランド12g(半田バンプ22)に熱的かつ電気的に接続されている。 Further, the copper heat dissipation material 40, as shown in FIG. 2, a number of vias 120a connecting the conductor layers in the cavity substrate 12 (cavity layer 102c) (wiring layer) 120 and, between the conductive layer 120 electrically through, and is thermally and electrically connected to the ground 12g of the cavity substrate 12 (solder bumps 22). これにより、電子部品11がその動作等により発生した熱をグランド12gを通してさらに効果的に外部に放散させることができる。 Thus, the electronic component 11 can dissipate heat generated by the operation or the like more effectively outside through the ground 12g.

なお、銅製放熱材40は、半導体モジュール10を部品搭載対象に搭載するための部品搭載装置において半田バンプ22との誤認識を防ぐため、後述する黒化処理によって光の反射が防止されている。 Incidentally, copper heat dissipation material 40, in order to prevent the component mounting apparatus for mounting the semiconductor module 10 on the component mounting target wrong recognition of the solder bumps 22, the reflection of light is prevented by blackening process to be described later.

本実施形態の半導体モジュール10は、電子部品11及びキャビティ基板12のメインボード20への実装前の状態で、図3を参照して、予め、電子部品(半導体チップ又は半導体パッケージ)11の上表面11aと半田バンプ21の先端までの高さL (μm)と、キャビティ基板12のキャビティ部12aの底面12bから、キャビティ基板12の半田バンプ22の先端までの高さL (μm)と、がほぼ等しくなっている(L ≒L )。 The semiconductor module 10 of the present embodiment, in a pre-mounted state to the main board 20 of the electronic part 11 and the cavity substrate 12, with reference to FIG. 3, in advance, on the surface of the electronic part (semiconductor chip or a semiconductor package) 11 11a and the solder bumps 21 to the tip height L a (μm), from the bottom surface 12b of the cavity 12a of the cavity substrate 12, the height to the tip of the solder bumps 22 of the cavity substrate 12 L B (μm), There is approximately equal (L AL B). なお、図1及び図2に示す実装構造では、キャビティ部12aの底面12bに、熱伝導率の良好な銅製放熱材40が配置されているので、図3に示すように、その銅製放熱材40の表面から半田バンプ22までの高さがL (μm)となる。 In the mounting structure shown in FIGS. 1 and 2, the bottom surface 12b of the cavity 12a, so good copper heat dissipation material 40 of heat conductivity is arranged, as shown in FIG. 3, the copper heat dissipation material 40 the height from the surface to the solder bumps 22 is L B (μm) of the.

このようにL とL とがほぼ等しいことで、電子部品11及びキャビティ基板12をメインボード20へ実装した後に、キャビティ部12aの底面12bと電子部品11の上表面11aとを、熱伝達が可能な状態で直接的に接触させることができる。 In this way, it is the L A and L B approximately equal, the electronic component 11 and the cavity substrate 12 after mounting the main board 20, an upper surface 11a of the bottom surface 12b and the electronic component 11 of the cavity 12a, the heat transfer it can be directly contacted by that state.

ここでは、L とL との差分|L −L |は、半田バンプ21、22の大きさに依存して変化するものの、半田バンプ21、22のサイズ(質量)がほぼ等しい場合では、100μm以下(|L −L |≦100μm)であることが好ましい。 Here, the difference between L A and L B | L A -L B |, although varies depending on the size of the solder bumps 21 and 22, if the size of the solder bumps 21, 22 (by mass) is approximately equal to in, 100 [mu] m or less is preferably a (| ≦ 100μm | L a -L B). 具体的には、(L −L )>100μmであると、キャビティ基板12の半田バンプ22と、メインボード20上の円形状の電極パッド20b(図4参照)とが離間し過ぎ、キャビティ基板12とメインボード20とが電気的に接続できなくなることがある。 Specifically, if it is (L A -L B)> 100μm , the solder bumps 22 of the cavity substrate 12, too spaced a circular electrode pads 20b on the main board 20 (see FIG. 4), the cavity the substrate 12 and the main board 20 may become impossible electrically connected. また、(L −L )>100μmであると、リフロー時に電子部品11の半田バンプ21の潰れ度合いが大きくなり隣接する半田バンプ21同士が電気的に接触するブリッジが生じることがある。 Further, it may occur that (L A -L B)> If it is 100 [mu] m, bridge the solder bumps 21 between collapsed degree of solder bumps 21 are adjacent large electronic components 11 during reflow electrical contact.

このように、キャビティ部12aの底面12bと電子部品11の上表面11aとを熱伝達が可能な状態で直接的に接触させることで、輻射以外の方法で、電子部品11の発熱によりキャビティ基板12のキャビティ部12aに蓄積される熱を、キャビティ基板12を通してキャビティ基板12(キャビティ部12a)の外部に効率的に放散させることができるようになる。 Thus, an upper surface 11a of the bottom surface 12b and the electronic component 11 of the cavity 12a that is in direct contact with possible heat transfer conditions, by means other than radiation, the cavity substrate 12 by heat generation of the electronic part 11 the heat accumulation in the cavity portion 12a, it is possible to efficiently dissipate the outside of the cavity substrate 12 through the cavity substrate 12 (the cavity portion 12a).

以上のように、例えば、L とL との差分|L −L |が100μm以下であり、かつ半田バンプ21、22のサイズ(質量)がほぼ等しいである場合に、キャビティ部12aの底面12bと電子部品11の上表面11aとを熱伝達が可能な状態で直接的に接触させるには、以下の構成を採用できる。 As described above, eg, L difference between A and L B | L A -L B | when is at 100μm or less, and the size of the solder bumps 21, 22 (by mass) is approximately equal, the cavity portion 12a an upper surface 11a of the bottom surface 12b and the electronic component 11 to be directly contacted by the available heat transfer state of the can employ the following configuration. なお、本実施形態では、図4に示す構成を採用している。 In the present embodiment employs the configuration shown in FIG.

例えば、図4の(a)に示すように、キャビティ基板12の半田バンプ22が電気的に接続されるメインボード20上の円形状の電極パッド20bの直径(半田の受容面積)を、電子部品11の半田バンプ21が接続されるメインボード20上の円形状の電極パッド20aの直径(半田の受容面積)よりも大きくする。 For example, as shown in FIG. 4 (a), the solder bumps 22 of the cavity substrate 12 is circular electrode pads 20b on the main board 20 electrically connected diameter (receiving area of ​​the solder), the electronic component solder bumps 21 of the 11 larger than the diameter of the circular electrode pads 20a on the main board 20 to be connected (receiving area of ​​the solder). これにより、図4の(b)及び(c)(図4の(a)において破線で囲った領域Rに対応)に示すように、リフロー時に半田バンプ21、22が溶融して広がったときに、半田バンプ22の沈み込み量を半田バンプ21よりも相対的に大きくすることができる。 Thus, as shown in shown in FIG. 4 (b) and (c) (corresponding to the region R surrounded by the broken line in the FIG. 4 (a)), when the solder bumps 21 and 22 are spread melted during reflow , can be relatively larger than the sinking amount of the solder bumps 22 solder bump 21. そして、図4の(c)に示すように、キャビティ基板12の沈み込み量が電子部品11よりも大きくなる。 Then, as shown in (c) of FIG. 4, sinking amount of the cavity substrate 12 is larger than the electronic component 11. なお、図4において、電子部品11の半田バンプ21は、電子部品11上の電極パッド101a上に配置されており、キャビティ基板12の半田バンプ22は、キャビティ基板12上の電極パッド101b上に配置されている。 In FIG. 4, the solder bumps 21 of the electronic component 11 is disposed on the electrode pad 101a on the electronic component 11, the solder bumps 22 of the cavity substrate 12 is disposed on the electrode pad 101b on the cavity substrate 12 It is.

または、図5の(a)に示すように、電子部品11を軽量化してその接続端子(ピン)数を増加するとともに、キャビティ基板12の重量を大きくしてその接続端子(ピン)数を減少させることにより、キャビティ基板12と電子部品11との間で、半田バンプ21、22の1個当たりに加わる荷重に差を設けることもできる。 Or, reduced as shown in FIG. 5 (a), with the electronic component 11 to increase the number of connecting terminals (pins) and lightweight, the number of connecting terminals (pins) by increasing the weight of the cavity substrate 12 by, in between the cavity substrate 12 and the electronic component 11 may be provided with a difference in load applied to one per solder bumps 21 and 22. つまり、半田バンプ22の1個当たりに加わる荷重を半田バンプ21よりも大きくする。 That is, larger than a load applied to one per solder bumps 22 solder bump 21. 具体的には、キャビティ基板12の接続端子数をN、キャビティ基板12の質量をM、電子部品11の接続端子数をn、電子部品11の質量をmとした場合、M/N>m/nの関係式を満たすようにする。 Specifically, if the number of connection terminals of the cavity substrate 12 N, mass M of the cavity substrate 12, n the number of connection terminals of the electronic part 11, the mass of the electronic component 11 was m, M / N> m / to satisfy the n relationship. これにより、図5の(b)及び(c)(図5の(a)において破線で囲った領域Sに対応)に示すように、リフロー後に、キャビティ基板12の半田バンプ21を電子部品11の半田バンプ21よりも潰れ易くすることができる。 Thus, as shown in shown in FIG. 5 (b) and (c) (corresponding to the region S surrounded by the broken line in FIG. 5 (a)), after reflow, a solder bump 21 of the cavity substrate 12 of electronic component 11 it can be easily crushed than the solder bump 21. そして、図5の(c)に示すように、キャビティ基板12の沈み込み量が電子部品11よりも大きくなる。 Then, as shown in (c) of FIG. 5, sinking amount of the cavity substrate 12 is larger than the electronic component 11. なお、図5の(b)及び(c)において、電子部品11の半田バンプ21は、電子部品11上の電極パッド101a上に配置されており、キャビティ基板12の半田バンプ22は、キャビティ基板12上の電極パッド101b上に配置されている。 Note that in (b) and (c) of FIG. 5, the solder bumps 21 of the electronic component 11 is disposed on the electrode pad 101a on the electronic component 11, the solder bumps 22 of the cavity substrate 12, the cavity substrate 12 It is arranged on the upper electrode pad 101b. 図5の実装構造では、図4の実装構造と同様に、電極パッド20bの直径を、電子部品11の半田バンプ21が接続されるメインボード20上の円形状の電極パッド20aの直径よりも大きくすることが好ましい。 The mounting structure of FIG. 5, like the mounting structure of FIG. 4, the diameter of the electrode pads 20b, larger than the diameter of the circular electrode pads 20a on the main board 20 to the solder bumps 21 of the electronic component 11 is connected it is preferable to.

または、図6の(a)〜(c)に示すように、電子部品11の半田バンプ21中に、銅コアボールなどの金属コアボール、樹脂コアボールなどのコアボール201を埋設することもできる。 Alternatively, as shown in (a) ~ (c) of FIG. 6 can be in the solder bumps 21 of the electronic part 11, a metal core balls, such as copper core ball, also be embedded core ball 201 such as a resin core ball . これにより、リフロー時に、半田バンプ22の潰れ度合いが半田バンプ21よりも大きくなるので、半田バンプ22の沈み込み量を半田バンプ21よりも相対的に大きくすることができる。 Thus, during reflow, the collapse degree of the solder bumps 22 is larger than the solder bumps 21 can be relatively larger than the sinking amount of solder bumps 21 of the solder bumps 22. そして、キャビティ基板12の沈み込み量が電子部品11よりも大きくなる。 The sinking amount of the cavity substrate 12 is larger than the electronic component 11. なお、図6の(b)及び(c)(図6の(a)において破線で囲った領域Tに対応)において、電子部品11の半田バンプ21は、電子部品11上の電極パッド101a上に配置されており、キャビティ基板12の半田バンプ22は、キャビティ基板12上の電極パッド101b上に配置されている。 Note that in shown in FIG. 6 (b) and (c) (corresponding to the region T surrounded by the broken line in (a) of FIG. 6), the solder bumps 21 of the electronic part 11, on the electrode pads 101a on the electronic components 11 are arranged, the solder bumps 22 of the cavity substrate 12 is disposed on the electrode pad 101b on the cavity substrate 12. 図6の実装構造では、図4の実装構造と同様に、電極パッド20bの直径を、電子部品11の半田バンプ21が接続されるメインボード20上の円形状の電極パッド20aの直径よりも大きくすることが好ましい。 The mounting structure of FIG. 6, similar to the mounting structure of FIG. 4, the diameter of the electrode pads 20b, larger than the diameter of the circular electrode pads 20a on the main board 20 to the solder bumps 21 of the electronic component 11 is connected it is preferable to.

以上の図4〜図6に示す構成によれば、例えば、L とL との差分|L −L |が100μm以下であり、かつ半田バンプ21、22のサイズ(質量)がほぼ等しいである場合に、リフロー時に半田バンプ22の沈み込み量を半田バンプ21より大きくすることで、電子部品11よりもキャビティ基板12をメインボード20に対して接近させることが可能となるので、キャビティ部12aの底面12bと電子部品11の上表面11aとをより確実に直接接触させることができる。 According to the configuration shown in FIGS. 4 to 6 described above, for example, the difference between L A and L B | L A -L B | is at 100μm or less, and the size of the solder bumps 21, 22 (by mass) approximately If it is equal, the sinking amount of the solder bumps 22 to be larger than the solder bumps 21 during reflow, so it is possible to close the cavity substrate 12 to the main board 20 than the electronic component 11, the cavity an upper surface 11a of the bottom surface 12b and the electronic components 11 parts 12a can be more reliably direct contact.

以下、図7〜図13を参照しながら、本実施形態に係る半導体モジュール10の製造方法について説明する。 Hereinafter, with reference to FIGS. 7 13, a method for manufacturing the semiconductor module 10 according to this embodiment.

<ステップS11> <Step S11>
まず、図7に示すように、キャビティ部12aの底面12b、即ち、銅製放熱材40の表面が平滑とされ、外形が正方形状(半田バンプ22の配置領域は正方枠状)のキャビティ基板12(図16A参照)を用意する。 First, as shown in FIG. 7, the bottom surface 12b of the cavity 12a, i.e., the smooth surface of the copper heat dissipation material 40, the cavity substrate 12 of outer square-shaped (arrangement area of ​​the solder bump 22 is a square frame shape) ( to provide a reference Figure 16A). ここでは、複数のキャビティ基板12は互いの辺同士を共有した状態で複数繋がった状態となっている。 Here, a plurality of the cavity substrate 12 is in a state of connected plural while sharing an edge between each other. 各キャビティ基板12のキャビティ部12aの底面12bには、キャビティ部12aに収納される電子部品11(図1参照)の放熱のために、表面40aが平滑な状態の銅製放熱材40が配置されている。 On the bottom surface 12b of the cavity 12a of the cavity substrate 12, for the heat radiation of the electronic component 11 (see FIG. 1) accommodated in the cavity portion 12a, the surface 40a is arranged copper heat dissipation material 40 a smooth state there. ここで、キャビティ基板12としては、樹脂基板、セラミックス基板などが使用できる。 Here, the cavity substrate 12, a resin substrate, such as a ceramic substrate can be used.

<ステップS12> <Step S12>
次に、図8に示すように、各キャビティ基板12に設けられた電極パッド(図示せず)に、それぞれ、印刷法、ボール搭載法などによって、半田バンプ22を形成する。 Next, as shown in FIG. 8, the electrode pads provided on each of the cavity substrate 12 (not shown), respectively, a printing method, such as by ball mounting method to form a solder bump 22.

<ステップS13> <Step S13>
続いて、図9に示すように、キャビティ基板12上に、ベアチップ、WLCSP、BGA、CSP、QFPなどの能動電子部品31や、チップコンデンサ、チップ抵抗、チップコイルなどの受動電子部品32を搭載する。 Subsequently, as shown in FIG. 9, on the cavity substrate 12, a bare chip, WLCSP, BGA, CSP, QFP and active electronic components 31 such as chip capacitors, chip resistors, mounting the passive electronic component 32 such as a chip coil . これにより、各キャビティ基板12に対応するように、キャビティ基板12、能動電子部品31、受動電子部品32を有するキャビティ基板モジュール100が平面状に複数個繋がったものが構成される。 Accordingly, so as to correspond to the cavity substrate 12, the cavity substrate 12, active electronic components 31, it is intended to cavity substrate module 100 having a passive electronic component 32 is led plurality flatly formed.

<ステップS14> <Step S14>
続いて、図10に示すように、ダイサーを用い、複数個が繋がった状態のキャビティ基板モジュール100をキャビティ基板12単位で切り分け、複数個のキャビティ基板モジュール100を得る。 Subsequently, as shown in FIG. 10, using a dicer, cut a cavity substrate module 100 in the state in which a plurality are connected by the cavity substrate 12 units to obtain a plurality of cavity substrate module 100.

<ステップS15> <Step S15>
続いて、図11に示すように、電子部品11、キャビティ基板12を搭載させるメインボード20を用意し、メインボード20上に半田ペースト(図示せず)を印刷する。 Subsequently, as shown in FIG. 11, the electronic component 11, prepared main board 20 for mounting the cavity substrate 12, to print a main board 20 on the solder paste (not shown). その後、半田ペースト(図示せず)301を用いて、メインボード20上の電極バッド20a(図5参照)に電子部品11を搭載する。 Thereafter, solder paste (not shown) using a 301, to mount the electronic component 11 to the electrode Bad 20a on the main board 20 (see FIG. 5).

<ステップS16> <Step S16>
続いて、図12に示すように、メインボード20上に搭載された電子部品11がキャビティ部12aに収納されるように、当該メインボード20上にキャビティ基板モジュール100を搭載する。 Subsequently, as shown in FIG. 12, the electronic components 11 mounted on the main board 20 is to be accommodated in the cavity portion 12a, for mounting the cavity substrate module 100 on the main board 20. このとき、キャビティ基板12上の能動電子部品31、受動電子部品32を破壊しない程度の押圧力で、キャビティ基板モジュール100をメインボード20側に押し込むようにして搭載する。 At this time, active electronic components 31 on the cavity substrate 12, a pressing force so as not to destroy the passive electronic component 32, mounted so as to push the cavity substrate module 100 to the main board 20 side.

銅製放熱材40は、その表面に、亜酸化銅の皮膜(黒化処理皮膜)を成長させる黒化処理が行われている。 Copper heat dissipation material 40 has on its surface, blackened growing nitrous film of copper oxide (blackened film) is performed. この黒化処理は、メインボード20上にキャビティ基板モジュール100を搭載する以前に行われたものである。 The blackening treatment are those previously made for mounting the cavity substrate module 100 on the main board 20.

この黒化処理により、メインボード20上にキャビティ基板モジュール100を搭載するとき、部品搭載装置でキャビティ基板モジュール100の端子認識を行う際、銅製放熱材40が当該部品搭載装置から出射される光を反射すると、銅製放熱材40を半田バンプ22と誤って認識してしまうことが防止される。 The blackening process, when mounting the cavity substrate module 100 on the main board 20, when performing the terminal recognition of the cavity substrate module 100 in the component mounting device, a light copper heat dissipation material 40 is emitted from the component mounting device When reflected, it is prevented from being recognized incorrectly copper heat dissipation material 40 and the solder bumps 22.

<ステップS17> <Step S17>
その後、電子部品11及びキャビティ基板モジュール100を搭載したメインボード20をリフロー炉に移送し、アンダーフィル樹脂11bを充填する。 Thereafter, the electronic component 11 and the main board 20 mounted with the cavity substrate module 100 and transferred to a reflow furnace, filling the underfill resin 11b. そして、所定のリフロー温度、リフロー時間でリフローを行う。 Then, a predetermined reflow temperature, reflow the reflow time. そうすると、アンダーフィル樹脂11bが硬化するとともに、キャビティ基板12の半田バンプ22と電子部品11の半田バンプ21とが溶融し、図1に示す半導体モジュール10が得られる。 Then, together with the under-fill resin 11b is hardened, the solder bump 21 is melted in the solder bump 22 and the electronic component 11 of the cavity substrate 12, a semiconductor module 10 shown in FIG. 1 is obtained.

以上のステップS11〜S17によって、図1を参照して、キャビティ基板12のキャビティ部12aの底面12bと、電子部品11の上表面11aとが熱伝達が可能な状態で直接的に接触した3次元スタック実装構造を有する半導体モジュール10が得られる。 Through the above steps S11 to S17, with reference to FIG. 1, three-dimensional, which in direct contact with the bottom surface 12b of the cavity 12a of the cavity substrate 12, in a state capable of upper surface 11a are heat transfer of the electronic component 11 semiconductor module 10 having a stacked mounting structure is obtained. この3次元スタック実装構造では、キャビティ基板12と独立した放熱材(例えば、図24に示す放熱基板40b)や、それら放熱材、キャビティ基板12及び電子部品11の相互間を接着させる半田や導電性接着剤などの接合用材が不要となるので、半導体モジュール10の薄型化(高さの減少)が実現できる。 In the 3-dimensional stacked mounting structure, separate heat dissipating material between the cavity substrate 12 (e.g., heat radiation board 40b shown in FIG. 24) and their heat dissipation material, a solder or a conductive adhering the mutual cavity substrate 12 and the electronic component 11 the bonding timber such as an adhesive is not necessary, thinning of the semiconductor module 10 (height reduction) can be realized.

以下、アンダーフィル樹脂11b(補強樹脂)を充填したキャビティ基板モジュール100から、電子部品11(半導体チップ又は半導体パッケージ)を取り出すとともに、電子部品11の不良解析を行う方法について説明する。 Hereinafter, the cavity substrate module 100 filled with underfill resin 11b (reinforcing resin), is taken out of the electronic components 11 (semiconductor chip or a semiconductor package), describes a method of performing failure analysis of the electronic component 11.

半導体モジュール10において、アンダーフィル樹脂11bを充填した後に動作不良であることが判明した場合、電子部品11の検査を行う。 In the semiconductor module 10, when it becomes clear malfunctions after filling an underfill resin 11b, inspect the electronic component 11. この場合、アンダーフィル樹脂11bが軟化する所定の温度、即ち、70〜300℃、好ましくは220〜300℃での加熱処理を行いながら、図13に示すように、メインボード20上に搭載された電子部品11からキャビティ基板12を引き剥がすようにして取り除く。 In this case, the predetermined temperature of the underfill resin 11b is softened, i.e., 70 to 300 ° C., preferably while heating at 220 to 300 ° C., as shown in FIG. 13, mounted on the main board 20 remove from the electronic component 11 so as to peel the cavity substrate 12.

図1に示す3次元スタック実装構造では、キャビティ基板12のキャビティ部12aの底面12bと電子部品11との間にアンダーフィル樹脂11bが介在していないため、図13に示すように、電子部品11の上表面11aが清浄な状態のまま、電子部品11からキャビティ基板12(キャビティ基板モジュール100)が取り除かれる。 The 3-dimensional stacked mounting structure shown in FIG. 1, since the underfill resin 11b between the bottom surface 12b and the electronic component 11 of the cavity 12a of the cavity substrate 12 is not interposed, as shown in FIG. 13, the electronic component 11 remains on the surface 11a is clean state of the cavity substrate 12 (the cavity substrate module 100) from the electronic component 11 is removed. これは、電子部品11の側面はキャビティ部12a内のアンダーフィル樹脂11bに接着されているが、その接着力よりも、メインボード20と電子部品11との間での、半田パンプ21及びアンダーフィル樹脂11bを介した接着力の方が大きいためである。 This is the side surface of the electronic component 11 is bonded to the under-fill resin 11b in the cavity portion 12a, than its adhesive strength, between the main board 20 and the electronic component 11, the solder bump 21 and underfill towards the adhesive force through the resin 11b is because large.

電子部品11からキャビティ基板12を取り除いた後、図14を参照して、再度、上記所定の温度(70〜300℃、好ましくは220〜300℃)での加熱処理を行いながら、メインボード20から電子部品11を取り出す。 After removal of the cavity substrate 12 from the electronic components 11, with reference to FIG. 14 again, the predetermined temperature (70 to 300 ° C., preferably from 220 to 300 ° C.) while heating at from the main board 20 taking out the electronic components 11. その後、不良検査装置を使用して電子部品11の不良解析を行う。 Thereafter, the failure analysis of the electronic component 11 using the defect inspection apparatus. ここで、電子部品11の上表面11aは、アンダーフィル樹脂11bが付着していない清浄な状態を維持しているので、電子部品11の不良解析を行うことができる。 Here, on the surface 11a of the electronic component 11, since the underfill resin 11b maintains the clean state unattached, it is possible to perform failure analysis of the electronic component 11.

そして、電子部品11の不良解析装置による解析の結果、当該電子部品11が不良の原因ではなく、キャビティ基板モジュール100に不良の原因があった場合には、図13に示すように、当該キャビティ基板モジュール100を取り外した後、不良であったキャビティ基板モジュール100に代えて、図15に示すように、正常なキャビティ基板モジュール100を搭載し直すようにする。 As a result of analysis by the failure analysis apparatus of the electronic part 11, not the cause of the electronic component 11 is defective, when there is cause for failure in the cavity substrate module 100, as shown in FIG. 13, the cavity substrate after removal of the module 100, it was poor in place of the cavity substrate module 100, as shown in FIG. 15, so that re-equipped with a normal cavity substrate module 100.

以上説明したように、本実施形態の半導体モジュール10によれば、電子部品11の上表面11aと、キャビティ基板12のキャビティ部12aの底面12bが、半田や導電性接着剤などの粘着性がある接合用材を介することなく、熱伝達可能な状態で直接的に接触しているので、半田バンプ22を通してマザーボード30に伝熱する伝熱経路だけでなく、キャビティ基板12を介して熱の放散が行われることで、電子部品11の放熱が効率的に行われる。 As described above, according to the semiconductor module 10 of the present embodiment, the upper surface 11a of the electronic component 11, the bottom surface 12b of the cavity 12a of the cavity substrate 12, sticky, such as solder or a conductive adhesive without passing through the junction timber, since the direct contact with the heat transfer ready not only transfer heat heat transfer path to the motherboard 30 through the solder bumps 22, the heat dissipation lines through the cavity substrate 12 by dividing, the heat radiation of the electronic component 11 is efficiently performed.

また、本実施形態の半導体モジュール10によれば、キャビティ基板12と半導体チップ又は半導体パッケージである電子部品11との間に、キャビティ基板12と分離した放熱部材、半田、導電性接着剤などの接合用材を配置する必要性がないので、薄型化、製造工程の簡素化、材料コストの節減が可能となる。 Further, according to the semiconductor module 10 of the present embodiment, between the electronic component 11 is a cavity substrate 12 and the semiconductor chip or a semiconductor package, the heat dissipation member separate from the cavity substrate 12, solder bonding of a conductive adhesive since there is no need to place the timber, thinner, simplifying the manufacturing process, it is possible to save the material cost.

また、本実施形態の半導体モジュール10によれば、キャビティ基板12と分離した専用の放熱部材は必要でなく、キャビティ基板12のキャビティ部12aの底面12bと電子部品11とを、リフロー時の半田バンプ21、22の沈み込み量の異なりを利用して直接的に接触させるだけなので、工程数の削減や、使用材料の節減が可能であり、さらにキャビティ基板モジュール100の薄型化が実現できるとともに、高密度な3次元スタック実装構造が実現できる。 Further, according to the semiconductor module 10 of the present embodiment, only the heat dissipation member separate from the cavity substrate 12 is not necessary, and a bottom surface 12b and the electronic component 11 of the cavity 12a of the cavity substrate 12, the solder bumps during reflow since only by direct contact by using different amounts sinking 21, reduction and the number of steps, are possible savings materials used, it is possible to realize further thinning of the cavity substrate module 100, the high 3D stacked mounting structure density can be realized.

また、本実施形態の半導体モジュール10によれば、電子部品11の上表面11aとキャビティ基板12のキャビティ部12aの底面12bとは、熱伝達が可能な状態で直接的に面同士で接触しているので、半導体モジュール10の電気的接続箇所(半田バンプ21、22)の補強のためにアンダーフィル樹脂11bを使用しても、電子部品11の上表面11aとキャビティ基板12のキャビティ部12aの底面12bの間にはアンダーフィル樹脂11bが侵入することがない。 Further, according to the semiconductor module 10 of the present embodiment, the bottom surface 12b of the cavity 12a of the upper surface 11a and the cavity substrate 12 of electronic component 11, in contact with directly faces thereof in possible heat transfer conditions because there, underfill even when a resin 11b, the bottom surface of the cavity portion 12a of the upper surface 11a and the cavity substrate 12 of the electronic part 11 to reinforce the electrical connection points of the semiconductor module 10 (solder bumps 21, 22) never underfill resin 11b enters between 12b. このため、電子部品11からキャビティ基板12を容易に分離することできるとともに、電子部品11の上表面11aにアンダーフィル樹脂11bが付着した状態で残存することがないので、不良解析装置を用いた不良解析や、補修(リペア)がアンダーフィル樹脂11bを除去する工程を設けることなく、低コストかつ効率的に行えるようになる。 Therefore, it is possible to be easily separated cavity substrate 12 from the electronic component 11, since no remaining in a state in which underfill resin 11b on surface 11a adheres the electronic component 11, using the failure analyzer poor analysis and repair (repair) without providing a step of removing the underfill resin 11b, will allow a low cost and efficiently.

以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。 Having described embodiments of the present invention, various modifications and combinations necessary by circumstances and other factors on the design embodiments of the invention and "invention in the" claim " It shall be understood to be within the scope of the invention corresponding to specific examples described in the ".

上記実施形態では、銅製放熱材40は、黒化処理によって光の反射が防止されている。 In the above embodiment, copper heat dissipation material 40, the reflection of light is prevented by blackening treatment. これに限られず、この黒化処理に代えて、銅製放熱材40の表面に黒の油性マーカなどで反射防止剤を塗布してもよい。 Not limited thereto, in place of the blackening treatment may be applied such as anti-reflection agent black oily marker on the surface of the copper heat dissipation material 40.

上記実施形態では、キャビティ基板12のキャビティ部12aの底面12bには、銅製放熱材40を配置した。 In the above embodiment, the bottom surface 12b of the cavity 12a of the cavity substrate 12 was placed copper heat dissipation material 40. これに限られず、銅製放熱材40を配置せず、キャビティ部12aの底面12bが露出していてもよい。 Not limited thereto, without placing a copper heat dissipation material 40, the bottom surface 12b of the cavity 12a may be exposed. また、キャビティ部12aの底面12bには、図17に示すように、表面が平滑な状態になるようにソルダーレジスト50で直接被覆したりすることもできる。 Further, on the bottom surface 12b of the cavity 12a, as shown in FIG. 17, the surface may be subjected to a coating directly on a solder resist 50 so that a smooth state. さらに、キャビティ部12aの底面12bには、電子部品11と接続するための信号配線を配置することもできる。 Further, on the bottom surface 12b of the cavity 12a, it is also possible to arrange the signal lines for connecting the electronic component 11.

上記実施形態では、電子部品11及びキャビティ基板12のメインボード20への実装前の状態で、半田バンプ21、22のサイズ(質量)がほぼ等しい場合には、L とL との差分|L −L |が100μm以下であるようにした。 In the above embodiment, in a pre-mounted state to the main board 20 of the electronic part 11 and the cavity substrate 12, if the size of the solder bumps 21, 22 (by mass) is substantially equal to the difference between L A and L B | L a -L B | is so is 100μm or less. これに限られず、L とL との差分|L −L |が100μmを超えている場合でも、リフロー中に溶融する半田バンプ22と半田バンプ21の沈み込み量をリフロー温度やリフロー時間を調整して制御することで、キャビティ部12aの底面12bと電子部品11の上表面11aとを熱伝達が可能な状態で直接的に接触させることが可能となる。 Not limited thereto, L difference between A and L B | L A -L B | even if it exceeds the 100 [mu] m, the amount of the reflow temperature and the reflow sinking of the solder bumps 22 and the solder bump 21 is melted during the reflow by controlling and adjusting the time, it is possible to an upper surface 11a of the bottom surface 12b and the electronic component 11 of the cavity 12a is directly contacted in a state capable of heat transfer.

上記実施形態では、半田バンプ22の配置ピッチの間隔が比較的小さい場合について説明した。 In the above embodiment, the interval of the arrangement pitch of the solder bumps 22 have been described for the case relatively small. これに限られず、半田バンプ22の配置ピッチの間隔が比較的大きい場合では、上述した端子認識を用いる必要がなく、外形認識でメインボード20上にキャビティ基板モジュール100を搭載することができる。 Not limited thereto, in the case where the interval of the arrangement pitch of the solder bumps 22 is relatively large, it is not necessary to use a terminal recognition described above, it is possible to mount the cavity substrate module 100 on the main board 20 in the outer shape recognition. このように外形認識でメインボード20上にキャビティ基板モジュール100を搭載する場合には、銅製放熱材40を半田バンプ22と誤って認識してしまうことがない。 When mounting the cavity substrate module 100 on the main board 20 in this way contour recognition, never resulting in erroneously recognized copper heat dissipation material 40 and the solder bumps 22.

上記実施形態では、キャビティ基板12における半田バンプ22の配置領域(ベース層102b)の形状は、図16Aに示すような正方枠状とした。 In the above embodiment, the shape of the arrangement region (base layer 102b) of the solder bumps 22 in the cavity substrate 12 was a square frame shape as shown in FIG. 16A. これに限られず、キャビティ基板12における半田バンプ22の配置領域は、図18A及び図18Bに示すように外形が正方形状であり、一辺側で開口しているコ字状(U字状)であってもよい。 Not limited to this, arrangement area of ​​the solder bumps 22 in the cavity substrate 12, the outer shape as shown in FIGS. 18A and 18B are square-shaped, open at one side side has a U-shape (U-shape) met it may be. この場合、半導体モジュール10の構造は、図19に示すような構造となる。 In this case, the structure of the semiconductor module 10, the structure as shown in FIG. 19. 図19では、メインボード20に、半導体チップ、半導体パッケージ、チップ部品などの電子部品11が実装され、電子部品11はキャビティ部12aで覆われるようにキャビティ基板12がメインボード20上に配置されている。 In Figure 19, the main board 20, a semiconductor chip, a semiconductor package, an electronic component 11 such as chip components are mounted, the electronic component 11 is disposed cavity substrate 12 on the main board 20 so as to be covered by the cavity portion 12a there. キャビティ基板12上には、能動電子部品31や、受動電子部品32が実装されている。 The cavity substrate 12 is or active electronic components 31, passive electronic components 32 are mounted.

その他、キャビティ基板12における半田バンプ22の配置領域(ベース層102b)の形状は、その他の形状、例えば、H字状、十字状、=字状、X字状、T字状などの形状であっても良い。 Other shapes of the arrangement region (base layer 102b) of the solder bumps 22 in the cavity substrate 12, other shapes, eg, H-shaped, cross-shaped, = shape, X-shape, a shape such as a T-shaped and it may be.

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。 Some or all of the above embodiments, can be described as the following notes, not limited to the following.
(付記1) (Note 1)
メインボード上に搭載された電子部品と、 And electronic components mounted on the main board,
前記メインボード上に搭載され、凹状の空間を形成するキャビティ部を有するとともに、前記電子部品を前記キャビティ部内に収納したキャビティ基板と、を備え、 Wherein mounted on the main board, which has a cavity for forming a concave space, and a cavity substrate housed in the cavity portion of the electronic component,
前記電子部品の上表面と、前記キャビティ部の底面とが、熱伝達が可能な状態で直接的に接触していることを特徴とする半導体モジュール。 Semiconductor module and the upper surface of the electronic component, the bottom surface of the cavity portion, characterized in that in direct contact with possible heat transfer conditions.

(付記2) (Note 2)
前記メインボードと前記電子部品とを電気的に接続するための第1バンプ、前記メインボードと前記キャビティ基板とを電気的に接続するための第2バンプは、補強樹脂によって補強されていることを特徴とする付記1に記載の半導体モジュール。 First bump for electrically connecting the electronic component and the main board, second bump for electrically connecting the cavity substrate and the main board, that is reinforced by the reinforcing resin the semiconductor module according to Appendix 1, wherein.

(付記3) (Note 3)
前記キャビティ部において、前記電子部品の上表面が直接接触する領域には、前記キャビティ部よりも熱伝導率の高い放熱材が配置され、前記放熱材の表面は、平滑な状態とされるとともに、前記キャビティ部の前記底面の一部を構成していることを特徴とする付記1又は2に記載の半導体モジュール。 In the cavity, the in the region where the surface is in direct contact over the electronic components, the high heat radiation material having heat conductivity is arranged than the cavity portion, the surface of the heat radiating member, as well as being a smooth state, the semiconductor module according to Appendix 1 or 2, characterized in that it constitutes a part of the bottom surface of the cavity portion.

(付記4) (Note 4)
前記放熱材は、金属から形成され、かつ、前記半導体モジュールのグランド電極と、熱的かつ電気的に接続されていることを特徴とする付記3に記載の半導体モジュール。 The heat radiating member is formed from metal, and the semiconductor module according to Appendix 3 to the ground electrode of the semiconductor module, characterized in that it is thermally and electrically connected.

(付記5) (Note 5)
前記メインボードにおいて、前記キャビティ基板の第2バンプに対応するように設けられた電極パッドのサイズが、前記電子部品の第1バンプに対応するように設けられた電極パッドのサイズよりも大きいことを特徴とする付記1乃至4のいずれか1項に記載の半導体モジュール。 In the main board, second size of the electrode pads provided so as to correspond to the bumps of the cavity substrate, larger than the size of the first electrode pads provided to correspond to the bumps of the electronic component the semiconductor module according to any one of Supplementary Notes 1 to 4, characterized.

(付記6) (Note 6)
前記キャビティ基板の第2バンプの数をN、前記キャビティ基板の質量をM、前記電子部品の第1バンプの数をn、前記電子部品の質量をmとした場合、M/N>m/nの関係式を満たすことを特徴とする付記1乃至4のいずれか1項に記載の半導体モジュール。 The number of second bump N of the cavity substrate, mass M of the cavity substrate, the number of n of the first bumps of the electronic component, if the mass of the electronic component and the m, M / N> m / n the semiconductor module according to any one of Supplementary Notes 1 to 4 and satisfying the relational expression.

(付記7) (Note 7)
前記メインボードと前記電子部品とを電気的に接続するための第1バンプは、樹脂コアボール又は金属コアボールが埋設されている半田バンプであることを特徴とする付記1乃至4のいずれか1項に記載の半導体モジュール。 First bump for electrically connecting the electronic component and the main board, any one of Appendices 1 to 4, wherein a resin core ball or metal core balls are solder bumps are embedded the semiconductor module according to claim.

(付記8) (Note 8)
前記放熱材の表面には、亜酸化銅の皮膜を成長させる黒化処理が行われている付記3又は4に記載の半導体モジュール。 Wherein the surface of the heat radiating member, the semiconductor module according to Appendix 3 or 4 blackened growing a film of cuprous oxide have been made.

(付記9) (Note 9)
付記1〜8のいずれか1項に記載の半導体モジュールを用意する工程と、 Providing a semiconductor module according to any one of Appendices 1 to 8,
前記電子部品と前記メインボードとの電気的接続を補強する補強樹脂が軟化する所定温度での加熱処理を行い、前記マザーボード上に搭載された前記電子部品から前記キャビティ基板を取り除く工程と、 A step of the electronic component and a heat treatment is performed at a predetermined temperature which reinforcing resin for reinforcing the electrical connection is softened with the main board, removing the cavity substrate from onboard the electronic component on the motherboard,
前記所定温度での加熱処理を行いながら、前記メインボードから前記電子部品を取り出す工程と、 While heat treatment at the predetermined temperature, taking out the electronic component from the main board,
不良検査装置を使用して前記電子部品の不良解析を行う工程と、 And performing failure analysis of the electronic component by using the defect inspection apparatus,
を備えていることを特徴とする半導体モジュールの不良解析方法。 Failure analysis method of a semiconductor module, characterized in that it comprises.

(付記10) (Note 10)
凹状の空間を形成するキャビティ部を有するキャビティ基板に設けられた電極パッドに、半田バンプを形成する工程と、 The electrode pads provided on a cavity substrate having a cavity portion to form a concave space, and forming a solder bump,
前記キャビティ基板上に、ベアチップ、WLCSP、BGA、CSP、及びQFPからなる群から選ばれる少なくとも1種の能動電子部品、又は、チップコンデンサ、チップ抵抗、及びチップコイルからなる群から選ばれる少なくとも1種の受動電子部品を搭載したキャビティ基板モジュールを形成する工程と、 The cavity on the substrate, the bare chip, WLCSP, BGA, CSP, and at least one active electronic component is selected from the group consisting of QFP, or, chip capacitors, chip resistors, and at least one selected from the group consisting of chip coil forming a cavity substrate module with passive electronic components,
マザーボード上に電子部品を搭載する工程と、 And the step of mounting the electronic components on the motherboard,
前記マザーボード上に搭載された前記電子部品が前記キャビティ部に収納されるように、当該マザーボード上に前記キャビティ基板モジュールを搭載する工程と、 As the electronic component mounted on the mother board is accommodated in the cavity portion, and a step of mounting the cavity substrate module on the motherboard,
前記電子部品及び前記キャビティ基板モジュールを搭載したマザーボードに、アンダーフィル樹脂を充填する工程と、 Wherein the electronic component and the motherboard equipped with the cavity substrate module, and the step of filling an underfill resin,
リフローにより前記アンダーフィル樹脂を硬化させる工程と、 And curing the underfill resin by reflow,
を備えていることを特徴とする半導体モジュールの製造方法。 The method of manufacturing a semiconductor module, characterized in that it comprises.

本発明に係る半導体モジュールは、PDA(Personal Digital Assistant)、PHS(Personal Handy-phone System)、携帯型PC(Mobile Personal Computer)、タブレット端末などの携帯通信端末や、デジタルカメラなどの高密度は実装が要求される電子機器全般に広範囲に適用されうるものである。 The semiconductor module according to the present invention, PDA (Personal Digital Assistant), PHS (Personal Handy-phone System), a portable PC (Mobile Personal Computer), a portable communication terminal or a tablet terminal, high density mounting such as a digital camera There are those that can be broadly applied to electronic devices in general which is required. また、本発明に係る半導体モジュールの製造方法は、こうした半導体モジュールの製造に好適に用いられるものである。 A method of manufacturing a semiconductor module according to the present invention is suitably used for the manufacture of such a semiconductor module.

10、10a、10b、10c 半導体モジュール 11 電子部品 11a 電子部品の上表面 11b アンダーフィル樹脂 11c バンプ電極 11g 隙間 12 キャビティ基板 12a キャビティ部 12b キャビティ部の底面 12g グランド 20 メインボード 20a、20b 電極バッド 21、22 半田パンプ 30 マザーボード 31 能動電子部品 32 受動電子部品 33 電子部品 40 銅製放熱材 40a 銅製放熱材の表面 40b 放熱基板 41 接合用材 50 ソルダーレジスト 51 配線基板 52 熱拡散板 100 キャビティ基板モジュール 101a 電極バッド 101b 電極バッド 102b ベース層 102c キャビティ層 120 導体層 120a ビア 201 コアボール 10, 10a, 10b, 10c semiconductor module 11 electronic component 11a electronic component on the surface 11b underfill resin 11c bump electrode 11g gap 12 cavity substrate 12a cavity 12b cavity portion of the bottom surface 12g ground 20 main board 20a, 20b electrode Bad 21, 22 solder bump 30 motherboard 31 active electronic components 32 passive electronic component 33 electronic component 40 copper radiation material 40a copper heat dissipation material surface 40b radiating substrate 41 bonded timber 50 solder resist 51 wiring board 52 thermal diffusion plate 100 cavity substrate module 101a electrode bad 101b of electrode bad 102b base layer 102c cavity layer 120 conductive layer 120a via 201 core ball

Claims (10)

  1. メインボード上に搭載された電子部品と、 And electronic components mounted on the main board,
    前記メインボード上に搭載され、凹状の空間を形成するキャビティ部を有するとともに、前記電子部品を前記キャビティ部内に収納したキャビティ基板と、を備え、 Wherein mounted on the main board, which has a cavity for forming a concave space, and a cavity substrate housed in the cavity portion of the electronic component,
    前記電子部品の上表面と、前記キャビティ部の底面とが、熱伝達が可能な状態で直接的に接触していることを特徴とする半導体モジュール。 Semiconductor module and the upper surface of the electronic component, the bottom surface of the cavity portion, characterized in that in direct contact with possible heat transfer conditions.
  2. 前記メインボードと前記電子部品とを電気的に接続するための第1バンプ、前記メインボードと前記キャビティ基板とを電気的に接続するための第2バンプは、補強樹脂によって補強されていることを特徴とする請求項1に記載の半導体モジュール。 First bump for electrically connecting the electronic component and the main board, second bump for electrically connecting the cavity substrate and the main board, that is reinforced by the reinforcing resin the semiconductor module according to claim 1, wherein.
  3. 前記キャビティ部において、前記電子部品の上表面が直接接触する領域には、前記キャビティ部よりも熱伝導率の高い放熱材が配置され、前記放熱材の表面は、平滑な状態とされるとともに、前記キャビティ部の前記底面の一部を構成していることを特徴とする請求項1又は2に記載の半導体モジュール。 In the cavity, the in the region where the surface is in direct contact over the electronic components, the high heat radiation material having heat conductivity is arranged than the cavity portion, the surface of the heat radiating member, as well as being a smooth state, the semiconductor module according to claim 1 or 2, characterized in that it constitutes a part of the bottom surface of the cavity portion.
  4. 前記放熱材は、金属から形成され、かつ、前記半導体モジュールのグランド電極と、熱的かつ電気的に接続されていることを特徴とする請求項3に記載の半導体モジュール。 The heat radiating member is formed from metal, and the semiconductor module according to claim 3 and the ground electrode of the semiconductor module, characterized in that it is thermally and electrically connected.
  5. 前記メインボードにおいて、前記キャビティ基板の第2バンプに対応するように設けられた電極パッドのサイズが、前記電子部品の第1バンプに対応するように設けられた電極パッドのサイズよりも大きいことを特徴とする請求項1乃至4のいずれか1項に記載の半導体モジュール。 In the main board, second size of the electrode pads provided so as to correspond to the bumps of the cavity substrate, larger than the size of the first electrode pads provided to correspond to the bumps of the electronic component the semiconductor module according to any one of claims 1 to 4, characterized.
  6. 前記キャビティ基板の第2バンプの数をN、前記キャビティ基板の質量をM、前記電子部品の第1バンプの数をn、前記電子部品の質量をmとした場合、M/N>m/nの関係式を満たすことを特徴とする請求項1乃至4のいずれか1項に記載の半導体モジュール。 The number of second bump N of the cavity substrate, mass M of the cavity substrate, the number of n of the first bumps of the electronic component, if the mass of the electronic component and the m, M / N> m / n the semiconductor module according to any one of claims 1 to 4, characterized by satisfying the relational expression.
  7. 前記メインボードと前記電子部品とを電気的に接続するための第1バンプは、樹脂コアボール又は金属コアボールが埋設されている半田バンプであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体モジュール。 First bump for electrically connecting the electronic component and the main board, any one of claims 1 to 4, wherein the resin core ball or metal core balls are solder bumps are embedded the semiconductor module according to item 1.
  8. 前記放熱材の表面には、亜酸化銅の皮膜を成長させる黒化処理が行われている請求項3又は4に記載の半導体モジュール。 Wherein the surface of the heat radiating member, the semiconductor module according to claim 3 or 4 blackened growing a film of cuprous oxide have been made.
  9. 請求項1〜8のいずれか1項に記載の半導体モジュールを用意する工程と、 Providing a semiconductor module according to any one of claims 1 to 8,
    前記電子部品と前記メインボードとの電気的接続を補強する補強樹脂が軟化する所定温度での加熱処理を行い、前記マザーボード上に搭載された前記電子部品から前記キャビティ基板を取り除く工程と、 A step of the electronic component and a heat treatment is performed at a predetermined temperature which reinforcing resin for reinforcing the electrical connection is softened with the main board, removing the cavity substrate from onboard the electronic component on the motherboard,
    前記所定温度での加熱処理を行いながら、前記メインボードから前記電子部品を取り出す工程と、 While heat treatment at the predetermined temperature, taking out the electronic component from the main board,
    不良検査装置を使用して前記電子部品の不良解析を行う工程と、 And performing failure analysis of the electronic component by using the defect inspection apparatus,
    を備えていることを特徴とする半導体モジュールの不良解析方法。 Failure analysis method of a semiconductor module, characterized in that it comprises.
  10. 凹状の空間を形成するキャビティ部を有するキャビティ基板に設けられた電極パッドに、半田バンプを形成する工程と、 The electrode pads provided on a cavity substrate having a cavity portion to form a concave space, and forming a solder bump,
    前記キャビティ基板上に、ベアチップ、WLCSP、BGA、CSP、及びQFPからなる群から選ばれる少なくとも1種の能動電子部品、又は、チップコンデンサ、チップ抵抗、及びチップコイルからなる群から選ばれる少なくとも1種の受動電子部品を搭載したキャビティ基板モジュールを形成する工程と、 The cavity on the substrate, the bare chip, WLCSP, BGA, CSP, and at least one active electronic component is selected from the group consisting of QFP, or, chip capacitors, chip resistors, and at least one selected from the group consisting of chip coil forming a cavity substrate module with passive electronic components,
    マザーボード上に電子部品を搭載する工程と、 And the step of mounting the electronic components on the motherboard,
    前記マザーボード上に搭載された前記電子部品が前記キャビティ部に収納されるように、当該マザーボード上に前記キャビティ基板モジュールを搭載する工程と、 As the electronic component mounted on the mother board is accommodated in the cavity portion, and a step of mounting the cavity substrate module on the motherboard,
    前記電子部品及び前記キャビティ基板モジュールを搭載したマザーボードに、アンダーフィル樹脂を充填する工程と、 Wherein the electronic component and the motherboard equipped with the cavity substrate module, and the step of filling an underfill resin,
    リフローにより前記アンダーフィル樹脂を硬化させる工程と、 And curing the underfill resin by reflow,
    を備えていることを特徴とする半導体モジュールの製造方法。 The method of manufacturing a semiconductor module, characterized in that it comprises.
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