JP2012105049A - Phase/frequency comparison circuit and pll circuit - Google Patents

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裕一 奥田
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Abstract

PROBLEM TO BE SOLVED: To provide a method for driving a logic circuit by means of a PLL configured to hold the frequency of an output clock even when an input clock stops.SOLUTION: A phase/frequency comparison circuit includes two modules consisting of a PFD main section and a reference clock stop detection section 202B. The reference clock stop detection section 202B outputs a reference data signal pfd_in_en to a data terminal of an RS-FF of the PFD main section. The reference data signal pfd_in_en is generated on the basis of a flip-flop 202B-1 in the reference clock stop detection section 202B. The flip-flop 202B-1 is timed by an overlap signal overlap indicating an end of phase comparison operation and is reset by a reference clock ref_clk. When the reference clock ref_clk stops, the reference data signal pfd_in_en remains "L" to stop the operation of the PFD main section.

Description

本発明は、ASK変調に関わるPLL回路、特に100%ASK入力時にも自律的に制御可能な位相周波数比較回路に関する。   The present invention relates to a PLL circuit related to ASK modulation, and more particularly to a phase frequency comparison circuit that can be controlled autonomously even when 100% ASK is input.

現在日本を中心として、携帯電話にNFC(Near Field Communication)機能の搭載が進んでいる。海外でもNFC搭載の携帯電話製品が出てきている。   Currently, NFC (Near Field Communication) functions are being installed in mobile phones mainly in Japan. Overseas, NFC-equipped mobile phone products are emerging.

NFCを携帯電話に搭載するためにNFCチップが存在するが、ロジック回路に対するクロックの供給に課題が存在する。   An NFC chip exists for mounting NFC in a mobile phone, but there is a problem in supplying a clock to a logic circuit.

NFCチップがICカード(UICC)として動作するカードモードにおいて、チップへのクロック供給に水晶やセラミック発振子を用いた発振回路は、以下のような理由から適用しづらい。   In a card mode in which the NFC chip operates as an IC card (UICC), an oscillation circuit using a crystal or a ceramic oscillator for supplying a clock to the chip is difficult to apply for the following reasons.

カードモードとして動作する前、アンテナから信号が入力しておらず、RWとしても動作していない状態がある。そのとき、アンテナからのキャリア信号の入力を監視する回路(キャリアデテクタ)以外のほとんどの回路を停止するキャリアセンスモードとして動作している。   Before operating in the card mode, there is a state in which no signal is input from the antenna and the RW is not operating. At that time, it operates as a carrier sense mode in which most circuits other than the circuit (carrier detector) for monitoring the input of the carrier signal from the antenna are stopped.

キャリアセンスモードにおいて、アンテナからのキャリア信号の入力が検出されると、カードモードにモード遷移する。キャリア信号が入力されてから処理が完了するまでの時間が規格(Felica等)で定められている。ここで、水晶発振回路を使用すると、発振開始までの時間がかかるため、規格を満たすことが困難になってしまう。   When the carrier signal input from the antenna is detected in the carrier sense mode, the mode transitions to the card mode. The time from the input of a carrier signal to the completion of processing is determined by a standard (such as Felica). Here, when a crystal oscillation circuit is used, it takes time until the oscillation starts, and it becomes difficult to satisfy the standard.

そこで、NFCではキャリア信号から基準クロックを抽出して使用することが多い。   Therefore, in NFC, a reference clock is often extracted from a carrier signal and used.

特開2006−195901号公報(特許文献1)には、クロックとしてVCOクロックと非接触クロックの何れかを選択し、ICカード中の各モジュールにクロックを供給する旨が開示されている。   Japanese Patent Laying-Open No. 2006-195901 (Patent Document 1) discloses that either a VCO clock or a non-contact clock is selected as a clock and the clock is supplied to each module in the IC card.

特開2006−195901号公報JP 2006-195901 A

しかし、キャリア信号を基準クロックとして使用する際にも問題が発生する。NFC規格にはType Aと呼ばれる規格が存在する。Type Aにおいては、RW→カードへの通信に100%ASK(振幅偏移変調)を使用する。100%ASKはキャリア信号のOn/Offで通信を行う変調方式であり、有効に動作していたとしてもキャリア信号が入力しない瞬間が存在する。キャリア信号が入力しない時間は抽出される基準クロックも停止するため、ロジック回路の動作にとって問題が大きい。   However, problems also occur when using the carrier signal as a reference clock. There is a standard called Type A in the NFC standard. In Type A, 100% ASK (amplitude shift keying) is used for communication from the RW to the card. 100% ASK is a modulation method in which communication is performed using On / Off of a carrier signal, and there is a moment when a carrier signal is not input even if it is operating effectively. When the carrier signal is not input, the extracted reference clock is also stopped, which is a serious problem for the operation of the logic circuit.

本発明の目的は、基準クロックが停止しても出力クロックの周波数を保持するPLLを用いて、ロジック回路を駆動する方法を提供することにある。   An object of the present invention is to provide a method of driving a logic circuit using a PLL that retains the frequency of an output clock even when a reference clock is stopped.

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の代表的な実施の形態に関わる位相周波数比較回路は、基準クロックとフィードバッククロックの位相の比較を行うPFD主要部と、基準クロックが入力されるとともにPFD主要部に基準データ信号を供給する基準クロック停止検出部と、を含み、基準クロックの入力が停止すると、基準クロック停止検出部はPFD主要部に供給する基準データ信号の出力波形を変化させる。   A phase frequency comparison circuit according to a representative embodiment of the present invention includes a PFD main unit that compares the phases of a reference clock and a feedback clock, and receives a reference clock and supplies a reference data signal to the PFD main unit. When the input of the reference clock is stopped, the reference clock stop detection unit changes the output waveform of the reference data signal supplied to the PFD main part.

この位相周波数比較回路において、基準クロックの入力が停止したときに基準クロック停止検出部は基準データ信号を低レベルに維持することを特徴としても良い。   In this phase frequency comparison circuit, when the input of the reference clock is stopped, the reference clock stop detection unit may maintain the reference data signal at a low level.

これらの位相周波数比較回路において、PFD主要部は基準クロックをタイミング信号として動作する第1のRS−フリップフロップと、フィードバッククロックをタイミング信号として動作する第2のRS−フリップフロップを含み、基準データ信号は第1のRS−フリップフロップ及び第2のRS−フリップフロップのデータ信号となることを特徴としても良い。   In these phase frequency comparison circuits, the PFD main part includes a first RS flip-flop that operates using the reference clock as a timing signal, and a second RS flip-flop that operates using the feedback clock as a timing signal, and the reference data signal May be a data signal of the first RS-flip-flop and the second RS-flip-flop.

これらの位相周波数比較回路において、PFD主要部は第1のRS−フリップフロップ及び第2のRS−フリップフロップの正出力が共に高レベルの場合に状態が変化するオーバラップ信号を出力し、基準クロック停止検出部はオーバラップ信号をタイミングの1として動作することを特徴としても良い。   In these phase frequency comparison circuits, the PFD main part outputs an overlap signal whose state changes when the positive outputs of the first RS-flip-flop and the second RS-flip-flop are both at a high level. The stop detection unit may be operated by using the overlap signal as timing 1.

これらの位相周波数比較回路において、第1のRS−フリップフロップ及び第2のRS−フリップフロップがオーバラップ信号に基づきリセットされることを特徴としても良い。   In these phase frequency comparison circuits, the first RS-flip-flop and the second RS-flip-flop may be reset based on the overlap signal.

これらの位相周波数比較回路を含むことを特徴とするPLL回路も本発明の射程に含まれる。   A PLL circuit including these phase frequency comparison circuits is also included in the range of the present invention.

このPLL回路において、該PLL回路が90度位相遅延回路を含むことを特徴としても良い。   In this PLL circuit, the PLL circuit may include a 90-degree phase delay circuit.

本発明に関わる別のPLL回路は、複数のインバータにより構成されるリングオシレータと、90度位相遅延回路と、を含み、リングオシレータに含まれるインバータの2倍の個数を含んで90度位相遅延回路が構成される。   Another PLL circuit according to the present invention includes a ring oscillator composed of a plurality of inverters and a 90-degree phase delay circuit, and includes a double number of inverters included in the ring oscillator. Is configured.

本発明に関わる位相周波数比較回路及びPLL回路を用いる事で、100%ASKが入力されて基準クロックが停止した場合に、位相周波数比較回路が自律的に制御のON/OFFを切り替えることで、安定した動作を得ることが可能となる。特に通常のPLL回路を小改良することで基準クロックの停止に対応することが可能となり、設計コストを最小に済ますことができるようになる。   By using the phase frequency comparison circuit and PLL circuit according to the present invention, when 100% ASK is input and the reference clock is stopped, the phase frequency comparison circuit autonomously switches the control ON / OFF, thereby stabilizing Can be obtained. In particular, it is possible to cope with the stoppage of the reference clock by slightly improving a normal PLL circuit, thereby minimizing the design cost.

ICカードで一般に用いられるPLLの構成を示す概念図である。It is a conceptual diagram which shows the structure of PLL generally used with an IC card. 本発明の第1の実施の形態に関わるPLLの構成を示す概念図である。It is a conceptual diagram which shows the structure of PLL concerning the 1st Embodiment of this invention. PFD主要部の構成図である。It is a block diagram of the PFD main part. 基準クロック停止検出部の構成図である。It is a block diagram of a reference clock stop detection unit. 本発明の第1の実施の形態において、基準クロックが先行する場合の一連の動作を表したタイミングチャートである。3 is a timing chart showing a series of operations when a reference clock precedes in the first embodiment of the present invention. 本発明の第1の実施の形態において、フィードバッククロックが先行する場合の一連の動作を表したタイミングチャートである。4 is a timing chart showing a series of operations when a feedback clock precedes in the first embodiment of the present invention. 図3のPFD主要部の構成図を論理ゲートで表したものである。FIG. 4 is a configuration diagram of the main part of the PFD in FIG. 3 represented by logic gates. 本発明の第2の実施の形態に関する90度遅延回路つきVCOの構成図である。It is a block diagram of VCO with a 90 degree | times delay circuit regarding the 2nd Embodiment of this invention. 本発明の第2の実施の形態に関わるPLLがNFCチップでどのように用いられるかを表す概念図である。It is a conceptual diagram showing how PLL concerning the 2nd Embodiment of this invention is used with an NFC chip | tip. 非接触式カード内蔵携帯電話機の内部構成図である。It is an internal block diagram of the non-contact type card built-in mobile phone.

以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。   In the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, it is not irrelevant to one another, and one is related to some or all of the other, details, supplementary explanations, and the like. Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except for the specific number, the number may be more than or less than the specified number.

さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、CMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:またはMOSFETトランジスタと略す)と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。   Further, in the following embodiments, it is needless to say that the constituent elements are not necessarily essential unless particularly specified and apparently essential in principle. The circuit elements constituting each functional block of the embodiment are not particularly limited, but are formed on a semiconductor substrate such as single crystal silicon by an integrated circuit technology such as CMOS (complementary MOS transistor). Note that in the embodiment, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor: abbreviated as a MOSFET transistor) does not exclude a non-oxide film as a gate insulating film.

以下、図を用いて本発明の実施の形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

(課題となる事象)
図1はICカードで一般に用いられるPLL(Phase Lock Loop)の構成を示す概念図である。
(Phenomenon that becomes an issue)
FIG. 1 is a conceptual diagram showing a configuration of a PLL (Phase Lock Loop) generally used in an IC card.

電圧制御発振回路(Voltage Controled Oscillator:VCO)101から出力されたクロックは、位相周波数比較回路(Phase Frequency Detector:PFD)102において、基準クロックref_clkと位相と周波数が比較される。   The phase and frequency of the clock output from the voltage controlled oscillation circuit (Voltage Controlled Oscillator: VCO) 101 are compared with the reference clock ref_clk in the phase frequency comparison circuit (Phase Frequency Detector: PFD) 102.

なお、図上ではVCO101は2つの周波数を持つクロックを出力しているが、これは分周・逓倍により生成することができる。従って、このVCO101は図示しない分周器・逓倍器を有しているものとする。   In the figure, the VCO 101 outputs a clock having two frequencies, but this can be generated by frequency division / multiplication. Therefore, it is assumed that the VCO 101 has a frequency divider / multiplier (not shown).

PFD102はアンテナから入力されたキャリア信号から取り出したクロックと、VCO101から出力されたクロックの位相を比較するコンパレータである。   The PFD 102 is a comparator that compares the phase of the clock extracted from the carrier signal input from the antenna and the clock output from the VCO 101.

PFD102は、VCO101の位相が基準クロックref_clkよりも進んでいる場合にはdown信号が、遅れている場合にはup信号を位相差分の時間出力する。   The PFD 102 outputs the down signal when the phase of the VCO 101 is ahead of the reference clock ref_clk, and outputs the up signal when the phase is behind.

up信号は、基準クロックref_clkの位相がフィードバッククロックの位相と比較して進んでいる場合に、位相差分の幅のパルスが乗る信号線である。一方down信号は、基準クロックref_clkの位相がフィードバッククロックの位相と比較して遅れている場合に、位相差分の幅のパルスが乗る信号線である。up信号は、VCO101の制御電位Vcntrlを上昇させ、down信号はVCO101の制御電位Vcntrlを下降させる。   The up signal is a signal line on which a pulse having a width of the phase difference rides when the phase of the reference clock ref_clk is advanced compared to the phase of the feedback clock. On the other hand, the down signal is a signal line on which a pulse having a phase difference width is applied when the phase of the reference clock ref_clk is delayed compared to the phase of the feedback clock. The up signal raises the control potential Vcntrl of the VCO 101, and the down signal lowers the control potential Vcntrl of the VCO 101.

チャージポンプ103はup信号及びdown信号に基づきVCO101の制御電位Vcntrlを上昇下降させる回路である。制御電位VcntrlによってVCO101の発振周波数が制御されるため、基準クロックとVCO101の出力は位相と周波数が一致した状態で安定する。   The charge pump 103 is a circuit that raises and lowers the control potential Vcntrl of the VCO 101 based on the up signal and the down signal. Since the oscillation frequency of the VCO 101 is controlled by the control potential Vcntrl, the reference clock and the output of the VCO 101 are stabilized in a state where the phase and the frequency coincide with each other.

制御電位VcntrlはVCO101の出力周波数を制御する信号である。制御電位Vcntrlが上昇すると、低域通過フィルタ(Low Pass Filter:LPF)104はup信号及びdown信号から制御電位VcntrlのDC成分を生成する。LPF104によって、制御電位Vcntrlの周波数特性、ひいてはPLL全体の周波数特性が決定され、PLL制御の安定性を保証することとなる。   The control potential Vcntrl is a signal that controls the output frequency of the VCO 101. When the control potential Vcntr rises, a low pass filter (LPF) 104 generates a DC component of the control potential Vcntrl from the up signal and the down signal. The LPF 104 determines the frequency characteristic of the control potential Vcntr, and thus the frequency characteristic of the entire PLL, and guarantees the stability of the PLL control.

NFCチップに上記のPLLを適用する際に問題となるのが、100%ASK入力時のPLLの動作である。100%ASKが入力されると、入力信号振幅がほぼ0となる場合がある。このとき、基準クロックは停止する。   The problem when applying the above PLL to the NFC chip is the operation of the PLL when 100% ASK is input. When 100% ASK is input, the input signal amplitude may become almost zero. At this time, the reference clock stops.

PLLに入力される基準クロックが停止すると、PLLの制御は発振周波数を落とす方向に働く。再び入力信号振幅がある大きさとなり基準クロックが動作すると、PLLは再び入力される基準クロックに対しロックしようとする。しかし、LPFの特性によって、PLLの再ロックには時間がかかる。   When the reference clock input to the PLL stops, the PLL control works in the direction of decreasing the oscillation frequency. When the input signal amplitude becomes a certain magnitude again and the reference clock operates, the PLL tries to lock to the input reference clock again. However, it takes time to relock the PLL due to the characteristics of the LPF.

このように100%ASKを入力すると、PLLの周波数は安定しなくなる。   When 100% ASK is input in this way, the PLL frequency becomes unstable.

更に悪いことには、100%ASKが入力され、アンテナから入力される電力が0になっても、アンテナと共振回路のQによってしばらく入力振幅が残ってしまい、そのときの周波数は必ずしも希望する周波数ではないということである。   To make matters worse, even if 100% ASK is input and the power input from the antenna becomes 0, the input amplitude remains for a while due to the Q of the antenna and the resonance circuit, and the frequency at that time is not necessarily the desired frequency. It is not.

このときの周波数は、RWドライバ、RW共振回路、RWアンテナ、結合係数、NFCアンテナ、NFC共振回路、NFC負荷という複雑な回路系の共振周波数で決定される。この中でも、特に結合係数は通信が発生するたびに変化する。従って、入力信号が100%→0%に遷移する間の周波数は保証できず、PLL周波数の周波数制御は乱れる原因となる。   The frequency at this time is determined by the resonance frequency of a complicated circuit system such as an RW driver, an RW resonance circuit, an RW antenna, a coupling coefficient, an NFC antenna, an NFC resonance circuit, and an NFC load. Among these, the coupling coefficient changes every time communication occurs. Therefore, the frequency during the transition of the input signal from 100% to 0% cannot be guaranteed, and the frequency control of the PLL frequency is disturbed.

なお、上記で「100%ASK」という言葉を多用しているが、これは以下の意味を示す。   In addition, although the word “100% ASK” is frequently used in the above, this indicates the following meaning.

ASKの変調率は、変調無し(振幅大)の振幅をA、変調中(振幅小)の振幅をBとして、
((A−B)/(A+B))×100(%)
で規定される。このときB=0の場合、変調率は100%となる。この信号を「100%ASK」という。
The ASK modulation rate is as follows: A is the amplitude without modulation (large amplitude), and B is the amplitude during modulation (small amplitude).
((A−B) / (A + B)) × 100 (%)
It is prescribed by. At this time, when B = 0, the modulation rate is 100%. This signal is referred to as “100% ASK”.

(第1の実施の形態)
図2は、本発明の第1の実施の形態に関わるPLL100の構成を示す概念図である。
(First embodiment)
FIG. 2 is a conceptual diagram showing the configuration of the PLL 100 according to the first embodiment of the present invention.

本発明に関わるPFD202は、従来のPFD102を置換する形で配置される。このPFD202は、PFD主要部202Aと基準クロック停止検出部202Bとに構成が大別される。図3はPFD主要部202Aの構成図であり、図4は基準クロック停止検出部202Bの構成図である。   The PFD 202 according to the present invention is arranged in a form that replaces the conventional PFD 102. The PFD 202 is roughly divided into a PFD main part 202A and a reference clock stop detection part 202B. FIG. 3 is a configuration diagram of the PFD main unit 202A, and FIG. 4 is a configuration diagram of the reference clock stop detection unit 202B.

PFD主要部202Aは、PFD本来の動作を提供するPFDにより構成されるモジュールである。このPFD主要部202A中には基準クロックref_clkをタイミングとして動作するフリップフロップ202A−1と、VCO101の出力であるフィードバッククロックfb_clkをタイミングとして動作するフリップフロップ202A−2の2つが含まれる。   The PFD main part 202A is a module configured by a PFD that provides the original operation of the PFD. The PFD main part 202A includes two flip-flops 202A-1 that operate using the reference clock ref_clk as a timing and a flip-flop 202A-2 that operates using the feedback clock fb_clk that is the output of the VCO 101 as a timing.

基準クロックref_clkは外部から入力され、ここでは、図示しないクロック抽出回路がアンテナで受信した電波から抽出した13.56MHzのクロックを想定している。   The reference clock ref_clk is input from the outside. Here, it is assumed that a clock extraction circuit (not shown) extracts a 13.56 MHz clock extracted from radio waves received by the antenna.

フィードバッククロックfb_clkは、VCO101が出力するクロックを想定する。図上ではVCO101は2つのクロックを出力しているが、本実施の形態では13.56MHzのものをフィードバックすることを想定している。   As the feedback clock fb_clk, a clock output from the VCO 101 is assumed. In the figure, the VCO 101 outputs two clocks, but in the present embodiment, it is assumed that 13.56 MHz is fed back.

フリップフロップ202A−1の出力であるdown信号はVCO101への制御電位Vcntrlを低下させる。またフリップフロップ202A−2の出力であるup信号はVCO101への制御電位Vcntrlを上昇させる。   The down signal that is the output of the flip-flop 202A-1 lowers the control potential Vcntrl to the VCO 101. The up signal output from the flip-flop 202A-2 raises the control potential Vcntrl to the VCO 101.

また、入力信号として、基準クロック停止検出部202Bの出力であるPFD制御信号pfd_in_en信号が追加され、上記二つのフリップフロップのデータ端子に接続される。pfd_in_en信号が「H」(高レベル)の間だけ、それぞれに入力されるクロックの立ち下がり時に上記二つのフリップフロップは「H」を出力する。   Further, a PFD control signal pfd_in_en signal that is an output of the reference clock stop detection unit 202B is added as an input signal, and is connected to the data terminals of the two flip-flops. Only when the pfd_in_en signal is “H” (high level), the two flip-flops output “H” at the fall of the input clock.

これら二つのフリップフロップの出力は、適宜「H」から「L」(低レベル)に落とす必要がある。チャージポンプ内に、電圧電源から接地電位までのパスが生じ消費電力が増大するためである。この役割をNORゲート202A−3が果たす。   The outputs of these two flip-flops need to be appropriately lowered from “H” to “L” (low level). This is because a path from the voltage power source to the ground potential is generated in the charge pump and power consumption is increased. The NOR gate 202A-3 plays this role.

NORゲート202A−3には上記二つのフリップフロップの反転出力が入力される。これらの入力信号のいずれかが「H」(=二つのフリップフロップの出力のいずれかが「L」)の場合には、NORゲート202A−3は「L」を出力する。一方、NORゲート202A−3の入力信号のいずれもが「L」(=二つのフリップフロップの出力の双方が「H」)の場合にはNORゲート202A−3は「H」を出力する。   The inverted output of the two flip-flops is input to the NOR gate 202A-3. When one of these input signals is “H” (= one of the outputs of the two flip-flops is “L”), the NOR gate 202A-3 outputs “L”. On the other hand, when both of the input signals of the NOR gate 202A-3 are “L” (= both outputs of the two flip-flops are “H”), the NOR gate 202A-3 outputs “H”.

NORゲート202A−3の出力はオーバラップ信号overlapとして基準クロック停止検出部202Bに入力されると共に、フリップフロップ202A−1及びフリップフロップ202A−2のリセット端子にも入力される。   The output of the NOR gate 202A-3 is input to the reference clock stop detection unit 202B as an overlap signal overlap and is also input to the reset terminals of the flip-flops 202A-1 and 202A-2.

オーバラップ信号overlapはフリップフロップ202A−1及びフリップフロップ202A−2の正出力が「H」、すなわち双方のフリップフロップが同じ「H」状態であることを示す信号である。オーバラップ信号overlapは異なるクロックで動作するフリップフロップからの出力に基づく非同期信号である。この信号が立ち上がることで位相比較の終了を伝達することとなる。   The overlap signal overlap is a signal indicating that the positive outputs of the flip-flops 202A-1 and 202A-2 are "H", that is, both flip-flops are in the same "H" state. The overlap signal overlap is an asynchronous signal based on outputs from flip-flops operating at different clocks. When this signal rises, the end of phase comparison is transmitted.

このオーバラップ信号overlapはフリップフロップ202A−1及びフリップフロップ202A−2の出力が同期したこと、及び同期直後のdown信号とup信号が同時に立ち上がっていることを表す信号である。オーバラップ信号overlapが立ち上がると、これらのフリップフロップ202A−1及びフリップフロップ202A−2はリセットされ、down信号またはup信号が「H」から「L」に変化する。   The overlap signal overlap is a signal indicating that the outputs of the flip-flop 202A-1 and the flip-flop 202A-2 are synchronized, and that the down signal and the up signal immediately after the synchronization are rising at the same time. When the overlap signal “overlap” rises, the flip-flop 202A-1 and the flip-flop 202A-2 are reset, and the down signal or the up signal changes from “H” to “L”.

なお、overlap信号後の3ns遅延回路は、overlap信号のパルス幅を調整している。   Note that the 3 ns delay circuit after the overlap signal adjusts the pulse width of the overlap signal.

次に、基準クロック停止検出部202Bについて説明する。   Next, the reference clock stop detection unit 202B will be described.

基準クロック停止検出部202Bは、3つのフリップフロップ202B−1、202B−2、202B−3を含んで構成される。これらは、直列に接続される。   The reference clock stop detection unit 202B includes three flip-flops 202B-1, 202B-2, and 202B-3. These are connected in series.

また、基準クロック停止検出部202Bには、入力信号としてオーバラップ信号overlapと、基準クロックref_clk、フィードバッククロックfb_clkが入力される。   The reference clock stop detection unit 202B receives an overlap signal overlap, a reference clock ref_clk, and a feedback clock fb_clk as input signals.

まずフリップフロップ202B−1について説明する。   First, the flip-flop 202B-1 will be described.

このフリップフロップのデータ端子は「H」固定である。また、このフリップフロップのタイミングとしてオーバラップ信号overlapが入力される。   The data terminal of this flip-flop is fixed to “H”. In addition, an overlap signal overlap is input as the timing of the flip-flop.

このフリップフロップ202B−1の反転出力を出力信号pfd_en0とする。出力信号pfd_en0はオーバラップ信号overlapの立ち上がりで「L」となり、リセット端子に入力される基準クロックref_clkの立ち上がり(図中では反転して入力されている)で「H」となる。すなわち、位相比較が終了すると出力信号pfd_en0は「L」になり、基準クロックref_clkが立ち上がると「H」になる信号である。   The inverted output of the flip-flop 202B-1 is defined as an output signal pfd_en0. The output signal pfd_en0 becomes “L” at the rising edge of the overlap signal “overlap”, and becomes “H” at the rising edge of the reference clock ref_clk input to the reset terminal (inverted input in the figure). That is, the output signal pfd_en0 becomes “L” when the phase comparison is completed, and becomes “H” when the reference clock ref_clk rises.

この出力信号pfd_en0が「L」のとき、PFDの動作を停止することで、クロックの補完が実現できる。ただし、この信号自体をPFD主要部202Aの動作制御に用いるとメタステーブル状態が発生する可能性がある。   When the output signal pfd_en0 is “L”, the complement of the clock can be realized by stopping the operation of the PFD. However, if this signal itself is used for operation control of the PFD main part 202A, a metastable state may occur.

次にフリップフロップ202B−2について説明する。このフリップフロップはフリップフロップ202B−1のメタステーブル状態の解消のためのものである。   Next, the flip-flop 202B-2 will be described. This flip-flop is for eliminating the metastable state of the flip-flop 202B-1.

このフリップフロップ202B−2のデータ端子及びリセット端子にはフリップフロップ202B−1の反転出力信号pfd_en0が入力される。フリップフロップ202B−2のタイミング端子にはフィードバッククロックfb_clkが反転して入力される。従って、フリップフロップ202B−2はフィードバッククロックfb_clkの立下り時にフリップフロップ202B−1の反転出力信号pfd_en0をラッチするように動作する。   The inverted output signal pfd_en0 of the flip-flop 202B-1 is input to the data terminal and reset terminal of the flip-flop 202B-2. The feedback clock fb_clk is inverted and input to the timing terminal of the flip-flop 202B-2. Accordingly, the flip-flop 202B-2 operates so as to latch the inverted output signal pfd_en0 of the flip-flop 202B-1 when the feedback clock fb_clk falls.

これにより、pfd_en0の立ち下りが連続しなければ、pfd_en1が立ち下がらなくなる。従って、pfd_en1にはメタステーブル状態になりにくい。   As a result, pfd_en1 does not fall unless pfd_en0 falls continuously. Therefore, it is difficult for pfd_en1 to be in a metastable state.

また、フリップフロップ202B−2はpfd_en0が立ち上がった際にリセットされる。これは、PFD動作の復帰を高速に行うためである。   The flip-flop 202B-2 is reset when pfd_en0 rises. This is because the PFD operation is restored at high speed.

ただし、上記ではフリップフロップ202B−1の反転出力信号pfd_en0及びフィードバッククロックfb_clk、の入力のタイミングによっては「ヒゲ」がフリップフロップ202B−2の出力信号に乗る可能性がある。そこでフリップフロップ202B−3を配置する。   However, in the above, depending on the input timing of the inverted output signal pfd_en0 of the flip-flop 202B-1 and the feedback clock fb_clk, there is a possibility that “whisker” rides on the output signal of the flip-flop 202B-2. Therefore, the flip-flop 202B-3 is arranged.

フリップフロップ202B−3のデータ端子には、フリップフロップ202B−2の正出力信号pfd_en1が入力される。この信号にのるノイズを除去することが目的だからである。   The positive output signal pfd_en1 of the flip-flop 202B-2 is input to the data terminal of the flip-flop 202B-3. This is because the purpose is to remove noise on the signal.

フリップフロップ202B−3のタイミング端子にはフィードバッククロックfb_clkがそのまま入力される。これにより、フリップフロップ202B−2の出力がフィードバッククロックfb_clkの半クロック分遅れてPFD制御信号pfd_in_en信号が出力されることになる。   The feedback clock fb_clk is input as it is to the timing terminal of the flip-flop 202B-3. As a result, the output of the flip-flop 202B-2 is delayed by a half clock of the feedback clock fb_clk, and the PFD control signal pfd_in_en signal is output.

逆にフリップフロップ202B−3のリセット端子にはフリップフロップ202B−1の反転出力信号pfd_en0が入力される。これにより、フリップフロップ202B−3とフリップフロップ202B−2は同じタイミングでリセットされる。これはフリップフロップ202B−2同様、PFD動作の復帰を高速に行うためである。   Conversely, the inverted output signal pfd_en0 of the flip-flop 202B-1 is input to the reset terminal of the flip-flop 202B-3. Thereby, the flip-flop 202B-3 and the flip-flop 202B-2 are reset at the same timing. This is because, like the flip-flop 202B-2, the PFD operation is restored at high speed.

このフリップフロップ202B−3の正出力であるPFD制御信号pfd_in_en信号がPFD主要部202Aのフリップフロップ202A−1、202A−2のデータ端子に入力される基準データ信号となる。   The PFD control signal pfd_in_en signal, which is the positive output of the flip-flop 202B-3, becomes a reference data signal input to the data terminals of the flip-flops 202A-1 and 202A-2 of the PFD main part 202A.

結果、このPFD制御信号pfd_in_en信号が「H」の期間中のみPFD主要部202Aが動作することとなる。   As a result, the PFD main part 202A operates only during the period when the PFD control signal pfd_in_en signal is “H”.

図5は、本発明の第1の実施の形態において、基準クロックref_clkが先行する場合の一連の動作を表したタイミングチャートである。また、図6は、本発明の第1の実施の形態において、フィードバッククロックfb_clkが先行する場合の一連の動作を表したタイミングチャートである。   FIG. 5 is a timing chart showing a series of operations when the reference clock ref_clk precedes in the first embodiment of the present invention. FIG. 6 is a timing chart showing a series of operations when the feedback clock fb_clk is preceded in the first embodiment of the present invention.

これらの図を見ても分かるが、外部から入力される基準クロックref_clkが存在する間は、基準クロック停止検出部202Bの初段のフリップフロップ202B−1が動作する。しかし、基準クロックref_clkが検出されなくなると、フィードバッククロックfb_clkを基準として一定期間経過後、PFD制御信号pfd_in_en信号はLowとなる。こうなるとPFD主要部202Aのフリップフロップ202A−1及びフリップフロップ202A−2の出力であるdown信号、up信号はLowに固定される。   As can be seen from these figures, while the reference clock ref_clk input from the outside exists, the first flip-flop 202B-1 of the reference clock stop detection unit 202B operates. However, when the reference clock ref_clk is no longer detected, the PFD control signal pfd_in_en signal becomes Low after a certain period of time with respect to the feedback clock fb_clk. In this case, the down signal and the up signal that are the outputs of the flip-flop 202A-1 and the flip-flop 202A-2 of the PFD main part 202A are fixed to Low.

このようにすることで、PFD主要部202Aの稼動/停止の制御をデジタル信号で行うことが可能となる。結果として、PLLを含む電子機器の動作を安定させることが可能となる。   In this way, it is possible to control the operation / stop of the PFD main part 202A with a digital signal. As a result, it is possible to stabilize the operation of the electronic device including the PLL.

なお、上記説明におけるPFDはフリップフロップを2個使用する構成となっている。その他にも図7に示したモトローラタイプPFDと呼ばれるPFDを用いても同様の動作を実現することができる。   Note that the PFD in the above description uses two flip-flops. In addition, the same operation can be realized by using a PFD called a Motorola type PFD shown in FIG.

このようにPFD主要部202Aは論理ゲートで構成される。ここで用いられているNANDゲートを別の論理ゲートを用いて再現することも本発明の射程に含まれることは言うまでもない。   In this way, the PFD main part 202A is composed of logic gates. It goes without saying that reproducing the NAND gate used here by using another logic gate is also included in the scope of the present invention.

(第2の実施の形態)
次に本発明の第2の実施の形態に付いて説明する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described.

無線通信を行う際、サイン波、コサイン波を用いたIQ検波方式による1サイクル2シンボルの送信が一般的に用いられている。IQ検波方式の代表的なものには、ギルバートセルなどの掛け算回路を用いる方式や、搬送波の90度位相のずれた2点をサンプリングするサンプリング検波方式などが挙げられる。   When performing wireless communication, transmission of one symbol and two symbols by an IQ detection method using a sine wave and a cosine wave is generally used. Typical examples of the IQ detection method include a method using a multiplication circuit such as a Gilbert cell, and a sampling detection method that samples two points that are 90 degrees out of phase with a carrier wave.

この際、IQ成分を生成するために、90度位相のずれたクロックを生成する必要がある。また、搬送波と周波数が等しいものの方が良い。一般的にはPLLで2逓倍を行い90度位相を取り出すか、DLL(Delay−Locked Loop)を用いて90度位相を取り出す方式がとられる。   At this time, in order to generate the IQ component, it is necessary to generate a clock whose phase is shifted by 90 degrees. Also, the one with the same frequency as the carrier wave is better. Generally, a method of taking a 90 degree phase by multiplying by 2 using a PLL or taking a 90 degree phase using a DLL (Delay-Locked Loop) is employed.

しかし、従来の物では100%ASK受信時にはPLLの周波数をほとんど変化しないように設計することはできるが、位相まで保証することは困難である。   However, the conventional system can be designed so that the PLL frequency hardly changes at the time of 100% ASK reception, but it is difficult to guarantee the phase.

本発明の第2の実施の形態はこの90度位相のずれた2つのクロックを生成する手法に付いてのものである。   The second embodiment of the present invention relates to a method of generating two clocks that are 90 degrees out of phase.

図8は、本発明の第2の実施の形態に関する90度遅延回路つきVCO500の構成図である。このVCO500は第1の実施の形態に関わるVCO101を置換する形で用いられる。   FIG. 8 is a configuration diagram of a VCO 500 with a 90-degree delay circuit according to the second embodiment of the present invention. The VCO 500 is used in the form of replacing the VCO 101 related to the first embodiment.

この90度遅延回路つきVCO500はVCO部501と90度遅延回路502の二つのモジュールから構成される。   The VCO 500 with a 90 degree delay circuit includes two modules, a VCO unit 501 and a 90 degree delay circuit 502.

VCO500は単純な電流制御型インバータを4段用いたリングオシレータ方式の発振回路である。このVCO500の入力信号としては、pbias信号、pllen_t信号の2つが存在する。   The VCO 500 is a ring oscillator type oscillation circuit using four stages of simple current control type inverters. There are two input signals of the VCO 500, a pbias signal and a pllen_t signal.

このVCO500は電流制御型インバータの出力を通常の受動的なインバータで受けることで、電流制御型インバータの入力をRail−Rail(接地電圧から電源電圧に至る振幅)に増幅している。このようにすることで、90度遅延回路の精度を確保することが可能である。   The VCO 500 amplifies the input of the current control type inverter to Rail-Rail (amplitude from the ground voltage to the power supply voltage) by receiving the output of the current control type inverter with a normal passive inverter. By doing so, it is possible to ensure the accuracy of the 90-degree delay circuit.

pbias信号及びvco_iv_fb信号は、発振周波数を制御するための制御信号である。pbias信号はVCO500への入力信号であり、vco_iv_fb信号はVCO500からの出力信号である。opAMP500−1によるネガティブフィードバックにより、入力Vcntrl電位にほぼ比例した発振周波数がvcooutに出力される。   The pbias signal and the vco_iv_fb signal are control signals for controlling the oscillation frequency. The pbias signal is an input signal to the VCO 500, and the vco_iv_fb signal is an output signal from the VCO 500. Oscillation frequency substantially proportional to the input Vcntr potential is output to vcoout by negative feedback by the opAMP 500-1.

pbias信号は図2の制御電位Vcntrlから生成されるバイアス信号である。制御電位Vcntrlが上昇すると、opAMP500−1のネガティブフィードバックにより制御され、発振周波数の調整を行うこととなる。   The pbias signal is a bias signal generated from the control potential Vcntrl in FIG. When the control potential Vcntr rises, the oscillation frequency is adjusted by being controlled by the negative feedback of the opAMP 500-1.

pllen_t信号は、PLLを動作させるための信号である。この信号が「H」の間は電流制御型インバータが正常に動作し、PLL全体が動作することとなる。   The pllen_t signal is a signal for operating the PLL. While this signal is “H”, the current control type inverter operates normally, and the entire PLL operates.

VCO部501の出力vcooutはVCO500の発振周波数の基準となる周波数である。下記に述べるとおり、このVCO部501の出力vcooutを2分周したものが出力クロック(27.12MHz)となり、さらに2分周したものが出力クロック(13.56MHz)となる。   The output vcoout of the VCO unit 501 is a reference frequency for the oscillation frequency of the VCO 500. As described below, an output clock (27.12 MHz) is obtained by dividing the output vcoout of the VCO unit 501 by 2, and an output clock (13.56 MHz) is obtained by further dividing the output vcoout by 2.

本実施の形態では、PLLが13.56MHzを入力されてロックした場合、出力vcooutは4倍の54.24MHzが出力されることを想定している。この出力vcooutを2分周することで、27.12MHzが、4分周することで13.56MHzが得られる。これは図1で表すVCO101の出力に等しい。   In the present embodiment, it is assumed that when PLL is input and locked at 13.56 MHz, the output vcoout is four times 54.24 MHz. By dividing the output vcoout by 2, 27.12 MHz is obtained by dividing the output vcoout by 4, and 13.56 MHz is obtained. This is equal to the output of the VCO 101 represented in FIG.

90度遅延回路502は、VCOを2個直列につなぎ、ループをオープンした構成となっている。中央のNAND502−1で信号の正負が逆転するため、入力信号である90vcoin(図1の基準クロックref_clkと同一)から出力信号である90vcooutまでの遅延量は、VCO部501の出力vcooutの1周期分に等しい。PLLがロックインしている場合には、VCO部501の出力vcooutの周波数は54.24MHzであり、この周期は図2のVCO101のPFD202に帰還させる出力の周波数である13.56MHzの1/4周期に当たる。よって、PLLがロックインしている場合には、90vcoinと90vcooutは90度の位相差を持つこととなる。   The 90-degree delay circuit 502 has a configuration in which two VCOs are connected in series and a loop is opened. Since the sign of the signal is reversed in the central NAND 502-1, the delay amount from 90 vcoin (same as the reference clock ref_clk in FIG. 1) to 90 vcoout as the output signal is one cycle of the output vcoout of the VCO unit 501. Equal to minutes. When the PLL is locked in, the frequency of the output vcoout of the VCO unit 501 is 54.24 MHz, and this period is 1/4 of 13.56 MHz which is the frequency of the output fed back to the PFD 202 of the VCO 101 in FIG. Hit the cycle. Therefore, when the PLL is locked in, 90 vcoin and 90 vcoout have a phase difference of 90 degrees.

このような構成にすることで90度位相のずれた周波数を持つ2つの信号を確実に出力できるVCO及びそのVCOを用いたPLLを用意することが可能となる。通常のPLLでは周波数の偏差が位相誤差として蓄積してしまうために位相を保持することが困難であるのに対し、本発明では搬送波から抽出されたクロックを用いており、90度遅延回路502の出力は搬送波と一定の位相差が保たれているためである。   With such a configuration, it is possible to prepare a VCO that can reliably output two signals having a frequency that is 90 degrees out of phase and a PLL that uses the VCO. In a normal PLL, it is difficult to maintain the phase because the frequency deviation accumulates as a phase error, whereas in the present invention, a clock extracted from a carrier wave is used, and the 90-degree delay circuit 502 This is because the output has a constant phase difference from the carrier wave.

図9は、本実施の形態にかかわるPLL100がNFCチップ1001でどのように用いられるかを表す概念図である。   FIG. 9 is a conceptual diagram showing how the PLL 100 according to this embodiment is used in the NFC chip 1001.

カードモードで動作する際、NFCアンテナから受信した信号からクロック抽出回路1001aが動作クロックを抽出する。この抽出された動作クロックは、受信回路1001b及びPLL100に入力される。   When operating in the card mode, the clock extraction circuit 1001a extracts the operation clock from the signal received from the NFC antenna. The extracted operation clock is input to the receiving circuit 1001b and the PLL 100.

このPLL100で90度位相がずれた信号(90vcoout)を生成し、受信回路に出力すると共に、論理回路1001cに動作クロックを供給する。   The PLL 100 generates a signal (90 vcoout) that is 90 degrees out of phase, outputs the signal to the receiving circuit, and supplies an operation clock to the logic circuit 1001c.

次に、NFCチップ1001を携帯電話機に実装した際に、どのように用いられるかを説明する。図10は非接触式カード内蔵携帯電話機の内部構成図である。   Next, how the NFC chip 1001 is used when mounted on a mobile phone will be described. FIG. 10 is an internal configuration diagram of a non-contact card built-in mobile phone.

通常の携帯電話ではメインCPU(アプリケーションCPU)1002、UIMカードモジュール1003、ヒューマンインターフェース(操作部及び表示部)1004、携帯RFモジュール1005から構成される。   A normal mobile phone includes a main CPU (application CPU) 1002, a UIM card module 1003, a human interface (operation unit and display unit) 1004, and a mobile RF module 1005.

この構成に、メインCPU(アプリケーションCPU)1002、UIMカードモジュール1003に接続する形でNFCチップ1001が配置される。なお図上では、信号線で直接モジュール間を接続しているが、内部バスを用いて接続しても良い。   In this configuration, the NFC chip 1001 is arranged so as to be connected to the main CPU (application CPU) 1002 and the UIM card module 1003. In the figure, the modules are directly connected by signal lines, but may be connected by using an internal bus.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明に関わるVCO及びPLLは非接触式カード、又は無線通信機に用いることが可能である。   The VCO and PLL according to the present invention can be used for a contactless card or a wireless communication device.

100…PLL、101、500…VCO、102、202…PFD、
103…チャージポンプ、104…LPF、
202A…PFD主要部、202B…基準クロック停止検出部、
501…VCO部、502…90度遅延回路、
1001…NFCチップ、1002…メインCPU、
1003…UIMカードモジュール、
1004…ヒューマンインターフェース、1005…携帯RFモジュール。
100 ... PLL, 101, 500 ... VCO, 102,202 ... PFD,
103 ... Charge pump, 104 ... LPF,
202A: PFD main part, 202B: reference clock stop detection part,
501 ... VCO section, 502 ... 90 degree delay circuit,
1001 ... NFC chip, 1002 ... Main CPU,
1003 ... UIM card module,
1004 ... Human interface, 1005 ... Portable RF module.

Claims (8)

基準クロックとフィードバッククロックの位相の比較を行うPFD主要部と、前記基準クロックが入力されるとともに前記PFD主要部に基準データ信号を供給する基準クロック停止検出部と、を含み、
前記基準クロックの入力が停止すると、前記基準クロック停止検出部は前記PFD主要部に供給する前記基準データ信号の出力波形を変化させる位相周波数比較回路。
A PFD main part that compares the phases of a reference clock and a feedback clock; and a reference clock stop detection part that receives the reference clock and supplies a reference data signal to the PFD main part.
When the input of the reference clock is stopped, the reference clock stop detection unit changes the output waveform of the reference data signal supplied to the PFD main unit.
請求項1記載の位相周波数比較回路において、前記基準クロックの入力が停止したときに前記基準クロック停止検出部は前記基準データ信号を低レベルに維持することを特徴とする位相周波数比較回路。   2. The phase frequency comparison circuit according to claim 1, wherein the reference clock stop detection unit maintains the reference data signal at a low level when the input of the reference clock is stopped. 請求項2記載の位相周波数比較回路において、前記PFD主要部は前記基準クロックをタイミング信号として動作する第1のRS−フリップフロップと、前記フィードバッククロックをタイミング信号として動作する第2のRS−フリップフロップを含み、
前記基準データ信号は前記第1のRS−フリップフロップ及び前記第2のRS−フリップフロップのデータ信号となることを特徴とする位相周波数比較回路。
3. The phase frequency comparison circuit according to claim 2, wherein the PFD main part is a first RS flip-flop that operates using the reference clock as a timing signal, and a second RS flip-flop that operates using the feedback clock as a timing signal. Including
The phase frequency comparison circuit, wherein the reference data signal is a data signal of the first RS-flip-flop and the second RS-flip-flop.
請求項3記載の位相周波数比較回路において、前記PFD主要部は前記第1のRS−フリップフロップ及び前記第2のRS−フリップフロップの正出力が共に高レベルの場合に状態が変化するオーバラップ信号を出力し、前記基準クロック停止検出部は前記オーバラップ信号をタイミングの1として動作することを特徴とする位相周波数比較回路。   4. The phase frequency comparison circuit according to claim 3, wherein the PFD main part is an overlap signal whose state changes when both the positive outputs of the first RS-flip flop and the second RS-flip flop are at a high level. And the reference clock stop detection unit operates with the overlap signal as timing 1. 請求項4記載の位相周波数比較回路において、前記第1のRS−フリップフロップ及び前記第2のRS−フリップフロップが前記オーバラップ信号に基づきリセットされることを特徴とする位相周波数比較回路。   5. The phase frequency comparison circuit according to claim 4, wherein the first RS-flip-flop and the second RS-flip-flop are reset based on the overlap signal. 請求項1ないし5の何れか1項の位相周波数比較回路を含むことを特徴とするPLL回路。   A PLL circuit comprising the phase frequency comparison circuit according to claim 1. 請求項6記載のPLL回路において、該PLL回路が90度位相遅延回路を含むことを特徴とするPLL回路。   7. The PLL circuit according to claim 6, wherein the PLL circuit includes a 90-degree phase delay circuit. 複数のインバータにより構成されるリングオシレータと、90度位相遅延回路と、を含むPLL回路であって、
前記リングオシレータに含まれるインバータの2倍の個数を含んで前記90度位相遅延回路が構成されるPLL回路。
A PLL circuit including a ring oscillator composed of a plurality of inverters and a 90-degree phase delay circuit,
A PLL circuit in which the 90-degree phase delay circuit is configured to include twice the number of inverters included in the ring oscillator.
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