JP2012033173A - タイル化されたプリフェッチ及びキャッシングされたデプスバッファ - Google Patents
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Abstract
【解決手段】プリフェッチメカニズムは、予測的で、前のパイプライン段階からの三角形幾何情報を用いて前記キャッシュに予め装填することができ、それによってメモリ帯域幅効率の向上を可能にすることができる。電力消費量のさらなる低減及びメモリ帯域幅を考慮してz値圧縮技術をオプションで利用可能である。
【選択図】図5
Description
ここで、x及びyは、4×4タイル内の各画素の横座標及び縦座標を表す。タイルの左上の画素の深さ値に(Z00)、Az及びBzの値を与えることによって、タイルの残りの画素は、以下の方程式を内挿することによって得ることができる。
従って、タイルが圧縮可能である場合は、デプスバッファへの16個のすべての画素の深さ値を更新する代わりに、Z00、Az及びBzを更新するだけでよい。このことは、Az及びBzがZ00と同じデータ精度を有すると想定した場合は正規のタイルの情報のちょうど3/16である。同じ圧縮されたタイルがzバッファから再び読み取られるときには、Z00、Az及びBzを読み取ること及び上記の公式に基づいて圧縮解除機能を実行することのみを行うだけでタイル全体の深さ値を得ることができる。
Claims (30)
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインと、
前記ラスター化パイプラインの前記処理段階のうちの少なくとも1つによって利用されるデータを格納するメモリと、
処理された画素が前記少なくとも1つの処理段階に到着する前に前記処理された画素に関して前記少なくとも1つの処理段階によって利用されるデータを取り出すプリフェッチメカニズムと、を具備するグラフィックスプロセッサ。 - 前記取り出されたデータは、前記ラスター化パイプラインの前記処理段階の前記少なくとも1つのキャッシュメモリに格納される請求項1に記載のグラフィックスプロセッサ。
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインであって、前記処理段階は、隠面除去(HSR)段階を含むラスター化パイプラインと、
前記ラスター化パイプラインのHSR段階によって利用されるデータを格納するデプスバッファと、
処理された画素が前記ラスター化パイプラインを通じて前記HSR段階に到着する前に前記処理された画素に関して前記HSRによって利用される前記データを前記デプスバッファから取り出すプリフェッチメカニズムと、を具備するグラフィックスプロセッサ。 - 前記取り出されたデータは、前記ラスター化パイプラインの前記HSR段階のキャッシュメモリに格納される請求項3に記載のグラフィックスプロセッサ。
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインであって、処理段階は隠面除去(HSR)段階を含むラスター化パイプラインと、
二次元画素タイルの深さ値を格納するデプスバッファと、
処理された画素を含む前記二次元画素タイルのタイルアドレスを生成するタイルアドレス生成器と、
前記ラスター化プロセッサの前記HSR段階に結合されたキャッシュメモリと、
前記タイルアドレスに応じて前記二次元画素タイルの前記深さ値を前記デプスバッファから取り出し及び前記深さ値を前記キャッシュメモリに格納するメモリコントローラと、を具備するグラフィックスプロセッサ。 - 前記デプスバッファは、階層的デプスバッファである請求項5に記載のグラフィックスプロセッサ。
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインと、
画素データが前記ラスター化パイプラインを通じて前記処理段階のうちの少なくとも1つに到着する前に主メモリからデータをプリフェッチして前記データを前記少なくとも1つの処理段階に供給するための手段と、を具備するグラフィックスプロセッサ。 - 前記少なくとも1つの処理段階は、隠面除去(HSR)段階である請求項7に記載のグラフィックスプロセッサ。
- 前記手段は、前記主メモリからの前記データを格納し及び前記HSRに結合されたキャッシュメモリを具備する請求項8に記載のグラフィックスプロセス。
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインであって、処理段階は、隠面除去(HSR)段階を含むラスター化パイプラインと、
二次元画素タイルの深さ値を格納する階層的デプスバッファと、
前記HSR段階に結合されており及び前記二次元画素タイルの前記深さ値の最大深さ値及び最小深さ値を格納するランダムアクセスキャッシュメモリと、
処理された画素を含む前記二次元画素タイルのタイルアドレスを生成するタイルアドレス生成器と、
前記タイルアドレスに応じて前記二次元画素タイルの前記深さ値を前記デプスバッファから取り出し及び前記深さ値を前記キャッシュメモリに格納するメモリコントローラと、を具備するグラフィックスプロセッサ。 - 処理された画素の深さ値を前記処理された画素を含むタイルの最小深さ値及び最大深さ値と比較するタイル試験ブロックをさらに具備する請求項10に記載のグラフィックスプロセッサ。
- 前記タイル試験ブロックは、前記処理された画素の前記深さ値が前記プロセス画素を含む前記タイルの前記最小深さ値よりも小さい場合は前記処理された画素を捨てるために動作可能である請求項11に記載のグラフィックスプロセッサ。
- 前記タイル試験ブロックは、前記処理された画素の前記深さ値が前記処理された画素を含む前記タイルの前記最大深さ値よりも大きい場合は前記キャッシュメモリを更新するために動作可能である請求項11に記載のグラフィックスプロセッサ。
- 前記処理された画素の前記深さ値を前記キャッシュメモリに格納されている前に格納された深さ値と比較する画素試験ブロックをさらに具備する請求項13に記載のグラフィックスプロセッサ。
- 前記タイル試験ブロックは、前記処理された画素の前記深さ値が前記プロセス画素を含む前記タイルの前記最小深さ値と最大深さ値の間にある場合は前記画素試験ブロックをイネーブルにするために動作可能である請求項14に記載のグラフィックスプロセッサ。
- 前記処理された画素と関連するプリミティブオブジェクトデータに基づいてタイル情報を生成するタイルインデックス予測器ブロックと、前記タイルインデックス予測器ブロックによって生成された前記タイル情報に基づいてタイルの深さ値を取り出すプリフェッチ論理ブロックと、をさらに具備する請求項10に記載のグラフィックスプロセス。
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するするラスター化パイプラインであって、前記処理段階は、隠面除去(HSR)段階を含むラスター化パイプラインと、
前記ラスター化パイプラインによってレンダリングされた前記画素データと関連する深さ値データの二次元画素タイルを具備するデプスバッファと、を具備し、前記プリミティブオブジェクトデータは、プリミティブ形状を示し、二次元タイルの前記深さ値データは、前記二次元タイルが処理された画素を含む前記プリミティブ形状内に完全に含まれている場合に圧縮される、グラフィックスプロセッサ。 - 前記プリミティブ形状は、三角形である請求項17に記載のグラフィックスプロセッサ。
- 前記二次元タイルは、4×4の画素タイルである請求項18に記載のグラフィックスプロセッサ。
- 前記深さ値データは、前記二次元タイルの前記深さ値の相対値を記述する方程式の係数を格納することによって圧縮される請求項17に記載のグラフィックスプロセッサ。
- 前記方程式は、線形方程式である請求項20に記載のグラフィックスプロセッサ。
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を含むラスター化パイプラインにプリミティブオブジェクトデータを供給することと、
前記ラスター化パイプラインの前記処理段階のうちの少なくとも1つによって利用されるデータをメモリに格納することと、
処理された画素が前記少なくとも1つの処理段階に到着する前に前記処理された画素に関して前記少なくとも1つの処理段階によって利用される前記データを前記メモリからプリフェッチすること、とを具備するグラフィックス処理方法。 - 前記ラスター化パイプラインの前記処理段階のうちの前記少なくとも1つのキャッシュメモリに前記取り出されたデータを格納することをさらに具備する請求項22に記載の方法。
- 前記少なくとも1つの処理段階は、隠面除去(HSR)段階である請求項23に記載の方法。
- 処理された画素の深さ値を前記処理された画素を含む二次元タイルの最小深さ値及び最大深さ値と比較するタイル試験を実行することをさらに具備する請求項24に記載のグラフィックスプロセッサ。
- 前記タイル試験は、前記処理された画素の前記深さ値が前記処理された画素を含む前記タイルの前記最大深さ値よりも大きい場合は前記キャッシュメモリを更新することを含む請求項25に記載のグラフィックスプロセッサ。
- 前記処理された画素の前記深さ値を前記キャッシュメモリに格納されている前に格納された深さ値と比較する画素試験を選択的に実行することをさらに具備する請求項26に記載のグラフィックスプロセッサ。
- 前記タイル試験は、前記処理された画素の前記深さ値が前記プロセス画素を含む前記タイルの前記最小深さ値及び最大深さ値の間にある場合は前記画素試験をイネーブルにすることを含む請求項27に記載のグラフィックスプロセッサ。
- 前記プロセス画素と関連するプリミティブオブジェクトデータに基づいてタイル情報を生成することと、前記タイル情報に基づいてタイルの深さ値をプリフェッチすること、とをさらに具備する請求項22に記載のグラフィックスプロセス。
- 入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を含むラスター化パイプラインにプリミティブオブジェクトデータを供給することであって、前記処理段階は、隠面除去(HSR)段階を含むことと、
デプスバッファ内の深さ値データの二次元タイルを選択的に圧縮すること、とを具備し、前記プリミティブオブジェクトデータは、プリミティブ形状を示し、二次元タイルの前記深さ値データは、前記二次元タイルが処理された画素を含む前記プリミティブ形状内に完全に含まれているときに圧縮される、グラフィックス処理方法。
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