JP2012015197A - Method for forming wiring of semiconductor device, method for manufacturing semiconductor device, and system for forming wiring of semiconductor device - Google Patents

Method for forming wiring of semiconductor device, method for manufacturing semiconductor device, and system for forming wiring of semiconductor device Download PDF

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Inventor
Yasushi Fujii
Kenji Sekiguchi
Hiroshi Yano
野 洋 矢
井 康 藤
口 賢 治 関
Original Assignee
Tokyo Electron Ltd
東京エレクトロン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method for forming a wiring of a semiconductor device, capable of sufficiently filling a conductor into a recessed part in an insulation layer.SOLUTION: At first, a substrate is prepared, the substrate having a recessed part 24 formed by etching a low dielectric constant layer 21 using a metal hard mask layer 25, which is formed in a predetermined pattern on the low dielectric constant layer 21, as a mask. Next, the metal hard mask layer 25 on the low dielectric constant layer 21 is removed with chemicals. Then, a conductor 23 is filled into the recessed part 24 in the low dielectric constant layer 21. In this way, a wiring of a semiconductor device 30 is formed by a damascene method.

Description

本発明は、ダマシン法を用いて半導体装置の配線を形成する配線形成方法に関する。 The present invention relates to a wiring forming method for forming a wiring of a semiconductor device using a damascene method. また本発明は、ダマシン構造を有する半導体装置を製造する製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device having a damascene structure. また本発明は、ダマシン法を用いて半導体装置の配線を形成する配線形成システムに関する。 The present invention relates to a wiring forming system for forming wiring of a semiconductor device using a damascene method.

近年、半導体デバイス(半導体装置)の高速化、配線パターンの微細化、高集積化の要求に対応して、配線間の容量の低減、配線の導電性向上およびエレクトロマイグレーション耐性の向上が要求されている。 Recently, high-speed semiconductor devices (semiconductor devices), the miniaturization of the wiring pattern, high integration required to correspond to the reduction of capacity between wirings, improvement of conductivity improving and electromigration resistance of the wiring is required there. これらの要求に対応するための技術として、配線材料として導電性が高くかつエレクトロマイグレーション耐性に優れている銅を用い、層間の絶縁層として低誘電率層(Low−k層)を用いる多層配線技術が注目されている。 As a technique for coping with these requirements, a multilayer wiring technique using copper conductivity and excellent high and electromigration resistance as a wiring material, using a low dielectric constant layer (Low-k layer) as an insulating layer between the layers There has been attracting attention.

このような多層配線技術では、低誘電率層に配線溝やスルーホールなどの凹部を形成してその中に銅を埋め込むダマシン法が採用される。 In such a multilayer wiring technique, a damascene process for embedding copper therein to form a recess such as a wiring groove or a through hole in the low dielectric constant layer is employed. この場合、低誘電率層に凹部をエッチングにより精度良く形成するためには、低誘電率層をエッチングする際のマスクとして、低誘電率層との選択比が十分に高い材料からなるマスクを使用する必要がある。 In this case, in order to accurately form a recess by etching the low dielectric constant layer, as a mask for etching the low dielectric constant layer, using a mask selection ratio of the low dielectric layer is made from a sufficiently high material There is a need to.

低誘電率層としては一般に有機系の材料が用いられており、このため、同じ有機系の材料からなるフォトレジスト層をマスクとして低誘電率層をエッチングする場合、選択比が不十分になることが考えられる。 And general organic material used as the low dielectric constant layer, Therefore, when etching the low dielectric constant layer a photoresist layer consisting of a material having the same organic as a mask, the selection ratio is poor It can be considered. このような課題を解決するため、Ti膜やTiN膜のような無機系の材料からなるハードマスク層を、エッチングの際のマスクとして使用することが提案されている(例えば、特許文献1)。 Such problems to solve, the hard mask layer made of inorganic materials such as Ti film and TiN film, it has been proposed to be used as a mask during etching (for example, Patent Document 1).

特開2003−229482号公報 JP 2003-229482 JP

特許文献1に記載の配線形成方法においては、はじめに、低誘電率層上にハードマスク層が形成され、次に、ハードマスク層をマスクとして低誘電率層をエッチングすることにより、低誘電率層に凹部が形成される。 In the wiring forming method according to Patent Document 1, first, a hard mask layer on the low dielectric constant layer is formed, then, by etching the low dielectric layer using the hard mask layer as a mask, the low dielectric constant layer recesses are formed on. その後、低誘電率層上にハードマスク層が設けられた状態で、凹部に銅が埋め込まれる。 Then, in a state in which the low dielectric constant layer on the hard mask layer is provided, the copper is embedded in the recess. その後、不要な層は研磨により除去される。 Thereafter, unnecessary layers are removed by polishing.

ところで、低誘電率層上にハードマスク層が設けられた状態で凹部に銅が埋め込まれる場合の銅の使用量(銅の埋め込み量)は、ハードマスク層が設けられていない場合に比べて、ハードマスク層の厚みの分だけ多くなる。 Incidentally, the amount of copper in the case of copper in a recess in a state in which the hard mask layer in the low dielectric constant layer is provided is embedded (embedding of copper), as compared to the case where the hard mask layer is not provided, It increased by an amount corresponding to the thickness of the hard mask layer. 銅の埋め込み量が多くなると、銅の埋め込み工程に要する時間が増加することになる。 When embedding of copper is increased, so that the time required for copper embedding processes increases.

本発明は、このような課題を効果的に解決し得る半導体装置の配線形成方法、半導体装置の製造方法および半導体装置の配線形成システムを提供することを目的とする。 The present invention aims at providing a wiring forming method for such problems effectively solved may semiconductor device, the wiring forming system of the method of manufacturing a semiconductor device.

本発明は、ダマシン法を用いて半導体装置の配線を形成する方法において、絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を準備する工程と、前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の配線形成方法である。 The present invention provides a method of forming a wiring of a semiconductor device using a damascene process, a substrate having a recess formed by etching the insulating layer using the hard mask layer formed in a predetermined pattern on the insulating layer as a mask a step of preparing, the said hard mask layer over the insulating layer and removing by a chemical solution, the wiring formation method of a semiconductor device characterized by comprising a, a step of filling a conductive material in the recess of the insulating layer it is.

本発明の半導体装置の配線形成方法において、前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、前記絶縁層上の前記ハードマスク層を薬液により除去する工程において、前記ポリマーも除去されてもよい。 In the wiring formation method of a semiconductor device of the present invention, the polymer generated in etching the insulating layer using the hard mask layer as a mask are attached to the side surface of the recess, the hard mask layer over the insulating layer in the step of removing by a chemical solution, the polymer may also be removed.

本発明の半導体装置の配線形成方法は、前記ハードマスク層を薬液により除去した後であって、前記絶縁層の凹部に導電体を充填する前に、凹部の側面にバリア膜を設ける工程をさらに備えていてもよい。 Wiring formation method of a semiconductor device of the present invention, the hard mask layer even after removal by a chemical solution, prior to filling the conductor in the recess of the insulating layer, further the step of providing a barrier film on the side surface of the recess it may be provided.

本発明の半導体装置の配線形成方法は、前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨工程をさらに備えていてもよい。 Wiring formation method of a semiconductor device of the present invention may further comprise a chemical mechanical polishing step of removing the conductive body which is located above the upper surface of the insulating layer of the conductive member by chemical mechanical polishing.

本発明の半導体装置の配線形成方法において、前記ハードマスク層が、金属材料を含むメタルハードマスク層からなっていてもよい。 In the wiring formation method of a semiconductor device of the present invention, the hard mask layer may comprise a metal hard mask layer comprising a metal material.

本発明は、ダマシン構造を有する半導体装置を製造する方法において、所定パターンの配線が形成された基板を準備する工程と、前記基板の前記配線上に、絶縁層、ハードマスク層およびレジスト層を順次形成する工程と、前記レジスト層を所定パターンにパターニングする工程と、前記レジスト層をマスクとして、前記ハードマスク層をエッチングする工程と、前記ハードマスク層をマスクとして前記絶縁層をエッチングすることにより、絶縁層に凹部を形成する工程と、前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の製造方法である。 The present invention provides a method of manufacturing a semiconductor device having a damascene structure, comprising the steps of preparing a substrate on which wiring is formed in a predetermined pattern, on the wiring of the substrate, an insulating layer, a hard mask layer and the resist layer successively forming, patterning the resist layer in a predetermined pattern, the resist layer as a mask, and etching the hard mask layer by etching the insulating layer using the hard mask layer as a mask, semiconductor, wherein the step of forming a recess in the insulating layer, and removing by a chemical solution to the hard mask layer over the insulating layer, and filling a conductive material in the recess of the insulating layer, further comprising a device is a method of manufacturing.

本発明は、ダマシン法を用いて半導体装置の配線を形成するシステムにおいて、絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を搬送する基板搬送手段と、前記絶縁層上の前記ハードマスク層を薬液により除去する液処理手段と、前記ハードマスク層が除去された後、前記絶縁層の凹部に導電体を充填する導電体充填手段と、前記基板搬送手段、液処理手段および導電体充填手段を制御する制御手段と、を備えたことを特徴とする半導体装置の配線形成システムである。 The present invention provides a system for forming a wiring of a semiconductor device using a damascene process, a substrate having the formed recesses by etching the insulating layer using the hard mask layer formed in a predetermined pattern on the insulating layer as a mask a substrate transport means for transporting said a liquid processing unit for the hard mask layer on the insulating layer is removed by a chemical solution, after the hard mask layer is removed, the conductor filling for filling the conductor in the recess of the insulating layer means, the substrate transfer means is a wiring forming system of a semiconductor device characterized by comprising a control means for controlling the liquid processing means and conductor filling means, a.

本発明の半導体装置の配線形成システムにおいて、前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、前記液処理手段により、前記ハードマスク層とともに前記ポリマーが除去されてもよい。 In the wiring forming system of the semiconductor device of the present invention, the polymer generated in etching the insulating layer using the hard mask layer as a mask are attached to the side surface of the recess, by the liquid processing unit, the hard mask layer the polymer may be removed together.

本発明の半導体装置の配線形成システムは、前記凹部の側面にバリア膜を設けるバリア膜形成手段をさらに備えていてもよい。 Wiring forming system of the semiconductor device of the present invention may further comprise a barrier film forming means to provide a barrier film on the side surface of the recess.

本発明の半導体装置の配線形成システムは、前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨手段をさらに備えていてもよい。 Wiring forming system of the semiconductor device of the present invention may further comprise a chemical mechanical polishing means for removing by chemical mechanical polishing a conductor located above the upper surface of the insulating layer of the conductor.

本発明の半導体装置の配線形成システムにおいて、前記ハードマスク層が、金属材料を含むメタルハードマスク層からなっていてもよい。 In the wiring forming system of the semiconductor device of the present invention, the hard mask layer may comprise a metal hard mask layer comprising a metal material.

本発明によれば、絶縁層の凹部に導電体が充填される前に、絶縁層上のハードマスク層が薬液により除去される。 According to the present invention, before the conductor is filled in the recess of the insulating layer, a hard mask layer on the insulating layer is removed by a chemical solution. このため、絶縁層の凹部に導電体が充填される際の導電体の埋め込み量を、絶縁層上にハードマスク層が形成されたままとなっている場合に比べて少なくすることができる。 Therefore, the buried amount of the conductor when the conductor is filled in the recess of the insulating layer, can be reduced as compared with a case that is remains hard mask layer is formed on the insulating layer.

図1は、本発明の実施の形態における半導体装置の配線形成システムを示すブロック図。 Figure 1 is a block diagram showing a wiring forming system of the semiconductor device in the embodiment of the present invention. 図2Aは、本発明の実施の形態において、所定パターンで形成された第1配線を示す図。 Figure 2A, in the embodiment of the present invention, showing a first wiring formed in a predetermined pattern. 図2Bは、本発明の実施の形態において、第1配線上に低誘電率層、ハードマスク層およびレジスト層を順次形成する工程を示す図。 Figure 2B, in the embodiment of the present invention, the low dielectric constant layer on the first wiring diagram showing a step of sequentially forming a hard mask layer and the resist layer. 図2Cは、本発明の実施の形態において、レジスト層を所定パターンにパターニングする工程を示す図。 Figure 2C is, in the embodiment of the present invention, showing a step of patterning the resist layer in a predetermined pattern. 図2Dは、本発明の実施の形態において、レジスト層をマスクとしてハードマスク層をエッチングする工程を示す図。 Figure 2D is, in the embodiment of the present invention, showing the step of etching the hard mask layer using the resist layer as a mask. 図2Eは、本発明の実施の形態において、ハードマスク層をマスクとして低誘電率層をエッチングする工程を示す図。 Figure 2E, in the embodiment of the present invention, showing the step of etching the low dielectric layer using the hard mask layer as a mask. 図2Fは、本発明の実施の形態において、ハードマスク層上に所定パターンでレジスト層を形成する工程を示す図。 Figure 2F, in the embodiment of the present invention, showing a step of forming a resist layer in a predetermined pattern on the hard mask layer. 図2Gは、本発明の実施の形態において、レジスト層をマスクとしてハードマスク層をエッチングする工程を示す図。 Figure 2G is, in the embodiment of the present invention, showing the step of etching the hard mask layer using the resist layer as a mask. 図2Hは、本発明の実施の形態において、ハードマスク層をマスクとして低誘電率層をエッチングする工程を示す図。 Figure 2H, in the embodiment of the present invention, showing the step of etching the low dielectric layer using the hard mask layer as a mask. 図2Iは、本発明の実施の形態において、低誘電率層上のハードマスク層を薬液により除去する工程を示す図。 Figure 2I is, in the embodiment of the present invention, showing a process of the hard mask layer on the low dielectric constant layer is removed by a chemical solution. 図2Jは、本発明の実施の形態において、低誘電率層の凹部の側面にバリア膜を設ける工程を示す図。 Figure 2J is, in the embodiment of the present invention, showing the step of providing a barrier film on the side surface of the concave portion of the low dielectric constant layer. 図2Kは、本発明の実施の形態において、低誘電率層の凹部に導電体を充填する工程を示す図。 Figure 2K is, in the embodiment of the present invention, showing the step of filling the conductive material in the recess of the low dielectric constant layer. 図2Lは、本発明の実施の形態において、低誘電率層の上面よりも上方に位置する導電体を化学機械研磨により除去する工程を示す図。 Figure 2L is, in the embodiment of the present invention, showing the step of removing the conductor to be located above the upper surface of the low dielectric constant layer by chemical mechanical polishing. 図3Aは、比較の形態において、半導体装置の配線形成方法を示す図。 Figure 3A, in the comparison, shows the wiring formation method of a semiconductor device. 図3Bは、比較の形態において、半導体装置の配線形成方法を示す図。 Figure 3B, in the comparison, shows the wiring formation method of a semiconductor device. 図3Cは、比較の形態において、半導体装置の配線形成方法を示す図。 Figure 3C, in the comparison, shows the wiring formation method of a semiconductor device. 図3Dは、比較の形態において、半導体装置の配線形成方法を示す図。 Figure 3D is, in the comparison, shows the wiring formation method of a semiconductor device.

以下、図1乃至図2Lを参照して、本発明の実施の形態について説明する。 Hereinafter, with reference to FIGS. 1 to 2L, it describes embodiments of the present invention. はじめに図2Lを参照して、本実施の形態における半導体装置の製造方法により得られる半導体装置30について説明する。 First with reference to FIG. 2L, description will be given of a semiconductor device 30 obtained by the manufacturing method of the semiconductor device in this embodiment.

半導体装置 Semiconductor device
図2Lは、本実施の形態における製造方法により得られる、デュアルダマシン構造を有する半導体装置(半導体デバイス)30を示す図である。 Figure 2L is obtained by the production method of the present embodiment, a diagram showing a semiconductor device (semiconductor device) 30 having a dual damascene structure. 半導体装置30は、基板(図示せず)上に形成されたトランジスタなどの素子(図示せず)に電気的に接続された第1配線31と、スルーホール24bを介して第1配線31に電気的に接続された第2配線32と、を備えている。 The semiconductor device 30 includes the substrate and the first wiring 31 connected to the elements such as transistors formed on (not shown) (not shown) electrically, electricity first wiring 31 via a through hole 24b and the second wiring 32 that is connected, and a. このように半導体装置30は、積層された複数の配線31,32からなる積層構造を有している。 The semiconductor device 30 as has a laminated structure composed of a plurality of wires 31 and 32 are laminated. なお積層される配線の数が特に限られることはなく、第2配線32の上にさらなる配線が積層されていてもよい。 Note not the number of stacked a wiring is particularly limited, additional wiring on the second wiring 32 may be laminated.

図2Lに示すように、第1配線31は、低誘電率層(絶縁層)1を有しており、この低誘電率層1には、所定パターンで延びる凹部4が形成されている。 As shown in FIG. 2L, the first wiring 31, the low dielectric constant layer (insulating layer) has a 1, this low-dielectric layer 1, the recess 4 extending in a predetermined pattern is formed. 低誘電率層1は、例えばシリコン酸化膜などから構成されている。 Low dielectric layer 1 is made of, for example, a silicon oxide film or the like. 図2Lに示すように、凹部4は、所定パターンで延びる配線溝4aからなっている。 As shown in FIG. 2L, the recess 4 is made from the wiring groove 4a extending in a predetermined pattern. また図2Lに示すように、凹部4が、所定パターンで延びる配線溝4aと、所定位置に設けられ、下方に配置された素子または配線まで延びるスルーホール4bと、の組合せからなっていてもよい。 Also as shown in FIG. 2L, the recess 4, a wiring groove 4a extending in a predetermined pattern, provided at a predetermined position, and a through hole 4b extending to arranged elements or wiring downwards, may comprise a combination of .

図2Lに示すように、凹部4の側面(低誘電率層1の側面)にはバリア膜2が形成されており、また、バリア膜2で覆われた凹部4内には導電体3が充填されている。 As shown in FIG. 2L, the side face of the recess 4 (low dielectric layer 1 side) and the barrier film 2 is formed, also conductor 3 is filled in the recess 4 covered with a barrier film 2 It is. 導電体3は、第1配線31における配線パターンを構成するものであり、この導電体3は、高い導電性を有する材料、例えば銅からなっている。 Conductor 3 constitutes a wiring pattern in the first wiring 31, the conductive member 3 is made of a material having high conductivity, such as copper. またバリア膜2は、銅などからなる導電体3が低誘電率層内に浸透するのを防ぐために設けられた膜であり、例えばタンタル窒化膜(TaN)などから構成されている。 The barrier film 2, the conductive member 3 made of copper is a film provided to prevent the penetration of the low dielectric constant layer, and an example, tantalum nitride (TaN) and the like.

図2Lに示すように、第2配線32は、配線溝24aおよびスルーホール24bを含む凹部24が形成された低誘電率層21と、凹部24の側面(低誘電率層21の側面)に形成されたバリア膜22と、バリア膜22で覆われた凹部24内に充填された導電体23と、を備えている。 As shown in FIG. 2L, the second wiring 32, a low dielectric constant layer 21 a recess 24 is formed including the wiring trench 24a and the through holes 24b, formed on the side face of the recess 24 (the low dielectric constant layer 21 side of) a barrier film 22 which is provided with a conductor 23 filled in the recess 24 covered with the barrier film 22. 第2配線32における低誘電率層21、バリア膜22、導電体23および凹部24は、第1配線31における低誘電率層1、バリア膜2、導電体3および凹部4と略同一であるので、詳細な説明は省略する。 Low dielectric layer 21 in the second wiring 32, the barrier film 22, the conductor 23 and the recess 24, the low dielectric constant layer 1 in the first wiring 31, the barrier film 2, since the conductors 3 and the recess 4 and is substantially the same , and a detailed description thereof will be omitted.

配線形成システム Wiring forming system
次に図1を参照して、ダマシン法を用いて半導体装置30の配線、例えば第2配線32を形成する配線形成システム10について説明する。 Referring now to FIG. 1, the wiring of the semiconductor device 30, the wiring forming system 10 that forms for example a second wiring 32 will be described with reference to damascene method. 図1は、本実施の形態における配線形成システム10を示すブロック図である。 Figure 1 is a block diagram showing a wiring forming system 10 of the present embodiment.

図1に示すように、配線形成システム10は、塗布/現像手段11と、露光手段12と、エッチング手段13と、液処理手段14と、バリア膜形成手段15と、導電体充填手段16と、化学機械研磨手段17と、を備えている。 As shown in FIG. 1, the wiring forming system 10 includes a coating / developing unit 11, an exposure unit 12, an etching unit 13, the liquid processing unit 14, a barrier-film forming means 15, the conductor filling means 16, and a, a chemical mechanical polishing unit 17. また図1に示すように、塗布/現像手段11、エッチング手段13、液処理手段14、バリア膜形成手段15、導電体充填手段16および化学機械研磨手段17は、基板搬送手段19により相互に接続されており、一方、露光手段12は、塗布/現像手段11に接続されている。 Further, as shown in FIG. 1, the coating / developing unit 11, the etching unit 13, the liquid processing unit 14, a barrier-film forming means 15, the conductor filling means 16 and the chemical mechanical polishing unit 17 are mutually connected by the substrate conveying means 19 are, on the other hand, the exposure unit 12 is connected to the coating / developing unit 11. これらの構成要素は、半導体装置30の第1配線31上に第2配線32を適切に形成するよう、制御手段19により制御される。 These components, so as to properly form the second wiring 32 on the first wiring 31 of the semiconductor device 30, is controlled by the control means 19.

塗布/現像手段11は、基板上にフォトレジスト液を塗布して後述するレジスト層を形成するレジスト塗布処理ユニットと、露光手段12において所定パターンで露光されたレジスト層を現像処理する現像処理ユニットと、を有している。 Coating / developing unit 11, a resist coating unit for forming a resist layer to be described later by applying the photoresist solution on a substrate and a developing unit for developing the resist layer which is exposed in a predetermined pattern in the exposure unit 12 ,have. エッチング手段13は、低誘電率層21などをエッチングするために用いられる。 Etching means 13 is used to etch a low dielectric layer 21. 本実施の形態においては、後述するように、低誘電率層21上に所定パターンで形成されたメタルハードマスク層(ハードマスク層)をマスクとして低誘電率層21上をエッチングすることにより、凹部24が形成される。 In the present embodiment, as described later, by etching the low dielectric layer 21 on the low dielectric constant layer 21 metal hard mask layer formed in a predetermined pattern on the (hard mask layer) as a mask, the recess 24 is formed.

液処理手段14は、メタルハードマスク層をマスクとして低誘電率層21をエッチングした後に、低誘電率層21上のメタルハードマスク層を薬液により除去するために用いられる。 The liquid processing unit 14, after etching the low dielectric layer 21 a metal hard mask layer as a mask, used a metal hard mask layer on the low dielectric constant layer 21 to remove the chemical. なお、上述のエッチング手段13においては、低誘電率層21上をエッチングする際にポリマーが発生し、このポリマーが凹部24の側面に付着することがある。 In the etching unit 13 described above, a low dielectric layer 21 on the polymer occurs during the etching, the polymer is sometimes adhered to the side surface of the recess 24. 液処理手段14においては、凹部24の側面に付着したポリマーも、メタルハードマスク層と同時に薬液により除去される。 In the liquid processing unit 14, the polymer adhering to the side surface of the recess 24 is also removed simultaneously by chemical and metal hard mask layer.

バリア膜形成手段15は、ポリマーが除去された後の凹部24の側面にバリア膜22を形成するために使用される。 Barrier film forming means 15 is used to form the barrier film 22 on the side face of the recess 24 after the polymer has been removed. バリア膜形成手段15により凹部24の側面にバリア膜22を形成する方法が特に限られることはなく、例えば、化学気相蒸着(CVD)法が用いられる。 Never method of forming a barrier film 22 on the side face of the recess 24 by the barrier-film forming means 15 is particularly limited, for example, chemical vapor deposition (CVD) method is used. また導電体充填手段16は、凹部24内に銅などの導電体23を充填するために使用される。 The conductor filling means 16 is used to fill the conductive material 23 such as copper in the recess 24. 導電体充填手段16により凹部24内に導電体23を充填する方法が特に限られることはなく、電解メッキ法、無電解メッキ法、CVD法などが適宜用いられる。 Method of filling a conductor 23 in the recess 24 of a conductor filling means 16 is not be particularly limited, the electrolytic plating method, electroless plating method, a CVD method is used as appropriate.

ところで、導電体充填手段16においては、一般に、凹部24内に導電体24が充填されるだけではなく、低誘電率層21上にも導電体24が形成される。 Incidentally, in the electrical conductor filling means 16, in general, not only the conductor 24 in the recess 24 is filled, the conductor 24 is also on the low dielectric constant layer 21 is formed. 化学機械研磨手段17は、このように低誘電率層21上に形成された導電体24、すなわち低誘電率層21の上面21aよりも上方に位置する導電体24を化学機械研磨により除去するために使用される。 Chemical mechanical polishing means 17 is thus low dielectric layer 21 conductor 24 formed on, that is to remove by chemical mechanical polishing conductive material 24 positioned above the upper surface 21a of the low dielectric layer 21 They are used to.

なお図1においては、各手段がそれぞれ別体として示されているが、これに限られることはなく、図1に示される2つの手段または3つ以上の手段が、同一の装置内に設けられていてもよい。 In FIG. 1, each unit is illustrated separately respectively, it is not limited thereto, has two means or three or more means shown in FIG. 1, is provided in the same device it may be. すなわち、一の装置が、図1に示される2つの手段または3つ以上の手段が有する機能を兼ね備えていてもよい。 That is, one device may be combines functions of the two means or three or more means shown in Figure 1.

次に、このような構成からなる本実施の形態の作用について説明する。 Next, a description of the operation of the embodiment having such a configuration. ここでは、第1配線31上に第2配線32を形成する方法について、図2A乃至図2Lを参照して説明する。 Here, a method of forming the second wiring 32 on the first wiring 31 is described with reference to FIGS. 2A-2L.

配線形成方法 Wiring formation method
はじめに、図2Aに示すように、所定パターンで形成された第1配線31が設けられた基板(図示せず)を準備する。 First, as shown in FIG. 2A, preparing a substrate on which the first wiring 31 formed in a predetermined pattern is provided (not shown). 次に、図2Bに示すように、基板の第1配線31上に、低誘電率層21およびメタルハードマスク層25を順次形成する。 Next, as shown in FIG. 2B, on the first wiring 31 of the substrate, successively forming a low dielectric constant layer 21 and the metal hard mask layer 25. メタルハードマスク層25を構成する材料としては、低誘電率層21をエッチングする際の選択比(低誘電率層21のエッチング速度/メタルハードマスク層25のエッチング速度)を十分に確保することができる金属材料などが用いられ、例えばTiNが用いられる。 The material constituting the metal hard mask layer 25, be secured sufficiently low dielectric layer 21 a selection ratio for etching the (etching rate of / metal hard mask layer 25 having a low dielectric constant layer 21) etc. can metal material is used, for example, TiN is used. ここで、第1配線31上に低誘電率層21およびメタルハードマスク層25を形成する方法が特に限られることはなく、形成される層に応じて、プラズマ成膜法、CVD法などが適宜用いられる。 Here, instead that the method of forming the low dielectric constant layer 21 and the metal hard mask layer 25 on the first wiring 31 is particularly limited, depending on the layer to be formed, a plasma deposition method, a CVD method is suitably used. 低誘電率層21の厚みt およびメタルハードマスク層25の厚みt は特には限定されず、半導体装置30の仕様に応じて適宜設定される。 The thickness t 1 and the thickness t 2 of the metal hard mask layer 25 having a low dielectric constant layer 21 are not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30.

次に、塗布/現像手段11のレジスト塗布処理ユニットにより、メタルハードマスク層25上にレジスト層26を形成する。 Next, a resist coating unit of the coating / developing unit 11, a resist layer 26 on the metal hard mask layer 25. その後、露光手段12により、レジスト層26を、第2配線32のスルーホール24bに対応する所定パターンで露光する。 Then, the exposure means 12, a resist layer 26 is exposed in a predetermined pattern corresponding to the through hole 24b of the second wiring 32. 次に、塗布/現像手段11の現像処理ユニットにより、レジスト層26に対して現像処理を施す。 Next, the development processing unit of the coating / developing unit 11, a development process is performed on the resist layer 26. このようにして、レジスト層26が所定パターンにパターニングされ、この結果、図2Cに示すように、レジスト層26に、第2配線32のスルーホール24bに対応する開口部26aが形成される。 In this way, the resist layer 26 is patterned into a predetermined pattern, as a result, as shown in FIG. 2C, the resist layer 26, openings 26a corresponding to the through hole 24b of the second wiring 32 is formed.

次に、低誘電率層21上に所定パターンで形成されたレジスト層26をマスクとして、メタルハードマスク層25をエッチングする。 Next, the resist layer 26 formed in a predetermined pattern on the low dielectric constant layer 21 as a mask, to etch the metal hard mask layer 25. これによって、図2Dに示すように、メタルハードマスク層25に、第2配線32のスルーホール24bに対応する開口部25aが形成される。 Thus, as shown in FIG. 2D, a metal hard mask layer 25, openings 25a corresponding to the through hole 24b of the second wiring 32 is formed.

その後、エッチング手段13により、メタルハードマスク層25をマスクとして低誘電率層21をエッチングする。 Thereafter, the etching unit 13, a low dielectric constant layer 21 to etch the metal hard mask layer 25 as a mask. これによって、図2Eに示すように、低誘電率層21にスルーホール24bが形成される。 Thus, as shown in FIG. 2E, a through hole 24b in the low dielectric constant layer 21 is formed. スルーホール24bの幅(直径)w は特には限定されず、半導体装置30の仕様に応じて適宜設定される。 The width of the through hole 24b (diameter) w 1 are not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30. また、スルーホール24bの深さh は、低誘電率層21の厚みt と同一になっている。 The depth h 1 of the through hole 24b is made equal to the thickness t 1 of the low dielectric layer 21. なお、このエッチングの際にポリマー27が発生しており、発生したポリマー27の一部は、図2Eに示すようにスルーホール24bの側面に付着する。 Note that this is a polymer 27 during the etching occurs, some of the generated polymer 27 adheres to the side surfaces of the through holes 24b, as shown in FIG. 2E.

次に、塗布/現像手段11のレジスト塗布処理ユニットにより、メタルハードマスク層25上にレジスト層28を形成する。 Next, a resist coating unit of the coating / developing unit 11, a resist layer 28 on the metal hard mask layer 25. その後、露光手段12により、レジスト層28を、第2配線32の配線溝24aに対応する所定パターンで露光する。 Then, the exposure means 12, a resist layer 28 is exposed in a predetermined pattern corresponding to the wiring groove 24a of the second wiring 32. 次に、塗布/現像手段11の現像処理ユニットにより、レジスト層28に対して現像処理を施す。 Next, the development processing unit of the coating / developing unit 11, a development process is performed on the resist layer 28. このようにして、レジスト層28が所定パターンにパターニングされ、この結果、図2Fに示すように、レジスト層28に、第2配線32の配線溝24aに対応する開口部28aが形成される。 In this way, the resist layer 28 is patterned into a predetermined pattern, as a result, as shown in FIG. 2F, the resist layer 28, openings 28a corresponding to the wiring groove 24a of the second wiring 32 is formed.

その後、レジスト層28をマスクとしてメタルハードマスク層25をエッチングする。 Thereafter, etching the metal hard mask layer 25 a resist layer 28 as a mask. これによって、図2Gに示すように、メタルハードマスク層25に、第2配線32の配線溝24aに対応する開口部25bが形成される。 Thus, as shown in FIG. 2G, the metal hard mask layer 25, openings 25b corresponding to the wiring groove 24a of the second wiring 32 is formed.

その後、エッチング手段13により、メタルハードマスク層25をマスクとして低誘電率層21を所定深さだけエッチングする。 Thereafter, the etching unit 13, a low dielectric layer 21 by a predetermined depth etching a metal hard mask layer 25 as a mask. これによって、図2Hに示すように、低誘電率層21に配線溝24aが形成される。 Thus, as shown in FIG. 2H, wiring grooves 24a in the low dielectric constant layer 21 is formed. 配線溝24aの幅w は特には限定されず、半導体装置30の仕様に応じて適宜設定される。 Width w 2 of the wiring trench 24a is not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30. また、配線溝24aの深さh も特には限定されず、半導体装置30の仕様に応じて適宜設定される。 The depth h 2 of the wiring trench 24a also is not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30. なお、このエッチングの際にもポリマー27が発生しており、発生したポリマー27の一部は、図2Hに示すように配線溝24aの側面に付着する。 Incidentally, it has occurred polymer 27 even when the etching, a portion of the generated polymer 27 adheres to the side surface of the wiring trench 24a as shown in FIG. 2H.

次に、液処理手段14において、薬液を用いた液処理を基板に対して実施する。 Then, the liquid processing unit 14 performs the liquid process using a chemical solution to the substrate. これによって、図2Iに示すように、低誘電率層21上のメタルハードマスク層25が除去され、同時に、配線溝24aの側面およびスルーホール24bの側面に付着したポリマー27も薬液により除去される。 Thereby, as shown in FIG. 2I, metal hard mask layer 25 on the low dielectric constant layer 21 is removed, at the same time are removed by a side and the through-hole 24b also chemical polymer 27 adhered to the side surface of the wiring trench 24a .

その後、図2Jに示すように、バリア膜形成手段15により、配線溝24aの側面およびスルーホール24bの側面にバリア膜22を形成する。 Thereafter, as shown in FIG. 2J, the barrier-film forming means 15, a barrier film 22 on the side surfaces and the through hole 24b of the wiring groove 24a. バリア膜22の厚みは特には限定されず、半導体装置30の仕様に応じて適宜設定される。 The thickness of the barrier film 22 are not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30. この際、図2Jに示すように、低誘電率層21上にバリア膜22が形成されてもよい。 At this time, as shown in FIG. 2J, it may be a barrier film 22 is formed on the low dielectric layer 21. 次に、図2Kに示すように、導電体充填手段16により、配線溝24a内およびスルーホール24b内に導電体23を充填させる。 Next, as shown in FIG. 2K, a conductor filling means 16, is filled with a conductor 23 in the wiring groove 24a and in the through holes 24b.

導電体23の充填工程においては、図2Kに示すように、配線溝24a内およびスルーホール24b内だけでなく、低誘電率層21上にも導電体23が形成される。 In the filling process of the conductor 23, as shown in FIG. 2K, not only the wiring groove 24a and in the through hole 24b, the conductor 23 is also on the low dielectric constant layer 21 is formed. このため、各凹部24内に充填された導電体23が、低誘電率層21上の導電体24により電気的に相互に接続されている。 Therefore, conductor 23 filled in the recess 24, are electrically connected to each other by electrical conductors 24 on the low dielectric constant layer 21. このような電気的接続を取り除くため、図2Lに示すように、化学機械研磨手段17により、低誘電率層21の上面21aよりも上方に位置する導電体24を除去する。 To eliminate this kind of electrical connection, as shown in FIG. 2L, by chemical mechanical polishing unit 17, to remove the conductor 24 located above the upper surface 21a of the low dielectric layer 21. この際、同時に、低誘電率層21の上面21aよりも上方に位置するバリア膜22も除去される。 At this time, at the same time, the barrier film 22 located above the upper surface 21a of the low dielectric layer 21 is also removed. このようにして、第1配線31上に適切なパターンで形成された第2配線32を得ることができる。 In this way, it is possible to obtain the second wiring 32 formed at the right pattern on the first wiring 31.

比較の形態 Comparison of the form
次に、本実施の形態における効果を、比較の形態と比較して説明する。 Next, the effect of the present embodiment will be described in comparison with a comparative embodiment. 図3A乃至3Dは、比較の形態における配線形成方法を示す図である。 3A to 3D are diagrams showing a wiring forming method of the comparative embodiment.

図3A乃至3Dに示す比較の形態は、導電体23が凹部24内に充填された後、化学機械研磨によりメタルハードマスク層25が除去される点が異なるのみであり、他の構成は、図1乃至図2Lに示す本発明の実施の形態と略同一である。 The comparative embodiment shown in FIGS. 3A-3D, after the conductor 23 is filled in the recess 24, by a chemical mechanical polishing is only in that the metal hard mask layer 25 is removed differs, other configurations, FIG. 1 is substantially the same as the embodiment of the present invention shown in FIG. 2L. 図3A乃至3Dに示す比較の形態において、図1乃至図2Lに示す本発明の実施の形態と同一部分には同一符号を付して詳細な説明は省略する。 In the comparative embodiment shown in FIG. 3A to 3D, the same reference numerals, and the descriptions in the embodiment the same parts of the embodiment of the present invention shown in FIGS. 1 to 2L are omitted.

以下、図3A乃至3Dを参照して、比較の形態における半導体装置100の配線形成方法について説明する。 Referring to FIGS. 3A through. 3D, described wiring formation method of a semiconductor device 100 in the form of comparison.

まず、本実施の形態において図2A乃至2Hに示す工程の場合と同様にして、低誘電率層21上に所定パターンで形成されたハードマスク層25をマスクとして低誘電率層をエッチングすることにより形成された凹部24を有する基板を準備する(図3A参照)。 First, in this embodiment as in the case of the step shown in FIG. 2A through 2H, by etching the low dielectric constant layer a hard mask layer 25 formed in a predetermined pattern on the low dielectric constant layer 21 as a mask providing a substrate having a recess 24 formed (see FIG. 3A).

次に、凹部24の配線溝24aの側面およびスルーホール24bの側面に付着したポリマー27を除去し、その後、図3Bに示すように、配線溝24aの側面およびスルーホール24bの側面にバリア膜22を形成する。 Then, to remove the polymer 27 adhered to the side surfaces and the through hole 24b of the wiring groove 24a of the recess 24, then, as shown in FIG. 3B, a barrier to the side of the side surface and the through hole 24b of the wiring groove 24a film 22 to form. 次に、図3Cに示すように、配線溝24a内およびスルーホール24b内に導電体23を充填させる。 Next, as shown in FIG. 3C, the conductor 23 is filled in the wiring groove 24a and in the through holes 24b. その後、低誘電率層21上のメタルハードマスク層25および導電体24を化学機械研磨により除去する。 Then removed by chemical mechanical polishing a metal hard mask layer 25 and conductor 24 on the low dielectric constant layer 21.

ところで、比較の形態においては、低誘電率層21上にメタルハードマスク層25が形成されたままの状態で、凹部24の配線溝24aの側面およびスルーホール24bの側面に付着したポリマー27が除去される。 Incidentally, in the comparison is on the low dielectric constant layer 21 in a state where metal hard mask layer 25 is formed, the polymer 27 adhered to the side surfaces and the through hole 24b of the wiring groove 24a of the recess 24 is removed It is. 一般に、ポリマー27はエッチングにより除去されるが、このエッチングの際、低誘電率層21も若干ではあるがエッチングされる。 In general, the polymer 27 is removed by etching, when the etching, the low dielectric constant layer 21 is also slightly but is etched. このため比較の形態においては、図3Bに示すように、ポリマー27が除去された後、低誘電率層21の上面21aからメタルハードマスク層25が若干突出することになる。 Thus in the form of comparison, as shown in FIG. 3B, after the polymer 27 is removed, so that the metal hard mask layer 25 from the upper surface 21a of the low dielectric layer 21 protrudes slightly. このような状態で配線溝24aの側面にバリア膜22が形成されると、配線溝24aの側面のうちメタルハードマスク層25の直下の領域はメタルハードマスク層25の影になるため、この領域にはバリア膜22が形成されないことになる。 When the barrier film 22 on the side surfaces of the wiring trench 24a in such a state is formed, a region directly under the metal hard mask layer 25 of the side surfaces of the wiring trench 24a is to become the shadow of the metal hard mask layer 25, the region so that the barrier film 22 is not formed.
また比較の形態においては、図3Bに示すように、低誘電率層21上にメタルハードマスク層25が形成されたままの状態で、配線溝24aの側面およびスルーホール24bの側面にバリア膜22が形成される。 In the comparative embodiment, as shown in FIG. 3B, on the low dielectric constant layer 21 in a state where metal hard mask layer 25 is formed, a barrier film on the side surface of the side surface and the through hole 24b of the wiring groove 24a 22 There is formed. このため、バリア膜22を形成する際の配線溝24aおよびスルーホール24bのアスペクト比は、メタルハードマスク層25の厚みt の分だけ本実施の形態の場合よりも大きくなっている。 Therefore, the aspect ratio of the wiring trench 24a and the through-hole 24b for forming the barrier layer 22 is larger than the amount corresponding to the embodiment of the thickness t 2 of the metal hard mask layer 25. このため、比較の形態においては、配線溝24aまたはスルーホール24bの下部までバリア膜22を十分な厚みで形成できないことが考えられる。 Therefore, in the comparison, it can not form a barrier layer 22 with sufficient thickness is considered to the bottom of the wiring trench 24a or the through holes 24b.

これに対して、本実施の形態によれば、凹部24の配線溝24aの側面およびスルーホール24bの側面に付着したポリマー27を除去する前に、低誘電率層21上のメタルハードマスク層25が薬液により除去される。 In contrast, according to this embodiment, prior to removing the polymer 27 adhered to the side surfaces and the through hole 24b of the wiring groove 24a of the recess 24, the low dielectric constant layer on the 21 metal hard mask layer 25 There is removed by a chemical solution. このため、配線溝24aの側面にバリア膜22を形成する際、バリア膜22の形成がメタルハードマスク層25により阻害されることがない。 Therefore, when forming the barrier layer 22 on the side surfaces of the wiring trench 24a, never forming a barrier film 22 is inhibited by metal hard mask layer 25. このため、配線溝24aの側面の全域にわたってバリア膜22を形成することができる。 Therefore, it is possible to form the barrier film 22 over the entire side surface of the wiring trench 24a.
また本実施の形態によれば、配線溝24aの側面およびスルーホール24bの側面にバリア膜22を形成する前に、低誘電率層21上のメタルハードマスク層25が薬液により除去される。 According to this embodiment, before forming the barrier layer 22 on the side surfaces and the through hole 24b of the wiring groove 24a, metal hard mask layer 25 on the low dielectric constant layer 21 is removed by a chemical solution. このため、比較の形態の場合に比べて、バリア膜22を形成する際の配線溝24aおよびスルーホール24bのアスペクト比を小さくすることができる。 Therefore, it is possible to reduce the aspect ratio of the wiring trench 24a and the through hole 24b when compared to the case of the comparative embodiment, a barrier film 22. このことにより、配線溝24aまたはスルーホール24bの下部までバリア膜22を十分な厚みで形成することができる。 Thus, the barrier film 22 can be formed in a sufficient thickness to the bottom of the wiring trench 24a or the through holes 24b.

また本実施の形態によれば、液処理手段14において、低誘電率層21上のメタルハードマスク層25が薬液により除去されるのと同時に、配線溝24aの側面およびスルーホール24bの側面に付着したポリマー27も薬液により除去される。 According to this embodiment, the liquid processing unit 14, at the same time that the metal hard mask layer 25 on the low dielectric constant layer 21 is removed by a chemical solution, attached to the side surfaces and the through hole 24b of the wiring groove 24a polymer 27 was also removed by a chemical solution. このため、半導体装置30の配線を形成するために必要な工程の数を削減することができ、このことにより、より短時間で半導体装置30の配線を形成することができる。 Therefore, it is possible to reduce the number of steps required for forming the wiring of a semiconductor device 30, by this, it is possible to form a shorter time lines of a semiconductor device 30.

また比較の形態においては、図3Cに示すように、低誘電率層21上にメタルハードマスク層25が形成されたままの状態で、配線溝24a内およびスルーホール24b内に導電体23が充填される。 In the comparative embodiment, as shown in FIG. 3C, in a state where metal hard mask layer 25 on the low dielectric constant layer 21 is formed, the conductor 23 is filled in the wiring groove 24a and in the through-hole 24b It is. このため、配線溝24a内およびスルーホール24b内への導電体23の埋め込み量が、メタルハードマスク層25の厚みt の分だけ本実施の形態の場合よりも大きくなっている。 Therefore, the embedding of the conductive body 23 of the wiring trench 24a and in the through-hole 24b in is larger than the amount corresponding to the embodiment of the thickness t 2 of the metal hard mask layer 25. 従って、導電体23の充填工程に要する時間が、メタルハードマスク層25の厚みt の分だけ増加することになる。 Therefore, the time required for the filling process of the conductor 23, will be increased by the partial thickness t 2 of the metal hard mask layer 25.
また比較の形態においては、導電体23を充填する際の配線溝24aおよびスルーホール24bのアスペクト比は、メタルハードマスク層25の厚みt の分だけ本実施の形態の場合よりも大きくなっている。 In the comparative embodiment, the aspect ratio of the wiring trench 24a and the through hole 24b at the time of filling the conductor 23, is larger than the amount corresponding to the embodiment of the thickness t 2 of the metal hard mask layer 25 there. このため、比較の形態においては、配線溝24aまたはスルーホール24bの下部まで導電体23を十分に充填することができないことが考えられる。 Therefore, in the comparison, it is considered that it is impossible to sufficiently filled with a conductive material 23 to the bottom of the wiring trench 24a or the through holes 24b. また図3Cに示すように、導電体23の充填の際にボイド103が発生することが考えられる。 In addition, as shown in FIG. 3C, the void 103 can be considered to occur during the filling of the conductor 23.

これに対して、本実施の形態によれば、配線溝24a内およびスルーホール24b内に導電体23を充填する前に、低誘電率層21上のメタルハードマスク層25が薬液により除去される。 In contrast, according to this embodiment, prior to filling the conductor 23 in the wiring trench 24a and the through holes 24b, metal hard mask layer 25 on the low dielectric constant layer 21 is removed by a chemical solution . このため、比較の形態の場合に比べて、配線溝24a内およびスルーホール24b内への導電体23の埋め込み量を少なくすることができる。 Therefore, as compared with the case of the comparative embodiment, the small embedding of the conductive body 23 of the wiring trench 24a and in the through-hole 24b within. このことにより、導電体23の充填工程に要する時間を低減することができる。 Thus, it is possible to reduce the time required for the filling process of the conductor 23. また本実施の形態によれば、比較の形態の場合に比べて、導電体23を充填する際の配線溝24aおよびスルーホール24bのアスペクト比を小さくすることができる。 According to this embodiment, as compared with the case of the comparative embodiment, to reduce the aspect ratio of the wiring trench 24a and the through hole 24b at the time of filling the conductor 23. このことにより、配線溝24aまたはスルーホール24bの下部まで導電体23を十分に充填することができる。 Thus, the conductor 23 to the bottom of the wiring trench 24a or the through hole 24b can be sufficiently filled.

また比較の形態においては、図3Dに示すように、低誘電率層21上にメタルハードマスク層25が形成されたままの状態で、低誘電率層21上のメタルハードマスク層25および導電体24が化学機械研磨により除去される。 In the comparative embodiment, as shown in FIG. 3D, low on-dielectric layer 21 in a state where metal hard mask layer 25 is formed, the low dielectric on constant layer 21 of the metal hard mask layer 25 and conductor 24 is removed by chemical mechanical polishing. このため、化学機械研磨により除去される層の厚みが、メタルハードマスク層25の厚みt の分だけ本実施の形態の場合よりも大きくなっている。 Therefore, the thickness of the layer is removed by chemical mechanical polishing is larger than the amount corresponding to the embodiment of the thickness t 2 of the metal hard mask layer 25. このため、比較の形態においては、化学機械研磨工程に要する時間が長くなることが考えられる。 Therefore, in the comparison, the time required for the chemical mechanical polishing process is considered to become longer. また、化学機械研磨工程において除去される層の厚みが大きいため、適切な研磨位置、例えば、低誘電率層21をほとんど研磨することなく低誘電率層21上のメタルハードマスク層25および導電体24を研磨により除去することができる研磨位置で化学機械研磨を終了させることが困難であると考えられる。 The chemical for mechanical polishing thickness of the layer to be removed in large, suitable polishing position, for example, low dielectric on constant layer 21 of the metal hard mask layer 25 and conductor with little polishing a low dielectric constant layer 21 may terminate the chemical mechanical polishing at a polishing position it can be removed by polishing 24 is considered to be difficult. すなわち、化学機械研磨手段17の制御が困難になることが考えられる。 That is, the control of the chemical mechanical polishing unit 17 is considered to become difficult.

これに対して、本実施の形態によれば、化学機械研磨により除去される層は、低誘電率層21上の導電体24のみとなっている。 In contrast, according to this embodiment, the layer is removed by chemical mechanical polishing is made only conductors 24 on the low dielectric constant layer 21. このため、比較の形態の場合に比べて、化学機械研磨工程に要する時間を短くすることができる。 Therefore, as compared with the case of the comparative embodiment, to shorten the time required for the chemical mechanical polishing process. また、化学機械研磨工程により除去される層の厚みが小さいため、適切な研磨位置で化学機械研磨を終了させることがより容易に実現され得る。 Further, since the thickness of the layer to be removed by a chemical mechanical polishing step is small, thereby terminating the chemical-mechanical polishing at the appropriate polishing position it can be more easily realized. すなわち、化学機械研磨手段17の制御をより容易に行うことができる。 That is, it is possible to control the chemical mechanical polishing unit 17 more easily.

変形例 Modification
なお本実施の形態において、配線31,32における絶縁層が低誘電率層1,21からなる例を示した。 Note that in this embodiment, an example in which the insulating layer of the wiring 31 and 32 is made of a low dielectric layer 1,21. しかしながら、これに限られることはなく、半導体装置30に求められる処理速度などに応じて、配線31,32における絶縁層を様々な絶縁材料から構成することができる。 However, it is not limited thereto, it can be in accordance with the processing speed required for the semiconductor device 30, constituting the insulating layer in the wiring 31 and 32 from a variety of insulating materials.

また本実施の形態において、ハードマスク層が、TiNなどの金属材料を含むメタルハードマスク層25からなる例を示した。 Also in this embodiment, the hard mask layer, an example made of metal hard mask layer 25 including a metal material such as TiN. この場合、メタルハードマスク層25を構成する材料がTiNに限られることはなく、様々な金属材料、例えばTiなどを用いることができる。 In this case, not the material constituting the metal hard mask layer 25 is limited to TiN, it is possible to use various metal materials such as Ti, and the like. また、ハードマスク層がメタルハードマスク層に限られることはなく、ハードマスク層を、エッチングの際の低誘電率層21との間の選択比を十分に確保することができる様々な材料から構成することができる。 Also, rather than the hard mask layer is limited to metal hard mask layer, constituting the hard mask layer, from a variety of materials that can be sufficiently secured selectivity between the low dielectric layer 21 during etching can do.
ハードマスク層がどのような材料で構成されている場合であっても、本願発明によれば、低誘電率層21上のハードマスク層は、凹部24に導電体23を充填する前に薬液により除去される。 Even if the hard mask layer is composed of any material, according to the present invention, the hard mask layer on the low dielectric constant layer 21, by a chemical solution prior to filling the conductor 23 in the recess 24 It is removed. このため、バリア膜22を形成する際のアスペクト比、および、導電体23を充填する際のアスペクト比をより小さくすることができ、このことにより、凹部24の下部まで十分にバリア膜22および導電体23を埋め込むことができる。 Therefore, the aspect ratio in forming the barrier film 22, and it is possible to further reduce the aspect ratio of the time of filling the conductor 23, by this, sufficient barrier film 22 and conductive to the bottom of the recess 24 it can be embedded in the body 23. また、化学機械研磨により除去される層の厚みをより小さくすることができ、このことにより、化学機械研磨工程に要する時間を短くすることができる。 The thickness of the layer to be removed by chemical mechanical polishing can be made smaller, by the way, it is possible to shorten the time required for the chemical mechanical polishing process.

また本実施の形態において、凹部24に充填される導電体23が銅からなる例を示した。 Also in this embodiment, an example in which a conductor 23 that is filled in the concave portion 24 is made of copper. しかしながら、これに限られることはなく、導電体として、アルミニウムなどのその他の導電材料を用いてもよい。 However, it is not limited thereto, as a conductor, and may be other conductive material such as aluminum.

また本実施の形態において、凹部24の側面にバリア膜22が形成される例を示した。 Also in this embodiment, an example in which barrier film 22 is formed on the side face of the recess 24. しかしながら、これに限られることはなく、低誘電率層21および導電体23の特性に応じて、バリア膜22を形成するかどうかを適宜選択してもよい。 However, it is not limited thereto, depending on the characteristics of the low dielectric layer 21 and conductor 23 may be appropriately selected whether to form the barrier film 22. 例えば、低誘電率層21内にほとんど浸透しないと考えられる材料が導電体23として用いられる場合、凹部24の側面にバリア膜が形成されていなくてもよい。 For example, if the material considered hardly penetrate the low dielectric layer 21 is used as a conductor 23 need not be a barrier film is formed on the side face of the recess 24.

また本実施の形態において、低誘電率層21上にメタルハードマスク層25が設けられる例を示した。 Also in this embodiment, an example in which metal hard mask layer 25 is provided on the low dielectric layer 21. しかしながら、これに限られることはなく、配線形成工程において低誘電率層21をより確実に保護するため、低誘電率層21とメタルハードマスク層25との間にさらなる層が形成されていてもよい。 However, it is not limited thereto, since in the wiring forming process to protect the low dielectric layer 21 more reliably, even if additional layers between the low dielectric constant layer 21 and the metal hard mask layer 25 is formed good. このような層は、化学機械研磨工程において除去されてもよい。 Such a layer may be removed in the chemical mechanical polishing step.

また図示はしないが、本実施の形態において、第1配線31の低誘電率層1と第2配線32の低誘電率層21との間に、第1配線31の導電体3が第2配線32の低誘電率層21内に浸透するのを防ぐストッパ層が設けられていてもよい。 Although not shown, in this embodiment, between the low dielectric constant layer 21 of low dielectric constant layer 1 and the second wiring 32 of the first wiring 31, the conductive member 3 of the first interconnection 31 and the second wiring stopper layer to prevent 32 from penetrating the low dielectric constant layer 21 of may be provided. なお、このようなストッパ層のうち、第2配線32のスルーホール24bに対応する部分は、低誘電率層21に配線溝24aおよびスルーホール24bを形成した後に除去される。 Among such stopper layer, the portion corresponding to the through hole 24b of the second wiring 32 is removed after the formation of the wiring grooves 24a and the through-hole 24b in the low dielectric constant layer 21.

また図示はしないが、本実施の形態において、バリア膜22と導電体23との間にシード層が設けられていてもよい。 Although not shown, in this embodiment, the seed layer may be provided between the barrier film 22 and the conductor 23. このシード層は、バリア膜22と導電体23との間の密着性を高めるための層であり、バリア膜22および導電体23の双方に対して高い密着性を示す材料が用いられる。 The seed layer is a layer for enhancing the adhesion between the barrier film 22 and the conductor 23, a material exhibiting a high adhesion to both of the barrier films 22 and conductors 23 are used. 本実施の形態においては、シード層として例えば銅が使用される。 In the present embodiment, for example, copper is used as a seed layer.

1 低誘電率層 2 バリア膜 3 導電体 4 凹部 4a 配線溝 4b スルーホール 10 配線形成システム 11 塗布/現像手段 12 露光手段 13 エッチング手段 14 液処理手段 15 バリア膜形成手段 16 導電体充填手段 17 化学機械研磨手段 18 基板搬送手段 19 制御手段 21 低誘電率層 21a 上面 22 バリア膜 23 導電体 24 凹部 24a 配線溝 24b スルーホール 25 メタルハードマスク層 25a 開口部 25b 開口部 26 レジスト層 26a 開口部 27 ポリマー 28 レジスト層 28a 開口部 30 半導体装置 31 第1配線 32 第2配線 35 ストッパ層 100 半導体装置 101 第1配線 102 第2配線 103 ボイド First low dielectric constant layer 2 barrier film 3 conductors 4 recess 4a wiring groove 4b through hole 10 wiring forming system 11 coating / developing unit 12 exposing unit 13 etching means 14 liquid processing unit 15 a barrier-film forming means 16 conductor filling means 17 Chemical mechanical polishing means 18 substrate transfer means 19 control means 21 the low dielectric constant layer 21a upper surface 22 the barrier film 23 the conductor 24 the recess 24a the wiring groove 24b through hole 25 metal hard mask layer 25a opening 25b opening 26 the resist layer 26a opening 27 polymer 28 resist layer 28a opening 30 semiconductor device 31 first wiring 32 second wiring 35 stopper layer 100 semiconductor device 101 first wiring 102 and the second wiring 103 voids

Claims (11)

  1. ダマシン法を用いて半導体装置の配線を形成する方法において、 A method of forming a wiring of a semiconductor device using a damascene method,
    絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を準備する工程と、 Preparing a substrate having a recess formed by etching the insulating layer using the hard mask layer formed in a predetermined pattern on the insulating layer as a mask,
    前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、 Removing by a chemical solution to the hard mask layer on said insulating layer,
    前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の配線形成方法。 Wiring formation method of a semiconductor device characterized by comprising a, a step of filling a conductive material in the recess of the insulating layer.
  2. 前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、 Polymer generated when etching the insulating layer using the hard mask layer as a mask are attached to the side surface of the recess,
    前記絶縁層上の前記ハードマスク層を薬液により除去する工程において、前記ポリマーも除去されることを特徴とする請求項1に記載の半導体装置の配線形成方法。 Wherein said hard mask layer on the insulating layer in the step of removing by a chemical solution, the wiring formation method of a semiconductor device according to claim 1, wherein the polymer is also removed.
  3. 前記ハードマスク層を薬液により除去した後であって、前記絶縁層の凹部に導電体を充填する前に、凹部の側面にバリア膜を設ける工程をさらに備えたことを特徴とする請求項1または2に記載の半導体装置の配線形成方法。 The hard mask layer even after removal by a chemical solution, the before filling the conductor in the recess of the insulating layer, claim and further comprising a step of providing a barrier film on the side surface of the recess 1 or wiring formation method of a semiconductor device according to 2.
  4. 前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨工程をさらに備えたことを特徴とする請求項1乃至3のいずれかに記載の半導体装置の配線形成方法。 Semiconductor according to any of claims 1 to 3, further comprising a chemical mechanical polishing step of removing the conductive body which is located above the upper surface of the insulating layer of the conductive member by chemical mechanical polishing wiring forming method of the apparatus.
  5. 前記ハードマスク層が、金属材料を含むメタルハードマスク層からなることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の配線形成方法。 The hard mask layer, the wiring formation method of a semiconductor device according to any one of claims 1 to 4, characterized in that it consists of metal hard mask layer comprising a metal material.
  6. ダマシン構造を有する半導体装置を製造する方法において、 A method of manufacturing a semiconductor device having a damascene structure,
    所定パターンの配線が形成された基板を準備する工程と、 Preparing a substrate on which wiring is formed in a predetermined pattern,
    前記基板の前記配線上に、絶縁層、ハードマスク層およびレジスト層を順次形成する工程と、 On the wiring of the substrate, forming an insulating layer, a hard mask layer and the resist layer successively,
    前記レジスト層を所定パターンにパターニングする工程と、 Patterning the resist layer in a predetermined pattern,
    前記レジスト層をマスクとして、前記ハードマスク層をエッチングする工程と、 As a mask the resist layer, etching the hard mask layer,
    前記ハードマスク層をマスクとして前記絶縁層をエッチングすることにより、絶縁層に凹部を形成する工程と、 By etching the insulating layer using the hard mask layer as a mask to form a recess in the insulating layer,
    前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、 Removing by a chemical solution to the hard mask layer on said insulating layer,
    前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising a, a step of filling a conductive material in the recess of the insulating layer.
  7. ダマシン法を用いて半導体装置の配線を形成するシステムにおいて、 A system for forming a wiring of a semiconductor device using a damascene method,
    絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を搬送する基板搬送手段と、 A substrate conveying means for conveying a substrate having a recess formed by etching the insulating layer using the hard mask layer formed in a predetermined pattern on the insulating layer as a mask,
    前記絶縁層上の前記ハードマスク層を薬液により除去する液処理手段と、 A liquid processing means for removing the hard mask layer on the insulating layer by a chemical solution,
    前記ハードマスク層が除去された後、前記絶縁層の凹部に導電体を充填する導電体充填手段と、 After the hard mask layer is removed, and the conductor filling means for filling a conductor in the recess of the insulating layer,
    前記基板搬送手段、液処理手段および導電体充填手段を制御する制御手段と、を備えたことを特徴とする半導体装置の配線形成システム。 Wiring forming system of a semiconductor device characterized by comprising a control means for controlling said substrate transfer means, the liquid processing means and conductor filling means.
  8. 前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、 Polymer generated when etching the insulating layer using the hard mask layer as a mask are attached to the side surface of the recess,
    前記液処理手段により、前記ハードマスク層とともに前記ポリマーが除去されることを特徴とする請求項7に記載の半導体装置の配線形成システム。 The liquid by the processing means, the wiring forming system as claimed in claim 7, wherein the polymer together with the hard mask layer is removed.
  9. 前記凹部の側面にバリア膜を設けるバリア膜形成手段をさらに備えたことを特徴とする請求項7または8に記載の半導体装置の配線形成システム。 Wiring forming system as claimed in claim 7 or 8, further comprising a barrier film forming means to provide a barrier film on the side surface of the recess.
  10. 前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨手段をさらに備えたことを特徴とする請求項7乃至9のいずれかに記載の半導体装置の配線形成システム。 Semiconductor according to any of claims 7 to 9, further comprising a chemical mechanical polishing means for removing by chemical mechanical polishing a conductor located above the upper surface of the insulating layer of the conductor wiring forming system of the apparatus.
  11. 前記ハードマスク層が、金属材料を含むメタルハードマスク層からなることを特徴とする請求項7乃至10のいずれかに記載の半導体装置の配線形成システム。 The hard mask layer, the wiring forming system of the semiconductor device according to any one of claims 7 to 10, characterized in that it consists of metal hard mask layer comprising a metal material.
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