JP2012004473A - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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JP2010140330A
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Inventor
Mitsuru Naruhiro
充 成廣
Original Assignee
Renesas Electronics Corp
ルネサスエレクトロニクス株式会社
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Abstract

PROBLEM TO BE SOLVED: To accurately control the location of silicide from a gate in a vertical transistor.SOLUTION: In a center part of a columnar semiconductor 14, a gate insulating film 9 is formed so as to surround the center part, and a gate layer 6 is formed so as to surround the gate insulating film 9. A MIS structure is constituted by the center part of the columnar semiconductor 14, the gate insulating film 9, and the gate layer 6. First insulating films 4 are formed over and below the gate layer 6. The first insulating films 4 are also in contact with the columnar semiconductor 14. On a side face of the columnar semiconductor 14, silicide 18 and an n-type diffusion layer (impurity region) 19 are formed. The silicide 18 is formed at a location where it is self-aligned by the first insulating films 4.

Description

本発明は、縦型トランジスタを有する半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device having a vertical transistor.

リソグラフィの短波長化による集積度向上に限界が見え、平面において集積度をあげるときの難易度が飛躍的に増している。 Limits appear to improve integration due to the short wavelength lithography, difficulty when increasing the degree of integration in the plane has increased dramatically. このような状況の中で、従来のプレーナー型MIS(Metal Insulator Semiconductor)FET(Field Effect Transistor)を、基板に対して略垂直に電流が流れる、いわゆる縦型MISFETに置き換えようとする試みがある。 Under such circumstances, the conventional planar type MIS the (Metal Insulator Semiconductor) FET (Field Effect Transistor), a current flows substantially perpendicularly to the substrate, there is an attempt to replace the so-called vertical-type MISFET.

縦型MISFETは、プレーナー型のMISFETでは得られない多くの利点を有する。 Vertical MISFET has many advantages that can not be obtained in the MISFET of planar type. 例えば、微細なゲート長のFETを高価なリソグラフィ装置を用いることなく作製できることがある。 For example, it may be manufactured without using expensive lithographic apparatus FET fine gate length. また、ダブルゲート構造やゲート・オール・アラウンド構造を用いることで、ゲートの制御性を高め、短チャネル特性を改善できる。 Furthermore, by using a double gate structure or gate-all-around structure, improve the controllability of the gate can be improved short channel characteristics. また、立体化して(積層して)高集積化が可能である。 Further, the three-dimensional (laminated) can be highly integrated. また、製造方法によってはゲート長を膜厚で規定でき、ゲート長ばらつきを小さくできる。 In addition, it defines a thickness of the gate length by the manufacturing method, it is possible to reduce the gate length variation.

また、平面の占有面積に比較して、ゲート長を長くとれる。 As compared to the occupied area of ​​the plane, take a longer gate length. これは、集積度を可能な限り向上させながらも、ゲート長を長くしてリーク電流をさげたいDRAM(Dynamic Ramdam Access Memory)のセルトランジスタや、同様に、集積度を可能な限り向上させながらも、ゲート長を長くしてばらつきを低減したいSRAM(Static Randam Access Memory)のトランジスタに適する。 This also while improving as much as possible the degree of integration, the cell transistor and the DRAM to be lower the leakage current by lengthening the gate length (Dynamic Ramdam Access Memory), Similarly, while improving as much as possible the degree of integration suitable for transistor SRAM (Static Randam Access Memory) to be reduce variations by increasing the gate length.

しかし、縦型トランジスタは、SD(Source Drain)の寄生抵抗が大きい、という問題がある。 However, vertical transistor, the parasitic resistance of SD (Source Drain) is large, there is a problem in that. 一般に、SDの寄生抵抗を低減するには、プレーナー型MISFETのように、SDにシリサイドを形成することが行われる。 In general, reducing the SD parasitic resistance, as a planar MISFET, to form a silicide SD is performed.

例えば、特許文献1の図30から図32に製造工程の途中段階が開示されている半導体装置では、縦型MISFETの下部SD電極にシリサイドが形成されている。 For example, in the semiconductor device intermediate stage of the manufacturing process from Figure 30 of Patent Document 1 in FIG. 32 is disclosed, the lower SD electrode of the vertical-type MISFET silicide is formed. また下部SD電極に形成されるシリサイドの、チャネル領域からの相対的な位置は、シリサイド上に形成される絶縁膜の膜厚によって、正確に制御されている。 The silicide formed under SD electrode, the relative position of the channel region, the thickness of the insulating film formed on the silicide, are precisely controlled.

また、特許文献2の図6に開示されている半導体装置では、柱状半導体の下部SD電極の上にシリサイド層が形成されている。 Further, in the semiconductor device disclosed in FIG. 6 of Patent Document 2, a silicide layer is formed on the columnar semiconductor lower SD electrode.

特許文献3の図1に開示されている半導体装置では、縦型MISFETの上部SD電極、下部SD電極の双方にシリサイドが形成されている。 In the semiconductor device disclosed in Figure 1 of Patent Document 3, the upper SD electrode of the vertical MISFET, to both the lower SD electrode silicide is formed. また、上部SD電極のシリサイドと、下部SD電極のシリサイドは同時に形成される。 Further, a silicide upper SD electrode, silicide lower SD electrode are simultaneously formed.

特開2006−41513号公報 JP 2006-41513 JP 特開2001−298097号公報 JP 2001-298097 JP 特開2009−283772号公報 JP 2009-283772 JP 特開2008−205440号公報 JP 2008-205440 JP 特開2005−101588号公報 JP 2005-101588 JP 特開2009−246383号公報 JP 2009-246383 JP

縦型トランジスタのSDの寄生抵抗を十分に下げるためには、上部SD電極と下部SD電極のシリサイドの位置を、プレーナー型MISFETと同じくらい、チャネル領域に近づけることが重要である。 To reduce the vertical SD parasitic resistance of the transistor sufficiently, the position of the silicide upper SD electrode and the lower SD electrode, much as planar MISFET, it is important to close the channel region. このためには、上部SD電極と下部SD電極それぞれにおいて、シリサイドの位置を精度よく制御できるようにする必要がある。 For this purpose, in each upper SD electrode and the lower SD electrode, it is necessary to allow the position of the silicide can be accurately controlled. このため、シリサイドの位置を精度よく制御できるようにすることが望まれている。 Therefore, it is desirable to allow the position of the silicide can be accurately controlled.

本発明によれば、柱状半導体と、 According to the present invention, a columnar semiconductor,
前記柱状半導体の側面の一部に接するゲート絶縁膜と、 A gate insulating film in contact with part of the side surface of the pillar-shaped semiconductor,
前記ゲート絶縁膜のうち前記柱状半導体とは逆側の面に接するゲートと、 A gate in contact with the surface opposite to the the pillar-shaped semiconductor of the gate insulating film,
前記ゲートの上及び下それぞれに形成され、前記ゲート及び前記ゲート絶縁膜に接している第1絶縁膜と、 Are formed respectively above and below the gate, a first insulating film in contact with the gate and the gate insulating film,
前記柱状半導体の前記側面のうち、前記ゲートに面する領域より上側の領域及び下側の領域それぞれに形成されており、前記柱状半導体の前記側面のうち前記第1絶縁膜に対向する領域に接しているシリサイドと、 Wherein one of said side face of the pillar-shaped semiconductor, wherein are formed on the respective upper region and a lower region than the region facing the gate in contact with the region opposed to the first insulating film of the side surface of the pillar-shaped semiconductor and the silicide is,
を備える半導体装置が提供される。 Semiconductor device comprising a are provided.

本発明によれば、第1絶縁膜の厚さによって、ゲートからシリサイドまでの距離を制御することができる。 According to the present invention, it is possible by the thickness of the first insulating film, to control the distance from the gate to the silicide. 絶縁膜の厚さは一般的に高精度に制御できる。 The thickness of the insulating film can typically controlled with high precision. 従って、ゲートからシリサイドまでの位置を精度よく制御できる。 Therefore, it is possible to control accurately the position of the gate to the silicide.

本発明によれば、柱状半導体と、前記柱状半導体の側面のうち上端及び下端から離れた領域に面していて第1の第1絶縁膜、ゲート層、及び第2の第1絶縁膜からなる第1の積層構造とを形成する第1工程と、 According to the present invention, consisting of columnar semiconductor, first the first insulating film facing the region away from the upper and lower ends of the side surfaces of the pillar-shaped semiconductor, a gate layer, and the second of the first insulating film a first step of forming a first laminated structure,
前記柱状半導体の側面のうち前記第1の第1絶縁膜、前記ゲート層、及び前記第2の第1絶縁膜に面していない領域に金属層を形成する第2工程と、 A second step of forming a metal layer on said first first insulating film, the gate layer, and does not face the second of the first insulating film region of the side surfaces of the pillar-shaped semiconductor,
熱処理を行うことにより、前記金属層と前記柱状半導体とを反応させてシリサイドを形成する第3工程と、 By performing the heat treatment, and a third step of forming a silicide by reacting the columnar semiconductor and the metal layer,
を備える半導体装置の製造方法が提供される。 The method of manufacturing a semiconductor device comprising a are provided.

本発明によれば、縦型のトランジスタにおいてゲートからシリサイドまでの位置を精度よく制御できる。 According to the present invention, the position of the vertical transistor from the gate to the silicide can be accurately controlled.

(a)は第1の実施形態である半導体装置の上面図であり、(b)は(a)のA−A´線に沿った断面図であり、(c)は(a)のC−C´線に沿った断面図である。 (A) is a top view of a semiconductor device in the first embodiment, (b) is a sectional view taken along the A-A'line (a), (c), is (a) C- it is a sectional view taken along the C'line. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 図1に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. (a)は第2の実施形態である半導体装置の上面図であり、(b)は(a)のA−A´線に沿った断面図であり、(c)は(a)のC−C´線に沿った断面図である。 (A) is a top view of a semiconductor device in the second embodiment, (b) is a sectional view taken along the A-A'line (a), C-in (c) is (a) it is a sectional view taken along the C'line. (a)は第3の実施形態である半導体装置の上面図であり、(b)は(a)のA−A´線に沿った断面図であり、(c)は(a)のC−C´線に沿った断面図である。 (A) is a top view of a semiconductor device in the third embodiment, (b) is a sectional view taken along the A-A'line (a), (c), is (a) C- it is a sectional view taken along the C'line. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. 図21に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 21. (a)は第4の実施形態である半導体装置の上面図であり、(b)は(a)のA−A´線に沿った断面図であり、(c)は(a)のC−C´線に沿った断面図である。 (A) is a top view of a semiconductor device according to a fourth embodiment, (b) is a sectional view taken along the A-A'line (a), C-in (c) is (a) it is a sectional view taken along the C'line. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 He is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図32に示した半導体装置の製造方法を示す図である。 It is a diagram illustrating a method of manufacturing the semiconductor device shown in FIG. 32. 図1に示した半導体装置の変形例を示す図である。 It is a diagram showing a modified example of the semiconductor device shown in FIG.

以下、本発明の実施の形態について、図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 In the drawings, like numerals represent like components, the explanation will be appropriately omitted.

(第1の実施形態) (First Embodiment)
図1(a)は、本発明の第1の実施形態である半導体装置の上面図である。 Figure 1 (a) is a top view of a semiconductor device according to a first embodiment of the present invention. また、図1(b)は、図1(a)のA−A´線に沿った断面図、図1(c)は、図1(a)のC−C´線に沿った断面図である。 1 (b) is a sectional view taken along the A-A'line in FIG. 1 (a), FIG. 1 (c) is a sectional view taken along C-C'line in FIG. 1 (a) is there. 本実施形態の半導体装置は、n型MISFETであっても、p型MISFETであってもかまわない。 The semiconductor device of this embodiment is also an n-type MISFET, it may be a p-type MISFET. ここでは、n型MISFETを一例として説明する。 Here, a description will be given of the n-type MISFET as an example. また本図に示す半導体装置は、MISFETを同一層に複数有する。 The semiconductor device shown in this figure has a plurality of MISFET in the same layer.

本実施形態の半導体装置では、半導体基板1または半導体層にn型拡散層(不純物領域)3が形成されている。 In the semiconductor device of this embodiment, n-type diffusion layer (an impurity region) 3 is formed on the semiconductor substrate 1 or the semiconductor layer. n型拡散層(不純物領域)3は、その周囲を素子分離絶縁膜2に囲まれている。 n-type diffusion layer (an impurity region) 3, are surrounded in the element isolation insulating film 2. また、n型拡散層(不純物領域)3の上には、柱状半導体14が形成されている。 Further, n-type diffusion layer on the (impurity region) 3, the columnar semiconductor 14 is formed. 1つの柱状半導体14は、1つの縦型MISFETを構成している。 One columnar semiconductor 14 constitute one vertical MISFET. 詳細には、柱状半導体14の上部と下部には、それぞれSD電極となるn型拡散層19が形成されている。 In particular, the top and bottom of the columnar semiconductor 14, n-type diffusion layer 19 serving as the SD electrode are formed, respectively. また柱状半導体14の中央部はチャネル領域となっている。 The central part of the columnar semiconductor 14 serves as a channel region.

柱状半導体14の中央部には、その周囲を囲むように、ゲート絶縁膜9が熱酸化法により形成され、さらに、ゲート絶縁膜9の周囲を囲むように、ゲート層6が形成されている。 At the center of the columnar semiconductor 14, to surround the periphery thereof, a gate insulating film 9 is formed by thermal oxidation, further, to surround the gate insulating film 9, a gate layer 6 is formed. この柱状半導体14の中央部、ゲート絶縁膜9、ゲート層6により、MIS構造が形成されている。 Central portion of the columnar semiconductor 14, a gate insulating film 9, the gate layer 6, MIS structure is formed. ゲート層6の上下には、第1絶縁膜4が形成されている。 The upper and lower gate layer 6, the first insulating film 4 is formed. 第1絶縁膜4は、柱状半導体14にも接している。 The first insulating film 4 is also in contact with the columnar semiconductor 14. 第1絶縁膜4は、ゲート層6の上及び下それぞれに形成されており、かつゲート層6及びゲート絶縁膜9に接している。 The first insulating film 4 is formed in each above and below the gate layer 6, and is in contact with the gate layer 6 and the gate insulating film 9. 柱状半導体14の側面には、シリサイド18及びn型拡散層(不純物領域)19が形成されている。 The side face of the pillar-shaped semiconductor 14, the silicide 18 and the n-type diffusion layer (an impurity region) 19 is formed. n型拡散層19は、シリサイド18の周囲に形成されている。 n-type diffusion layer 19 is formed around the silicide 18. シリサイド18は、第1絶縁膜4によってセルフ・アラインされた位置に形成されている。 Silicide 18 is formed in a self-aligned position by the first insulating film 4. 上側の第1絶縁膜4によってセルフ・アラインされた位置に形成されたシリサイド18は、柱状半導体14の天面まで連続して形成されている。 Silicide 18 formed self-aligned position by the first insulating film 4 of the upper is formed continuously to the top of the columnar semiconductor 14. また、下側の第1絶縁膜4によってセルフ・アラインされた位置に形成されたシリサイド18は、半導体基板1のn型拡散層3まで連続して形成されている。 Further, the silicide 18 formed self-aligned position by the first insulating film 4 on the lower side is formed continuously up to the n-type diffusion layer 3 of the semiconductor substrate 1. なおシリサイド18は、柱状半導体14の側面のうち、第1絶縁膜4に対向している領域に接している。 Note silicide 18, among the side surfaces of the columnar semiconductor 14 is in contact with the region facing the first insulating film 4.

また、シリサイド18は、ゲート層6の上面および側面にも形成されている。 Further, the silicide 18 is also formed on the upper and side surfaces of the gate layer 6. 上部SD電極となるn型拡散層19への接続は、柱状半導体14の天面に形成されたシリサイド18に対してコンタクト22を接続することで、行われる。 Connection to the n-type diffusion layer 19 serving as the upper SD electrode, by connecting the contact 22 with respect to the silicide 18 formed on the top surface of the columnar semiconductor 14, is performed. 下部SD電極となるn型拡散層19への接続は、半導体基板1のn型拡散層(不純物領域)3に形成されたシリサイド18に対してコンタクト22を接続することで行われる。 Connection to the n-type diffusion layer 19 serving as the lower SD electrode is performed by connecting the contact 22 to the semiconductor n-type diffusion layer of the substrate 1 silicide 18 formed (impurity region) 3. ゲート層6への接続は、ゲート層6に形成されたシリサイド18に対してコンタクト22を接続することで、行われる。 Connecting to the gate layer 6, by connecting the contact 22 with respect to the silicide 18 formed on the gate layer 6 is performed. コンタクト22は、いずれも、層間絶縁膜21、ストッパー絶縁膜20を貫く形で、各部のシリサイド18に接続する。 Contacts 22 are both interlayer insulating film 21, in a manner penetrating the stopper insulating film 20 is connected to each part of the silicide 18.

なお、図1には柱状半導体14が2つ存在している。 Incidentally, there columnar semiconductor 14 two in FIG. それぞれの柱状半導体は、1つの縦型MISFETを構成し、2つの縦型MISFETのゲート同士、下部電極同士が接続された形となっている。 Each columnar semiconductor constitute one vertical MISFET, gates of the two vertical MISFET, and has a shape that between the lower electrode is connected. 本発明の半導体装置は、図1の左半分、右半分の縦型MISFETで必要十分であるが、後で説明するように、作製途中でゲート層6が梁構造となるため、付着現象がおきにくくなる構造が好ましい。 The semiconductor device of the present invention, the left half of FIG. 1, is a necessary and sufficient in the vertical MISFET of the right half, as will be described later, since the gate layer 6 is beam structure in process of manufacturing, adhesion phenomenon happening Nikuku made structure is preferable. この意味で、図1に示すように2つの縦型MISFETのゲート層6同士を接続した構造を示している。 In this sense, it shows the structure of connecting the gate layer 6 between the two vertical MISFET as shown in FIG. なお、後述するように、付着現象がおきないようにプロセスに配慮すれば、もしくは、ゲート層6が片持ち梁構造になっても付着しない構造であれば、電気的な接続が必要な場合を除いて、特にゲート同士を接続する必要はない。 As described later, when considering the process to adhere phenomenon does not occur, or, if the structure in which the gate layer 6 does not adhere even when the cantilever structure, the case where electrical connection is required except and you need not be especially connected to gates.

以下に、各部の詳細について、説明する。 Hereinafter, details of each part will be described.

半導体基板1は、単結晶半導体のバルク基板、又は表面に単結晶半導体層が形成された基板、例えばSOI(Silicon on Insulator)基板とするのが好ましい。 The semiconductor substrate 1 is a single crystal semiconductor bulk substrate, or the substrate to which the single crystal semiconductor layer is formed on the surface, for example to the SOI (Silicon on Insulator) substrate preferably. 半導体基板1は、バルクSi(100)基板のほか、(110)、(111)などの面方位をもつバルクSi基板、または、任意の材料で形成された基板の表面に(100)、(110)、(111)などの面方位をもつSiが形成された基板とすることができる。 The semiconductor substrate 1, the bulk Si (100) In addition to the substrate, (110), a bulk Si substrate having a plane orientation such as (111), or on the surface of a substrate formed of any material (100), (110 ) it may be a substrate on which Si is formed to have a plane orientation, such as (111). 基板のドーピング型、濃度、ノッチ(オリフラ)方向については、特に限定されない。 Substrate doping type, concentration, the notch (orientation flat) direction is not particularly limited. また、必ずしも表面に単結晶半導体層が形成されていなくてもよい。 Also, it may not be necessarily a single crystal semiconductor layer is formed on the surface. 多結晶半導体層、非晶質半導体層であってもよい。 Polycrystalline semiconductor layer may be an amorphous semiconductor layer. すなわち、トランジスタが形成された上に絶縁膜を介して、多結晶半導体層ないしは非晶質半導体層を形成したような基板も、本実施形態の半導体基板1として用いることが可能である。 That is, through an insulating film on which a transistor is formed, a substrate such as to form a polycrystalline semiconductor layer or an amorphous semiconductor layer is also can be used as the semiconductor substrate 1 of the present embodiment.

柱状半導体14は、単結晶半導体、多結晶半導体、及び非晶質半導体のいずれでも構わない。 Columnar semiconductor 14, a single crystal semiconductor, a polycrystalline semiconductor, and may be any of an amorphous semiconductor. ただし、半導体基板1の表面が単結晶半導体層でない場合、柱状半導体14は、単結晶半導体にならず、多結晶半導体ないしは非晶質半導体になる。 However, when the surface of the semiconductor substrate 1 is not a single crystal semiconductor layer, columnar semiconductor 14 is not a single crystal semiconductor, the polycrystalline semiconductor or amorphous semiconductor. 柱状半導体14の材料は、半導体基板1と同じにするのが一般的である。 Material of the columnar semiconductor 14, it is common to the same as that of the semiconductor substrate 1. すなわち、半導体基板1がバルクSi(100)基板ならば、柱状半導体14の材料もSiとするのが一般的である。 That is, if the semiconductor substrate 1 is a bulk Si (100) substrate, to a material also Si columnar semiconductor 14 are common. ただし、半導体基板1と柱状半導体14とは別の材料で形成してもかまわない。 However, it may be formed of a different material from the semiconductor substrate 1 and the columnar semiconductor 14. この場合は、半導体基板1の材料から、組成を一部変更したような材料とするのがよい。 In this case, the material of the semiconductor substrate 1, it is preferable to a material such as partially modified composition. すなわち、半導体基板1がバルクSi(100)基板ならば、柱状半導体14の材料をSiGeやSiCとしてもよい。 That is, if the semiconductor substrate 1 is a bulk Si (100) substrate, the material of the columnar semiconductor 14 may be SiGe and SiC. また柱状半導体14は、縦型MISFETのチャネル領域を構成するので、通常、しきい値電圧調整用のドーピングが行われている。 The columnar semiconductor 14, so constituting a channel region of the vertical MISFET, generally carried out doping for threshold voltage adjustment.

シリサイド18は、柱状半導体14の天面、側面、ゲート層6の上面、側面、半導体基板1のn型拡散層(不純物領域)3の各所に形成されている。 Silicide 18, the top surface of the columnar semiconductor 14, the side surface, the upper surface of the gate layer 6, the side surface, n type diffusion layer of the semiconductor substrate 1 are formed in various locations (impurity region) 3. このうち、柱状半導体14の側面に形成されたシリサイド18は、ゲート層6の上下それぞれに形成された第1絶縁膜4に対して、セルフ・アラインされた位置に形成されている。 Of these, a silicide 18 formed on the side face of the pillar-shaped semiconductor 14, the first insulating film 4 formed on the upper and lower respective gate layer 6 is formed in a self-aligned position. このため、第1絶縁膜4の膜厚を変化させることで、シリサイド18の、チャネル領域からの相対的な位置を任意に設定できる。 Therefore, by changing the thickness of the first insulating film 4, the silicide 18, it can be arbitrarily set the relative position of the channel region. このため、これまでの縦型MISFETと比較して、チャネル領域により近い位置に、シリサイドを形成できる。 Therefore, as compared with the vertical MISFET far, closer to the channel region to form a silicide. このため、SDの寄生抵抗を低減できる。 For this reason, it is possible to reduce the SD of the parasitic resistance. シリサイド18は、Niシリサイド、Ptシリサイド、Coシリサイド、Tiシリサイド、Wシリサイド、Pdシリサイド、Erシリサイド、などであるが、これらに限定されない。 Silicide 18, Ni silicide, Pt silicide, Co silicide, Ti silicide, W silicide, Pd silicide, Er silicide, although such as, but not limited to. また、これらの合金のシリサイドでもよい。 It may also be a silicide of these alloys. 合金のシリサイドの例として、NiPtシリサイドがあげられる。 As an example of the silicide of the alloy, NiPt silicide, and the like. なお後で説明するように、CVD(Chemical Vapor Deposition)で柱状半導体14の側面に、シリサイド金属を成膜するので、シリサイド金属を含んだCVD原料が存在していることが前提になる。 Incidentally, as described later, the side face of the pillar-shaped semiconductor 14 by CVD (Chemical Vapor Deposition), so forming a silicide metal, it is assume that the CVD material containing metal silicide is present.

第1絶縁膜4は、柱状半導体14の側面に形成されるシリサイド18の、チャネル領域からの相対的な位置を調整する役割を果たす。 The first insulating film 4 serves to adjust the silicide 18 formed on the side surface of the columnar semiconductor 14, the relative position of the channel region. その厚みが、プレーナー型MISFETのSW(サイドウォール)幅に相当する。 Its thickness corresponds to the SW (side wall) width of the planar type MISFET. プレーナー型MISFETのSWとの違いは、以下の2点が挙げられる。 The difference between SW planar type MISFET includes the following two points. 第1に、プレーナー型MISFETのSWの場合、成膜とエッチバックの2工程でSW幅が決まるのに対して、本発明の半導体装置では、成膜のみで決まっているので精度がよくばらつきが少ない。 First, if the SW of the planar MISFET, whereas the SW width is determined in two steps of film formation and etch back, in the semiconductor device of the present invention, accuracy is variations may therefore are determined only by the film-forming Few. 第2にプレーナー型MISFETのSWの場合、ゲートをはさんだ2つのSWの幅は常に同じになるのに対して、本発明の半導体装置では、ゲート層6の上下の第1絶縁膜4の膜厚を必ずしも同じにしなくてもよい。 For SW planar type MISFET Second, with respect to become across the gate widths of the two SW always the same, in the semiconductor device of the present invention, the upper and lower first insulating film 4 of the film of the gate layer 6 the thickness may not be the necessarily the same. 後者の違いから、本発明の半導体装置の場合、設計の自由度が広がる。 From the latter difference, in the semiconductor device of the present invention, it widened freedom of design. 例えば、SDを形成する、あるドーパントが柱状半導体14の上部方向に拡散しやすい特性を持っていたとする。 For example, to form the SD, and there dopant had a diffuse sensitive characteristics in the upper direction of the columnar semiconductor 14. この場合、下側の第1絶縁膜4の膜厚を上側の第1絶縁膜4の膜厚より厚くすることで、SDとゲート層6の重なりが上下で同じになるように調整できる。 In this case, by increasing from the lower side of the first thickness of the first insulating film 4 thickness upper insulating film 4 can be adjusted to overlap the SD and the gate layer 6 is the same up and down.

ゲート層6は、その膜厚が縦型MISFETのゲート長となる。 Gate layer 6 is made of a film thickness of the gate length of the vertical MISFET. ゲート層6は、一般に、多結晶半導体もしくは非晶質半導体であり、その材料は、半導体基板1と同じである。 Gate layer 6 is typically a polycrystalline semiconductor or amorphous semiconductor, the material is the same as that of the semiconductor substrate 1. すなわち、通常、多結晶Si、もしくは、非晶質Siである。 That is, usually, polycrystalline Si or is amorphous Si. しかし、これらに限定されず、例えば、多結晶SiGe、もしくは、非晶質SiGeのように、半導体基板1と異なる材料であってもよい。 However, not limited thereto, for example, polycrystalline SiGe or, as amorphous SiGe, may be different material as the semiconductor substrate 1. また、図1では、ゲート層6の上部と側面にシリサイド18が形成されているが、ゲート層6のすべての部分をシリサイド化して、メタルゲートとしてもかまわない。 In FIG. 1, the silicide 18 is formed on the top and sides of the gate layer 6, all of the portions of the gate layer 6 silicided, may be used as the metal gate. 例えば、Niシリサイドからなるメタルゲートとしてもよい。 For example, it may be a metal gate made of Ni silicide.

ゲート絶縁膜9は、その膜の種類として、Si酸化膜、Si酸窒化膜、Si窒化膜、Ta 、Al 、HfO 、ZrO 、ZrON、HfON、HfAlON、HfSiON、HfAlSiONなどのHigh−k膜があげられるが、これらに限定されない。 The gate insulating film 9, as a type of film, Si oxide film, Si oxynitride film, Si nitride film, Ta 2 O 5, Al 2 O 3, HfO 2, ZrO 2, ZrON, HfON, HfAlON, HfSiON, HfAlSiON High-k film and the like, but not limited thereto. またゲート絶縁膜9は単層膜である必要はなく、任意の絶縁膜の積層膜でもよい。 The gate insulating film 9 is not necessarily a single-layer film or a stacked film of any of the insulating film. ゲート絶縁膜9を酸化、もしくは酸窒化で形成する場合は、図1のように、ゲート層6の端面に形成される。 When forming a gate insulating film 9 oxide, or oxynitride, as in FIG. 1, it is formed on the end surface of the gate layer 6. ゲート絶縁膜9をCVDで形成する場合は、図43を用いて後述するように、ゲート絶縁膜9が、ゲート層6の端面だけでなく、ゲート層6の上下の第1絶縁膜4の端面にも形成される形となる。 When forming a gate insulating film 9 by CVD, as will be described later with reference to FIG. 43, the gate insulating film 9, not only the end surface of the gate layer 6, the end face of the first insulating film 4 of the upper and lower gate layer 6 also a shape that is formed. なお、ゲート絶縁膜9として、Si酸化膜とSi窒化膜の積層膜(ONO膜)を用いると、本発明の縦型MISFETを記憶素子とすることができる。 Note that as the gate insulating film 9, the use of laminated film of Si oxide film and the Si nitride film (ONO film), may be a vertical-type MISFET of the present invention and the storage element.

n型拡散層(不純物領域)19は、後述するように、シリサイド形成時の雪かき効果で形成される。 n-type diffusion layer (an impurity region) 19, as will be described later, is formed by snow plow effect during silicide formation. したがって、柱状半導体14のしきい値電圧調整用のp型ドーピングが施されている領域とは、急峻な接合界面を形成する。 Thus, the region where the p-type doping for threshold voltage adjustment of the columnar semiconductor 14 is applied to form a sharp junction interface. そのため、微細なゲート長を持つFETの浅接合としても適用可能である。 Therefore, it is also applicable as a shallow junction of the FET having a fine gate length.

図43(a)は、図1に示した半導体装置の変形例の上面図である。 FIG. 43 (a) is a top view of a modified example of the semiconductor device shown in FIG. また、図43(b)は、図43(a)のA−A´線に沿った断面図、図43(c)は、図43(a)のC−C´線に沿った断面図である。 Further, FIG. 43 (b) cross-sectional view taken along the A-A'line in FIG. 43 (a), FIG. 43 (c) is a sectional view taken along C-C'line in FIG. 43 (a) is there. 本図に示す半導体装置は、ゲート絶縁膜9と第1絶縁膜4の位置関係を除いて、図1に示した半導体装置と同胞の構造を有している。 The semiconductor device shown in this figure, the gate insulating film 9 and except the positional relationship between the first insulating film 4 has a structure of a semiconductor device and a sibling shown in FIG.

詳細には、図43においてゲート絶縁膜9は、気相成長法、例えばCVD法により形成されている。 In detail, the gate insulating film 9 in FIG. 43, a vapor deposition method, for example, formed by CVD. そしてゲート6及び第1絶縁膜4は、いずれもゲート絶縁膜9を介して柱状半導体14の側面に面している。 The gate 6 and the first insulating film 4 are both via the gate insulating film 9 facing the side face of the pillar-shaped semiconductor 14. シリサイド18は、柱状半導体14の側面のうちゲート絶縁膜9に覆われていない領域に形成されている。 Silicide 18 is formed in a region not covered with the gate insulating film 9 of the side face of the pillar-shaped semiconductor 14.

以下、図2から図19を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。 Hereinafter, with reference to FIG. 19 from FIG. 2 will be described in more detail an example of a method of manufacturing the semiconductor device of the present embodiment. 図2から図19は、本実施形態の縦型MISFETの製造工程における各段階の状態の一例を示す模式図である。 Figures 2 19 is a schematic diagram showing an example of the state of each stage in the manufacturing process of the vertical-type MISFET of the present embodiment. 各図の(a)が上面図、各図の(b)が各図の(a)のA−A´線に沿った断面図、各図の(c)が各図の(a)のC−C´線に沿った断面図である。 (A) is a top view of each figure, C of a cross-sectional view taken along the A-A'line (a) of (b) is the view of the figures, each figure (c) is in each figure (a) it is a sectional view taken along the -C' line. 本実施形態の製造方法は、n型MISFETにも、p型MISFETにも適用可能である。 The manufacturing method of this embodiment, also n-type MISFET, is also applicable to p-type MISFET. ここでは、n型MISFETの製造方法を一例として説明する。 Here it will be described as an example of the method for manufacturing the n-type MISFET.

まず、図2に示すように、半導体基板1に素子分離絶縁膜2を形成する。 First, as shown in FIG. 2, an element isolation insulating film 2 on the semiconductor substrate 1. 以下では、半導体基板1を、最も一般的なp型単結晶Si(100)基板として説明する。 Hereinafter, the semiconductor substrate 1 is described as the most common p-type single crystal Si (100) substrate. 素子分離絶縁膜2の形成は、例えばSTI(Shallow Trench Isolation)法、または、LOCOS(Local Oxidation of Silicon)法を用いる。 Forming the element isolation insulating film 2 is, for example, STI (Shallow Trench Isolation) method or, LOCOS (Local Oxidation of Silicon) method is used.

次いで図3に示すように、n型拡散層(不純物領域)3を形成する。 Next, as shown in FIG. 3, to form n-type diffusion layer (impurity region) 3. 具体的には、n型のドーパント(P、Asなど)をイオン注入し、イオン注入後、熱処理により、これらのドーパントを活性化する。 Specifically, n-type dopant (P, As, etc.) is ion-implanted, after the ion implantation, heat treatment, activating these dopants. 例えば、1価のAsイオンを注入し、窒素雰囲気もしくは、窒素雰囲気に微量の酸素が混入された雰囲気で、1050℃のスパイクアニールを行う。 For example, injecting a monovalent As ions, nitrogen atmosphere or in an atmosphere of oxygen traces were mixed in a nitrogen atmosphere, performing spike annealing at 1050 ° C.. スパイクアニールは、例えば、目的の温度まで、装置の最大もしくは最大に近い昇温レートで昇温して、目的の温度での維持時間を0秒とし、装置の最大もしくは最大に近い降温レートで降温する熱処理である。 Spike annealing is, for example, to a temperature of interest, the temperature was raised at a heating rate close to the maximum or largest device, the maintenance time at the desired temperature is 0 sec, cooled at a cooling rate close to the maximum or largest device it is a heat treatment for.

次いで図4に示すように、n型拡散層(不純物領域)3の上に、ゲート層6を第1絶縁膜4で挟み、これを第2絶縁膜5で挟んだ積層体を形成する。 Next, as shown in FIG. 4, n-type diffusion layer on the (impurity region) 3, sandwiching the gate layer 6 in the first insulating film 4, to form a laminate sandwiching this with the second insulating film 5. 具体的には、下側の第2絶縁膜5、下側の第1絶縁膜4、ゲート層6、上側の第1絶縁膜4、及び上側の第2絶縁膜5をこの順に積層する。 Specifically, the laminated second insulation layer 5 of the lower, first insulating film 4 of the lower gate layer 6, the first insulating film 4 of the upper, and a second insulating film 5 of the upper in this order. 上記したように、2つの第1絶縁膜4それぞれの膜厚を調整することにより、シリサイドとチャネル領域の相対的な位置を調整できる。 As described above, by adjusting the two first insulating film 4 each having a thickness, it can be adjusted relative positions of the silicide and the channel region. 2つの第2絶縁膜5は、その膜厚で、縦型MISFETのSDに形成されるシリサイドの長さを決定する。 Two second insulating film 5, its thickness, determines the length of the silicide formed on SD vertical MISFET. 後工程において、ゲート層6を第1絶縁膜4で保護した状態で、第2絶縁膜5を除去する。 In a later step, in a state in which the gate layer 6 is protected by the first insulating film 4, to remove the second insulating film 5. したがって、第2絶縁膜5は、第1絶縁膜4に対して、選択エッチングが可能な材料でなければならない。 Accordingly, the second insulating film 5, the first insulating film 4, should be capable of selective etching material. なお、第1絶縁膜4の厚みは、ゲート層6の上下で必ずしも同じである必要はない。 The thickness of the first insulating film 4 is not necessarily the same above and below the gate layer 6. また同様に、第2絶縁膜5の厚みも、上下で必ずしも同じである必要はない。 Similarly, the thickness of the second insulating film 5 is also not necessarily the same in the vertical.

ゲート層6の例としては、多結晶Siもしくは非晶質Siがあげられる。 Examples of gate layer 6, a polycrystalline Si or amorphous Si and the like. 第1絶縁膜4と第2絶縁膜5の組み合わせの例としては、第1絶縁膜4をSi酸化膜、第2絶縁膜5をSi窒化膜とする例があげられる。 A first insulating film 4 as an example of the combination of the second insulating film 5, the first insulating film 4 of Si oxide film, an example of the second insulating film 5 and the Si nitride film. また、この逆でもかまわない。 In addition, it may be reversed. ただし、逆の場合は、後工程で、第2絶縁膜5として、Si酸化膜を除去することになり、素子分離絶縁膜2の膜減りを考慮して、素子分離絶縁膜2を作製する必要がある。 However, the opposite case, in a subsequent step, a second insulating film 5, results in the removal of Si oxide film, considering film reduction of the element isolation insulating film 2, necessary to manufacture the element isolation insulating film 2 there is. 以後、第1絶縁膜4をSi酸化膜、第2絶縁膜5をSi窒化膜、ゲート層6を多結晶Siとして、説明を続ける。 Thereafter, the first insulating film 4 Si oxide film, a second insulating film 5 Si nitride film, a gate layer 6 as polycrystalline Si, the description will be continued. この場合、減圧CVDを用いて、第2絶縁膜5としてSi窒化膜、第1絶縁膜4としてSi酸化膜、ゲート層6として多結晶Si膜、第1絶縁膜4としてSi酸化膜、第2絶縁膜5としてSi窒化膜を、この順に成膜していく。 In this case, using a vacuum CVD, Si nitride film as the second insulating film 5, Si oxide film as a first insulating film 4, a polycrystalline Si film as a gate layer 6, the first insulating film 4 as a Si oxide film, a second the Si nitride film as the insulating film 5, gradually deposited in this order.

次いで図5に示すように、第2絶縁膜5の成膜後、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望の開口部分のレジストが残らないようなレジストパターン(未図示)を、上側の第2絶縁膜5の上に作製する。 Next, as shown in FIG. 5, after the formation of the second insulating film 5, resist coating, exposure, by performing a series of lithographic steps of development, resist pattern (not shown) such as resist does not remain in the desired opening portion and producing on the second insulating film 5 above the. その後、このレジストパターンをマスクとして、第2絶縁膜5、第1絶縁膜4、ゲート層6、第1絶縁膜4、第2絶縁膜5を順にドライエッチングし、n型拡散層(不純物領域)3にいたる開口7、8を形成する。 Then, using this resist pattern as a mask, the second insulating film 5, the first insulating film 4, a gate layer 6, the first insulating film 4, sequentially dry-etching the second insulating film 5, n-type diffusion layer (an impurity region) leading to 3 to form the openings 7,8. エッチング後、レジストパターンを剥離する。 After etching, the resist pattern is peeled off. なお、開口7、8の断面形状に特に制限はない。 There is no special limitation on the cross-sectional shape of the opening 7,8. 図5(a)に示すように、円形でもよい。 As shown in FIG. 5 (a), it may be circular. また、楕円形、四角形、三角形、その他の多角形であってもよい。 Also, elliptical, square, triangular, or it may be other polygons. また、半導体基板1内に、開口を複数形成する場合は、すべてが同じ断面形状である必要はない。 Further, in the semiconductor substrate 1, to form a plurality of openings, need not all have the same cross-sectional shape. すなわち、その形状が異なってもよいし、その大きさ(断面積)が異なっていてもよい。 That may be different shape, may have a size (sectional area) is different.

次いで図6に示すように、例えば熱酸化を行うことにより、ゲート絶縁膜9を形成する。 Next, as shown in FIG. 6, for example by thermal oxidation, a gate insulating film 9. 熱酸化を行う場合、開口7、8の側面に露出したゲート層6の端面に、ゲート絶縁膜9としてのSi酸化膜が形成される。 When performing thermal oxidation, the end surface of the gate layer 6 which is exposed to the side surface of the opening 7, 8, Si oxide film as a gate insulating film 9 is formed. なお、熱酸化の代わりに酸窒化を行って、ゲート絶縁膜9として、Si酸窒化膜を作製してもよい。 Incidentally, by performing oxynitride instead of thermal oxidation, as a gate insulating film 9 may be made of Si oxynitride film. Si酸窒化膜の場合、移動度の観点から、窒素濃度のプロファイルは、開口部中心側が低くなるようにする。 For Si oxynitride film, from the viewpoint of mobility, the profile of the nitrogen concentration is such that the opening center side becomes lower. なお、熱酸化、もしくは酸窒化によりゲート絶縁膜9を形成する場合、開口7、8の底面であるn型拡散層(不純物領域)3にも、ゲート絶縁膜9と同じ膜種の絶縁膜10が形成される。 In the case of forming a gate insulating film 9 by thermal oxidation, or oxynitride, to the n-type diffusion layer (an impurity region) 3 is a bottom of the opening 7,8 of the same film type as the gate insulating film 9 insulating film 10 There is formed. なお、この絶縁膜10は後工程で除去される。 Incidentally, the insulating film 10 is removed in a later step.

ゲート絶縁膜の製造方法としては、熱酸化や酸窒化だけでなく、CVDであってもよい。 As a manufacturing method of the gate insulating film, not only the thermal oxidation or oxynitride, it may be CVD. またCVDを複数回行い、種類の異なる膜を複数、積層してもよい。 Also performed multiple times CVD, different types of films more, may be laminated. また熱酸化や酸窒化で形成する膜とCVDで形成する膜の組み合わせであってもよい。 Or it may be a combination of a film formed with a film and the CVD formed by thermal oxidation or oxynitride. ゲート絶縁膜をCVDで形成し、かつ、ゲート絶縁膜が単膜である場合は、図7のように、CVDゲート絶縁膜11が形成される。 The gate insulating film is formed by CVD, and the gate insulating film may be a single film, as shown in FIG. 7, the CVD gate insulating film 11 is formed. なお、この場合も、ゲート層6の開口7、8に面した端面だけでなく、開口7、8の底面であるn型拡散層(不純物領域)3にも、ゲート層6の端面から連なったCVDゲート絶縁膜11が形成される。 Also in this case, not only the end surface facing the opening 7, 8 of the gate layer 6, also n-type diffusion layer (an impurity region) 3 is a bottom of the opening 7,8, it was continuous from an end surface of the gate layer 6 CVD gate insulating film 11 is formed. なお、開口7、8の底面のCVDゲート絶縁膜11は、後工程で除去される。 Incidentally, CVD gate insulating film 11 of the bottom of the opening 7 and 8, is removed in a later step.

次いで図8に示すように、開口7、8の内側側面に、非晶質Siの側壁12を形成する。 Next, as shown in FIG. 8, on the inner side surface of the opening 7, 8, to form the sidewall 12 of the amorphous Si. 具体的には、まず、非晶質SiをCVDでコンフォーマルに成膜する。 Specifically, first, depositing a conformal amorphous Si by CVD. その後、ドライエッチングを行い、ゲート層6の上側の第2絶縁膜5上の非晶質Siと、開口7、8の底面の絶縁膜10上の非晶質Siを除去する。 Thereafter, dry etching, and amorphous Si on the second insulating film 5 of the upper gate layer 6, the amorphous Si on the insulating film 10 on the bottom of the opening 7, 8 is removed.

次いで図9に示すように、開口7、8の底面に存在する絶縁膜10を、例えばウェットエッチング法を用いて除去する。 Next, as shown in FIG. 9, the insulating film 10 existing on the bottom of the opening 7, 8 is removed, for example by wet etching. 具体的には、絶縁膜10がSi酸化膜もしくは、Si酸窒化膜である場合、希フッ酸処理を行う。 Specifically, the insulating film 10 Si oxide film or when a Si oxynitride film, performing diluted hydrofluoric acid treatment. この際、ゲート絶縁膜9は非晶質Siの側壁12に保護されて、エッチングされない。 In this case, the gate insulating film 9 is protected in the side wall 12 of the amorphous Si, not etched. なお、図7のように、CVDゲート絶縁膜11が形成されている場合も、ゲート層6に接している部分のCVDゲート絶縁膜11は、非晶質Siの側壁12で保護された状態になり、開口7、8の底面に存在するCVDゲート絶縁膜11と、ゲート層6の上側の第2絶縁膜5上のCVDゲート絶縁膜11が除去される。 Incidentally, as shown in FIG. 7, even if the CVD gate insulating film 11 is formed, CVD gate insulating film 11 of the portion in contact with the gate layer 6, the state of being protected by the side walls 12 of the amorphous Si becomes, a CVD gate insulating film 11 existing in the bottom of the opening 7, 8, CVD gate insulating film 11 on the second insulating film 5 of the upper gate layer 6 is removed.

次いで図10に示すように、開口7、8の部分に、非晶質Siからなる柱状半導体13を形成する。 Next, as shown in FIG. 10, the portion of the opening 7, 8, to form the columnar semiconductor 13 made of amorphous Si. 具体的には、自然酸化膜除去を含む成膜前処理を行った後、UHV(Ultra High Vacuum)−CVDにより非晶質Siを成膜し、開口7、8を十分埋める(断面積が異なる開口が半導体基板1上に存在する場合、断面積最大の開口が埋まるように厚く成膜する)。 Specifically, after the film formation pretreatment including a natural oxide film is removed, an amorphous Si is deposited by UHV (Ultra High Vacuum) -CVD, to fill the opening 7,8 sufficient (cross-sectional area different If the aperture is present on the semiconductor substrate 1, it is formed thicker so that the opening cross-sectional area up to fill). この後、非晶質SiをCMP(Chemical Mechanical Polishing)により平坦化する。 Thereafter, the amorphous Si is planarized by CMP (Chemical Mechanical Polishing). さらに、非晶質Siをドライエッチングし、ゲート層6の上の第2絶縁膜5でエッチングを停止させる。 Further, the amorphous Si dry etching, the etching is stopped by the second insulating film 5 on the gate layer 6.

成膜前処理としては、具体的には、以下のような処理を行う。 As the film formation pretreatment, specifically, the following processing is performed. まず、硫酸:過酸化水素の混合液で、図9に示す状態の基板を洗浄する。 First, sulfuric acid: a mixture of hydrogen peroxide, for cleaning a substrate in the state shown in FIG. その後、アンモニア:過酸化水素:水の混合液で、n型拡散層3の表面部分に存在する開口7、8形成時の損傷層を除去する。 Thereafter, ammonia: hydrogen peroxide: with a mixture of water, to remove the damaged layer at the time of opening 7, 8 formed on the surface portion of the n-type diffusion layer 3. さらに、n型拡散層3の表面の自然酸化膜を、希フッ酸で除去する。 Moreover, a natural oxide film on the surface of n-type diffusion layer 3 is removed by dilute hydrofluoric acid. この後、ただちに非晶質Siの成膜を行う。 Thereafter, immediately forming a film of amorphous Si. なお、成膜前の自然酸化膜除去は、必ずしもこのような溶液による前処理でなくてもよく、例えば、特許文献4(段落[0033]〜[0046])に記載されたドライ前処理や気相HF処理を用いてもよい。 Incidentally, the natural oxide film is removed before film formation may not necessarily be a pre-treatment with such a solution, for example, dry pretreated and gas described in Patent Document 4 (paragraph [0033] to [0046]) it may be used phase HF treatment.

次いで図11に示すように、固相エピタキシャル成長を行って、非晶質Siからなる柱状半導体13を、単結晶Siからなる柱状半導体14に変化させる。 Next, as shown in FIG. 11, by performing a solid phase epitaxial growth, the columnar semiconductor 13 made of amorphous Si, changing the columnar semiconductor 14 made of single crystal Si. 固相エピタキシャル成長の熱処理条件としては、例えば、窒素雰囲気、600℃の条件で行う。 The heat treatment conditions in the solid phase epitaxial growth, for example, carried out in a nitrogen atmosphere, of 600 ° C. conditions.

なお、縦型MISFETのチャネルを非晶質Siチャネルとするときは、図11に示す工程を省略する。 Incidentally, the channel of the vertical MISFET when the amorphous Si channel is omitted the steps shown in FIG. 11.

また縦型MISFETのチャネルを多結晶Siチャネルとするときは、図8に示す工程で、非晶質Siの側壁12を形成する代わりに、多結晶Siの側壁を形成し、図10に示す工程で、非晶質Siで開口7、8埋め込む代わりに、多結晶Siで開口7、8を埋め込む。 Also when the channel of the vertical MISFET and the polycrystalline Si channel, in the step shown in FIG. 8, instead of forming the side wall 12 of the amorphous Si, forms the side walls of the polycrystalline Si, the step shown in FIG. 10 in, instead it embeds opening 7,8 amorphous Si, embedding openings 7,8 in polycrystalline Si. さらに、図11の固相エピタキシャル成長を生じさせる熱処理工程を省略する。 Furthermore, it omitted heat treatment step to produce a solid phase epitaxial growth of FIG.

また縦型MISFETのチャネルを単結晶SiGeチャネルとするときは、図8に示す工程で、非晶質Siの側壁12を形成する代わりに、非晶質SiGeの側壁を形成し、図10に示す工程で、非晶質Siで開口7、8埋め込む代わりに、非晶質SiGeで開口7、8を埋め込む。 Also when the channel of the vertical MISFET and the single crystal SiGe channel, in the step shown in FIG. 8, instead of forming the side wall 12 of the amorphous Si, forms the side walls of the amorphous SiGe, shown in FIG. 10 in step, instead it embeds opening 7,8 amorphous Si, embedding openings 7,8 in amorphous SiGe.

このようにして開口7、8に柱状半導体14が形成されたら、次に、しきい値電圧調整用のドーパントすなわちチャネル不純物を柱状半導体14内にイオン注入し、活性化する。 After this manner columnar semiconductor 14 into the opening 7 and 8 are formed, then ion-implanted dopant or channel impurity for adjusting the threshold voltage to the columnar semiconductor 14 activates. 例えば、1価のBをイオン注入し、1050℃のスパイクアニールで活性化させる。 For example, the monovalent B ions are implanted are activated by spike annealing at 1050 ° C.. なお、しきい値電圧調整用のドーパントを柱状半導体14内へ導入するには、図8で非晶質Siの側壁12を形成する際の、非晶質Siの成膜時にin−situでドーピングするか、図10で開口7、8を非晶質Siで埋め込む際の、非晶質Siの成膜時にin−situでドーピングするか、のどちらか、あるいはその両方でもよい。 Note that a dopant for adjusting the threshold voltage to the columnar semiconductor 14, for forming the side wall 12 of the amorphous Si in FIG. 8, doped with in-situ during the formation of the amorphous Si either, when embedding the opening 7, 8 in the amorphous Si in FIG. 10, or doped with in-situ during the formation of the amorphous Si, either, or both.

次いで図12に示すように、ゲート層6の上の第2絶縁膜5を除去する。 Then, as shown in FIG. 12, removing the second insulating film 5 on the gate layer 6. 例えば、熱りん酸で、第2絶縁膜5のSi窒化膜をエッチングする。 For example, in hot phosphoric acid to etch the Si nitride film of the second insulating film 5. この処理により、柱状半導体14の上部がつきでた形状になり、第1絶縁膜4が露出する。 This process results in a shape with its upper part projecting columnar semiconductor 14, the first insulating film 4 is exposed.

次いで図13に示すように、柱状半導体14のうち露出している部分に接するように、SW15を形成する。 Next, as shown in FIG. 13, in contact with the exposed portions of the pillar-shaped semiconductor 14, to form a SW15. 具体的には、SW15となる絶縁膜をCVDによりコンフォーマルに成膜する。 Specifically, it deposited conformally by CVD insulating film serving as SW15. 次に、この絶縁膜をエッチバックすることにより、SW15を形成する。 Next, by etching back the insulating film to form a SW15. SW15となる絶縁膜としては、次工程で、SW15をマスクに第1絶縁膜4をエッチングするので、第1絶縁膜4と選択エッチングが可能な材料が選択される。 As the insulating film serving as SW15, at the next step, the etching the first insulating film 4 as a mask SW15, material capable of selective etching the first insulating film 4 is selected. 一般には、第2絶縁膜5と同じ膜種の絶縁膜でよい。 In general it can be the same film type insulating film and the second insulating film 5. 例えば、第1絶縁膜4がSi酸化膜であれば、SW15となる絶縁膜として、第2絶縁膜5と同じSi窒化膜を用いればよい。 For example, if the first insulating film 4 of Si oxide film, an insulating film serving as SW15, may be used the same Si nitride film and the second insulating film 5.

次いで図14に示すように、柱状半導体14とSW15をマスクとして、ゲート層6の上の第1絶縁膜4をエッチングし、ゲート層6の上面を露出させる。 Next, as shown in FIG. 14, a columnar semiconductor 14 and SW15 as a mask, the first insulating film 4 on the gate layer 6 is etched to expose the upper surface of the gate layer 6. 例えば、ドライエッチングでエッチングを行い、ゲート層6でエッチングを停止させる。 For example, etched by dry etching, to stop the etching at the gate layer 6. これにより、後工程でゲート層6の上部にシリサイドが形成し、ここにコンタクトを作製すれば、ゲート層6と電気的に接続できるようになる。 Thus, silicide is formed over the gate layer 6 in a subsequent step, here be manufactured contacts will be able to electrically connected to a gate layer 6.

次いで図15に示すように、ゲート層6のパターンニングを行う。 Next, as shown in FIG. 15, performs patterning of the gate layer 6. 具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望のゲート層6部分にレジストが残るようなレジストパターン(未図示)を作製する。 Specifically, resist coating, exposure, by performing a series of lithographic steps of development, to produce the desired resist pattern as the resist remains on the gate layer 6 portions (not shown). その後、このレジストパターンをマスクに、ゲート層6、第1絶縁膜4、第2絶縁膜5を順にドライエッチングし、半導体基板1上のn型拡散層(不純物領域)3でエッチングを停止させる。 Thereafter, this resist pattern as a mask, the gate layer 6, the first insulating film 4, a second insulating film 5 sequentially dry-etched, n-type diffusion layer on a semiconductor substrate 1 to stop the etching at (impurity region) 3. エッチング後、レジスト(未図示)を剥離する。 After etching, a resist (not shown) is peeled off.

次いで図16に示すように、第2絶縁膜5とSW15を除去する。 Next, as shown in FIG. 16, removing the second insulating film 5 and SW15. 例えば、第2絶縁膜5とSW15であるSi窒化膜を熱りん酸でエッチングする。 For example, the Si nitride film as the second insulating film 5 and SW15 are etched with hot phosphoric acid. そうすると、柱状半導体14の側面で、ゲート絶縁膜9に接している部分と第1絶縁膜4に接している部分を除いて、柱状半導体14の側面が露出される。 Then, the side surface of the columnar semiconductor 14, except for the portion and the portion which is in contact with the first insulating film 4 in contact with the gate insulating film 9, the side surface of the columnar semiconductor 14 is exposed. なお、図7のようにCVDゲート絶縁膜11を作製した場合は、第2絶縁膜4を除去しても、柱状半導体14の側面には、まだCVDゲート絶縁膜11が残存している。 In the case of manufacturing a CVD gate insulating film 11 as shown in FIG. 7, even if removing the second insulating film 4, the side face of the pillar-shaped semiconductor 14, still CVD gate insulating film 11 remains. したがって、ゲート層6と第1絶縁膜4に覆われている部分のCVDゲート絶縁膜11を除いて、CVDゲート絶縁膜11をさらにウェットエッチングし、柱状半導体14の側面を露出させる。 Thus, except for the CVD gate insulating film 11 of the portion covered with the gate layer 6 on the first insulating film 4, further wet-etching the CVD gate insulating film 11 to expose the side face of the pillar-shaped semiconductor 14.

図16では、第2絶縁膜5を除去した結果、空隙16が生じる。 In Figure 16, the result of removing the second insulating film 5, the void 16 is generated. 空隙16の高さが低い場合、図16において、2つの柱状半導体14間を結ぶゲート層6および下側の第1絶縁膜4の部分がたわみ、基板1上のn型拡散層(不純物領域)3に付着することがある。 If the height of the space 16 is low, 16, bending two first portions of the insulating film 4 of the gate layer 6 and the lower connecting the pillar-shaped semiconductor 14, n-type diffusion layer on the substrate 1 (impurity region) it may adhere to 3. このような付着現象は、最悪、柱状半導体14が倒壊することになり、好ましくない。 Such deposition phenomenon is worst, become the columnar semiconductor 14 is collapsed, undesirable. したがって、付着現象が生じないように、空隙16の高さを十分高くする。 Thus, as adhesion phenomenon does not occur, sufficiently increasing the height of the gap 16. すなわち、ゲート層6の下側の第2絶縁膜5の膜厚は十分に厚くしておく。 That is, the film thickness of the second insulating film 5 of the lower gate layer 6 is kept sufficiently thick. ただし、膜厚を厚くすると、シリサイドで寄生抵抗が低減する効果を損なう。 However, increasing the thickness, impairing the effect of the parasitic resistance in the silicide is reduced. そのため、第2絶縁膜5を厚くするよりも、2つの柱状半導体14間の距離を短くして、2つの柱状半導体14間を結ぶゲート層6および下側の第1絶縁膜4で構成される梁の長さを短くする。 Therefore, rather than increasing the thickness of the second insulating film 5, the distance between the two columnar semiconductor 14 is shortened, and a first insulating film 4 of the gate layer 6 and the lower connecting between two columnar semiconductor 14 to shorten the length of the beam. もしくは、第2絶縁膜5を除去する際のプロセスを以下のようにする。 Or, a process of removing the second insulation film 5 as follows.

上記した例では、第2絶縁膜5とSW15の除去は、ウエットプロセスで行われる。 In the above example, the removal of the second insulating film 5 and SW15 is carried out in a wet process. これは、ドライエッチングであると、ゲート層6の下側の第2絶縁膜5の除去が難しいからである。 This is when there by dry etching, since the removal of the second insulating film 5 of the lower gate layer 6 is difficult. 一般に、ウエットエッチングの後は、水リンスして乾燥させるが、この際、水(もしくは液体)の表面張力が働くような乾燥を行うと、付着現象がおこりうる。 In general, after the wet etching, but drying the water rinsed, this time, when the drying as surface tension acts in water (or liquid), deposition phenomenon may occur. したがって、物質の状態図において気液平衡曲線を通過しないような乾燥、すなわち超臨界乾燥か、凍結乾燥を行い、乾燥させる。 Therefore, drying so as not to pass through the gas-liquid equilibrium curve in the phase diagram of a substance, i.e. supercritical drying or, and lyophilized to dryness. こうすると、付着現象を避けられる。 In this way, avoid the adhesion phenomenon.

次いで図17に示すように、シリサイド金属17をコンフォーマルに成膜する。 Next, as shown in FIG. 17, forming a silicide metal 17 conformally. シリサイド金属17は、単一種類の金属に限らず、複数種類の金属の合金であってもよい。 Metal silicide 17 is not limited to a single type of metal, or may be a plurality of types of metals of the alloy. また、複数種類の金属の積層膜であってもよい。 Or it may be a laminated film of plural kinds of metals. 本実施形態においてシリサイド金属17には、柱状半導体14中でドーパントとなる不純物原子(n型MISFETであれば、柱状半導体14中でn型となるようなドーパント、すなわちPやAsなど)を含ませておく。 The metal silicide 17 in the present embodiment, (if n-type MISFET, a dopant such that the n-type in columnar semiconductor 14, i.e. P, etc. or As) impurity atom which becomes a dopant in columnar semiconductor 14 moistened with to keep. 成膜手法は、コンフォーマルに成膜できれば、特に制限はないが、CVDが一般的である。 Deposition technique, if deposited conformally, is not particularly limited, CVD is generally used. CVDは、熱CVDでも、光CVDでもプラズマCVDでもかまわない。 CVD, even thermal CVD, may even plasma CVD even light CVD. また減圧CVDでも、常圧CVDでもかまわない。 Again a reduced pressure CVD, may even atmospheric pressure CVD.

成膜するシリサイド金属としては、Ni、Pt、Co、Pd、Ti、Wなどがあげられるが、これらに限定されない。 The silicide metal is deposited, Ni, Pt, Co, Pd, Ti, but W and the like, without limitation. Niを成膜する場合、使用するCVD原料としては、Ni(PF 、Ni(C 、Ni(C CH 、Ni(C 、Ni(C 、Ni(C 1119 、Ni(C HO 、Ni(C )(C )、Ni(CO) があげられるが、これらに限定されない。 When forming the Ni, as the CVD material to be used, Ni (PF 3) 4, Ni (C 5 H 5) 2, Ni (C 5 H 4 CH 3) 2, Ni (C 5 H 4 C 2 H 5) 2, Ni (C 5 H 4 C 3 H 7) 2, Ni (C 11 H 19 O 2) 2, Ni (C 5 HO 2 F 6) 2, Ni (C 3 H 5) (C 5 H 5), but Ni (CO) 4 and the like, without limitation. Ptを成膜する場合、使用するCVD原料としては、Pt(PF 、Pt(CO) Cl 、(CH (CH )Pt、(CH (C )Pt、(CH )(CO)(C )Pt、Pt(CF COCHCOCF 、O[Si(CH CH=CH Pt、Cis-[Pt(CH (CH CN) ]、[Pt(CH (C 12 )]、(CH =CHCH Pt、(C )(CH =CHCH )Ptがあげられるが、これらに限定されない。 When forming the Pt, as the CVD material to be used, Pt (PF 3) 4, Pt (CO) 2 Cl 2, (CH 3) 3 (CH 3 C 5 H 4) Pt, (CH 3) 3 ( C 5 H 5) Pt, ( CH 3) (CO) (C 5 H 5) Pt, Pt (CF 3 COCHCOCF 3) 2, O [Si (CH 3) 2 CH = CH 2] 2 Pt, Cis- [ Pt (CH 3) 2 (CH 3 CN) 2], [Pt (CH 3) 2 (C 8 H 12)], (CH 2 = CHCH 2) 2 Pt, (C 5 H 5) (CH 2 = CHCH 2) Pt and the like, but not limited thereto. Coを成膜する場合、使用するCVD原料としては、CoH(PF 、Co(C 、Co(C 1119 、(C Co、(CH Co、(C Co、C Co(CO) 、Co(CO) NO、Co (CO) 、C 1210 Co あげられるが、これらに限定されない。 When forming the Co, as the CVD material to be used, CoH (PF 3) 4, Co (C 5 H 7 O 2) 3, Co (C 11 H 19 O 2) 3, (C 5 H 5) 2 Co, (CH 3 C 5 H 4) 2 Co, (C 2 H 5 C 5 H 4) 2 Co, C 5 H 5 Co (CO) 2, Co (CO) 3 NO, Co 2 (CO) 8, C 12 H 10 O 6 Co 2 but include, but are not limited to. Pdを成膜する場合、使用するCVD原料としては、Pd(PF 、(CH =CHCH Pd、[CH =C(CH )CH ] Pd、(C )(CH =CHCH )Pdがあげられるが、これらに限定されない。 When forming the Pd, as the CVD material to be used, Pd (PF 3) 4, (CH 2 = CHCH 2) 2 Pd, [CH 2 = C (CH 3) CH 2] 2 Pd, (C 5 H 5) (CH 2 = CHCH 2 ) is Pd and the like, without limitation. Tiを成膜する場合、使用するCVD原料としては、TiCl があげられるが、これに限定されない。 When forming the Ti, as the CVD material to be used, but TiCl 4 include, but are not limited thereto. Wを成膜する場合、使用するCVD原料としては、W(PF 、WF 、WCl 、WBr 、W(CO) 、W(C 、(CH =CHCH W、(C WH 、(C CH WH 、(C )W(CO) (CH )、(C WH(CO) 、(C W(CO) があげられるが、これらに限定されない。 When forming the W, as the CVD material to be used, W (PF 3) 6, WF 6, WCl 6, WBr 6, W (CO) 6, W (C 6 H 6) 2, (CH 2 = CHCH 2) 4 W, (C 5 H 5) 2 WH 2, (C 5 H 4 CH 3) 2 WH 2, (C 5 H 5) W (CO) 3 (CH 3), (C 5 H 5) 2 WH (CO) 3, but it is exemplified (C 7 H 8) 2 W (CO) 3, but are not limited to.

以上、列挙したCVD原料のうち、分子内に柱状半導体14でドーパントとなる不純物原子を有しているもの(PF の側鎖を有するもの)を使用する際には、シリサイド金属17を成膜した際に、柱状半導体14でドーパントとなる不純物原子(P)がシリサイド金属17内に自動的に含まれる。 Above, of the CVD material listed, when using those having an impurity atom which becomes a dopant columnar semiconductor 14 in the molecule (having a side chain of PF 3) is deposited silicide metal 17 when the impurity atom which becomes a dopant (P) is automatically included in the silicide metal 17 in the columnar semiconductor 14. 一方、分子内に柱状半導体14でドーパントとなる不純物原子を含まないものを使用する際には、n型ならPH 、p型ならB を用いて気相ドーピングを行いながら、シリサイド金属17を成膜する。 On the other hand, when using the contains no impurity atom which becomes a dopant columnar semiconductor 14 in the molecule, while the gas-phase doping with n-type if PH 3, p-type if B 2 H 6, silicide metal 17 forming a. このようにして成膜することで、シリサイド金属17内に、柱状半導体14中でドーパントとなる不純物原子を含ませておくことができる。 By forming in this way, it can be in the silicide metal 17, made to contain an impurity atom which becomes a dopant in columnar semiconductor 14. なお、分子内に柱状半導体14でドーパントとなる不純物原子を有しているもの(PF の側鎖を有するもの)を使用する際にも、気相ドーピングを行いながら成膜することで、シリサイド金属17内の、柱状半導体14でドーパントとなる不純物原子の濃度を増やすことができる。 Even when using those having an impurity atom which becomes a dopant in columnar semiconductor 14 (having a side chain of PF 3) in the molecule, by forming while gas phase doping, silicide in the metal 17, it is possible to increase the concentration of impurity atoms becomes dopant columnar semiconductor 14.

次いで図18に示すように、熱処理してシリサイドを形成する。 Next, as shown in FIG. 18, to form a silicide by a heat treatment. さらにシリサイド化していないシリサイド金属17を余剰エッチングにより除去し、必要ならば、さらに熱処理を行う。 Further silicide metal 17 not silicided is removed by excess-etching, if necessary, further subjected to heat treatment. これにより、シリサイド18が形成される。 Accordingly, a silicide 18 is formed. このとき、シリサイド金属17内の、柱状半導体14でドーパントとなる不純物原子は、雪かき効果で、シリサイド18の界面付近におしだされる。 At this time, in the metal silicide 17, an impurity atom which becomes a dopant in columnar semiconductor 14 is a snow plow effect is extruded in the vicinity of the interface between the silicide 18. 柱状半導体14では、n型拡散層(不純物領域)19となり、浅いpn接合を形成する。 In columnar semiconductor 14, n-type diffusion layer (an impurity region) 19, and the forming a shallow pn junction. またゲート層6では、多結晶Si内の粒界を拡散していき、ゲート層6内に広く分布する。 Further, in the gate layer 6, that spreads the grain boundaries in the polycrystalline Si, it is widely distributed in the gate layer 6. 基板1上のn型拡散層(不純物領域)3の表面から柱状半導体14の下側SD電極まで連続してつながったシリサイド18が形成される。 Silicide 18 continuously connected to the lower SD electrodes of the columnar semiconductor 14 from the n-type diffusion layer (impurity region) 3 of the surface of the substrate 1 is formed. また、柱状半導体14の天面から上側SD電極まで連続してつながったシリサイドが形成される。 Further, silicide continuously connected from the top surface of the columnar semiconductor 14 to the upper SD electrodes. すなわちシリサイド18は、柱状半導体14のうちゲート絶縁膜9及び第1絶縁膜4によって覆われていない領域に形成される。 That silicide 18 is formed in a region not covered with the gate insulating film 9 and the first insulating film 4 of the columnar semiconductor 14. さらに、ゲート層6にも、シリサイド18が同時に形成される。 Further, to the gate layer 6, a silicide 18 is formed at the same time. さらに、柱状半導体14の上側SD電極と下側SD電極に形成されたシリサイド18は、ゲート層6の上下に形成された第1絶縁膜4によって、チャネル領域からの相対的な位置が正確に制御された位置に、セルフ・アラインで形成される。 Furthermore, silicide 18 formed in the upper SD electrode and the lower SD electrodes of the columnar semiconductor 14, the first insulating film 4 formed above and below the gate layer 6, the relative position is accurately controlled from the channel region to the position, it is formed in a self-aligned.

次いで図19に示すように、例えば窒化シリコン膜からなるストッパー絶縁膜20と層間絶縁膜21をこの順にCVDで形成し、層間絶縁膜21の表面をCMPで平坦化する。 Next, as shown in FIG. 19, for example, a stopper insulating film 20 and the interlayer insulating film 21 made of silicon nitride film is formed by CVD in this order, to flatten the surface of the interlayer insulating film 21 by CMP.

この後、従来からの技術を用いて、コンタクト22を形成する。 Thereafter, using conventional techniques to form the contact 22. 例えば、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、コンタクトを形成する部分にレジストが残らないようなレジストパターン(未図示)を作製する。 For example, resist coating, exposure, by performing a series of lithographic steps of developing, to form a resist pattern as the resist does not remain in the portion of forming a contact (not shown). その後、このレジストパターンをマスクに、層間絶縁膜21、ストッパー絶縁膜20を順にドライエッチングし、基板1上のシリサイド18でエッチングを停止させる。 Thereafter, this resist pattern as a mask, the interlayer insulating film 21, sequentially dry-etching the stopper insulation film 20, to stop the etching in the silicide 18 on the substrate 1. エッチング後、レジスト(未図示)を剥離する。 After etching, a resist (not shown) is peeled off. さらにTiとTiNをスパッタして熱処理し、その後、CVDによりWを埋め込んで、CMPを行う。 Further heat treatment by sputtering Ti and TiN, followed by embedding W by CVD, performing CMP. このようにして、図1のような半導体装置が完成する。 In this way, the semiconductor device shown in FIG. 1 is completed. その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。 Then, if necessary, the wiring layer and the electrode pads in a conventional manner is further formed.

以上の説明では、n型MISFETの製造方法を説明した。 In the above description it has been described a method of manufacturing the n-type MISFET. 本実施形態の製造方法では、同様にp型MISFETを製造することも可能である。 In the production method of the present embodiment, it is also possible to produce a p-type MISFET as well. その際には、半導体基板1が例えばp型のバルクSi(100)基板であるとすると、まず、図2において、n型拡散層3の代わりに、nウェルとp型拡散層を形成する。 At that time, when the semiconductor substrate 1 is assumed to be p-type bulk Si (100) substrate, for example, first, in FIG. 2, instead of the n-type diffusion layer 3, an n-well and p-type diffusion layer. さらに図11で、しきい値電圧調整用にp型のドーパントをイオン注入するかわりに、n型のドーパントをイオン注入する。 Further in Figure 11, instead of ion implantation of p-type dopant for adjusting the threshold voltage, the n-type dopant is ion-implanted. もしくは、図8で非晶質Siの側壁12を形成する際の、非晶質Siの成膜時、図10で開口7、8を非晶質Siで埋め込む際の、非晶質Siの成膜時のどちらか、あるいはその両方で、p型のドーパントを導入するかわりに、n型のドーパントを導入する。 Or, when forming the side wall 12 of the amorphous Si in FIG. 8, during the formation of the amorphous Si, when embedding the opening 7, 8 in the amorphous Si in Figure 10, the amorphous Si formed either during film, or both, instead of introducing a p-type dopant, implanting an n-type dopant. さらに、図17に示す工程で、シリサイド金属17を成膜する際に、シリサイド金属17に、柱状半導体14でn型になるドーパントを含ませる代わりに、柱状半導体14でp型になるドーパントを含ませる。 Further, in the step shown in FIG. 17, when forming the metal silicide 17, the metal silicide 17, instead of containing the dopant to be n-type columnar semiconductor 14, include a dopant to be p-type columnar semiconductor 14 to. 以上のように工程を変更することで、p型MISFETの製造が可能である。 By changing the process as described above, it is possible to produce a p-type MISFET.

また、上記の説明では、第1絶縁膜をSi酸化膜、第2絶縁膜をSi窒化膜として、n型の縦型MISFETのSD形成は、シリサイド18を形成する際の雪かき効果を利用して行った。 In the above description, the first insulating film of Si oxide film, a second insulating film as the Si nitride film, SD formation of n-type vertical MISFET of utilizes the snow plow effect in forming a silicide 18 went. これを、第1絶縁膜をSi窒化膜、第2絶縁膜をPSG(Phosphorous Silicate Glass)に変更すると、SD形成はシリサイド金属17成膜前に実施しておくことができ、シリサイド金属17への不純物原子の導入は必ずしも必要なくなる。 This first insulating film a Si nitride film, changing the second insulating film PSG (Phosphorous Silicate Glass), SD formation can be left out before the silicide metal 17 deposited, to the silicide metal 17 the introduction of impurity atoms is no longer necessarily required. この場合、図11において、柱状半導体14を形成後、しきい電圧調整用のイオン注入を行い活性化するが、この活性化の際に、PSGからPが柱状半導体14へ拡散し活性化され、SDが形成される。 In this case, in FIG. 11, after forming a pillar-shaped semiconductor 14, but activates performing ion implantation for threshold voltage adjustment, the time of the activation, P is diffused and activated to columnar semiconductor 14 from PSG, SD is formed. なお、p型MISFETの場合は、PSGではなく、BSG(Boron Silicate Glass)を用いる。 In the case of p-type MISFET, the PSG without using BSG (Boron Silicate Glass).

<第2の実施形態> <Second Embodiment>
第2の実施形態の半導体装置は、第1の実施形態の半導体装置のSDを変更したものである。 The semiconductor device of the second embodiment is a modification of the SD of the semiconductor device of the first embodiment. 本発明の第2の実施形態を、図面を参照して以下に説明する。 The second embodiment of the present invention will be described below with reference to the accompanying drawings. 図20(a)(b)(c)は、それぞれ、本発明の第2の実施形態である半導体装置の断面図である。 Figure 20 (a) (b) (c) are cross-sectional views of a semiconductor device according to a second embodiment of the present invention. 図20(a)(b)(c)は、それぞれ、図1の(c)に対応する断面図であり、これらの図により、第1の実施形態の半導体装置との違いを示す。 Figure 20 (a) (b) (c) are each a sectional view corresponding to FIG. 1 (c), these figures show the difference between the semiconductor device of the first embodiment. 図20(a)(b)(c)、いずれの場合でも、各半導体装置の上面図は、図1(a)と同じである。 Figure 20 (a) (b) (c), in any case, a top view of the semiconductor device is the same as FIG. 1 (a). 図1(b)に対応する断面図は、SDのみ、図20(a)(b)(c)に示すように変更される。 Sectional view corresponding to FIG. 1 (b), SD only, are changed as shown in FIG. 20 (a) (b) (c). なお、本実施形態の半導体装置は、n型MISFETであっても、p型MISFETであってもかまわない。 The semiconductor device of this embodiment, even in the n-type MISFET, may be a p-type MISFET. ここでは、n型MISFETを一例として説明する。 Here, a description will be given of the n-type MISFET as an example.

図20(a)は、柱状半導体14の半径が、n型拡散層(不純物領域)19の深さよりも小さく、シリサイド18の厚みより大きい場合である。 20 (a) is the radius of the columnar semiconductor 14, n-type diffusion layer smaller than the depth of the (impurity region) 19 is larger than the thickness of the silicide 18. この場合、n型拡散層19は、柱状半導体14の横断面でみたときに柱状半導体の中心まで分布している。 In this case, n-type diffusion layer 19 is distributed to the center of the columnar semiconductor when viewed in cross-section of the columnar semiconductor 14. すなわち縦型MISFETのSD部において、pn接合界面が、チャネル領域と接する部分だけになる。 That is, in SD portion of the vertical MISFET, pn junction interface becomes only the portion in contact with the channel region. このため、第1の実施形態の半導体装置に比べて、接合リーク電流が減少する。 Therefore, as compared with the semiconductor device of the first embodiment, the junction leakage current is reduced.

図20(b)は、柱状半導体14の半径が、n型拡散層(不純物領域)19の深さよりも小さく、かつ、シリサイド18の厚みよりも小さい場合である。 FIG. 20 (b), the radius of the columnar semiconductor 14, n-type diffusion layer smaller than the depth of the (impurity region) 19, and a smaller than the thickness of the silicide 18. この場合、縦型MISFETのSD部において、半導体部分が減少し、チャネル領域に接する部分を除いて、すべてシリサイド18となる。 In this case, the SD portion of the vertical MISFET, a semiconductor portion is reduced, except for a portion in contact with the channel region, all the silicide 18. すなわち柱状半導体14の横断面で見たときに、シリサイド18は柱状半導体14の中心まで形成されている。 That is, when viewed in cross-section of the columnar semiconductor 14, silicide 18 is formed to the center of the columnar semiconductor 14. したがって、第1の実施形態の半導体装置に比べて、接合リーク電流が減少することに加え、さらにSD部の寄生抵抗が減少する。 Therefore, as compared with the semiconductor device of the first embodiment, the junction leakage current in addition to reducing further the parasitic resistance of the SD portion is reduced.

図20(c)は、シリサイド18に接するn型拡散層(不純物領域)19が、すべて空乏化したn型拡散層(不純物領域)23になっている場合である。 FIG. 20 (c) is a case where n-type diffusion layer in contact with the silicide 18 (impurity region) 19, n-type diffusion layer depleted all have become (impurity region) 23. この場合、縦型MISFETのチャネル領域とSD部の境界がpn接合ではなく、ショットキー接合となり、縦型MISFETはショットキーSDトランジスタとなる。 In this case, the boundary of the channel region and SD portion of the vertical-type MISFET is not a pn junction becomes a Schottky junction, vertical MISFET becomes Schottky SD transistor. また、図20(a)(b)において、n型拡散層(不純物領域)19をすべて空乏化させて、ショットキーSDトランジスタとすることもできる。 Further, in FIG. 20 (a) (b), n-type diffusion layer (impurity region) 19 All is depleted, it may be a Schottky SD transistor.

次に、本実施形態の半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device of the present embodiment. 本実施形態の半導体装置の製造方法は、図20(a)(b)(c)のいずれも、第1の実施形態の半導体装置の製造方法と同じである。 The method of manufacturing a semiconductor device of the present embodiment, both FIGS. 20 (a) (b) (c), is the same as the manufacturing method of the semiconductor device of the first embodiment. 図20(a)(b)に示す半導体装置の条件を満たすためには、柱状半導体14の半径(もしくは断面積)を高解像度なリソグラフィ(例えば電子線リソグラフィ)を用いて小さくするか、もしくは、シリサイド18の厚みを厚くすればよい。 To meet the conditions of the semiconductor device shown in FIG. 20 (a) (b) is either to reduce the radius of the columnar semiconductor 14 (or cross-sectional area) using a high resolution lithography (e.g. electron beam lithography), or, it may be increasing the thickness of the silicide 18. シリサイド18の厚みを厚くするには、シリサイド18を全量反応で形成する場合、シリサイド金属17の成膜時の膜厚を厚くすればよい。 To increase the thickness of the silicide 18, when forming the silicide 18 in a total volume of the reaction may be made to be thick at the time of film formation of the metal silicide 17. 図20(c)に示す半導体装置の条件を満たすためには、特許文献5(段落[0023]〜[0027])に記載されているような条件を満たすように、ドーピング濃度を調整する。 To meet the conditions of the semiconductor device shown in FIG. 20 (c), so as to satisfy the conditions as described in Patent Document 5 (paragraph [0023] to [0027]), for adjusting the doping concentration.

なお、図20(a)(b)(c)の各装置をp型MISFETにする場合の変更については、第1の実施形態と同様である。 Note that the changes in the case of the devices of FIG. 20 (a) (b) (c) to p-type MISFET, is the same as the first embodiment.

<第3の実施形態> <Third Embodiment>
第3の実施形態の半導体装置は、第1の実施形態の半導体装置をCMOS(Complementary Metal Oxide Semiconductor)にしたものである。 The semiconductor device of the third embodiment is obtained by the semiconductor device of the first embodiment in CMOS (Complementary Metal Oxide Semiconductor). 本発明の第3の実施形態を、図面を参照して以下に説明する。 The third embodiment of the present invention will be described below with reference to the accompanying drawings. 図21(a)は、本発明の第1の実施形態である半導体装置の上面図である。 Figure 21 (a) is a top view of a semiconductor device according to a first embodiment of the present invention. また、図21(b)は、図21(a)のA−A´線に沿った断面図、図21(c)は、図21(a)のC−C´線に沿った断面図である。 Further, FIG. 21 (b), cross-sectional view taken along the A-A'line in FIG. 21 (a), the FIG. 21 (c) a sectional view along C-C'line shown in FIG. 21 (a) is there.

本実施形態の半導体装置では、図21(b)の左側の柱状半導体14がn型の縦型MISFET、右側の柱状半導体14がp型の縦型MISFETである。 The semiconductor device of this embodiment, a vertical MISFET vertical MISFET columnar semiconductor 14 is an n-type left and right columnar semiconductor 14 of p-type in FIG. 21 (b). 図21(b)は、n型とp型の縦型MISFETをそれぞれ1個ずつ用いて、インバータを形成した例を示している。 FIG. 21 (b), using n-type and p-type a vertical MISFET one by one, respectively, show an example of forming an inverter. 双方のゲート電極は、シリサイド18同士、もしくは、コンタクト22を介した接触により、電気的に短絡されている。 Both gate electrodes of the silicide 18 to each other, or by contact through the contact 22, it is electrically short-circuited. 図21(b)左側、n型の縦型MISFETについては、第1の実施形態の半導体装置と同じである。 Figure 21 (b) left, the vertical MISFET of n-type is the same as the semiconductor device of the first embodiment. 図21(b)右側のp型の縦型MISFETは、図21(b)左側のn型の縦型MISFETのドーピングを変更したものである。 Vertical MISFET shown in FIG. 21 (b) right p-type is obtained by changing the doping of the vertical MISFET shown in FIG. 21 (b) left n-type. 以下にドーピングの変更箇所を説明する。 It will be described below the doping of changes.

まず、右側のp型の縦型MISFETは、半導体基板1上のp型拡散層(不純物領域)24に形成された柱状半導体14の側面に形成されている。 First, the vertical MISFET of the right p-type are formed in p-type diffusion layer side surface of the columnar semiconductor 14 formed on the (impurity region) 24 on the semiconductor substrate 1. 柱状半導体14の上部、下部がSDとなっており、中央部がチャネル領域となっている。 An upper portion of the pillar-shaped semiconductor 14 has become lower part and SD, the central portion becomes a channel region. p型の縦型MISFETであるので、チャネル領域はn型にドーピングされている。 Since a vertical-type MISFET in the p-type, channel region is doped n-type. また上部SDと下部SDは、シリサイド18に接して形成されたp型拡散層(不純物領域)25となっている。 The upper SD and lower SD is, p-type diffusion layer formed in contact with silicide 18 has a (impurity region) 25. またゲート層6は、図21(b)の左半分がn型の縦型MISFET用にn型にドーピングされており、右半分がp型の縦型MISFET用にp型にドーピングされている。 The gate layer 6, the left half shown in FIG. 21 (b) are doped n-type for vertical MISFET of n-type, the right half is doped p-type for vertical MISFET of p-type. なお、本実施形態の半導体装置では、n型の縦型MISFETに形成されるシリサイドと、p型の縦型MISFETに形成されるシリサイドの種類は、同じであっても、異なっていてもよい。 In the semiconductor device of the present embodiment, a silicide formed in a vertical-type MISFET of the n-type, the type of silicide formed in a vertical-type MISFET in the p-type may be the same or may be different. 図21では、シリサイド18として同じ場合を示している。 21 shows the same case as the silicide 18. また、柱状半導体14の断面積や断面形状が、n型の縦型MISFETとp型の縦型MISFETとで同じであってもよいし、異なっていてもよい、図21では、これらの断面積及び断面形状が同じ場合を例示している。 Further, the cross-sectional area and cross-sectional shape of the columnar semiconductor 14 may be the same between the n-type vertical-type MISFET and the p-type vertical MISFET of may be different, in FIG. 21, these cross-sectional area and cross-sectional shape shows an example where the same.

以下、図22から図31を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。 Hereinafter, with reference to FIG. 31 from FIG. 22, described in more detail an example of a method of manufacturing the semiconductor device of the present embodiment. 図22から図31は、本実施形態の縦型MISFETの製造工程における各段階の状態の一例を示す模式図である。 FIGS. 22 31 is a schematic diagram showing an example of the state of each stage in the manufacturing process of the vertical-type MISFET of the present embodiment. 各図の(a)が上面図、各図の(b)が各図の(a)のA−A´線に沿った断面図、各図の(c)が各図の(a)のC−C´線に沿った断面図である。 (A) is a top view of each figure, C of a cross-sectional view taken along the A-A'line (a) of (b) is the view of the figures, each figure (c) is in each figure (a) it is a sectional view taken along the -C' line. 本実施形態の半導体装置の製造方法は、第1の実施形態の半導体装置の製造方法をもとに、デュアルシリサイドを形成できるように変更したものである。 The method of manufacturing a semiconductor device of this embodiment, on the basis of the manufacturing method of the semiconductor device of the first embodiment, is modified so as to form a dual silicide.

まず、図22に示すように、半導体基板1に素子分離絶縁膜2を形成する。 First, as shown in FIG. 22, an element isolation insulating film 2 on the semiconductor substrate 1. 以下では、半導体基板1を、最も一般的なp型単結晶Si(100)基板として説明する。 Hereinafter, the semiconductor substrate 1 is described as the most common p-type single crystal Si (100) substrate. 素子分離絶縁膜2の形成は、例えばSTI(Shallow Trench Isolation)法、または、LOCOS(Local Oxidation of Silicon)法を用いる。 Forming the element isolation insulating film 2 is, for example, STI (Shallow Trench Isolation) method or, LOCOS (Local Oxidation of Silicon) method is used.

次いで図23に示すように、半導体基板1にn型拡散層(不純物領域)3とp型拡散層(不純物領域)24を形成する。 Next, as shown in FIG. 23, n-type diffusion layer (an impurity region) 3 and p-type diffusion layer (impurity region) 24 is formed on the semiconductor substrate 1. 具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、n型の縦型MISFET部分(図中左側)にレジストが残らないようなレジストパターン(未図示)を半導体基板1の上に作製する。 Specifically, resist coating, exposure, by performing a series of lithographic steps of developing, n-type vertical MISFET portion resist pattern as the resist does not remain (left side in the figure) (not shown) of the semiconductor substrate 1 of to produce the above. その後、このレジストパターンをマスクに、pウェル形成のため、p型のドーパント(Bなど)をイオン注入し、さらに、下部SD電極形成のため、n型のドーパント(P、Asなど)をイオン注入し、レジストを剥離する。 Thereafter, the resist pattern as a mask for the p-well formation, p-type dopant (such as B) is ion-implanted, and further, for the lower SD electrode formation, ion implantation of n-type dopant (P, As, etc.) then, the resist is removed. それから、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、p型の縦型MISFET部分(図中右側)にレジストが残らないようなレジストパターン(未図示)を半導体基板1の上に作製する。 Made therefrom, resist coating, exposure, by performing a series of lithographic steps of developing, p-type vertical MISFET portion resist pattern as the resist does not remain (right side in the figure) of the (not shown) on the semiconductor substrate 1 to. その後、このレジストパターンをマスクに、nウェル形成のため、n型のドーパント(P、Asなど)をイオン注入し、さらに、下部SD電極形成のため、p型のドーパント(Bなど)をイオン注入し、レジストを剥離する。 Thereafter, the resist pattern as a mask for the n-well formation, n-type dopant (P, As, etc.) is ion-implanted, and further, for the lower SD electrode formation, ion implantation of p-type dopant (such as B) then, the resist is removed. この後、スパイクアニールを行い、注入したドーパントを活性化させ、n型MISFETを作製する領域(図中左側)に、pウェル(未図示)およびn型拡散層(不純物領域)3を形成し、p型MISFETを作製する領域(図中右側)に、nウェル(未図示)およびp型拡散層(不純物領域)24を形成する。 Thereafter, perform spike annealing, implanted dopant is activated and the area (the left side in the drawing) for making the n-type MISFET, to form a p-well (not shown) and the n-type diffusion layer (impurity region) 3, in the area (the right side in the drawing) for producing a p-type MISFET, n-well (not shown) and a p-type diffusion layer forming the (impurity region) 24.

この後、第1の実施形態の半導体装置の製造方法において、図4から図15に示した工程を行う。 Thereafter, in the manufacturing method of the semiconductor device of the first embodiment, the step shown in FIG. 15 from FIG.

次いで図24に示すように、マスク絶縁膜26を成膜する。 Next, as shown in FIG. 24, forming a mask insulating film 26. マスク絶縁膜26は、シリサイドを形成したくない領域を覆うためのものである。 Mask insulating film 26 is for covering the region not want to form a silicide. 一般には、SW15と同じ種類の絶縁膜でよく、例えば、Si窒化膜とし、減圧CVDで成膜する。 In general, well with the same type of insulating film and SW15, for example, a Si nitride film is deposited by vacuum CVD.

次いで図25に示すように、n型の縦型MISFET部分(図中左側)の、マスク絶縁膜26、SW15、第2絶縁膜5を除去して、n型の縦型MISFETを形成する柱状半導体14の天面と側面、ゲート層6、半導体基板1上のn型拡散層(不純物領域)3を露出させる。 Next, as shown in FIG. 25, n-type vertical MISFET portion of (left side in the drawing), columnar semiconductor mask insulating film 26, SW15, by removing the second insulating film 5, to form a vertical MISFET of n-type 14 top and side surfaces of the gate layer 6, n-type diffusion layer on the semiconductor substrate 1 is exposed (the impurity region) 3. 具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、n型の縦型MISFET部分(図中左側)にレジストが残らないようなレジストパターン(未図示)を作製する。 Specifically, resist coating, exposure, by performing a series of lithographic steps of developing, manufacturing an n-type vertical MISFET portion of the resist pattern (not shown) such as resist does not remain (left side in the figure). その後、このレジストパターンをマスクに、熱りん酸で、マスク絶縁膜26、SW15、第2絶縁膜5をウエットエッチングして除去する。 Thereafter, the resist pattern as a mask, with hot phosphoric acid, the mask insulating film 26, SW15, a second insulating film 5 is removed by wet etching. その後、レジストを剥離する。 After that, the resist is removed. レジストのウエットエッチング耐性が十分でない場合は、マスク絶縁膜26の成膜後、ハードマスクとして、マスク絶縁膜26とは種類が異なる絶縁膜を成膜する。 If wet-etching resistance of the resist is not sufficient, after the formation of the mask insulating film 26, as a hard mask, the mask insulating film 26 types forming an insulating film different. 成膜後、同様にリソグラフィを行い、得られたレジストパターンをマスクに、ハードマスクをエッチングする。 After the film formation, similarly performs lithography to mask the obtained resist pattern, etching the hard mask. そして、レジストを除去した後、ハードマスクをマスクにして、マスク絶縁膜26、SW15、第2絶縁膜5をウエットエッチングして除去する。 Then, after removing the resist, and the hard mask as a mask, the mask insulating film 26, SW15, a second insulating film 5 is removed by wet etching. その後、ハードマスクを除去する。 Then, to remove the hard mask.

次いで図26に示すように、第1の実施形態の図17、図18に示す工程を行って、シリサイド18を形成する。 Next, as shown in FIG. 26, FIG. 17 of the first embodiment, by performing the steps shown in FIG. 18, to form a silicide 18. これにより、n型の縦型MISFETとなる柱状半導体14の天面と側面、ゲート層6、半導体基板1上のn型拡散層(不純物領域)3に、シリサイド18が形成される。 Thus, top and side surfaces of the columnar semiconductor 14 serving as the n-type vertical-type MISFET, the gate layer 6, n-type diffusion layer on a semiconductor substrate 1 (the impurity region) 3, a silicide 18 is formed. また、n型の縦型MISFETのSDとなる、n型拡散層(不純物領域)19が、柱状半導体14に形成されたシリサイド18に接して形成される。 Further, the SD of n-type vertical MISFET of, the n-type diffusion layer (an impurity region) 19 is formed in contact with the silicide 18 formed on the columnar semiconductor 14.

次いで図27に示すように、p型の縦型MISFET部分(図中右側)の、マスク絶縁膜26、SW15、第2絶縁膜5を除去する。 Next, as shown in FIG. 27, p-type vertical MISFET portion of (the right side in the drawing), the mask insulating film 26, SW15, removing the second insulating film 5. 例えば、熱りん酸でウエットエッチングする。 For example, wet etching with hot phosphoric acid. この後、図28に示すように、再度、マスク絶縁膜26を成膜する。 Thereafter, as shown in FIG. 28, again forming a mask insulating film 26. 例えば、Si窒化膜とし、減圧CVDで成膜する。 For example, a Si nitride film is deposited by vacuum CVD.

次いで図29に示すように、p型の縦型MISFET部分(図中右側)の、マスク絶縁膜26、SW15、第2絶縁膜5を除去して、p型の縦型MISFETを形成する柱状半導体14の天面と側面、ゲート層6、半導体基板1上のp型拡散層(不純物領域)24を露出させる。 Next, as shown in FIG. 29, p-type vertical MISFET portion of (the right side in the drawing), the mask insulating film 26, SW15, by removing the second insulating film 5, a columnar semiconductor forming the vertical MISFET of p-type 14 top and side surfaces of the gate layer 6, p-type diffusion layer on the semiconductor substrate 1 is exposed (the impurity region) 24. 具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、p型の縦型MISFET部分(図中右側)にレジストが残らないようなレジストパターン(未図示)を作製する。 Specifically, resist coating, exposure, by performing a series of lithographic steps of developing, manufacturing a p-type vertical MISFET portion of the resist pattern as the resist does not remain (in the figure right) (not shown). その後、このレジストパターンをマスクに、熱りん酸で、マスク絶縁膜26、SW15、第2絶縁膜5をウエットエッチングして除去する。 Thereafter, the resist pattern as a mask, with hot phosphoric acid, the mask insulating film 26, SW15, a second insulating film 5 is removed by wet etching. その後、レジストを剥離する。 After that, the resist is removed. レジストのウエットエッチング耐性が十分でない場合は、マスク絶縁膜26の成膜後、ハードマスクとして、マスク絶縁膜26とは種類が異なる絶縁膜を成膜する。 If wet-etching resistance of the resist is not sufficient, after the formation of the mask insulating film 26, as a hard mask, the mask insulating film 26 types forming an insulating film different. 成膜後、同様にリソグラフィを行い、得られたレジストパターンをマスクに、ハードマスクをエッチングする。 After the film formation, similarly performs lithography to mask the obtained resist pattern, etching the hard mask. そして、レジストを除去した後、ハードマスクをマスクにして、マスク絶縁膜26、SW15、第2絶縁膜5をウエットエッチングして除去する。 Then, after removing the resist, and the hard mask as a mask, the mask insulating film 26, SW15, a second insulating film 5 is removed by wet etching. その後、ハードマスクを除去する。 Then, to remove the hard mask.

次いで図30に示すように、第1の実施形態の図17、図18に示す工程を行って、シリサイド18を形成する。 Next, as shown in FIG. 30, FIG. 17 of the first embodiment, by performing the steps shown in FIG. 18, to form a silicide 18. ただし、図17に示す工程において、気相ドーピングは、B を使用して行う。 However, in the step shown in FIG. 17, gas phase doping is performed using B 2 H 6. これにより、p型の縦型MISFETとなる柱状半導体14の天面と側面、ゲート層6、半導体基板1上のp型拡散層(不純物領域)24に、シリサイド18が形成される。 Thus, top and side surfaces of the columnar semiconductor 14 serving as the p-type vertical-type MISFET, the gate layer 6, p-type diffusion layer on a semiconductor substrate 1 (the impurity region) 24, a silicide 18 is formed. また、p型の縦型MISFETのSDとなる、p型拡散層(不純物領域)25が、柱状半導体14に形成されたシリサイド18に接して形成される。 Further, the SD of the p-type vertical MISFET of, the p-type diffusion layer (an impurity region) 25 is formed in contact with the silicide 18 formed on the columnar semiconductor 14.

次いで図31に示すように、n型の縦型MISFET部分(図中左側)の、マスク絶縁膜26を除去する。 Next, as shown in FIG. 31, n-type vertical MISFET portion of (left in the drawing), a mask insulating film 26 is removed. 例えば、熱りん酸でウエットエッチングする。 For example, wet etching with hot phosphoric acid.

この後、第1の実施形態の図19に示す工程から後の工程を同様に行うと、図21に示す半導体装置が完成する。 Thereafter, when the same performs the following step shown in FIG. 19 of the first embodiment, the semiconductor device shown in FIG. 21 is completed. なお上記の例では、n型の縦型MISFET、p型の縦型MISFETの順にシリサイドを形成したが、順番に制限はなく、逆でもよい。 Note in the above example, n-type vertical MISFET of has formed the silicide in the order of p-type vertical MISFET of no restrictions on the order may be reversed.

またn型の縦型MISFETとp型の縦型MISFETで、シリサイドの種類を変えるときは、図30に示す工程で、n型の縦型MISFETに形成したシリサイドと異なる種類のシリサイドを形成する。 In vertical MISFET of the vertical-type MISFET and a p-type n-type, when changing the type of silicide, in the step shown in FIG. 30, to form different types of silicides and silicide formed in a vertical-type MISFET of the n-type. シリサイドの種類が異なる場合は、耐熱性の高いシリサイドを先に形成し、耐熱性の劣るシリサイドを後に形成するのがよい。 When the type of silicide is different, a high heat resistance silicide formed first, preferably formed after the silicide having low heat resistance.

また、上記の例では、図27に示す工程で、p型の縦型MISFET部分(図中右側)の、マスク絶縁膜26、SW15、第2絶縁膜5を除去したが、これを行わず、図28に示す工程に進み、マスク絶縁膜26を成膜してもよい。 Further, in the above example, in the step shown in FIG. 27, p-type vertical MISFET portion of (the right side in the drawing), the mask insulating film 26, SW15, but removing the second insulating film 5, without this, proceeds to the step shown in FIG. 28, may be formed of the mask insulating film 26. この場合、図29に示す工程で、マスク絶縁膜26、SW15、第2絶縁膜5を除去する。 In this case, in the step shown in FIG. 29, the mask insulating film 26, SW15, removing the second insulating film 5. さらに、上記の例では、図31に示す工程で、n型の縦型MISFET部分(図中左側)の、マスク絶縁膜26を除去したが、これを行わず、次工程に進んでも良い。 Furthermore, in the above example, in the step shown in FIG. 31, n-type vertical MISFET portion of (left side in the drawing) has been removed the mask insulating film 26, without this, it may proceed to the next step. この場合、コンタクトホールを形成するドライエッチング時に、n型の縦型MISFET部分(図中左側)では、層間絶縁膜21、ストッパー絶縁膜20に加えて、マスク絶縁膜26をエッチングすることになる。 In this case, during dry etching for forming the contact holes, the n-type vertical MISFET portion (left side in the drawing), the interlayer insulating film 21, in addition to the stopper insulating film 20, the etching mask insulating film 26.

<第4の実施形態> <Fourth Embodiment>
第4の実施形態の半導体装置は、第1の実施形態の半導体装置を積層したものである。 The semiconductor device of the fourth embodiment is obtained by laminating a semiconductor device of the first embodiment. 本発明の第4の実施形態の半導体装置を、図面を参照して以下に説明する。 The semiconductor device of the fourth embodiment of the present invention will be described below with reference to the accompanying drawings.

図32(a)は、本発明の第4の実施形態である半導体装置の上面図である。 FIG. 32 (a) is a top view of a semiconductor device according to a fourth embodiment of the present invention. また、図32(b)は、図32(a)のA−A´線に沿った断面図、図32(c)は、図32(a)のC−C´線に沿った断面図である。 Further, FIG. 32 (b) sectional view along A-A'line in FIG. 32 (a), FIG. 32 (c) is a sectional view along C-C'line in FIG. 32 (a) is there. 本実施形態の半導体装置は、n型MISFETであっても、p型MISFETであってもかまわない。 The semiconductor device of this embodiment is also an n-type MISFET, it may be a p-type MISFET. ここでは、n型MISFETを一例として説明する。 Here, a description will be given of the n-type MISFET as an example.

図32に示す半導体装置は、図1に示す半導体装置を積層したものである。 The semiconductor device shown in FIG. 32 is obtained by stacking the semiconductor device shown in FIG. ただし、図1では、柱状半導体14を2個図示していたのに対し、図32では1個図示している。 However, in FIG. 1, while the columnar semiconductor 14 were two shown illustrates one in Figure 32. 本実施形態の半導体装置では、半導体基板1または半導体層にn型拡散層(不純物領域)3が形成され、n型拡散層(不純物領域)3は、その周囲を素子分離絶縁膜2に囲まれている。 In the semiconductor device of this embodiment, n-type diffusion layer (an impurity region) 3 is formed on the semiconductor substrate 1 or the semiconductor layer, n-type diffusion layer (an impurity region) 3 is surrounded around the element isolation insulating film 2 ing. また、n型拡散層(不純物領域)3の上には、柱状半導体14が形成されている。 Further, n-type diffusion layer on the (impurity region) 3, columnar semiconductor 14 is formed. 柱状半導体14には、複数個、例えば3つの縦型MISFETが形成され、それらが直列に接続した形となっている。 The columnar semiconductor 14, a plurality, for example three vertical MISFET are formed, they are a form of being connected in series. 柱状半導体14には、その周囲を囲むように、ゲート絶縁膜9が高さ方向に例えば3箇所形成され、さらに、各ゲート絶縁膜9の周囲を囲むように、ゲート層6が例えば3つ形成されている。 The columnar semiconductor 14, to surround the periphery thereof, a gate insulating film 9 is the height direction formed for example three positions, further, so as to surround the periphery of the gate insulating film 9, three gate layer 6 is for example formed It is. それぞれのゲート層6の上下には、第1絶縁膜4が形成され、第1絶縁膜4は、柱状半導体14にも接している。 Above and below the respective gate layer 6, the first insulating film 4 is formed, the first insulating film 4 is also in contact with the columnar semiconductor 14. なお図32では、第1の実施形態における図1のように、第1絶縁膜4は柱状半導体14に接しているが、第1の実施形態における図43のように、ゲート絶縁膜9の製造方法によっては、第1絶縁膜4は柱状半導体14に接していない場合もある。 In FIG. 32, as shown in FIG. 1 in the first embodiment, the first insulating film 4 is in contact with the columnar semiconductor 14 but, as shown in FIG. 43 in the first embodiment, the production of the gate insulating film 9 in some methods, the first insulating film 4 may not in contact with the columnar semiconductor 14. また各ゲート層6は、そのゲート層6より上に位置するゲート層6から平面視ではみ出した部分を有しており、このはみ出した部分でコンタクト22に接続している。 Also each gate layer 6 is connected to the gate layer 6 located above the gate layer 6 has a portion protruding in a plan view, the contact 22 in the protruding portion.

柱状半導体14の側面には、第1絶縁膜4によって、セルフ・アラインされた位置に、シリサイド18が形成され、シリサイド18に接して、n型拡散層(不純物領域)19が形成されている。 The side face of the pillar-shaped semiconductor 14, the first insulating film 4, a self-aligned position, silicide 18 is formed in contact with the silicide 18, n-type diffusion layer (an impurity region) 19 is formed. このn型拡散層(不純物領域)19は、それぞれの縦型MISFETの上部SD電極、および下部SD電極となる。 The n-type diffusion layer (an impurity region) 19, an upper SD electrode of each of the vertical MISFET, and the lower SD electrode. 一番上の縦型MISFETの上側の第1絶縁膜4によって、セルフ・アラインされた位置に形成されたシリサイド18は、柱状半導体14の天面まで連続してつながっている。 The first insulating film 4 of the upper vertical MISFET of the top, silicide 18 formed self-aligned position is continuously connected to the top surface of the columnar semiconductor 14. 柱状半導体14の天面に形成されたシリサイド18には、コンタクト22が層間絶縁膜21、ストッパー絶縁膜20を貫く形で接続している。 The silicide 18 formed on the top surface of the pillar-shaped semiconductor 14, a contact 22 is connected in a manner penetrating the interlayer insulating film 21, a stopper insulating film 20. また一番下の縦型MISFETの下側の第1絶縁膜4によって、セルフ・アラインされた位置に形成されたシリサイド18は、半導体基板1上のn型拡散層(不純物領域)3まで連続してつながっている。 Also the first insulating film 4 on the lower side of the vertical MISFET bottom, silicide 18 formed self-aligned position, n-type diffusion layer on a semiconductor substrate 1 successively to (impurity region) 3 Te are connected. n型拡散層(不純物領域)3に形成されたシリサイド18には、コンタクト22が層間絶縁膜21、ストッパー絶縁膜20を貫く形で接続している。 The n-type diffusion layer a silicide 18 formed on the (impurity region) 3, the contact 22 is connected in a manner penetrating the interlayer insulating film 21, a stopper insulating film 20. シリサイド18は、3つのゲート層6の上面、および側面にも形成されている。 Silicide 18 is formed in three of the upper surface of gate layer 6, and the side. ゲート層6の上面に形成されたシリサイド18には、コンタクト22が層間絶縁膜21、ストッパー絶縁膜20を貫く形で接続している。 The silicide 18 formed on the upper surface of the gate layer 6, contact 22 is connected in a manner penetrating the interlayer insulating film 21, a stopper insulating film 20.

なお図32に示す半導体装置は、1つの柱状半導体に縦型MIEFETが3個直列接続されているが、これはあくまで例であり、縦型MISFETの積層数は任意である。 Note semiconductor device shown in FIG. 32 is a vertical MIEFET one columnar semiconductor are three series, this is merely an example, the number of stacked vertical MISFET is optional.

半導体基板1、柱状半導体14、ゲート絶縁膜9、シリサイド18、n型拡散層(不純物領域)19については、第1の実施形態の半導体装置と同様である。 Semiconductor substrate 1, the columnar semiconductor 14, a gate insulating film 9, the silicide 18, n-type diffusion layer (an impurity region) 19 is similar to the semiconductor device of the first embodiment. 第1絶縁膜4とゲート層6の膜厚は、積層する各縦型MISFETで異なっていてよい。 The film thickness of the first insulating film 4 and the gate layer 6 may be different in each vertical MISFET to be stacked. 特に、プレーナー型MISFETのSWでは、各MISFETでSW幅を容易に変えられないのに対し、本発明の半導体装置では、各縦型MISFETで第1絶縁膜4の膜厚を変更できる点が大きな特徴である。 In particular, the SW of the planar type MISFET, whereas not easily changed SW width in each MISFET, in the semiconductor device of the present invention, it is that it can change the thickness of the first insulating film 4 in the vertical MISFET large which is a feature. また各縦型MISFETのシリサイド18の長さも任意に変更できる。 The length of the silicide 18 of the vertical-type MISFET can be arbitrarily changed.

以下、図33から図42を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。 Hereinafter, with reference to FIG. 42 from FIG. 33, described in more detail an example of a method of manufacturing the semiconductor device of the present embodiment. 図33から図42は、本実施形態の縦型MISFETの製造工程における各段階の状態の一例を示す模式図である。 Figures 33 42 are schematic views illustrating an example of a state of each stage in the manufacturing process of the vertical-type MISFET of the present embodiment. 各図の(a)が上面図、各図の(b)が各図の(a)のA−A´線に沿った断面図、各図の(c)が各図の(a)のC−C´線に沿った断面図である。 (A) is a top view of each figure, C of a cross-sectional view taken along the A-A'line (a) of (b) is the view of the figures, each figure (c) is in each figure (a) it is a sectional view taken along the -C' line. 本実施形態の製造方法は、n型MISFETにも、p型MISFETにも適用可能である。 The manufacturing method of this embodiment, also n-type MISFET, is also applicable to p-type MISFET. ここでは、n型MISFETの製造方法を一例として説明する。 Here it will be described as an example of the method for manufacturing the n-type MISFET.

まず、第1の実施形態の半導体装置の製造方法において図2から図3に示した工程と同様な工程を行う。 First, the same steps as those shown in FIG. 3 from 2 in the manufacturing method of the semiconductor device of the first embodiment.

次いで図33に示すように、半導体基板1のn型拡散層(不純物領域)3上に、第2絶縁膜5、第1絶縁膜4、ゲート層6、第1絶縁膜4、第2絶縁膜5、第1絶縁膜4、ゲート層6、第1絶縁膜4、第2絶縁膜5、第1絶縁膜4、ゲート層6、第1絶縁膜4、第2絶縁膜5を、この順に成膜する。 Next, as shown in FIG. 33, n-type diffusion layer of the semiconductor substrate 1 on (impurity region) 3, the second insulating film 5, the first insulating film 4, a gate layer 6, the first insulating film 4, the second insulating film 5, the first insulating film 4, a gate layer 6, the first insulating film 4, the second insulating film 5, the first insulating film 4, a gate layer 6, the first insulating film 4, a second insulating film 5, formed in this order to film. 例えば、第2絶縁膜5をSi窒化膜、第1絶縁膜4をSi酸化膜、ゲート層6を多結晶Siとして、いずれも減圧CVDで成膜する。 For example, the second insulating film 5 Si nitride film, the first insulating film 4 of Si oxide film, a gate layer 6 as polycrystalline Si, both deposited by vacuum CVD.

次いで図34に示すように、これらの積層膜を貫き、半導体基板1のn型拡散層(不純物領域)3にいたる開口7を形成する。 Next, as shown in FIG. 34, penetrates these multilayer films to form an n-type diffusion layer opening 7 leading to the (impurity region) 3 of the semiconductor substrate 1. 具体的には、最上層の第2絶縁膜5の成膜後、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望の開口部分のレジストが残らないようなレジストパターン(未図示)を第2絶縁膜5の上に作製する。 Specifically, after forming the second insulating film 5 of the uppermost layer, resist coating, exposure, by performing a series of lithographic steps of development, resist pattern (not shown) such as resist does not remain in the desired opening portion the producing on the second insulating film 5. その後、このレジストパターンをマスクに、第2絶縁膜5、第1絶縁膜4、ゲート層6、第1絶縁膜4、第2絶縁膜5、第1絶縁膜4、ゲート層6、第1絶縁膜4、第2絶縁膜5、第1絶縁膜4、ゲート層6、第1絶縁膜4、第2絶縁膜5を順にドライエッチングし、n型拡散層(不純物領域)3にいたる開口7を形成する。 Thereafter, the resist pattern as a mask, the second insulating film 5, the first insulating film 4, a gate layer 6, the first insulating film 4, the second insulating film 5, the first insulating film 4, a gate layer 6, the first insulating film 4, the second insulating film 5, the first insulating film 4, a gate layer 6, the first insulating film 4, a second insulating film 5 sequentially dry-etched, n-type diffusion layer openings 7 leading to (impurity region) 3 Form. エッチング後、レジスト(未図示)を剥離すると、図33に示す形状が得られる。 After etching, when the resist is peeled off (not shown), the shape shown in FIG. 33 is obtained. なお、開口7の断面形状や断面積については、第1の実施形態の半導体装置の製造方法と同じである。 Note that the cross-sectional shape and the cross-sectional area of ​​the opening 7 is the same as the manufacturing method of the semiconductor device of the first embodiment.

その後、第1の実施形態の半導体装置の製造方法において、図6から図11に示す工程と同様な工程を行う。 Then, in the manufacturing method of the semiconductor device of the first embodiment, a step similar to the step shown in FIG. 11 from FIG. そうすると、図35のような形状が得られる。 Then, the shape shown in Figure 35 is obtained. すなわち、開口7に単結晶からなる柱状半導体14が形成され、各ゲート層6と柱状半導体14の間には、ゲート絶縁膜9が形成される。 That is, the columnar semiconductor 14 made of single crystal in the opening 7 is formed, between each gate layer 6 and the columnar semiconductor 14, a gate insulating film 9 is formed.

次いで、第1の実施形態の半導体装置の製造方法において、図12から図14に示す工程と同様な工程を行う。 Then, in the manufacturing method of the semiconductor device of the first embodiment, a step similar to the step shown in FIG. 12 to FIG. そうすると、図36のような形状が得られる。 Then, the shape shown in Figure 36 is obtained. すなわち、柱状半導体14の上部にSW15が形成され、ゲート層6のうち、最も上にあるゲート層6が露出される。 That is SW15 in an upper portion of the pillar-shaped semiconductor 14 is formed of the gate layer 6, a gate layer 6 in the topmost exposed.

次いで図37に示すように、ゲート層6のうち、最も上にあるゲート層6のパターンニングを行う。 Next, as shown in FIG. 37, of the gate layer 6, performs patterning of the gate layer 6 in the uppermost. 具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、最も上にあるゲート層6のパターンが残るようなレジストパターン(未図示)を作製する。 Specifically, resist coating, exposure, by performing a series of lithographic steps of developing, making most resist pattern as a pattern remains in the gate layer 6 in top to a (not shown). 次いで、このレジストパターンをマスクに、ゲート層6、第1絶縁膜4、第2絶縁膜5、第1絶縁膜4を順にドライエッチングし、真ん中のゲート層6でエッチングを停止させる。 Then, the resist pattern as a mask, the gate layer 6, the first insulating film 4, the second insulating film 5, a first insulating film 4 sequentially dry-etched, stopping the etching at the gate layer 6 in the middle. エッチング後、レジストパターン(未図示)を剥離する。 After etching, the resist pattern (not shown) is peeled off.

次いで図38に示すように、ゲート層6のうち、真ん中のゲート層6のパターンニングを行う。 Next, as shown in FIG. 38, of the gate layer 6, performs patterning of the gate layer 6 in the middle. 具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、真ん中のゲート層6のパターンが残るようなレジストパターン(未図示)を作製する。 Specifically, resist coating, exposure, by performing a series of lithographic steps of developing, to form a resist pattern (not shown), such as to leave a pattern of the gate layer 6 in the middle. それから、このレジストパターンをマスクに、ゲート層6、第1絶縁膜4、第2絶縁膜5、第1絶縁膜4を順にドライエッチングし、最も下にあるゲート層6でエッチングを停止させる。 Then, the resist pattern as a mask, the gate layer 6, the first insulating film 4, the second insulating film 5, in order to dry etching the first insulating film 4, to stop the etching at the gate layer 6 in the lowest. エッチング後、レジストパターン(未図示)を剥離する。 After etching, the resist pattern (not shown) is peeled off. なお、このとき、リソグラフィは、理想的に位置ずれ0で行えると仮定して、図38を図示している。 At this time, lithography, assuming performed in ideal position shift 0, are illustrated Figure 38.

次いで図39に示すように、ゲート層6のうち、最も下にあるゲート層6のパターンニングを行う。 Next, as shown in FIG. 39, of the gate layer 6, performs patterning of the gate layer 6 in the lowest. 具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、最も下のゲート層6のパターンが残るようなレジストパターン(未図示)を作製する。 Specifically, resist coating, exposure, by performing a series of lithographic steps of developing, to form a resist pattern (not shown) such as the pattern of the gate layer 6 the lowermost remain. それから、このレジストパターンをマスクに、ゲート層6、第1絶縁膜4、第2絶縁膜5を順にドライエッチングし、半導体基板1上のn型拡散層(不純物領域)3で停止させる。 Then, the resist pattern as a mask, the gate layer 6, the first insulating film 4, sequentially dry-etching the second insulating film 5, n-type diffusion layer on the semiconductor substrate 1 is stopped in (impurity region) 3. エッチング後、レジストパターン(未図示)を剥離する。 After etching, the resist pattern (not shown) is peeled off. なお、このときも、リソグラフィは、理想的に位置ずれ0で行えると仮定して、図39を図示している。 Also in this case, lithography, assuming performed in ideal position shift 0, are shown to FIG. 39.

この後、第1の実施形態の半導体装置の製造方法の図16に示す工程と同様にして、SW15、第2絶縁膜5を除去すると、図40に示すように、柱状半導体14の側面が露出される。 Thereafter, in the same manner as in the step shown in FIG. 16 of the method of manufacturing the semiconductor device of the first embodiment, SW15, and removal of the second insulating film 5, as shown in FIG. 40, exposed side surfaces of the columnar semiconductor 14 It is.

柱状半導体14の側面を露出させた後、第1の実施形態の半導体装置の製造方法において、図17から図18に示す工程と同様な工程を行う。 After exposing the side face of the pillar-shaped semiconductor 14, in the manufacturing method of the semiconductor device of the first embodiment, a step similar to the step shown in FIG. 18 from FIG. 17. そうすると、図41に示すように、柱状半導体14の天面、側面、各ゲート層の上面、側面、半導体基板1のn型拡散層(不純物領域)3に、シリサイド18が形成される。 Then, as shown in FIG. 41, the top surface of the pillar-shaped semiconductor 14, the side surface, the upper surface of the gate layer, the side surface, n type diffusion layer of the semiconductor substrate 1 (the impurity region) 3, a silicide 18 is formed. また、柱状半導体14の側面に形成されたシリサイド18に接して、n型拡散層(不純物領域)19が形成される。 Also, in contact with the silicide 18 formed on the side surface of the pillar-shaped semiconductor 14, n-type diffusion layer (an impurity region) 19 is formed.

次いで図42に示すように、ストッパー絶縁膜20と層間絶縁膜21をこの順にCVDで形成し、層間絶縁膜21の表面をCMPで平坦化する。 Next, as shown in FIG. 42, a stopper insulating film 20 and the interlayer insulating film 21 is formed by CVD in this order, to flatten the surface of the interlayer insulating film 21 by CMP.

この後、従来からの技術を用いて、コンタクト22を形成する。 Thereafter, using conventional techniques to form the contact 22. 例えば、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、コンタクトを形成する部分にレジストが残らないようなレジストパターン(未図示)を作製する。 For example, resist coating, exposure, by performing a series of lithographic steps of developing, to form a resist pattern as the resist does not remain in the portion of forming a contact (not shown). その後、このレジストパターンをマスクに、層間絶縁膜21、ストッパー絶縁膜20を順にドライエッチングする。 Thereafter, the resist pattern as a mask, the interlayer insulating film 21, sequentially dry-etching the stopper insulation film 20. エッチング後、レジスト(未図示)を剥離する。 After etching, a resist (not shown) is peeled off. さらにTiとTiNをスパッタして熱処理し、その後、CVDによりWを埋め込んで、CMPを行う。 Further heat treatment by sputtering Ti and TiN, followed by embedding W by CVD, performing CMP. このようにして、図32のような半導体装置が完成する。 In this way, the semiconductor device shown in FIG 32 is completed. その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。 Then, if necessary, the wiring layer and the electrode pads in a conventional manner is further formed.

なお、上記の例では、n型MISFETを例に説明したが、p型MISFETへの変更は、第1の実施形態の場合と同様である。 In the above example has been described n-type MISFET as an example, changes to the p-type MISFET are the same as in the first embodiment. また、PSG、BSGを用いて、シリサイド金属17の成膜前にSDを形成しておくことも、第1の実施形態の場合と同様に可能である。 Further, PSG, with BSG, it is also possible in the same manner as in the first embodiment to be formed to SD before forming the metal silicide 17.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 Having described embodiments of the present invention with reference to the attached drawings, merely as examples of the present invention, it is also possible to adopt various other configurations.

1 半導体基板2 素子分離絶縁膜3 n型拡散層4 絶縁膜5 絶縁膜6 ゲート層7 開口8 開口9 ゲート絶縁膜10 絶縁膜11 CVDゲート絶縁膜12 側壁13 柱状半導体14 柱状半導体15 SW 1 semiconductor substrate 2 the element isolation insulating film 3 n-type diffusion layer 4 insulating film 5 insulating film 6 gate layer 7 opening 8 opening 9 gate insulating film 10 insulating film 11 CVD gate insulating film 12 side wall 13 columnar semiconductor 14 columnar semiconductor 15 SW
16 空隙17 シリサイド金属18 シリサイド19 n型拡散層20 ストッパー絶縁膜21 層間絶縁膜22 コンタクト23 n型拡散層24 p型拡散層25 p型拡散層26 マスク絶縁膜 16 void 17 metal silicide 18 silicide 19 n-type diffusion layer 20 a stopper insulating film 21 interlayer insulating film 22 contact 23 n-type diffusion layer 24 p-type diffusion layer 25 p-type diffusion layer 26 mask insulating film

Claims (19)

  1. 柱状半導体と、 And the columnar semiconductor,
    前記柱状半導体の側面の一部に接するゲート絶縁膜と、 A gate insulating film in contact with part of the side surface of the pillar-shaped semiconductor,
    前記ゲート絶縁膜のうち前記柱状半導体とは逆側の面に接するゲートと、 A gate in contact with the surface opposite to the said columnar semiconductor of the gate insulating film,
    前記ゲートの上及び下それぞれに形成され、前記ゲート及び前記ゲート絶縁膜に接している第1絶縁膜と、 Are formed respectively above and below the gate, a first insulating film in contact with the gate and the gate insulating film,
    前記柱状半導体の前記側面のうち、前記ゲートに面する領域より上側の領域及び下側の領域それぞれに形成されており、前記柱状半導体の前記側面のうち前記第1絶縁膜に対向する領域に接しているシリサイドと、 Wherein among the side surfaces of the pillar-shaped semiconductor, wherein are formed on the respective upper region and a lower region than the region facing the gate in contact with the region opposed to the first insulating film of the side surface of the pillar-shaped semiconductor and the silicide is,
    を備える半導体装置。 Semiconductor device comprising a.
  2. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第1絶縁膜は、前記柱状半導体の前記側面のうち前記ゲート絶縁膜に接する領域の上及び下それぞれに形成され、 The first insulating film is formed respectively above and below the region in contact with the gate insulating film of the side surface of the pillar-shaped semiconductor,
    前記シリサイドは、前記柱状半導体の前記側面のうち前記第1絶縁膜及び前記ゲート絶縁膜に覆われていない領域に形成されている半導体装置。 The suicide, the columnar semiconductor of the semiconductor device is formed in a region which is not covered with the first insulating film and the gate insulating film of the side.
  3. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記ゲート及び2つの前記第1絶縁膜は、いずれも前記ゲート絶縁膜を介して前記柱状半導体の前記側面に面しており、 The gate and two of the first insulating film is facing the side surface of the pillar-shaped semiconductor both via the gate insulating film,
    前記シリサイドは、前記柱状半導体の前記側面のうち前記ゲート絶縁膜に覆われていない領域に形成されている半導体装置。 The silicide, a semiconductor device is formed in a region which is not covered with the gate insulating film of the side surface of the pillar-shaped semiconductor.
  4. 請求項2又は3に記載の半導体装置において、 The semiconductor device according to claim 2 or 3,
    前記ゲート絶縁膜より上に位置する前記シリサイドは、前記柱状半導体の前記側面及び天面に連続的に形成されている半導体装置。 The suicide, the columnar semiconductor of the side surface and the semiconductor device are continuously formed on the top surface located above said gate insulating film.
  5. 請求項2〜4のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 2 to 4,
    前記柱状半導体は半導体層または半導体基板の上に形成されており、 The pillar-shaped semiconductor is formed on the semiconductor layer or the semiconductor substrate,
    前記ゲート絶縁膜より下に位置する前記シリサイドは、前記柱状半導体の前記側面及び前記半導体層または半導体基板の表面のうち前記柱状半導体の周囲に位置する領域に連続的に形成されている半導体装置。 The suicide, the columnar semiconductor of the side surface and the semiconductor layer or the semiconductor device are continuously formed in a region located around the periphery of the pillar-shaped semiconductor in the semiconductor substrate of the surface located below the gate insulating film.
  6. 請求項1〜5のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 5,
    前記柱状半導体のうち前記ゲート絶縁膜に接する領域にはチャネル不純物が導入されており、 Wherein has been introduced a channel impurity in a region in contact with the gate insulating film of the columnar semiconductor,
    前記柱状半導体のうち前記シリサイドが形成されている部分に形成され、前記柱状半導体の横断面でみたときに前記柱状半導体の中心まで分布している、前記チャネル不純物とは異なる導電型の不純物領域を備える半導体装置。 Is formed in the portion where the silicide is formed of the pillar-shaped semiconductor, is distributed to the pillar-shaped semiconductor in the center when viewed in cross section of the pillar-shaped semiconductor, the impurity regions of different conductivity type from that of the channel impurity semiconductor device comprising.
  7. 請求項1〜5のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 5,
    前記柱状半導体の横断面でみたときに、前記シリサイドは前記柱状半導体の中心まで形成されている半導体装置。 When viewed in cross section of the pillar-shaped semiconductor, wherein the silicide semiconductor device which is formed to the center of the pillar-shaped semiconductor.
  8. 請求項1〜7のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 7,
    上側に位置する前記第1絶縁膜と、下側に位置する前記第1絶縁膜の厚さは、互いに異なる半導体装置。 Wherein located above the first insulating film, the thickness of the first insulating film located on the lower side, different semiconductor devices.
  9. 請求項1〜8のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 8,
    前記柱状半導体のうち前記ゲート絶縁膜に接するチャネル領域にはチャネル不純物が導入されており、 Wherein has been introduced a channel impurity in the channel region in contact with the gate insulating film of the columnar semiconductor,
    前記柱状半導体のうち前記シリサイドと接する領域に形成されている、前記チャネル不純物とは異なる導電型の不純物領域を備え、 Wherein is formed in a region in contact with the silicide of the columnar semiconductor, comprising an impurity region of a different conductivity type from that of the channel impurity,
    前記不純物領域は完全に空乏化しており、前記チャネル領域の間でショットキー接合を形成している半導体装置。 The impurity region is completely depleted, the semiconductor device that forms a Schottky junction with the channel region.
  10. 請求項1〜9のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 1-9,
    前記柱状半導体、前記ゲート絶縁膜、前記ゲート、前記第1絶縁膜、及び前記シリサイドを有するトランジスタを、前記柱状半導体が互いに重なるように複数重ねて有する半導体装置。 The pillar-shaped semiconductor, the gate insulating layer, the gate, the first insulating film, and a transistor having the silicide, the pillar-shaped semiconductor is a semiconductor device having stacked plurality so as to overlap each other.
  11. 請求項1〜10のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 10,
    前記柱状半導体、前記ゲート絶縁膜、前記ゲート、前記第1絶縁膜、及び前記シリサイドを有するトランジスタを、同一層に複数有する半導体装置。 The pillar-shaped semiconductor, the gate insulating layer, the gate, the first insulating film, and a transistor having the silicide, a semiconductor device having a plurality on the same layer.
  12. 請求項11に記載の半導体装置において、 The semiconductor device according to claim 11,
    p型の前記トランジスタと、n型の前記トランジスタとを有する半導体装置。 The semiconductor device having a p-type a transistor and an n-type the transistor.
  13. 請求項1〜12のいずれか一項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 12,
    前記ゲート絶縁膜は、酸化シリコン膜と窒化シリコン膜の積層膜である半導体装置。 The gate insulating film, a semiconductor device is a stacked film of a silicon oxide film and a silicon nitride film.
  14. 柱状半導体と、前記柱状半導体の側面のうち上端及び下端から離れた領域に面していて第1の第1絶縁膜、ゲート層、及び第2の第1絶縁膜からなる第1の積層構造とを形成する第1工程と、 A columnar semiconductor, the first of the first insulating film facing the region away from the upper and lower ends of the side surfaces of the pillar-shaped semiconductor, a first multilayer structure comprising a gate layer, and the second of the first insulating film a first step of forming a,
    前記柱状半導体の側面のうち前記第1の第1絶縁膜、前記ゲート層、及び前記第2の第1絶縁膜に面していない領域に金属層を形成する第2工程と、 A second step of forming a metal layer on said first first insulating film, the gate layer, and does not face the second of the first insulating film region of the side surfaces of the pillar-shaped semiconductor,
    熱処理を行うことにより、前記金属層と前記柱状半導体とを反応させてシリサイドを形成する第3工程と、 By performing the heat treatment, and a third step of forming a silicide by reacting the columnar semiconductor and the metal layer,
    を備える半導体装置の製造方法。 The method of manufacturing a semiconductor device comprising a.
  15. 請求項14に記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 14,
    前記第1工程は、 The first step,
    半導体基板または半導体層上に第1の第2絶縁膜を形成する工程と、 Forming a first second insulating film on a semiconductor substrate or the semiconductor layer,
    第1の前記第2絶縁膜上に、前記第1の積層構造の上に第2の第2絶縁膜を積層した第2の積層構造を一つ、または繰り返し形成することにより、第3の積層構造を形成する工程と、 On a first of said second insulating film, one second laminated structure formed by laminating a second second insulating film on the first laminated structure or by repeatedly formed, the third stack of forming a structure,
    前記第3の積層構造に前記柱状半導体を埋め込む工程と、 Burying the columnar semiconductor in the third stacked structure,
    前記第1の第2絶縁膜及び前記第2の第2絶縁膜を除去する工程と、 Removing the first of the second insulating film and the second of the second insulating film,
    を備える半導体装置の製造方法。 The method of manufacturing a semiconductor device comprising a.
  16. 請求項14又は15に記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 14 or 15,
    前記第2工程において、前記金属層に不純物を含ませておき、 In the second step, it was allowed free of impurities to the metal layer,
    前記第3工程において、前記不純物を前記柱状半導体に拡散させる半導体装置の製造方法。 In the third step, the manufacturing method of the semiconductor device to diffuse the impurity into the pillar-shaped semiconductor.
  17. 請求項16に記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 16,
    前記金属層を、不純物ガスを用いたCVD法により形成する半導体装置の製造方法。 Said metal layer, a method of manufacturing a semiconductor device formed by a CVD method using an impurity gas.
  18. 請求項14又は15に記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 14 or 15,
    前記金属層をCVD法により形成する半導体装置の製造方法。 The method of manufacturing a semiconductor device formed by a CVD method the metal layer.
  19. 請求項14〜18のいずれか一項に記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to any one of claims 14 to 18,
    第1の前記柱状半導体を用いてn型トランジスタを形成すると共に、第2の前記柱状半導体を用いてp型トランジスタを形成する半導体装置の製造方法。 To form the n-type transistor using the first of the columnar semiconductor, manufacturing method of a semiconductor device for forming a p-type transistor using the second of the columnar semiconductor.
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013161978A (en) * 2012-02-06 2013-08-19 National Institute Of Advanced Industrial & Technology Semiconductor storage device and manufacturing method of the same
JP2013175605A (en) * 2012-02-24 2013-09-05 Toshiba Corp Manufacturing method for nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
WO2014115305A1 (en) * 2013-01-25 2014-07-31 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor device
WO2014136728A1 (en) * 2013-03-05 2014-09-12 ピーエスフォー ルクスコ エスエイアールエル Semiconductor device and manufacturing method therefor
WO2014170949A1 (en) * 2013-04-16 2014-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Method for producing semiconductor device, and semiconductor device
JP2015084441A (en) * 2014-12-17 2015-04-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Semiconductor device
US9024376B2 (en) 2013-01-25 2015-05-05 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with dielectrically-isolated work-function metal electrodes surrounding the semiconductor pillar
JP5740535B1 (en) * 2013-07-19 2015-06-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Method of manufacturing a semiconductor device, and a semiconductor device
JP2015159320A (en) * 2015-04-27 2015-09-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Semiconductor device manufacturing method and semiconductor device
JP5841696B1 (en) * 2014-11-27 2016-01-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. A columnar semiconductor device, a method of manufacturing the same
US9721957B2 (en) 2013-12-20 2017-08-01 Samsung Electronics Co., Ltd. Static random access memory (SRAM) cells including vertical channel transistors
US9876030B1 (en) 2016-08-24 2018-01-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9899489B2 (en) 2015-02-13 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013161978A (en) * 2012-02-06 2013-08-19 National Institute Of Advanced Industrial & Technology Semiconductor storage device and manufacturing method of the same
JP2013175605A (en) * 2012-02-24 2013-09-05 Toshiba Corp Manufacturing method for nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
WO2014115305A1 (en) * 2013-01-25 2014-07-31 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor device
US9837503B2 (en) 2013-01-25 2017-12-05 Unisantis Electronics Singapore Pte. Ltd. Transistor having metal electrodes surrounding a semiconductor pillar body and corresponding work-function-induced source/drain regions
US9496360B2 (en) 2013-01-25 2016-11-15 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with source/drain regions induced by work-function differences between a semiconductor pillar body and surrounding metal electrodes
JP5670605B2 (en) * 2013-01-25 2015-02-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Semiconductor device
US9024376B2 (en) 2013-01-25 2015-05-05 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with dielectrically-isolated work-function metal electrodes surrounding the semiconductor pillar
WO2014136728A1 (en) * 2013-03-05 2014-09-12 ピーエスフォー ルクスコ エスエイアールエル Semiconductor device and manufacturing method therefor
WO2014170949A1 (en) * 2013-04-16 2014-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Method for producing semiconductor device, and semiconductor device
US10002963B2 (en) 2013-04-16 2018-06-19 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9768294B2 (en) 2013-04-16 2017-09-19 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
JP5654184B1 (en) * 2013-04-16 2015-01-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Method of manufacturing a semiconductor device, and a semiconductor device
US10056483B2 (en) 2013-04-16 2018-08-21 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device including semiconductor pillar and fin
JP5740535B1 (en) * 2013-07-19 2015-06-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Method of manufacturing a semiconductor device, and a semiconductor device
US9997523B2 (en) 2013-12-20 2018-06-12 Samsung Electronics Co., Ltd. Static random access memory (SRAM) cells including vertical channel transistors and methods of forming the same
US9721957B2 (en) 2013-12-20 2017-08-01 Samsung Electronics Co., Ltd. Static random access memory (SRAM) cells including vertical channel transistors
JP5841696B1 (en) * 2014-11-27 2016-01-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. A columnar semiconductor device, a method of manufacturing the same
US10050124B2 (en) 2014-11-27 2018-08-14 Unisantis Electronics Singapore Pte. Ltd. Method for producing a pillar-shaped semiconductor device
WO2016084205A1 (en) * 2014-11-27 2016-06-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Columnar semiconductor device and method for manufacturing same
US9673321B2 (en) 2014-11-27 2017-06-06 Unisantis Electronics Singapore Pte. Ltd. Pillar-shaped semiconductor device and method for producing the same
JP2015084441A (en) * 2014-12-17 2015-04-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Semiconductor device
US9899489B2 (en) 2015-02-13 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR101889662B1 (en) * 2015-02-13 2018-08-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Vertical gate all around (vgaa) devices and methods of manufacturing the same
JP2015159320A (en) * 2015-04-27 2015-09-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Semiconductor device manufacturing method and semiconductor device
US9876030B1 (en) 2016-08-24 2018-01-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same

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