JP2011234085A - Input/output circuit, semiconductor controlling system, and method of controlling input/output circuit - Google Patents

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Takeshi Hashimoto
Takashi Hirata
Hidefumi Otsuka
英文 大塚
貴士 平田
剛 橋本
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    • H04L25/02Details ; Arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines

Abstract

PROBLEM TO BE SOLVED: To achieve an input/output circuit for performing high speed transfer of digital signals in a small area, while ensuring EMI resistance.SOLUTION: An output buffer 21 comprises transistors TP1 and TN1 connected between a power line and a ground line, and a resistor R1 connected between a node n1 and an input/output terminal 23. An output buffer 22 comprises transistors TP2 and TN2 connected between the power line and the ground line, and a resistor R2 connected between a node n2 and the input/output terminal 23. In a signal input mode, the output buffers 21 and 22 constitute one termination circuit, which, for example, turns on the transistors TP1 and TN2, and turns off the transistors TN1 and TP2, resulting in forming a current path flowing through the resistors R1 and R2.

Description

本発明は、映像機器や通信機器等に搭載される、デジタル信号を高速で送受信するための入出力回路に関する。 The present invention relates to input and output circuitry for transmitting and receiving is mounted on the video equipment and communication equipment such as a digital signal at high speed.

PC(Personal Computer)、デジタルテレビ、ブルーレイレコーダ等の最近の映像機器では、画像処理や数値演算処理を行うプロセッサと、画像データや演算データをバッファリングするためのDRAM(Dynamic Random Access Memory)とが用いられている。 PC (Personal Computer), a digital television, a recent video devices such as a Blu-ray recorder, a processor for performing image processing and numerical processing, the DRAM for buffering the image data and operation data (Dynamic Random Access Memory), but It has been used. プロセッサの性能向上に伴い、DRAMとの間のデータ伝送量が年々増加しており、データ伝送の高速化や多ビット化が進んでいる。 With the performance improvement of the processor, the data transmission amount between the DRAM is increasing year by year, speed and multi-bit data transmission is proceeding.

プロセッサとDRAMとの間のデータ送受信を行うためのDRAMインタフェースには、一般に、JEDEC(Joint Electron Device Engineering Council)で規定されたDDR(Double Data Rate)規格が用いられる。 The DRAM interface for transmitting and receiving data between the processor and the DRAM, generally, JEDEC (Joint Electron Device Engineering Council) at defined DDR (Double Data Rate) standard is used. このDDR規格では、IO回路として、送信側では、プッシュプル型のオフ・チップ・ドライバ(OCD)が用いられ、受信側では、信号の反射を抑えるために、テブナン型のオン・ダイ・ターミネーション(ODT)が用いられる。 In this DDR standards, as IO circuit, the transmit side, a push-pull off-chip driver (OCD) are used, the receiving side, in order to suppress reflection of signals, Thevenin-type on-die termination ( ODT) is used.

図7は従来の入出力回路の構成の一例であり、101はOCD回路、102はODT回路、103はOCD回路101の制御回路である。 Figure 7 is an example of a configuration of a conventional input-output circuit, 101 is OCD circuit, 102 ODT circuit, 103 is a control circuit of the OCD circuit 101. DDR規格では、送信・受信のいずれについても抵抗値が規定されている。 The DDR specification, the resistance value is defined for any of the transmit and receive. 例えばDDR3規格では、OCDの抵抗値は30〜68Ω、ODTの抵抗値は80〜240Ωと決められている。 For example, in DDR3 specifications, the resistance value of the OCD 30~68Omu, the resistance value of the ODT is determined to 80~240Omu. このため、信号の送受信を行う際に、10mA前後の電流IH,ILが、送信側、受信側に常時流れることになる。 Therefore, when transmitting and receiving signals, 10 mA before and after the current the IH, IL is, the sender will flow constantly receiving side. さらに、OCD,ODTの抵抗値に関しては、I−V特性も細かく規定されており、このため、OCD回路やODT回路として、トランジスタと抵抗素子を直列に接続した構成が、一般に用いられている。 Furthermore, OCD, with respect to the resistance value of the ODT, I-V characteristics are finely defined, Therefore, the OCD circuit and ODT circuit configuration of connecting the transistor and the resistor in series, are commonly used. 図7の構成では、OCD回路101では、電源とグランドとの間に、トランジスタTP01、抵抗素子Rp1,Rn1、トランジスタTN01が直列に接続されている。 In the arrangement of FIG. 7, the OCD circuit 101, between the power supply and ground, the transistor TP01, the resistance element Rp1, Rn1, transistor TN01 are connected in series. また、ODT回路102では、電源とグランドとの間に、トランジスタTP02、抵抗素子Rp2,Rn2、トランジスタTN02が直列に接続されている。 Further, the ODT circuit 102, between the power supply and ground, the transistor TP02, the resistance element Rp2, Rn2, transistor TN02 are connected in series.

特開2003−133943号公報 JP 2003-133943 JP

昨今のLSI製造プロセスの微細化に伴い、例えばLSIの内部ロジック回路については、小面積化がかなりの程度実現されている。 With miniaturization of recent LSI fabrication process, for example, the internal logic circuit of the LSI, the area reduction is significant degree achieved. ところが、OCD回路のようなドライブ回路やODT回路のような終端回路については、上述したように例えば10mA前後の電流を常時流す必要があるため、トランジスタや抵抗素子のサイズが自ずと決まってしまい、このため小面積化が進んでいない。 However, for the termination circuit such as a drive circuit and ODT circuits such as OCD circuit, it is necessary to flow constantly for example 10mA around current as described above, the size of the transistors and resistor elements will naturally determined, the smaller area has not progressed since. このことは、LSIのコスト削減の妨げになっている。 This has been in the way of cost reduction of LSI.

さらに、プロセスの微細化に伴う配線層の薄膜化の進行により、EM(Electro Migration)の観点から、単位配線幅当たりに流すことが可能な電流量が低下している。 Further, with the progress of the thinning of the wiring layer due to miniaturization of the process, from the viewpoint of EM (Electro Migration), the amount of current can flow per unit wiring width is reduced. このことも、ドライブ回路や終端回路の小面積化における大きな問題となっている。 This also has become a major problem in a small area of ​​the drive circuit and the terminal circuit.

本発明は、デジタル信号を高速で送受信するための入出力回路を、EM耐性を保ちつつ、小さな回路面積で、実現することを目的としている。 The present invention, the input-output circuit for transmitting and receiving a digital signal at high speed, while maintaining resistance to EM, with a small circuit area, and aims to achieve.

本発明の一態様では、入出力回路は、第1の出力バッファと、第2の出力バッファと、前記第1および第2の出力バッファが共通に接続される入出力端子とを備えている。 In one aspect of the present invention, input-output circuit includes a first output buffer, a second output buffer, and input and output terminals of said first and second output buffers are commonly connected. そして、前記第1の出力バッファは、電源と第1ノードとの間に接続された第1のトランジスタと、前記第1ノードとグランドとの間に接続された第2のトランジスタと、前記第1ノードと前記入出力端子との間に接続された第1の抵抗素子とを備え、前記第2の出力バッファは、電源と第2ノードとの間に接続された第3のトランジスタと、前記第2のノードとグランドとの間に接続された第4のトランジスタと、前記第2のノードと前記入出力端子との間に接続された第2の抵抗素子とを備えている。 Then, the first output buffer includes a first transistor connected between the power supply and the first node, and a second transistor connected between said first node and ground, the first and a first resistive element connected between the node and the output terminal, said second output buffer includes a power supply and a third transistor connected between the second node, the first It comprises a fourth transistor connected between the second node and ground, and a second resistive element connected between the input terminal and the second node.

そして、前記第1および第2の出力バッファを介して信号出力を行う信号出力モードと、前記第1および第2の出力バッファを終端回路として設定する信号入力モードとを切り替える。 The switching signal output mode in which the signal output through the first and second output buffers, and a signal input mode in which the first and second output buffer as a termination circuit. さらに、前記信号入力モードにおいて、前記第1および第4のトランジスタをON状態にし、前記第2および第3のトランジスタをOFF状態にする第1状態、または、前記第2および第3のトランジスタをON状態にし、前記第1および第4のトランジスタをOFF状態にする第2状態に設定する制御を行う。 Further, in the above signal input mode, the first and fourth transistors to ON state, the second and third in the first state to the transistor in the OFF state, or, ON said second and third transistors the state, the control for setting the first and fourth transistors to the second state to the OFF state.

この態様によると、第1の出力バッファにおいて、第1の抵抗素子が電源側とグランド側とで共用されており、同様に第2の出力バッファにおいて、第2の抵抗素子が電源側とグランド側とで共用されている。 According to this embodiment, the first output buffer, the first resistive element is shared by the power supply side and the ground side, the second output buffer in the same manner, the second resistor element is the power supply side and ground side It is shared by the. これにより、抵抗素子を削減することができる。 This makes it possible to reduce the resistance element. また、信号出力モードにおいて、第1および第2の抵抗素子には、信号“H”出力時と信号“L”出力時とで、逆向きに電流が流れる。 Further, in the signal output mode, the first and second resistive elements, with the signal "H" when the output signal "L" output, current flows in opposite directions. このため、抵抗素子のEM劣化が抑制されるので、抵抗素子の幅を小さく抑えることが可能になる。 Therefore, since the EM deterioration of the resistance element can be suppressed, it is possible to suppress the width of the resistive element reduced. さらに、信号入力モードにおいて、第1および第2の出力バッファを組み合わせて終端回路が構成され、このとき、電源からグランドに向けて、第1および第2の抵抗素子を通る電流パスが形成される。 Further, in the signal input mode, the terminating circuit in combination of the first and second output buffer is configured, this time, toward the power supply to ground, the current path through the first and second resistive elements are formed . したがって、ドライバ回路と終端回路の両方の機能を果たす入出力回路を、EM耐性を保ちつつ、小さな回路面積で、実現することができる。 Therefore, the input and output circuits serve both the driver circuit and the termination circuit, while maintaining resistance to EM, with a small circuit area can be realized.

そして、前記信号入力モードにおいて、前記第1状態と前記第2状態とを、所定のタイミングで、切り替えるのが好ましい。 Then, in the signal input mode, and said second state and said first state, at a predetermined timing, preferred method is to switch.

これによると、信号入力モードにおいて、第1および第2の抵抗素子に流れる電流の向きが切り替わるので、抵抗素子とそれに繋がる配線やビアのEM耐性を向上させることができる。 According to this, in the signal input mode, since the direction of the current flowing through the first and second resistive elements are switched, EM resistance of the resistance element and the wiring and the via connected thereto can be improved. また、活性化するトランジスタも切り替わるので、各トランジスタとその配線に流れる平均電流量も減少し、これにより、トランジスタ配線のEM劣化を抑制することができる。 Further, since the switching transistor to activate, the average amount of current the transistor to flow to the wiring is also reduced, thereby, it is possible to suppress the EM deterioration of the transistor wiring. したがって、抵抗素子の幅やトランジスタ配線の幅等を縮小することが可能となり、回路面積削減を図ることができる。 Therefore, it is possible to reduce the width of the width and transistor interconnection of the resistor element and it can be reduced circuit area.

本発明によると、ドライバ回路と終端回路の両方の機能を果たす入出力回路を、EM耐性を保ちつつ、小さな回路面積で、かつ、低消費電力で、実現することができる。 According to the present invention, the input and output circuits function both of the driver circuits and termination circuits, while maintaining resistance to EM, with a small circuit area and low power consumption can be realized. これにより、映像機器や通信機器等に搭載されるLSIの、信頼性確保とコスト削減を両立することが可能となる。 Thus, the LSI to be mounted on the video equipment and communication equipment, etc., it is possible to achieve both the ensuring reliability and cost savings.

実施形態に係る入出力回路が搭載される半導体制御システムの一例である。 Output circuit according to an embodiment is an example of a semiconductor control system mounted. 実施形態に係る入出力回路の構成と信号出力モードにおける動作を示す図である。 Is a diagram showing an operation in the structure and the signal output mode of the output circuit according to the embodiment. 実施形態に係る入出力回路の構成と信号入力モードにおける動作を示す図である。 Is a diagram showing an operation in the structure and the signal input mode of the input and output circuit according to the embodiment. 実施形態に係る入出力回路の構成と信号入力モードにおける動作を示す図である。 Is a diagram showing an operation in the structure and the signal input mode of the input and output circuit according to the embodiment. 実施形態に係る入出力回路の等価回路図であり、(a)が信号出力時、(b)が信号入力時である。 An equivalent circuit diagram of the output circuit according to the embodiment, it is (a) when the signal output, at the signal input (b). 出力バッファを複数ユニットに分割配置した構成の一例である。 An example of a structure obtained by dividing arranged an output buffer into units. 従来の入出力回路の構成図である。 It is a block diagram of a conventional output circuit.

以下、本発明の実施形態について図面を参照しながら説明する。 It will be described below with reference to the accompanying drawings, embodiments of the present invention.

図1は実施形態に係る入出力回路が搭載される半導体制御システムの一例である。 Figure 1 is an example of a semiconductor control system input and output circuit according to the embodiment is mounted. 図1において、1は画像処理や演算処理等を行うプロセッサ、2はDRAM(Dynamic Random Access Memory)、3はOS(Operating System)や制御プログラムを格納するPROM(Programmable Read Only Memory)である。 In Figure 1, a processor 1 for performing image processing and arithmetic processing, and the like, 2 is a DRAM (Dynamic Random Access Memory), the PROM for storing an OS (Operating System) and a control program 3 (Programmable Read Only Memory). プロセッサ1はCPU11を有しており、PROM3に格納されたOSや制御プログラムの命令に従って画像処理や演算処理等を行う。 The processor 1 has a CPU 11, performs image processing and arithmetic processing, and the like in accordance with instructions of an OS or a control program stored in the PROM 3. DRAM2は制御プログラムや演算データ、画像データ等をプロセッサ1と高速にやりとりするためのバッファとして使用される。 DRAM2 is used as a buffer for exchanging control programs and operation data, image data, etc. to the processor 1 and the high-speed. プロセッサ1はCPU11とDRAM2との間で大容量のデータを高速に送受信するためのDRAMインタフェース12を有している。 The processor 1 has a DRAM interface 12 for transmitting and receiving large volumes of data at high speed between the CPU11 and the DRAM 2.

本実施形態に係る入出力回路は、例えば、図1のDRAMインタフェース12に設けられている。 Output circuit according to the present embodiment, for example, is provided in the DRAM interface 12 in FIG. 1. 例えば、最近の標準的なPC(Personal Computer)では、プロセッサ1とDRAM2との間は100本以上の信号線で結ばれており、数百Mbps以上の速度でデータ転送を行う。 For example, the recent standard PC (Personal Computer), is between the processor 1 and DRAM2 are connected by 100 or more signal lines, for data transfer hundreds Mbps or faster. このために、DRAMインタフェース12には、各信号線毎に、100個以上の入出力回路が搭載される。 For this, the DRAM interface 12, for each signal line, 100 or more of the input and output circuit are mounted.

なお、本実施形態に係る入出力回路は、例えば、画像処理や数値演算を行うLSIや、高速にデジタル信号を通信する機器等にも使用される。 Incidentally, output circuit according to the present embodiment, for example, LSI and which performs image processing and numerical calculation, it is also used in equipment that communicates the digital signal at high speed.

図2〜図4は本実施形態に係る入出力回路の構成と動作を示す図である。 2 to 4 are views showing the structure and operation of the output circuit according to the present embodiment. 図2〜図4において、20はバッファ部、30は入出力制御回路である。 In FIGS. 2-4, 20 buffer, 30 is an input-output control circuit. 40は入出力の相手側の回路部である。 40 is a circuit portion of the mating of the input and output.

バッファ部20は、第1の出力バッファ21、第2の出力バッファ22、第1および第2の出力バッファ21,22が共通に接続される入出力端子23、および入力バッファ24を備えている。 Buffer 20, a first output buffer 21, a second output buffer 22, first and second output buffers 21 and 22 is provided with input and output terminals 23 and input buffer 24 are commonly connected. 第1の出力バッファ21は、電源と第1ノードn1との間に接続された第1のトランジスタとしてのトランジスタTP1と、第1ノードn1とグランドとの間に接続された第2のトランジスタとしてのトランジスタTN1と、第1ノードn1と入出力端子23との間に接続された第1の抵抗素子としての抵抗素子R1とを備えている。 The first output buffer 21, a power supply and a transistor TP1 as a first transistor connected between a first node n1, as a second transistor connected between the first node n1 and the ground the transistor TN1, and a resistance element R1 of the first resistance element connected between the first node n1 and output terminal 23. 第2の出力バッファ22は、電源と第2ノードn2との間に接続された第3のトランジスタとしてのトランジスタTP2と、第2ノードn2とグランドとの間に接続された第4のトランジスタとしてのトランジスタTN2と、第2ノードn2と入出力端子23との間に接続された第2の抵抗素子としての抵抗素子R2とを備えている。 The second output buffer 22, power supply and the transistor TP2 as a third transistor connected between the second node n2, as a fourth transistor connected between the second node n2 and the ground a transistor TN 2, and a resistor element R2 of the second resistance element connected between the second node n2 and the output terminal 23.

入出力制御回路30は、信号発生器31、切替スイッチ32およびインバータ33を備えており、第1の出力バッファ21のトランジスタTP1,TN1、および、第2の出力バッファ22のトランジスタTP2,TN2のゲートに信号を出力する。 Output control circuit 30, signal generator 31 includes a selector switch 32 and an inverter 33, the transistor TP1, TN1 of the first output buffer 21, and the transistor TP2 of the second output buffer 22, TN 2 gate and it outputs the signal to. そして、第1および第2の出力バッファ21,22を介して信号出力を行う信号出力モードと、第1および第2の出力バッファ21,22を終端回路として設定する信号入力モードとを切り替える。 The switching signal output mode in which the signal output through the first and second output buffers 21 and 22, and a signal input mode for setting the first and second output buffers 21 and 22 as a termination circuit. 図2は信号出力モードにおける動作を示し、図3および図4は信号入力モードにおける動作を示す。 Figure 2 shows the operation of the signal output mode, FIGS. 3 and 4 showing the operation of the signal input mode.

図2を参照して信号出力モードにおける動作について説明する。 Referring to FIG. 2 will be described operation of the signal output mode. 図2に示すように、信号出力モードにおいて、切替スイッチ32は上側に設定され、入出力制御回路30は、第1および第2の出力バッファ21,22に同一の信号、すなわち信号発生器31から出力された信号を出力する。 As shown in FIG. 2, the signal output mode, the changeover switch 32 is set to the upper side, the input-output control circuit 30, the same signal to the first and second output buffers 21 and 22, i.e. from the signal generator 31 and it outputs an output signal. 信号発生器31が信号“L(Low)”を出力したときは、トランジスタTP1,TP2がON状態になり、トランジスタTN1,TN2がOFF状態になる。 When the signal generator 31 outputs a signal "L (Low)", the transistors TP1, TP2 is turned ON and the transistor TN1, TN 2 is turned OFF. このため、第1および第2の出力バッファ21,22から信号“H(High)”が入出力端子23に出力される。 Therefore, the signal "H (High)" is output to the output terminal 23 from the first and second output buffers 21 and 22. 一方、信号発生器31が信号“H”を出力したときは、トランジスタTP1,TP2がOFF状態になり、トランジスタTN1,TN2がON状態になる。 Meanwhile, when the signal generator 31 outputs a signal "H", the transistors TP1, TP2 is turned OFF, the transistors TN1, TN 2 is turned ON. このため、第1および第2の出力バッファ21,22から信号“L”が入出力端子23に出力される。 Therefore, the signal "L" is output to the output terminal 23 from the first and second output buffers 21 and 22.

ここで、本実施形態に係る入出力回路では、出力バッファ21,22において、電源側とグランド側とで、抵抗素子R1,R2が共用されている。 Here, input and output circuit according to the present embodiment, in the output buffers 21 and 22, in the power supply side and ground side, resistance elements R1, R2 are shared. 例えば第1の出力バッファ21において、信号“H”を出力するときは、トランジスタTP1と抵抗素子R1とで出力抵抗を構成し、信号“L”を出力するときは、トランジスタTN1と抵抗素子R1とで出力抵抗を構成する(図2では電流の向きを白抜き矢印で示している。)。 For example, in the first output buffer 21, when outputting a signal "H" constitutes the output resistance in the transistor TP1 and the resistor R1, when outputting a signal "L", the transistor TN1 and the resistance element R1 in constituting the output resistance (the direction of the current in FIG. 2 are indicated by white arrows.). このように抵抗素子R1,R2を共用することによって、例えば図7のような従来の、電源側とグランド側の両方に抵抗素子を設けた構成に比べて、抵抗素子を削減することができる。 By sharing this manner the resistance element R1, R2, for example, conventional as shown in FIG. 7, as compared with the structure in which a resistance element for both the power supply side and ground side, it is possible to reduce the resistance element. これにより、レイアウト面積を従来よりも小さくすることができる。 Thus, it can be made smaller than the conventional layout area.

さらに、図7のような従来の構成では、抵抗素子には、常に一定方向に電流が流れる。 Furthermore, in the conventional configuration as shown in FIG. 7, the resistive element, current always flows in a constant direction. このため、EM耐性を確保するために、抵抗素子の幅を十分大きく確保することが必要となり、さらにレイアウト面積の増加を招くという問題があった。 Therefore, in order to ensure the EM resistance, the width of the resistive element must be secured sufficiently large, there is a problem that further causes an increase in the layout area. これに対して本実施形態の入出力回路では、抵抗素子R1,R2には、信号“H”出力時と信号“L”出力時とで、逆向きに電流が流れる。 In output circuit of this embodiment, on the other hand, the resistive elements R1, R2, with the signal "H" when the output signal "L" output, current flows in opposite directions. このため、抵抗素子のEM劣化が従来よりも抑制されることになり、したがって、抵抗素子の幅を小さく抑えることが可能になる。 Therefore, EM deterioration of the resistance element is to be suppressed more than conventionally, thus, it is possible to suppress the width of the resistive element reduced.

図3および図4を参照して信号入力モードにおける動作について説明する。 With reference to FIGS. 3 and 4 will be described operation of the signal input mode. 信号入力モードでは、第1および第2の出力バッファ21,22を終端回路として設定する。 The signal input mode, setting the first and second output buffers 21 and 22 as a termination circuit.

ここで、例えば図7のような従来の構成において、出力バッファ101のトランジスタTP1,TN1を同時にON状態にすることによって、テブナン型の終端回路102と同様の回路構成を実現することができる。 Here, for example, in a conventional configuration shown in FIG. 7, by the simultaneous ON state transistors TP1, TN1 of the output buffer 101, it is possible to realize a circuit structure similar to that of the termination circuit 102 Thevenin-type. すなわち、出力バッファ101を信号入力時の終端回路として兼用可能である。 That is, it is possible to alternate the output buffer 101 as a termination circuit at the signal input. ところが、本実施形態に係る入出力回路において、例えば第1の出力バッファ21のトランジスタTP1,TN1を同時にON状態にすると、電源−グランド間の抵抗成分がトランジスタTP1,TN1のON抵抗のみとなってしまう。 However, in output circuit according to the present embodiment, for example, when the transistor TP1, TN1 of the first output buffer 21 simultaneously to ON state, the power - the resistance component between the ground becomes only the ON resistance of the transistors TP1, TN1 put away. このため、第1の出力バッファ21を終端回路として設定できるものの、動作電流が従来と比べて格段に大きくなってしまう、という問題が生じる。 Therefore, although it sets the first output buffer 21 as a termination circuit, the operating current becomes much larger than the conventional problem that arises.

そこで本実施形態では、この問題を解決するために、第1の出力バッファ21と第2の出力バッファ22とを組み合わせて、終端回路を実現する。 In this embodiment, in order to solve this problem, in combination with the first output buffer 21 and a second output buffer 22, to realize a termination circuit. すなわち、図3および図4に示すように、信号入力モードにおいて、切替スイッチ32は下側に設定され、入出力制御回路30は、第1および第2の出力バッファ21,22に極性が互いに逆の信号を出力する。 That is, as shown in FIGS. 3 and 4, the signal input mode, the changeover switch 32 is set on the lower side, the input-output control circuit 30, the polarity in the first and second output buffers 21 and 22 are opposite to each other and it outputs a signal. すなわち、第1の出力バッファ21には信号発生器31の出力信号がそのまま与えられ、第2の出力バッファ22には信号発生器31の出力信号の反転信号が与えられる。 That is, the first output buffer 21 the output signal of the signal generator 31 is supplied as it is, the inverted signal of the output signal of the signal generator 31 is supplied to the second output buffer 22.

図3では、信号発生器31は信号“L”を出力しており、第1の出力バッファ21には信号“L”が与えられる一方、第2の出力バッファ22には信号“H”が与えられる。 In Figure 3, the signal generator 31 is output a signal "L", while the first output buffer 21 is given a signal "L", gives a signal "H" to the second output buffer 22 It is. このとき、第1の出力バッファ21ではトランジスタTP1がON状態、トランジスタTN1がOFF状態になり、第2の出力バッファ22ではトランジスタTP2がOFF状態、トランジスタTN2がON状態になる。 At this time, the first output buffer 21 in the transistor TP1 is turned ON, the transistor TN1 is turned to the OFF state, the transistor TP2 in the second output buffer 22 is OFF state, the transistor TN2 is turned ON. この結果、電源からトランジスタTP1、抵抗素子R1、抵抗素子R2、トランジスタTN2を介してグランドに抜ける電流パスが形成される。 As a result, the transistor TP1 from the power source, the resistor element R1, the resistance element R2, a current path passing to the ground through the transistor TN2 is formed. すなわち、トランジスタTP1,TN2および抵抗素子R1,R2によって終端回路が構成される。 That is, the termination circuit is constituted by transistors TP1, TN 2 and the resistor R1, R2. この場合の入力抵抗値は、トランジスタTP1のON抵抗と抵抗素子R1の直列抵抗と、トランジスタTN2のON抵抗と抵抗素子R2の直列抵抗との並列抵抗の値となる。 Input resistance in this case is the ON resistance of the transistor TP1 and the series resistance of the resistance element R1, and the value of the parallel resistance of the series resistance of the ON resistance and the resistance element R2 of the transistor TN 2. したがって、従来と同程度の動作電流によって、終端回路として動作させることが可能となる。 Accordingly, the conventional level of operating current, it is possible to operate as a terminal circuit.

また図4では、信号発生器31は信号“H”を出力しており、第1の出力バッファ21には信号“H”が与えられる一方、第2の出力バッファ22には信号“L”が与えられる。 In FIG. 4, the signal generator 31 is output a signal "H", whereas the first output buffer 21 is given a signal "H", the second output buffer 22 is the signal "L" Given. このとき、第1の出力バッファ21ではトランジスタTP1がOFF状態、トランジスタTN1がON状態になり、第2の出力バッファ22ではトランジスタTP2がON状態、トランジスタTN2がOFF状態になる。 At this time, the transistor TP1 in the first output buffer 21 is OFF state, the transistor TN1 is turned ON and the transistor TP2 in the second output buffer 22 is ON, the transistor TN2 is turned OFF. この結果、電源からトランジスタTP2、抵抗素子R2、抵抗素子R1、トランジスタTN1を介してグランドに抜ける電流パスが形成される。 As a result, the transistor TP2 from the power supply, a resistor R2, the resistor element R1, a current path passing to the ground through the transistor TN1 is formed. すなわち、トランジスタTP2,TN1および抵抗素子R1,R2によって終端回路が構成される。 That is, the termination circuit is constituted by the transistors TP2, TN1 and the resistance element R1, R2. この場合の入力抵抗値は、トランジスタTP2のON抵抗と抵抗素子R2の直列抵抗と、トランジスタTN1のON抵抗と抵抗素子R1の直列抵抗との並列抵抗の値となる。 Input resistance in this case is the ON resistance of the transistor TP2 and the series resistance of the resistance element R2, the value of the parallel resistance of the series resistance of the ON resistance and the resistance element R1 of the transistor TN1. したがって、従来と同程度の動作電流によって、終端回路として動作させることが可能となる。 Accordingly, the conventional level of operating current, it is possible to operate as a terminal circuit.

信号入力モードにおいては、図3の状態にしてもよいし、図4の状態にしてもよい。 In the signal input mode may be a state of FIG. 3 may be the state of FIG. あるいは、図3の状態と図4の状態を、適宜、所定のタイミングで、切り替えるようにしてもよい。 Alternatively, the status of the diagram of FIG. 3 4, as appropriate, at a predetermined timing, may be switched. 例えば、所定の時間周期で図3の状態と図4の状態とを切り替えてもよいし、信号入力モードになる度に、図3の状態と図4の状態とを切り替えるようにしてもよい。 For example, it may be switched between a state of the state and figure 3 4 at predetermined time periods, every time becomes the signal input mode may be switched between a state of the state and the diagram of FIG 3 4.

図3と図4とでは、抵抗素子R1,R2に流れる電流の向きが逆になっている。 And in Figure 3 and Figure 4, the direction of the current flowing through the resistor R1, R2 are reversed. このため、図3の状態と図4の状態とを切り替えることによって、抵抗素子R1,R2に流れる電流の向きを変えることができ、これにより、抵抗素子R1,R2のEMによる劣化を抑制することが可能となる。 Thus, by switching between states of the state and figure 3 4, the direction of the current flowing through the resistor R1, R2 can be changed, thereby, possible to suppress degradation due to EM resistance element R1, R2 it is possible. また、図3と図4とでは、活性化するトランジスタも切り替わるため、図3の状態と図4の状態とを切り替えることによって、各トランジスタとその配線に流れる平均電流量も削減することができる。 Further, in FIGS. 3 and 4, since the switching transistor to activate, it can be by switching the state of the state and 4 in FIG. 3, to reduce the average amount of current flowing through the wiring and each transistor. これにより、トランジスタ配線に対するEM劣化を抑制することができる。 Thus, it is possible to suppress the EM deterioration with transistor wiring. したがって、EM耐性の規定値を満たすために必要となる、抵抗素子の幅やトランジスタ配線の幅等を小さくでき、レイアウト面積を削減することが可能になる。 Therefore, it is necessary to satisfy the specified value of the EM resistance, width, etc. of the width and transistor interconnection of the resistor element can be reduced, it is possible to reduce the layout area.

なお、通常は、信号出力時における出力抵抗の規定値は、信号入力時における入力抵抗の規定値以下であるため、2個の出力バッファによって1個の終端回路を構成しても、特に問題は生じない。 Normally, the prescribed value of the output resistance at the time of signal output, because it is below the specified value of the input resistance at the time of signal input, be composed of one termination circuit by two output buffers, the particular problem It does not occur.

図5は本実施形態に係る入出力回路の等価回路の簡略図であり、(a)は信号出力時における等価回路、(b)は信号入力時における等価回路である。 Figure 5 is a simplified diagram of an equivalent circuit of the output circuit according to the present embodiment, (a) the equivalent circuit, when the signal output (b) is an equivalent circuit at the time of signal input. 図5(a)に示すように、信号出力時において2個の出力バッファ21,22を並列で用いた場合、出力抵抗Routは、 As shown in FIG. 5 (a), when using the two output buffers 21 and 22 in parallel at the time of signal output, the output resistance Rout is
Rout=(RTP1+R1)//(RTP2+R2) Rout = (RTP1 + R1) // (RTP2 + R2)
となる。 To become. 一方、信号入力時は、図5(b)に示すように、2個の出力バッファ21,22を用いて終端回路を構成した場合、入力抵抗Rinは、 On the other hand, when the signal input, as shown in FIG. 5 (b), case where the termination circuit with two output buffers 21 and 22, input resistor Rin is
Rin =(RTP1+R1)//(RTN2+R2) Rin = (RTP1 + R1) // (RTN2 + R2)
となる。 To become. ただし、RTP1,RTP2,RTN2はそれぞれ、トランジスタTP1,TP2,TN2のON抵抗値である。 However, RTP1, RTP2, RTN2 are each a transistor TP1, TP2, ON resistance of the TN 2. 各トランジスタのON抵抗値が互いに等しいとすると、出力抵抗Routと入力抵抗Rinとは等しくなる。 When ON resistance of the transistors are equal to each other, it is equal to the output resistance Rout and the input resistor Rin. 例えば、出力抵抗Rout=50Ω、入力抵抗Rin=50Ωを実現する場合には、出力バッファ21,22それぞれの出力抵抗を100Ωとすると、出力抵抗Rout=50Ωを実現できる。 For example, the output resistance Rout = 50 [Omega, when realizing the input resistance Rin = 50 [Omega, each output resistance output buffers 21 and 22 when the 100 [Omega, can realize the output resistance Rout = 50 [Omega. また信号入力時は図5(b)のようにすることによって、外部端子から見た入力抵抗Rinは、100Ωと100Ωの並列抵抗すなわち50Ωとなる。 The time signal is input by allowing the FIG. 5 (b), the input resistance Rin as viewed from the external terminal, the parallel resistance i.e. 50Ω of 100 [Omega and 100 [Omega.

もし、出力抵抗と入力抵抗の値を個別に細かく設定したい場合は、図6に示すように、出力バッファを複数ユニット(図6では10個のユニット601〜610)に分割して配置し、使うユニット数を適宜選択するようにすればよい。 If you want to set individual finely value of the output resistor and the input resistor, as shown in FIG. 6, divided and arranged an output buffer into units (10 units 601 to 610 in FIG. 6), using it suffices to appropriately select the number of units. 例えば、図6の構成では、1ユニットの抵抗値をRとすると、信号出力時における出力抵抗は、R,R/2,R/3,…,R/10まで10段階に設定することができる。 For example, in the configuration of FIG. 6, when the resistance value of one unit is R, the output resistance at the time of signal output, R, R / 2, R / 3, ..., can be set to 10 levels to R / 10 . また、信号入力時における入力抵抗は、R/2,R/4,R/6,R/8,R/10の5段階に設定することができる。 The input resistance at the time of signal input can be set to five stages of R / 2, R / 4, R / 6, R / 8, R / 10.

さらに、複数ユニットを用いて、活性化するユニットを切り替えて使用することによって、上述したのと同様にトランジスタ配線に流れる平均電流を削減することができるので、EM劣化の抑制が可能となる。 Further, by using a plurality of units, by using switches the unit to be activated, it is possible to reduce the average current flowing in the same manner as transistor interconnection as described above, it is possible to suppress the EM deterioration.

なお、上述の実施形態では、入出力制御回路30について、簡易な構成を例にとって説明したが、これに限られるものではない。 In the above embodiment, the output control circuit 30 has been described as an example a simple configuration, the present invention is not limited thereto.

また、図1に示す半導体制御システムでは、CPU11が、PROM3に格納されたプログラムに従って、DRAMインタフェース12に含まれた入出力回路に対して、信号入力モードと信号出力モードとの切替を指示するものとする。 Also, those in the semiconductor control system shown in FIG. 1, CPU 11 is, according to a program stored in PROM 3, the relative output circuit included in the DRAM interface 12, and instructs the switching of the signal input mode and the signal output mode to. さらには、CPU11は、信号入力モードにおいて、ON状態にあるトランジスタの切替も行ってもよい。 Furthermore, CPU 11, in the signal input mode may be performed switching of the transistors in the ON state. 例えば、図3に示す状態と図4に示す状態とを、ソフトウェアによって切り替えるようにしてもよい。 For example, a state shown in state and 4 shown in FIG. 3, may be switched by the software. また、出力バッファが複数ユニットに分割して配置されている場合に、ソフトウェアによって、使うユニット数を適宜選択するようにしてもよい。 Further, when the output buffer is arranged in a plurality units, the software may select a number of units used appropriately. これにより、信号入力モードにおいて、ON状態にあるトランジスタの切替タイミングや、使用ユニット数を最適化することができる。 Thus, in the signal input mode, and switching timing of the transistors in the ON state, it is possible to optimize the number of units used. もちろん、ON状態にあるトランジスタの切替やユニット数の選択を、内部回路によって行ってもよい。 Of course, the selection of the switch and the unit number of transistors in the ON state may be performed by an internal circuit.

また、本実施形態で示した、2個の出力バッファを用いた終端回路の実現手法は、図7に示すような従来の出力バッファ構成や、抵抗デバイスを用いない出力バッファに対しても、適用可能である。 Also, shown in this embodiment, realization techniques of the termination circuit using two output buffers are conventional and output buffer configuration as shown in FIG. 7, with respect to the output buffer without using the resistor device, applied possible it is.

本発明では、ドライバ回路と終端回路の両方の機能を果たす入出力回路が、EM耐性を保ちつつ、小さな回路面積で、かつ、低消費電力で、実現されるので、例えば、高速にデジタル信号を伝送するインタフェースLSIの信頼性確保やコスト削減に有用である。 In the present invention, input and output circuits function both of the driver circuits and termination circuits, while maintaining resistance to EM, with a small circuit area and low power consumption, since it is realized, for example, a digital signal at high speed it is useful for ensuring reliability and cost reduction of an interface LSI to be transmitted.

21 第1の出力バッファ22 第2の出力バッファ23 入出力端子30 入出力制御回路TP1 第1のトランジスタTN1 第2のトランジスタTP2 第3のトランジスタTN2 第4のトランジスタR1 第1の抵抗素子R2 第2の抵抗素子n1 第1ノードn2 第2ノード 21 first output buffer 22 second output buffer 23 input terminal 30 output control circuit TP1 first transistor TN1 second transistor TP2 third transistor TN2 fourth transistor R1 first resistor R2 second resistive element n1 first node n2 second node

Claims (5)

  1. 第1の出力バッファと、 A first output buffer,
    第2の出力バッファと、 A second output buffer,
    前記第1および第2の出力バッファが共通に接続される入出力端子と、 Input and output terminals of the first and second output buffers are commonly connected,
    前記第1および第2の出力バッファを介して信号出力を行う信号出力モードと、前記第1および第2の出力バッファを終端回路として設定する信号入力モードとを切り替える入出力制御回路とを備え、 Comprises a signal output mode in which the signal output through the first and second output buffers, and input and output control circuit for switching between the signal input mode in which the first and second output buffer as a termination circuit,
    前記第1の出力バッファは、 Said first output buffer,
    電源と第1ノードとの間に接続された第1のトランジスタと、 A power source and a first transistor connected between a first node,
    前記第1ノードとグランドとの間に接続された第2のトランジスタと、 A second transistor connected between said first node and ground,
    前記第1ノードと前記入出力端子との間に接続された第1の抵抗素子とを備え、 And a first resistive element connected between the input terminal and the first node,
    前記第2の出力バッファは、 Said second output buffer,
    電源と第2ノードとの間に接続された第3のトランジスタと、 A power source and a third transistor connected between the second node,
    前記第2のノードとグランドとの間に接続された第4のトランジスタと、 A fourth transistor connected between said second node and ground,
    前記第2のノードと前記入出力端子との間に接続された第2の抵抗素子とを備え、 And a second resistive element connected between the input terminal and the second node,
    前記入出力制御回路は、前記信号入力モードにおいて、前記第1および第4のトランジスタをON状態にし、前記第2および第3のトランジスタをOFF状態にする第1状態、または、前記第2および第3のトランジスタをON状態にし、前記第1および第4のトランジスタをOFF状態にする第2状態に設定する制御を行うことを特徴とする入出力回路。 The output control circuit, in the signal input mode, and said first and fourth transistors to ON state, the second and third in the first state to the transistor in the OFF state, or the second and the third transistor to the oN state, input and output circuits and performs control for setting the first and fourth transistors to the second state to the OFF state.
  2. 請求項1記載の入出力回路において、 In output circuit according to claim 1,
    前記入出力制御回路は、前記信号入力モードにおいて、前記第1状態と前記第2状態とを、所定のタイミングで、切り替えることを特徴とする入出力回路。 The output control circuit, in the signal input mode, and said second state and said first state, at a predetermined timing, input and output circuits and switches.
  3. 請求項1記載の入出力回路と、 And output circuit according to claim 1,
    前記入出力回路に対して、前記信号入力モードと前記信号出力モードとの切替を指示する手段とを備えたことを特徴とする半導体制御システム。 Semiconductor control system, characterized in that to the output circuit, and means for instructing the switching between the signal input mode and the signal output mode.
  4. 第1の出力バッファと、第2の出力バッファと、前記第1および第2の出力バッファが共通に接続される入出力端子とを備えた入出力回路の制御方法であって、 A first output buffer, a second output buffer, the first and second output buffers A method of controlling an output circuit having input and output terminals which are commonly connected,
    前記第1の出力バッファは、 Said first output buffer,
    電源と第1ノードとの間に接続された第1のトランジスタと、 A power source and a first transistor connected between a first node,
    前記第1ノードとグランドとの間に接続された第2のトランジスタと、 A second transistor connected between said first node and ground,
    前記第1ノードと前記入出力端子との間に接続された第1の抵抗素子とを備え、 And a first resistive element connected between the input terminal and the first node,
    前記第2の出力バッファは、 Said second output buffer,
    電源と第2ノードとの間に接続された第3のトランジスタと、 A power source and a third transistor connected between the second node,
    前記第2のノードとグランドとの間に接続された第4のトランジスタと、 A fourth transistor connected between said second node and ground,
    前記第2のノードと前記入出力端子との間に接続された第2の抵抗素子とを備え、 And a second resistive element connected between the input terminal and the second node,
    信号出力モードにおいて、前記第1および第2の出力バッファを介して信号出力を行うよう制御する一方、信号入力モードにおいて、前記第1および第2の出力バッファを終端回路として設定するよう制御するものであり、 In the signal output mode, the control to perform the signal output through the first and second output buffers, the signal input mode, controls to set the first and second output buffer as a termination circuit It is in,
    前記信号入力モードにおいて、前記第1および第4のトランジスタをON状態にし、前記第2および第3のトランジスタをOFF状態にする第1状態、または、前記第2および第3のトランジスタをON状態にし、前記第1および第4のトランジスタをOFF状態にする第2状態に設定する制御を行うことを特徴とする入出力回路の制御方法。 In the signal input mode, the first and fourth transistors to ON state, the first state to said second and third transistors to OFF state, or to the second and third transistors to ON state the control method of the input and output circuit and performs control for setting the first and fourth transistors to the second state to the OFF state.
  5. 請求項4記載の入出力回路の制御方法において、 The control method of the input and output circuit according to claim 4,
    前記信号入力モードにおいて、前記第1状態と前記第2状態とを、所定のタイミングで、切り替えることを特徴とする入出力回路の制御方法。 In the signal input mode, and said second state and said first state at a predetermined timing, the control method of the input and output circuits and switches.
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